半導体基板、半導体装置、および半導体装置の製造方法
【課題】半導体装置の製造工程において、十分にゲッタリング効果を得ることができる半導体基板を提供する。
【解決手段】半導体からなる基板本体8と、前記基板本体8上に形成されたリンを含有したシリコン酸化膜からなる絶縁層6と、該絶縁層6上に設けられた半導体層7と、を備えることを特徴とする半導体基板3を提供する。また、半導体からなる基板本体8と、前記基板本体8上に形成されたリンを含有したシリコン酸化膜からなる絶縁層6と、該絶縁層6上に設けられた半導体層7を備える半導体基板3と、前記半導体層7上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層7内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置を提供する。
【解決手段】半導体からなる基板本体8と、前記基板本体8上に形成されたリンを含有したシリコン酸化膜からなる絶縁層6と、該絶縁層6上に設けられた半導体層7と、を備えることを特徴とする半導体基板3を提供する。また、半導体からなる基板本体8と、前記基板本体8上に形成されたリンを含有したシリコン酸化膜からなる絶縁層6と、該絶縁層6上に設けられた半導体層7を備える半導体基板3と、前記半導体層7上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層7内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【0002】
一般に、半導体装置の製造工程において、可動イオンや金属イオンによる半導体装置の特性劣化を防ぐ方法として、ゲッタリングが知られている。このゲッタリングには、IG(Intrinsic Gettering)やウェハ裏面にポリシリコンを堆積させるPBS(Poly−Si Back Seal)に代表されるEG(Extrinsic Gettering)等の手法がある。
【0003】
近年、半導体装置の微細化に伴い、例えば300mmウェハなどでは両面が研磨されている。また、半導体装置のパッケージの薄型化、積層化の更なる要求により、後工程での裏面研削厚が薄くなっており、さらに研削後裏面をポリッシングする必要も出てきている。
このため、ゲッタリング能力の高いEGを採用すると、裏面研削後のゲッタリング能力が十分でなくなり、組立工程または基板実装時の熱処理による特性劣化が顕在化するという不都合があった。
【0004】
そこで、特許文献1には、半導体基板を構成するシリコン層に不純物をドープした後に、エピタキシャル成長法を用いて上層のシリコン層を形成する方法が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−317735号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記特許文献1に記載された方法では、エピタキシャル成長時に、下方に設けた不純物層からの不純物拡散を制御することが難しく、デバイスを形成する部分のシリコン層の不純物濃度を適切に維持することが難しいという問題があった。
【課題を解決するための手段】
【0007】
そこで、本発明は、以下の構成を採用した。
本発明の半導体基板は、半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層と、を備えることを特徴とする。
【発明の効果】
【0008】
本発明の半導体基板は、半導体層の下にリンが含有されたシリコン酸化膜からなる絶縁層が形成されている。これにより、半導体層にデバイスを形成することで、可動イオンや金属イオン等がデバイスに影響を及ぼすのを抑制することができる。すなわち、半導体基板の裏面側から浸入する可動イオンや金属イオン等は、リンが含有されたシリコン酸化膜からなる絶縁層にゲッタリングされるので、デバイスに影響を与えることを抑制することができる。
【図面の簡単な説明】
【0009】
【図1】図1は、本発明の第1の実施形態である半導体装置の一例の一部を示す平面図である。
【図2】図2は、本発明の第1の実施形態である半導体基板を示す断面図である。
【図3】図3は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図4】図4は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図5】図5は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図6】図6は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図7】図7は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図8】図8は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図9】図9は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図10】図10は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図11】図11は、本発明の第1の実施形態である半導体装置を示す断面図である。
【図12】図12は、本発明の第2の実施形態である半導体装置の製造方法を示す断面工程図である。
【発明を実施するための形態】
【0010】
[第1の実施形態]
以下、本発明の第1の実施形態である半導体基板、半導体装置および半導体装置の製造方法について、図面を参照して説明する。
まず、本実施形態の半導体装置を用いて作製したDRAMのメモリセルについて説明する。なお、図1は、DRAMのメモリセル領域におけるMOS−FET(メモリセルトランジスタ)のレイアウトを模式的に示した平面図である。
【0011】
図1に示すように、本実施形態のDRAM素子のメモリセル1は、細長い短冊状の活性領域2が複数、個々に所定間隔をあけて右斜め上向きに整列して配置されている。この活性領域2は、半導体基板3(図2等参照)の表面に形成されており、素子分離領域4(図5等参照)によって絶縁分離されて形成されている。
【0012】
また、ワード線として機能するゲート電極5が、図1の縦(Y)方向に形成されており、ゲート電極5と活性領域2の交差部分には、プレーナ型のMOS−FETが形成されている。
なお、図1においては、ビット線やキャパシタ素子は省略して記載してある。
【0013】
<半導体基板>
次に、本実施形態の半導体基板について、図2を参照して説明する。なお、図2ないし図12は、図1のA−A’間断面図である。
半導体基板3は、図2に示すように、基板本体8と、基板本体8上に形成された絶縁層6と、絶縁層6上に設けられた半導体層7と、から概略構成されている。すなわち、半導体基板3は、基板本体8と半導体層7との間に絶縁層6が挿入された構造の基板である。
【0014】
絶縁層6は、リンを含有したシリコン酸化膜からなり、リンのみがドープされたPSG膜(Phospho−Silicate Glass膜)であっても、リンとボロンがドープされたBPSG膜(Boro−Phospho−Silicate Glass膜)であっても構わない。また、PSG膜の場合でもBPSG膜の場合でも、リンのドープ量は、1×1020atoms/cm3以上にするのが好ましい。
なお、絶縁層6の膜厚は、特に限定されないが、例えば10〜500nm程度とすることが好ましい。
【0015】
半導体層7としては、例えばシリコン基板を用いることができる。また、半導体層7の絶縁層6と接する側の表面7bには、例えば3〜10nm程度の薄い図示略のシリコン酸化膜が、熱酸化法によって形成されていても構わない。なお、半導体層7の材料には、純粋なSi以外に、SiGeやSiC等を用いても構わない。
また、この半導体層7に、デバイスを形成することができる。
【0016】
基板本体8は、半導体からなり、例えばシリコン基板を用いることができる。また、基板本体8の絶縁層6と接する側の表面8aには、例えば3〜10nm程度の薄い図示略のシリコン酸化膜が、熱酸化法によって形成されていても構わない。
【0017】
以上の構成をした本実施形態の半導体基板3は、デバイスが形成される半導体層7の下に、リンを含有したシリコン酸化膜からなる絶縁層6が形成されている。これにより、半導体基板3の裏面3b側から浸入する可動イオンや金属イオン等は、絶縁層6にゲッタリングされ、デバイスに影響を与えることを抑制することができる。
これにより、高性能な半導体デバイスを形成することができる。また、本実施形態のように、DRAM素子の形成に適用した場合には、リーク電流を抑制し、データ保持特性(リフレッシュ特性)に優れた素子を形成することができる。
【0018】
<半導体装置>
次に、本実施形態の半導体基板3を用いた半導体装置10について説明する。
図11に示すように、本実施形態の半導体装置10は、半導体基板3と、半導体基板3の半導体層7に設けられた埋込絶縁膜からなる素子分離領域4と、半導体基板3上に形成されたゲート絶縁膜11と、ゲート絶縁膜11上に設けられたゲート電極5と、半導体基板3の半導体層7において、ゲート電極12に対して自己整合となる位置に設けられたソース・ドレイン領域(不純物拡散層)13とを備えた構成となっている。
【0019】
また、各ソース・ドレイン領域13上には、コンタクトプラグ14が形成されており、コンタクトプラグ14と接続するように、ビット配線15、キャパシタ素子16、上層の金属配線層17、表面保護膜18が形成されている。
【0020】
本実施形態の半導体装置10には、上述した半導体基板3が用いられている。すなわち、デバイスが形成される半導体層7の下には、絶縁層6が形成されている。これにより、半導体基板3の裏面3b側からの可動イオンや金属イオン等は、絶縁層6にゲッタリングされることとなり、可動イオンや金属イオン等が半導体デバイスに影響を与えることを抑制することができる。
【0021】
<半導体装置の製造方法>
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置10の製造方法は、半導体基板3を形成する工程と、半導体基板3に素子分離領域4を形成する工程と、半導体基板3上にゲート絶縁膜11を形成する工程と、ゲート絶縁膜11上にゲート電極5を形成する工程と、ゲート電極5に対して自己整合となる位置にソース領域13及びドレイン領域13を形成する工程と、ゲート電極5の側壁を覆うサイドウォール30を形成する工程と、ゲート電極5を覆うように層間絶縁膜41を形成する工程と、層間絶縁膜41を貫通するコンタクトプラグ14を形成する工程と、上層の金属配線層17等を形成する工程と、を有する。以下、詳述する。
【0022】
<<半導体基板形成工程>>
まず、図2に示すように、基板本体8となる例えばP型のシリコン基板の表面8aに、図示略のシリコン酸化膜を熱酸化法によって形成する。
その後、基板本体8となるシリコン基板上に、リンを含有したシリコン酸化膜からなる絶縁層6を形成する。具体的には、例えばCVD法を用いて厚さ200nm程度のシリコン酸化膜を堆積する。
【0023】
絶縁層6を構成するシリコン酸化膜は、リンのみが含有されたPSG膜、またはリンとボロンが含有されたBPSG膜であることが好ましく、リンのドープ量は、例えば1×1020atoms/cm3以上であることが好ましい。
また、リンのドープは、CVD法によって成膜する際に、材料ガスSiH4、O2に、例えばPH3(ホスフィン)ガスを添加してもよいし、ノンドープで堆積したシリコン酸化膜にリンをイオン注入法で導入注入してもよい。
【0024】
次に、上記工程とは別に、半導体層7となる別のシリコン基板を用意し、このシリコン基板の表面7bに、熱酸化法を用いて図示略のシリコン酸化膜を形成する。そして、基板本体8となるシリコン基板と、半導体層7となる別のシリコン基板とを周知のウェハ貼り合わせ技術を用いて貼り合わせる。
【0025】
その後、別のシリコン基板の研磨を行いって半導体層7とする。研磨の際には、デバイス形成に適した膜厚になるように、半導体層7の厚さT1を調整する。なお、この半導体層7が、デバイス形成領域として使用されるので、研磨後の半導体層7の厚さT1が薄すぎると、形成するデバイスの電気特性に影響を及ぼすことになる。また、半導体層7の厚さT1が厚すぎると、デバイス形成後の組み立て工程(後工程)において、半導体基板3のバックグラインド(裏面研削)を行う際に、絶縁層6を半導体基板3中に残存させることが困難となる。
【0026】
したがって、最終的に半導体基板3の厚さT2を50μmの厚さまでバックグラインドを行う場合には、研磨後の半導体層7の厚さT1は、10〜40μmの範囲とすることが好ましい。なお、厚さT1の上限値については、バックグラインドで形成する最終的な半導体基板3の厚さT2に応じて変更可能である。
以上の工程によって、半導体基板3が形成される。
【0027】
本実施形態では、半導体層に直接不純物をドープするのではなく、絶縁層6であるシリコン酸化膜に不純物であるリンをドープし、そして、絶縁層6上に半導体層7を貼り合わせて半導体基板3を形成している。これにより、従来と比較してデバイス形成領域に不純物が導入するのを抑制することができる。すなわち、不純物がドープされた半導体層上に、デバイスを形成する半導体層をエピタキシャル成長させた場合、デバイス形成領域にまで不純物が侵入するという不都合があった。これに対し、本実施形態では、貼り合わせ技術を用いているので、絶縁層6に含有される不純物が、デバイス形成領域である半導体層7に侵入するのを防ぐことができる。
【0028】
<<素子分離領域形成工程>>
次に、半導体基板3を形成した後に、図3に示すように、半導体基板3上に、例えば熱酸化法を用いて、厚さ10nm程度のシリコン酸化膜23を形成する。その後、例えばLP−CVD法を用いて、厚さ150nm程度のシリコン窒化膜24を堆積し、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜24及びシリコン酸化膜23をパターニングする。
【0029】
次に、図4に示すように、シリコン窒化膜24をマスクとして、半導体層7を例えば200nm程度エッチングして、STI(Shallow Trench Isolation)構造を用いた素子分離のためのトレンチ25を形成する。
【0030】
次に、図5に示すように、例えばHDP−CVD(High Density Plasma)法により、半導体基板3上に、400nm程度のシリコン酸化膜26を堆積する。その後、堆積したシリコン酸化膜26を、CMP(Chemical Mechanical Polishing)法により、シリコン窒化膜24をストッパとして研磨除去することにより、STI埋込酸化膜を形成する。以上のようにして、半導体基板3に素子分離領域4を形成する。
【0031】
その後、例えば熱リン酸等の薬液を用いたウェットエッチングによって、シリコン窒化膜24を除去し、例えばフッ酸等の薬液を用いたウェットエッチングによって、シリコン酸化膜23を除去して、半導体基板3の半導体層7の表面7aを露出させる。
【0032】
<<ゲート絶縁膜およびゲート電極形成工程>>
次に、図6に示すように、半導体層7上に、例えば熱酸化によって6nm程度の膜厚のゲート絶縁膜11を形成する。
ゲート絶縁膜11としては、シリコン酸化膜を用いるのが好ましい。また、ゲート絶縁膜11を成膜する際には、ISSG(In−Situ Steam Generation)酸化法を用いるのが好ましい。ISSG酸化法を用いることによって、通常の加熱炉を用いた熱酸化に比べて、酸化種の拡散による応力の発生を抑制することが可能であるため、STI埋め込み酸化膜の端部等におけるリーク電流の低減効果が得られる。
【0033】
その後、ゲート絶縁膜11上に、例えばリンを1×1020/cm3程度の濃度でドープした厚さ80nm程度のポリシリコン膜27を形成する。次いで、ポリシリコン膜27上に、例えば厚さ5nm程度の窒化タングステン(WN)と、厚さ70nm程度のタングステン(W)膜とを積層して、金属膜(W/WN膜)28を形成する。
【0034】
その後、例えばLP−CVD法により、厚さ140nm程度のシリコン窒化膜29を堆積する。そして、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜29をパターニングする。
【0035】
次に、図7に示すように、シリコン窒化膜29をマスクとして、例えば異方性ドライエッチングを行う。以上の工程により、金属膜28およびポリシリコン膜27からなるゲート電極5が形成される。
【0036】
<<ソース・ドレイン領域形成工程>>
次に、図8に示すように、例えば1×1013/cm2程度のドーズ量のリンをエネルギー30keVでイオン注入し、窒素等の不活性ガス中で、900℃で10秒の熱処理を行う。これにより、半導体層7内に、ゲート電極5に対して自己整合となる位置に、ソース・ドレイン領域(不純物拡散層)13が形成される。
【0037】
<<サイドウォール形成工程>>
その後、例えばLP―CVD法によって堆積した厚さ10nm程度のシリコン窒化膜を、通常の異方性ドライエッチングによって、エッチバックすることで、ゲート電極5の側壁を覆うサイドウォール30を形成する。
【0038】
<<層間絶縁膜形成工程>>
次に、図9に示すように、上層に形成する配線層との層間絶縁膜41として、例えばCVD法によりBPSG膜を400nm程度の膜厚で堆積し、その後、750℃で30分のリフロー処理を行う。なお、リフロー処理後に、さらにCMP法で層間絶縁膜41の表面41aを平坦化しても構わない。
【0039】
<<コンタクトプラグ形成工程>>
次に、図10に示すように、例えば周知のリソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜41にコンタクトホール42を形成する。その後、コンタクトホール42内を充填するような膜厚でポリシリコンを堆積し、層間絶縁膜41上に堆積したポリシリコンをCMP法により研磨除去することで、コンタクトプラグ14を形成する。なお、ポリシリコンとしては、例えばリンが1×1020/cm3程度の濃度でドープされたものを用いればよく、LP―CVD法によってコンタクトホール42内に堆積すればよい。
【0040】
<<上部配線層形成工程>>
次に、図11に示すように、コンタクトプラグ14と接続するように、ビット配線15、キャパシタ素子16を形成し、その後、上層の金属配線層17、表面保護膜18等を形成する。
その後、半導体基板3の裏面3b側をバックグラインドし、半導体装置10のトータルの厚さT3が、例えば50μmといった所望のサイズとなるようにする。
その後、公知の手段によって所定のパッケージへの組み立てを行うことで、DRAMのメモリセルに用いられる半導体装置10が完成する。
【0041】
一般に、半導体装置の製造工程中には、主に基板の裏面側からNa等の金属イオンが浸入する。特にDRAM素子のように、ソース・ドレイン拡散層を介したリーク電流を抑制することで高性能化されたデバイスの場合には、製造工程中に浸入する金属イオンが、デバイスに影響しないようにゲッタリングを行うことが重要である。
【0042】
本実施形態では、リンを含有した酸化シリコン膜からなる絶縁層6上に、半導体層7を形成し、この半導体層7上にデバイスを形成する。これにより、半導体装置10の製造工程において、半導体基板3の裏面3bから可動イオンや金属イオン等が浸入しても、絶縁層6によりゲッタリングされることとなり、デバイス形成領域に可動イオンや金属イオン等が影響を及ぼすのを防ぐことができる。
【0043】
また、半導体装置10を製造した後に、それをパッケージへ組み込む工程においても、可動イオンや金属イオン等が半導体装置10内に浸入することがある。本実施形態では、バックグラインド(裏面研削)後も、リンを含有した酸化シリコン膜である絶縁層6が半導体基板3中に残存するように、半導体層7の厚さT1が設定されている。これにより、パッケージへの組立工程中において、ゲッタリング効果を維持することができ、デバイス特性劣化を抑制することができる。
【0044】
[第2の実施形態]
次に、第2の実施形態の半導体装置の製造方法について説明する。本実施形態は、第1の実施形態の変形例であり、同様の部分については説明を省略する。
【0045】
第1の実施形態では、プレーナ型のMOS−FETを採用したが、本実施形態では、溝型ゲート電極を備えたMOS−FETである点が異なる。
具体的には、まず図5に示す素子分離領域4の形成までは、第1の実施形態と同様に行う。
【0046】
その後に、図12に示すように、溝型ゲート電極55を形成する領域の半導体層7をエッチングで除去し、ゲート電極用の溝パターン51(ゲートトレンチ)を形成する。そして、溝パターン51内をゲート絶縁膜52で覆う。
次いで、ゲート絶縁膜52を介して、溝パターン51内を埋め込むように、例えばリン等の不純物をドープしたポリシリコン膜53と、タングステン等の金属膜54を堆積し、パターニングを行って溝型のゲート電極55を形成する。
【0047】
その後、リン等の不純物をイオン注入法で導入し、窒素等の不活性ガス中でアニールを行ってソース・ドレイン領域(不純物拡散層)56を形成する。その後は、第1の実施形態と同様にして、層間絶縁膜や、ソース・ドレイン領域56及び溝型ゲート電極55とそれぞれ接続するコンタクトプラグや、配線層等を形成することで、溝型ゲート電極55を備えたMOS−FETが完成する。
【0048】
本実施形態でも、デバイスが形成される半導体層7の下に、リンを含有したシリコン酸化膜からなる絶縁層6が形成されている。これにより、半導体基板3の裏面3b側からの可動イオンや金属イオン等は、絶縁層6にゲッタリングされることとなり、可動イオンや金属イオン等がデバイスに影響を与えることを抑制することができる。
【0049】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態では、DRAM素子への適用について説明したが、これは一例であり、DRAM素子への適用には限定されない。製造工程中のゲッタリング効果により、リーク電流の低減等のデバイス特性の改善が可能な半導体デバイスであれば、本発明を適用することができる。
【産業上の利用可能性】
【0050】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【0051】
3・・・半導体基板、5,55・・・ゲート電極、6・・・絶縁層、7・・・第1半導体層、8・・・第2半導体層、11,52・・・ゲート絶縁膜、51・・・ゲートトレンチ
【技術分野】
【0001】
本発明は、半導体基板、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【0002】
一般に、半導体装置の製造工程において、可動イオンや金属イオンによる半導体装置の特性劣化を防ぐ方法として、ゲッタリングが知られている。このゲッタリングには、IG(Intrinsic Gettering)やウェハ裏面にポリシリコンを堆積させるPBS(Poly−Si Back Seal)に代表されるEG(Extrinsic Gettering)等の手法がある。
【0003】
近年、半導体装置の微細化に伴い、例えば300mmウェハなどでは両面が研磨されている。また、半導体装置のパッケージの薄型化、積層化の更なる要求により、後工程での裏面研削厚が薄くなっており、さらに研削後裏面をポリッシングする必要も出てきている。
このため、ゲッタリング能力の高いEGを採用すると、裏面研削後のゲッタリング能力が十分でなくなり、組立工程または基板実装時の熱処理による特性劣化が顕在化するという不都合があった。
【0004】
そこで、特許文献1には、半導体基板を構成するシリコン層に不純物をドープした後に、エピタキシャル成長法を用いて上層のシリコン層を形成する方法が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2005−317735号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記特許文献1に記載された方法では、エピタキシャル成長時に、下方に設けた不純物層からの不純物拡散を制御することが難しく、デバイスを形成する部分のシリコン層の不純物濃度を適切に維持することが難しいという問題があった。
【課題を解決するための手段】
【0007】
そこで、本発明は、以下の構成を採用した。
本発明の半導体基板は、半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層と、を備えることを特徴とする。
【発明の効果】
【0008】
本発明の半導体基板は、半導体層の下にリンが含有されたシリコン酸化膜からなる絶縁層が形成されている。これにより、半導体層にデバイスを形成することで、可動イオンや金属イオン等がデバイスに影響を及ぼすのを抑制することができる。すなわち、半導体基板の裏面側から浸入する可動イオンや金属イオン等は、リンが含有されたシリコン酸化膜からなる絶縁層にゲッタリングされるので、デバイスに影響を与えることを抑制することができる。
【図面の簡単な説明】
【0009】
【図1】図1は、本発明の第1の実施形態である半導体装置の一例の一部を示す平面図である。
【図2】図2は、本発明の第1の実施形態である半導体基板を示す断面図である。
【図3】図3は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図4】図4は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図5】図5は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図6】図6は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図7】図7は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図8】図8は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図9】図9は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図10】図10は、本発明の第1の実施形態である半導体装置の製造方法を示す断面工程図である。
【図11】図11は、本発明の第1の実施形態である半導体装置を示す断面図である。
【図12】図12は、本発明の第2の実施形態である半導体装置の製造方法を示す断面工程図である。
【発明を実施するための形態】
【0010】
[第1の実施形態]
以下、本発明の第1の実施形態である半導体基板、半導体装置および半導体装置の製造方法について、図面を参照して説明する。
まず、本実施形態の半導体装置を用いて作製したDRAMのメモリセルについて説明する。なお、図1は、DRAMのメモリセル領域におけるMOS−FET(メモリセルトランジスタ)のレイアウトを模式的に示した平面図である。
【0011】
図1に示すように、本実施形態のDRAM素子のメモリセル1は、細長い短冊状の活性領域2が複数、個々に所定間隔をあけて右斜め上向きに整列して配置されている。この活性領域2は、半導体基板3(図2等参照)の表面に形成されており、素子分離領域4(図5等参照)によって絶縁分離されて形成されている。
【0012】
また、ワード線として機能するゲート電極5が、図1の縦(Y)方向に形成されており、ゲート電極5と活性領域2の交差部分には、プレーナ型のMOS−FETが形成されている。
なお、図1においては、ビット線やキャパシタ素子は省略して記載してある。
【0013】
<半導体基板>
次に、本実施形態の半導体基板について、図2を参照して説明する。なお、図2ないし図12は、図1のA−A’間断面図である。
半導体基板3は、図2に示すように、基板本体8と、基板本体8上に形成された絶縁層6と、絶縁層6上に設けられた半導体層7と、から概略構成されている。すなわち、半導体基板3は、基板本体8と半導体層7との間に絶縁層6が挿入された構造の基板である。
【0014】
絶縁層6は、リンを含有したシリコン酸化膜からなり、リンのみがドープされたPSG膜(Phospho−Silicate Glass膜)であっても、リンとボロンがドープされたBPSG膜(Boro−Phospho−Silicate Glass膜)であっても構わない。また、PSG膜の場合でもBPSG膜の場合でも、リンのドープ量は、1×1020atoms/cm3以上にするのが好ましい。
なお、絶縁層6の膜厚は、特に限定されないが、例えば10〜500nm程度とすることが好ましい。
【0015】
半導体層7としては、例えばシリコン基板を用いることができる。また、半導体層7の絶縁層6と接する側の表面7bには、例えば3〜10nm程度の薄い図示略のシリコン酸化膜が、熱酸化法によって形成されていても構わない。なお、半導体層7の材料には、純粋なSi以外に、SiGeやSiC等を用いても構わない。
また、この半導体層7に、デバイスを形成することができる。
【0016】
基板本体8は、半導体からなり、例えばシリコン基板を用いることができる。また、基板本体8の絶縁層6と接する側の表面8aには、例えば3〜10nm程度の薄い図示略のシリコン酸化膜が、熱酸化法によって形成されていても構わない。
【0017】
以上の構成をした本実施形態の半導体基板3は、デバイスが形成される半導体層7の下に、リンを含有したシリコン酸化膜からなる絶縁層6が形成されている。これにより、半導体基板3の裏面3b側から浸入する可動イオンや金属イオン等は、絶縁層6にゲッタリングされ、デバイスに影響を与えることを抑制することができる。
これにより、高性能な半導体デバイスを形成することができる。また、本実施形態のように、DRAM素子の形成に適用した場合には、リーク電流を抑制し、データ保持特性(リフレッシュ特性)に優れた素子を形成することができる。
【0018】
<半導体装置>
次に、本実施形態の半導体基板3を用いた半導体装置10について説明する。
図11に示すように、本実施形態の半導体装置10は、半導体基板3と、半導体基板3の半導体層7に設けられた埋込絶縁膜からなる素子分離領域4と、半導体基板3上に形成されたゲート絶縁膜11と、ゲート絶縁膜11上に設けられたゲート電極5と、半導体基板3の半導体層7において、ゲート電極12に対して自己整合となる位置に設けられたソース・ドレイン領域(不純物拡散層)13とを備えた構成となっている。
【0019】
また、各ソース・ドレイン領域13上には、コンタクトプラグ14が形成されており、コンタクトプラグ14と接続するように、ビット配線15、キャパシタ素子16、上層の金属配線層17、表面保護膜18が形成されている。
【0020】
本実施形態の半導体装置10には、上述した半導体基板3が用いられている。すなわち、デバイスが形成される半導体層7の下には、絶縁層6が形成されている。これにより、半導体基板3の裏面3b側からの可動イオンや金属イオン等は、絶縁層6にゲッタリングされることとなり、可動イオンや金属イオン等が半導体デバイスに影響を与えることを抑制することができる。
【0021】
<半導体装置の製造方法>
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置10の製造方法は、半導体基板3を形成する工程と、半導体基板3に素子分離領域4を形成する工程と、半導体基板3上にゲート絶縁膜11を形成する工程と、ゲート絶縁膜11上にゲート電極5を形成する工程と、ゲート電極5に対して自己整合となる位置にソース領域13及びドレイン領域13を形成する工程と、ゲート電極5の側壁を覆うサイドウォール30を形成する工程と、ゲート電極5を覆うように層間絶縁膜41を形成する工程と、層間絶縁膜41を貫通するコンタクトプラグ14を形成する工程と、上層の金属配線層17等を形成する工程と、を有する。以下、詳述する。
【0022】
<<半導体基板形成工程>>
まず、図2に示すように、基板本体8となる例えばP型のシリコン基板の表面8aに、図示略のシリコン酸化膜を熱酸化法によって形成する。
その後、基板本体8となるシリコン基板上に、リンを含有したシリコン酸化膜からなる絶縁層6を形成する。具体的には、例えばCVD法を用いて厚さ200nm程度のシリコン酸化膜を堆積する。
【0023】
絶縁層6を構成するシリコン酸化膜は、リンのみが含有されたPSG膜、またはリンとボロンが含有されたBPSG膜であることが好ましく、リンのドープ量は、例えば1×1020atoms/cm3以上であることが好ましい。
また、リンのドープは、CVD法によって成膜する際に、材料ガスSiH4、O2に、例えばPH3(ホスフィン)ガスを添加してもよいし、ノンドープで堆積したシリコン酸化膜にリンをイオン注入法で導入注入してもよい。
【0024】
次に、上記工程とは別に、半導体層7となる別のシリコン基板を用意し、このシリコン基板の表面7bに、熱酸化法を用いて図示略のシリコン酸化膜を形成する。そして、基板本体8となるシリコン基板と、半導体層7となる別のシリコン基板とを周知のウェハ貼り合わせ技術を用いて貼り合わせる。
【0025】
その後、別のシリコン基板の研磨を行いって半導体層7とする。研磨の際には、デバイス形成に適した膜厚になるように、半導体層7の厚さT1を調整する。なお、この半導体層7が、デバイス形成領域として使用されるので、研磨後の半導体層7の厚さT1が薄すぎると、形成するデバイスの電気特性に影響を及ぼすことになる。また、半導体層7の厚さT1が厚すぎると、デバイス形成後の組み立て工程(後工程)において、半導体基板3のバックグラインド(裏面研削)を行う際に、絶縁層6を半導体基板3中に残存させることが困難となる。
【0026】
したがって、最終的に半導体基板3の厚さT2を50μmの厚さまでバックグラインドを行う場合には、研磨後の半導体層7の厚さT1は、10〜40μmの範囲とすることが好ましい。なお、厚さT1の上限値については、バックグラインドで形成する最終的な半導体基板3の厚さT2に応じて変更可能である。
以上の工程によって、半導体基板3が形成される。
【0027】
本実施形態では、半導体層に直接不純物をドープするのではなく、絶縁層6であるシリコン酸化膜に不純物であるリンをドープし、そして、絶縁層6上に半導体層7を貼り合わせて半導体基板3を形成している。これにより、従来と比較してデバイス形成領域に不純物が導入するのを抑制することができる。すなわち、不純物がドープされた半導体層上に、デバイスを形成する半導体層をエピタキシャル成長させた場合、デバイス形成領域にまで不純物が侵入するという不都合があった。これに対し、本実施形態では、貼り合わせ技術を用いているので、絶縁層6に含有される不純物が、デバイス形成領域である半導体層7に侵入するのを防ぐことができる。
【0028】
<<素子分離領域形成工程>>
次に、半導体基板3を形成した後に、図3に示すように、半導体基板3上に、例えば熱酸化法を用いて、厚さ10nm程度のシリコン酸化膜23を形成する。その後、例えばLP−CVD法を用いて、厚さ150nm程度のシリコン窒化膜24を堆積し、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜24及びシリコン酸化膜23をパターニングする。
【0029】
次に、図4に示すように、シリコン窒化膜24をマスクとして、半導体層7を例えば200nm程度エッチングして、STI(Shallow Trench Isolation)構造を用いた素子分離のためのトレンチ25を形成する。
【0030】
次に、図5に示すように、例えばHDP−CVD(High Density Plasma)法により、半導体基板3上に、400nm程度のシリコン酸化膜26を堆積する。その後、堆積したシリコン酸化膜26を、CMP(Chemical Mechanical Polishing)法により、シリコン窒化膜24をストッパとして研磨除去することにより、STI埋込酸化膜を形成する。以上のようにして、半導体基板3に素子分離領域4を形成する。
【0031】
その後、例えば熱リン酸等の薬液を用いたウェットエッチングによって、シリコン窒化膜24を除去し、例えばフッ酸等の薬液を用いたウェットエッチングによって、シリコン酸化膜23を除去して、半導体基板3の半導体層7の表面7aを露出させる。
【0032】
<<ゲート絶縁膜およびゲート電極形成工程>>
次に、図6に示すように、半導体層7上に、例えば熱酸化によって6nm程度の膜厚のゲート絶縁膜11を形成する。
ゲート絶縁膜11としては、シリコン酸化膜を用いるのが好ましい。また、ゲート絶縁膜11を成膜する際には、ISSG(In−Situ Steam Generation)酸化法を用いるのが好ましい。ISSG酸化法を用いることによって、通常の加熱炉を用いた熱酸化に比べて、酸化種の拡散による応力の発生を抑制することが可能であるため、STI埋め込み酸化膜の端部等におけるリーク電流の低減効果が得られる。
【0033】
その後、ゲート絶縁膜11上に、例えばリンを1×1020/cm3程度の濃度でドープした厚さ80nm程度のポリシリコン膜27を形成する。次いで、ポリシリコン膜27上に、例えば厚さ5nm程度の窒化タングステン(WN)と、厚さ70nm程度のタングステン(W)膜とを積層して、金属膜(W/WN膜)28を形成する。
【0034】
その後、例えばLP−CVD法により、厚さ140nm程度のシリコン窒化膜29を堆積する。そして、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜29をパターニングする。
【0035】
次に、図7に示すように、シリコン窒化膜29をマスクとして、例えば異方性ドライエッチングを行う。以上の工程により、金属膜28およびポリシリコン膜27からなるゲート電極5が形成される。
【0036】
<<ソース・ドレイン領域形成工程>>
次に、図8に示すように、例えば1×1013/cm2程度のドーズ量のリンをエネルギー30keVでイオン注入し、窒素等の不活性ガス中で、900℃で10秒の熱処理を行う。これにより、半導体層7内に、ゲート電極5に対して自己整合となる位置に、ソース・ドレイン領域(不純物拡散層)13が形成される。
【0037】
<<サイドウォール形成工程>>
その後、例えばLP―CVD法によって堆積した厚さ10nm程度のシリコン窒化膜を、通常の異方性ドライエッチングによって、エッチバックすることで、ゲート電極5の側壁を覆うサイドウォール30を形成する。
【0038】
<<層間絶縁膜形成工程>>
次に、図9に示すように、上層に形成する配線層との層間絶縁膜41として、例えばCVD法によりBPSG膜を400nm程度の膜厚で堆積し、その後、750℃で30分のリフロー処理を行う。なお、リフロー処理後に、さらにCMP法で層間絶縁膜41の表面41aを平坦化しても構わない。
【0039】
<<コンタクトプラグ形成工程>>
次に、図10に示すように、例えば周知のリソグラフィ技術及びドライエッチング技術を用いて、層間絶縁膜41にコンタクトホール42を形成する。その後、コンタクトホール42内を充填するような膜厚でポリシリコンを堆積し、層間絶縁膜41上に堆積したポリシリコンをCMP法により研磨除去することで、コンタクトプラグ14を形成する。なお、ポリシリコンとしては、例えばリンが1×1020/cm3程度の濃度でドープされたものを用いればよく、LP―CVD法によってコンタクトホール42内に堆積すればよい。
【0040】
<<上部配線層形成工程>>
次に、図11に示すように、コンタクトプラグ14と接続するように、ビット配線15、キャパシタ素子16を形成し、その後、上層の金属配線層17、表面保護膜18等を形成する。
その後、半導体基板3の裏面3b側をバックグラインドし、半導体装置10のトータルの厚さT3が、例えば50μmといった所望のサイズとなるようにする。
その後、公知の手段によって所定のパッケージへの組み立てを行うことで、DRAMのメモリセルに用いられる半導体装置10が完成する。
【0041】
一般に、半導体装置の製造工程中には、主に基板の裏面側からNa等の金属イオンが浸入する。特にDRAM素子のように、ソース・ドレイン拡散層を介したリーク電流を抑制することで高性能化されたデバイスの場合には、製造工程中に浸入する金属イオンが、デバイスに影響しないようにゲッタリングを行うことが重要である。
【0042】
本実施形態では、リンを含有した酸化シリコン膜からなる絶縁層6上に、半導体層7を形成し、この半導体層7上にデバイスを形成する。これにより、半導体装置10の製造工程において、半導体基板3の裏面3bから可動イオンや金属イオン等が浸入しても、絶縁層6によりゲッタリングされることとなり、デバイス形成領域に可動イオンや金属イオン等が影響を及ぼすのを防ぐことができる。
【0043】
また、半導体装置10を製造した後に、それをパッケージへ組み込む工程においても、可動イオンや金属イオン等が半導体装置10内に浸入することがある。本実施形態では、バックグラインド(裏面研削)後も、リンを含有した酸化シリコン膜である絶縁層6が半導体基板3中に残存するように、半導体層7の厚さT1が設定されている。これにより、パッケージへの組立工程中において、ゲッタリング効果を維持することができ、デバイス特性劣化を抑制することができる。
【0044】
[第2の実施形態]
次に、第2の実施形態の半導体装置の製造方法について説明する。本実施形態は、第1の実施形態の変形例であり、同様の部分については説明を省略する。
【0045】
第1の実施形態では、プレーナ型のMOS−FETを採用したが、本実施形態では、溝型ゲート電極を備えたMOS−FETである点が異なる。
具体的には、まず図5に示す素子分離領域4の形成までは、第1の実施形態と同様に行う。
【0046】
その後に、図12に示すように、溝型ゲート電極55を形成する領域の半導体層7をエッチングで除去し、ゲート電極用の溝パターン51(ゲートトレンチ)を形成する。そして、溝パターン51内をゲート絶縁膜52で覆う。
次いで、ゲート絶縁膜52を介して、溝パターン51内を埋め込むように、例えばリン等の不純物をドープしたポリシリコン膜53と、タングステン等の金属膜54を堆積し、パターニングを行って溝型のゲート電極55を形成する。
【0047】
その後、リン等の不純物をイオン注入法で導入し、窒素等の不活性ガス中でアニールを行ってソース・ドレイン領域(不純物拡散層)56を形成する。その後は、第1の実施形態と同様にして、層間絶縁膜や、ソース・ドレイン領域56及び溝型ゲート電極55とそれぞれ接続するコンタクトプラグや、配線層等を形成することで、溝型ゲート電極55を備えたMOS−FETが完成する。
【0048】
本実施形態でも、デバイスが形成される半導体層7の下に、リンを含有したシリコン酸化膜からなる絶縁層6が形成されている。これにより、半導体基板3の裏面3b側からの可動イオンや金属イオン等は、絶縁層6にゲッタリングされることとなり、可動イオンや金属イオン等がデバイスに影響を与えることを抑制することができる。
【0049】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態では、DRAM素子への適用について説明したが、これは一例であり、DRAM素子への適用には限定されない。製造工程中のゲッタリング効果により、リーク電流の低減等のデバイス特性の改善が可能な半導体デバイスであれば、本発明を適用することができる。
【産業上の利用可能性】
【0050】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【0051】
3・・・半導体基板、5,55・・・ゲート電極、6・・・絶縁層、7・・・第1半導体層、8・・・第2半導体層、11,52・・・ゲート絶縁膜、51・・・ゲートトレンチ
【特許請求の範囲】
【請求項1】
半導体からなる基板本体と、
前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、
該絶縁層上に設けられた半導体層と、を備えることを特徴とする半導体基板。
【請求項2】
前記絶縁層に更にボロンが含有されていることを特徴とする請求項1に記載の半導体基板。
【請求項3】
半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層を備える半導体基板と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体層内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置。
【請求項4】
前記絶縁層に更にボロンが含有されていることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記半導体層にゲートトレンチが設けられ、
該ゲートトレンチ内に前記ゲート絶縁膜が設けられ、
前記ゲート絶縁膜上に前記ゲート電極が設けられていることを特徴とする請求項3または請求項4に記載の半導体装置。
【請求項6】
半導体からなる基板本体上に、リンを含有したシリコン酸化膜からなる絶縁層を形成する工程と、
前記絶縁層上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層内に、前記ゲート電極に対して自己整合となるように不純物拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項7】
前記絶縁層上に前記半導体層を形成する工程において、前記絶縁層に前記半導体層を貼り合わせることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記絶縁層が更にボロンを含有することを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
【請求項9】
前記絶縁層上に形成された前記半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項6ないし請求項8のいずれか1項に記載の半導体装置の製造方法。
【請求項10】
半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層とからなる半導体基板の前記半導体層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層内に、前記ゲート電極に対して自己整合となるように不純物拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項11】
前記絶縁層が更にボロンを含有することを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】
前記絶縁層上に形成された前記半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項10または請求項11に記載の半導体装置の製造方法。
【請求項1】
半導体からなる基板本体と、
前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、
該絶縁層上に設けられた半導体層と、を備えることを特徴とする半導体基板。
【請求項2】
前記絶縁層に更にボロンが含有されていることを特徴とする請求項1に記載の半導体基板。
【請求項3】
半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層を備える半導体基板と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体層内であって、前記ゲート電極に対して自己整合となる位置に設けられた不純物拡散領域と、を有することを特徴とする半導体装置。
【請求項4】
前記絶縁層に更にボロンが含有されていることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記半導体層にゲートトレンチが設けられ、
該ゲートトレンチ内に前記ゲート絶縁膜が設けられ、
前記ゲート絶縁膜上に前記ゲート電極が設けられていることを特徴とする請求項3または請求項4に記載の半導体装置。
【請求項6】
半導体からなる基板本体上に、リンを含有したシリコン酸化膜からなる絶縁層を形成する工程と、
前記絶縁層上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層内に、前記ゲート電極に対して自己整合となるように不純物拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項7】
前記絶縁層上に前記半導体層を形成する工程において、前記絶縁層に前記半導体層を貼り合わせることを特徴とする請求項6に記載の半導体装置の製造方法。
【請求項8】
前記絶縁層が更にボロンを含有することを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
【請求項9】
前記絶縁層上に形成された前記半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項6ないし請求項8のいずれか1項に記載の半導体装置の製造方法。
【請求項10】
半導体からなる基板本体と、前記基板本体上に形成されたリンを含有したシリコン酸化膜からなる絶縁層と、該絶縁層上に設けられた半導体層とからなる半導体基板の前記半導体層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層内に、前記ゲート電極に対して自己整合となるように不純物拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項11】
前記絶縁層が更にボロンを含有することを特徴とする請求項10に記載の半導体装置の製造方法。
【請求項12】
前記絶縁層上に形成された前記半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項10または請求項11に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−253992(P2011−253992A)
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願番号】特願2010−127942(P2010−127942)
【出願日】平成22年6月3日(2010.6.3)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年12月15日(2011.12.15)
【国際特許分類】
【出願日】平成22年6月3日(2010.6.3)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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