半導体装置の製造方法
【課題】簡易な追加工程を設けることで、基板のベベル部から膜が剥離することを抑制する。半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制する。
【解決手段】半導体基板上の全面に、1以上の膜を有する構造を形成した後、膜構造上にパターンを有する第1のマスクを形成する。ベベル部上の第1のマスクを覆うように第2のマスクを形成する。第1のマスク及び第2のマスクを用いて、膜構造をエッチングした後、残留した第1のマスク及び第2のマスクを除去する。
【解決手段】半導体基板上の全面に、1以上の膜を有する構造を形成した後、膜構造上にパターンを有する第1のマスクを形成する。ベベル部上の第1のマスクを覆うように第2のマスクを形成する。第1のマスク及び第2のマスクを用いて、膜構造をエッチングした後、残留した第1のマスク及び第2のマスクを除去する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体基板上に半導体チップ(以下、「チップ」と記載する場合がある)を形成する際には、半導体基板のベベル部(半導体基板の側端面および、それに隣接する傾斜面を含んだ領域)にも、チップの回路パターンを形成する際に用いた導電膜や絶縁膜が一部、残存することがある。これらの膜が製造工程中に剥れて、チップ内に再付着することで、回路動作に寄与する配線パターンの短絡原因となってしまう。このため、半導体基板のベベル部に残存する絶縁膜や導電体の剥がれを防止する種々の提案がなされている(特許文献1、2)。
【0003】
また、DRAMの機能を有するチップを形成する際に、メモリセル用のキャパシタ電極の倒壊を防止するため、絶縁膜を用いて電極を保持する技術が知られている(特許文献3)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2002−334879号公報
【特許文献2】特開2004−103768号公報
【特許文献3】特開2008−283026号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者は、基板上に回路パターン等を形成する際に、ベベル部において、回路パターン等を構成する膜の剥離が発生していることを見出した。これらの剥離物(異物)が回路パターン等に再付着することで、回路パターンの短絡や断線が生じ、チップの製造歩留りが低下すると言う問題があった。
【0006】
以下、図1〜8を用いて、この状態の一例を説明する。図1は、従来のチップ形成後の半導体基板を表す図である。半導体基板31上にはチップ33が形成されており、半導体基板31の側端面および、それに隣接する傾斜面を含んだ領域がベベル部に相当する。図1では、ベベル部の一部を破線で囲んだ32で表す。また、図2〜8では、半導体基板25内のメモリセル部の断面拡大図を(a)、ベベル部の一部の断面拡大図を(b)として示す。また、図2〜8では、コンタクトプラグ及びビット線の一部のみを示し、これらよりも下部の構造については省略する。
【0007】
まず、半導体基板にMOS型トランジスタを形成した後、MOS型トランジスタの一方の不純物拡散層に接続されるようにビット線6、他方の不純物拡散層に接続されるようにコンタクトプラグ7Aを形成する。
【0008】
次に、図2に示すように、半導体基板1の上面を覆うように設けられた層間絶縁膜7を覆うように層間絶縁膜11を設ける。層間絶縁膜11は、LP−CVD(Low Pressure CVD)法またはALD(Atomic Layer Deposition)法で堆積した窒化シリコン膜であり、半導体基板1の側面および裏面部分も覆っている。
【0009】
回路動作が可能なDRAMチップは、図2(b)に示した半導体基板1の最外周に位置するリング状の領域Fを除いた、内側の領域(有効チップ領域)に形成される。この有効チップ領域は、半導体基板1のベベル部(半導体基板の側端面および、それに隣接する傾斜面を含んだ領域)よりもさらに内側の領域に設定されている。
【0010】
具体的には、半導体基板として直径300mmの円形基板を用いる場合には、領域Fの幅は約2mmに設定される。有効チップ領域の外側に位置する領域Fでは、容量コンタクトパッド10は、パターニング時に除去されている。
【0011】
次に、図3に示すように、PE−CVD(Plasma Enhanced CVD)法によって堆積した酸化シリコンを用いて層間絶縁膜12を、約2μmの厚さに形成する。この後に、LP−CVD法またはALD法で形成した窒化シリコン膜を約100nmの厚さに堆積し、サポート膜14を形成する。サポート膜14は図3(b)に示すように、半導体基板1の側面および裏面部分も覆っている。
【0012】
キャパシタの下部電極を設ける開口12Aを形成するためのハードマスク層を設ける。ハードマスク層は、カーボン膜21とARL(Anti− Reflect Layer;反射防止膜)22の積層構造で形成されている。カーボン膜21はCVD法によって600〜800nmの膜厚に形成する。ARLは反射防止膜としての機能を有し、膜厚15〜100nmのSiON膜を用いることができる。ARL22はハードマスクとしての機能も有しているため、ドライエッチングを行う際にカーボン膜とエッチング速度の異なる材料を選択する。
【0013】
ARL上にフォトレジスト膜23を用いて、キャパシタを形成する位置に開口12Aを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際に、フォトレジスト膜23は、有効チップ領域の外側(領域F内)まで設けられる。図3(b)に示すように、ベベル部Dにおいては、半導体基板1の上面の湾曲形状に起因して、正常なマスクパターンが形成されない。
【0014】
次に、図4に示すように、フォトレジスト膜23をマスクとして異方性ドライエッチングを行い、ARL22およびカーボン膜21を順次、パターニングする。ベベル部Dにおいては、フォトレジスト膜23のパターン崩れのため、ARL22およびカーボン膜21が一部、除去される。この異方性ドライエッチングに際しては、フォトレジスト膜23とカーボン膜21が共に有機材料であるため、カーボン膜のドライエッチング時にフォトレジスト膜23もエッチングされて除去される。マスクパターンの形状はARL22によって維持される。
【0015】
次に、図5に示すように、ARL22およびカーボン膜21をマスクとして異方性ドライエッチングを行い、サポート膜14、層間絶縁膜12、層間絶縁膜11を貫通する開口12A(キャパシタホールに相当する)を形成する。同時に、メモリセル部の外周領域にはトレンチ12B(図10、図12参照;ガードリング用トレンチに相当する)を形成する。開口12Aおよびトレンチ12Bの底部では、容量コンタクトパッド10の上面が露出する。開口12Aを形成するドライエッチングに際して、ARL22もエッチングされて除去される。マスクパターンの形状はカーボン膜21によって維持される。
【0016】
開口12A及びトレンチ12Bの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜21を除去する。半導体基板1のベベル部Dでは、パターン崩れに起因して、サポート膜14および層間絶縁膜11が一部、除去されている。
【0017】
次に、図6に示すように、キャパシタ素子の下部電極13として、窒化チタン膜を、開口12Aの内部を充填しない膜厚で形成する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、トレンチ12Bの内部にも、下部電極13が形成される。サポート膜14上の下部電極13はCMPまたはエッチバックによって除去され、開口12Aおよびトレンチ12Bの内壁を覆う部分のみに下部電極13が残存する。
【0018】
次に、図7に示すように、フォトレジスト膜で形成したパターンをマスクとしてサポート膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは下部電極13の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。
【0019】
支持部14Sのパターンは、フォトレジストマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初からサポート膜(窒化シリコン膜)14は存在していないので、フォトマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0020】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、メモリセル部の端部まで延在して配置される。メモリセル部の端部では、支持部14Sは、ガードリングとしてトレンチ12B内に設けられた下部電極13の側面に接続するように形成されている。
【0021】
また、サポート膜14は周辺回路領域の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。半導体基板1のベベル部Dにおいては、フォトレジスト膜のパターン崩れのため、サポート膜14の一部が除去される。
【0022】
次に、図8に示すように、フッ酸(HF)を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【0023】
メモリセル部以外の領域においては、層間絶縁膜12の上面に堆積したサポート膜14を残存させ、トレンチ12B内に設けた下部電極13とサポート膜14で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極13は支持部14Sにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【0024】
この際に、半導体基板1のベベル部Dでは、支持部14Sが正常に形成されていないため、下部電極13の倒壊および剥離が発生する。また、パターン崩れにより、ベベル部近傍に残存しているサポート膜自体も剥離しやすく、異物付着の原因となる。
【0025】
以上のように、従来の製造方法では、ベベル部近傍に残存した膜が異物付着の原因となっていた。そこで、ベベル部からの剥離を防止するための方法を検討したが、従来のパターン剥離防止の方法では、回路パターン等の形成工程にうまく適合せず、剥離に起因した異物の付着を防止することができなかった。
【0026】
特許文献1には、機械的強度を備えた保護膜で基板のベベル部を保護する方法が提案されている。しかしながら、このような機械的強度を備えた保護膜を、ベベル部に精度よく形成するには、専用の特別な装置を準備する必要があり、製造コストが増加してしまう。また、いったん固着させた保護膜を完全に除去することも容易ではなかった。
【課題を解決するための手段】
【0027】
一実施形態は、
半導体基板を準備する工程と、
前記半導体基板にチップを形成する工程と、
を有し、
前記半導体基板にチップを形成する工程は、
前記半導体基板上のベベル部を含む主面上に、1以上の膜を有する膜構造を形成する工程と、
前記膜構造上の全面に、パターンを有する第1のマスクを形成する工程と、
前記ベベル部において前記第1のマスクを覆うように第2のマスクを形成する工程と、
前記第1のマスク及び第2のマスクを用いて、前記膜構造をエッチングし、前記チップを形成する領域及び前記ベベル部に前記膜構造を残留させる工程と、
残留した前記第1のマスク及び第2のマスクを除去する除去工程と、
を有する半導体装置の製造方法に関する。
【0028】
他の実施形態は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜上の全面に、カーボン膜と反射防止膜を順次、堆積した後にパターニングを行って第1のマスクを形成する工程と、
前記半導体基板のベベル部において、前記反射防止膜を除去する工程と、
前記半導体基板のベベル部において、露出した前記カーボン膜の一部を覆うようにネガ型フォトレジスト膜を含む第2のマスクを形成する工程と、
前記第1のマスクに形成されているマスクパターンを用いてドライエッチングを行い、前記第2のマスクで覆われていない領域の前記層間絶縁膜および前記サポート膜をパターニングする工程と、
前記第2のマスク及び第1のマスクを除去する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【0029】
簡易な追加工程を設けることで、基板のベベル部から膜構造の一部が剥離することを抑制できる。これにより半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制することができる。
【図面の簡単な説明】
【0030】
【図1】従来の半導体装置の製造方法を説明する図である。
【図2】従来の半導体装置の製造方法を説明する図である。
【図3】従来の半導体装置の製造方法を説明する図である。
【図4】従来の半導体装置の製造方法を説明する図である。
【図5】従来の半導体装置の製造方法を説明する図である。
【図6】従来の半導体装置の製造方法を説明する図である。
【図7】従来の半導体装置の製造方法を説明する図である。
【図8】従来の半導体装置の製造方法を説明する図である。
【図9】第1実施例の半導体装置の製造方法を説明する図である。
【図10】第1実施例の半導体装置の製造方法を説明する図である。
【図11】第1実施例の半導体装置の製造方法を説明する図である。
【図12】第1実施例の半導体装置の製造方法を説明する図である。
【図13】第1実施例の半導体装置の製造方法を説明する図である。
【図14】第1実施例の半導体装置の製造方法を説明する図である。
【図15】第1実施例の半導体装置の製造方法を説明する図である。
【図16】第1実施例の半導体装置の製造方法を説明する図である。
【図17】第1実施例の半導体装置の製造方法を説明する図である。
【図18】第1実施例の半導体装置の製造方法を説明する図である。
【図19】第1実施例の半導体装置の製造方法を説明する図である。
【図20】第1実施例の半導体装置の製造方法を説明する図である。
【図21】第1実施例の半導体装置の製造方法を説明する図である。
【図22】第1実施例の半導体装置の製造方法を説明する図である。
【図23】第1実施例の半導体装置の製造方法を説明する図である。
【図24】第1実施例の半導体装置の製造方法を説明する図である。
【図25】第1実施例の半導体装置の製造方法を説明する図である。
【図26】第1実施例の半導体装置の製造方法を説明する図である。
【図27】第1実施例の半導体装置の製造方法を説明する図である。
【図28】第2実施例の半導体装置の製造方法を説明する図である。
【図29】第2実施例の半導体装置の製造方法を説明する図である。
【図30】第2実施例の半導体装置の製造方法を説明する図である。
【図31】第2実施例の半導体装置の製造方法を説明する図である。
【図32】第2実施例の半導体装置の製造方法を説明する図である。
【図33】第2実施例の半導体装置の製造方法を説明する図である。
【図34】第2実施例の半導体装置の製造方法を説明する図である。
【図35】従来例、及び第1〜第3実施例の半導体装置の評価結果を表す図である。
【発明を実施するための形態】
【0031】
半導体装置の製造方法では、ベベル部上の第1のマスクが倒壊しないような処理、すなわち、ベベル部上の第1のマスクを覆うように第2のマスクを形成する。次に、第1のマスク等を用いたエッチング等により膜構造等をエッチングした後、残留した第1のマスク等を除去する。このエッチングの際に、ベベル部上の第1のマスクは第2のマスクで覆われて倒壊しないようになっているため、第1のマスクが崩れることを防止できる。従って、第1のマスク除去後に、第1のマスク下方の膜構造が剥離することを抑制できる。この結果、半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制することができる。
【0032】
なお、「膜構造」とは、半導体基板上に設けられた1以上の膜を有する構造を表す。膜構造内には、コンタクトプラグ、ビット線などの配線構造や、パッドが埋め込まれていても良い。
【0033】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【0034】
(第1実施例)
本実施例の半導体装置のキャパシタを含むメモリセルの構成について、以下に説明する。半導体装置に係るDRAMチップは、メモリセル部と周辺回路部とから概略構成されている。図9は、DRAMチップの平面構造を示す模式図である。DRAMチップ50上には複数のメモリセル部51が配置されており、メモリセル部51を囲むように周辺回路部52が配置されている。周辺回路部52には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図9の配置は一例であり、メモリセル部の数や、配置される位置は、図9のレイアウトには限定されない。
【0035】
図10は、1つのメモリセル部51の領域全体の平面構造を示す模式図であり、メモリセルを構成する一部の要素のみを示している。メモリセル部51の外周部には、ガードリング部として機能するトレンチ12Bがメモリセル部を囲むように配置されている。12Aは各メモリセルを構成するキャパシタの下部電極の形成位置を示す。14Sは製造の途中工程におけるキャパシタの倒壊を防止するために配置された支持部で、メモリセル部を覆うサポート膜14をパターニングすることで形成されている。ここでは、支持部14Sは図面上で横(X)方向に延在するラインパターンを形成している。支持部14Sは、キャパシタの下部電極の形成位置12Aに設けられる下部電極の側壁(外壁)に接触している。またサポート膜14は、メモリセル部外周のトレンチ12Bの側壁に接触するように形成されている。
【0036】
図10のキャパシタの配置は一例であり、キャパシタの数や、配置される位置は、図10のレイアウトには限定されない。また、支持部14Sのパターン配置も一例であり、延在する方向等は、図10の場合のみには限定されない。
【0037】
図11は、メモリセル部51内に配置されている各メモリセルの平面構造を詳細に示すための模式図で、メモリセルを構成する一部の要素のみを示している。
【0038】
図12(a)は、図10及び11のA−A’線に対応する、メモリセルの断面模式図である。図12(b)は、図10のB−B’線に対応する、ガードリング部の断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。また、図11の右手側は、後述する、ワード配線Wとなるゲート電極5とサイドウォール5bとを切断する面を基準とした平面図に、活性領域Kとビット配線6とを透過的に示している。
【0039】
メモリセル部は図12(a)に示すように、メモリセル用のMOS型トランジスタTrと、MOS型トランジスタTrに複数のコンタクトプラグを介して接続されたキャパシタ素子(容量素子)Caとから概略構成されている。図面の簡略化のため、図11には、キャパシタ素子Caは記載していない。
【0040】
図11、12(a)において、半導体基板1は所定濃度のP型不純物を含有するシリコン(Si)によって形成されている。この半導体基板1には、素子分離領域3が形成されている。素子分離領域3は、半導体基板1の表面にSTI(Shallow Trench Isolation)法により酸化シリコン膜(SiO2)等の絶縁膜を埋設することで、活性領域K以外の部分に形成され、隣接する活性領域Kとの間を絶縁分離している。図12(a)では、1つの活性領域Kに2ビットのメモリセルが配置されるセル構造を、具体例として示している。
【0041】
メモリセル領域は図11に示す平面構造の如く、細長い短冊状の活性領域Kが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Kの両端部と中央部には個々に不純物拡散層が形成され、MOS型トランジスタTrのソース・ドレイン電極として機能する。ソース・ドレイン電極(不純物拡散層)の真上に配置されるように基板コンタクト部205a、205b、205cの位置が規定されている。
【0042】
なお、活性領域Kの配列は、特に図11の配置に限定されるべきものではない。図11に示す活性領域Kの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。また、素子分離領域3をSTI法以外の方法で形成してもよい。
【0043】
図11の横(X)方向には、折れ線形状(湾曲形状)にビット配線6が延設され、このビット配線6が図11の縦(Y)方向に所定の間隔で複数配置されている。また、図11の縦(Y)方向に延在する直線形状のワード配線Wが配置されている。個々のワード配線Wは図11の横(X)方向に所定の間隔で複数配置され、ワード配線Wは各活性領域Kと交差する部分において、図12(a)に示されるゲート電極5を含むように構成されている。ここでは、MOS型トランジスタTrが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたMOS型トランジスタに代えて、プレーナ型のMOS型トランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したMOS型トランジスタ、または縦型MOS型トランジスタを使用することも可能である。
【0044】
図12(a)の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース・ドレイン電極として機能する不純物拡散層8が離間して形成され、個々の不純物拡散層8の間に、溝型のゲート電極5が形成されている。ゲート電極5は、多結晶シリコン膜と金属膜との積層膜により半導体基板1の上部に突出するように形成されている。ゲート電極5に用いる多結晶シリコン膜はCVD法(Chemical Vapor Deposition)での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型またはP型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0045】
また、図12(a)に示すように、ゲート電極5と半導体基板1との間にはゲート絶縁膜5aが形成されている。また、ゲート電極5の側壁には窒化シリコン(Si3N4)などの絶縁膜によるサイドウォール5bが形成され、ゲート電極5上にも窒化シリコンなどの絶縁膜5cが形成されている。
【0046】
不純物拡散層8は、半導体基板1に設けた活性領域K内にN型不純物として、例えばリンを導入することで形成されている。ゲート電極間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜39(図12(a)には図示せず)が形成されている。不純物拡散層8と接触するように基板コンタクトプラグ9が形成されている。この基板コンタクトプラグ9は、図11に示した基板コンタクト部205c、205a、205bの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ9の横(X)方向の幅は、隣接するゲート配線Wに設けられたサイドウォール5bによって規定される、セルフアライン構造となっている。
【0047】
図12(a)に示すように、ゲート電極上の絶縁膜5c及び基板コンタクトプラグ9の上面を覆うように層間絶縁膜4が形成され、層間絶縁膜4を貫通するようにビット線コンタクトプラグ4Aが形成されている。ビット線コンタクトプラグ4Aは、基板コンタク部205aの上部に配置され、基板コンタクトプラグ9と導通している。ビット線コンタクトプラグ4Aは、チタン(Ti)及び窒化チタン(TiN)の積層膜からなるバリア膜(TiN/Ti)上にタングステン(W)等を積層して形成されている。ビット線コンタクトプラグ4Aに接続するようにビット配線6が形成されている。ビット配線6は窒化タングステン(WN)及びタングステン(W)からなる積層膜で構成されている。
【0048】
ビット配線6を覆うように、層間絶縁膜7が形成されている。層間絶縁膜4及び層間絶縁膜7を貫通して、基板コンタクトプラグ9に接続するように容量コンタクトプラグ7Aが形成されている。容量コンタクトプラグ7Aは、基板コンタクト部205b、205cの上部に配置される。
【0049】
層間絶縁膜7上には、容量コンタクトパッド10が配置されており、容量コンタクトプラグ7Aと導通している。容量コンタクトパッド10は、窒化タングステン(WN)及びタングステン(W)からなる積層膜で形成されている。ガードリング部にも容量コンタクトパッド10を、メモリセル部を囲むリング形状に配置する。
【0050】
容量コンタクトパッド10を覆うように、窒化シリコンを用いた層間絶縁膜11が形成されている。層間絶縁膜11を貫通して、容量コンタクトパッド10と接続するようにキャパシタ素子Caが形成されている。キャパシタ素子Caは下部電極13と上部電極15の間に容量絶縁膜(図示せず)を挟んだ構造となっており、下部電極13が容量コンタクトパッド10と導通している。また、下部電極13の側壁を保持するように、支持部14Sが形成されており、製造工程の途中において倒壊しないように支持されている。支持部14Sは窒化シリコン膜(Si3N4)からなるサポート膜14をパターニングすることによって形成されている。
【0051】
図12(b)に示したように、メモリセル部の外周には層間絶縁膜12および層間絶縁膜11を貫通するように形成したトレンチ12Bが設けられている。トレンチ12Bの内壁には、キャパシタの下部電極13が形成されており、ガードリング部として機能する。トレンチ12Bによってメモリセル部の外周を囲むことにより、キャパシタの下部電極を露出させる工程での湿式エッチングの薬液が、横方向から周辺回路部に浸透するのを防止している。ガードリング部に設けられた下部電極13はキャパシタ素子としては機能しないが、メモリセル部の下部電極と同時に形成されるので、以下の説明ではガードリング部とメモリセル部を区別することなく、下部電極と記載する。
【0052】
DRAMチップの周辺回路領域(図10のトレンチ12Bよりも外側の領域)には記憶動作用のキャパシタ素子は配置されず、層間絶縁膜11上には、酸化シリコン等で形成した層間絶縁膜12が形成されている。また、サポート膜14は、少なくともキャパシタの下部電極を露出させる湿式エッチングの工程が終了するまでは、周辺回路領域の上面を覆うように配置され、湿式エッチングの薬液が上面方向から周辺回路領域に浸透するのを防止している。
【0053】
図12(a)に示したように、メモリセル部においては、キャパシタ素子Ca上には層間絶縁膜40、アルミニウム(Al)、銅(Cu)等で形成した上層の配線層41、表面保護膜42が形成されている。
【0054】
次に、本実施例のDRAMチップの製造方法について、層間絶縁膜11までの形成工程を、図13〜27を参照して説明する。図13〜18、19(a)、20(a)、22(a)、23(a)、24(a)、25(a)、26(a)、27(a)は、メモリセル部のA−A’線(図10及び11)に対応する断面模式図である。また、図19(a)、20(a)、22(a)、23(a)、24(a)、25(a)、26(a)、27(a)においては、ビット線6及びコンタクトプラグ7Aよりも下部の構造については省略する。図19(b)、20(b)、22(b)、23(b)、24(b)、25(b)、26(b)、27(b)はベベル部の断面模式図である。図19(b)、20(b)、22(b)、23(b)、24(b)、25(b)、26(b)、27(b)においては、重要な部材のみを示す。ガードリング部については特に説明を行わない限り、メモリセル部と同時に形成される。なお、ガードリング部にはMOS型トランジスタTrは配置されておらず、素子分離領域3となっている。
【0055】
また、下記説明では、層間絶縁膜39、4、7、11、及び12、サポート膜14が膜構造を構成し、この膜構造の中にはコンタクトプラグ4A、7A、9、ビット線6、パッド10が埋め込まれている。
【0056】
図13に示すように、P型のシリコンからなる半導体基板1の主面に活性領域Kを区画するため、STI法により、酸化シリコン(SiO2)等の絶縁膜を埋設した素子分離領域3を、活性化領域K以外の部分に形成する。次に、MOS型トランジスタTrのゲート電極用の溝パターン2を形成する。溝パターン2は半導体基板1のシリコンをフォトレジストで形成したパターン(図示せず)をマスクとしてエッチングすることによって形成する。
【0057】
次に、図14に示すように、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ4nm程度のゲート絶縁膜5aを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やHigh−K膜(高誘電体膜)を使用してもよい。この後に、ゲート絶縁膜5a上にモノシラン(SiH4)及びフォスヒン(PH3)を原料ガスとしたCVD法により、N型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン2の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【0058】
次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド膜、窒化タングステン膜、タングステン膜を順次、堆積した積層膜を50nm程度の厚さに形成する。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極5に形成される。
【0059】
次に、ゲート電極5を構成することになる金属膜上に、モノシランとアンモニア(NH3)を原料ガスとして、プラズマCVD法により、窒化シリコンからなる絶縁膜5cを厚さ70nm程度に堆積する。次に、絶縁膜5c上にフォトレジスト膜(図示せず)を塗布し、ゲート電極5形成用のマスクを用い、フォトリソグラフィ法によりゲート電極5形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜5cをエッチングする。フォトレジストパターンを除去した後、絶縁膜5cをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極5を形成する。ゲート電極5はワード線W(図11)として機能する。
【0060】
次に、図15に示すように、N型不純物としてリンのイオン注入を行い、ゲート電極5で覆われていない活性領域に不純物拡散層8を形成する。
この後に、CVD法により、全面に窒化シリコン膜を20〜50nm程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極5の側壁にサイドウォール5bを形成する。
【0061】
次に、図16に示すように、ゲート電極上の絶縁膜5c及び側面の絶縁膜5bを覆うように、CVD法により酸化シリコン等の層間絶縁膜39(図12(b)参照)を形成した後に、ゲート電極5に由来する凹凸を平坦化するため、CMP(Chemical Mechanical Polishing)法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜5cの上面が露出した時点で停止する。
【0062】
この後に、基板コンタクトプラグ9を形成する。具体的には、まず、図11の基板コンタクト部205a、205b、205cの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口(コンタクトホール)は窒化シリコンで形成されている絶縁膜5c、5bを利用してセルフアラインにてゲート電極5の間に設けることができる。この後に、CVD法にてリンを含有した多結晶シリコン膜を堆積した後に、CMP(Chemical Mechanical Polishing)法にて研磨を行い、絶縁膜5c上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ9とする。
【0063】
この後に、CVD法により、ゲート電極上の絶縁膜5c及び基板コンタクトプラグ9の上面を覆うように、酸化シリコンからなる層間絶縁膜4を例えば、600nm程度の厚みで形成する。その後、CMP法により、層間絶縁膜4の表面を、例えば300nm程度の厚みになるまで研磨して平坦化する。
【0064】
次に、図17に示したように、層間絶縁膜4に対して、図11の基板コンタクト部205aの上部の位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、ビット線コンタクトプラグ4Aを形成する。この後に、ビット線コンタクト4Aと接続するようにビット配線6を形成する。ビット配線6を覆うように、酸化シリコン等で層間絶縁膜7を形成する。この層間絶縁膜39、4及び7が、第1の絶縁膜に相当する。
【0065】
次に、図18に示したように、層間絶縁膜4及び層間絶縁膜7を貫通するように、図3の基板コンタクト部205b、205cの上部の位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、容量コンタクトプラグ7Aを形成する。
【0066】
層間絶縁膜7上に、タングステンを含む積層膜を用いて容量コンタクトパッド10を形成する。容量コンタクトパッド10は容量コンタクトプラグ7Aと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。メモリセル部の外周領域においても、図12(b)に示したように、後の工程でトレンチ12Bを形成する位置に容量コンタクトパッド10を配置する。この後に、容量コンタクトパッド10を覆うように、窒化シリコンを用いて層間絶縁膜11(第2の絶縁膜に相当する)を、例えば60nmの厚さで堆積する。
【0067】
図19は、この状態のメモリセル部及びベベル部を表したものである。
図19に示すように、ベベル部を含む領域F内には、容量コンタクトパッドは形成されていない。
【0068】
次に、図20に示すように、PE−CVD(Plasma Enhanced CVD)法によって堆積した酸化シリコンを用いて層間絶縁膜12(第3の絶縁膜に相当する)を、約2μmの厚さに形成した後に、LP−CVD法またはALD法で形成した窒化シリコン膜を約100nmの厚さに堆積し、サポート膜14を形成する。サポート膜14は図20(b)に示したように、半導体基板1の側面および裏面部分も覆っている。
【0069】
キャパシタの下部電極を設ける開口12Aを形成するためのハードマスク層を設ける。ハードマスク層は、カーボン膜21とARL(Anti− Reflect Layer;反射防止膜)22の積層構造で形成されている。カーボン膜21はCVD法によって600〜800nmの膜厚に形成する。ARLは反射防止膜としての機能を有し、膜厚15〜100nmのSiON膜を用いることができる。ARLとして、SiON膜上に酸化シリコン膜を堆積した積層膜を用いてもよい。ARL22はハードマスクとしての機能も有しているため、ドライエッチングを行う際にカーボン膜とエッチング速度の異なる材料を選択する。
【0070】
この後、ARL上にフォトレジスト膜23を用いて、キャパシタを形成する位置に開口12Aを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際に、フォトレジスト膜23は、有効チップ領域の外側(領域F内)まで設けられるが、ベベル部Dにおいては、半導体基板1の上面の湾曲形状に起因して、正常なマスクパターンが形成されない。
【0071】
次に、図22に示すように、フォトレジスト膜23をマスクとして異方性ドライエッチングを行い、ARL22およびカーボン膜21を順次パターニングする。ベベル部Dにおいては、フォトレジスト膜23のパターン崩れのため、ARL22およびカーボン膜21が一部、除去される。この異方性ドライエッチングに際しては、フォトレジスト膜23とカーボン膜21が共に有機材料であるため、カーボン膜のドライエッチング時にフォトレジスト膜23もエッチングされて除去される。マスクパターンの形状はARL22によって維持される。このようにして形成されたARL22およびカーボン膜21のマスクパターンが、第1のマスクを形成する。
【0072】
回路動作が可能なDRAMチップは、図22(b)に示した半導体基板1の最外周に位置するからリング状の領域Fを除いた領域(有効チップ領域)に形成されている。半導体基板として、直径300mmの円形基板を用いる場合には、領域Fの幅は約2mmに設定される。領域F内では、容量コンタクトパッド10の導電膜は、パターニング時に除去されている。半導体基板1のベベル部Dにおいては、フォトレジスト膜のパターン崩れのため、ARL22およびカーボン膜21が一部、除去されている。
【0073】
次に、図23に示すように、半導体基板1の最外周から寸法E1の幅で、リング状にARL22を除去する。ARL22の除去は、ベベル部をエッチング可能な機能を有する市販のドライエッチング装置を使用し、例えばCF4を含有したガスを用いてドライエッチングすることで実施できる。ベベル部をエッチング可能な機能を有するドライエッチング装置では、べベル部近傍において、あらかじめ設定した所定の幅(E1)を有するリング状の領域内のみをドライエッチングすることが可能である。ここでは、有効チップ領域内がエッチングされないように、E1の値は領域Fの幅よりも小さい値(2mm未満)に設定する(例えばE1=1.8mm)。ベベル部のエッチングに際して、エッチング幅(E1)にズレが想定される場合には、ズレの最大値も考慮して幅E1の設定を行う。ARL22を除去した領域には、カーボン膜21が残存している。
【0074】
次に、図24に示すように、半導体基板1の最外周から寸法E2の幅で、層間絶縁膜12の端部上に、リング状に形成したフォトレジスト膜を用いて、ベベル部マスク層35(第2のマスクに相当する)を形成する。ここで、半導体基板の半径方向における寸法E2は、先に設定したE1の幅よりも小さくなるように設定する(例えばE2=1.4mm)。好ましくは、E2は2mm未満であるのが良い。ベベル部マスク層35は、ネガ型フォトレジスト膜を塗布し、幅E2の領域のみを市販の周辺露光装置等を用いてリング状に露光して、現像処理を行うことで形成できる。
【0075】
本実施例では、ベベル部マスク層35は、例えば特許文献1に記載されているように、機械的強度を持たせるために特別な硬化処置を行う必要は無く、他の工程で使用する通常のフォトレジスト膜と同様に形成すればよい。また、ネガ型フォトレジストを用いることで、半導体基板を回転させながら、基板の外周に沿って光を照射することにより、ベベル部マスク層35を容易に形成することができる。本実施例では、ベベル部マスク層35の形成に専用装置および特別な材料を必要としないので、製造コストの増加を抑制することができる。
【0076】
次に、図25に示すように、ARL22およびカーボン膜21をマスクとして異方性ドライエッチングを行い、サポート膜14、層間絶縁膜12、層間絶縁膜11を貫通する開口12A(キャパシタホールに相当する)を形成する。同時に、メモリセル部の外周領域にはトレンチ12B(図10、12参照;ガードリング用トレンチに相当する)を形成する。開口12Aおよびトレンチ12Bの底部では、容量コンタクトパッド10の上面が露出する。開口12Aを形成するドライエッチングに際して、ARL22もエッチングされて除去される。マスクパターンの形状はカーボン膜21によって維持される。ベベル部近傍においては、ベベル部マスク層35で覆われている幅E2の領域はドライエッチングされずに保護される。
【0077】
開口12A及びトレンチ12Bの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜21を除去する。同時に、フォトレジスト膜で形成したベベル部マスク層35およびその下に位置するカーボン膜21も除去される。
【0078】
本実施例では、ベベル部マスク層35に特別な硬化処置が施されていないので、通常のプラズマアッシング法によって容易に除去される。半導体基板1のベベル部Dでは、ベベル部マスク層35を設けたことにより、サポート膜14および層間絶縁膜12がエッチングにさらされずに残存する。
【0079】
次に、図26に示すように、キャパシタ素子の下部電極13として、窒化チタン膜を、開口12Aの内部を充填しない膜厚で形成する。活性領域Kおよびワード配線Wに対する、キャパシタ素子を形成する概略の位置を平面図として図21に示す。図21において開口12Aの位置にキャパシタ素子の下部電極13が形成される。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、ガードリング部のトレンチ12Bの内部にも、下部電極13が形成される。サポート膜14上の下部電極13はCMPまたはエッチバックによって除去され、開口12Aおよびトレンチ12Bの内壁を覆う部分のみに下部電極13が残存する。
【0080】
次に、フォトレジスト膜で形成したパターンをマスクとしてサポート膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは下部電極13の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。支持部14Sのパターン配置の具体例を図21に示す。
【0081】
支持部14Sのパターンは、フォトレジストマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初から窒化シリコン膜14は存在していないので、フォトレジストマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0082】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、図10に示したように、メモリセル部の端部まで延在して配置される。メモリセル部の端部では、支持部14Sは、ガードリングとしてトレンチ12B内に設けられた下部電極13の側面に接続するように形成されている。また、サポート膜14は周辺回路領域(図9の52)の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。
【0083】
なお、支持部14Sの形状および延在する方向は、図21に示したパターンには限定されない。また、支持部14Sは個々の開口12Aに対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極の外壁と接触することで、電極を保持することができる。また、個々の下部電極13に対する支持部14Sの接触位置が異なるように、支持部14Sのパターニングを行ってもよい。
【0084】
半導体基板1のベベル部Dにおいては、支持部14Sを形成するためのフォトレジスト膜のパターンは正常には形成されない。ここで、先に説明した図7(b)の状態と異なり、本実施例ではベベル部マスク層を設けたことにより、フォトレジスト膜のパターンを形成する前の時点でサポート膜14がダメージを受けておらず、サポート膜の部分的な薄膜化や欠落の発生が回避されている。従って、サポート膜のパターニング時にフォトレジスト膜のパターン崩れが生じても、最終的に残存するサポート膜の面積を従来よりも大きくすることが可能となり、下部電極13の支持強度が失われない。
【0085】
次に、図27に示すように、フッ酸(HF)を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【0086】
メモリセル部以外の領域においては、層間絶縁膜12の上面に堆積したサポート膜14を残存させ、トレンチ12B内に設けた下部電極13とサポート膜14で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極13は支持部14Sにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【0087】
本実施例では、半導体基板1のベベル部Dにおいても、サポート膜14がパターン崩れ無く残存しており、下部電極13が保持されている。このためベベル部での下部電極の倒壊および剥離を抑制することが可能となる。またサポート膜自体についても、パターン崩れが無いことで固着強度が維持され、剥離を抑制することが可能となる。
【0088】
この後に、下部電極13の側壁表面を覆うように、容量絶縁膜(図示せず)を形成する。容量絶縁膜としては例えば、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)や、それらの積層体からなる高誘電体膜を例示できる。
【0089】
次に、図12に示すように、キャパシタ素子の上部電極15を窒化チタン等で形成する。上部電極15には、窒化チタン以外の金属膜も使用可能である。また、窒化チタン上に多結晶シリコン等を積層して、下部電極間のスペース部分の充填性を向上させた膜を上部電極として使用してもよい。下部電極13と上部電極15によって容量絶縁膜を挟むことにより、キャパシタ素子Caが形成される。
【0090】
この後、酸化シリコン等で層間絶縁膜40を形成する。メモリセル部では、キャパシタ素子の上部電極15に電位(プレート電位)を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。周辺回路部上に設けられていたサポート膜14は、湿式エッチングの実施後は不要なので、上部電極のパターニングに際して、周辺回路部上のサポート膜を除去するようにしてもよい。周辺回路部上のサポート膜を除去することで、周辺回路部に設けたMOS型トランジスタ等の電極に接続するコンタクトプラグを形成する際に、コンタクトホールを設けるドライエッチングを容易に行うことができる。
【0091】
この後に、上層の配線層41をアルミニウム(Al)や銅(Cu)等で形成する。さらに、表面の保護膜42を酸窒化シリコン(SiON)等で形成すればDRAMチップが完成する。
【0092】
(第2実施例)
先に、図22で説明した、開口12A及びトレンチ12Bを形成するために、フォトレジスト膜をマスクとして用いて、カーボン膜21およびARL22のパターニングを行う工程までは同様に実施する。
【0093】
回路動作が可能なDRAMチップは、図28(b)に示した半導体基板1の最外周に位置するからリング状の領域Fを除いた領域(有効チップ領域)に形成されている。直径300mmの半導体基板を用いる場合には、領域Fの幅は約2mmに設定される。領域F内では、容量コンタクトパッド10の導電膜は、パターニング時に除去されている。半導体基板1のベベル部Dにおいては、フォトレジスト膜のパターン崩れのため、ARL22およびカーボン膜21が一部、除去されている。このARL22およびカーボン膜21は第1のマスクに相当する。
【0094】
次に、図29に示すように、半導体基板1の最外周から寸法E2の幅で、層間絶縁膜12の端部上に、リング状に形成したフォトレジスト膜を用いて、ベベル部マスク層35(第2のマスクに相当する。)を形成する。ここで、半導体基板の半径方向における寸法E2は、先に設定したE1の幅よりも小さくなるように設定する(例えばE2=1.4mm)。好ましくは、E2は2mm未満であるのが良い。ベベル部マスク層35の形成には、ネガ型フォトレジスト膜を塗布し、幅E2の領域のみを市販の周辺露光装置等を用いてリング状に露光して、現像処理を行うことで形成できる。
【0095】
次に、図30に示すように、ARL22およびカーボン膜21をマスクとして異方性ドライエッチングを行い、サポート膜14、層間絶縁膜12(第3の絶縁膜に相当する)、層間絶縁膜11(第2の絶縁膜に相当する)を貫通する開口12A(キャパシタホールに相当する)を形成する。同時に、メモリセル部の外周領域にはガードリング用トレンチ12Bを形成する。開口12Aおよびトレンチ12Bの底部では、容量コンタクトパッド10の上面が露出する。開口12Aを形成するドライエッチングに際して、ARL22もエッチングされて除去される。マスクパターンの形状はカーボン膜21によって維持される。ベベル部においては、ベベル部マスク層35で覆われている幅E2の領域はドライエッチングされずに保護される。
【0096】
開口12A及びトレンチ12Bの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜21を除去する。同時に、ARL22上に設けられたフォトレジスト膜で形成したベベル部マスク層35も除去される。ベベル部マスク層35で覆われていた領域には、ARL22、カーボン膜21および、カーボン膜内に充填されているベベル部マスク層35の一部が残存する。
【0097】
半導体基板1のベベル部Dでは、ベベル部マスク層35を設けたことにより、サポート膜14および層間絶縁膜12がエッチングにさらされずに残存する。
【0098】
次に、図31に示すように、半導体基板1の最外周から寸法E1の幅で、リング状にARL22を除去する。ARL22の除去は、ベベル部のエッチング機能を有する市販のベベル部ドライエッチング装置を使用し、例えばCF4を含有したガスを用いてドライエッチングすることで実施できる。ベベル部のエッチング機能を有するドライエッチング装置はべベル部近傍において、あらかじめ設定した所定の幅(E1)を有する領域内のみをドライエッチングすることが可能である。ここでは、有効チップ領域内がエッチングされないように、E1の値は領域Fの幅よりも小さい値(2mm未満)に設定し、かつ、先にベベル部マスク層を形成する際に設定した幅E1よりも大きな値となるように設定する(例えばE1=1.6mmに設定)。この理由は、ARL22が残存するのを防止するために、寸法E1とE2の設定に際してオーバーラップマージンを確保するためである。E1の寸法は幅E2で規定される領域を完全に覆う範囲で、できるだけE2の値に近づけることが好ましい。
【0099】
ベベル部のエッチングに際して、エッチング幅(E1)にズレが想定される場合には、ズレの最大値も考慮して幅E1の設定を行う。ARL22を除去した領域には、カーボン膜21およびベベル部マスク層35の一部が残存している。幅E1の範囲内で、ベベル部マスク層で覆われていなかった領域Gにおいては、ARL22を除去する際に、サポート膜14および層間絶縁膜12の一部も除去される。これにより、領域Gにおいてサポート膜14にはスリット状の開口が生じる。
【0100】
次に、図32に示すように、酸素ガスを用いたプラズマアッシング法によって、ベベル部に残存しているカーボン膜21およびベベル部マスク層35を除去する。半導体基板1のベベル部Dには、領域Gを除いて、サポート膜14がダメージを受けずに残存している。
【0101】
次に、図33に示すように、キャパシタ素子の下部電極13として、窒化チタン膜を、開口12Aの内部を充填しない膜厚で形成する。活性領域Kおよびワード配線Wに対する、キャパシタ素子を形成する概略の位置を平面図として図21に示す。図21において開口12Aの位置にキャパシタ素子の下部電極13が形成される。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、ガードリング部のトレンチ12Bの内部にも、下部電極13が形成される。
【0102】
サポート膜14上の下部電極13はCMPまたはエッチバックによって除去され、開口12Aおよびトレンチ12Bの内壁を覆う部分のみに下部電極13が残存する。次に、フォトレジスト膜で形成したパターンをマスクとしてサポート膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは下部電極13の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。支持部14Sのパターン配置の具体例を図21に示す。
【0103】
支持部14Sのパターンは、フォトマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初から窒化シリコン膜14は存在していないので、フォトマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0104】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、図10に示したように、メモリセル領域の端部まで延在して配置される。メモリセル領域の端部では、支持部14Sは、ガードリングとしてトレンチ12B内に設けられた下部電極13の側面に接続するように形成されている。また、サポート膜14は周辺回路領域(図9の52)の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。
【0105】
第1実施例と同様に、支持部14Sの形状および延在する方向は、図21に示したパターンには限定されない。また、支持部14Sは個々の開口12Aに対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極の外壁と接触することで、電極を保持することができる。また、個々の下部電極13に対する支持部14Sの接触位置が異なるように、支持部14Sのパターニングを行ってもよい。
【0106】
半導体基板1のベベル部Dにおいては、支持部14Sを形成するためのフォトレジスト膜のパターンは正常には形成されない。ここで、先に説明した図7(b)の状態と異なり、本実施例ではベベル部マスク層を設けたことにより、フォトレジスト膜のパターンを形成する前の時点でサポート膜14が、領域Gを除き、ダメージを受けていない。従って、支持部形成の際にフォトレジスト膜のパターン崩れが生じても、最終的に残存するサポート膜の面積を大きくすることが可能となり、下部電極13の支持強度が失われない。また、サポート膜自体の固着強度も向上する。
【0107】
次に、図34に示すように、フッ酸(HF)を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【0108】
メモリセル部以外の領域においては、層間絶縁膜12の上面に堆積したサポート膜14を残存させ、トレンチ12B内に設けた下部電極13とサポート膜14で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極13は支持部14Sにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【0109】
本実施例では、半導体基板1のベベル部Dにおいても、サポート膜14が残存しており、下部電極13が保持されている。しかしながら領域Gでは、サポート膜がスリット状に開口しているため、領域Gおよびその近くでは下部電極(13b)が倒壊して剥離しやすくなっている。領域Gは、もともと有効チップ領域外に位置するので、その近傍には容量コンタクトパッドが存在せず、下部電極13bは層間絶縁膜11を貫通するように形成されている。このため下部電極13bは、窒化シリコンからなる層間絶縁膜11による保持効果が得られ、剥離抑制の効果を有する。
【0110】
半導体基板1のベベル部Dでは、従来の状態(図7)に比べて、第2実施例の方がサポート膜14の残存している割合が大きくなっているので、領域G近傍での剥離抑制効果が劣っても、全体としては、電極およびサポート膜自体の剥離によって発生する異物の付着割合を低下させることが可能となる。容量絶縁膜および上部電極形成以降の工程については、第1実施例と同様である。
【0111】
第1実施例においては、図23に示したベベル部のARL22を除去する工程において、ベベル部Dがカーボン膜21で十分に覆われていない場合には、サポート膜14もエッチングされてダメージを受けてしまう。このため、ARL22を除去する際にドライエッチングの制御を十分に行う必要がある。
【0112】
これに対して本実施例では、ベベル部がカーボン膜21に加えて、残存しているベベル部マスク層で覆われているため、サポート膜14の保護効果が高く、領域G以外では、サポート膜にダメージを与えることが少ない。
【0113】
次に、第1実施例の図12と同様に、下部電極13の側壁表面を覆うように、容量絶縁膜(図示せず)を形成した後、キャパシタ素子の上部電極15を形成する。下部電極13と上部電極15によって容量絶縁膜を挟むことにより、キャパシタ素子Caが形成される。
【0114】
この後、酸化シリコン等で層間絶縁膜40を形成する。メモリセル部では、キャパシタ素子の上部電極15に電位(プレート電位)を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。この後に、上層の配線層41を形成する。さらに、表面の保護膜42を形成すればDRAMチップが完成する。
【0115】
(第3実施例)
本実施例では、第1実施例の、図23に示したベベル部のARL22を除去する工程においてドライエッチングの代わりに湿式エッチングを用いる点が第1実施例とは異なる。以下では、湿式エッチング工程のみを説明し、その他の工程は第1実施例と同じであるため、説明を省略する。
【0116】
半導体基板1の最外周から寸法E1の幅で、リング状にARL22を除去するために、市販のベベル部湿式エッチング装置を使用して、半導体基板1を回転させながら、フッ酸を含有した薬液を所定の幅(E1)を有する領域内のみに吐出する。ARL22はSiON膜により形成されているので、窒化シリコン(Si3N4)からなるサポート膜14へのダメージを抑制して、ARL22を選択的に除去することができる。また、ベベル部Dがカーボン膜21で十分に覆われていない場合にも、サポート膜14へのダメージを回避でき、パターン崩れの発生を抑制できる。
【0117】
本実施例を適用することにより、最も効果的に下部電極およびサポート膜自体の剥離を防止することが可能となる。
【0118】
(評価)
各実施例の、湿式エッチングによりキャパシタ下部電極の外壁を露出させた時点での異物の付着状況を、半導体基板表面の欠陥検査装置を用いて調査した。直径300mmの半導体基板を用い、以下の4種類の製造方法を適用してDRAMチップを形成し、比較を行った。
R:従来の製造方法(図2〜図8)
M1:第1実施例の製造方法(図9〜図27)
M2:第2実施例の製造方法(図28〜図34)
M3:第3実施例の製造方法。
【0119】
欠陥検査は、半導体基板上のDRAMチップの中で、異物付着により0.5μm以上のサイズの欠陥を有するチップ数をカウントした。欠陥には、キャパシタ電極およびサポート膜の付着以外の原因に起因するものも含まれている。各製造方法毎の欠陥チップカウント数の計測結果を、図35に示す。図35の縦軸には、従来の製造方法Rの半導体基板で得られた欠陥チップ数を1として、規格化した値を示した。
【0120】
図35より、製造方法M1〜M3のいずれも製造方法Rに比べて欠陥チップ数が減少しており、剥離に起因した異物付着の抑制効果が得られていることが分かる。最も効果の大きかったのは、製造方法M3(第3実施例)である。製造方法M2(第2実施例)の結果が製造方法M1(第1実施例)よりも劣るのは、先に説明したように、ベベル部近傍のサポート膜にスリット状の開口を生じてしまうためと考えられる。
【符号の説明】
【0121】
1、31 半導体基板
2 溝パターン
3 素子分離領域
4、7、11、12、40 層間絶縁膜
4A ビット線コンタクトプラグ
5 ゲート電極
5a ゲート絶縁膜
5b サイドウォール
5c 絶縁膜
6 ビット配線
7A 容量コンタクトプラグ
8 不純物拡散層
9 基板コンタクトプラグ
10 容量コンタクトパッド
12A 開口
12B ガードリング用トレンチ
13、13b 下部電極
14 サポート膜
14S 支持部
15 上部電極
21 カーボン膜
22 ARL(Anti− Reflect Layer)
23 フォトレジスト膜
32 ベベル部
33 半導体チップ
35 ベベル部マスク層
39 ゲート層間絶縁膜
41 配線層
42 表面保護膜
50 DRAMチップ
51 メモリセル部
52 周辺回路部
205a、205b、205c 基板コンタクト部
Ca キャパシタ素子(容量素子)
D ベベル部
K 活性領域
Tr MOS型トランジスタ
W ワード配線
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体基板上に半導体チップ(以下、「チップ」と記載する場合がある)を形成する際には、半導体基板のベベル部(半導体基板の側端面および、それに隣接する傾斜面を含んだ領域)にも、チップの回路パターンを形成する際に用いた導電膜や絶縁膜が一部、残存することがある。これらの膜が製造工程中に剥れて、チップ内に再付着することで、回路動作に寄与する配線パターンの短絡原因となってしまう。このため、半導体基板のベベル部に残存する絶縁膜や導電体の剥がれを防止する種々の提案がなされている(特許文献1、2)。
【0003】
また、DRAMの機能を有するチップを形成する際に、メモリセル用のキャパシタ電極の倒壊を防止するため、絶縁膜を用いて電極を保持する技術が知られている(特許文献3)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2002−334879号公報
【特許文献2】特開2004−103768号公報
【特許文献3】特開2008−283026号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者は、基板上に回路パターン等を形成する際に、ベベル部において、回路パターン等を構成する膜の剥離が発生していることを見出した。これらの剥離物(異物)が回路パターン等に再付着することで、回路パターンの短絡や断線が生じ、チップの製造歩留りが低下すると言う問題があった。
【0006】
以下、図1〜8を用いて、この状態の一例を説明する。図1は、従来のチップ形成後の半導体基板を表す図である。半導体基板31上にはチップ33が形成されており、半導体基板31の側端面および、それに隣接する傾斜面を含んだ領域がベベル部に相当する。図1では、ベベル部の一部を破線で囲んだ32で表す。また、図2〜8では、半導体基板25内のメモリセル部の断面拡大図を(a)、ベベル部の一部の断面拡大図を(b)として示す。また、図2〜8では、コンタクトプラグ及びビット線の一部のみを示し、これらよりも下部の構造については省略する。
【0007】
まず、半導体基板にMOS型トランジスタを形成した後、MOS型トランジスタの一方の不純物拡散層に接続されるようにビット線6、他方の不純物拡散層に接続されるようにコンタクトプラグ7Aを形成する。
【0008】
次に、図2に示すように、半導体基板1の上面を覆うように設けられた層間絶縁膜7を覆うように層間絶縁膜11を設ける。層間絶縁膜11は、LP−CVD(Low Pressure CVD)法またはALD(Atomic Layer Deposition)法で堆積した窒化シリコン膜であり、半導体基板1の側面および裏面部分も覆っている。
【0009】
回路動作が可能なDRAMチップは、図2(b)に示した半導体基板1の最外周に位置するリング状の領域Fを除いた、内側の領域(有効チップ領域)に形成される。この有効チップ領域は、半導体基板1のベベル部(半導体基板の側端面および、それに隣接する傾斜面を含んだ領域)よりもさらに内側の領域に設定されている。
【0010】
具体的には、半導体基板として直径300mmの円形基板を用いる場合には、領域Fの幅は約2mmに設定される。有効チップ領域の外側に位置する領域Fでは、容量コンタクトパッド10は、パターニング時に除去されている。
【0011】
次に、図3に示すように、PE−CVD(Plasma Enhanced CVD)法によって堆積した酸化シリコンを用いて層間絶縁膜12を、約2μmの厚さに形成する。この後に、LP−CVD法またはALD法で形成した窒化シリコン膜を約100nmの厚さに堆積し、サポート膜14を形成する。サポート膜14は図3(b)に示すように、半導体基板1の側面および裏面部分も覆っている。
【0012】
キャパシタの下部電極を設ける開口12Aを形成するためのハードマスク層を設ける。ハードマスク層は、カーボン膜21とARL(Anti− Reflect Layer;反射防止膜)22の積層構造で形成されている。カーボン膜21はCVD法によって600〜800nmの膜厚に形成する。ARLは反射防止膜としての機能を有し、膜厚15〜100nmのSiON膜を用いることができる。ARL22はハードマスクとしての機能も有しているため、ドライエッチングを行う際にカーボン膜とエッチング速度の異なる材料を選択する。
【0013】
ARL上にフォトレジスト膜23を用いて、キャパシタを形成する位置に開口12Aを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際に、フォトレジスト膜23は、有効チップ領域の外側(領域F内)まで設けられる。図3(b)に示すように、ベベル部Dにおいては、半導体基板1の上面の湾曲形状に起因して、正常なマスクパターンが形成されない。
【0014】
次に、図4に示すように、フォトレジスト膜23をマスクとして異方性ドライエッチングを行い、ARL22およびカーボン膜21を順次、パターニングする。ベベル部Dにおいては、フォトレジスト膜23のパターン崩れのため、ARL22およびカーボン膜21が一部、除去される。この異方性ドライエッチングに際しては、フォトレジスト膜23とカーボン膜21が共に有機材料であるため、カーボン膜のドライエッチング時にフォトレジスト膜23もエッチングされて除去される。マスクパターンの形状はARL22によって維持される。
【0015】
次に、図5に示すように、ARL22およびカーボン膜21をマスクとして異方性ドライエッチングを行い、サポート膜14、層間絶縁膜12、層間絶縁膜11を貫通する開口12A(キャパシタホールに相当する)を形成する。同時に、メモリセル部の外周領域にはトレンチ12B(図10、図12参照;ガードリング用トレンチに相当する)を形成する。開口12Aおよびトレンチ12Bの底部では、容量コンタクトパッド10の上面が露出する。開口12Aを形成するドライエッチングに際して、ARL22もエッチングされて除去される。マスクパターンの形状はカーボン膜21によって維持される。
【0016】
開口12A及びトレンチ12Bの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜21を除去する。半導体基板1のベベル部Dでは、パターン崩れに起因して、サポート膜14および層間絶縁膜11が一部、除去されている。
【0017】
次に、図6に示すように、キャパシタ素子の下部電極13として、窒化チタン膜を、開口12Aの内部を充填しない膜厚で形成する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、トレンチ12Bの内部にも、下部電極13が形成される。サポート膜14上の下部電極13はCMPまたはエッチバックによって除去され、開口12Aおよびトレンチ12Bの内壁を覆う部分のみに下部電極13が残存する。
【0018】
次に、図7に示すように、フォトレジスト膜で形成したパターンをマスクとしてサポート膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは下部電極13の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。
【0019】
支持部14Sのパターンは、フォトレジストマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初からサポート膜(窒化シリコン膜)14は存在していないので、フォトマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0020】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、メモリセル部の端部まで延在して配置される。メモリセル部の端部では、支持部14Sは、ガードリングとしてトレンチ12B内に設けられた下部電極13の側面に接続するように形成されている。
【0021】
また、サポート膜14は周辺回路領域の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。半導体基板1のベベル部Dにおいては、フォトレジスト膜のパターン崩れのため、サポート膜14の一部が除去される。
【0022】
次に、図8に示すように、フッ酸(HF)を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【0023】
メモリセル部以外の領域においては、層間絶縁膜12の上面に堆積したサポート膜14を残存させ、トレンチ12B内に設けた下部電極13とサポート膜14で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極13は支持部14Sにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【0024】
この際に、半導体基板1のベベル部Dでは、支持部14Sが正常に形成されていないため、下部電極13の倒壊および剥離が発生する。また、パターン崩れにより、ベベル部近傍に残存しているサポート膜自体も剥離しやすく、異物付着の原因となる。
【0025】
以上のように、従来の製造方法では、ベベル部近傍に残存した膜が異物付着の原因となっていた。そこで、ベベル部からの剥離を防止するための方法を検討したが、従来のパターン剥離防止の方法では、回路パターン等の形成工程にうまく適合せず、剥離に起因した異物の付着を防止することができなかった。
【0026】
特許文献1には、機械的強度を備えた保護膜で基板のベベル部を保護する方法が提案されている。しかしながら、このような機械的強度を備えた保護膜を、ベベル部に精度よく形成するには、専用の特別な装置を準備する必要があり、製造コストが増加してしまう。また、いったん固着させた保護膜を完全に除去することも容易ではなかった。
【課題を解決するための手段】
【0027】
一実施形態は、
半導体基板を準備する工程と、
前記半導体基板にチップを形成する工程と、
を有し、
前記半導体基板にチップを形成する工程は、
前記半導体基板上のベベル部を含む主面上に、1以上の膜を有する膜構造を形成する工程と、
前記膜構造上の全面に、パターンを有する第1のマスクを形成する工程と、
前記ベベル部において前記第1のマスクを覆うように第2のマスクを形成する工程と、
前記第1のマスク及び第2のマスクを用いて、前記膜構造をエッチングし、前記チップを形成する領域及び前記ベベル部に前記膜構造を残留させる工程と、
残留した前記第1のマスク及び第2のマスクを除去する除去工程と、
を有する半導体装置の製造方法に関する。
【0028】
他の実施形態は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜上の全面に、カーボン膜と反射防止膜を順次、堆積した後にパターニングを行って第1のマスクを形成する工程と、
前記半導体基板のベベル部において、前記反射防止膜を除去する工程と、
前記半導体基板のベベル部において、露出した前記カーボン膜の一部を覆うようにネガ型フォトレジスト膜を含む第2のマスクを形成する工程と、
前記第1のマスクに形成されているマスクパターンを用いてドライエッチングを行い、前記第2のマスクで覆われていない領域の前記層間絶縁膜および前記サポート膜をパターニングする工程と、
前記第2のマスク及び第1のマスクを除去する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【0029】
簡易な追加工程を設けることで、基板のベベル部から膜構造の一部が剥離することを抑制できる。これにより半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制することができる。
【図面の簡単な説明】
【0030】
【図1】従来の半導体装置の製造方法を説明する図である。
【図2】従来の半導体装置の製造方法を説明する図である。
【図3】従来の半導体装置の製造方法を説明する図である。
【図4】従来の半導体装置の製造方法を説明する図である。
【図5】従来の半導体装置の製造方法を説明する図である。
【図6】従来の半導体装置の製造方法を説明する図である。
【図7】従来の半導体装置の製造方法を説明する図である。
【図8】従来の半導体装置の製造方法を説明する図である。
【図9】第1実施例の半導体装置の製造方法を説明する図である。
【図10】第1実施例の半導体装置の製造方法を説明する図である。
【図11】第1実施例の半導体装置の製造方法を説明する図である。
【図12】第1実施例の半導体装置の製造方法を説明する図である。
【図13】第1実施例の半導体装置の製造方法を説明する図である。
【図14】第1実施例の半導体装置の製造方法を説明する図である。
【図15】第1実施例の半導体装置の製造方法を説明する図である。
【図16】第1実施例の半導体装置の製造方法を説明する図である。
【図17】第1実施例の半導体装置の製造方法を説明する図である。
【図18】第1実施例の半導体装置の製造方法を説明する図である。
【図19】第1実施例の半導体装置の製造方法を説明する図である。
【図20】第1実施例の半導体装置の製造方法を説明する図である。
【図21】第1実施例の半導体装置の製造方法を説明する図である。
【図22】第1実施例の半導体装置の製造方法を説明する図である。
【図23】第1実施例の半導体装置の製造方法を説明する図である。
【図24】第1実施例の半導体装置の製造方法を説明する図である。
【図25】第1実施例の半導体装置の製造方法を説明する図である。
【図26】第1実施例の半導体装置の製造方法を説明する図である。
【図27】第1実施例の半導体装置の製造方法を説明する図である。
【図28】第2実施例の半導体装置の製造方法を説明する図である。
【図29】第2実施例の半導体装置の製造方法を説明する図である。
【図30】第2実施例の半導体装置の製造方法を説明する図である。
【図31】第2実施例の半導体装置の製造方法を説明する図である。
【図32】第2実施例の半導体装置の製造方法を説明する図である。
【図33】第2実施例の半導体装置の製造方法を説明する図である。
【図34】第2実施例の半導体装置の製造方法を説明する図である。
【図35】従来例、及び第1〜第3実施例の半導体装置の評価結果を表す図である。
【発明を実施するための形態】
【0031】
半導体装置の製造方法では、ベベル部上の第1のマスクが倒壊しないような処理、すなわち、ベベル部上の第1のマスクを覆うように第2のマスクを形成する。次に、第1のマスク等を用いたエッチング等により膜構造等をエッチングした後、残留した第1のマスク等を除去する。このエッチングの際に、ベベル部上の第1のマスクは第2のマスクで覆われて倒壊しないようになっているため、第1のマスクが崩れることを防止できる。従って、第1のマスク除去後に、第1のマスク下方の膜構造が剥離することを抑制できる。この結果、半導体装置の製造歩留まりの低下を抑制すると共に、製造コストの増加を抑制することができる。
【0032】
なお、「膜構造」とは、半導体基板上に設けられた1以上の膜を有する構造を表す。膜構造内には、コンタクトプラグ、ビット線などの配線構造や、パッドが埋め込まれていても良い。
【0033】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【0034】
(第1実施例)
本実施例の半導体装置のキャパシタを含むメモリセルの構成について、以下に説明する。半導体装置に係るDRAMチップは、メモリセル部と周辺回路部とから概略構成されている。図9は、DRAMチップの平面構造を示す模式図である。DRAMチップ50上には複数のメモリセル部51が配置されており、メモリセル部51を囲むように周辺回路部52が配置されている。周辺回路部52には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図9の配置は一例であり、メモリセル部の数や、配置される位置は、図9のレイアウトには限定されない。
【0035】
図10は、1つのメモリセル部51の領域全体の平面構造を示す模式図であり、メモリセルを構成する一部の要素のみを示している。メモリセル部51の外周部には、ガードリング部として機能するトレンチ12Bがメモリセル部を囲むように配置されている。12Aは各メモリセルを構成するキャパシタの下部電極の形成位置を示す。14Sは製造の途中工程におけるキャパシタの倒壊を防止するために配置された支持部で、メモリセル部を覆うサポート膜14をパターニングすることで形成されている。ここでは、支持部14Sは図面上で横(X)方向に延在するラインパターンを形成している。支持部14Sは、キャパシタの下部電極の形成位置12Aに設けられる下部電極の側壁(外壁)に接触している。またサポート膜14は、メモリセル部外周のトレンチ12Bの側壁に接触するように形成されている。
【0036】
図10のキャパシタの配置は一例であり、キャパシタの数や、配置される位置は、図10のレイアウトには限定されない。また、支持部14Sのパターン配置も一例であり、延在する方向等は、図10の場合のみには限定されない。
【0037】
図11は、メモリセル部51内に配置されている各メモリセルの平面構造を詳細に示すための模式図で、メモリセルを構成する一部の要素のみを示している。
【0038】
図12(a)は、図10及び11のA−A’線に対応する、メモリセルの断面模式図である。図12(b)は、図10のB−B’線に対応する、ガードリング部の断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。また、図11の右手側は、後述する、ワード配線Wとなるゲート電極5とサイドウォール5bとを切断する面を基準とした平面図に、活性領域Kとビット配線6とを透過的に示している。
【0039】
メモリセル部は図12(a)に示すように、メモリセル用のMOS型トランジスタTrと、MOS型トランジスタTrに複数のコンタクトプラグを介して接続されたキャパシタ素子(容量素子)Caとから概略構成されている。図面の簡略化のため、図11には、キャパシタ素子Caは記載していない。
【0040】
図11、12(a)において、半導体基板1は所定濃度のP型不純物を含有するシリコン(Si)によって形成されている。この半導体基板1には、素子分離領域3が形成されている。素子分離領域3は、半導体基板1の表面にSTI(Shallow Trench Isolation)法により酸化シリコン膜(SiO2)等の絶縁膜を埋設することで、活性領域K以外の部分に形成され、隣接する活性領域Kとの間を絶縁分離している。図12(a)では、1つの活性領域Kに2ビットのメモリセルが配置されるセル構造を、具体例として示している。
【0041】
メモリセル領域は図11に示す平面構造の如く、細長い短冊状の活性領域Kが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Kの両端部と中央部には個々に不純物拡散層が形成され、MOS型トランジスタTrのソース・ドレイン電極として機能する。ソース・ドレイン電極(不純物拡散層)の真上に配置されるように基板コンタクト部205a、205b、205cの位置が規定されている。
【0042】
なお、活性領域Kの配列は、特に図11の配置に限定されるべきものではない。図11に示す活性領域Kの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。また、素子分離領域3をSTI法以外の方法で形成してもよい。
【0043】
図11の横(X)方向には、折れ線形状(湾曲形状)にビット配線6が延設され、このビット配線6が図11の縦(Y)方向に所定の間隔で複数配置されている。また、図11の縦(Y)方向に延在する直線形状のワード配線Wが配置されている。個々のワード配線Wは図11の横(X)方向に所定の間隔で複数配置され、ワード配線Wは各活性領域Kと交差する部分において、図12(a)に示されるゲート電極5を含むように構成されている。ここでは、MOS型トランジスタTrが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたMOS型トランジスタに代えて、プレーナ型のMOS型トランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したMOS型トランジスタ、または縦型MOS型トランジスタを使用することも可能である。
【0044】
図12(a)の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース・ドレイン電極として機能する不純物拡散層8が離間して形成され、個々の不純物拡散層8の間に、溝型のゲート電極5が形成されている。ゲート電極5は、多結晶シリコン膜と金属膜との積層膜により半導体基板1の上部に突出するように形成されている。ゲート電極5に用いる多結晶シリコン膜はCVD法(Chemical Vapor Deposition)での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型またはP型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0045】
また、図12(a)に示すように、ゲート電極5と半導体基板1との間にはゲート絶縁膜5aが形成されている。また、ゲート電極5の側壁には窒化シリコン(Si3N4)などの絶縁膜によるサイドウォール5bが形成され、ゲート電極5上にも窒化シリコンなどの絶縁膜5cが形成されている。
【0046】
不純物拡散層8は、半導体基板1に設けた活性領域K内にN型不純物として、例えばリンを導入することで形成されている。ゲート電極間を充填するように、酸化シリコン等を用いたゲート層間絶縁膜39(図12(a)には図示せず)が形成されている。不純物拡散層8と接触するように基板コンタクトプラグ9が形成されている。この基板コンタクトプラグ9は、図11に示した基板コンタクト部205c、205a、205bの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ9の横(X)方向の幅は、隣接するゲート配線Wに設けられたサイドウォール5bによって規定される、セルフアライン構造となっている。
【0047】
図12(a)に示すように、ゲート電極上の絶縁膜5c及び基板コンタクトプラグ9の上面を覆うように層間絶縁膜4が形成され、層間絶縁膜4を貫通するようにビット線コンタクトプラグ4Aが形成されている。ビット線コンタクトプラグ4Aは、基板コンタク部205aの上部に配置され、基板コンタクトプラグ9と導通している。ビット線コンタクトプラグ4Aは、チタン(Ti)及び窒化チタン(TiN)の積層膜からなるバリア膜(TiN/Ti)上にタングステン(W)等を積層して形成されている。ビット線コンタクトプラグ4Aに接続するようにビット配線6が形成されている。ビット配線6は窒化タングステン(WN)及びタングステン(W)からなる積層膜で構成されている。
【0048】
ビット配線6を覆うように、層間絶縁膜7が形成されている。層間絶縁膜4及び層間絶縁膜7を貫通して、基板コンタクトプラグ9に接続するように容量コンタクトプラグ7Aが形成されている。容量コンタクトプラグ7Aは、基板コンタクト部205b、205cの上部に配置される。
【0049】
層間絶縁膜7上には、容量コンタクトパッド10が配置されており、容量コンタクトプラグ7Aと導通している。容量コンタクトパッド10は、窒化タングステン(WN)及びタングステン(W)からなる積層膜で形成されている。ガードリング部にも容量コンタクトパッド10を、メモリセル部を囲むリング形状に配置する。
【0050】
容量コンタクトパッド10を覆うように、窒化シリコンを用いた層間絶縁膜11が形成されている。層間絶縁膜11を貫通して、容量コンタクトパッド10と接続するようにキャパシタ素子Caが形成されている。キャパシタ素子Caは下部電極13と上部電極15の間に容量絶縁膜(図示せず)を挟んだ構造となっており、下部電極13が容量コンタクトパッド10と導通している。また、下部電極13の側壁を保持するように、支持部14Sが形成されており、製造工程の途中において倒壊しないように支持されている。支持部14Sは窒化シリコン膜(Si3N4)からなるサポート膜14をパターニングすることによって形成されている。
【0051】
図12(b)に示したように、メモリセル部の外周には層間絶縁膜12および層間絶縁膜11を貫通するように形成したトレンチ12Bが設けられている。トレンチ12Bの内壁には、キャパシタの下部電極13が形成されており、ガードリング部として機能する。トレンチ12Bによってメモリセル部の外周を囲むことにより、キャパシタの下部電極を露出させる工程での湿式エッチングの薬液が、横方向から周辺回路部に浸透するのを防止している。ガードリング部に設けられた下部電極13はキャパシタ素子としては機能しないが、メモリセル部の下部電極と同時に形成されるので、以下の説明ではガードリング部とメモリセル部を区別することなく、下部電極と記載する。
【0052】
DRAMチップの周辺回路領域(図10のトレンチ12Bよりも外側の領域)には記憶動作用のキャパシタ素子は配置されず、層間絶縁膜11上には、酸化シリコン等で形成した層間絶縁膜12が形成されている。また、サポート膜14は、少なくともキャパシタの下部電極を露出させる湿式エッチングの工程が終了するまでは、周辺回路領域の上面を覆うように配置され、湿式エッチングの薬液が上面方向から周辺回路領域に浸透するのを防止している。
【0053】
図12(a)に示したように、メモリセル部においては、キャパシタ素子Ca上には層間絶縁膜40、アルミニウム(Al)、銅(Cu)等で形成した上層の配線層41、表面保護膜42が形成されている。
【0054】
次に、本実施例のDRAMチップの製造方法について、層間絶縁膜11までの形成工程を、図13〜27を参照して説明する。図13〜18、19(a)、20(a)、22(a)、23(a)、24(a)、25(a)、26(a)、27(a)は、メモリセル部のA−A’線(図10及び11)に対応する断面模式図である。また、図19(a)、20(a)、22(a)、23(a)、24(a)、25(a)、26(a)、27(a)においては、ビット線6及びコンタクトプラグ7Aよりも下部の構造については省略する。図19(b)、20(b)、22(b)、23(b)、24(b)、25(b)、26(b)、27(b)はベベル部の断面模式図である。図19(b)、20(b)、22(b)、23(b)、24(b)、25(b)、26(b)、27(b)においては、重要な部材のみを示す。ガードリング部については特に説明を行わない限り、メモリセル部と同時に形成される。なお、ガードリング部にはMOS型トランジスタTrは配置されておらず、素子分離領域3となっている。
【0055】
また、下記説明では、層間絶縁膜39、4、7、11、及び12、サポート膜14が膜構造を構成し、この膜構造の中にはコンタクトプラグ4A、7A、9、ビット線6、パッド10が埋め込まれている。
【0056】
図13に示すように、P型のシリコンからなる半導体基板1の主面に活性領域Kを区画するため、STI法により、酸化シリコン(SiO2)等の絶縁膜を埋設した素子分離領域3を、活性化領域K以外の部分に形成する。次に、MOS型トランジスタTrのゲート電極用の溝パターン2を形成する。溝パターン2は半導体基板1のシリコンをフォトレジストで形成したパターン(図示せず)をマスクとしてエッチングすることによって形成する。
【0057】
次に、図14に示すように、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ4nm程度のゲート絶縁膜5aを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やHigh−K膜(高誘電体膜)を使用してもよい。この後に、ゲート絶縁膜5a上にモノシラン(SiH4)及びフォスヒン(PH3)を原料ガスとしたCVD法により、N型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン2の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
【0058】
次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド膜、窒化タングステン膜、タングステン膜を順次、堆積した積層膜を50nm程度の厚さに形成する。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極5に形成される。
【0059】
次に、ゲート電極5を構成することになる金属膜上に、モノシランとアンモニア(NH3)を原料ガスとして、プラズマCVD法により、窒化シリコンからなる絶縁膜5cを厚さ70nm程度に堆積する。次に、絶縁膜5c上にフォトレジスト膜(図示せず)を塗布し、ゲート電極5形成用のマスクを用い、フォトリソグラフィ法によりゲート電極5形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜5cをエッチングする。フォトレジストパターンを除去した後、絶縁膜5cをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極5を形成する。ゲート電極5はワード線W(図11)として機能する。
【0060】
次に、図15に示すように、N型不純物としてリンのイオン注入を行い、ゲート電極5で覆われていない活性領域に不純物拡散層8を形成する。
この後に、CVD法により、全面に窒化シリコン膜を20〜50nm程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極5の側壁にサイドウォール5bを形成する。
【0061】
次に、図16に示すように、ゲート電極上の絶縁膜5c及び側面の絶縁膜5bを覆うように、CVD法により酸化シリコン等の層間絶縁膜39(図12(b)参照)を形成した後に、ゲート電極5に由来する凹凸を平坦化するため、CMP(Chemical Mechanical Polishing)法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜5cの上面が露出した時点で停止する。
【0062】
この後に、基板コンタクトプラグ9を形成する。具体的には、まず、図11の基板コンタクト部205a、205b、205cの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口(コンタクトホール)は窒化シリコンで形成されている絶縁膜5c、5bを利用してセルフアラインにてゲート電極5の間に設けることができる。この後に、CVD法にてリンを含有した多結晶シリコン膜を堆積した後に、CMP(Chemical Mechanical Polishing)法にて研磨を行い、絶縁膜5c上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ9とする。
【0063】
この後に、CVD法により、ゲート電極上の絶縁膜5c及び基板コンタクトプラグ9の上面を覆うように、酸化シリコンからなる層間絶縁膜4を例えば、600nm程度の厚みで形成する。その後、CMP法により、層間絶縁膜4の表面を、例えば300nm程度の厚みになるまで研磨して平坦化する。
【0064】
次に、図17に示したように、層間絶縁膜4に対して、図11の基板コンタクト部205aの上部の位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、ビット線コンタクトプラグ4Aを形成する。この後に、ビット線コンタクト4Aと接続するようにビット配線6を形成する。ビット配線6を覆うように、酸化シリコン等で層間絶縁膜7を形成する。この層間絶縁膜39、4及び7が、第1の絶縁膜に相当する。
【0065】
次に、図18に示したように、層間絶縁膜4及び層間絶縁膜7を貫通するように、図3の基板コンタクト部205b、205cの上部の位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、容量コンタクトプラグ7Aを形成する。
【0066】
層間絶縁膜7上に、タングステンを含む積層膜を用いて容量コンタクトパッド10を形成する。容量コンタクトパッド10は容量コンタクトプラグ7Aと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。メモリセル部の外周領域においても、図12(b)に示したように、後の工程でトレンチ12Bを形成する位置に容量コンタクトパッド10を配置する。この後に、容量コンタクトパッド10を覆うように、窒化シリコンを用いて層間絶縁膜11(第2の絶縁膜に相当する)を、例えば60nmの厚さで堆積する。
【0067】
図19は、この状態のメモリセル部及びベベル部を表したものである。
図19に示すように、ベベル部を含む領域F内には、容量コンタクトパッドは形成されていない。
【0068】
次に、図20に示すように、PE−CVD(Plasma Enhanced CVD)法によって堆積した酸化シリコンを用いて層間絶縁膜12(第3の絶縁膜に相当する)を、約2μmの厚さに形成した後に、LP−CVD法またはALD法で形成した窒化シリコン膜を約100nmの厚さに堆積し、サポート膜14を形成する。サポート膜14は図20(b)に示したように、半導体基板1の側面および裏面部分も覆っている。
【0069】
キャパシタの下部電極を設ける開口12Aを形成するためのハードマスク層を設ける。ハードマスク層は、カーボン膜21とARL(Anti− Reflect Layer;反射防止膜)22の積層構造で形成されている。カーボン膜21はCVD法によって600〜800nmの膜厚に形成する。ARLは反射防止膜としての機能を有し、膜厚15〜100nmのSiON膜を用いることができる。ARLとして、SiON膜上に酸化シリコン膜を堆積した積層膜を用いてもよい。ARL22はハードマスクとしての機能も有しているため、ドライエッチングを行う際にカーボン膜とエッチング速度の異なる材料を選択する。
【0070】
この後、ARL上にフォトレジスト膜23を用いて、キャパシタを形成する位置に開口12Aを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際に、フォトレジスト膜23は、有効チップ領域の外側(領域F内)まで設けられるが、ベベル部Dにおいては、半導体基板1の上面の湾曲形状に起因して、正常なマスクパターンが形成されない。
【0071】
次に、図22に示すように、フォトレジスト膜23をマスクとして異方性ドライエッチングを行い、ARL22およびカーボン膜21を順次パターニングする。ベベル部Dにおいては、フォトレジスト膜23のパターン崩れのため、ARL22およびカーボン膜21が一部、除去される。この異方性ドライエッチングに際しては、フォトレジスト膜23とカーボン膜21が共に有機材料であるため、カーボン膜のドライエッチング時にフォトレジスト膜23もエッチングされて除去される。マスクパターンの形状はARL22によって維持される。このようにして形成されたARL22およびカーボン膜21のマスクパターンが、第1のマスクを形成する。
【0072】
回路動作が可能なDRAMチップは、図22(b)に示した半導体基板1の最外周に位置するからリング状の領域Fを除いた領域(有効チップ領域)に形成されている。半導体基板として、直径300mmの円形基板を用いる場合には、領域Fの幅は約2mmに設定される。領域F内では、容量コンタクトパッド10の導電膜は、パターニング時に除去されている。半導体基板1のベベル部Dにおいては、フォトレジスト膜のパターン崩れのため、ARL22およびカーボン膜21が一部、除去されている。
【0073】
次に、図23に示すように、半導体基板1の最外周から寸法E1の幅で、リング状にARL22を除去する。ARL22の除去は、ベベル部をエッチング可能な機能を有する市販のドライエッチング装置を使用し、例えばCF4を含有したガスを用いてドライエッチングすることで実施できる。ベベル部をエッチング可能な機能を有するドライエッチング装置では、べベル部近傍において、あらかじめ設定した所定の幅(E1)を有するリング状の領域内のみをドライエッチングすることが可能である。ここでは、有効チップ領域内がエッチングされないように、E1の値は領域Fの幅よりも小さい値(2mm未満)に設定する(例えばE1=1.8mm)。ベベル部のエッチングに際して、エッチング幅(E1)にズレが想定される場合には、ズレの最大値も考慮して幅E1の設定を行う。ARL22を除去した領域には、カーボン膜21が残存している。
【0074】
次に、図24に示すように、半導体基板1の最外周から寸法E2の幅で、層間絶縁膜12の端部上に、リング状に形成したフォトレジスト膜を用いて、ベベル部マスク層35(第2のマスクに相当する)を形成する。ここで、半導体基板の半径方向における寸法E2は、先に設定したE1の幅よりも小さくなるように設定する(例えばE2=1.4mm)。好ましくは、E2は2mm未満であるのが良い。ベベル部マスク層35は、ネガ型フォトレジスト膜を塗布し、幅E2の領域のみを市販の周辺露光装置等を用いてリング状に露光して、現像処理を行うことで形成できる。
【0075】
本実施例では、ベベル部マスク層35は、例えば特許文献1に記載されているように、機械的強度を持たせるために特別な硬化処置を行う必要は無く、他の工程で使用する通常のフォトレジスト膜と同様に形成すればよい。また、ネガ型フォトレジストを用いることで、半導体基板を回転させながら、基板の外周に沿って光を照射することにより、ベベル部マスク層35を容易に形成することができる。本実施例では、ベベル部マスク層35の形成に専用装置および特別な材料を必要としないので、製造コストの増加を抑制することができる。
【0076】
次に、図25に示すように、ARL22およびカーボン膜21をマスクとして異方性ドライエッチングを行い、サポート膜14、層間絶縁膜12、層間絶縁膜11を貫通する開口12A(キャパシタホールに相当する)を形成する。同時に、メモリセル部の外周領域にはトレンチ12B(図10、12参照;ガードリング用トレンチに相当する)を形成する。開口12Aおよびトレンチ12Bの底部では、容量コンタクトパッド10の上面が露出する。開口12Aを形成するドライエッチングに際して、ARL22もエッチングされて除去される。マスクパターンの形状はカーボン膜21によって維持される。ベベル部近傍においては、ベベル部マスク層35で覆われている幅E2の領域はドライエッチングされずに保護される。
【0077】
開口12A及びトレンチ12Bの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜21を除去する。同時に、フォトレジスト膜で形成したベベル部マスク層35およびその下に位置するカーボン膜21も除去される。
【0078】
本実施例では、ベベル部マスク層35に特別な硬化処置が施されていないので、通常のプラズマアッシング法によって容易に除去される。半導体基板1のベベル部Dでは、ベベル部マスク層35を設けたことにより、サポート膜14および層間絶縁膜12がエッチングにさらされずに残存する。
【0079】
次に、図26に示すように、キャパシタ素子の下部電極13として、窒化チタン膜を、開口12Aの内部を充填しない膜厚で形成する。活性領域Kおよびワード配線Wに対する、キャパシタ素子を形成する概略の位置を平面図として図21に示す。図21において開口12Aの位置にキャパシタ素子の下部電極13が形成される。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、ガードリング部のトレンチ12Bの内部にも、下部電極13が形成される。サポート膜14上の下部電極13はCMPまたはエッチバックによって除去され、開口12Aおよびトレンチ12Bの内壁を覆う部分のみに下部電極13が残存する。
【0080】
次に、フォトレジスト膜で形成したパターンをマスクとしてサポート膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは下部電極13の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。支持部14Sのパターン配置の具体例を図21に示す。
【0081】
支持部14Sのパターンは、フォトレジストマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初から窒化シリコン膜14は存在していないので、フォトレジストマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0082】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、図10に示したように、メモリセル部の端部まで延在して配置される。メモリセル部の端部では、支持部14Sは、ガードリングとしてトレンチ12B内に設けられた下部電極13の側面に接続するように形成されている。また、サポート膜14は周辺回路領域(図9の52)の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。
【0083】
なお、支持部14Sの形状および延在する方向は、図21に示したパターンには限定されない。また、支持部14Sは個々の開口12Aに対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極の外壁と接触することで、電極を保持することができる。また、個々の下部電極13に対する支持部14Sの接触位置が異なるように、支持部14Sのパターニングを行ってもよい。
【0084】
半導体基板1のベベル部Dにおいては、支持部14Sを形成するためのフォトレジスト膜のパターンは正常には形成されない。ここで、先に説明した図7(b)の状態と異なり、本実施例ではベベル部マスク層を設けたことにより、フォトレジスト膜のパターンを形成する前の時点でサポート膜14がダメージを受けておらず、サポート膜の部分的な薄膜化や欠落の発生が回避されている。従って、サポート膜のパターニング時にフォトレジスト膜のパターン崩れが生じても、最終的に残存するサポート膜の面積を従来よりも大きくすることが可能となり、下部電極13の支持強度が失われない。
【0085】
次に、図27に示すように、フッ酸(HF)を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【0086】
メモリセル部以外の領域においては、層間絶縁膜12の上面に堆積したサポート膜14を残存させ、トレンチ12B内に設けた下部電極13とサポート膜14で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極13は支持部14Sにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【0087】
本実施例では、半導体基板1のベベル部Dにおいても、サポート膜14がパターン崩れ無く残存しており、下部電極13が保持されている。このためベベル部での下部電極の倒壊および剥離を抑制することが可能となる。またサポート膜自体についても、パターン崩れが無いことで固着強度が維持され、剥離を抑制することが可能となる。
【0088】
この後に、下部電極13の側壁表面を覆うように、容量絶縁膜(図示せず)を形成する。容量絶縁膜としては例えば、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)や、それらの積層体からなる高誘電体膜を例示できる。
【0089】
次に、図12に示すように、キャパシタ素子の上部電極15を窒化チタン等で形成する。上部電極15には、窒化チタン以外の金属膜も使用可能である。また、窒化チタン上に多結晶シリコン等を積層して、下部電極間のスペース部分の充填性を向上させた膜を上部電極として使用してもよい。下部電極13と上部電極15によって容量絶縁膜を挟むことにより、キャパシタ素子Caが形成される。
【0090】
この後、酸化シリコン等で層間絶縁膜40を形成する。メモリセル部では、キャパシタ素子の上部電極15に電位(プレート電位)を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。周辺回路部上に設けられていたサポート膜14は、湿式エッチングの実施後は不要なので、上部電極のパターニングに際して、周辺回路部上のサポート膜を除去するようにしてもよい。周辺回路部上のサポート膜を除去することで、周辺回路部に設けたMOS型トランジスタ等の電極に接続するコンタクトプラグを形成する際に、コンタクトホールを設けるドライエッチングを容易に行うことができる。
【0091】
この後に、上層の配線層41をアルミニウム(Al)や銅(Cu)等で形成する。さらに、表面の保護膜42を酸窒化シリコン(SiON)等で形成すればDRAMチップが完成する。
【0092】
(第2実施例)
先に、図22で説明した、開口12A及びトレンチ12Bを形成するために、フォトレジスト膜をマスクとして用いて、カーボン膜21およびARL22のパターニングを行う工程までは同様に実施する。
【0093】
回路動作が可能なDRAMチップは、図28(b)に示した半導体基板1の最外周に位置するからリング状の領域Fを除いた領域(有効チップ領域)に形成されている。直径300mmの半導体基板を用いる場合には、領域Fの幅は約2mmに設定される。領域F内では、容量コンタクトパッド10の導電膜は、パターニング時に除去されている。半導体基板1のベベル部Dにおいては、フォトレジスト膜のパターン崩れのため、ARL22およびカーボン膜21が一部、除去されている。このARL22およびカーボン膜21は第1のマスクに相当する。
【0094】
次に、図29に示すように、半導体基板1の最外周から寸法E2の幅で、層間絶縁膜12の端部上に、リング状に形成したフォトレジスト膜を用いて、ベベル部マスク層35(第2のマスクに相当する。)を形成する。ここで、半導体基板の半径方向における寸法E2は、先に設定したE1の幅よりも小さくなるように設定する(例えばE2=1.4mm)。好ましくは、E2は2mm未満であるのが良い。ベベル部マスク層35の形成には、ネガ型フォトレジスト膜を塗布し、幅E2の領域のみを市販の周辺露光装置等を用いてリング状に露光して、現像処理を行うことで形成できる。
【0095】
次に、図30に示すように、ARL22およびカーボン膜21をマスクとして異方性ドライエッチングを行い、サポート膜14、層間絶縁膜12(第3の絶縁膜に相当する)、層間絶縁膜11(第2の絶縁膜に相当する)を貫通する開口12A(キャパシタホールに相当する)を形成する。同時に、メモリセル部の外周領域にはガードリング用トレンチ12Bを形成する。開口12Aおよびトレンチ12Bの底部では、容量コンタクトパッド10の上面が露出する。開口12Aを形成するドライエッチングに際して、ARL22もエッチングされて除去される。マスクパターンの形状はカーボン膜21によって維持される。ベベル部においては、ベベル部マスク層35で覆われている幅E2の領域はドライエッチングされずに保護される。
【0096】
開口12A及びトレンチ12Bの形成後に、酸素ガスを用いたプラズマアッシング法によって、カーボン膜21を除去する。同時に、ARL22上に設けられたフォトレジスト膜で形成したベベル部マスク層35も除去される。ベベル部マスク層35で覆われていた領域には、ARL22、カーボン膜21および、カーボン膜内に充填されているベベル部マスク層35の一部が残存する。
【0097】
半導体基板1のベベル部Dでは、ベベル部マスク層35を設けたことにより、サポート膜14および層間絶縁膜12がエッチングにさらされずに残存する。
【0098】
次に、図31に示すように、半導体基板1の最外周から寸法E1の幅で、リング状にARL22を除去する。ARL22の除去は、ベベル部のエッチング機能を有する市販のベベル部ドライエッチング装置を使用し、例えばCF4を含有したガスを用いてドライエッチングすることで実施できる。ベベル部のエッチング機能を有するドライエッチング装置はべベル部近傍において、あらかじめ設定した所定の幅(E1)を有する領域内のみをドライエッチングすることが可能である。ここでは、有効チップ領域内がエッチングされないように、E1の値は領域Fの幅よりも小さい値(2mm未満)に設定し、かつ、先にベベル部マスク層を形成する際に設定した幅E1よりも大きな値となるように設定する(例えばE1=1.6mmに設定)。この理由は、ARL22が残存するのを防止するために、寸法E1とE2の設定に際してオーバーラップマージンを確保するためである。E1の寸法は幅E2で規定される領域を完全に覆う範囲で、できるだけE2の値に近づけることが好ましい。
【0099】
ベベル部のエッチングに際して、エッチング幅(E1)にズレが想定される場合には、ズレの最大値も考慮して幅E1の設定を行う。ARL22を除去した領域には、カーボン膜21およびベベル部マスク層35の一部が残存している。幅E1の範囲内で、ベベル部マスク層で覆われていなかった領域Gにおいては、ARL22を除去する際に、サポート膜14および層間絶縁膜12の一部も除去される。これにより、領域Gにおいてサポート膜14にはスリット状の開口が生じる。
【0100】
次に、図32に示すように、酸素ガスを用いたプラズマアッシング法によって、ベベル部に残存しているカーボン膜21およびベベル部マスク層35を除去する。半導体基板1のベベル部Dには、領域Gを除いて、サポート膜14がダメージを受けずに残存している。
【0101】
次に、図33に示すように、キャパシタ素子の下部電極13として、窒化チタン膜を、開口12Aの内部を充填しない膜厚で形成する。活性領域Kおよびワード配線Wに対する、キャパシタ素子を形成する概略の位置を平面図として図21に示す。図21において開口12Aの位置にキャパシタ素子の下部電極13が形成される。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。同時に、ガードリング部のトレンチ12Bの内部にも、下部電極13が形成される。
【0102】
サポート膜14上の下部電極13はCMPまたはエッチバックによって除去され、開口12Aおよびトレンチ12Bの内壁を覆う部分のみに下部電極13が残存する。次に、フォトレジスト膜で形成したパターンをマスクとしてサポート膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは下部電極13の側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極が倒壊するのを防止する。支持部14Sのパターン配置の具体例を図21に示す。
【0103】
支持部14Sのパターンは、フォトマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初から窒化シリコン膜14は存在していないので、フォトマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0104】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、図10に示したように、メモリセル領域の端部まで延在して配置される。メモリセル領域の端部では、支持部14Sは、ガードリングとしてトレンチ12B内に設けられた下部電極13の側面に接続するように形成されている。また、サポート膜14は周辺回路領域(図9の52)の上面を覆うように形成されており、後述する湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。
【0105】
第1実施例と同様に、支持部14Sの形状および延在する方向は、図21に示したパターンには限定されない。また、支持部14Sは個々の開口12Aに対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極の外壁と接触することで、電極を保持することができる。また、個々の下部電極13に対する支持部14Sの接触位置が異なるように、支持部14Sのパターニングを行ってもよい。
【0106】
半導体基板1のベベル部Dにおいては、支持部14Sを形成するためのフォトレジスト膜のパターンは正常には形成されない。ここで、先に説明した図7(b)の状態と異なり、本実施例ではベベル部マスク層を設けたことにより、フォトレジスト膜のパターンを形成する前の時点でサポート膜14が、領域Gを除き、ダメージを受けていない。従って、支持部形成の際にフォトレジスト膜のパターン崩れが生じても、最終的に残存するサポート膜の面積を大きくすることが可能となり、下部電極13の支持強度が失われない。また、サポート膜自体の固着強度も向上する。
【0107】
次に、図34に示すように、フッ酸(HF)を含有した薬液を用いた湿式エッチングを行うことにより、メモリセル部の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【0108】
メモリセル部以外の領域においては、層間絶縁膜12の上面に堆積したサポート膜14を残存させ、トレンチ12B内に設けた下部電極13とサポート膜14で表面が覆われた状態にすることで、湿式エッチングに際して薬液が浸透するのを防止することができる。キャパシタ素子の下部電極13は支持部14Sにより保持されており、湿式エッチングに際して倒壊するのを防止している。
【0109】
本実施例では、半導体基板1のベベル部Dにおいても、サポート膜14が残存しており、下部電極13が保持されている。しかしながら領域Gでは、サポート膜がスリット状に開口しているため、領域Gおよびその近くでは下部電極(13b)が倒壊して剥離しやすくなっている。領域Gは、もともと有効チップ領域外に位置するので、その近傍には容量コンタクトパッドが存在せず、下部電極13bは層間絶縁膜11を貫通するように形成されている。このため下部電極13bは、窒化シリコンからなる層間絶縁膜11による保持効果が得られ、剥離抑制の効果を有する。
【0110】
半導体基板1のベベル部Dでは、従来の状態(図7)に比べて、第2実施例の方がサポート膜14の残存している割合が大きくなっているので、領域G近傍での剥離抑制効果が劣っても、全体としては、電極およびサポート膜自体の剥離によって発生する異物の付着割合を低下させることが可能となる。容量絶縁膜および上部電極形成以降の工程については、第1実施例と同様である。
【0111】
第1実施例においては、図23に示したベベル部のARL22を除去する工程において、ベベル部Dがカーボン膜21で十分に覆われていない場合には、サポート膜14もエッチングされてダメージを受けてしまう。このため、ARL22を除去する際にドライエッチングの制御を十分に行う必要がある。
【0112】
これに対して本実施例では、ベベル部がカーボン膜21に加えて、残存しているベベル部マスク層で覆われているため、サポート膜14の保護効果が高く、領域G以外では、サポート膜にダメージを与えることが少ない。
【0113】
次に、第1実施例の図12と同様に、下部電極13の側壁表面を覆うように、容量絶縁膜(図示せず)を形成した後、キャパシタ素子の上部電極15を形成する。下部電極13と上部電極15によって容量絶縁膜を挟むことにより、キャパシタ素子Caが形成される。
【0114】
この後、酸化シリコン等で層間絶縁膜40を形成する。メモリセル部では、キャパシタ素子の上部電極15に電位(プレート電位)を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。この後に、上層の配線層41を形成する。さらに、表面の保護膜42を形成すればDRAMチップが完成する。
【0115】
(第3実施例)
本実施例では、第1実施例の、図23に示したベベル部のARL22を除去する工程においてドライエッチングの代わりに湿式エッチングを用いる点が第1実施例とは異なる。以下では、湿式エッチング工程のみを説明し、その他の工程は第1実施例と同じであるため、説明を省略する。
【0116】
半導体基板1の最外周から寸法E1の幅で、リング状にARL22を除去するために、市販のベベル部湿式エッチング装置を使用して、半導体基板1を回転させながら、フッ酸を含有した薬液を所定の幅(E1)を有する領域内のみに吐出する。ARL22はSiON膜により形成されているので、窒化シリコン(Si3N4)からなるサポート膜14へのダメージを抑制して、ARL22を選択的に除去することができる。また、ベベル部Dがカーボン膜21で十分に覆われていない場合にも、サポート膜14へのダメージを回避でき、パターン崩れの発生を抑制できる。
【0117】
本実施例を適用することにより、最も効果的に下部電極およびサポート膜自体の剥離を防止することが可能となる。
【0118】
(評価)
各実施例の、湿式エッチングによりキャパシタ下部電極の外壁を露出させた時点での異物の付着状況を、半導体基板表面の欠陥検査装置を用いて調査した。直径300mmの半導体基板を用い、以下の4種類の製造方法を適用してDRAMチップを形成し、比較を行った。
R:従来の製造方法(図2〜図8)
M1:第1実施例の製造方法(図9〜図27)
M2:第2実施例の製造方法(図28〜図34)
M3:第3実施例の製造方法。
【0119】
欠陥検査は、半導体基板上のDRAMチップの中で、異物付着により0.5μm以上のサイズの欠陥を有するチップ数をカウントした。欠陥には、キャパシタ電極およびサポート膜の付着以外の原因に起因するものも含まれている。各製造方法毎の欠陥チップカウント数の計測結果を、図35に示す。図35の縦軸には、従来の製造方法Rの半導体基板で得られた欠陥チップ数を1として、規格化した値を示した。
【0120】
図35より、製造方法M1〜M3のいずれも製造方法Rに比べて欠陥チップ数が減少しており、剥離に起因した異物付着の抑制効果が得られていることが分かる。最も効果の大きかったのは、製造方法M3(第3実施例)である。製造方法M2(第2実施例)の結果が製造方法M1(第1実施例)よりも劣るのは、先に説明したように、ベベル部近傍のサポート膜にスリット状の開口を生じてしまうためと考えられる。
【符号の説明】
【0121】
1、31 半導体基板
2 溝パターン
3 素子分離領域
4、7、11、12、40 層間絶縁膜
4A ビット線コンタクトプラグ
5 ゲート電極
5a ゲート絶縁膜
5b サイドウォール
5c 絶縁膜
6 ビット配線
7A 容量コンタクトプラグ
8 不純物拡散層
9 基板コンタクトプラグ
10 容量コンタクトパッド
12A 開口
12B ガードリング用トレンチ
13、13b 下部電極
14 サポート膜
14S 支持部
15 上部電極
21 カーボン膜
22 ARL(Anti− Reflect Layer)
23 フォトレジスト膜
32 ベベル部
33 半導体チップ
35 ベベル部マスク層
39 ゲート層間絶縁膜
41 配線層
42 表面保護膜
50 DRAMチップ
51 メモリセル部
52 周辺回路部
205a、205b、205c 基板コンタクト部
Ca キャパシタ素子(容量素子)
D ベベル部
K 活性領域
Tr MOS型トランジスタ
W ワード配線
【特許請求の範囲】
【請求項1】
半導体基板を準備する工程と、
前記半導体基板にチップを形成する工程と、
を有し、
前記半導体基板にチップを形成する工程は、
前記半導体基板上のベベル部を含む主面上に、1以上の膜を有する膜構造を形成する工程と、
前記膜構造上の全面に、パターンを有する第1のマスクを形成する工程と、
前記ベベル部において前記第1のマスクを覆うように第2のマスクを形成する工程と、
前記第1のマスク及び第2のマスクを用いて、前記膜構造をエッチングし、前記チップを形成する領域及び前記ベベル部に前記膜構造を残留させる工程と、
残留した前記第1のマスク及び第2のマスクを除去する除去工程と、
を有する半導体装置の製造方法。
【請求項2】
前記第2のマスクは、前記ベベル部上の第1のマスクのみを覆い、前記ベベル部を除く前記半導体基板上においては前記第1のマスクが露出している、請求項1に記載の半導体装置の製造方法。
【請求項3】
前記半導体基板は円形基板であり、
前記第2のマスクの、半導体基板の半径方向における幅は2mm未満である、請求項2に記載の半導体装置の製造方法。
【請求項4】
前記第2のマスクはネガ型フォトレジストから構成される、請求項1〜3の何れか1項に記載の半導体装置の製造方法。
【請求項5】
前記第1のマスクを形成する工程において、
前記第1のマスクとして、前記膜構造側から順にカーボン膜及び反射防止膜を形成する、請求項1〜4の何れか1項に記載の半導体装置の製造方法。
【請求項6】
前記第1のマスクを形成する工程と前記第2のマスクを形成する工程の間に、
前記ベベル部上の前記反射防止膜を除去してカーボン膜を露出させる反射防止膜除去工程を有し、
前記第2のマスクを形成する工程において、
前記ベベル部上に露出した前記カーボン膜の一部を覆うように前記第2のマスクを形成し、
前記膜構造をエッチングする工程において、
エッチングにより、前記膜構造と共に前記第2のマスクで覆われていない前記反射防止膜を除去し、
前記除去工程において、
残留した前記カーボン膜及び前記第2のマスクを除去する、請求項5に記載の半導体装置の製造方法。
【請求項7】
前記反射防止膜除去工程において、
湿式エッチングによって前記反射防止膜を選択的に除去する、請求項6に記載の半導体装置の製造方法。
【請求項8】
SiONを含有する膜で前記反射防止膜を形成し、
前記反射防止膜除去工程において、
CF4ガスを用いたドライエッチングによって前記反射防止膜を選択的に除去する、請求項6に記載の半導体装置の製造方法。
【請求項9】
前記除去工程において、
O2ガスを用いたプラズマアッシングにより前記カーボン膜及び第2のマスクを除去する、請求項6〜8の何れか1項に記載の半導体装置の製造方法。
【請求項10】
前記第2のマスクを形成する工程において、
前記ベベル部上の前記カーボン膜及び前記反射防止膜を覆うように、第2のマスクを形成し、
前記膜構造をエッチングする工程において、
エッチングにより、前記膜構造と共に前記第2のマスクで覆われていない前記反射防止膜を除去し、
前記除去工程は、
前記第2のマスクで覆われていない前記カーボン膜及び第2のマスクの一部を除去する工程と、
前記ベベル部上の前記反射防止膜を除去する反射防止膜除去工程と、
前記ベベル部上に残留した前記カーボン膜及び第2のマスク、を除去する工程と、
を有する、請求項5に記載の半導体装置の製造方法。
【請求項11】
前記反射防止膜除去工程において、
前記半導体基板の外周から所定の幅を有し前記ベベル部上の反射防止膜及び膜構造の一部を含む領域をドライエッチングすることにより、前記反射防止膜を除去すると共に、前記膜構造を構成する膜の一部を除去する、請求項10に記載の半導体装置の製造方法。
【請求項12】
前記半導体基板は、
前記ベベル部以外の領域に設けられ、第1の不純物拡散層及び第2の不純物拡散層を有するMOS型トランジスタを備え、
前記膜構造は、
前記半導体基板上に順次、形成された第1の絶縁膜、第2の絶縁膜、第3の絶縁膜、及びサポート膜と、前記第2の絶縁膜内に前記MOS型トランジスタの第1の不純物拡散層に電気的に接続されたパッドと、を有する、請求項1〜11の何れか1項に記載の半導体装置の製造方法。
【請求項13】
前記膜構造をエッチングする工程は、
前記第2の絶縁膜、第3の絶縁膜、及びサポート膜を貫通して、前記パッドを露出させるホールを形成する工程を有し、
前記除去工程の後に、
前記ホール内に、下部電極を形成する工程と、
前記下部電極上に、容量絶縁膜及び上部電極を順次、形成することによりキャパシタを得る工程と、
を有する、請求項12に記載の半導体装置の製造方法。
【請求項14】
前記ホールを形成する工程において、
前記ホールの形成と同時に、前記ホールを配置した領域を囲むように前記第2の絶縁膜、第3の絶縁膜、及びサポート膜を貫通するガードリング用トレンチを形成し、
前記下部電極を形成する工程において、
前記下部電極の形成と同時に、前記ガードリング用トレンチの内壁を覆う下部電極を形成する、請求項13に記載の半導体装置の製造方法。
【請求項15】
前記下部電極を形成する工程と前記キャパシタを得る工程の間に、
前記ガードリング用トレンチで囲まれた領域内に位置する前記サポート膜の一部を除去して開口を設ける工程と、
前記サポート膜をマスクに用いた湿式エッチングにより、前記ガードリング用トレンチで囲まれた領域内に位置する前記第3の絶縁膜を除去する工程と、
を有する請求項14に記載の半導体装置の製造方法。
【請求項16】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜上の全面に、カーボン膜と反射防止膜を順次、堆積した後にパターニングを行って第1のマスクを形成する工程と、
前記半導体基板のベベル部において、前記反射防止膜を除去する工程と、
前記半導体基板のベベル部において、露出した前記カーボン膜の一部を覆うようにネガ型フォトレジスト膜を含む第2のマスクを形成する工程と、
前記第1のマスクに形成されているマスクパターンを用いてドライエッチングを行い、前記第2のマスクで覆われていない領域の前記層間絶縁膜および前記サポート膜をパターニングする工程と、
前記第2のマスク及び第1のマスクを除去する工程と、
を有する半導体装置の製造方法。
【請求項17】
前記層間絶縁膜を酸化シリコン膜で形成し、
前記サポート膜を窒化シリコン膜で形成する、請求項16に記載の半導体装置の製造方法。
【請求項1】
半導体基板を準備する工程と、
前記半導体基板にチップを形成する工程と、
を有し、
前記半導体基板にチップを形成する工程は、
前記半導体基板上のベベル部を含む主面上に、1以上の膜を有する膜構造を形成する工程と、
前記膜構造上の全面に、パターンを有する第1のマスクを形成する工程と、
前記ベベル部において前記第1のマスクを覆うように第2のマスクを形成する工程と、
前記第1のマスク及び第2のマスクを用いて、前記膜構造をエッチングし、前記チップを形成する領域及び前記ベベル部に前記膜構造を残留させる工程と、
残留した前記第1のマスク及び第2のマスクを除去する除去工程と、
を有する半導体装置の製造方法。
【請求項2】
前記第2のマスクは、前記ベベル部上の第1のマスクのみを覆い、前記ベベル部を除く前記半導体基板上においては前記第1のマスクが露出している、請求項1に記載の半導体装置の製造方法。
【請求項3】
前記半導体基板は円形基板であり、
前記第2のマスクの、半導体基板の半径方向における幅は2mm未満である、請求項2に記載の半導体装置の製造方法。
【請求項4】
前記第2のマスクはネガ型フォトレジストから構成される、請求項1〜3の何れか1項に記載の半導体装置の製造方法。
【請求項5】
前記第1のマスクを形成する工程において、
前記第1のマスクとして、前記膜構造側から順にカーボン膜及び反射防止膜を形成する、請求項1〜4の何れか1項に記載の半導体装置の製造方法。
【請求項6】
前記第1のマスクを形成する工程と前記第2のマスクを形成する工程の間に、
前記ベベル部上の前記反射防止膜を除去してカーボン膜を露出させる反射防止膜除去工程を有し、
前記第2のマスクを形成する工程において、
前記ベベル部上に露出した前記カーボン膜の一部を覆うように前記第2のマスクを形成し、
前記膜構造をエッチングする工程において、
エッチングにより、前記膜構造と共に前記第2のマスクで覆われていない前記反射防止膜を除去し、
前記除去工程において、
残留した前記カーボン膜及び前記第2のマスクを除去する、請求項5に記載の半導体装置の製造方法。
【請求項7】
前記反射防止膜除去工程において、
湿式エッチングによって前記反射防止膜を選択的に除去する、請求項6に記載の半導体装置の製造方法。
【請求項8】
SiONを含有する膜で前記反射防止膜を形成し、
前記反射防止膜除去工程において、
CF4ガスを用いたドライエッチングによって前記反射防止膜を選択的に除去する、請求項6に記載の半導体装置の製造方法。
【請求項9】
前記除去工程において、
O2ガスを用いたプラズマアッシングにより前記カーボン膜及び第2のマスクを除去する、請求項6〜8の何れか1項に記載の半導体装置の製造方法。
【請求項10】
前記第2のマスクを形成する工程において、
前記ベベル部上の前記カーボン膜及び前記反射防止膜を覆うように、第2のマスクを形成し、
前記膜構造をエッチングする工程において、
エッチングにより、前記膜構造と共に前記第2のマスクで覆われていない前記反射防止膜を除去し、
前記除去工程は、
前記第2のマスクで覆われていない前記カーボン膜及び第2のマスクの一部を除去する工程と、
前記ベベル部上の前記反射防止膜を除去する反射防止膜除去工程と、
前記ベベル部上に残留した前記カーボン膜及び第2のマスク、を除去する工程と、
を有する、請求項5に記載の半導体装置の製造方法。
【請求項11】
前記反射防止膜除去工程において、
前記半導体基板の外周から所定の幅を有し前記ベベル部上の反射防止膜及び膜構造の一部を含む領域をドライエッチングすることにより、前記反射防止膜を除去すると共に、前記膜構造を構成する膜の一部を除去する、請求項10に記載の半導体装置の製造方法。
【請求項12】
前記半導体基板は、
前記ベベル部以外の領域に設けられ、第1の不純物拡散層及び第2の不純物拡散層を有するMOS型トランジスタを備え、
前記膜構造は、
前記半導体基板上に順次、形成された第1の絶縁膜、第2の絶縁膜、第3の絶縁膜、及びサポート膜と、前記第2の絶縁膜内に前記MOS型トランジスタの第1の不純物拡散層に電気的に接続されたパッドと、を有する、請求項1〜11の何れか1項に記載の半導体装置の製造方法。
【請求項13】
前記膜構造をエッチングする工程は、
前記第2の絶縁膜、第3の絶縁膜、及びサポート膜を貫通して、前記パッドを露出させるホールを形成する工程を有し、
前記除去工程の後に、
前記ホール内に、下部電極を形成する工程と、
前記下部電極上に、容量絶縁膜及び上部電極を順次、形成することによりキャパシタを得る工程と、
を有する、請求項12に記載の半導体装置の製造方法。
【請求項14】
前記ホールを形成する工程において、
前記ホールの形成と同時に、前記ホールを配置した領域を囲むように前記第2の絶縁膜、第3の絶縁膜、及びサポート膜を貫通するガードリング用トレンチを形成し、
前記下部電極を形成する工程において、
前記下部電極の形成と同時に、前記ガードリング用トレンチの内壁を覆う下部電極を形成する、請求項13に記載の半導体装置の製造方法。
【請求項15】
前記下部電極を形成する工程と前記キャパシタを得る工程の間に、
前記ガードリング用トレンチで囲まれた領域内に位置する前記サポート膜の一部を除去して開口を設ける工程と、
前記サポート膜をマスクに用いた湿式エッチングにより、前記ガードリング用トレンチで囲まれた領域内に位置する前記第3の絶縁膜を除去する工程と、
を有する請求項14に記載の半導体装置の製造方法。
【請求項16】
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上にサポート膜を形成する工程と、
前記サポート膜上の全面に、カーボン膜と反射防止膜を順次、堆積した後にパターニングを行って第1のマスクを形成する工程と、
前記半導体基板のベベル部において、前記反射防止膜を除去する工程と、
前記半導体基板のベベル部において、露出した前記カーボン膜の一部を覆うようにネガ型フォトレジスト膜を含む第2のマスクを形成する工程と、
前記第1のマスクに形成されているマスクパターンを用いてドライエッチングを行い、前記第2のマスクで覆われていない領域の前記層間絶縁膜および前記サポート膜をパターニングする工程と、
前記第2のマスク及び第1のマスクを除去する工程と、
を有する半導体装置の製造方法。
【請求項17】
前記層間絶縁膜を酸化シリコン膜で形成し、
前記サポート膜を窒化シリコン膜で形成する、請求項16に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【公開番号】特開2011−228340(P2011−228340A)
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願番号】特願2010−94006(P2010−94006)
【出願日】平成22年4月15日(2010.4.15)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願日】平成22年4月15日(2010.4.15)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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