半導体装置の製造方法
【課題】ビット線材料埋設体の形状のばらつきに起因するビット線の配線抵抗値のばらつきを防ぐ半導体装置の製造方法を提供する。
【解決手段】製造方法は、第一溝４内に第一のビット線材料埋設体６および第二のビット線材料埋設体１０からなるビット線１１を形成する第一工程と、ビット線１１に含まれる不純物を拡散させて第一不純物拡散領域１３を形成する第二工程と、ピラー部１ｂを形成する第三工程と、ピラー部１ｂに対向する配線１７を第二溝１５内に形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程と、を具備し、第一工程が、第一溝４を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝４底部に残るように第一ビット線材料をエッチバックする工程を具備する。
【解決手段】製造方法は、第一溝４内に第一のビット線材料埋設体６および第二のビット線材料埋設体１０からなるビット線１１を形成する第一工程と、ビット線１１に含まれる不純物を拡散させて第一不純物拡散領域１３を形成する第二工程と、ピラー部１ｂを形成する第三工程と、ピラー部１ｂに対向する配線１７を第二溝１５内に形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程と、を具備し、第一工程が、第一溝４を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝４底部に残るように第一ビット線材料をエッチバックする工程を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタ（縦型トランジスタ）は、占有面積が小さく且つオフ状態でチャネル領域が完全空乏化される場合にはリーク電流を低減できるという利点を有しており、４Ｆ２型の最密レイアウトも実現可能である。
【０００４】
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる不純物拡散層の一方がビット線に接続され、他方が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に設けた一方のソース／ドレイン電極に記憶素子が接続され、シリコンピラーの下部に設けた他方のソース／ドレイン電極にビット線が接続される。
このようなメモリセルのビット線を形成する方法としては、配線抵抗の低減の観点から、あらかじめ溝内に埋め込んだ導電材料（ビット線材料）をエッチングする方法が知られている（特許文献１）。また、あらかじめ溝内に形成した不純物拡散層を分断してビット線を形成する方法も知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2009-010366号公報
【特許文献２】特開2009-164597号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、溝内にあらかじめビット線材料を埋め込む方法においては、ビット線の配線抵抗値がばらつきやすいという問題があった。この問題について、以下、従来の半導体装置の製造方法を例に図２９、３０を用いて説明する。
従来の半導体装置の製造方法は、図２９に示すように、まず、第一シリコン窒化膜２０２をマスクに半導体基板２０１にビット線用の第一溝２０４を形成する。次いで、第一溝２０４の内面である側壁面２０４ａ及び底面２０４ｂにパッド絶縁膜２０５を形成する。次いで、ＣＶＤ法により第一溝２０４を完全に埋め込むようにビット線材料２０６ａを形成する。このとき、ビット線材料２０６ａ堆積時の表面のシーム形状に起因し、ビット線材料２０６ａ上面に凹部２５０が形成される。
【０００７】
次いで図３０に示すように、ビット線材料２０６ａをエッチバックし、第一溝２０４の底部のみにビット線材料埋設体２０６を設ける。このとき、ビット線材料２０６ａ上面に凹部２５０が形成されていることにより、エッチバック後もビット線材料埋設体２０６上面に凹部２５０の形状が反映される。そのため、凹部２５０を有するビット線材料埋設体２０６が形成される。
また、エッチバック前の凹部２５０の深さや幅は半導体基板２０１上の面内の位置により大きくばらつきがあるため、エッチバック後の凹部２５０の深さや幅にも大きなばらつきが生じる。ビット線材料埋設体２０６はビット線として機能するため、ビット線材料埋設体２０６の形状にばらつきが生じることによりビット線の配線抵抗値のばらつきが大きくなる。そのため、所定の動作特性を備えた半導体装置を形成することが困難となり、半導体装置の性能を高くすることができなかった。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、第一の方向に延在する第一溝を半導体基板に設けた後、前記第一溝内にビット線を形成する第一工程と、前記ビット線に含まれる不純物を前記半導体基板に拡散させて第一不純物拡散領域を形成する第二工程と、前記第一の方向に交差する第二の方向に沿って延在する第二溝を前記半導体基板に設けることで、前記第一不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第三工程と、前記第二溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する配線を前記第二溝内に形成する第四工程と、前記ピラー部の先端部に、第二不純物拡散領域を形成する第五工程と、を具備し、前記第一工程が、前記第一溝を完全に埋め込むように第一ビット線材料を形成した後に、前記第一ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第一ビット線材料をエッチバックすることにより第一ビット線材料埋設体を形成する工程と、前記第一溝内を完全に埋め込むように第二ビット線材料を形成した後に、前記第二ビット線材料表面を平坦化し、前記第一ビット線材料埋設体上に残るように前記第二ビット線材料をエッチバックすることにより第二ビット線材料埋設体を形成する工程と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法によれば、第一溝の内部を完全に埋め込むようにビット線材料を形成したのちに、ビット線材料上面を研磨、平坦化する。これにより、ビット線材料埋設体上面にビット線材料上面の平坦な形状が反映され、表面が平坦でかつ高さの等しいビット線材料埋設体が形成される。そのため、表面が平坦でかつ高さの等しいビット線が形成され、配線抵抗値のばらつきを防ぐことができる。これにより、所定の動作特性を備えた半導体装置を形成することができるとともに、半導体装置の性能を高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２】図２は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。
【図３】図３は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図４】図４は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図５】図５は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図６】図６は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図７】図７は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図８】図８は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図９】図９は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。
【図１０】図１０は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１１】図１１は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１２】図１２は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１３】図１３は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１４】図１４は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１５】図１５は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１６】図１６は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１７】図１７は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第二の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。
【図１８】図１８は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図、（Ｃ）は半導体基板の平面模式図である。
【図１９】図１９は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図である。
【図２０】図２０は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図、（Ｃ）は半導体基板の平面模式図である。
【図２１】図２１は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図である。
【図２２】図２２は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図、（Ｂ）（Ｃ）は半導体基板を第二の方向から見た断面模式図、（Ｄ）は半導体基板の平面模式図である。
【図２３】図２３は、第一の実施形態の半導体装置を示す図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図であり、（Ｂ）は半導体基板を第二の方向から見た断面模式図であり、（Ｃ）は（Ａ）及び（Ｂ）のＺ２−Ｚ２’線に対応する平面断面図であり、（Ｄ）は（Ａ）及び（Ｂ）のＺ１−Ｚ１’線に対応する平面断面図である。
【図２４】図２４は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２５】図２５は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２６】図２６は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２７】図２７は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２８】図２８は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２９】図２９は、従来の半導体装置の製造方法を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図３０】図３０は、従来の半導体装置の製造方法を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【発明を実施するための形態】
【００１１】
以下、本発明の第一の実施形態である半導体装置の製造方法について、図面を参照して説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
本実施形態の半導体装置の製造方法は、半導体基板１の第一溝４内に第一のビット線１１を形成する第一工程と、第二のビット線材料埋設体１０に含まれる不純物を半導体基板１に拡散させて第一不純物拡散領域１３を形成する第二工程と、半導体基板１に第二溝１５を設けて、第一不純物拡散領域１３を包含するピラー部１ｂを形成する第三工程と、第二溝１５の側壁面にゲート絶縁膜１６を形成してから、第二溝１５内に配線１７を形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程から概略構成されている。以下、各工程について、Ｎチャネル型の縦型ＭＯＳトランジスタを配置してＤＲＡＭのメモリセルを形成する例を具体例として説明する。
【００１３】
図１〜図２３に、第一の実施形態の工程図を示す。ここでは、半導体基板１主面と平行な平面で見て、ワード線（配線１７）が延在する方向を第一の方向（Ｘ方向）、ビット線（第一のビット線１１）が延在する方向をＹ方向とする。また、図１、図２（Ａ）、図３〜図８、図９（Ａ）、図１０〜図１６、図２２（Ａ）、および図２３（Ａ）は本実施形態の製造方法で形成した半導体装置５０を第一の方向（Ｘ方向）に沿って垂直に切った断面図である。また、図１７（Ａ）〜図２１（Ａ）は半導体装置５０を第二の方向（Ｙ方向）に沿って垂直に切った断面図であり、図１８（Ｂ）〜図２１（Ｂ）、図２２（Ｃ）はＹ方向に沿った線で切った半導体基板１に対して垂直な断面図、図２（Ｂ）、図９（Ｂ）、図１７（Ａ）、図１８（Ｃ）、図２０（Ｃ）、図２２（Ｄ）は半導体基板１主面の平面模式図、図２３（Ｃ）、（Ｄ）は半導体基板１主面に対して平行な平面で切った平面断面図である。
【００１４】
［第一工程］
第一工程はさらに、第一の方向に延在する第一溝４を半導体基板１に設ける工程と、第一ビット線材料埋設体６と第二ビット線材料埋設体１０を順次形成することにより第一溝４内に第一のビット線１１を形成する工程と、から概略構成されている。
【００１５】
先ず、図１に示すように、半導体基板１上に、後述する第一溝４を形成する際のマスクとなる窒化シリコン（Ｓｉ３Ｎ４）からなる第一シリコン窒化膜２を、例えば５０ｎｍの厚みで形成する。また、半導体基板１としては、例えばＰ型のシリコン基板を用いることが好ましい。半導体基板１はシリコン基板に限定されず、ゲルマニウム材料を含んだシリコン基板等を用いることもできる。
【００１６】
次に、図２（Ａ）、（Ｂ）に示すように、第一シリコン窒化膜２上に、第一フォトレジストマスク３を形成する。図２（Ｂ）は半導体基板１の平面模式図であり、図２（Ａ）は図２（Ｂ）をＸ−Ｘ’線に沿って切った断面模式図である。第一フォトレジストマスク３は、第一溝４を形成するためのマスクであって、図２（Ｂ）に示すように第二の方向Ｙに延在するストライプ状の構造とする。また、第一フォトレジストマスク３の寸法は、たとえばＸ方向に例えば幅５０ｎｍ、間隔５０ｎｍで並ぶように形成する。
【００１７】
次いで、第一フォトレジストマスク３をマスクにして、第一シリコン窒化膜２及び半導体基板１を順次異方性ドライエッチングする。これにより、半導体基板１に第一の方向に延在し、第二の方向に５０ｎｍ間隔で並ぶ第一溝４が形成される。第一溝４の深さは、例えば半導体基板１の上面から約２５０ｎｍの深さとする。これにより、隣接する第一溝４同士に挟まれ、Ｙ方向に延在する壁形状のピラー部１ａが形成される。
【００１８】
次に、図３に示すように、第一フォトレジストマスク３を除去した後、第一溝４の内面である側壁面４ａ及び底面４ｂにパッド絶縁膜５を形成する。パッド絶縁膜５は、例えばシリコン酸化膜（ＳｉＯ２）からなり、熱酸化法によって約７ｎｍ程度の膜厚に形成する。また、パッド絶縁膜５の形成方法は熱酸化法に限らず、ＣＶＤ法などを用いてもよい。
【００１９】
次に、リンなどの不純物をドープした第一ビット線材料６ａを、第一溝４を完全に埋め込むように形成する。第一ビット線材料６ａはビット線を構成する材料となる。第一ビット線材料６ａはＣＶＤ法により形成し、その膜厚は第一溝４を完全に埋め込めるように、たとえば１００ｎｍ程度の膜厚で形成する。これにより、第一溝４は第一ビット線材料６ａによって完全に埋められ、かつ半導体基板１は第一ビット線材料６ａによって完全に覆われた状態になる。
【００２０】
このとき、第一ビット線材料６ａの膜厚は、第一溝４の深さに応じて、第一溝４を埋めることができるような膜厚で、かつ、厚くなり過ぎないような値に適宜設定することが好ましい。これにより、成膜時の膜厚のばらつきを防ぎ、後述する第一ビット線材料埋設体６の高さのばらつきを防ぐことができる。
【００２１】
一方、第一ビット線材料６ａの膜厚を厚くしすぎると成膜時の膜厚のばらつきが大きくなりやすいため好ましくない。また、膜厚が厚くなることにより、後述する第一ビット線材料６ａのエッチバックの際、エッチング量が多くなることにより、第一ビット線材料埋設体６の高さのばらつきが大きくなる。また、膜厚を厚くすることによりスループットや製造性が低下する。
【００２２】
第一ビット線材料６ａの形成により、第一の凹部５０が第一ビット線材料６ａの上面の第一溝４の中央部分に対応する位置に形成される。第一の凹部５０は第一ビット線材料６ａを溝内に形成する際のシーム形状に起因したものであり、その断面形状はＶ字状であり、窪みの深さ及び窪みの断面形状は、第一溝４の幅の大きさや、第一溝４の位置のばらつきに応じて変動する。
【００２３】
次に、図４に示すように、第一ビット線材料６ａ表面を平坦化する。まず、たとえばＣＭＰ法により、第一ビット線材料６ａ上面を、例えば５０ｎｍ程度研磨する。これにより、第一の凹部５０は研磨除去され、第一ビット線材料６ａ上面を平坦化するとともに、高さを揃えることができる。これにより、後述する工程において、高さと形状の等しい第一ビット線材料埋設体６を形成することができる。そのため、高さと形状の等しい第一のビット線１１を形成することができる。
【００２４】
また、このとき、第一シリコン窒化膜２上面が露出するまで第一ビット線材料６ａ上面を研磨することが特に好ましい。第一シリコン窒化膜２を露出させることにより、後述する図５の第一ビット線材料埋設体６を形成する工程において、第一シリコン窒化膜２をマスクに用いて第一ビット線材料６ａをエッチバックすることができる。そのため、第一ビット線材料６ａ上面の平らな形状を、より効果的に第一ビット線材料埋設体６上面に反映させることができる。
【００２５】
また、第一ビット線材料６ａ上面を第一シリコン窒化膜２上面が露出するまで研磨することにより、半導体基板１全面における第一ビット線材料６ａの高さを確実に揃えることができる。そのため、後述する工程における第一ビット線材料埋設体６形成の際に、第一ビット線材料埋設体６の高さのばらつきを、より効果的に抑えることができる。
【００２６】
次に、図５に示すように、第一溝４の底部に第一ビット線材料６ａが残るように、ドライエッチング（エッチバック）を行う。これにより、埋め込まれた第一ビット線材料６ａからなる第一ビット線材料埋設体６が形成される。このときの第一ビット線材料埋設体６の厚みはたとえば、第一溝４の底面４ｂからｈ１＝約８０ｎｍになるようにエッチバックすればよい。第一ビット線材料埋設体６は、後述する図７（Ａ）での工程でさらにエッチバックされ、ビット線（第一のビット線１１）の下部を構成する。
【００２７】
このとき、第一ビット線材料６ａ上面を予め平坦化しておくことにより、第一ビット線材料埋設体６上面を概略平坦な形状で形成することができる。これは第一ビット線材料６ａの上面形状が第一ビット線材料埋設体６の上面形状に反映されるためである。また、予め第一ビット線材料６ａ上面を平坦化しておくことにより、半導体基板１の位置による第一ビット線材料埋設体６の上面高さのばらつきも抑制することができる。また、前述した工程において、第一シリコン窒化膜２上面が露出するまで第一ビット線材料６ａ上面を研磨することにより、第一ビット線材料６ａは第一シリコン窒化膜２をマスクとしてエッチバックされる。そのため、第一ビット線材料６ａ上面の平らな形状を、より効果的に第一ビット線材料埋設体６上面に反映させることができる。
【００２８】
次に、図６に示すように、第一シリコン窒化膜２、第一ビット線材料埋設体６及び第一溝４の側壁面４ａ上のパッド絶縁膜５を覆うように第二シリコン窒化膜７を形成する。第二シリコン窒化膜７は例えば、ＣＶＤ法によって約７ｎｍの厚みで形成するとよい。また、第二シリコン窒化膜７の膜厚は、第一溝４が埋め込まれない程度の厚みとする。また、第二シリコン窒化膜７の材質はシリコン窒化膜に限られず、パッド絶縁膜５とエッチング速度比が異なる材質からなるものであればよい。
【００２９】
次いで、第二シリコン窒化膜７をエッチバックし、第一溝４の側壁面４ａに、パッド絶縁膜５を介して第二シリコン窒化膜７からなる第一サイドウオール膜７ａを形成する。このとき、第二シリコン窒化膜７をエッチバックすることによって、第一ビット線材料埋設体６の上面が露出する。
【００３０】
次に、図７に示すように、第一ビット線材料埋設体６の表面（一部）をエッチバックし、第一ビット線材料埋設体６の厚みを３０ｎｍ程度下げる。これにより、第一ビット線材料埋設体６の高さは第一溝４の底面４ｂからｈ２＝５０ｎｍの厚みとなる。なお、エッチバック後に残存した第一シリコン埋設体６は、第一のビット線１１の下層部分を構成する。
このとき、エッチバックは第一溝４の幅方向にも等方的にエッチングが進む条件で行う。このときのエッチングは、アンモニア過水液や硫酸過水液などを用いた湿式エッチングで行うことが好ましい。また、エッチング方法として、等方性成分を強めたドライエッチング法を用いてもよい。
【００３１】
このとき、第一ビット線材料６ａ上面を予め平坦化しておくことにより、第一ビット線材料埋設体６上面を概略平坦な形状で形成することができる。これは第一ビット線材料６ａの上面形状が第一ビット線材料埋設体６の上面形状に反映されるためである。また、予め第一ビット線材料６ａ上面を平坦化しておくことにより、半導体基板１の位置による第一ビット線材料埋設体６の上面高さのばらつきも抑制することができる。そのため、最終的に形成される第一のビット線１１の配線抵抗のばらつきを防ぐことができる。
【００３２】
このように、第一ビット線材料埋設体６の上部をエッチバックすることにより、第一サイドウオール膜７ａの下端部７ｂよりも下側に位置するパッド絶縁膜５の一部が露出する。この第一サイドウオール膜７ａの下端部７ｂと第一ビット線材料埋設体６の上面との間の、絶縁膜５の露出した部分の一方側を第一の空隙部ａ、他方側を第二の空隙部ｂとする。第一の空隙部ａおよび第二の空隙部ｂの高さｈ２１は、たとえば約３０ｎｍ程度で形成される。
【００３３】
次に、図８に示すように、第一溝４内を埋め込むと共に第一シリコン窒化膜２を覆う塗布系の平坦化膜８を８０ｎｍ程度の膜厚で形成する。平坦化膜８の材料としては有機系の膜が好ましく、たとえば有機系の反射防止膜（ＢＡＲＣ）などを用いることができる。
【００３４】
次に、図９（Ａ）、（Ｂ）に示すように、平坦化膜８上に、第一の方向Ｙに延在する第二フォトレジストマスク９を形成する。図９（Ｂ）は、半導体基板１上部から見た平面模式図であり、図９（Ａ）は、図９（Ｂ）をＸ−Ｘ’線に沿って切った断面模式図である。
第二フォトレジストマスク９は、第一溝４及び第一シリコン窒化膜２上に渡って、第一溝４及び第一シリコン窒化膜２をそれぞれ半分づつ覆う位置に形成する。第二フォトレジストマスク９は、たとえば幅５０ｎｍ程度、間隔５０ｎｍ程度とする。
【００３５】
次に、図１０に示すように、第二フォトレジストマスク９をマスクにして平坦化膜８をドライエッチングする。これにより平坦化膜８をパターニングし、第一溝４内の第一ビット線材料埋設体６の上面のおよそ半分の領域を露出させる。このときのドライエッチング条件は、第一シリコン窒化膜２及び第一サイドウオール膜７ａが除去されないように、エッチング選択比が確保される条件で行う。
また、このドライエッチングにより、第一サイドウオール膜７ａの下側の空隙部ｂに隣接するパッド絶縁膜５を露出させる。第二フォトレジストマスク９で保護された第一サイドウオール膜７ａの下側の空隙部ａの部分は、平坦化膜８で覆われたまま露出されないようにする。
【００３６】
尚、第二フォトレジストマスク９と平坦化膜８の間に、酸化膜や窒化膜などの中間層（ハードマスク層）を成膜して、第二フォトレジストマスク９をマスクにしてこれら中間層をエッチングし、更に中間膜をマスクにして平坦化膜８をエッチングしても良い。
【００３７】
また、ここでは第一溝４内の第一ビット線材料埋設体６を半分露出させるパターンを平坦化膜８により形成したが、図９（Ａ）の工程に示す第二フォトレジストマスク９の形成工程において第一溝４内を半分開口させるフォトレジストパターンが形成可能な場合には、平坦化膜８を用いずフォトレジストマスクによって第一ビット線材料埋設体６を半分露出させるパターンを形成することが好ましい。平坦化膜８を用いることなくフォトレジストマスクにより直接第一サイドウオール膜７ａをパターニングすることにより、平坦化膜８形成工程および平坦化膜８のエッチング工程を削減することができる。そのため、半導体装置の製造コストを低減化することが可能となる。
【００３８】
次に、図１１に示すように、図１０（Ａ）に示す工程で露出させた空隙部ｂに隣接するパッド絶縁膜５を、湿式エッチングにより除去する。このときの湿式エッチングは薬液としてＨＦを用い、たとえば約１５ｎｍのシリコン酸化膜を除去する相当量のエッチングを行う。なお、このときのエッチングは、ＨＦガスなどを用いた等方性のドライエッチングでもよい。
【００３９】
これにより、第一サイドウオール膜７ａ及び第一ビット線材料埋設体６がマスクとなり、空隙部ｂに隣接したパッド絶縁膜５がエッチングされる。これにより、パッド絶縁膜５を開口するコンタクトホール５ａが形成される。また、コンタクトホール５ａにより、第一溝４の側壁面４ａが露出する。このようにして、第一ビット線材料埋設体６よりも上側の位置に、第一溝４の一方の側壁面４ａの一部を露出させるコンタクトホール５ａが形成される。
【００４０】
次に、図１２に示すように、第二フォトレジストマスク９及び平坦化膜８をそれぞれ、レジスト剥離液及びアッシングにより除去する。次いで、第一サイドウオール膜７ａをエッチング除去し、パッド絶縁膜５を露出させる。このとき、第一サイドウオール膜７ａは、熱燐酸液を用いた湿式エッチングにより除去する。また、第一サイドウオール膜７ａのエッチングの際、第一シリコン窒化膜２の上部もエッチングされる。
【００４１】
次に、図１３に示すように、第一溝４を完全に埋め込むように第二ビット線材料１０ａを形成する。まず、ＣＶＤ法により、不純物として砒素が含まれた膜を例えば膜厚１００ｎｍで形成する。このとき、第二ビット線材料１０ａに含有させる不純物は砒素に限られず、リンを用いても構わない。
【００４２】
これにより、第一溝４は第二ビット線材料１０ａによって完全に埋められ、かつ半導体基板１は第二ビット線材料１０ａによって完全に覆われた状態になる。このとき、第二ビット線材料１０ａの膜厚は、第一溝４の深さに応じて、第一溝４を埋めることができるような膜厚で、かつ、厚くなり過ぎないような値に適宜設定することが好ましい。これにより、成膜時の膜厚のばらつきを防ぎ、後述する第二ビット線材料埋設体１０の高さのばらつきを防ぐことができる。これにより、断面形状Ｖ字状の第二の凹部５１が第二ビット線材料１０ａの上面の第一溝４の中央部分に対応する位置に形成される。
【００４３】
次に、図１４に示すように、第二ビット線材料１０ａ表面を平坦化する。この工程は、第一ビット線材料６ａ上面を平坦化させた工程と同様であり、その詳細については省略する。ここでは、第二ビット線材料１０ａ上面を例えば５０ｎｍ程度研磨する。これにより、第二の凹部５１は研磨除去され、第二ビット線材料１０ａ上面を平坦化するとともに、高さを揃えることができる。これにより、後述する工程において、高さと形状の等しい第二ビット線材料埋設体１０を形成することができる。そのため、高さと形状の等しい第一のビット線１１を形成することができる。
【００４４】
また、このとき、第二ビット線材料１０ａ上面は第一シリコン窒化膜２上面が露出するまで研磨することが特に好ましい。第二ビット線材料１０ａ上面を第一シリコン窒化膜２上面が露出するまで研磨することにより、半導体基板１全面における第二ビット線材料１０ａの高さを確実に揃えることができる。そのため、後述する工程における第二ビット線材料埋設体１０形成の際に、第二ビット線材料埋設体１０の高さのばらつきを、より効果的に抑えることができる。
【００４５】
次に、図１５に示すように、ドライエッチング技術を用いて、第二ビット線材料１０ａを、およそｈ３＝５０ｎｍ程度の厚みで第一ビット線材料埋設体６の上に残るようにエッチバックを行う。これにより、第二ビット線材料１０ａからなる第二ビット線材料埋設体１０が形成される。このときのドライエッチングの条件は、図５（Ａ）の工程で示した条件を用いることができる。
この工程を経て、５０ｎｍの厚みのドープドビット線材料（不純物を含有したビット線材料）からなるからなる第一ビット線材料埋設体６と、５０ｎｍの厚みのドープドビット線材料からなる第二ビット線材料埋設体１０とが積層された、およそ１００ｎｍの高さの第一のビット線１１（ビット線）が形成される。
【００４６】
第二ビット線材料埋設体１０は、図１１に示す工程において形成されたコンタクトホール５ａを介して、半導体基板１と接続される。第一のビット線１１は、下側の第一ビット線材料埋設体６を構成するドープドビット線材料とその上側の第二ビット線材料埋設体１０を構成するドープドビット線材料とからなり、第一のビット線１１と半導体基板１とのコンタクトは、第一のビット線１１の上層である第二ビット線材料埋設体１０と半導体基板１との接触で形成する構造をとる。
【００４７】
このとき、第二ビット線材料１０ａ上面を予め平坦化しておくことにより、第二ビット線材料埋設体１０上面を概略平坦な形状で形成することができる。これは第二ビット線材料１０ａの上面形状が第二ビット線材料埋設体１０の上面形状に反映されるためである。また、予め第二ビット線材料１０ａ上面を平坦化しておくことにより、半導体基板１の位置による第二ビット線材料埋設体１０の上面高さのばらつきも抑制することができる。
【００４８】
［第二工程］
次に、第二工程では、第二ビット線材料埋設体１０に含まれる不純物を半導体基板１に拡散させて第一不純物拡散領域１３を形成する。
図１６に、第二工程の工程図を示す。図１６（Ａ）は、半導体基板１を第一の方向から見た断面模式図である。
【００４９】
第二工程では、図１６に示すように、まず、第一溝内の第一のビット線１１上に、第一溝４を埋めるビット線上絶縁膜を例えばＣＶＤ法などにより形成する。ビット線上絶縁膜埋設体１２の材料としては、例えばポリシラザン等の塗布系のＳＯＤ膜を用いることが好ましく、例えば２００ｎｍの厚みに成長させると良い。このとき、ビット線上絶縁膜の材料はＳＯＤ膜に限られず、シリコン酸化膜やＢＰＳＧ膜などを用いても構わない。
【００５０】
次いで、たとえばＣＭＰ法により、マスク窒化膜２が露出するまでビット線上絶縁膜の上面を研磨する。これにより、ビット線上絶縁膜からなるビット線上絶縁膜埋設体１２が形成される。ビット線上絶縁膜埋設体１２は第一溝内に埋め込まれ、Ｙ方向に延在した構成となる。
【００５１】
次に、熱処理を行い、ビット線上絶縁膜埋設体１２のアニールを行うと共に、第二ビット線材料埋設体１０に含有されているＮ型不純物（砒素）を半導体基板１に拡散させる。これにより、Ｎ型の第一不純物拡散領域１３が形成される。不純物は約３０ｎｍの深さまで半導体基板１中に拡散され、これにより、上方向、横方向、下方向に約３０〜４０ｎｍの広がりを持つ第一不純物拡散領域１３が形成される。熱処理は、たとえばランプ加熱による急速熱処理法を用いることができ、例えば１０００℃、１０秒の条件で行うことができる。
【００５２】
［第三工程］
次に、第三工程では、第一の方向に交差する第二の方向に沿って第二溝１５を半導体基板１に設けて、第一不純物拡散領域１３を包含するピラー部１ｂを形成する。
図１７及び図１８に第三工程の工程図を示す。図１７（Ａ）は、半導体基板を第二の方向から見た断面模式図であり、図１７（Ｂ）は、半導体基板の平面模式図である。図１７（Ｂ）におけるＹ−Ｙ’線に対応する断面図が図１７（Ａ）になる。また、図１８（Ｂ）及び（Ｃ）は半導体基板を第二の方向から見た断面模式図であり、図１８（Ｄ）は半導体基板１の平面模式図である。図１８（Ｄ）のＹ１−Ｙ１’線に対応する断面図が図１８（Ｂ）であり、図１８（Ｄ）のＹ２−Ｙ２’線に対応する断面図が図１８（Ｃ）である。
【００５３】
まず、図１７（Ａ）、（Ｂ）に示すように、ビット線上絶縁膜埋設体１２及び第一シリコン窒化膜２上に、第三フォトレジストマスク１４を形成する。第三フォトレジストマスク１４は、第二溝を形成するためのマスクであって、図１７（Ｂ）に示すように第一の方向Ｘに延在するストライプ状の構成とする。第三フォトレジストマスク１４は、例えばＹ方向に幅５０ｎｍ、間隔５０ｎｍの寸法で形成する。
【００５４】
次いで、図１８（Ａ）、（Ｂ）、（Ｃ）に示すように、第三フォトレジストマスク１４をマスクにして、たとえば四フッ化炭素（ＣＦ４）を含むガスにより、ビット線上絶縁膜埋設体１２を１８０ｎｍ程度ドライエッチングする。このとき、第二溝１５の底面１２ａに第一のビット線１１（ビット線）が露出しないようにドライエッチングを行う。これにより、第一のビット線１１の上に約２０ｎｍのビット線上絶縁膜埋設体１２が残留し、また、Ｙ方向に延在するピラー部１ｂが形成される。
【００５５】
これにより、ビット線上絶縁膜埋設体１２は第二溝１５により分断された構成となる。また、このエッチングにより、半導体基板１上の第一シリコン窒化膜２は除去され、半導体基板１（ピラー部１ｂ）上面が露出する。
ビット線上絶縁膜埋設体１２のエッチングは例えば、四フッ化炭素（ＣＦ４）を含むガスをエッチングガスとするドライエッチングで行う。尚、ビット線上絶縁膜１２のエッチングと第一シリコン窒化膜２のエッチングは同時に行っても、順次行ってもどちらでもかまわない。
【００５６】
引き続き、図１８（Ａ）に示すように、塩素（Ｃｌ２）を含むガスを用いて、第一シリコン窒化膜２の下に存在していた半導体基板１を１３０ｎｍの深さまでエッチングする。これにより、第二の方向Ｙに延在する第二溝１５が形成される。また、ピラー部１ｂは、先の工程で形成した第一溝４と、半導体基板１を平面視して第一溝４に直交する第二溝１５に区画された平面視矩形形状の構成となる。ピラー部１ｂは、第一の方向Ｘ及び第二の方向Ｙに沿ってマトリックス状に複数形成される。
このとき、半導体基板１のエッチング後の底面１ａの位置と、ビット線上絶縁膜埋設体１２のエッチング後の底面１２ａの位置とは、ほぼ面一にすることが好ましい。
【００５７】
以上のように、ビット線上絶縁膜埋設体１２及び半導体基板１を順次エッチングすることにより、第二溝１５を形成する方法を説明したが、半導体基板１をエッチングした後にビット線上絶縁膜埋設体１２をエッチングしてもかまわない。また、半導体基板１とビット線上絶縁膜埋設体１２を同時にエッチングすることにより第二溝１５を形成しても良い。
【００５８】
［第四工程］
次に、第四工程では、第二溝１５の側壁面（ピラー部の側壁面１ｃ）にゲート絶縁膜１６を形成してから、ゲート絶縁膜１６を介してピラー部１ｂに対向する配線１７を第
２溝１５内に形成する。
図１９及び図２０に、第四工程の工程図を示す。図１９（Ａ）及び図１９（Ｂ）は半導体基板１を第二の方向Ｙから見た断面模式図である。また、図２０（Ａ）及び（Ｂ）は半導体基板１を第二の方向から見た断面模式図であり、図２０（Ｃ）は半導体基板１の平面模式図である。図２０（Ｃ）のＹ１−Ｙ１’線に対応する断面図が図２０（Ａ）であり、図２０（Ｃ）のＹ２−Ｙ２’線に対応する断面図が図２０（Ｂ）である。
【００５９】
先ず図１９（Ａ）、（Ｂ）に示すように、第三フォトレジストマスク１４を除去する。次に、第二溝１５によって露出されたピラー部１ｂの側面１ｃと半導体基板１の底面１ａとに渡って、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６は例えばシリコン酸化膜で構成され、熱酸化法によって形成され、膜厚は例えば約５ｎｍにすると良い。また、ゲート絶縁膜１６の材料はシリコン酸化膜に限らず、シリコン酸窒化膜（ＳｉＯＮ）を用いても良い。また、高誘電率膜（Ｈｉｇｈ−Ｋ膜）などをＣＶＤ法などを用いて形成してもよい。
次に、配線用の導電膜１７ａを全面に形成する。導電膜１７ａは例えば、リンを含むドープドシリコン膜をＣＶＤ法によって１５ｎｍの厚みで形成する。また、導電膜１７
ａの材料はドープドシリコン膜に限られず、タングステンシリサイド膜や高融点金属膜などを用いてもよい。
【００６０】
次に、図２０（Ａ），（Ｂ），（Ｃ）に示すように、ドライエッチング技術を用いて導電膜１７ａをエッチバックし、ピラー部１ｂの側壁面１ｃに対向するゲート電極（ワード線）１７ｂを形成する。ゲート電極１７ｂの高さは約１００ｎｍに形成する。図２０（Ｃ）は、この工程において、半導体基板１上部から見た平面図である。また、図２０（Ｃ）を、Ｙ１−Ｙ１’線で切った断面模式図が図２０（Ａ）、Ｙ２−Ｙ２’で切った断面模式図が２０（Ｂ）である。
【００６１】
ゲート電極１７ｂの高さ寸法は、ゲート電極１７ｂにおけるゲート長となる。また、ゲート電極１７ｂの高さは、エッチバックの量の制御により調整することができる。また、ピラー部１ｂの先端部では、側壁面１ｃが高さ方向に長さ３０ｎｍにわたって露出される。
【００６２】
図２０（Ａ），（Ｂ）に示すように、ゲート電極１７ｂは、ピラー部１ｂの側壁面１ｃからビット線上絶縁膜埋設体１２の側壁に渡って形成され、半導体基板１を平面視したときに第一の方向Ｘに延在する配線１７を構成する。また、配線１７のうち、ゲート絶縁膜１６を介してピラー部１ｂとＹ方向で対向する部分がゲート電極１７ｂとなる。互いにピラー部１ｂと対向するゲート電極１７ｂは同電位に設定し、１つの配線層として用いることができる。また、このゲート電極１７ｂはワード線として機能する。
【００６３】
［第五工程］
次に、第五工程では、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する。
図２１及び図２２に、第五工程の工程図を示す。図２１（Ａ）及び図２１（Ｂ）は半導体基板１を第二の方向から見た断面模式図である。
また、図２２（Ａ）は半導体基板を第一の方向Ｘから見た断面模式図であり、図２２（Ｂ）及び図２２（Ｃ）は半導体基板を第二の方向Ｙから見た断面模式図であり、図２２（Ｄ）は半導体基板１の平面模式図である。また、図２２（Ｄ）におけるＸ−Ｘ’線に対応する断面図が図２２（Ａ）、Ｙ１−Ｙ１’線に対応する断面図が図２２（Ｂ）であり、Ｙ２−Ｙ２’線に対応する断面図が図２２（Ｃ）である。
【００６４】
第五工程では、まず図２１に示すように、第二溝１５を埋める第一層間絶縁膜１８を形成する。第一層間絶縁膜１８は例えばポリシラザン等の塗布系ＳＯＤ膜で形成し、膜厚は例えば２００ｎｍとする。第一層間絶縁膜１８の材料はＳＯＤ膜に限られず、シリコン酸化膜やＢＰＳＧ膜などをＣＶＤ法で形成してもよい。
【００６５】
次いで、ＣＭＰ法を用いて第一層間絶縁膜１８上面を研磨除去し、第一シリコン窒化膜２を露出させる。ＣＭＰ処理によって、第一シリコン窒化膜２の上面からビット線上絶縁膜１２の上面に渡って面一の面が形成される。なお、ＣＭＰ法に代えて、ドライエッチング技術を用いたエッチバック法を行ってもよい。
【００６６】
次に、図２２（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、第一シリコン窒化膜２をエッチングにより除去して、ピラー部１ｂの先端部を露出させる。
まず、第一シリコン窒化膜２をエッチングにより除去する。第一シリコン窒化膜２のエッチングとしては、熱燐酸液を用いた湿式エッチングを用いることができる。
次いで、ピラー部１ｂの先端部にＮ型不純物を導入する。例えば、砒素をイオン注入法により、たとえばエネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２の条件で導入する。このようにしてピラー部１ｂの先端部に第二不純物拡散層１９が形成される。おこのとき、不純物は砒素に限定されず、燐を用いてもかまわない。
【００６７】
次いで熱処理を行い、ピラー部１ｂに導入した不純物を活性化させる。熱処理は例えば、急速熱処理法を用いて９００℃、３０秒の条件で行う。この熱処理によって、第一不純物拡散層１３、第二不純物拡散層１９はそれぞれ、熱拡散して広がる。これにより第一不純物拡散層１３は半導体基板１中に約６０ｎｍの広がりをもった領域を形成し、ゲート電極１７ｂの下端に対向する半導体基板１まで拡散する。これにより、第一不純物拡散層１３、第二不純物拡散層１９はそれぞれ、縦型ＭＯＳトランジスタのソース／ドレイン電極として機能する。
【００６８】
次いで、リンを導入したドープドシリコン膜を、第一シリコン窒化膜２が除去された部分に埋め込み、第一層間絶縁膜１８の上面を覆うように形成する。このとき、ドープドシリコン膜の膜厚は例えば２００ｎｍとする。その後、ＣＭＰ法を用いて、第一層間絶縁膜１８の上面が露出するまでドープドシリコン膜を研磨除去する。このようにして、ピラー部１ｂの上にコンタクトプラグ２０を形成する。なお、ＣＭＰ法に代えて、ドライエッチング技術を用いたエッチバック法によってドープドシリコン膜の一部を除去することで、コンタクトプラグ２０を形成してもよい。以上により、ピラー部１ｂ、ゲート電極１７ｂ及び第一、第二不純物拡散領域１３、１９を具備する縦型トランジスタが完成する。
【００６９】
次に、図２３（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、コンタクトプラグ２０に接続するキャパシタ３０を形成する。
図２３（Ａ）は図２３（Ｄ）をＸ−Ｘ’線に沿って切った断面図、図２３（Ｂ）は図２３（Ｃ）をＹ−Ｙ’線に沿って切った断面図、図２３（Ｃ）はゲート電極１７ｂが存在する位置（Ｚ２−Ｚ２’）で基板主面に平行な平面で切った断面図、図２３（Ｄ）は第二ビット線材料埋設体１０が存在する位置（Ｚ１−Ｚ１’）で半導体基板１主面に平行な平面で切った断面図である。
【００７０】
まず、底部を有し、上部が開口した中空円筒状の形状（シリンダー型）の第一キャパシタ電極２１を形成する。第一キャパシタ電極２１の構成材料としては、例えば窒化チタン膜を用いることができる。
次に、ＡＬＤ法により、第一キャパシタ電極２１の全面を覆うようにキャパシタ絶縁膜２２を形成する。キャパシタ絶縁膜２２の構成材料としては、例えばＺｒＯ２膜を用いることができるが、キャパシタ絶縁膜２２の構成材料はこれに限定されず、Ａｌ２Ｏ５、ＨｆＯ２などの高誘電率膜やそれらの積層膜を用いることができる。
【００７１】
次に、第一キャパシタ電極２１及びキャパシタ絶縁膜２２を覆うように第二キャパシタ電極２３を形成する。第二キャパシタ電極２３の構成材料は窒化チタン膜を用いることができる。
第二キャパシタ電極２３を形成後、第二キャパシタ電極２３上に第二層間絶縁膜２４を形成する。第二層間絶縁膜２４の構成材料としてはシリコン酸化膜などを用いることができる。これにより、第一キャパシタ電極２１、キャパシタ絶縁膜２２および第二キャパシタ電極２３からなるキャパシタ３０が形成される。
【００７２】
次に、第二層間絶縁膜２４上に配線層２５をパターニング形成する。配線層２５としては、チタン膜と窒化チタン膜とアルミニウム膜を積層した膜を用いることができる。
次に、配線層２５を覆うように第三層間絶縁膜２６を形成する。第三層間絶縁膜２６の材料としては、シリコン酸化膜などを用いることができる。
以上により、本実施形態の半導体装置が完成する。
【００７３】
本発明の半導体装置の製造方法によれば、第一溝４の内部を完全に埋め込むように第一ビット線材料６ａを形成したのち、ＣＭＰにより第一ビット線材料６ａ上面の第一の凹部５０がなくなるまで第一ビット線材料６ａ上面を研磨、平坦化する。これにより、第一ビット線材料６ａをエッチバックする際に、第一ビット線材料埋設体６上面に第一ビット線材料６ａ上面の平坦な形状が反映される。そのため、表面が平坦でかつ高さの等しい第一ビット線材料埋設体６を形成することができる。これにより、同じ形状で高さの等しいビット線（第一のビット線１１）を形成することができる。
これにより、ビット線の配線抵抗値のばらつきが生じず、所定の動作特性を備えた半導体装置を形成することができる。そのため、半導体装置の性能を高めることが可能となる。
【００７４】
本実施形態の半導体装置の製造方法によれば、第一溝４の内面にパッド絶縁膜５を形成し、第一ビット線材料埋設体６より上側の位置においてコンタクトホール５ａを設け、第一ビット線材料埋設体６上に第二ビット線材料埋設体１０を積層することで、第一のビット線１１のうち第二ビット線材料埋設体１０のみをコンタクトホール５ａを介して半導体基板１に接触させることができる。その後、熱拡散を行うことで、半導体基板１に第一不純物拡散領域１３を確実に形成することができる。
【００７５】
更に、本実施形態の半導体装置の製造方法によれば、第一ビット線材料埋設体６を形成した後、パッド絶縁膜５とエッチング速度比が異なる材質からなるサイドウオール膜７ａを第一溝４の内面に形成し、次いで第一ビット線材料埋設体６を一部エッチングしてパッド絶縁膜５の一部を露出させてからコンタクトホール５ａを設けるので、第一ビット線材料埋設体６及びサイドウオール膜７ａをコンクトホール５ａ形成時のマスクとして利用できる。これにより、加工が比較的行いにくいピラー部１ｂの側壁面にコンタクトホール５ａが位置するにもかかわらず、コンタクトホール５ａの設置位置や寸法を精度良く制御することができ、特性が安定した半導体装置を製造することができる。
【００７６】
更にまた、本実施形態の半導体装置の製造方法によれば、第一溝４と第二溝１５とに区画された複数のピラー部１ｂを第一の方向Ｙ及び第二の方向Ｘに沿ってマトリックス状に形成するので、半導体装置の集積度をより高めることができる。
【００７７】
また、第四工程において、ピラー部１ｂの第一の方向Ｙの両側に、ゲート絶縁膜１６を介して一対の配線１７を形成するので、ダブルゲート型のトランジスタを容易に形成することができる。
【００７８】
更に、第二工程において、第一溝４内の第一のビット線１１上に、第一溝４を埋めるビット線上絶縁膜１２を形成してから、第二ビット線材料埋設体１０に含まれる不純物を半導体基板１に熱拡散させるので、熱拡散時に第二ビット線材料埋設体１０の表面が酸化される恐れがない。これにより、第一のビット線１１の一部である第二ビット線材料埋設体１０の断面積が減少する虞がなく、第一のビット線１１の比抵抗の増大を防止できる。
【００７９】
また、本実施形態の半導体装置によれば、ピラー部１ｂの基端部において第一のビット線と第一不純物拡散領域とが接触し、また、ピラー部１ｂの先端部に第二不純物拡散領域１９が設けられるので、ボディ領域の長さを十分に確保することができ、短チャネル効果を抑制できる。
【００８０】
更に、本実施形態の半導体装置によれば、第一のビット線１１とピラー部１ｂとを分離するパッド絶縁膜５をピラー部１ｂの一側面１ｃに形成する一方、パッド絶縁膜５にコンタクトホール５ａが設ける。このコンタクトホール５ａを介して第一のビット線１１の半導体層１０と第一不純物拡散領域１３とを接触させることにより、第一のビット線１１を半導体基板１から絶縁分離させつつ第一不純物拡散領域１３に接触させることができる。そのため、コンタクトプラグが不要となり、半導体装置の集積度を高めることができる。
【００８１】
また、複数のピラー部１ｂをマトリックス状に形成し、ピラー部１ｂ同士間の第一溝４及び第二溝１５にそれぞれ、第一のビット線１１及び配線１７を配設するため、半導体装置の集積度をより高めることができる。
【００８２】
また、ピラー部１ｂの第一の方向Ｘの両側に、ゲート絶縁膜１６を介して一対の配線１７を対向して配置することにより、ダブルゲートトランジスタを構成することができる。
更に、ピラー部１ｂの第二不純物拡散領域１９に、コンタクトプラグ２０を介して記憶素子であるキャパシタ３０を接続することにより、半導体装置をＤＲＡＭとして機能させることができる。
【００８３】
「第二の実施形態」
以下、本実施形態の半導体装置の製造方法について、図２４〜図２８を参照して説明する。図２４〜図２８、半導体基板を第一の方向から見た断面模式図である。
本実施形態では、第二のビット線１４０（ビット線）を金属膜により形成する点が、第一の実施形態と異なる部分である。以下、本実施形態の詳細を記すが、第一の実施形態と同様の部分についてはその説明を省略する。
【００８４】
まず、第二ビット線材料１０ａ表面を平坦化する工程までを第一の実施形態と同様に行う。ここまでの工程は第一の実施形態と同様であるため、その説明は省略する。第二ビット線材料１０ａ上面を平坦化し、第二のビット線材料埋設体１０を形成した状態を図２４に示す。
【００８５】
次いで、図２５に示すように、第二ビット線コンタクト１０ｂを形成する。まず、第一溝４の底面４ｂが露出するまでエッチバックを行い、第二のビット線材料埋設体１０および第一ビット線材料埋設体６を除去する。このときのエッチングは異方性の強いエッチング条件とする。これにより、コンタクトホール５ａに埋め込まれた第二のビット線材料埋設体１０は残存し、第二ビット線コンタクト１０ｂを構成する。
【００８６】
次いで、図２６に示すように、第三ビット線材料１４０ｃを形成する。まず、ＣＶＤ法により、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）およびタングステン膜（Ｗ）を順次成膜することにより第一溝４を完全に埋め込む。このときのチタン膜、窒化チタン膜およびタングステン膜のそれぞれ膜厚は、たとえば５ｎｍ、５ｎｍ、９０ｎｍとする。
【００８７】
これにより、チタン膜および窒化チタン膜からなる積層膜はバリア膜１４０ａを構成し、タングステン膜は埋め込み膜１４０ｂを構成する。これにより、バリア膜１４０ａおよび埋め込み膜１４０ｂが積層してなる、およそ１００ｎｍの高さの第三ビット線材料１４０ｃが形成される。これにより、断面形状Ｖ字状の第三の凹部１５１が第三ビット線材料１４０ｃの上面の第一溝４の中央部分に対応する位置に形成される。
【００８８】
次いで、図２７に示すように、第三ビット線材料１４０ｃ表面を平坦化する。まず、ＣＭＰ法により、第三ビット線材料１４０ｃ上面を、第三の凹部１５１が消えるように例えば５０ｎｍ程度研磨する。このとき、第三ビット線材料１４０ｃ上面は第一シリコン窒化膜２上面が露出するまで研磨することが特に好ましい。第三ビット線材料１４０ｃの高さを揃えることができるため、後述する工程における第二のビット線１４０形成の際に、第二のビット線１４０の高さのばらつきをより効果的に抑えることができる。
【００８９】
次いで、図２８に示すように、第一溝４の底部に第三ビット線材料１４０ｃが残るように、エッチバックを行う。このとき、チタン膜および窒化チタン膜（バリア膜１４０ａ）とタングステン膜（埋め込み膜１４０ｂ）が、互いに略同じ高さで残るように、エッチバックを行う。これにより、埋め込まれた第三ビット線材料１４０ｃからなる第二のビット線１４０が形成される。このときの第二のビット線１４０の厚みはたとえば、第一溝４の底面４ｂからｈ４＝約１００ｎｍになるようにエッチバックすればよい。また、第二のビット線１４０はメモリセルのビット配線として機能する。
【００９０】
このとき、前述した図２７における工程で、第三ビット線材料１４０ｃ上面を予め平坦化しておくことにより、第二のビット線１４０上面を概略平坦な形状で形成することができる。これは第三ビット線材料１４０ｃの上面形状が第二のビット線１４０の上面形状に反映されるためである。また、予め第三ビット線材料１４０ｃ上面を平坦化しておくことにより、半導体基板１の位置による第二のビット線１４０の上面高さのばらつきも抑制することができる。これにより、高さ約１００ｎｍのビット線材埋設体（第二のビット線）１４０が形成される。第二のビット線１４０はビット線として機能し、第二ビット線コンタクト１０ｂを介してピラー部１ｂに接続される。
【００９１】
この後、第一の実施形態の第二工程以降と同様の工程を行い、本実施形態の半導体装置を製造する。第一不純物拡散領域１３は、第二ビット線コンタクト１０ｂに含まれるＮ型不純物などの不純物を半導体基板１に拡散させることにより形成する。第一不純物拡散領域１３は、ソース／ドレイン電極の一方として機能する。
【００９２】
本発明の半導体装置の製造方法によれば、第一溝４の内部を完全に埋め込むように金属膜からなる第三ビット線材料１４０ｃを形成したのち、ＣＭＰにより第三ビット線材料１４０ｃ上面の第三の凹部１５１がなくなるまで第三ビット線材料１４０ｃ上面を研磨、平坦化する。これにより、第三ビット線材料１４０ｃをエッチバックしても、表面が平坦で、かつ、等しい高さの第二のビット線１４０を形成することができる。そのため、ビット線（第二のビット線１４０）の配線抵抗値のばらつきが生じず、所定の動作特性を備えた半導体装置を容易に形成することができる。
【００９３】
また、本実施形態では、第二のビット線１４０（ビット線）を窒化チタン膜とタングステン膜を順次堆積した積層膜からなる金属膜で形成する。金属膜の比抵抗は、第一の実施形態の第一ビット線材料６ａよりも低抵抗であるため、第二のビット線１４０（ビット線）を更に低抵抗化することができる。そのため、情報の書き込み、読み出しをさらに高速化することが可能となる。
【００９４】
以上の説明ではＤＲＡＭのメモリセルの場合を説明したが、本発明はこれに限定されず、ＤＲＡＭ以外の半導体装置のメモリセル領域に縦型ＭＯＳトランジスタを配置し、縦型ＭＯＳトランジスタの下層にビット線を設ける場合であっても適用可能である。例えばキャパシタの代わりに、記憶素子として相変化材料層を設けることで、本発明を適用した相変化メモリ素子（ＰＲＡＭ）を形成してもかまわない。また、記憶素子として抵抗変化材料層を設けることで、本発明を適用した抵抗変化メモリ素子（ＲＲＡＭ）を形成することができる。
【実施例】
【００９５】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
【００９６】
［第一工程］
先ず、図１に示すように、Ｐ型のシリコン基板からなる半導体基板１上に第一シリコン窒化膜２を５０ｎｍの厚みで形成した
次いで、図２（Ａ）、（Ｂ）に示すように、第一シリコン窒化膜２上に、第一の方向Ｘに幅５０ｎｍ、間隔５０ｎｍで並び、第二の方向Ｙに延在するストライプ状の第一フォトレジストマスク３を形成した。次いで、第一フォトレジストマスク３をマスクにして、異方性ドライエッチングにより第一シリコン窒化膜２及び半導体基板１を順次パターニングした。これにより、第二の方向Ｙに延在する壁形状のピラー部１ｂと、半導体基板１に第一の方向Ｘに延在し、第二の方向Ｙに５０ｎｍ間隔で並ぶ２５０ｎｍの深さの第一溝４を形成した。
【００９７】
次に、図３に示すように、第一フォトレジストマスク３を除去し、熱酸化法によってシリコン酸化膜（ＳｉＯ２）からなる膜厚７ｎｍのパッド絶縁膜５を形成した。次に、ＣＶＤ法により、リンをドープした第一ビット線材料６ａを１００ｎｍの膜厚で形成した。これにより第一溝４は第一ビット線材料埋設体６によって完全に埋められ、かつ半導体基板１は第一ビット線材料埋設体６によって完全に覆われた。
また、これにより、第一の凹部５０が第一ビット線材料６ａの上面の第一溝４の中央部分に対応する位置に形成された。第一の凹部５０の断面形状はＶ字状であり、窪みの深さ及び窪みの断面形状は、第一溝４の位置により異なっていた。
次に、図４に示すように、ＣＭＰ法により第一ビット線材料６ａ上面を５０ｎｍ研磨した。これにより第一の凹部５０は消え、第一ビット線材料６ａ上面は平坦化された。また、半導体基板１全面における第一ビット線材料６ａの高さも均一化された。
【００９８】
次に、図５に示すように、第一ビット線材料６ａを第一溝４の底面４ｂからｈ１＝８０ｎｍの高さになるまでエッチバックを行った。
このときのエッチバックは、以下の条件で行った。
ガス：Ｃｌ２／ＨＢｒ／Ｏ２＝３０ｓｃｃｍ／２３０ｓｃｃｍ／１０ｓｃｃｍ
圧力：６ｍＴｏｒｒ
装置：ＩＣＰ方式
【００９９】
次に、図６に示すようにＣＶＤ法により、膜厚７ｎｍの第二シリコン窒化膜７を形成した。次いで、第二シリコン窒化膜７をエッチバックし、第一サイドウオール膜７ａを形成した。これにより、第一ビット線材料埋設体６の上面が露出した。
【０１００】
次に、図７に示すように、第一ビット線材料埋設体６の上部をエッチバックし、第一ビット線材料埋設体６の高さを３０ｎｍ下げた。これにより、第一ビット線材料埋設体６の高さは第一溝４の底面４ｂからｈ２＝５０ｎｍの厚みとなった。
このときのエッチバックは、以下の条件で行った。
ガス：Ｃｌ２／ＨＢｒ＝３０ｓｃｃｍ／２４０ｓｃｃｍ
圧力：６ｍＴｏｒｒ
装置：ＩＣＰ方式
これにより、第一サイドウオール膜７ａの下端部７ｂよりも下側に位置するパッド絶縁膜５の一部が露出した。絶縁膜５の露出した部分の一方側の第一の空隙部ａ、および、他方側の第二の空隙部ｂの高さｈ２は３０ｎｍであった。
【０１０１】
次に、図８に示すように、第一溝４内を埋め込むと共に第一シリコン窒化膜２を覆うように、反射防止膜（ＢＡＲＣ）からなる平坦化膜８を８０ｎｍの膜厚で形成した。
次に、図９（Ａ）、（Ｂ）に示すように、平坦化膜８上に、第一の方向Ｙに延在する幅５０ｎｍ程度、間隔５０ｎｍの第二フォトレジストマスク９を形成した。
次に、図１０に示すように、第二フォトレジストマスク９をマスクにして平坦化膜８をパターニングし、第一溝４内の第一ビット線材料埋設体６上面のおよそ半分の領域、および、空隙部ｂに隣接するパッド絶縁膜５を露出させた。次に、ＨＦにより１５ｎｍのシリコン酸化膜を除去する相当量のエッチングを行い、図１１に示すように、パッド絶縁膜５を開口するコンタクトホール５ａを形成するとともに、第一溝４の側壁面４ａを露出させた。
【０１０２】
次に、図１２に示すように、第二フォトレジストマスク９及び平坦化膜８をそれぞれ、レジスト剥離液及びアッシングにより除去した。次いで、熱燐酸液を用いた湿式エッチングにより第一サイドウオール膜７ａを除去し、パッド絶縁膜５を露出させた。
次に、図１３に示すように、ＣＶＤ法により、不純物として砒素が含まれた第二ビット線材料１０ａを１００ｎｍの膜厚で、第一溝４を完全に埋め込むように形成した。
次に、図１４に示すように、第一ビット線材料６ａ上面を平坦化させた工程と同様の条件で研磨を行い、第二ビット線材料１０ａ上面を平坦化した。これにより、半導体基板１全面における第二ビット線材料１０ａの高さが均一化された。
【０１０３】
次に図１５に示すように、ドライエッチングにより、第二ビット線材料１０ａがｈ３＝５０ｎｍの厚みで第一ビット線材料埋設体６の上に残るようにエッチバックを行い、第二ビット線材料１０ａからなる第二ビット線材料埋設体１０を形成した。このときのドライエッチングの条件は、図５（Ａ）の工程で示した条件と同様とした。これにより５０ｎｍの厚みの第一ビット線材料埋設体６と、５０ｎｍの厚みの第二ビット線材料埋設体１０とが積層してなる１００ｎｍの高さの第一のビット線１１（ビット線）が形成された。
【０１０４】
［第二工程］
次いで、図１６に示すように、ＣＶＤ法により、第一溝内の第一のビット線１１上にＳＯＤ膜からなるビット線上絶縁膜を２００ｎｍの膜厚で形成し、第一溝４を埋め込んだ。次いでＣＭＰ法により、マスク窒化膜２が露出するまでビット線上絶縁膜の上面を研磨し、ビット線上絶縁膜埋設体１２を形成した。次に、ランプ加熱による急速熱処理法により１０００℃、１０秒の条件で熱処理を行い、第二ビット線材料埋設体１０に含有されているＮ型不純物（砒素）を半導体基板１に拡散させた。これにより、上方向、横方向、下方向に約３０〜４０ｎｍの広がりを持つＮ型の第一不純物拡散領域１３を形成した。
【０１０５】
［第三工程］
次に、図１７（Ａ）、（Ｂ）に示すように、第一の方向Ｘに延在するストライプ状の第三フォトレジストマスク１４を形成した。
次いで、図１８（Ａ）、（Ｂ）、（Ｃ）に示すように、第三フォトレジストマスク１４をマスクにして四フッ化炭素（ＣＦ４）を含むガスにより、ビット線上絶縁膜埋設体１２を１８０ｎｍドライエッチングし、Ｙ方向に延在するピラー部１ｂを形成した。
これにより半導体基板１上の第一シリコン窒化膜２は除去され、半導体基板１（ピラー部１ｂ）上面が露出した。引き続き、塩素（Ｃｌ２）を含むガスを用いて、第一シリコン窒化膜２の下に存在していた半導体基板１を１３０ｎｍの深さまでエッチングした。これにより、第二の方向Ｙに延在する第二溝１５を形成した。これにより、半導体基板１の底面１ａの位置と、ビット線上絶縁膜埋設体１２のエッチング後の底面１２ａの位置とは、ほぼ面一になった。
【０１０６】
［第四工程］
次に、図１９（Ａ）、（Ｂ）に示すように、第三フォトレジストマスク１４を除去した。次いで、ピラー部１ｂの側面１ｃと半導体基板１の底面１ａとに渡って、熱酸化法により５ｎｍのシリコン酸化膜からなるゲート絶縁膜１６を形成した。次いでＣＶＤ法により、リンを含むドープドシリコン膜からなる１５ｎｍの膜厚の導電膜１７ａを全面に形成した。
次に、図２０（Ａ）、（Ｂ）、（Ｃ）に示すように導電膜１７ａをエッチバックし、１００ｎｍの高さのゲート電極１７ｂを形成した。これにより、ピラー部１ｂの先端部で側壁面１ｃが高さ方向に長さ３０ｎｍにわたって露出された。
【０１０７】
［第五工程］
次に、図２１に示すように、塗布系ＳＯＤ膜からなる膜厚２００ｎｍの第一層間絶縁膜１８を形成し、第二溝１５を埋め込んだ。次いで、ＣＭＰ法を用いて第一層間絶縁膜１８上面を研磨除去し、第一シリコン窒化膜２を露出させた。
次に、図２２（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、第一シリコン窒化膜２を熱燐酸液を用いた湿式エッチングにより除去して、ピラー部１ｂの先端部を露出させた。次いで、ピラー部１ｂの先端部にイオン注入法により砒素を、１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２の条件で導入し、第二不純物拡散層１９を形成した。次いで９００℃、３０秒の条件で熱処理を行い、第一不純物拡散層１３、第二不純物拡散層１９をそれぞれ熱拡散させた。
【０１０８】
次いで、リンを導入したドープドシリコン膜を第一層間絶縁膜１８の上面を覆うように２００ｎｍの膜厚で形成するとともに、第一シリコン窒化膜２が除去された部分に埋め込んだ。次いで、ＣＭＰ法により第一層間絶縁膜１８の上面が露出するまでドープドシリコン膜を研磨除去し、コンタクトプラグ２０を形成した。以上により、ピラー部１ｂ、ゲート電極１７ｂ及び第一、第二不純物拡散領域１３、１９を具備する縦型トランジスタが完成した。
【０１０９】
次に、中空円筒状の形状（シリンダー型）の窒化チタン膜からなる第一キャパシタ電極２１を形成した。次いでＡＬＤ法により、第一キャパシタ電極２１の全面を覆うようにＺｒＯ２膜からなるキャパシタ絶縁膜２２を形成した。次いで第一キャパシタ電極２１及びキャパシタ絶縁膜２２を覆うように窒化チタン膜からなる第二キャパシタ電極２３を形成した。これにより、図２３（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、コンタクトプラグ２０に接続するキャパシタ３０を形成した。
【０１１０】
次いで、第二キャパシタ電極２３上にシリコン酸化膜からなる第二層間絶縁膜２４を形成した。次いで、第二層間絶縁膜２４上に、チタン膜と窒化チタン膜とアルミニウム膜が積層してなる配線層２５をパターニング形成した。次に、配線層２５を覆うようにシリコン酸化膜からなる第三層間絶縁膜２６を形成した。以上により、本実施形態の半導体装置が完成した。
（実施例２）
【０１１１】
本実施例では、まず、図２４に示すように、第二ビット線材料１０ａ表面を平坦化する工程までを第一の実施例と同様に行った。
次いで、図２５に示すように、異方性エッチングにより第一溝４の底面４ｂが露出するまでエッチバックを行い、コンタクトホール５ａに埋め込まれた第二ビット線材料１０ａからなる第二ビット線コンタクト１０ｂを形成した。
次いで、図２６に示すように、ＣＶＤ法により、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）およびタングステン膜（Ｗ）をそれぞれ５ｎｍ、５ｎｍ、９０ｎｍの膜厚で順次成膜して第一溝４を完全に埋め込んだ。これにより、チタン膜および窒化チタン膜からなるバリア膜１４０ａ、および、タングステン膜からなる埋め込み膜１４０ｂが積層してなる１００ｎｍの高さの第三ビット線材料１４０ｃが形成された。これにより、断面形状Ｖ字状の第三の凹部１５１が第三ビット線材料１４０ｃの上面に形成された。
【０１１２】
次いで、図２７に示すように、ＣＭＰ法により第三ビット線材料１４０ｃ上面を５０ｎｍ研磨し、第三の凹部１５１を除去した。
次いで、下記条件でエッチバックを行い、図２８に示すように第三ビット線材料１４０ｃからなる第二のビット線１４０を形成した。エッチバックは、初めにタングステン膜からなる埋め込み膜１４０ｂをエッチングし（１ｓｔ）、その後、窒化チタン膜とチタン膜をエッチングして行った（２ｎｄ）。
１ｓｔ ガス：ＳＦ６／Ａｒ＝１００ｓｃｃｍ／１００ｓｃｃｍ
圧力：４ｍＴｏｒｒ
エッチャー：ＩＣＰ
２ｎｄ ガス：Ｃｌ２／Ａｒ＝１４０ｓｃｃｍ／４０ｓｃｃｍ
圧力：１０ｍＴｏｒｒ
エッチャー：ＩＣＰ
本条件でエッチングを行い、第二のビット線１４０の高さは、第一溝４の底面４ｂからｈ４＝約１００ｎｍとなった。この後、第一の実施例の第二工程以降と同様の工程を行い、本実施形態の半導体装置を製造した。
【符号の説明】
【０１１３】
１…半導体基板、１ｂ…ピラー部、１ｃ…ピラー部の側壁面、４…第一溝、４ａ…側壁面、４ｂ…底面、５…パッド絶縁膜、５ａ…コンタクトホール、６…第一ビット線材料埋設体、６ａ…第一ビット線材料、１０…第２ビット線材料埋設体、１０ａ…第二ビット線材料、１０ｂ…第二ビット線コンタクト、１１…第一のビット線、１２…ビット線上絶縁膜埋設体、１３…第一不純物拡散領域、１５…第２溝、１６…ゲート絶縁膜、１７…配線（ワード線）、１７ｂ…ゲート電極（ワード線）、１９…第２不純物拡散領域、２０…コンタクトプラグ、３０…キャパシタ（記憶素子）、５０…第一の凹部、５１…第二の凹部、１５１…第三の凹部、Ｘ…第一の方向、Ｙ…第２の方向、１４０…第二のビット線、１４０ａ…バリア膜、１４０ｂ…埋め込み膜、１４０ｃ…第三ビット線材料、ａ…第一の空隙部、ｂ…第二の空隙部
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタ（縦型トランジスタ）は、占有面積が小さく且つオフ状態でチャネル領域が完全空乏化される場合にはリーク電流を低減できるという利点を有しており、４Ｆ２型の最密レイアウトも実現可能である。
【０００４】
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる不純物拡散層の一方がビット線に接続され、他方が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に設けた一方のソース／ドレイン電極に記憶素子が接続され、シリコンピラーの下部に設けた他方のソース／ドレイン電極にビット線が接続される。
このようなメモリセルのビット線を形成する方法としては、配線抵抗の低減の観点から、あらかじめ溝内に埋め込んだ導電材料（ビット線材料）をエッチングする方法が知られている（特許文献１）。また、あらかじめ溝内に形成した不純物拡散層を分断してビット線を形成する方法も知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2009-010366号公報
【特許文献２】特開2009-164597号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、溝内にあらかじめビット線材料を埋め込む方法においては、ビット線の配線抵抗値がばらつきやすいという問題があった。この問題について、以下、従来の半導体装置の製造方法を例に図２９、３０を用いて説明する。
従来の半導体装置の製造方法は、図２９に示すように、まず、第一シリコン窒化膜２０２をマスクに半導体基板２０１にビット線用の第一溝２０４を形成する。次いで、第一溝２０４の内面である側壁面２０４ａ及び底面２０４ｂにパッド絶縁膜２０５を形成する。次いで、ＣＶＤ法により第一溝２０４を完全に埋め込むようにビット線材料２０６ａを形成する。このとき、ビット線材料２０６ａ堆積時の表面のシーム形状に起因し、ビット線材料２０６ａ上面に凹部２５０が形成される。
【０００７】
次いで図３０に示すように、ビット線材料２０６ａをエッチバックし、第一溝２０４の底部のみにビット線材料埋設体２０６を設ける。このとき、ビット線材料２０６ａ上面に凹部２５０が形成されていることにより、エッチバック後もビット線材料埋設体２０６上面に凹部２５０の形状が反映される。そのため、凹部２５０を有するビット線材料埋設体２０６が形成される。
また、エッチバック前の凹部２５０の深さや幅は半導体基板２０１上の面内の位置により大きくばらつきがあるため、エッチバック後の凹部２５０の深さや幅にも大きなばらつきが生じる。ビット線材料埋設体２０６はビット線として機能するため、ビット線材料埋設体２０６の形状にばらつきが生じることによりビット線の配線抵抗値のばらつきが大きくなる。そのため、所定の動作特性を備えた半導体装置を形成することが困難となり、半導体装置の性能を高くすることができなかった。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、第一の方向に延在する第一溝を半導体基板に設けた後、前記第一溝内にビット線を形成する第一工程と、前記ビット線に含まれる不純物を前記半導体基板に拡散させて第一不純物拡散領域を形成する第二工程と、前記第一の方向に交差する第二の方向に沿って延在する第二溝を前記半導体基板に設けることで、前記第一不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第三工程と、前記第二溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する配線を前記第二溝内に形成する第四工程と、前記ピラー部の先端部に、第二不純物拡散領域を形成する第五工程と、を具備し、前記第一工程が、前記第一溝を完全に埋め込むように第一ビット線材料を形成した後に、前記第一ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第一ビット線材料をエッチバックすることにより第一ビット線材料埋設体を形成する工程と、前記第一溝内を完全に埋め込むように第二ビット線材料を形成した後に、前記第二ビット線材料表面を平坦化し、前記第一ビット線材料埋設体上に残るように前記第二ビット線材料をエッチバックすることにより第二ビット線材料埋設体を形成する工程と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法によれば、第一溝の内部を完全に埋め込むようにビット線材料を形成したのちに、ビット線材料上面を研磨、平坦化する。これにより、ビット線材料埋設体上面にビット線材料上面の平坦な形状が反映され、表面が平坦でかつ高さの等しいビット線材料埋設体が形成される。そのため、表面が平坦でかつ高さの等しいビット線が形成され、配線抵抗値のばらつきを防ぐことができる。これにより、所定の動作特性を備えた半導体装置を形成することができるとともに、半導体装置の性能を高めることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２】図２は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。
【図３】図３は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図４】図４は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図５】図５は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図６】図６は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図７】図７は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図８】図８は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図９】図９は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。
【図１０】図１０は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１１】図１１は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１２】図１２は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１３】図１３は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１４】図１４は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１５】図１５は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１６】図１６は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図１７】図１７は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第二の方向から見た断面模式図であり、（Ｂ）は半導体基板の平面模式図である。
【図１８】図１８は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図、（Ｃ）は半導体基板の平面模式図である。
【図１９】図１９は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図である。
【図２０】図２０は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図、（Ｃ）は半導体基板の平面模式図である。
【図２１】図２１は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）、（Ｂ）は半導体基板を第二の方向から見た断面模式図である。
【図２２】図２２は、第一の実施形態の半導体装置の製造方法における第一工程を説明する図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図、（Ｂ）（Ｃ）は半導体基板を第二の方向から見た断面模式図、（Ｄ）は半導体基板の平面模式図である。
【図２３】図２３は、第一の実施形態の半導体装置を示す図であって、（Ａ）は半導体基板を第一の方向から見た断面模式図であり、（Ｂ）は半導体基板を第二の方向から見た断面模式図であり、（Ｃ）は（Ａ）及び（Ｂ）のＺ２−Ｚ２’線に対応する平面断面図であり、（Ｄ）は（Ａ）及び（Ｂ）のＺ１−Ｚ１’線に対応する平面断面図である。
【図２４】図２４は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２５】図２５は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２６】図２６は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２７】図２７は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２８】図２８は、第二の実施形態の半導体装置の製造方法における第一工程を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図２９】図２９は、従来の半導体装置の製造方法を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【図３０】図３０は、従来の半導体装置の製造方法を説明する図であって、半導体基板を第一の方向から見た断面模式図である。
【発明を実施するための形態】
【００１１】
以下、本発明の第一の実施形態である半導体装置の製造方法について、図面を参照して説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
本実施形態の半導体装置の製造方法は、半導体基板１の第一溝４内に第一のビット線１１を形成する第一工程と、第二のビット線材料埋設体１０に含まれる不純物を半導体基板１に拡散させて第一不純物拡散領域１３を形成する第二工程と、半導体基板１に第二溝１５を設けて、第一不純物拡散領域１３を包含するピラー部１ｂを形成する第三工程と、第二溝１５の側壁面にゲート絶縁膜１６を形成してから、第二溝１５内に配線１７を形成する第四工程と、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する第五工程から概略構成されている。以下、各工程について、Ｎチャネル型の縦型ＭＯＳトランジスタを配置してＤＲＡＭのメモリセルを形成する例を具体例として説明する。
【００１３】
図１〜図２３に、第一の実施形態の工程図を示す。ここでは、半導体基板１主面と平行な平面で見て、ワード線（配線１７）が延在する方向を第一の方向（Ｘ方向）、ビット線（第一のビット線１１）が延在する方向をＹ方向とする。また、図１、図２（Ａ）、図３〜図８、図９（Ａ）、図１０〜図１６、図２２（Ａ）、および図２３（Ａ）は本実施形態の製造方法で形成した半導体装置５０を第一の方向（Ｘ方向）に沿って垂直に切った断面図である。また、図１７（Ａ）〜図２１（Ａ）は半導体装置５０を第二の方向（Ｙ方向）に沿って垂直に切った断面図であり、図１８（Ｂ）〜図２１（Ｂ）、図２２（Ｃ）はＹ方向に沿った線で切った半導体基板１に対して垂直な断面図、図２（Ｂ）、図９（Ｂ）、図１７（Ａ）、図１８（Ｃ）、図２０（Ｃ）、図２２（Ｄ）は半導体基板１主面の平面模式図、図２３（Ｃ）、（Ｄ）は半導体基板１主面に対して平行な平面で切った平面断面図である。
【００１４】
［第一工程］
第一工程はさらに、第一の方向に延在する第一溝４を半導体基板１に設ける工程と、第一ビット線材料埋設体６と第二ビット線材料埋設体１０を順次形成することにより第一溝４内に第一のビット線１１を形成する工程と、から概略構成されている。
【００１５】
先ず、図１に示すように、半導体基板１上に、後述する第一溝４を形成する際のマスクとなる窒化シリコン（Ｓｉ３Ｎ４）からなる第一シリコン窒化膜２を、例えば５０ｎｍの厚みで形成する。また、半導体基板１としては、例えばＰ型のシリコン基板を用いることが好ましい。半導体基板１はシリコン基板に限定されず、ゲルマニウム材料を含んだシリコン基板等を用いることもできる。
【００１６】
次に、図２（Ａ）、（Ｂ）に示すように、第一シリコン窒化膜２上に、第一フォトレジストマスク３を形成する。図２（Ｂ）は半導体基板１の平面模式図であり、図２（Ａ）は図２（Ｂ）をＸ−Ｘ’線に沿って切った断面模式図である。第一フォトレジストマスク３は、第一溝４を形成するためのマスクであって、図２（Ｂ）に示すように第二の方向Ｙに延在するストライプ状の構造とする。また、第一フォトレジストマスク３の寸法は、たとえばＸ方向に例えば幅５０ｎｍ、間隔５０ｎｍで並ぶように形成する。
【００１７】
次いで、第一フォトレジストマスク３をマスクにして、第一シリコン窒化膜２及び半導体基板１を順次異方性ドライエッチングする。これにより、半導体基板１に第一の方向に延在し、第二の方向に５０ｎｍ間隔で並ぶ第一溝４が形成される。第一溝４の深さは、例えば半導体基板１の上面から約２５０ｎｍの深さとする。これにより、隣接する第一溝４同士に挟まれ、Ｙ方向に延在する壁形状のピラー部１ａが形成される。
【００１８】
次に、図３に示すように、第一フォトレジストマスク３を除去した後、第一溝４の内面である側壁面４ａ及び底面４ｂにパッド絶縁膜５を形成する。パッド絶縁膜５は、例えばシリコン酸化膜（ＳｉＯ２）からなり、熱酸化法によって約７ｎｍ程度の膜厚に形成する。また、パッド絶縁膜５の形成方法は熱酸化法に限らず、ＣＶＤ法などを用いてもよい。
【００１９】
次に、リンなどの不純物をドープした第一ビット線材料６ａを、第一溝４を完全に埋め込むように形成する。第一ビット線材料６ａはビット線を構成する材料となる。第一ビット線材料６ａはＣＶＤ法により形成し、その膜厚は第一溝４を完全に埋め込めるように、たとえば１００ｎｍ程度の膜厚で形成する。これにより、第一溝４は第一ビット線材料６ａによって完全に埋められ、かつ半導体基板１は第一ビット線材料６ａによって完全に覆われた状態になる。
【００２０】
このとき、第一ビット線材料６ａの膜厚は、第一溝４の深さに応じて、第一溝４を埋めることができるような膜厚で、かつ、厚くなり過ぎないような値に適宜設定することが好ましい。これにより、成膜時の膜厚のばらつきを防ぎ、後述する第一ビット線材料埋設体６の高さのばらつきを防ぐことができる。
【００２１】
一方、第一ビット線材料６ａの膜厚を厚くしすぎると成膜時の膜厚のばらつきが大きくなりやすいため好ましくない。また、膜厚が厚くなることにより、後述する第一ビット線材料６ａのエッチバックの際、エッチング量が多くなることにより、第一ビット線材料埋設体６の高さのばらつきが大きくなる。また、膜厚を厚くすることによりスループットや製造性が低下する。
【００２２】
第一ビット線材料６ａの形成により、第一の凹部５０が第一ビット線材料６ａの上面の第一溝４の中央部分に対応する位置に形成される。第一の凹部５０は第一ビット線材料６ａを溝内に形成する際のシーム形状に起因したものであり、その断面形状はＶ字状であり、窪みの深さ及び窪みの断面形状は、第一溝４の幅の大きさや、第一溝４の位置のばらつきに応じて変動する。
【００２３】
次に、図４に示すように、第一ビット線材料６ａ表面を平坦化する。まず、たとえばＣＭＰ法により、第一ビット線材料６ａ上面を、例えば５０ｎｍ程度研磨する。これにより、第一の凹部５０は研磨除去され、第一ビット線材料６ａ上面を平坦化するとともに、高さを揃えることができる。これにより、後述する工程において、高さと形状の等しい第一ビット線材料埋設体６を形成することができる。そのため、高さと形状の等しい第一のビット線１１を形成することができる。
【００２４】
また、このとき、第一シリコン窒化膜２上面が露出するまで第一ビット線材料６ａ上面を研磨することが特に好ましい。第一シリコン窒化膜２を露出させることにより、後述する図５の第一ビット線材料埋設体６を形成する工程において、第一シリコン窒化膜２をマスクに用いて第一ビット線材料６ａをエッチバックすることができる。そのため、第一ビット線材料６ａ上面の平らな形状を、より効果的に第一ビット線材料埋設体６上面に反映させることができる。
【００２５】
また、第一ビット線材料６ａ上面を第一シリコン窒化膜２上面が露出するまで研磨することにより、半導体基板１全面における第一ビット線材料６ａの高さを確実に揃えることができる。そのため、後述する工程における第一ビット線材料埋設体６形成の際に、第一ビット線材料埋設体６の高さのばらつきを、より効果的に抑えることができる。
【００２６】
次に、図５に示すように、第一溝４の底部に第一ビット線材料６ａが残るように、ドライエッチング（エッチバック）を行う。これにより、埋め込まれた第一ビット線材料６ａからなる第一ビット線材料埋設体６が形成される。このときの第一ビット線材料埋設体６の厚みはたとえば、第一溝４の底面４ｂからｈ１＝約８０ｎｍになるようにエッチバックすればよい。第一ビット線材料埋設体６は、後述する図７（Ａ）での工程でさらにエッチバックされ、ビット線（第一のビット線１１）の下部を構成する。
【００２７】
このとき、第一ビット線材料６ａ上面を予め平坦化しておくことにより、第一ビット線材料埋設体６上面を概略平坦な形状で形成することができる。これは第一ビット線材料６ａの上面形状が第一ビット線材料埋設体６の上面形状に反映されるためである。また、予め第一ビット線材料６ａ上面を平坦化しておくことにより、半導体基板１の位置による第一ビット線材料埋設体６の上面高さのばらつきも抑制することができる。また、前述した工程において、第一シリコン窒化膜２上面が露出するまで第一ビット線材料６ａ上面を研磨することにより、第一ビット線材料６ａは第一シリコン窒化膜２をマスクとしてエッチバックされる。そのため、第一ビット線材料６ａ上面の平らな形状を、より効果的に第一ビット線材料埋設体６上面に反映させることができる。
【００２８】
次に、図６に示すように、第一シリコン窒化膜２、第一ビット線材料埋設体６及び第一溝４の側壁面４ａ上のパッド絶縁膜５を覆うように第二シリコン窒化膜７を形成する。第二シリコン窒化膜７は例えば、ＣＶＤ法によって約７ｎｍの厚みで形成するとよい。また、第二シリコン窒化膜７の膜厚は、第一溝４が埋め込まれない程度の厚みとする。また、第二シリコン窒化膜７の材質はシリコン窒化膜に限られず、パッド絶縁膜５とエッチング速度比が異なる材質からなるものであればよい。
【００２９】
次いで、第二シリコン窒化膜７をエッチバックし、第一溝４の側壁面４ａに、パッド絶縁膜５を介して第二シリコン窒化膜７からなる第一サイドウオール膜７ａを形成する。このとき、第二シリコン窒化膜７をエッチバックすることによって、第一ビット線材料埋設体６の上面が露出する。
【００３０】
次に、図７に示すように、第一ビット線材料埋設体６の表面（一部）をエッチバックし、第一ビット線材料埋設体６の厚みを３０ｎｍ程度下げる。これにより、第一ビット線材料埋設体６の高さは第一溝４の底面４ｂからｈ２＝５０ｎｍの厚みとなる。なお、エッチバック後に残存した第一シリコン埋設体６は、第一のビット線１１の下層部分を構成する。
このとき、エッチバックは第一溝４の幅方向にも等方的にエッチングが進む条件で行う。このときのエッチングは、アンモニア過水液や硫酸過水液などを用いた湿式エッチングで行うことが好ましい。また、エッチング方法として、等方性成分を強めたドライエッチング法を用いてもよい。
【００３１】
このとき、第一ビット線材料６ａ上面を予め平坦化しておくことにより、第一ビット線材料埋設体６上面を概略平坦な形状で形成することができる。これは第一ビット線材料６ａの上面形状が第一ビット線材料埋設体６の上面形状に反映されるためである。また、予め第一ビット線材料６ａ上面を平坦化しておくことにより、半導体基板１の位置による第一ビット線材料埋設体６の上面高さのばらつきも抑制することができる。そのため、最終的に形成される第一のビット線１１の配線抵抗のばらつきを防ぐことができる。
【００３２】
このように、第一ビット線材料埋設体６の上部をエッチバックすることにより、第一サイドウオール膜７ａの下端部７ｂよりも下側に位置するパッド絶縁膜５の一部が露出する。この第一サイドウオール膜７ａの下端部７ｂと第一ビット線材料埋設体６の上面との間の、絶縁膜５の露出した部分の一方側を第一の空隙部ａ、他方側を第二の空隙部ｂとする。第一の空隙部ａおよび第二の空隙部ｂの高さｈ２１は、たとえば約３０ｎｍ程度で形成される。
【００３３】
次に、図８に示すように、第一溝４内を埋め込むと共に第一シリコン窒化膜２を覆う塗布系の平坦化膜８を８０ｎｍ程度の膜厚で形成する。平坦化膜８の材料としては有機系の膜が好ましく、たとえば有機系の反射防止膜（ＢＡＲＣ）などを用いることができる。
【００３４】
次に、図９（Ａ）、（Ｂ）に示すように、平坦化膜８上に、第一の方向Ｙに延在する第二フォトレジストマスク９を形成する。図９（Ｂ）は、半導体基板１上部から見た平面模式図であり、図９（Ａ）は、図９（Ｂ）をＸ−Ｘ’線に沿って切った断面模式図である。
第二フォトレジストマスク９は、第一溝４及び第一シリコン窒化膜２上に渡って、第一溝４及び第一シリコン窒化膜２をそれぞれ半分づつ覆う位置に形成する。第二フォトレジストマスク９は、たとえば幅５０ｎｍ程度、間隔５０ｎｍ程度とする。
【００３５】
次に、図１０に示すように、第二フォトレジストマスク９をマスクにして平坦化膜８をドライエッチングする。これにより平坦化膜８をパターニングし、第一溝４内の第一ビット線材料埋設体６の上面のおよそ半分の領域を露出させる。このときのドライエッチング条件は、第一シリコン窒化膜２及び第一サイドウオール膜７ａが除去されないように、エッチング選択比が確保される条件で行う。
また、このドライエッチングにより、第一サイドウオール膜７ａの下側の空隙部ｂに隣接するパッド絶縁膜５を露出させる。第二フォトレジストマスク９で保護された第一サイドウオール膜７ａの下側の空隙部ａの部分は、平坦化膜８で覆われたまま露出されないようにする。
【００３６】
尚、第二フォトレジストマスク９と平坦化膜８の間に、酸化膜や窒化膜などの中間層（ハードマスク層）を成膜して、第二フォトレジストマスク９をマスクにしてこれら中間層をエッチングし、更に中間膜をマスクにして平坦化膜８をエッチングしても良い。
【００３７】
また、ここでは第一溝４内の第一ビット線材料埋設体６を半分露出させるパターンを平坦化膜８により形成したが、図９（Ａ）の工程に示す第二フォトレジストマスク９の形成工程において第一溝４内を半分開口させるフォトレジストパターンが形成可能な場合には、平坦化膜８を用いずフォトレジストマスクによって第一ビット線材料埋設体６を半分露出させるパターンを形成することが好ましい。平坦化膜８を用いることなくフォトレジストマスクにより直接第一サイドウオール膜７ａをパターニングすることにより、平坦化膜８形成工程および平坦化膜８のエッチング工程を削減することができる。そのため、半導体装置の製造コストを低減化することが可能となる。
【００３８】
次に、図１１に示すように、図１０（Ａ）に示す工程で露出させた空隙部ｂに隣接するパッド絶縁膜５を、湿式エッチングにより除去する。このときの湿式エッチングは薬液としてＨＦを用い、たとえば約１５ｎｍのシリコン酸化膜を除去する相当量のエッチングを行う。なお、このときのエッチングは、ＨＦガスなどを用いた等方性のドライエッチングでもよい。
【００３９】
これにより、第一サイドウオール膜７ａ及び第一ビット線材料埋設体６がマスクとなり、空隙部ｂに隣接したパッド絶縁膜５がエッチングされる。これにより、パッド絶縁膜５を開口するコンタクトホール５ａが形成される。また、コンタクトホール５ａにより、第一溝４の側壁面４ａが露出する。このようにして、第一ビット線材料埋設体６よりも上側の位置に、第一溝４の一方の側壁面４ａの一部を露出させるコンタクトホール５ａが形成される。
【００４０】
次に、図１２に示すように、第二フォトレジストマスク９及び平坦化膜８をそれぞれ、レジスト剥離液及びアッシングにより除去する。次いで、第一サイドウオール膜７ａをエッチング除去し、パッド絶縁膜５を露出させる。このとき、第一サイドウオール膜７ａは、熱燐酸液を用いた湿式エッチングにより除去する。また、第一サイドウオール膜７ａのエッチングの際、第一シリコン窒化膜２の上部もエッチングされる。
【００４１】
次に、図１３に示すように、第一溝４を完全に埋め込むように第二ビット線材料１０ａを形成する。まず、ＣＶＤ法により、不純物として砒素が含まれた膜を例えば膜厚１００ｎｍで形成する。このとき、第二ビット線材料１０ａに含有させる不純物は砒素に限られず、リンを用いても構わない。
【００４２】
これにより、第一溝４は第二ビット線材料１０ａによって完全に埋められ、かつ半導体基板１は第二ビット線材料１０ａによって完全に覆われた状態になる。このとき、第二ビット線材料１０ａの膜厚は、第一溝４の深さに応じて、第一溝４を埋めることができるような膜厚で、かつ、厚くなり過ぎないような値に適宜設定することが好ましい。これにより、成膜時の膜厚のばらつきを防ぎ、後述する第二ビット線材料埋設体１０の高さのばらつきを防ぐことができる。これにより、断面形状Ｖ字状の第二の凹部５１が第二ビット線材料１０ａの上面の第一溝４の中央部分に対応する位置に形成される。
【００４３】
次に、図１４に示すように、第二ビット線材料１０ａ表面を平坦化する。この工程は、第一ビット線材料６ａ上面を平坦化させた工程と同様であり、その詳細については省略する。ここでは、第二ビット線材料１０ａ上面を例えば５０ｎｍ程度研磨する。これにより、第二の凹部５１は研磨除去され、第二ビット線材料１０ａ上面を平坦化するとともに、高さを揃えることができる。これにより、後述する工程において、高さと形状の等しい第二ビット線材料埋設体１０を形成することができる。そのため、高さと形状の等しい第一のビット線１１を形成することができる。
【００４４】
また、このとき、第二ビット線材料１０ａ上面は第一シリコン窒化膜２上面が露出するまで研磨することが特に好ましい。第二ビット線材料１０ａ上面を第一シリコン窒化膜２上面が露出するまで研磨することにより、半導体基板１全面における第二ビット線材料１０ａの高さを確実に揃えることができる。そのため、後述する工程における第二ビット線材料埋設体１０形成の際に、第二ビット線材料埋設体１０の高さのばらつきを、より効果的に抑えることができる。
【００４５】
次に、図１５に示すように、ドライエッチング技術を用いて、第二ビット線材料１０ａを、およそｈ３＝５０ｎｍ程度の厚みで第一ビット線材料埋設体６の上に残るようにエッチバックを行う。これにより、第二ビット線材料１０ａからなる第二ビット線材料埋設体１０が形成される。このときのドライエッチングの条件は、図５（Ａ）の工程で示した条件を用いることができる。
この工程を経て、５０ｎｍの厚みのドープドビット線材料（不純物を含有したビット線材料）からなるからなる第一ビット線材料埋設体６と、５０ｎｍの厚みのドープドビット線材料からなる第二ビット線材料埋設体１０とが積層された、およそ１００ｎｍの高さの第一のビット線１１（ビット線）が形成される。
【００４６】
第二ビット線材料埋設体１０は、図１１に示す工程において形成されたコンタクトホール５ａを介して、半導体基板１と接続される。第一のビット線１１は、下側の第一ビット線材料埋設体６を構成するドープドビット線材料とその上側の第二ビット線材料埋設体１０を構成するドープドビット線材料とからなり、第一のビット線１１と半導体基板１とのコンタクトは、第一のビット線１１の上層である第二ビット線材料埋設体１０と半導体基板１との接触で形成する構造をとる。
【００４７】
このとき、第二ビット線材料１０ａ上面を予め平坦化しておくことにより、第二ビット線材料埋設体１０上面を概略平坦な形状で形成することができる。これは第二ビット線材料１０ａの上面形状が第二ビット線材料埋設体１０の上面形状に反映されるためである。また、予め第二ビット線材料１０ａ上面を平坦化しておくことにより、半導体基板１の位置による第二ビット線材料埋設体１０の上面高さのばらつきも抑制することができる。
【００４８】
［第二工程］
次に、第二工程では、第二ビット線材料埋設体１０に含まれる不純物を半導体基板１に拡散させて第一不純物拡散領域１３を形成する。
図１６に、第二工程の工程図を示す。図１６（Ａ）は、半導体基板１を第一の方向から見た断面模式図である。
【００４９】
第二工程では、図１６に示すように、まず、第一溝内の第一のビット線１１上に、第一溝４を埋めるビット線上絶縁膜を例えばＣＶＤ法などにより形成する。ビット線上絶縁膜埋設体１２の材料としては、例えばポリシラザン等の塗布系のＳＯＤ膜を用いることが好ましく、例えば２００ｎｍの厚みに成長させると良い。このとき、ビット線上絶縁膜の材料はＳＯＤ膜に限られず、シリコン酸化膜やＢＰＳＧ膜などを用いても構わない。
【００５０】
次いで、たとえばＣＭＰ法により、マスク窒化膜２が露出するまでビット線上絶縁膜の上面を研磨する。これにより、ビット線上絶縁膜からなるビット線上絶縁膜埋設体１２が形成される。ビット線上絶縁膜埋設体１２は第一溝内に埋め込まれ、Ｙ方向に延在した構成となる。
【００５１】
次に、熱処理を行い、ビット線上絶縁膜埋設体１２のアニールを行うと共に、第二ビット線材料埋設体１０に含有されているＮ型不純物（砒素）を半導体基板１に拡散させる。これにより、Ｎ型の第一不純物拡散領域１３が形成される。不純物は約３０ｎｍの深さまで半導体基板１中に拡散され、これにより、上方向、横方向、下方向に約３０〜４０ｎｍの広がりを持つ第一不純物拡散領域１３が形成される。熱処理は、たとえばランプ加熱による急速熱処理法を用いることができ、例えば１０００℃、１０秒の条件で行うことができる。
【００５２】
［第三工程］
次に、第三工程では、第一の方向に交差する第二の方向に沿って第二溝１５を半導体基板１に設けて、第一不純物拡散領域１３を包含するピラー部１ｂを形成する。
図１７及び図１８に第三工程の工程図を示す。図１７（Ａ）は、半導体基板を第二の方向から見た断面模式図であり、図１７（Ｂ）は、半導体基板の平面模式図である。図１７（Ｂ）におけるＹ−Ｙ’線に対応する断面図が図１７（Ａ）になる。また、図１８（Ｂ）及び（Ｃ）は半導体基板を第二の方向から見た断面模式図であり、図１８（Ｄ）は半導体基板１の平面模式図である。図１８（Ｄ）のＹ１−Ｙ１’線に対応する断面図が図１８（Ｂ）であり、図１８（Ｄ）のＹ２−Ｙ２’線に対応する断面図が図１８（Ｃ）である。
【００５３】
まず、図１７（Ａ）、（Ｂ）に示すように、ビット線上絶縁膜埋設体１２及び第一シリコン窒化膜２上に、第三フォトレジストマスク１４を形成する。第三フォトレジストマスク１４は、第二溝を形成するためのマスクであって、図１７（Ｂ）に示すように第一の方向Ｘに延在するストライプ状の構成とする。第三フォトレジストマスク１４は、例えばＹ方向に幅５０ｎｍ、間隔５０ｎｍの寸法で形成する。
【００５４】
次いで、図１８（Ａ）、（Ｂ）、（Ｃ）に示すように、第三フォトレジストマスク１４をマスクにして、たとえば四フッ化炭素（ＣＦ４）を含むガスにより、ビット線上絶縁膜埋設体１２を１８０ｎｍ程度ドライエッチングする。このとき、第二溝１５の底面１２ａに第一のビット線１１（ビット線）が露出しないようにドライエッチングを行う。これにより、第一のビット線１１の上に約２０ｎｍのビット線上絶縁膜埋設体１２が残留し、また、Ｙ方向に延在するピラー部１ｂが形成される。
【００５５】
これにより、ビット線上絶縁膜埋設体１２は第二溝１５により分断された構成となる。また、このエッチングにより、半導体基板１上の第一シリコン窒化膜２は除去され、半導体基板１（ピラー部１ｂ）上面が露出する。
ビット線上絶縁膜埋設体１２のエッチングは例えば、四フッ化炭素（ＣＦ４）を含むガスをエッチングガスとするドライエッチングで行う。尚、ビット線上絶縁膜１２のエッチングと第一シリコン窒化膜２のエッチングは同時に行っても、順次行ってもどちらでもかまわない。
【００５６】
引き続き、図１８（Ａ）に示すように、塩素（Ｃｌ２）を含むガスを用いて、第一シリコン窒化膜２の下に存在していた半導体基板１を１３０ｎｍの深さまでエッチングする。これにより、第二の方向Ｙに延在する第二溝１５が形成される。また、ピラー部１ｂは、先の工程で形成した第一溝４と、半導体基板１を平面視して第一溝４に直交する第二溝１５に区画された平面視矩形形状の構成となる。ピラー部１ｂは、第一の方向Ｘ及び第二の方向Ｙに沿ってマトリックス状に複数形成される。
このとき、半導体基板１のエッチング後の底面１ａの位置と、ビット線上絶縁膜埋設体１２のエッチング後の底面１２ａの位置とは、ほぼ面一にすることが好ましい。
【００５７】
以上のように、ビット線上絶縁膜埋設体１２及び半導体基板１を順次エッチングすることにより、第二溝１５を形成する方法を説明したが、半導体基板１をエッチングした後にビット線上絶縁膜埋設体１２をエッチングしてもかまわない。また、半導体基板１とビット線上絶縁膜埋設体１２を同時にエッチングすることにより第二溝１５を形成しても良い。
【００５８】
［第四工程］
次に、第四工程では、第二溝１５の側壁面（ピラー部の側壁面１ｃ）にゲート絶縁膜１６を形成してから、ゲート絶縁膜１６を介してピラー部１ｂに対向する配線１７を第
２溝１５内に形成する。
図１９及び図２０に、第四工程の工程図を示す。図１９（Ａ）及び図１９（Ｂ）は半導体基板１を第二の方向Ｙから見た断面模式図である。また、図２０（Ａ）及び（Ｂ）は半導体基板１を第二の方向から見た断面模式図であり、図２０（Ｃ）は半導体基板１の平面模式図である。図２０（Ｃ）のＹ１−Ｙ１’線に対応する断面図が図２０（Ａ）であり、図２０（Ｃ）のＹ２−Ｙ２’線に対応する断面図が図２０（Ｂ）である。
【００５９】
先ず図１９（Ａ）、（Ｂ）に示すように、第三フォトレジストマスク１４を除去する。次に、第二溝１５によって露出されたピラー部１ｂの側面１ｃと半導体基板１の底面１ａとに渡って、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６は例えばシリコン酸化膜で構成され、熱酸化法によって形成され、膜厚は例えば約５ｎｍにすると良い。また、ゲート絶縁膜１６の材料はシリコン酸化膜に限らず、シリコン酸窒化膜（ＳｉＯＮ）を用いても良い。また、高誘電率膜（Ｈｉｇｈ−Ｋ膜）などをＣＶＤ法などを用いて形成してもよい。
次に、配線用の導電膜１７ａを全面に形成する。導電膜１７ａは例えば、リンを含むドープドシリコン膜をＣＶＤ法によって１５ｎｍの厚みで形成する。また、導電膜１７
ａの材料はドープドシリコン膜に限られず、タングステンシリサイド膜や高融点金属膜などを用いてもよい。
【００６０】
次に、図２０（Ａ），（Ｂ），（Ｃ）に示すように、ドライエッチング技術を用いて導電膜１７ａをエッチバックし、ピラー部１ｂの側壁面１ｃに対向するゲート電極（ワード線）１７ｂを形成する。ゲート電極１７ｂの高さは約１００ｎｍに形成する。図２０（Ｃ）は、この工程において、半導体基板１上部から見た平面図である。また、図２０（Ｃ）を、Ｙ１−Ｙ１’線で切った断面模式図が図２０（Ａ）、Ｙ２−Ｙ２’で切った断面模式図が２０（Ｂ）である。
【００６１】
ゲート電極１７ｂの高さ寸法は、ゲート電極１７ｂにおけるゲート長となる。また、ゲート電極１７ｂの高さは、エッチバックの量の制御により調整することができる。また、ピラー部１ｂの先端部では、側壁面１ｃが高さ方向に長さ３０ｎｍにわたって露出される。
【００６２】
図２０（Ａ），（Ｂ）に示すように、ゲート電極１７ｂは、ピラー部１ｂの側壁面１ｃからビット線上絶縁膜埋設体１２の側壁に渡って形成され、半導体基板１を平面視したときに第一の方向Ｘに延在する配線１７を構成する。また、配線１７のうち、ゲート絶縁膜１６を介してピラー部１ｂとＹ方向で対向する部分がゲート電極１７ｂとなる。互いにピラー部１ｂと対向するゲート電極１７ｂは同電位に設定し、１つの配線層として用いることができる。また、このゲート電極１７ｂはワード線として機能する。
【００６３】
［第五工程］
次に、第五工程では、ピラー部１ｂの先端部に、第二不純物拡散領域１９を形成する。
図２１及び図２２に、第五工程の工程図を示す。図２１（Ａ）及び図２１（Ｂ）は半導体基板１を第二の方向から見た断面模式図である。
また、図２２（Ａ）は半導体基板を第一の方向Ｘから見た断面模式図であり、図２２（Ｂ）及び図２２（Ｃ）は半導体基板を第二の方向Ｙから見た断面模式図であり、図２２（Ｄ）は半導体基板１の平面模式図である。また、図２２（Ｄ）におけるＸ−Ｘ’線に対応する断面図が図２２（Ａ）、Ｙ１−Ｙ１’線に対応する断面図が図２２（Ｂ）であり、Ｙ２−Ｙ２’線に対応する断面図が図２２（Ｃ）である。
【００６４】
第五工程では、まず図２１に示すように、第二溝１５を埋める第一層間絶縁膜１８を形成する。第一層間絶縁膜１８は例えばポリシラザン等の塗布系ＳＯＤ膜で形成し、膜厚は例えば２００ｎｍとする。第一層間絶縁膜１８の材料はＳＯＤ膜に限られず、シリコン酸化膜やＢＰＳＧ膜などをＣＶＤ法で形成してもよい。
【００６５】
次いで、ＣＭＰ法を用いて第一層間絶縁膜１８上面を研磨除去し、第一シリコン窒化膜２を露出させる。ＣＭＰ処理によって、第一シリコン窒化膜２の上面からビット線上絶縁膜１２の上面に渡って面一の面が形成される。なお、ＣＭＰ法に代えて、ドライエッチング技術を用いたエッチバック法を行ってもよい。
【００６６】
次に、図２２（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、第一シリコン窒化膜２をエッチングにより除去して、ピラー部１ｂの先端部を露出させる。
まず、第一シリコン窒化膜２をエッチングにより除去する。第一シリコン窒化膜２のエッチングとしては、熱燐酸液を用いた湿式エッチングを用いることができる。
次いで、ピラー部１ｂの先端部にＮ型不純物を導入する。例えば、砒素をイオン注入法により、たとえばエネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２の条件で導入する。このようにしてピラー部１ｂの先端部に第二不純物拡散層１９が形成される。おこのとき、不純物は砒素に限定されず、燐を用いてもかまわない。
【００６７】
次いで熱処理を行い、ピラー部１ｂに導入した不純物を活性化させる。熱処理は例えば、急速熱処理法を用いて９００℃、３０秒の条件で行う。この熱処理によって、第一不純物拡散層１３、第二不純物拡散層１９はそれぞれ、熱拡散して広がる。これにより第一不純物拡散層１３は半導体基板１中に約６０ｎｍの広がりをもった領域を形成し、ゲート電極１７ｂの下端に対向する半導体基板１まで拡散する。これにより、第一不純物拡散層１３、第二不純物拡散層１９はそれぞれ、縦型ＭＯＳトランジスタのソース／ドレイン電極として機能する。
【００６８】
次いで、リンを導入したドープドシリコン膜を、第一シリコン窒化膜２が除去された部分に埋め込み、第一層間絶縁膜１８の上面を覆うように形成する。このとき、ドープドシリコン膜の膜厚は例えば２００ｎｍとする。その後、ＣＭＰ法を用いて、第一層間絶縁膜１８の上面が露出するまでドープドシリコン膜を研磨除去する。このようにして、ピラー部１ｂの上にコンタクトプラグ２０を形成する。なお、ＣＭＰ法に代えて、ドライエッチング技術を用いたエッチバック法によってドープドシリコン膜の一部を除去することで、コンタクトプラグ２０を形成してもよい。以上により、ピラー部１ｂ、ゲート電極１７ｂ及び第一、第二不純物拡散領域１３、１９を具備する縦型トランジスタが完成する。
【００６９】
次に、図２３（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、コンタクトプラグ２０に接続するキャパシタ３０を形成する。
図２３（Ａ）は図２３（Ｄ）をＸ−Ｘ’線に沿って切った断面図、図２３（Ｂ）は図２３（Ｃ）をＹ−Ｙ’線に沿って切った断面図、図２３（Ｃ）はゲート電極１７ｂが存在する位置（Ｚ２−Ｚ２’）で基板主面に平行な平面で切った断面図、図２３（Ｄ）は第二ビット線材料埋設体１０が存在する位置（Ｚ１−Ｚ１’）で半導体基板１主面に平行な平面で切った断面図である。
【００７０】
まず、底部を有し、上部が開口した中空円筒状の形状（シリンダー型）の第一キャパシタ電極２１を形成する。第一キャパシタ電極２１の構成材料としては、例えば窒化チタン膜を用いることができる。
次に、ＡＬＤ法により、第一キャパシタ電極２１の全面を覆うようにキャパシタ絶縁膜２２を形成する。キャパシタ絶縁膜２２の構成材料としては、例えばＺｒＯ２膜を用いることができるが、キャパシタ絶縁膜２２の構成材料はこれに限定されず、Ａｌ２Ｏ５、ＨｆＯ２などの高誘電率膜やそれらの積層膜を用いることができる。
【００７１】
次に、第一キャパシタ電極２１及びキャパシタ絶縁膜２２を覆うように第二キャパシタ電極２３を形成する。第二キャパシタ電極２３の構成材料は窒化チタン膜を用いることができる。
第二キャパシタ電極２３を形成後、第二キャパシタ電極２３上に第二層間絶縁膜２４を形成する。第二層間絶縁膜２４の構成材料としてはシリコン酸化膜などを用いることができる。これにより、第一キャパシタ電極２１、キャパシタ絶縁膜２２および第二キャパシタ電極２３からなるキャパシタ３０が形成される。
【００７２】
次に、第二層間絶縁膜２４上に配線層２５をパターニング形成する。配線層２５としては、チタン膜と窒化チタン膜とアルミニウム膜を積層した膜を用いることができる。
次に、配線層２５を覆うように第三層間絶縁膜２６を形成する。第三層間絶縁膜２６の材料としては、シリコン酸化膜などを用いることができる。
以上により、本実施形態の半導体装置が完成する。
【００７３】
本発明の半導体装置の製造方法によれば、第一溝４の内部を完全に埋め込むように第一ビット線材料６ａを形成したのち、ＣＭＰにより第一ビット線材料６ａ上面の第一の凹部５０がなくなるまで第一ビット線材料６ａ上面を研磨、平坦化する。これにより、第一ビット線材料６ａをエッチバックする際に、第一ビット線材料埋設体６上面に第一ビット線材料６ａ上面の平坦な形状が反映される。そのため、表面が平坦でかつ高さの等しい第一ビット線材料埋設体６を形成することができる。これにより、同じ形状で高さの等しいビット線（第一のビット線１１）を形成することができる。
これにより、ビット線の配線抵抗値のばらつきが生じず、所定の動作特性を備えた半導体装置を形成することができる。そのため、半導体装置の性能を高めることが可能となる。
【００７４】
本実施形態の半導体装置の製造方法によれば、第一溝４の内面にパッド絶縁膜５を形成し、第一ビット線材料埋設体６より上側の位置においてコンタクトホール５ａを設け、第一ビット線材料埋設体６上に第二ビット線材料埋設体１０を積層することで、第一のビット線１１のうち第二ビット線材料埋設体１０のみをコンタクトホール５ａを介して半導体基板１に接触させることができる。その後、熱拡散を行うことで、半導体基板１に第一不純物拡散領域１３を確実に形成することができる。
【００７５】
更に、本実施形態の半導体装置の製造方法によれば、第一ビット線材料埋設体６を形成した後、パッド絶縁膜５とエッチング速度比が異なる材質からなるサイドウオール膜７ａを第一溝４の内面に形成し、次いで第一ビット線材料埋設体６を一部エッチングしてパッド絶縁膜５の一部を露出させてからコンタクトホール５ａを設けるので、第一ビット線材料埋設体６及びサイドウオール膜７ａをコンクトホール５ａ形成時のマスクとして利用できる。これにより、加工が比較的行いにくいピラー部１ｂの側壁面にコンタクトホール５ａが位置するにもかかわらず、コンタクトホール５ａの設置位置や寸法を精度良く制御することができ、特性が安定した半導体装置を製造することができる。
【００７６】
更にまた、本実施形態の半導体装置の製造方法によれば、第一溝４と第二溝１５とに区画された複数のピラー部１ｂを第一の方向Ｙ及び第二の方向Ｘに沿ってマトリックス状に形成するので、半導体装置の集積度をより高めることができる。
【００７７】
また、第四工程において、ピラー部１ｂの第一の方向Ｙの両側に、ゲート絶縁膜１６を介して一対の配線１７を形成するので、ダブルゲート型のトランジスタを容易に形成することができる。
【００７８】
更に、第二工程において、第一溝４内の第一のビット線１１上に、第一溝４を埋めるビット線上絶縁膜１２を形成してから、第二ビット線材料埋設体１０に含まれる不純物を半導体基板１に熱拡散させるので、熱拡散時に第二ビット線材料埋設体１０の表面が酸化される恐れがない。これにより、第一のビット線１１の一部である第二ビット線材料埋設体１０の断面積が減少する虞がなく、第一のビット線１１の比抵抗の増大を防止できる。
【００７９】
また、本実施形態の半導体装置によれば、ピラー部１ｂの基端部において第一のビット線と第一不純物拡散領域とが接触し、また、ピラー部１ｂの先端部に第二不純物拡散領域１９が設けられるので、ボディ領域の長さを十分に確保することができ、短チャネル効果を抑制できる。
【００８０】
更に、本実施形態の半導体装置によれば、第一のビット線１１とピラー部１ｂとを分離するパッド絶縁膜５をピラー部１ｂの一側面１ｃに形成する一方、パッド絶縁膜５にコンタクトホール５ａが設ける。このコンタクトホール５ａを介して第一のビット線１１の半導体層１０と第一不純物拡散領域１３とを接触させることにより、第一のビット線１１を半導体基板１から絶縁分離させつつ第一不純物拡散領域１３に接触させることができる。そのため、コンタクトプラグが不要となり、半導体装置の集積度を高めることができる。
【００８１】
また、複数のピラー部１ｂをマトリックス状に形成し、ピラー部１ｂ同士間の第一溝４及び第二溝１５にそれぞれ、第一のビット線１１及び配線１７を配設するため、半導体装置の集積度をより高めることができる。
【００８２】
また、ピラー部１ｂの第一の方向Ｘの両側に、ゲート絶縁膜１６を介して一対の配線１７を対向して配置することにより、ダブルゲートトランジスタを構成することができる。
更に、ピラー部１ｂの第二不純物拡散領域１９に、コンタクトプラグ２０を介して記憶素子であるキャパシタ３０を接続することにより、半導体装置をＤＲＡＭとして機能させることができる。
【００８３】
「第二の実施形態」
以下、本実施形態の半導体装置の製造方法について、図２４〜図２８を参照して説明する。図２４〜図２８、半導体基板を第一の方向から見た断面模式図である。
本実施形態では、第二のビット線１４０（ビット線）を金属膜により形成する点が、第一の実施形態と異なる部分である。以下、本実施形態の詳細を記すが、第一の実施形態と同様の部分についてはその説明を省略する。
【００８４】
まず、第二ビット線材料１０ａ表面を平坦化する工程までを第一の実施形態と同様に行う。ここまでの工程は第一の実施形態と同様であるため、その説明は省略する。第二ビット線材料１０ａ上面を平坦化し、第二のビット線材料埋設体１０を形成した状態を図２４に示す。
【００８５】
次いで、図２５に示すように、第二ビット線コンタクト１０ｂを形成する。まず、第一溝４の底面４ｂが露出するまでエッチバックを行い、第二のビット線材料埋設体１０および第一ビット線材料埋設体６を除去する。このときのエッチングは異方性の強いエッチング条件とする。これにより、コンタクトホール５ａに埋め込まれた第二のビット線材料埋設体１０は残存し、第二ビット線コンタクト１０ｂを構成する。
【００８６】
次いで、図２６に示すように、第三ビット線材料１４０ｃを形成する。まず、ＣＶＤ法により、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）およびタングステン膜（Ｗ）を順次成膜することにより第一溝４を完全に埋め込む。このときのチタン膜、窒化チタン膜およびタングステン膜のそれぞれ膜厚は、たとえば５ｎｍ、５ｎｍ、９０ｎｍとする。
【００８７】
これにより、チタン膜および窒化チタン膜からなる積層膜はバリア膜１４０ａを構成し、タングステン膜は埋め込み膜１４０ｂを構成する。これにより、バリア膜１４０ａおよび埋め込み膜１４０ｂが積層してなる、およそ１００ｎｍの高さの第三ビット線材料１４０ｃが形成される。これにより、断面形状Ｖ字状の第三の凹部１５１が第三ビット線材料１４０ｃの上面の第一溝４の中央部分に対応する位置に形成される。
【００８８】
次いで、図２７に示すように、第三ビット線材料１４０ｃ表面を平坦化する。まず、ＣＭＰ法により、第三ビット線材料１４０ｃ上面を、第三の凹部１５１が消えるように例えば５０ｎｍ程度研磨する。このとき、第三ビット線材料１４０ｃ上面は第一シリコン窒化膜２上面が露出するまで研磨することが特に好ましい。第三ビット線材料１４０ｃの高さを揃えることができるため、後述する工程における第二のビット線１４０形成の際に、第二のビット線１４０の高さのばらつきをより効果的に抑えることができる。
【００８９】
次いで、図２８に示すように、第一溝４の底部に第三ビット線材料１４０ｃが残るように、エッチバックを行う。このとき、チタン膜および窒化チタン膜（バリア膜１４０ａ）とタングステン膜（埋め込み膜１４０ｂ）が、互いに略同じ高さで残るように、エッチバックを行う。これにより、埋め込まれた第三ビット線材料１４０ｃからなる第二のビット線１４０が形成される。このときの第二のビット線１４０の厚みはたとえば、第一溝４の底面４ｂからｈ４＝約１００ｎｍになるようにエッチバックすればよい。また、第二のビット線１４０はメモリセルのビット配線として機能する。
【００９０】
このとき、前述した図２７における工程で、第三ビット線材料１４０ｃ上面を予め平坦化しておくことにより、第二のビット線１４０上面を概略平坦な形状で形成することができる。これは第三ビット線材料１４０ｃの上面形状が第二のビット線１４０の上面形状に反映されるためである。また、予め第三ビット線材料１４０ｃ上面を平坦化しておくことにより、半導体基板１の位置による第二のビット線１４０の上面高さのばらつきも抑制することができる。これにより、高さ約１００ｎｍのビット線材埋設体（第二のビット線）１４０が形成される。第二のビット線１４０はビット線として機能し、第二ビット線コンタクト１０ｂを介してピラー部１ｂに接続される。
【００９１】
この後、第一の実施形態の第二工程以降と同様の工程を行い、本実施形態の半導体装置を製造する。第一不純物拡散領域１３は、第二ビット線コンタクト１０ｂに含まれるＮ型不純物などの不純物を半導体基板１に拡散させることにより形成する。第一不純物拡散領域１３は、ソース／ドレイン電極の一方として機能する。
【００９２】
本発明の半導体装置の製造方法によれば、第一溝４の内部を完全に埋め込むように金属膜からなる第三ビット線材料１４０ｃを形成したのち、ＣＭＰにより第三ビット線材料１４０ｃ上面の第三の凹部１５１がなくなるまで第三ビット線材料１４０ｃ上面を研磨、平坦化する。これにより、第三ビット線材料１４０ｃをエッチバックしても、表面が平坦で、かつ、等しい高さの第二のビット線１４０を形成することができる。そのため、ビット線（第二のビット線１４０）の配線抵抗値のばらつきが生じず、所定の動作特性を備えた半導体装置を容易に形成することができる。
【００９３】
また、本実施形態では、第二のビット線１４０（ビット線）を窒化チタン膜とタングステン膜を順次堆積した積層膜からなる金属膜で形成する。金属膜の比抵抗は、第一の実施形態の第一ビット線材料６ａよりも低抵抗であるため、第二のビット線１４０（ビット線）を更に低抵抗化することができる。そのため、情報の書き込み、読み出しをさらに高速化することが可能となる。
【００９４】
以上の説明ではＤＲＡＭのメモリセルの場合を説明したが、本発明はこれに限定されず、ＤＲＡＭ以外の半導体装置のメモリセル領域に縦型ＭＯＳトランジスタを配置し、縦型ＭＯＳトランジスタの下層にビット線を設ける場合であっても適用可能である。例えばキャパシタの代わりに、記憶素子として相変化材料層を設けることで、本発明を適用した相変化メモリ素子（ＰＲＡＭ）を形成してもかまわない。また、記憶素子として抵抗変化材料層を設けることで、本発明を適用した抵抗変化メモリ素子（ＲＲＡＭ）を形成することができる。
【実施例】
【００９５】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
【００９６】
［第一工程］
先ず、図１に示すように、Ｐ型のシリコン基板からなる半導体基板１上に第一シリコン窒化膜２を５０ｎｍの厚みで形成した
次いで、図２（Ａ）、（Ｂ）に示すように、第一シリコン窒化膜２上に、第一の方向Ｘに幅５０ｎｍ、間隔５０ｎｍで並び、第二の方向Ｙに延在するストライプ状の第一フォトレジストマスク３を形成した。次いで、第一フォトレジストマスク３をマスクにして、異方性ドライエッチングにより第一シリコン窒化膜２及び半導体基板１を順次パターニングした。これにより、第二の方向Ｙに延在する壁形状のピラー部１ｂと、半導体基板１に第一の方向Ｘに延在し、第二の方向Ｙに５０ｎｍ間隔で並ぶ２５０ｎｍの深さの第一溝４を形成した。
【００９７】
次に、図３に示すように、第一フォトレジストマスク３を除去し、熱酸化法によってシリコン酸化膜（ＳｉＯ２）からなる膜厚７ｎｍのパッド絶縁膜５を形成した。次に、ＣＶＤ法により、リンをドープした第一ビット線材料６ａを１００ｎｍの膜厚で形成した。これにより第一溝４は第一ビット線材料埋設体６によって完全に埋められ、かつ半導体基板１は第一ビット線材料埋設体６によって完全に覆われた。
また、これにより、第一の凹部５０が第一ビット線材料６ａの上面の第一溝４の中央部分に対応する位置に形成された。第一の凹部５０の断面形状はＶ字状であり、窪みの深さ及び窪みの断面形状は、第一溝４の位置により異なっていた。
次に、図４に示すように、ＣＭＰ法により第一ビット線材料６ａ上面を５０ｎｍ研磨した。これにより第一の凹部５０は消え、第一ビット線材料６ａ上面は平坦化された。また、半導体基板１全面における第一ビット線材料６ａの高さも均一化された。
【００９８】
次に、図５に示すように、第一ビット線材料６ａを第一溝４の底面４ｂからｈ１＝８０ｎｍの高さになるまでエッチバックを行った。
このときのエッチバックは、以下の条件で行った。
ガス：Ｃｌ２／ＨＢｒ／Ｏ２＝３０ｓｃｃｍ／２３０ｓｃｃｍ／１０ｓｃｃｍ
圧力：６ｍＴｏｒｒ
装置：ＩＣＰ方式
【００９９】
次に、図６に示すようにＣＶＤ法により、膜厚７ｎｍの第二シリコン窒化膜７を形成した。次いで、第二シリコン窒化膜７をエッチバックし、第一サイドウオール膜７ａを形成した。これにより、第一ビット線材料埋設体６の上面が露出した。
【０１００】
次に、図７に示すように、第一ビット線材料埋設体６の上部をエッチバックし、第一ビット線材料埋設体６の高さを３０ｎｍ下げた。これにより、第一ビット線材料埋設体６の高さは第一溝４の底面４ｂからｈ２＝５０ｎｍの厚みとなった。
このときのエッチバックは、以下の条件で行った。
ガス：Ｃｌ２／ＨＢｒ＝３０ｓｃｃｍ／２４０ｓｃｃｍ
圧力：６ｍＴｏｒｒ
装置：ＩＣＰ方式
これにより、第一サイドウオール膜７ａの下端部７ｂよりも下側に位置するパッド絶縁膜５の一部が露出した。絶縁膜５の露出した部分の一方側の第一の空隙部ａ、および、他方側の第二の空隙部ｂの高さｈ２は３０ｎｍであった。
【０１０１】
次に、図８に示すように、第一溝４内を埋め込むと共に第一シリコン窒化膜２を覆うように、反射防止膜（ＢＡＲＣ）からなる平坦化膜８を８０ｎｍの膜厚で形成した。
次に、図９（Ａ）、（Ｂ）に示すように、平坦化膜８上に、第一の方向Ｙに延在する幅５０ｎｍ程度、間隔５０ｎｍの第二フォトレジストマスク９を形成した。
次に、図１０に示すように、第二フォトレジストマスク９をマスクにして平坦化膜８をパターニングし、第一溝４内の第一ビット線材料埋設体６上面のおよそ半分の領域、および、空隙部ｂに隣接するパッド絶縁膜５を露出させた。次に、ＨＦにより１５ｎｍのシリコン酸化膜を除去する相当量のエッチングを行い、図１１に示すように、パッド絶縁膜５を開口するコンタクトホール５ａを形成するとともに、第一溝４の側壁面４ａを露出させた。
【０１０２】
次に、図１２に示すように、第二フォトレジストマスク９及び平坦化膜８をそれぞれ、レジスト剥離液及びアッシングにより除去した。次いで、熱燐酸液を用いた湿式エッチングにより第一サイドウオール膜７ａを除去し、パッド絶縁膜５を露出させた。
次に、図１３に示すように、ＣＶＤ法により、不純物として砒素が含まれた第二ビット線材料１０ａを１００ｎｍの膜厚で、第一溝４を完全に埋め込むように形成した。
次に、図１４に示すように、第一ビット線材料６ａ上面を平坦化させた工程と同様の条件で研磨を行い、第二ビット線材料１０ａ上面を平坦化した。これにより、半導体基板１全面における第二ビット線材料１０ａの高さが均一化された。
【０１０３】
次に図１５に示すように、ドライエッチングにより、第二ビット線材料１０ａがｈ３＝５０ｎｍの厚みで第一ビット線材料埋設体６の上に残るようにエッチバックを行い、第二ビット線材料１０ａからなる第二ビット線材料埋設体１０を形成した。このときのドライエッチングの条件は、図５（Ａ）の工程で示した条件と同様とした。これにより５０ｎｍの厚みの第一ビット線材料埋設体６と、５０ｎｍの厚みの第二ビット線材料埋設体１０とが積層してなる１００ｎｍの高さの第一のビット線１１（ビット線）が形成された。
【０１０４】
［第二工程］
次いで、図１６に示すように、ＣＶＤ法により、第一溝内の第一のビット線１１上にＳＯＤ膜からなるビット線上絶縁膜を２００ｎｍの膜厚で形成し、第一溝４を埋め込んだ。次いでＣＭＰ法により、マスク窒化膜２が露出するまでビット線上絶縁膜の上面を研磨し、ビット線上絶縁膜埋設体１２を形成した。次に、ランプ加熱による急速熱処理法により１０００℃、１０秒の条件で熱処理を行い、第二ビット線材料埋設体１０に含有されているＮ型不純物（砒素）を半導体基板１に拡散させた。これにより、上方向、横方向、下方向に約３０〜４０ｎｍの広がりを持つＮ型の第一不純物拡散領域１３を形成した。
【０１０５】
［第三工程］
次に、図１７（Ａ）、（Ｂ）に示すように、第一の方向Ｘに延在するストライプ状の第三フォトレジストマスク１４を形成した。
次いで、図１８（Ａ）、（Ｂ）、（Ｃ）に示すように、第三フォトレジストマスク１４をマスクにして四フッ化炭素（ＣＦ４）を含むガスにより、ビット線上絶縁膜埋設体１２を１８０ｎｍドライエッチングし、Ｙ方向に延在するピラー部１ｂを形成した。
これにより半導体基板１上の第一シリコン窒化膜２は除去され、半導体基板１（ピラー部１ｂ）上面が露出した。引き続き、塩素（Ｃｌ２）を含むガスを用いて、第一シリコン窒化膜２の下に存在していた半導体基板１を１３０ｎｍの深さまでエッチングした。これにより、第二の方向Ｙに延在する第二溝１５を形成した。これにより、半導体基板１の底面１ａの位置と、ビット線上絶縁膜埋設体１２のエッチング後の底面１２ａの位置とは、ほぼ面一になった。
【０１０６】
［第四工程］
次に、図１９（Ａ）、（Ｂ）に示すように、第三フォトレジストマスク１４を除去した。次いで、ピラー部１ｂの側面１ｃと半導体基板１の底面１ａとに渡って、熱酸化法により５ｎｍのシリコン酸化膜からなるゲート絶縁膜１６を形成した。次いでＣＶＤ法により、リンを含むドープドシリコン膜からなる１５ｎｍの膜厚の導電膜１７ａを全面に形成した。
次に、図２０（Ａ）、（Ｂ）、（Ｃ）に示すように導電膜１７ａをエッチバックし、１００ｎｍの高さのゲート電極１７ｂを形成した。これにより、ピラー部１ｂの先端部で側壁面１ｃが高さ方向に長さ３０ｎｍにわたって露出された。
【０１０７】
［第五工程］
次に、図２１に示すように、塗布系ＳＯＤ膜からなる膜厚２００ｎｍの第一層間絶縁膜１８を形成し、第二溝１５を埋め込んだ。次いで、ＣＭＰ法を用いて第一層間絶縁膜１８上面を研磨除去し、第一シリコン窒化膜２を露出させた。
次に、図２２（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、第一シリコン窒化膜２を熱燐酸液を用いた湿式エッチングにより除去して、ピラー部１ｂの先端部を露出させた。次いで、ピラー部１ｂの先端部にイオン注入法により砒素を、１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２の条件で導入し、第二不純物拡散層１９を形成した。次いで９００℃、３０秒の条件で熱処理を行い、第一不純物拡散層１３、第二不純物拡散層１９をそれぞれ熱拡散させた。
【０１０８】
次いで、リンを導入したドープドシリコン膜を第一層間絶縁膜１８の上面を覆うように２００ｎｍの膜厚で形成するとともに、第一シリコン窒化膜２が除去された部分に埋め込んだ。次いで、ＣＭＰ法により第一層間絶縁膜１８の上面が露出するまでドープドシリコン膜を研磨除去し、コンタクトプラグ２０を形成した。以上により、ピラー部１ｂ、ゲート電極１７ｂ及び第一、第二不純物拡散領域１３、１９を具備する縦型トランジスタが完成した。
【０１０９】
次に、中空円筒状の形状（シリンダー型）の窒化チタン膜からなる第一キャパシタ電極２１を形成した。次いでＡＬＤ法により、第一キャパシタ電極２１の全面を覆うようにＺｒＯ２膜からなるキャパシタ絶縁膜２２を形成した。次いで第一キャパシタ電極２１及びキャパシタ絶縁膜２２を覆うように窒化チタン膜からなる第二キャパシタ電極２３を形成した。これにより、図２３（Ａ），（Ｂ），（Ｃ），（Ｄ）に示すように、コンタクトプラグ２０に接続するキャパシタ３０を形成した。
【０１１０】
次いで、第二キャパシタ電極２３上にシリコン酸化膜からなる第二層間絶縁膜２４を形成した。次いで、第二層間絶縁膜２４上に、チタン膜と窒化チタン膜とアルミニウム膜が積層してなる配線層２５をパターニング形成した。次に、配線層２５を覆うようにシリコン酸化膜からなる第三層間絶縁膜２６を形成した。以上により、本実施形態の半導体装置が完成した。
（実施例２）
【０１１１】
本実施例では、まず、図２４に示すように、第二ビット線材料１０ａ表面を平坦化する工程までを第一の実施例と同様に行った。
次いで、図２５に示すように、異方性エッチングにより第一溝４の底面４ｂが露出するまでエッチバックを行い、コンタクトホール５ａに埋め込まれた第二ビット線材料１０ａからなる第二ビット線コンタクト１０ｂを形成した。
次いで、図２６に示すように、ＣＶＤ法により、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）およびタングステン膜（Ｗ）をそれぞれ５ｎｍ、５ｎｍ、９０ｎｍの膜厚で順次成膜して第一溝４を完全に埋め込んだ。これにより、チタン膜および窒化チタン膜からなるバリア膜１４０ａ、および、タングステン膜からなる埋め込み膜１４０ｂが積層してなる１００ｎｍの高さの第三ビット線材料１４０ｃが形成された。これにより、断面形状Ｖ字状の第三の凹部１５１が第三ビット線材料１４０ｃの上面に形成された。
【０１１２】
次いで、図２７に示すように、ＣＭＰ法により第三ビット線材料１４０ｃ上面を５０ｎｍ研磨し、第三の凹部１５１を除去した。
次いで、下記条件でエッチバックを行い、図２８に示すように第三ビット線材料１４０ｃからなる第二のビット線１４０を形成した。エッチバックは、初めにタングステン膜からなる埋め込み膜１４０ｂをエッチングし（１ｓｔ）、その後、窒化チタン膜とチタン膜をエッチングして行った（２ｎｄ）。
１ｓｔ ガス：ＳＦ６／Ａｒ＝１００ｓｃｃｍ／１００ｓｃｃｍ
圧力：４ｍＴｏｒｒ
エッチャー：ＩＣＰ
２ｎｄ ガス：Ｃｌ２／Ａｒ＝１４０ｓｃｃｍ／４０ｓｃｃｍ
圧力：１０ｍＴｏｒｒ
エッチャー：ＩＣＰ
本条件でエッチングを行い、第二のビット線１４０の高さは、第一溝４の底面４ｂからｈ４＝約１００ｎｍとなった。この後、第一の実施例の第二工程以降と同様の工程を行い、本実施形態の半導体装置を製造した。
【符号の説明】
【０１１３】
１…半導体基板、１ｂ…ピラー部、１ｃ…ピラー部の側壁面、４…第一溝、４ａ…側壁面、４ｂ…底面、５…パッド絶縁膜、５ａ…コンタクトホール、６…第一ビット線材料埋設体、６ａ…第一ビット線材料、１０…第２ビット線材料埋設体、１０ａ…第二ビット線材料、１０ｂ…第二ビット線コンタクト、１１…第一のビット線、１２…ビット線上絶縁膜埋設体、１３…第一不純物拡散領域、１５…第２溝、１６…ゲート絶縁膜、１７…配線（ワード線）、１７ｂ…ゲート電極（ワード線）、１９…第２不純物拡散領域、２０…コンタクトプラグ、３０…キャパシタ（記憶素子）、５０…第一の凹部、５１…第二の凹部、１５１…第三の凹部、Ｘ…第一の方向、Ｙ…第２の方向、１４０…第二のビット線、１４０ａ…バリア膜、１４０ｂ…埋め込み膜、１４０ｃ…第三ビット線材料、ａ…第一の空隙部、ｂ…第二の空隙部
【特許請求の範囲】
【請求項１】
第一の方向に延在する第一溝を半導体基板に設けた後、前記第一溝内にビット線を形成する第一工程と、
前記ビット線に含まれる不純物を前記半導体基板に拡散させて第一不純物拡散領域を形成する第二工程と、
前記第一の方向に交差する第二の方向に沿って延在する第二溝を前記半導体基板に設けることで、前記第一不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第三工程と、
前記第二溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する配線を前記第二溝内に形成する第四工程と、
前記ピラー部の先端部に、第二不純物拡散領域を形成する第五工程と、を具備し、
前記第一工程が、前記第一溝を完全に埋め込むように第一ビット線材料を形成した後に、前記第一ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第一ビット線材料をエッチバックすることにより第一ビット線材料埋設体を形成する工程と、
前記第一溝内を完全に埋め込むように第二ビット線材料を形成した後に、前記第二ビット線材料表面を平坦化し、前記第一ビット線材料埋設体上に残るように前記第二ビット線材料をエッチバックすることにより第二ビット線材料埋設体を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上にシリコン窒化膜形成を形成し、前記シリコン窒化膜をマスクにして前記第一溝を形成する工程と、
前記シリコン窒化膜が露出するまで前記第一ビット線材料表面を平坦化したのちに、前記シリコン窒化膜をマスクにして前記第一ビット線材料をエッチバックする工程と、を具備してなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板上にシリコン窒化膜形成を形成し、前記シリコン窒化膜をマスクにして前記第一溝を形成する工程と、
前記シリコン窒化膜が露出するまで前記第二ビット線材料表面を平坦化する工程と、を具備してなることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第一工程において、
前記第一溝の内面にパッド絶縁膜を形成したのちに前記第一溝内に前記第一ビット線材料埋設体を形成し、前記第一ビット線材料埋設体より上側の位置において前記第一溝の一方の側壁面の一部を露出させるコンタクトホールを設ける工程と、
前記第一ビット線材料埋設体上に前記第二のビット線材料埋設体を積層することによって、前記コンタクトホールを介して前記第二のビット線材料埋設体と前記半導体基板とを直接に接触させる工程と、を具備してなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第一溝内に前記第一ビット線材料埋設体を形成した後、前記パッド絶縁膜とエッチング速度比が異なる材質からなるサイドウオール膜を前記第一溝の内面に形成する工程と、
前記第一ビット線材料埋設体を一部エッチングして前記配線用絶縁膜の一部を露出させ、露出された前記パッド絶縁膜の一部をエッチングで除去することによって前記コンタクトホールを設けることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第一工程において前記第一溝を前記第一の方向に沿って複数形成すると共に、前記第三工程において前記第二溝を前記第二の方向に沿って複数形成することにより、前記第一溝と前記第二溝とに区画された複数のピラー部を前記第一の方向及び前記第二の方向に沿ってマトリックス状に形成することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第四工程において、前記ピラー部の前記第一の方向に延在する両側の側面上に、前記ゲート絶縁膜を介して一対の前記配線を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第二工程において、前記第一溝内の前記ビット線上に、前記第一溝を埋める絶縁膜を形成してから、前記第二ビット線材料埋設体に含まれる不純物を前記半導体基板に熱拡散させることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第一工程において、
前記第二のビット線材料埋設体を前記コンタクトホールに埋め込んだのちに前記第一構内の前記第一のビット線材料埋設体および前記第二のビット線材料埋設体を除去する工程と、
前記第一溝内に金属膜からなる前記ビット線を形成して、前記第二のビット線材料埋設体を介して前記半導体基板に接続する工程と、を有することを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第一工程において、
前記第二のビット線材料埋設体を前記コンタクトホールに埋め込むことにより、前記第二のビット線材料埋設体からなるビット線コンタクトを形成する工程と、
前記第一溝内を完全に埋め込むように金属膜からなる第三ビット線材料を形成した後に、前記第三ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第三ビット線材料をエッチバックすることによりビット線を形成する工程と、を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第一のビット線材料埋設体および前記第二のビット線材料埋設体を異方性エッチングにより除去することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
バリア膜と埋め込み膜を順次成膜することにより前記第三ビット線材料を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記バリア膜がチタン膜および窒化チタン膜の積層膜からなり、前記埋め込み膜がタングステン膜からなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第五工程に続いて、前記ピラー部上にコンタクトプラグを形成し、前記コンタクトプラグ上に記憶素子を形成することを特徴とする請求項１乃至請求項１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
第一の方向に延在する第一溝を半導体基板に設けた後、前記第一溝内にビット線を形成する第一工程と、
前記ビット線に含まれる不純物を前記半導体基板に拡散させて第一不純物拡散領域を形成する第二工程と、
前記第一の方向に交差する第二の方向に沿って延在する第二溝を前記半導体基板に設けることで、前記第一不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第三工程と、
前記第二溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する配線を前記第二溝内に形成する第四工程と、
前記ピラー部の先端部に、第二不純物拡散領域を形成する第五工程と、を具備し、
前記第一工程が、前記第一溝を完全に埋め込むように第一ビット線材料を形成した後に、前記第一ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第一ビット線材料をエッチバックすることにより第一ビット線材料埋設体を形成する工程と、
前記第一溝内を完全に埋め込むように第二ビット線材料を形成した後に、前記第二ビット線材料表面を平坦化し、前記第一ビット線材料埋設体上に残るように前記第二ビット線材料をエッチバックすることにより第二ビット線材料埋設体を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上にシリコン窒化膜形成を形成し、前記シリコン窒化膜をマスクにして前記第一溝を形成する工程と、
前記シリコン窒化膜が露出するまで前記第一ビット線材料表面を平坦化したのちに、前記シリコン窒化膜をマスクにして前記第一ビット線材料をエッチバックする工程と、を具備してなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板上にシリコン窒化膜形成を形成し、前記シリコン窒化膜をマスクにして前記第一溝を形成する工程と、
前記シリコン窒化膜が露出するまで前記第二ビット線材料表面を平坦化する工程と、を具備してなることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第一工程において、
前記第一溝の内面にパッド絶縁膜を形成したのちに前記第一溝内に前記第一ビット線材料埋設体を形成し、前記第一ビット線材料埋設体より上側の位置において前記第一溝の一方の側壁面の一部を露出させるコンタクトホールを設ける工程と、
前記第一ビット線材料埋設体上に前記第二のビット線材料埋設体を積層することによって、前記コンタクトホールを介して前記第二のビット線材料埋設体と前記半導体基板とを直接に接触させる工程と、を具備してなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第一溝内に前記第一ビット線材料埋設体を形成した後、前記パッド絶縁膜とエッチング速度比が異なる材質からなるサイドウオール膜を前記第一溝の内面に形成する工程と、
前記第一ビット線材料埋設体を一部エッチングして前記配線用絶縁膜の一部を露出させ、露出された前記パッド絶縁膜の一部をエッチングで除去することによって前記コンタクトホールを設けることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第一工程において前記第一溝を前記第一の方向に沿って複数形成すると共に、前記第三工程において前記第二溝を前記第二の方向に沿って複数形成することにより、前記第一溝と前記第二溝とに区画された複数のピラー部を前記第一の方向及び前記第二の方向に沿ってマトリックス状に形成することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第四工程において、前記ピラー部の前記第一の方向に延在する両側の側面上に、前記ゲート絶縁膜を介して一対の前記配線を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第二工程において、前記第一溝内の前記ビット線上に、前記第一溝を埋める絶縁膜を形成してから、前記第二ビット線材料埋設体に含まれる不純物を前記半導体基板に熱拡散させることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第一工程において、
前記第二のビット線材料埋設体を前記コンタクトホールに埋め込んだのちに前記第一構内の前記第一のビット線材料埋設体および前記第二のビット線材料埋設体を除去する工程と、
前記第一溝内に金属膜からなる前記ビット線を形成して、前記第二のビット線材料埋設体を介して前記半導体基板に接続する工程と、を有することを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第一工程において、
前記第二のビット線材料埋設体を前記コンタクトホールに埋め込むことにより、前記第二のビット線材料埋設体からなるビット線コンタクトを形成する工程と、
前記第一溝内を完全に埋め込むように金属膜からなる第三ビット線材料を形成した後に、前記第三ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第三ビット線材料をエッチバックすることによりビット線を形成する工程と、を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第一のビット線材料埋設体および前記第二のビット線材料埋設体を異方性エッチングにより除去することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
バリア膜と埋め込み膜を順次成膜することにより前記第三ビット線材料を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記バリア膜がチタン膜および窒化チタン膜の積層膜からなり、前記埋め込み膜がタングステン膜からなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第五工程に続いて、前記ピラー部上にコンタクトプラグを形成し、前記コンタクトプラグ上に記憶素子を形成することを特徴とする請求項１乃至請求項１３のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１１−２４３６９０（Ｐ２０１１−２４３６９０Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１３２７６（Ｐ２０１０−１１３２７６）
【出願日】平成２２年５月１７日（２０１０．５．１７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１７日（２０１０．５．１７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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