半導体集積回路装置
【課題】ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高める。
【解決手段】第１の電界効果トランジスタＱ３及び第２の電界効果トランジスタＱ４は埋込絶縁膜２５によって分離され、ゲート絶縁膜３１，３２は各々熱酸化膜２７、３０と堆積膜２７，２８，２９が積層され、第１の電界効果トランジスタの熱酸化膜は第２の電界効果トランジスタの熱酸化膜より厚く、各トランジスタの堆積膜は、各々各トランジスタの熱酸化膜よりも厚く構成され、第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ端部と埋込絶縁膜との間に第１の電界効果トランジスタの堆積膜が設けられ、第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ前記端部と埋込絶縁膜との間に第２の電界効果トランジスタの堆積膜が設けられる。
【解決手段】第１の電界効果トランジスタＱ３及び第２の電界効果トランジスタＱ４は埋込絶縁膜２５によって分離され、ゲート絶縁膜３１，３２は各々熱酸化膜２７、３０と堆積膜２７，２８，２９が積層され、第１の電界効果トランジスタの熱酸化膜は第２の電界効果トランジスタの熱酸化膜より厚く、各トランジスタの堆積膜は、各々各トランジスタの熱酸化膜よりも厚く構成され、第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ端部と埋込絶縁膜との間に第１の電界効果トランジスタの堆積膜が設けられ、第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が埋込絶縁膜上に引き出され、かつ前記端部と埋込絶縁膜との間に第２の電界効果トランジスタの堆積膜が設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ゲート絶縁膜の膜厚が異なる複数種類の電界効果トランジスタを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体メモリの高集積化を支えている技術の一つは素子分離である。６４Ｍビットのランダムアクセスメモリ(以下、ＤＲＡＭと略記)を初めとする０．２５ミクロン技術を用いた半導体集積回路装置の素子分離では、従来のＬＯＣＯＳ(Ｌocal Ｏxidation Ｏf Ｓilicon)素子分離から、シリコン基板の素子分離領域に溝を形成し、この溝内に埋込絶縁膜を形成して素子形成領域間を絶縁分離する所謂溝型素子分離が本格的に採用されつつある。この溝型素子分離によれば、ＬＯＣＯＳ素子分離において不可能であった０．３ミクロン以下の素子分離長が設計でき、メモリ集積度の大幅な向上が達成できる。
【０００３】
一方、低電圧・低消費電力化といった従来からの市場ニーズに加えて、ＰＤＡ(Ｐersonal Ｄigital Ａssistants)や電子スチールカメラなどの携帯機器の急速な浸透により、従来は異なるチップ上に形成されてきた素子を同時にオンチップ化する要求が強まってきた。その一例として、フラッシュメモリを内蔵したマイクロコンピュータや、中容量のＤＲＡＭを内蔵したマイクロコンピュータ等が製品化されている。
【０００４】
異なる機能のデバイスを混載したこれらの半導体集積回路装置には、動作電圧の異なる複数種類の電界効果トランジスタが搭載されている。例えば、フラッシュメモリへの情報の書き込み・消去動作は１５〜２０［Ｖ］の高電圧が必要であるため、周辺回路の一部にはその電圧印加に耐える１５〜２５［ｎｍ］の厚さのゲート絶縁膜を有する電界効果トランジスタが使用される。また、通常の３．３［Ｖ］で動作するマイクロコンピュータの論理回路部には、７〜１０［ｎｍ］の厚さのゲート絶縁膜を有する電界効果トランジスタが使用される。更に、最近の０．２５ミクロン技術によるフラッシュメモリ内蔵マイクロコンピュータにおいては、１．８［Ｖ］程度の低電源電圧で高速動作を実現するため、論理回路部に４〜５［ｎｍ］の厚さのゲート絶縁膜を有する電界効果トランジスタが使用されており、入出力部を３．３［Ｖ］でも対応可能とする場合には、結果的に３水準、４〜５［ｎｍ］厚のゲート絶縁膜(１．８［Ｖ］用)、７〜１０［ｎｍ］厚のゲート絶縁膜(３．３［Ｖ］用)、及び１５〜２５［ｎｍ］厚のゲート絶縁膜（フラッシュメモリ用）を形成する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述の溝型素子分離で絶縁分離されたシリコン基板の二つの素子形成領域上に厚さが異なる二種類のゲート絶縁膜を従来技術で作り分けた場合の問題点を図４０乃至図４６を用いて説明する。図４０乃至図４４は従来技術を説明するための断面図であり、図４０乃至図４２は電界効果トランジスタのゲート長方向に沿う断面図であり、図４３及び図４４は電界効果トランジスタのゲート幅方向に沿う断面図である。図４５は溝型素子分離におけるキャパシタの耐圧分布とＬＯＣＯＳ素子分離におけるキャパシタの耐圧分布とを比較した図である。図４６は溝型素子分離における電界効果トランジスタのサブシュレッシュ特性とＬＯＣＯＳ素子分離における電界効果トランジスタのサブシュレッシュ特性とを比較した図である。図４５において、横軸はキャパシタゲート印加電圧であり、縦軸は累積不良数である。図４６において、横軸はゲート電圧であり、縦軸はドレイン電流である。
【０００６】
まず、図４０(Ａ)に示すように、シリコン基板１５１の主面の素子分離領域に第１の素子形成領域、第２の素子形成領域の夫々の周囲を規定する溝１５２を形成し、その後、前記溝１５２内に酸化珪素膜からなる埋込絶縁膜１５３を形成して溝型素子分離を行い、その後、前記第１の素子形成領域上及び前記第２の素子形成領域上に不純物導入用のバッファ絶縁膜１５４を形成し、その後、前記第１の素子形成領域、前記第２の素子形成領域の夫々の表層部に電界効果トランジスタのしきい値電圧を制御するためのチャネルインプラ層１５５Ａ、１５５Ｂの夫々を形成する。
【０００７】
次に、前記バッファ絶縁膜１５４を除去した後、熱酸化処理を施し、図４０(Ｂ）に示すように、前記第１の素子形成領域上及び前記第２の素子形成領域上に２０［ｎｍ］程度の厚さの熱酸化(ＳｉＯ２)膜からなるゲート絶縁膜１５６を形成する。
【０００８】
次に、前記第１の素子形成領域上を覆い、前記第２の素子形成領域上が開口されたマスク１５７をフォトリソグラフィ技術を用いて形成する。
【０００９】
次に、前記マスク１５７をエッチングマスクとして使用し、図４１(Ｃ)に示すように、前記第２の素子形成領域上のゲート絶縁膜１５６をフッ酸水溶液を用いたウエットエッチング法で除去する。
【００１０】
次に、前記マスク１５７を除去した後、熱酸化処理を施し、図４１(Ｄ)に示すように、前記第２の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化(ＳｉＯ２)膜からなるゲート絶縁膜１５８を形成する。この工程により、溝型素子分離で絶縁分離された第１の素子形成領域上、第２の素子形成領域上の夫々に、厚さが異なるゲート絶縁膜１５６、ゲート絶縁膜１５８の夫々を作り分けることができる。
【００１１】
次に、前記第１の素子形成領域上、前記第２の素子形成領域上の夫々に不純物が導入された多結晶珪素膜からなるゲート電極１５９を形成し、その後、前記第１の素子形成領域の表層部にソース領域及びドレイン領域である一対の半導体領域１６０を形成し、その後、前記第２の素子形成領域の表層部にソース領域及びドレイン領域である一対の半導体領域１６１を形成することにより、図４２に示すように、ゲート絶縁膜の厚さが異なる電界効果トランジスタＱ１２及び電界効果トランジスタＱ１３が形成される。なお、電界効果トランジスタＱ１２、Ｑ１３の夫々のゲート電極１５９は、図４３及び図４４に示すように、ゲート幅方向の両端部が埋込絶縁膜１５３上に引き出された形状で形成される。
【００１２】
前述の従来技術によるゲート絶縁膜の作り分けでは、第２の素子形成領域上に形成されたゲート絶縁膜１５６をウエットエッチング法で除去する際、図４１(Ｃ）に示すように、溝１５２内に埋め込まれた埋込絶縁膜１５３も同時にエッチングされるため、第２の素子形成領域と素子分離領域との間の素子分離領域端部において、第２の素子形成領域の側面を露出する断差が発生する。本発明者等の実験によれば、第２の素子形成領域上に形成したゲート絶縁膜の厚さ４．５［ｎｍ］に対して２５［ｎｍ］の段差が発生した。この段差に起因する二つの大きな問題点がある。
【００１３】
第１点は、段差部での機械的応力集中が原因となって、第２の素子形成領域と素子分離領域との間の素子分離領域端部において、図４４中の矢印１６２で示すようなゲート絶縁膜１５８の薄膜化が発生し、結果としてゲート絶縁膜１５８の信頼度が劣化する問題である。図４５に示すように、溝型素子分離では５〜１０％の耐圧劣化が見られた。
【００１４】
第２点は、図４４中の矢印１６３で示すように、第２の素子形成領域の側面の段差底部付近におけるチャネルインプラ濃度が平坦部のチャネルインプラ層１５５Ｂと比較して低下することから、電界効果トランジスタＱ１３の特性が変動する問題である。図４６に示すように、溝型素子分離では、通称キンクと呼ばれている電圧−電流特性が途中で変化する現象が見られ、結果的に電界効果トランジスタＱ１３のしきい値電圧の低下と、そのバラツキが問題となる。
【００１５】
本発明の目的は、ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高めることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置の製造方法であって、前記半導体基板の主面の第１の素子形成領域上及び第２の素子形成領域上に熱酸化膜を形成し、その後、前記熱酸化膜上を含む前記半導体基板の主面上に堆積膜を形成し、その後、前記第２の素子形成領域上の前記堆積膜及び前記熱酸化膜を除去し、その後、前記第２の素子形成領域上に熱酸化膜を形成して、前記第１の素子形成領域上、前記第２の素子形成領域上の夫々にゲート絶縁膜を形成する工程を備える。
【００１７】
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離されている。
【００１８】
上述した手段によれば、第２の素子形成領域上に形成された堆積膜及び熱酸化膜を除去する際、埋込絶縁膜は堆積膜で覆われており、堆積膜が除去されるまで埋込絶縁膜はエッチングされないので、堆積膜９の厚さに相当する分、埋込絶縁膜のエッチング量を低減できる。従って、第２の素子形成領域と素子分離領域との間の素子分離領域端部に発生する段差を緩和でき、段差に起因する電界効果トランジスタのゲート耐圧の劣化及び特性変動を回避できる。この結果、半導体集積回路装置の信頼性を高めることができる。
【００１９】
また、第１の素子形成領域上に形成されるゲート絶縁膜の厚さに対して堆積膜の厚さが占める割合を大きくするに従って、第２の素子形成領域上に形成される熱酸化膜の厚さが薄くなるので、埋込絶縁膜のエッチング量を低減できる。埋込絶縁膜のエッチング量は熱酸化膜の厚さに比例して増加する。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高めることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１である半導体集積回路装置に搭載された二つの電界効果トランジスタの概略構成を示す模式的平面図である。
【図２】図１に示すＡ−Ａ線の位置で切った断面図である。
【図３】図１に示すＢ−Ｂ線の位置で切った断面図である。
【図４】図１に示すＣ−Ｃ線の位置で切った断面図である。
【図５】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図９】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１０】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１１】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１２】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１３】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１４】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１５】本発明の実施形態２である半導体集積回路装置に搭載された三つの電界効果トランジスタの概略構成を示す断面図である。
【図１６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１９】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２０】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２１】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２２】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２３】本発明の実施形態３であるマイクロコンピュータ(半導体集積回路装置)の概略構成を示すブロック図である。
【図２４】前記マイクロコンピュータに搭載された三つの電界効果トランジスタの概略構成を示す断面図である。
【図２５】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２６】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２７】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２８】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２９】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３０】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３１】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３２】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３３】本発明の実施形態４である半導体集積回路装置の製造方法を説明するための断面図である。
【図３４】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３５】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３９】本発明の実施形態５であるＤＲＡＭ(半導体集積回路装置)の概略構成を示す断面図である。
【図４０】従来の技術を説明するための断面図である。
【図４１】従来の技術を説明するための断面図である。
【図４２】従来の技術を説明するための断面図である。
【図４３】従来の技術を説明するための断面図である。
【図４４】従来の技術を説明するための断面図である。
【図４５】溝型素子分離におけるキャパシタの耐圧分布とＬＯＣＯＳ素子分離におけるキャパシタの耐圧分布とを比較した図である。
【図４６】溝型素子分離における電界効果トランジスタのサブシュレッシュ特性とＬＯＣＯＳ素子分離における電界効果トランジスタのサブシュレッシュ特性とを比較した図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態は、ゲート絶縁膜の厚さが異なる二種類の電界効果トランジスタを有する半導体集積回路装置に本発明を適用した例について説明する。
【００２３】
図１は本発明の実施形態１である半導体集積回路装置に搭載された二種類の電界効果トランジスタの構成を示す模式的平面図であり、図２は図１に示すＡ−Ａ線の位置で切った断面図であり、図３は図１に示すＢ−Ｂ線の位置で切った断面図であり、図４は図１に示すＣ−Ｃ線の位置で切った断面図である。なお、図１において、図を見易くするため、後述する層間絶縁膜１９、配線２０等は図示を省略している。
【００２４】
図１及び図２に示すように、本実施形態の半導体集積回路装置は、例えば単結晶珪素からなるｐ型半導体基板１を主体とする構成になっている。
前記ｐ型半導体基板１の主面には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、ｐ型半導体基板１の主面の素子分離領域に形成された溝４及びこの溝４内に埋め込まれた埋込絶縁膜５によって周囲を規定され、互いに絶縁分離されている。
【００２５】
前記複数の素子形成領域のうち、第１の素子形成領域にはｎ型ウエル領域７が形成され、第２の素子形成領域にはｐ型ウエル領域６が形成されている。
【００２６】
前記半導体基板の主面の第１の素子形成領域には、ｐチャネル導電型の電界効果トランジスタＱ１が構成されている。この電界効果トランジスタＱ１は、例えばｐチャネル型ＭＩＳＦＥＴ(Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）で構成され、主に、しきい値電圧を制御するためのチャネルインプラ層Ｃ１、ゲート絶縁膜１０、ゲート電極１２、ソース領域及びドレイン領域である一対のｐ型半導体領域１４及び一対のｐ型半導体領域１７で構成されている。
【００２７】
前記電界効果トランジスタＱ１において、チャネルインプラ層Ｃ１は、チャネル形成領域であるｎ型ウエル領域７の表層部に形成されている。ゲート絶縁膜１０はｎ型ウエル領域７上に形成され、ゲート電極１２はゲート絶縁膜１０上に形成されている。このゲート電極１２は抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。一対のｐ型半導体領域１４はｎウエル領域７の表層部に形成されている。この一対のｐ型半導体領域１４はゲート電極１２に対して自己整合で導入された不純物によって構成されている。一対のｐ型半導体領域１７は一対のｐ型半導体領域１４の表層部に形成されている。この一対のｐ型半導体領域１７は、ゲート電極１２のゲート長方向の側面側に形成されたサイドウォールスペーサ１６に対して自己整合で導入された不純物によって構成され、一対のｐ型半導体領域１４に比べて高不純物濃度に設定されている。
【００２８】
前記ｐ型半導体基板１の主面の第２の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ２が構成されている。この電界効果トランジスタＱ２は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、しきい値電圧を制御するためのチャネルインプラ層Ｃ２、ゲート絶縁膜１１、ゲート電極１２、ソース領域及びドレイン領域である一対のｎ型半導体領域１５及び一対のｎ型半導体領域１８で構成されている。
【００２９】
前記電界効果トランジスタＱ２において、しきい値電圧制御層Ｃ２は、チャネル形成領域であるｐ型ウエル領域６の表層部に形成されている。ゲート絶縁膜１１はｐ型ウエル領域６上に形成され、ゲート電極１２はゲート絶縁膜１１上に形成されている。このゲート電極１２は抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。一対のｎ型半導体領域１５はｐウエル領域６の表層部に形成されている。この一対のｎ型半導体領域１５はゲート電極１２に対して自己整合で導入された不純物で構成されている。一対のｎ型半導体領域１８は一対のｎ型半導体領域１６の表層部に形成されている。この一対のｎ型半導体領域１８は、ゲート電極１２のゲート長方向の側面側に形成されたサイドウォールスペーサ１６に対して自己整合で導入された不純物によって構成され、一対のｎ型半導体領域１５に比べて高不純物濃度に設定されている。
【００３０】
前記電界効果トランジスタＱ１は、例えば動作電圧が１５［Ｖ］に設定され、ゲート絶縁膜１０の厚さが２０［ｎｍ］程度に設定されている。ゲート絶縁膜１０は、３［ｎｍ］程度の厚さの熱酸化膜８及び１７［ｎｍ］程度の厚さの堆積膜９で形成されている。熱酸化膜８は、ｐ型半導体基板１の主面を酸化して形成した酸化珪素膜で形成されている。堆積膜９は、化学気相成長（ＣＶＤ：Ｃhemical Ｖapor Ｄeposition）法を用いて熱酸化膜８上に形成した酸化珪素膜で形成されている。
【００３１】
前記電界効果トランジスタＱ２は、例えば動作電位が１．８［Ｖ］に設定され、ゲート絶縁膜１１の厚さが５［ｎｍ］程度に設定されている。ゲート絶縁膜１１は、ゲート絶縁膜１０と異なり、熱酸化膜で形成されている。この熱酸化膜は、ｐ型半導体基板１の主面を酸化して形成した酸化珪素膜で形成されている。
【００３２】
このように、電界効果トランジスタＱ１のゲート絶縁膜１０は、電界効果トランジスタＱ２のゲート絶縁膜１１よりも厚い膜厚で構成されている。また、電界効果トランジスタＱ１に印加される電界強度は、電界効果トランジスタＱ２のゲート絶縁膜１１に印加される電界強度よりも高くなるように構成されている。
【００３３】
前記電界効果トランジスタＱ１のソース領域及びドレイン領域である一対のｐ型半導体領域１７の夫々には、層間絶縁膜１９に形成された接続孔を通して第１層目の金属配線２０が電気的に接続されている。前記電界効果トランジスタＱ２のソース領域及びドレイン領域である一対のｎ型半導体領域１８の夫々には、層間絶縁膜１９に形成された接続孔を通して第１層目の金属配線２０が電気的に接続されている。
【００３４】
前記電界効果トランジスタＱ１のゲート電極１２は、図３に示すように、ゲート幅方向における両端部が埋込絶縁膜５上に引き出され、一方の端部側には層間絶縁膜１９に形成された接続孔を通して第１層目の金属配線２０が電気的に接続されている。前記電界効果トランジスタＱ２のゲート電極１２は、図４に示すように、ゲート幅方向における両端部が埋込絶縁膜５上に引き出され、一方の端部側には層間絶縁膜１９に形成された接続孔を通して金属配線２０が電気的に接続されている。
【００３５】
次に、前記半導体集積回路装置の製造方法について、図５乃至図１４（製造方法を説明するための断面図）を用いて説明する。
【００３６】
まず、例えば単結晶珪素からなるｐ型半導体基板１を用意する。このｐ型半導体基板１は１０［Ωｃｍ］の抵抗率で形成されている。
【００３７】
次に、熱酸化処理を施し、前記ｐ型半導体基板１の主面上の全面に酸化珪素膜２Ａを形成する。
【００３８】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域及び第２の素子形成領域と対向する前記酸化珪素膜２Ａ上の領域に窒化珪素膜からなるマスク３を選択的に形成する。ここまでの工程を図５に示す。
【００３９】
次に、前記マスク３をエッチングマスクとして使用し、酸化珪素膜２Ａ及びｐ型半導体基板１の主面の素子分離領域にエッチング処理を施して、第１の素子形成領域、第２の素子形成領域の夫々の周囲を規定する溝４を形成する。エッチング処理は、例えばＲＩＥ(Ｒeactive Ｉon Ｅtching）等の異方性ドライエッチングで行う。溝４は０．３［μｍ］程度の深さで形成する。ここまでの工程を図６に示す。
【００４０】
次に、熱酸化処理を施し、前記溝４の内面を酸化して酸化珪素膜(図示せず)を形成する。この熱酸化処理は、溝４の加工時において生じた結晶欠陥を除去する目的で行う。
【００４１】
次に、前記溝４を埋め込むように前記ｐ型半導体基板１上の全面に酸化珪素膜５Ａを減圧化学気相成長(ＬＰＣＶＤ：Ｌow Ｐressure ＣＶＤ）法で形成する。ここまでの工程を図７に示す。
【００４２】
次に、化学的機械研磨(ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing)法を使用し、前記ｐ型半導体基板１の主面上の酸化珪素膜５Ａを除去して、前記溝４内に埋込絶縁膜５を形成する。この工程において、前記マスク３は化学的機械研磨時のストッパとして使用される。
【００４３】
次に、埋込絶縁膜５を緻密化するための熱処理を施す。この熱処理は、例えば酸化性の雰囲気又は不活性ガスの雰囲気で行う。この緻密化により、埋込絶縁膜５のエッチングレートは熱酸化膜のエッチングレートに近づく。
【００４４】
次に、熱リン酸液を用いたウエットエッチング法で前記マスク３を除去し、その後、フッ酸水溶液を用いたウエットエッチング法で前記ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に残存する酸化珪素膜２Ａを除去する。この工程により、第１の素子形成領域、第２の素子形成領域の夫々は、ｐ型半導体基板１の主面の素子分離領域に形成された溝４及びこの溝４内に埋め込まれた埋込絶縁膜５によって絶縁分離(電気的に分離)される。
【００４５】
次に、例えば熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に１０［ｎｍ］程度の厚さの酸化珪素膜からなる不純物導入用のバッファ絶縁膜２Ｂを形成する。
【００４６】
次に、前記ｐ型半導体基板１の主面の第２の素子形成領域に不純物（例えばボロン）をイオン打込み法で選択的に導入してｐ型ウエル領域６を形成し、その後、前記ｐ型半導体基板１の主面の第１の素子形成領域に不純物(例えば燐)をイオン打込み法で選択的に導入してｎ型ウエル領域７を形成する。ここまでの工程を図８に示す。
【００４７】
次に、前記ｐ型ウエル領域６の表層部に不純物をイオン打込み法で選択的に導入して、しきい値電圧を制御するためのチャネルインプラ層Ｃ２を形成し、その後、前記ｎ型ウエル領域７の表層部に不純物をイオン打込み法で選択的に導入して、しきい値圧を制御するためのチャネルインプラ層Ｃ１を形成する。ここまでの工程を図９に示す。
【００４８】
次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜２Ｂを除去し、前記ｐ型半導体基板１の主面の第１の素子形成領域及び第２の素子形成領域の表面を露出する。
【００４９】
次に、熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に３［ｎｍ］程度の厚さの熱酸化膜８を形成する。熱酸化処理は、薄い膜厚の制御が可能であり、かつ良質の酸化膜生成が可能なドライ酸化法で行う。
【００５０】
次に、化学気相成長法を使用し、前記熱酸化膜８を形成した直後に、熱酸化膜８上及び埋込絶縁膜５上を含むｐ型半導体基板１上の全面に、１７［ｎｍ］程度の厚さの酸化珪素膜からなる堆積膜９を形成する。この工程により、第１の素子形成領域上に熱酸化膜８及び堆積膜９からなるゲート絶縁膜１０が形成される。ここまでの工程を図１０に示す。
【００５１】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域上を覆い、第２の素子形成領域上が開口されたマスクＭ１０を形成する。マスクＭ１０は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクＭ１０は、例えば図１及び図１１に示すように、その端部が埋込絶縁膜５上に位置するように形成される。
【００５２】
次に、前記マスクＭ１０をエッチングマスクとして使用し、前記ｐ型半導体基板１の主面の第２の素子形成領域上の堆積膜９及び熱酸化膜８をウエットエッチング法で除去する。この工程において、埋込絶縁膜５は堆積膜９で覆われているので、堆積膜９が除去されるまで埋込絶縁膜５はエッチングされない。通常のウエットエッチングでは、少なくとも膜厚の１０％のオーバーエッチを行うため、被エッチ膜の膜厚が２０［ｎｍ］では、エッチング量は２２［ｎｍ］となる。従来の技術では、この２２［ｎｍ］分だけの段差が第２の素子形成領域と素子分離領域との間の素子分離領域端部に発生するが、本実施形態では、堆積膜９が除去されるまで埋込絶縁膜５はエッチングされないので、結果的に段差を５［ｎｍ］に低減することができた。即ち、埋込絶縁膜５を堆積膜９で覆うことにより、堆積膜９の厚さに相当する分、埋込絶縁膜５のエッチング量を低減できる。ここまでの工程を図１１に示す。
【００５３】
次に、前記マスクＭ１０をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第２の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜１１を形成する。この工程において、ｐ型半導体基板１の主面の第１の素子形成領域と熱酸化膜８との間に極薄い熱酸化膜が生成される。この工程により、厚さが異なるゲート絶縁膜１０及びゲート絶縁膜１１が形成される。また、この熱酸化処理により、堆積膜９は緻密化される。なお、堆積膜９を緻密化する熱処理を別工程で加えてもよい。この熱処理は、例えば不活性又は酸化性雰囲気で行う。これにより、ゲート絶縁膜１０の膜質を向上することができる。
【００５４】
次に、前記ゲート絶縁膜１１上及びゲート絶縁膜１０上を含むｐ型半導体基板１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜１３を化学気相成長法で形成する。
【００５５】
次に、前記酸化珪素膜１３、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記ゲート絶縁膜１１上にゲート電極１２を形成すると共に、前記ゲート絶縁膜１０上にゲート電極１２を形成する。このゲート電極１２の夫々は、ゲート幅方向の両端部が埋込絶縁膜５上に引き出された形状で形成される。
【００５６】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、その後、摂氏９００［℃］、２０分間の熱処理を施して、ソース領域及びドレイン領域である一対のｐ型半導体領域１４を形成する。ボロンの導入は、最終的な導入量が１×１０１３［atoms／cm２］程度及び導入時のエネルギ量が５０［ＫｅＶ］の条件下で行う。一対のｐ型半導体領域１４は、ゲート電極１２及び埋込絶縁膜５に対して自己整合で形成される。
【００５７】
次に、前記ｐ型半導体基板１の主面の第２の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域１５を形成する。燐の導入は、最終的な導入量が７×１０１２［atoms／cm２］程度及び導入時のエネルギ量が６０［ＫｅＶ］の条件下で行う。一対のｎ型半導体領域１４はゲート電極１２及び埋込絶縁膜５に対して自己整合で形成される。ここまでの工程を図１３に示す。
【００５８】
次に、前記ゲート電極１２の側面を覆うサイドウォールスペーサ１６を形成する。サイドウォールスペーサ１６は、ｐ型半導体基板１上の全面に酸化珪素膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。
【００５９】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域１７を形成する。一対のｐ型半導体領域１７はサイドウォールスペーサ１６及び埋込絶縁膜５に対して自己整合で形成される。この工程により、電界効果トランジスタＱ１がほぼ完成する。
【００６０】
次に、前記ｐ型半導体基板１の主面の第２の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域１８を形成する。一対のｎ型半導体領域１８はサイドウォールスペーサ１６及び埋込絶縁膜５に対して自己整合で形成される。この工程により、電界効果トランジスタＱ２がほぼ完成する。ここまでの工程を図１４に示す。
【００６１】
次に、前記ｐ型半導体基板１の主面上の全面に層間絶縁膜１９を形成し、その後、前記層間絶縁膜１９に接続孔を形成し、その後、層間絶縁膜１９上に第１層目の配線２０を形成することにより、図２、図３及び図４に示す状態となる。
【００６２】
このように、本実施形態によれば、以下の作用効果が得られる。
ｐ型半導体基板１の主面の第１の素子形成領域上にゲート絶縁膜１０が形成される電界効果トランジスタＱ１と、ｐ型半導体基板１の主面の第２の素子形成領域上に電界効果トランジスタＱ１のゲート絶縁膜１０よりも薄い厚さでゲート絶縁膜１１が形成される電界効果トランジスタＱ２とを有する半導体集積回路装置の製造方法であって、ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に熱酸化膜８を形成し、その後、熱酸化膜８上を含むｐ型半導体基板１の主面上に堆積膜９を形成し、その後、第２の素子形成領域上の堆積膜９及び熱酸化膜８を除去し、その後、第２の素子形成領域上に熱酸化膜を形成して、厚さが異なるゲート絶縁膜１０及びゲート絶縁膜１１を形成する工程を備える。第１の素子形成領域、第２の素子形成領域の夫々は、ｐ型半導体基板１の主面の素子分離領域に形成された溝４及びこの溝４内に埋め込まれた埋込絶縁膜５によって絶縁分離されている。
【００６３】
この構成により、第２の素子形成領域上に形成された堆積膜９及び熱酸化膜８を除去する際、埋込絶縁膜５は堆積膜９で覆われており、堆積膜９が除去されるまで埋込絶縁膜５はエッチングされないので、堆積膜９の厚さに相当する分、埋込絶縁膜５のエッチング量を低減できる。従って、第２の素子形成領域と素子分離領域との間の素子分離領域端部に発生する段差を緩和でき、段差に起因する電界効果トランジスタのゲート耐圧の劣化及び特性変動を回避できる。この結果、半導体集積回路装置の信頼性を高めることができる。
【００６４】
また、第１の素子形成領域上に形成されるゲート絶縁膜１０の厚さに対して堆積膜９の厚さが占める割合を大きくするに従って、第２の素子形成領域上に形成される熱酸化膜８の厚さが薄くなるので、埋込絶縁膜５のエッチング量を低減できる。埋込絶縁膜５のエッチング量は熱酸化膜８の厚さに比例して増加する。
【００６５】
また、第１の素子形成領域上に形成されるゲート絶縁膜１０を熱酸化膜８及び堆積膜９で形成し、第２の素子形成領域上に形成されるゲート絶縁膜１１を熱酸化膜で形成することにより、埋込絶縁膜５を堆積膜９で覆うことができるので、埋込絶縁膜５のエッチング量を低減できる。
【００６６】
なお、本実施形態では、第１の素子形成領域上及び第２の素子形成領域上に熱酸化膜８を形成し、その後、熱酸化膜８上を含む基板上の全面に堆積膜９を形成する例について説明したが、熱酸化膜８を廃止し、第１の素子形成領域上に堆積膜９を直に形成してもよい。化学気相成長法で形成された堆積膜は熱酸化膜に比べて膜質(堆積膜と基板との界面の膜質)が悪く、リーク電流が発生し易いが、第２の素子形成領域上にゲート絶縁膜１０である熱酸化膜を形成する際、第１の素子形成領域(基板１)と堆積膜９との間にも熱酸化膜が生成されるので、この熱酸化膜によってリーク電流の発生を抑制できる。第１の素子形成領域と堆積膜９との間に生成される熱酸化膜の膜厚は、第２の素子形成領域上にゲート絶縁膜１０である熱酸化膜を形成する時の熱酸化処理時間に依存するので、第２の素子形成領域上に形成される熱酸化膜の厚さによってはリーク電流の少ないゲート絶縁膜を形成することができる。従って、第１の素子形成領域上及び第２の素子形成領域上を含む基板上の全面に堆積膜９を形成し、その後、第２の素子形成領域上の堆積膜９を除去し、その後、第２の素子形成領域上に熱酸化膜を形成して、厚さの異なるゲート絶縁膜１１及びゲート絶縁膜１０を形成してもよい。この場合、熱酸化膜８を形成しない分、製造工程数を低減できる。また、第２の素子形成領域上の堆積膜９を除去する際、堆積膜９だけを除去すればよいので、埋込絶縁膜５のエッチング量を更に低減できる。
【００６７】
また、本実施形態では、化学的機械研磨(ＣＭＰ)法を用いて溝４内に埋込絶縁膜５を形成した例について説明したが、埋込絶縁膜５はエッチバック法を用いて形成してもよい。
【００６８】
（実施形態２)
本実施形態は、ゲート絶縁膜の厚さが異なる三種類の電界効果トランジスタを有する半導体集積回路装置に本発明を適用した例について説明する。
【００６９】
図１５は本発明の実施形態２である半導体集積回路装置に搭載された三種類の電界効果トランジスタの構成を示す断面図である。
【００７０】
図１５に示すように、本実施形態の半導体集積回路装置は、例えば単結晶珪素からなるｐ型半導体基板２１を主体とする構成になっている。
【００７１】
前記ｐ型半導体基板２１の主面には第１の素子形成領域、第２の素子形成領域及び第３の素子形成領域が形成されている。第１、第２、第３の夫々の素子形成領域は、ｐ型半導体基板２１の主面の素子分離領域に形成された溝２４及びこの溝２４内に埋め込まれた埋込絶縁膜２５によって周囲を規定され、互いに絶縁分離(電気的に分離)されている。
【００７２】
前記第１、第２、第３の夫々の素子形成領域にはｐ型ウエル領域２６が形成されている。
【００７３】
前記第１の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ３が構成されている。この電界効果トランジスタＱ３は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域２６、ゲート絶縁膜３１、ゲート電極３４、ソース領域及びドレイン領域である一対のｎ型半導体領域３６及び一対のｎ型半導体領域４０で構成されている。ｎ型半導体領域４０はｎ型半導体領域３６に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ３は、ゲート絶縁膜３１の厚さが２５［ｎｍ］程度に設定されている。ゲート絶縁膜３１は、熱酸化膜２７、堆積膜２８及び堆積膜３０で形成されている。
【００７４】
前記第２の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ４が構成されている。この電界効果トランジスタＱ４は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐウエル領域２６、ゲート絶縁膜３２、ゲート電極３４、ソース領域及びドレイン領域である一対のｎ型半導体領域３７及び一対のｎ型半導体領域４１で構成されている。ｎ型半導体領域４１はｎ型半導体領域３７に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ４は、ゲート絶縁膜３２の厚さが１２［ｎｍ］程度に設定されている。ゲート絶縁膜３２は、熱酸化膜２９及び堆積膜３０で形成されている。
【００７５】
前記第３の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ５が構成されている。この電界効果トランジスタＱ５は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域２６、ゲート絶縁膜３３、ゲート電極３４、ソース領域及びドレイン領域である一対のｎ型半導体領域３８及び一対のｎ型半導体領域４２で構成されている。ｎ型半導体領域４２はｎ型半導体領域３８に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ５は、ゲート絶縁膜３３の厚さが４［ｎｍ］程度に設定されている。ゲート絶縁膜３３は熱酸化膜で形成されている。
【００７６】
このように、電界効果トランジスタＱ３のゲート絶縁膜３１は、電界効果トランジスタＱ４のゲート絶縁膜３２よりも厚い膜厚で構成され、電界効果トランジスタＱ４のゲート絶縁膜３２は、電界効果トランジスタＱ５のゲート絶縁膜３３よりも厚い膜厚で構成されている。また、電界効果トランジスタＱ３のゲート絶縁膜３１に印加される電界強度は、電界効果トランジスタＱ４のゲート絶縁膜３２に印加される電界強度よりも高くなるように構成され、電界効果トランジスタＱ４のゲート絶縁膜３２に印加される電界強度は、電界効果トランジスタＱ５のゲート絶縁膜３３に印加される電界強度よりも高くなるように構成されている。
【００７７】
次に、前記半導体集積回路装置の製造方法について、図１６乃至図２２（製造方法を説明するための断面図）を用いて説明する。
【００７８】
まず、例えば単結晶珪素からなるｐ型半導体基板２１を用意する。
次に、前述の実施形態１に示した方法を用いて、前記半導体基板２１の主面の素子分離領域に溝２４を形成し、その後、溝２４内に埋込絶縁膜２５を形成して、前記ｐ型半導体基板２１の主面の第１の素子形成領域、第２の素子形成領域、第３の素子形成領域の夫々を絶縁分離する。
【００７９】
次に、前記第１の素子形成領域上、第２の素子形成領域上及び第３の素子形成領域上に不純物導入用のバッファ絶縁膜２２を形成し、その後、前記第１、第２、第３の夫々の素子形成領域にｎ型ウエル領域２６を形成する。ここまでの工程を図１６に示す。
【００８０】
次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜２２を除去し、前記ｐ型半導体基板２１の主面の第１の素子形成領域、第２の素子形成領域及び第３の素子形成領域の表面を露出する。
【００８１】
次に、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１、第２及び第３の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜２７を形成する。
【００８２】
次に、化学気相成長法を使用し、前記熱酸化膜２７を形成した直後に、熱酸化膜２７上及び埋込絶縁膜２５上を含むｐ型半導体基板２１上の全面に、１３［ｎｍ］程度の厚さの酸化珪素膜からなる堆積膜２８を形成する。ここまでの工程を図１７に示す。
【００８３】
次に、前記ｐ型半導体基板２１の主面の第１の素子形成領域上を覆い、第２及び第３の素子形成領域上が開口されたマスクＭ２０を形成する。マスクＭ２０は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクＭ２０は、例えば、その端部が埋込絶縁膜２５上に位置するように形成される。
【００８４】
次に、前記マスクＭ２０をエッチングマスクとして使用し、前記ｐ型半導体基板１の主面の第２及び第３の素子形成領域上の堆積膜２８及び熱酸化膜２７をウエットエッチング法で除去する。この工程において、埋込絶縁膜５は堆積膜２８で覆われているので、堆積膜２８が除去されるまで埋込絶縁膜２５はエッチングされない。ここまでの工程を図１８に示す。
【００８５】
次に、前記マスクＭ２０をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第２及び第３の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜２９を形成する。この熱酸化処理工程において、堆積膜２８は緻密化されて膜質が向上する。また、ｐ型半導体基板２１の主面の第１の素子形成領域と熱酸化膜２７との間に極薄い熱酸化膜が生成される。
【００８６】
次に、化学気相成長法を使用し、前記熱酸化膜２９を形成した直後に、堆積膜２８上、熱酸化膜２９上及び埋込絶縁膜２５上を含むｐ型半導体基板２１上の全面に、７［ｎｍ］程度の厚さの酸化珪素膜からなる堆積膜３０を形成する。この工程により、第１の素子形成領域上に熱酸化膜２７、堆積膜２８及び堆積膜３０からなるゲート絶縁膜３１が形成され、第２の素子形成領域上に熱酸化膜２９及び堆積膜３０からなるゲート絶縁膜３２が形成される。ここまでの工程を図１９に示す。
【００８７】
次に、前記ｐ型半導体基板２１の主面の第１及び第２の素子形成領域上を覆い、第３の素子形成領域上が開口されたマスクＭ２１を形成する。マスクＭ２１は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクＭ２１は、例えば、その端部が埋込絶縁膜２５上に位置するように形成される。
【００８８】
次に、前記マスクＭ２１をエッチングマスクとして使用し、前記ｐ型半導体基板１の主面の第３の素子形成領域上の堆積膜３０及び熱酸化膜２９をウエットエッチング法で除去する。この工程において、埋込絶縁膜２５は堆積膜３０で覆われているので、堆積膜３０が除去されるまで埋込絶縁膜２５はエッチングされない。ここまでの工程を図２０に示す。
【００８９】
次に、前記マスクＭ２１をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第３の素子形成領域上に４．５［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜３３を形成する。この工程において、第１の素子形成領域と熱酸化膜２７との間及び第２の素子形成領域と熱酸化膜２９との間に極薄い熱酸化膜が生成される。また、堆積膜２８及び堆積膜３０は緻密化されて膜質が向上する。この工程により、異なる厚さのゲート絶縁膜３１、３２、及び３３が形成される。
【００９０】
次に、前記ゲート絶縁膜３１上、ゲート絶縁膜３２上及びゲート絶縁膜３３上を含むｐ型半導体基板２１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜３５を化学気相成長法で形成する。
【００９１】
次に、前記酸化珪素膜３５、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記ゲート絶縁膜３１上、ゲート絶縁膜３２上、ゲート絶縁膜３３上の夫々にゲート電極３４を形成する。このゲート電極３４の夫々は、ゲート幅方向の両端部が埋込絶縁膜２５上に引き出された形状で形成される。
【００９２】
次に、前記第１の素子形成領域に一対のｎ型半導領域３６をイオン打込み法で選択的に形成し、その後、前記第２の素子形成領域に一対のｎ型半導領域３７をイオン打込み法で選択的に形成し、その後、前記第３の素子形成領域に一対のｎ型半導領域３８をイオン打込み法で選択的に形成する。ここまでの工程を図２１に示す。
【００９３】
次に、前記ゲート電極３４の側面を覆うサイドウォールスペーサ３９を形成した後、前記第１の素子形成領域に一対のｎ型半導領域４０をイオン打込み法で選択的に形成し、その後、前記第２の素子形成領域に一対のｎ型半導領域４１をイオン打込み法で選択的に形成し、その後、前記第３の素子形成領域に一対のｎ型半導領域４２をイオン打込み法で選択的に形成する。この工程により、電界効果トランジスタＱ３、Ｑ４及びＱ５がほぼ完成する。ここまでの工程を図２２に示す。
【００９４】
次に、前記ｐ型半導体基板２１上の全面に層間絶縁膜４３を形成し、その後、前記層間絶縁膜４３に接続孔を形成し、その後、前記層間絶縁膜４３上に第１層目の配線４４を形成することにより、図１５に示す状態となる。
【００９５】
本実施形態では、第３の素子形成領域と埋込絶縁膜２５との間の素子分離領域端部に発生した段差は１５［ｎｍ］であった。電界効果トランジスタＱ３及びＱ４のゲート絶縁膜を通常の熱酸化膜で形成した場合には、第３の素子形成領域と埋込絶縁膜２５との間の素子分離領域部の段差が４０［ｎｍ］であったことから、本発明により約３分の１に低減できた。これにより、電界効果トランジスタＱ５のサブシュレッシュ特性に見られたキンクによるしきい値電圧の０．３［Ｖ］の低下を抑制でき、電界効果トランジスタＱ５の正常な動作を実現できることが分かった。
【００９６】
（実施形態３）
本実施形態は、フラッシュメモリを内蔵するマイクロコンピュータ（半導体集積回路装置）に本発明を適用した例について説明する。
【００９７】
図２３は本発明の実施形態３であるマイクロコンピュータの概略構成を示すブロック図である。
【００９８】
図２３に示すように、マイクロコンピュータ８０は、中央処理部、制御部、演算部、記憶部、入出力部等を同一基板に搭載している。中央処理部、制御部、及び演算部はプロセッサユニット(ＣＰＵ)８１で構成されている。入出力部はデータ入出力回路ユニット(Ｉ／Ｏ)８３で構成されている。記憶部はＲＡＭユニット８４及びＲＯＭユニット８５で構成されている。ＲＡＭユニット８４にはＤＲＡＭ（Ｄynamic Ｒandum Ａccess Ｍemory）及びＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory)が搭載されている。ＲＯＭユニット８５にはフラッシュメモリが搭載されている。これらの各ユニット間は入出力データバス(Ｉ／Ｏ ＢＵＳ)８７を介在して相互に接続されている。また、マイクロコンピュータ８０は、電源部８６及びクロック発振器８２を搭載している。
【００９９】
前記プロセッサユニット８１には１．８［Ｖ］動作する電界効果トランジスタが使用され、前記データ入出力回路ユニット８３には１．８［Ｖ］動作する電界効果トランジスタ及び３．３［Ｖ］動作する電界効果トランジスタが使用され、前記電源部には１５［Ｖ］動作する電界効果トランジスタが使用されている。
【０１００】
次に、前記マイクロコンピュータの具体的な構造について、図２４(断面図)を用いて説明する。図２４は、ＲＯＭユニットのフラッシュメモリを構成する不揮発性記憶素子(メモリセル)、１５［Ｖ］動作する電界効果トランジスタ及び１．８［Ｖ］動作する電界効果トランジスタを示している。
【０１０１】
図２４に示すように、前記マイクロコンピュータ８０は、例えば単結晶珪素からなるｐ型半導体基板５１を主体とする構成になっている。
【０１０２】
前記ｐ型半導体基板５１の主面には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、ｐ型半導体基板５１の主面の素子分離領域に形成された溝５４及びこの溝５４内に埋め込まれた埋込絶縁膜５５によって周囲を規定され、互いに絶縁分離(電気的に分離)されている。
【０１０３】
前記複数の素子形成領域のうち、第１の素子形成領域にはディープｎ型ウエル領域５６及びｐ型ウエル領域５７が形成され、第２の素子形成領域にはｎ型ウエル領域５８が形成され、第３の素子形成領域にはｐ型ウエル領域５７が形成されている。
【０１０４】
前記第１の素子形成領域には書き込み動作及び消去動作をトンネル効果によって行う不揮発性記憶素子ＱＦ１が構成されている。この不揮発性記憶素子ＱＦ１は、主に、チャネル形成領域として使用されるｐ型ウエル領域５７、ゲート絶縁膜(トンネル絶縁膜)５９、浮遊ゲート電極(フローティングゲート電極)７０、層間絶縁膜６１、制御ゲート電極(コントロールゲート電極)６６、ソース領域及びドレイン領域である一対のｎ型半導体領域７１で構成されている。
【０１０５】
前記不揮発性記憶素子ＱＦ１へのデータの書き込みは、例えば、制御ゲート電極６６とドレイン領域(一方のｎ型半導体領域７１)との間に所定の電圧を印加して、浮遊ゲート電極７０に蓄えられた電子を、浮遊ゲート電極７０からドレイン領域へゲート絶縁膜５９を通したエレクトロントンネリングで行なう。また、不揮発性記憶素子ＱＦ１のデータの消去は、例えば、制御ゲート電極６６に所定の電圧を印加してチャネル形成領域をｎ型に反転させ、反転したチャネル形成領域中の電子を浮遊ゲート電極７０にゲート絶縁膜５９を通したエレクトロントンネリングで行なう。
【０１０６】
前記第２の素子形成領域には、１５［Ｖ］動作するｐチャネル導電型の電界効果トランジスタＱ６が構成されている。この電界効果トランジスタＱ６は、例えばｐチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｎ型ウエル領域５８、ゲート絶縁膜６４、ゲート電極６８、ソース領域及びドレイン領域である一対のｐ型半導体領域７２及び一対のｐ型半導体領域７５で構成されている。ｐ型半導体領域７５はｐ型半導体領域７２に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ６は、ゲート絶縁膜３１の厚さが２０［ｎｍ］程度に設定されている。ゲート絶縁膜６４は、熱酸化膜６２及び堆積膜６３で形成されている。
【０１０７】
前記第３の素子形成領域には、１．８［Ｖ］動作するｎチャネル導電型の電界効果トランジスタＱ７が構成されている。この電界効果トランジスタＱ７は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域５７、ゲート絶縁膜６５、ゲート電極６８、ソース領域及びドレイン領域である一対のｎ型半導体領域７３及び一対のｎ型半導体領域７６で構成されている。ｎ型半導体領域７６はｎ型半導体領域７３に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ７は、ゲート絶縁膜６５の厚さが１２［ｎｍ］程度に設定されている。ゲート絶縁膜６５は熱酸化膜で形成されている。
【０１０８】
このように、電界効果トランジスタＱ６のゲート絶縁膜６４は、電界効果トランジスタＱ７のゲート絶縁膜６５よりも厚い膜厚で構成されている。また、電界効果トランジスタＱ６のゲート絶縁膜６４に印加される電界強度は、電界効果トランジスタＱ７のゲート絶縁膜６５に印加される電界強度よりも高くなるように構成されている。
【０１０９】
次に、前記マイクロコンピュータの製造方法について、図２５乃至図３２（製造方法を説明するための断面図）を用いて説明する。
【０１１０】
まず、例えば単結晶珪素からなるｐ型半導体基板５１を用意する。
次に、前述の実施形態１に示した方法を用いて、前記ｐ型半導体基板５１の主面の素子分離領域に溝５４を形成し、その後、溝５４内に埋込絶縁膜５５を形成して、前記ｐ型半導体基板５１の主面の第１の素子形成領域、第２の素子形成領域、第３の素子形成領域の夫々を絶縁分離(電気的に分離)する。
【０１１１】
次に、熱酸化処理を施し、前記ｐ型半導体基板５１の主面の第１の素子形成領域上、第２の素子形成領域及び第３の素子形成領域上に１０［ｎｍ］程度の厚さの酸化珪素膜からなる不純物導入用のバッファ絶縁膜５２を形成する。
【０１１２】
次に、前記第１の素子形成領域に不純物として燐をイオン打込み法で選択的に導入してディープｎ型ウエル領域５６を形成する。燐の導入は、最終的な導入量が１×１０１３［atoms／cm２］程度及び導入時のエネルギ量が３０００［ＫｅＶ］の条件下で行う。
【０１１３】
次に、前記第１の素子形成領域及び第３の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入してｐ型ウエル領域５７を形成する。ボロンの導入は三回に分けて行う。一回目の導入は、最終的な導入量が１×１０１３［atoms／cm２］程度及び導入時のエネルギ量が３５０［ＫｅＶ］の条件下で行う。二回目の導入は、最終的な導入量が３×１０１２［atoms／cm２］程度及び導入時のエネルギ量が１３０［ＫｅＶ］の条件下で行う。三回目の導入は、最終的な導入量が１．２×１０１２［atoms／cm２］程度及び導入時のエネルギ量が５０［ＫｅＶ］の条件下で行う。
【０１１４】
次に、前記第２の素子形成領域に不純物として燐及びボロンをイオン打込み法で選択的に導入してｎ型ウエル領域５８を形成する。燐の導入は三回に分けて行い、その後、ボロンの導入を行う。一回目の燐の導入は、最終的な導入量が１．５×１０１３［atoms／cm２］程度及び導入時のエネルギ量が７００［ＫｅＶ］の条件下で行う。二回目の燐の導入は、最終的な導入量が３×１０１３［atoms／cm２］程度及び導入時のエネルギ量が３７０［ＫｅＶ］の条件下で行う。三回目の燐の導入は、最終的な導入量が１×１０１２［atoms／cm２］程度及び導入時のエネルギ量が１８０［ＫｅＶ］の条件下で行う。ボロンの導入は、最終的な導入量が１．５×１０１２［atoms／cm２］程度及び導入時のエネルギ量が２０［ＫｅＶ］の条件下で行う。ここまでの工程を図２５に示す。
【０１１５】
次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜５２を除去し、前記ｐ型半導体基板５１の主面の第１の素子形成領域、第２の素子形成領域及び第３の素子形成領域の表面を露出する。
【０１１６】
次に、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１の素子形成領域上に１０［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜５９を形成する。この工程において、第２の素子形成領域及び第３の素子形成領域上にも熱酸化膜が形成される。
【０１１７】
次に、前記素子形成領域上を含むｐ型半導体基板５１上の全面に５０［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜からなる浮遊ゲート材６０を化学気相成長法で形成する。
【０１１８】
次に、化学気相成長法を使用し、前記浮遊ゲート材６０上の全面に、４［ｎｍ］程度の厚さの酸化膜、７［ｎｍ］程度の厚さの窒化膜、４［ｎｍ］程度の厚さの酸化膜、１１［ｎｍ］程度の厚さの窒化膜を順次形成して層間絶縁膜６１を形成する。ここまでの工程を図２６に示す。
【０１１９】
次に、前記第１の素子形成領域上を覆い、第２及び第３の素子形成領域上が開口されたマスクＭ５０を形成する。マスクＭ５０は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。
【０１２０】
次に、前記マスクＭ５０をエッチングマスクとして使用し、前記層間絶縁膜６１、浮遊ゲート材６０の夫々に順次パターンニングを施す。ここまでの工程を図２７に示す。
【０１２１】
次に、前記マスクＭ５０をアッシングして除去した後、前記第２の素子形成領域上及び第３の素子形成領域上の熱酸化膜(ゲート絶縁膜５９)をウエットエッチング法で除去する。
【０１２２】
次に、ドライ酸化法で熱酸化処理を施し、前記第２及び第３の素子形成領域上に３［ｎｍ］程度の厚さの熱酸化膜６２を形成する。その後、化学気相成長法を使用し、熱酸化膜６２上及び埋込絶縁膜５５上を含むｐ型半導体基板５１上の全面に、１７［ｎｍ］の厚さの酸化珪素膜からなる堆積膜６３を形成する。この工程により、第２の素子形成領域上に熱酸化膜６２及び堆積膜６３からなるゲート絶縁膜６４が形成される。ここまでの工程を図２８に示す。
【０１２３】
次に、前記第２の素子形成領域上を覆い、第１及び第３の素子形成領域上が開口されたマスクＭ５１形成する。マスクＭ５１はフォトリソグラフィ技術で形成する。マスクＭ５１は、例えば、その端部が埋込絶縁膜５５上に位置するように形成される。
【０１２４】
次に、前記マスクＭ５１をエッチングマスクとして使用し、前記第３の素子形成領域上の堆積膜６３及び熱酸化膜６２、層間絶縁膜６１上の堆積膜６３をウエットエッチング法で除去する。この工程において、埋込絶縁膜５５は堆積膜６３で覆われているので、堆積膜６３が除去されるまで埋込絶縁膜５５はエッチングされない。ここまでの工程を図２９に示す。
【０１２５】
次に、前記マスクＭ５１をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記第３の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜６５を形成する。この工程において、ｐ型半導体基板５１の主面の第２の素子形成領域と熱酸化膜６２との間に極薄い熱酸化膜が生成される。また、堆積膜６３は緻密化されて膜質が向上する。この工程により、厚さが異なるゲート絶縁膜６４及びゲート絶縁膜６５が形成される。
【０１２６】
次に、前記ゲート絶縁膜６４上及びゲート絶縁膜６５上を含むｐ型半導体基板５１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜６９を化学気相成長法で形成する。
【０１２７】
次に、前記酸化珪素膜６９、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記層間絶縁膜６１上に制御ゲート電極６６、素子分離領域上にダミー配線６７を形成すると共に、前記ゲート絶縁膜６４上及びゲート絶縁膜６５上にゲート電極６８を形成する。ここまでの工程を図３０に示す。
【０１２８】
次に、前記第２及び第３の素子形成領域上を覆い、第１の領域上が開口されたマスクＭ５２を形成する。マスクＭ５２は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。
【０１２９】
次に、前記マスクＭ５２をエッチングマスクとして使用し、前記層間絶縁膜６１、浮遊ゲート材７０に順次ドライエッチングを施して浮遊ゲート電極７０を形成する。この後、前記マスクＭ５１を不純物導入用マスクとして使用し、前記第１の素子形成領域に不純物として砒素をイオン打込み法で選択的に導入してソース領域及びドレイン領域である一対のｎ型半導体領域７１を形成する。砒素の導入は、最終的な導入量が１×１０１５［atoms／cm２］程度及び導入時のエネルギ量が５０［ＫｅＶ］の条件下で行う。この工程により、不揮発性記憶素子ＱＦ１がほぼ完成する。
【０１３０】
次に、前記第２の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域７２を形成した後、前記第３の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域７３を形成する。ここまでの工程を図３２に示す。
【０１３１】
次に、前記ゲート電極６８の側面を覆うサイドウォールスペーサ７４を形成するともに、不揮発性記憶素子ＱＦ１の電極側面を覆うサイドウォールスペーサ７４を形成する。サイドウォールスペーサ７４は、ｐ型半導体基板１上の全面に窒化珪素膜からなる絶縁膜を形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。
【０１３２】
次に、前記第２の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域７５を形成する。その後、前記第３の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域７６を形成することにより、図２４に示す状態となる。
【０１３３】
この後、層間絶縁膜、接続孔、金属配線等を形成することにより、マイクロコンピュータが形成される。
【０１３４】
本実施形態では、第３の素子形成領域と埋込絶縁膜５５との間の素子分離領域端部の段差は５［ｎｍ］であった。電界効果トランジスタＱ７のゲート耐圧及びサブシュレシュ特性ともに劣化は見られず、高電圧用の電界効果トランジスタを形成しない場合の特性に一致したことから、本発明の有効性を確認できた。
【０１３５】
なお、本実施形態では、図３０に示す工程において、熱酸化処理を施して第３の素子形成領域上に厚さ５［ｎｍ］の熱酸化膜からなるゲート絶縁膜６５を形成したが、この直後に１酸化窒素(ＮＯ)中による摂氏９００℃の窒化処理を追加することにより、ゲート絶縁膜６５の信頼性を更に向上することが可能である。
【０１３６】
（実施形態４）
本実施形態では、ゲート絶縁膜の厚さが異なる二種類の電界効果トランジスタと不揮発性記憶素子とを有する半導体集積回路装置に本発明を適用した例について、図３３乃至図３８(製造方法を説明するための断面図)を用いて説明する。
【０１３７】
まず、図３３は、ｐ型半導体基板９１の主面の素子分離領域に溝９４及びこの溝９４内に埋込絶縁膜９５を形成して素子形成領域間を絶縁分離し、その後、ｐ型半導体基板９１の主面の第１の素子形成領域にディープｎ型ウエル領域９６を形成し、その後、ｐ型半導体基板９１の主面の第１及び第３の素子形成領域にｐ型ウエル領域９７を形成し、その後、ｐ型半導体基板９１の主面の第２の素子形成領域にｎ型ウエル領域９８を形成し、その後、熱酸化処理を施して前記第１の素子形成領域上に不揮発性記憶素子のゲート絶縁膜(トンネル絶縁膜)９９を形成した状態を示している。
【０１３８】
次に、前記素子形成領域上を含むｐ型半導体基板９１上の全面に５０［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜からなる浮遊ゲート材１００を化学気相成長法で形成し、その後、前記第１の素子形成領域上を覆い、第２及び第３の素子形成領域上が開口されたフォトレジスト膜からなるマスクＭ９０を形成し、その後、マスクＭ９０を用いて前記浮遊ゲート材１００にエッチングを施し、その後、前記第２及び第３の素子形成領域上のゲート絶縁膜９９をウエットエッチング法で除去する。ここまでの工程を図３４に示す。
【０１３９】
次に、前記マスクＭ９０をアッシングして除去した後、熱酸化処理を施して前記第２及び第３の素子形成領域上に厚さ４［ｎｍ］の熱酸化膜１０１を形成し、その後、前記熱酸化膜１０１上を含むｐ型半導体基板９１上の全面に化学気相成長法で厚さ１６［ｎｍ］の酸化珪素膜からなる堆積膜(層間絶縁膜)１０２を形成する。この工程において、第２の素子形成領域上に熱酸化膜１０１及び堆積膜１０２からなるゲート絶縁膜１０３が形成されると共に、浮遊ゲート材１００上に堆積膜１０２からなる層間絶縁膜が形成される。
【０１４０】
次に、前記第１及び第２の素子形成領域上を覆い、第３の素子形成領域上が開口されたフォトレジスト膜からなるマスクＭ９１を形成し、その後、前記第３の素子形成領域上の堆積膜１０２及び熱酸化膜１０１をウエットエッチング法で除去する。この工程において、埋込絶縁膜９５は堆積膜１０２で覆われているので、堆積膜１０２が除去されるまで埋込絶縁膜９５はエッチングされない。マスクＭ９１は、例えば、その端部が埋込絶縁膜９５上に位置するように形成される。ここまでの工程を図３５に示す。
【０１４１】
次に、前記マスクＭ９１をアッシングして除去した後、熱酸化処理を施して前記第３の素子形成領域上に厚さ５［ｎｍ］の熱酸化膜からなるゲート絶縁膜１０４を形成し、その後、前記ゲート絶縁膜１０３上及びゲート絶縁膜１０４上を含むｐ型半導体基板９１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜１０５を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜１０６を化学気相成長法で形成する。ここまでの工程を図３６に示す。
【０１４２】
次に、前記酸化珪素膜１０６、多結晶珪素膜１０５の夫々にパターンニングを施して、層間絶縁膜(堆積膜１０２)上に制御ゲート電極１０７を形成すると共に、ゲート絶縁膜１０３上及びゲート絶縁膜１０４上にゲート電極１０８を形成し、その後、前記第２及び第３の素子形成領域上を覆い、第１の素子形成領域上が開口されたフォトレジスト膜からなるマスクＭ９２を形成する。ここまでの工程を図３７に示す。
【０１４３】
次に、前記マスクＭ９２をエッチングマスクとして使用し、前記堆積膜１０２、浮遊ゲート材１００の夫々に順次パターンニングを施して浮遊ゲート電極１０９を形成する。
【０１４４】
次に、前記第１の素子形成領域に不純物をイオン打込み法で選択的に導入してソース領域及びドレイン領域である一対のｎ型半導体領域１１０を形成する。この工程において、不揮発性記憶素子ＱＦ２が形成される。この後、前記ゲート電極１０８の側面、不揮発性記憶素子ＱＦ２の電極側面の夫々に厚さ８０［ｎｍ］の窒化膜からなるサイドウォールスペーサ１１１を形成する。
【０１４５】
次に、前記第２の素子形成領域に不純物をイオン打込み法で選択的に導入して一対のｐ型半導体領域１１２を形成することにより、電界効果トランジスタＱ８が形成される。
【０１４６】
次に、前記第３の素子形成領域に不純物をイオン打込み法で選択的に導入して一対のｎ型半導体領域１１３を形成することにより、図３８に示すように、電界効果トランジスタＱ９が形成される。これにより、本実施形態の半導体集積回路装置の主要部が完成する。この後、層間絶縁膜、接続孔、金属配線の形成を行って本実施形態の製造工程を完了する。
【０１４７】
本実施形態では、第３素子形成領域と埋込絶縁膜２５との間の素子分離領域部の段差は１０［ｎｍ］と従来技術での約３分の１に低減された。また、電界効果トランジスタＱ８のゲート絶縁膜１０３と不揮発性記憶素子ＱＦ２の層間絶縁膜を同一の堆積膜で形成しても、正常なトランジスタ動作と信頼性の劣化のないメモリセル動作を実現できた。
【０１４８】
また、本実施形態では、電界効果トランジスタＱ８のゲート絶縁膜１０３である堆積膜１０２と不揮発性記憶素子ＱＦ２の層間絶縁膜（堆積膜１０２）とを同一工程で形成したので、半導体集積回路装置の製造工程数を低減することができる。
【０１４９】
（実施形態５）
本実施形態では、０．２５ミクロン製造技術を用いたＤＲＡＭ（半導体集積回路装置）に本発明を適用した例について説明する。
【０１５０】
図３９は本発明の実施形態５であるＤＲＡＭの概略構成を示す断面図であり、１ビットの情報を記憶するメモリセル及び周辺回路を構成する電界効果トランジスタを示している。
【０１５１】
図３９に示すように、本実施形態のＤＲＡＭは、単結晶珪素からなるｐ型半導体基板１２１を主体とする構成になっている。
【０１５２】
前記ｐ型半導体基板１２１には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、ｐ型半導体基板１２１の主面の素子分離領域に形成された溝１２４及びこの溝１２４内に埋め込まれた埋込絶縁膜１２５によって周囲を規定され、互いに絶縁分離(電気的に分離)されている。ｐ型半導体基板１２１のメモリセル部にはディープｎ型ウエル領域１２６及びｐ型ウエル領域１２７が形成され、ｐ型半導体基板１２１の周辺回路部にはｐ型ウエル領域１２７が形成されている。
【０１５３】
１ビットの情報を記憶するメモリセルは、メモリセル選択用の電界効果トランジスタＱ１０と情報蓄積用の容量素子ＭＣとの直列回路で構成され、ワード線ＷＬとデータ線ＤＬとが交差する領域に配置されている。
【０１５４】
電界効果トランジスタＱ１０は、ｐ型半導体基板１の主面の第１の素子形成領域に構成されている。この電界効果トランジスタＱ１０は、ｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域１２７、ゲート絶縁膜１３０、ゲート電極１３２、ソース領域及びドレイン領域である一対のｎ型半導体領域１３３で構成されている。
【０１５５】
前記容量素子ＭＣは電極１４０上に誘電体膜１４１、電極１４２の夫々を順次積層したスタック構造で構成されている。電極１４０は、層間絶縁膜１３８に埋め込まれた導電プラグ１３９及び層間絶縁膜１３５に埋め込まれた導電プラグ１３６を介して電界効果トランジスタＱ１０の一方のｎ型半導体領域１３３に電気的に接続されている。電界効果トランジスタＱ１０の他方のｎ型半導体領域１３３は、導電プラグ１３６を介してデータ線ＤＬに電気的に接続されている。
【０１５６】
周辺回路を構成する電界効果トランジスタＱ１１は、ｐ型半導体基板１２１の主面の第２の素子形成領域に構成されている。この電界効果トランジスタＱ１１は、ｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域１２７、ゲート絶縁膜１３１、ゲート電極１３２、ソース領域及びドレイン領域である一対のｎ型半導体領域１３４で構成されている。一対のｎ型半導体領域１３４の夫々には、層間絶縁膜１３５に埋め込まれた導電プラグ１３６を介して配線１３７の夫々が電気的に接続されている。
【０１５７】
前記メモリセルの電界効果トランジスタＱ１０のゲート絶縁膜１３０は熱酸化膜１２８及び堆積膜１２９で形成されている。熱酸化膜１２８は２［ｎｍ］程度の厚さで形成され、堆積膜１２９は６［ｎｍ］程度の厚さで形成されている。前記周辺回路を構成する電界効果トランジスタＱ１１のゲート絶縁膜１３１は、厚さ４．５［ｎｍ］程度の熱酸化膜で形成されている。これらのゲート絶縁膜１３０、ゲート絶縁膜１３１の夫々は、前述の実施形態で示した製造方法で形成される。
【０１５８】
本実施形態では、第２素子形成領域と埋込絶縁膜１２５との間の素子分離領域部の段差は４［ｎｍ］であった。メモリセルの電界効果トランジスタのゲート絶縁膜を通常の熱酸化膜で形成した場合には、第２素子形成領域と埋込絶縁膜１２５との間の素子分離領域端部の段差が１０［ｎｍ］であったことから、本発明により２分の１に低減された。これにより、低電圧用電界効果トランジスタＱ１１のゲート欠陥密度を従来の０．８ケ／ｃｍ２から０．３ケ／ｃｍ２へ大幅に低減でき、結果的に、メモリの製造歩留まりを２０％向上することができた。また、低電圧用電界効果トランジスタＱ１１のゲート破壊耐圧も１５％改善できた。本実施形態により、本発明のＤＲＡＭでの有効性が確認でき、その工業的影響は非常に大きいことが分かった。
【０１５９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１６０】
例えば、本発明は、ゲート絶縁膜の厚さが異なる四種類以上の電界効果トランジスタを有する半導体集積回路装置に適用できる。
【符号の説明】
【０１６１】
１…ｐ型半導体基板、２…熱酸化珪素膜、３…マスク、４…溝、５…埋込絶縁膜、６…ｐ型ウエル領域、７…ｎ型ウエル領域、８…熱酸化膜、９…堆積膜、１０，１１…ゲート絶縁膜、１２…ゲート電極、１３…酸化珪素膜、１４，１７…一対のｐ型半導体領域、１５，１８…一対のｎ型半導体領域、１６…サイドウォールスペーサ、１９…層間絶縁膜、２０…配線、Ｑ１，Ｑ２…電界効果トランジスタ、２１…ｐ型半導体基板、２２…熱酸化珪素膜、２４…溝、２５…埋込絶縁膜、２６…ｐ型ウエル領域、２７，２９…熱酸化膜、２８，３０…堆積膜、３１，３２，３３…ゲート絶縁膜、３４…ゲート電極、３５…酸化珪素膜、３６，３７，３８，４０，４１，４２…一対のｎ型半導体領域、３９…サイドウォールスペーサ、４３…層間絶縁膜、４４…配線、Ｑ３，Ｑ４，Ｑ５…電界効果トランジスタ、５１…ｐ型半導体基板、５２…熱酸化珪素膜、５４…溝、５５…埋込絶縁膜、５６，５８…ｎ型ウエル領域、５７…ｐ型ウエル領域、５９…ゲート絶縁膜、６０…多結晶珪素膜、６１…層間絶縁膜、６２…熱酸化膜、６３…堆積膜、６４，６５…ゲート絶縁膜、６６…制御ゲート電極、６７…ダミー配線、６８…ゲート電極、６９…酸化珪素膜、７０…浮遊ゲート電極、７１，７３，７６…一対のｎ型半導体領域、７２，７５…一対のｐ型半導体領域、７４…サイドウォールスペーサ、８０…マイクロコンピュータ、８１…プロセッサユニット、８２…クロック発振器、８３…データ入出回路ユニット、８４…ＲＡＭユニット、８５…ＲＯＭユニット、８６…電源部、８７…入出データバス、ＱＦ１…不揮発性記憶素子、Ｑ６，Ｑ７…電界効果トランジスタ、９１…ｐ型半導体基板、ＱＦ２…不揮発性記憶素子、Ｑ８，Ｑ９…電界効果トランジスタ、１２１…ｐ型半導体基板、Ｑ１０，Ｑ１１…電界効果トランジスタ、Ｃ…容量素子。
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ゲート絶縁膜の膜厚が異なる複数種類の電界効果トランジスタを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体メモリの高集積化を支えている技術の一つは素子分離である。６４Ｍビットのランダムアクセスメモリ(以下、ＤＲＡＭと略記)を初めとする０．２５ミクロン技術を用いた半導体集積回路装置の素子分離では、従来のＬＯＣＯＳ(Ｌocal Ｏxidation Ｏf Ｓilicon)素子分離から、シリコン基板の素子分離領域に溝を形成し、この溝内に埋込絶縁膜を形成して素子形成領域間を絶縁分離する所謂溝型素子分離が本格的に採用されつつある。この溝型素子分離によれば、ＬＯＣＯＳ素子分離において不可能であった０．３ミクロン以下の素子分離長が設計でき、メモリ集積度の大幅な向上が達成できる。
【０００３】
一方、低電圧・低消費電力化といった従来からの市場ニーズに加えて、ＰＤＡ(Ｐersonal Ｄigital Ａssistants)や電子スチールカメラなどの携帯機器の急速な浸透により、従来は異なるチップ上に形成されてきた素子を同時にオンチップ化する要求が強まってきた。その一例として、フラッシュメモリを内蔵したマイクロコンピュータや、中容量のＤＲＡＭを内蔵したマイクロコンピュータ等が製品化されている。
【０００４】
異なる機能のデバイスを混載したこれらの半導体集積回路装置には、動作電圧の異なる複数種類の電界効果トランジスタが搭載されている。例えば、フラッシュメモリへの情報の書き込み・消去動作は１５〜２０［Ｖ］の高電圧が必要であるため、周辺回路の一部にはその電圧印加に耐える１５〜２５［ｎｍ］の厚さのゲート絶縁膜を有する電界効果トランジスタが使用される。また、通常の３．３［Ｖ］で動作するマイクロコンピュータの論理回路部には、７〜１０［ｎｍ］の厚さのゲート絶縁膜を有する電界効果トランジスタが使用される。更に、最近の０．２５ミクロン技術によるフラッシュメモリ内蔵マイクロコンピュータにおいては、１．８［Ｖ］程度の低電源電圧で高速動作を実現するため、論理回路部に４〜５［ｎｍ］の厚さのゲート絶縁膜を有する電界効果トランジスタが使用されており、入出力部を３．３［Ｖ］でも対応可能とする場合には、結果的に３水準、４〜５［ｎｍ］厚のゲート絶縁膜(１．８［Ｖ］用)、７〜１０［ｎｍ］厚のゲート絶縁膜(３．３［Ｖ］用)、及び１５〜２５［ｎｍ］厚のゲート絶縁膜（フラッシュメモリ用）を形成する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述の溝型素子分離で絶縁分離されたシリコン基板の二つの素子形成領域上に厚さが異なる二種類のゲート絶縁膜を従来技術で作り分けた場合の問題点を図４０乃至図４６を用いて説明する。図４０乃至図４４は従来技術を説明するための断面図であり、図４０乃至図４２は電界効果トランジスタのゲート長方向に沿う断面図であり、図４３及び図４４は電界効果トランジスタのゲート幅方向に沿う断面図である。図４５は溝型素子分離におけるキャパシタの耐圧分布とＬＯＣＯＳ素子分離におけるキャパシタの耐圧分布とを比較した図である。図４６は溝型素子分離における電界効果トランジスタのサブシュレッシュ特性とＬＯＣＯＳ素子分離における電界効果トランジスタのサブシュレッシュ特性とを比較した図である。図４５において、横軸はキャパシタゲート印加電圧であり、縦軸は累積不良数である。図４６において、横軸はゲート電圧であり、縦軸はドレイン電流である。
【０００６】
まず、図４０(Ａ)に示すように、シリコン基板１５１の主面の素子分離領域に第１の素子形成領域、第２の素子形成領域の夫々の周囲を規定する溝１５２を形成し、その後、前記溝１５２内に酸化珪素膜からなる埋込絶縁膜１５３を形成して溝型素子分離を行い、その後、前記第１の素子形成領域上及び前記第２の素子形成領域上に不純物導入用のバッファ絶縁膜１５４を形成し、その後、前記第１の素子形成領域、前記第２の素子形成領域の夫々の表層部に電界効果トランジスタのしきい値電圧を制御するためのチャネルインプラ層１５５Ａ、１５５Ｂの夫々を形成する。
【０００７】
次に、前記バッファ絶縁膜１５４を除去した後、熱酸化処理を施し、図４０(Ｂ）に示すように、前記第１の素子形成領域上及び前記第２の素子形成領域上に２０［ｎｍ］程度の厚さの熱酸化(ＳｉＯ２)膜からなるゲート絶縁膜１５６を形成する。
【０００８】
次に、前記第１の素子形成領域上を覆い、前記第２の素子形成領域上が開口されたマスク１５７をフォトリソグラフィ技術を用いて形成する。
【０００９】
次に、前記マスク１５７をエッチングマスクとして使用し、図４１(Ｃ)に示すように、前記第２の素子形成領域上のゲート絶縁膜１５６をフッ酸水溶液を用いたウエットエッチング法で除去する。
【００１０】
次に、前記マスク１５７を除去した後、熱酸化処理を施し、図４１(Ｄ)に示すように、前記第２の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化(ＳｉＯ２)膜からなるゲート絶縁膜１５８を形成する。この工程により、溝型素子分離で絶縁分離された第１の素子形成領域上、第２の素子形成領域上の夫々に、厚さが異なるゲート絶縁膜１５６、ゲート絶縁膜１５８の夫々を作り分けることができる。
【００１１】
次に、前記第１の素子形成領域上、前記第２の素子形成領域上の夫々に不純物が導入された多結晶珪素膜からなるゲート電極１５９を形成し、その後、前記第１の素子形成領域の表層部にソース領域及びドレイン領域である一対の半導体領域１６０を形成し、その後、前記第２の素子形成領域の表層部にソース領域及びドレイン領域である一対の半導体領域１６１を形成することにより、図４２に示すように、ゲート絶縁膜の厚さが異なる電界効果トランジスタＱ１２及び電界効果トランジスタＱ１３が形成される。なお、電界効果トランジスタＱ１２、Ｑ１３の夫々のゲート電極１５９は、図４３及び図４４に示すように、ゲート幅方向の両端部が埋込絶縁膜１５３上に引き出された形状で形成される。
【００１２】
前述の従来技術によるゲート絶縁膜の作り分けでは、第２の素子形成領域上に形成されたゲート絶縁膜１５６をウエットエッチング法で除去する際、図４１(Ｃ）に示すように、溝１５２内に埋め込まれた埋込絶縁膜１５３も同時にエッチングされるため、第２の素子形成領域と素子分離領域との間の素子分離領域端部において、第２の素子形成領域の側面を露出する断差が発生する。本発明者等の実験によれば、第２の素子形成領域上に形成したゲート絶縁膜の厚さ４．５［ｎｍ］に対して２５［ｎｍ］の段差が発生した。この段差に起因する二つの大きな問題点がある。
【００１３】
第１点は、段差部での機械的応力集中が原因となって、第２の素子形成領域と素子分離領域との間の素子分離領域端部において、図４４中の矢印１６２で示すようなゲート絶縁膜１５８の薄膜化が発生し、結果としてゲート絶縁膜１５８の信頼度が劣化する問題である。図４５に示すように、溝型素子分離では５〜１０％の耐圧劣化が見られた。
【００１４】
第２点は、図４４中の矢印１６３で示すように、第２の素子形成領域の側面の段差底部付近におけるチャネルインプラ濃度が平坦部のチャネルインプラ層１５５Ｂと比較して低下することから、電界効果トランジスタＱ１３の特性が変動する問題である。図４６に示すように、溝型素子分離では、通称キンクと呼ばれている電圧−電流特性が途中で変化する現象が見られ、結果的に電界効果トランジスタＱ１３のしきい値電圧の低下と、そのバラツキが問題となる。
【００１５】
本発明の目的は、ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高めることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置の製造方法であって、前記半導体基板の主面の第１の素子形成領域上及び第２の素子形成領域上に熱酸化膜を形成し、その後、前記熱酸化膜上を含む前記半導体基板の主面上に堆積膜を形成し、その後、前記第２の素子形成領域上の前記堆積膜及び前記熱酸化膜を除去し、その後、前記第２の素子形成領域上に熱酸化膜を形成して、前記第１の素子形成領域上、前記第２の素子形成領域上の夫々にゲート絶縁膜を形成する工程を備える。
【００１７】
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離されている。
【００１８】
上述した手段によれば、第２の素子形成領域上に形成された堆積膜及び熱酸化膜を除去する際、埋込絶縁膜は堆積膜で覆われており、堆積膜が除去されるまで埋込絶縁膜はエッチングされないので、堆積膜９の厚さに相当する分、埋込絶縁膜のエッチング量を低減できる。従って、第２の素子形成領域と素子分離領域との間の素子分離領域端部に発生する段差を緩和でき、段差に起因する電界効果トランジスタのゲート耐圧の劣化及び特性変動を回避できる。この結果、半導体集積回路装置の信頼性を高めることができる。
【００１９】
また、第１の素子形成領域上に形成されるゲート絶縁膜の厚さに対して堆積膜の厚さが占める割合を大きくするに従って、第２の素子形成領域上に形成される熱酸化膜の厚さが薄くなるので、埋込絶縁膜のエッチング量を低減できる。埋込絶縁膜のエッチング量は熱酸化膜の厚さに比例して増加する。
【発明の効果】
【００２０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高めることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態１である半導体集積回路装置に搭載された二つの電界効果トランジスタの概略構成を示す模式的平面図である。
【図２】図１に示すＡ−Ａ線の位置で切った断面図である。
【図３】図１に示すＢ−Ｂ線の位置で切った断面図である。
【図４】図１に示すＣ−Ｃ線の位置で切った断面図である。
【図５】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図９】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１０】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１１】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１２】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１３】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１４】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１５】本発明の実施形態２である半導体集積回路装置に搭載された三つの電界効果トランジスタの概略構成を示す断面図である。
【図１６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図１９】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２０】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２１】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２２】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図２３】本発明の実施形態３であるマイクロコンピュータ(半導体集積回路装置)の概略構成を示すブロック図である。
【図２４】前記マイクロコンピュータに搭載された三つの電界効果トランジスタの概略構成を示す断面図である。
【図２５】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２６】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２７】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２８】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図２９】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３０】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３１】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３２】前記マイクロコンピュータの製造方法を説明するための断面図である。
【図３３】本発明の実施形態４である半導体集積回路装置の製造方法を説明するための断面図である。
【図３４】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３５】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図３９】本発明の実施形態５であるＤＲＡＭ(半導体集積回路装置)の概略構成を示す断面図である。
【図４０】従来の技術を説明するための断面図である。
【図４１】従来の技術を説明するための断面図である。
【図４２】従来の技術を説明するための断面図である。
【図４３】従来の技術を説明するための断面図である。
【図４４】従来の技術を説明するための断面図である。
【図４５】溝型素子分離におけるキャパシタの耐圧分布とＬＯＣＯＳ素子分離におけるキャパシタの耐圧分布とを比較した図である。
【図４６】溝型素子分離における電界効果トランジスタのサブシュレッシュ特性とＬＯＣＯＳ素子分離における電界効果トランジスタのサブシュレッシュ特性とを比較した図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態は、ゲート絶縁膜の厚さが異なる二種類の電界効果トランジスタを有する半導体集積回路装置に本発明を適用した例について説明する。
【００２３】
図１は本発明の実施形態１である半導体集積回路装置に搭載された二種類の電界効果トランジスタの構成を示す模式的平面図であり、図２は図１に示すＡ−Ａ線の位置で切った断面図であり、図３は図１に示すＢ−Ｂ線の位置で切った断面図であり、図４は図１に示すＣ−Ｃ線の位置で切った断面図である。なお、図１において、図を見易くするため、後述する層間絶縁膜１９、配線２０等は図示を省略している。
【００２４】
図１及び図２に示すように、本実施形態の半導体集積回路装置は、例えば単結晶珪素からなるｐ型半導体基板１を主体とする構成になっている。
前記ｐ型半導体基板１の主面には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、ｐ型半導体基板１の主面の素子分離領域に形成された溝４及びこの溝４内に埋め込まれた埋込絶縁膜５によって周囲を規定され、互いに絶縁分離されている。
【００２５】
前記複数の素子形成領域のうち、第１の素子形成領域にはｎ型ウエル領域７が形成され、第２の素子形成領域にはｐ型ウエル領域６が形成されている。
【００２６】
前記半導体基板の主面の第１の素子形成領域には、ｐチャネル導電型の電界効果トランジスタＱ１が構成されている。この電界効果トランジスタＱ１は、例えばｐチャネル型ＭＩＳＦＥＴ(Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）で構成され、主に、しきい値電圧を制御するためのチャネルインプラ層Ｃ１、ゲート絶縁膜１０、ゲート電極１２、ソース領域及びドレイン領域である一対のｐ型半導体領域１４及び一対のｐ型半導体領域１７で構成されている。
【００２７】
前記電界効果トランジスタＱ１において、チャネルインプラ層Ｃ１は、チャネル形成領域であるｎ型ウエル領域７の表層部に形成されている。ゲート絶縁膜１０はｎ型ウエル領域７上に形成され、ゲート電極１２はゲート絶縁膜１０上に形成されている。このゲート電極１２は抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。一対のｐ型半導体領域１４はｎウエル領域７の表層部に形成されている。この一対のｐ型半導体領域１４はゲート電極１２に対して自己整合で導入された不純物によって構成されている。一対のｐ型半導体領域１７は一対のｐ型半導体領域１４の表層部に形成されている。この一対のｐ型半導体領域１７は、ゲート電極１２のゲート長方向の側面側に形成されたサイドウォールスペーサ１６に対して自己整合で導入された不純物によって構成され、一対のｐ型半導体領域１４に比べて高不純物濃度に設定されている。
【００２８】
前記ｐ型半導体基板１の主面の第２の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ２が構成されている。この電界効果トランジスタＱ２は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、しきい値電圧を制御するためのチャネルインプラ層Ｃ２、ゲート絶縁膜１１、ゲート電極１２、ソース領域及びドレイン領域である一対のｎ型半導体領域１５及び一対のｎ型半導体領域１８で構成されている。
【００２９】
前記電界効果トランジスタＱ２において、しきい値電圧制御層Ｃ２は、チャネル形成領域であるｐ型ウエル領域６の表層部に形成されている。ゲート絶縁膜１１はｐ型ウエル領域６上に形成され、ゲート電極１２はゲート絶縁膜１１上に形成されている。このゲート電極１２は抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。一対のｎ型半導体領域１５はｐウエル領域６の表層部に形成されている。この一対のｎ型半導体領域１５はゲート電極１２に対して自己整合で導入された不純物で構成されている。一対のｎ型半導体領域１８は一対のｎ型半導体領域１６の表層部に形成されている。この一対のｎ型半導体領域１８は、ゲート電極１２のゲート長方向の側面側に形成されたサイドウォールスペーサ１６に対して自己整合で導入された不純物によって構成され、一対のｎ型半導体領域１５に比べて高不純物濃度に設定されている。
【００３０】
前記電界効果トランジスタＱ１は、例えば動作電圧が１５［Ｖ］に設定され、ゲート絶縁膜１０の厚さが２０［ｎｍ］程度に設定されている。ゲート絶縁膜１０は、３［ｎｍ］程度の厚さの熱酸化膜８及び１７［ｎｍ］程度の厚さの堆積膜９で形成されている。熱酸化膜８は、ｐ型半導体基板１の主面を酸化して形成した酸化珪素膜で形成されている。堆積膜９は、化学気相成長（ＣＶＤ：Ｃhemical Ｖapor Ｄeposition）法を用いて熱酸化膜８上に形成した酸化珪素膜で形成されている。
【００３１】
前記電界効果トランジスタＱ２は、例えば動作電位が１．８［Ｖ］に設定され、ゲート絶縁膜１１の厚さが５［ｎｍ］程度に設定されている。ゲート絶縁膜１１は、ゲート絶縁膜１０と異なり、熱酸化膜で形成されている。この熱酸化膜は、ｐ型半導体基板１の主面を酸化して形成した酸化珪素膜で形成されている。
【００３２】
このように、電界効果トランジスタＱ１のゲート絶縁膜１０は、電界効果トランジスタＱ２のゲート絶縁膜１１よりも厚い膜厚で構成されている。また、電界効果トランジスタＱ１に印加される電界強度は、電界効果トランジスタＱ２のゲート絶縁膜１１に印加される電界強度よりも高くなるように構成されている。
【００３３】
前記電界効果トランジスタＱ１のソース領域及びドレイン領域である一対のｐ型半導体領域１７の夫々には、層間絶縁膜１９に形成された接続孔を通して第１層目の金属配線２０が電気的に接続されている。前記電界効果トランジスタＱ２のソース領域及びドレイン領域である一対のｎ型半導体領域１８の夫々には、層間絶縁膜１９に形成された接続孔を通して第１層目の金属配線２０が電気的に接続されている。
【００３４】
前記電界効果トランジスタＱ１のゲート電極１２は、図３に示すように、ゲート幅方向における両端部が埋込絶縁膜５上に引き出され、一方の端部側には層間絶縁膜１９に形成された接続孔を通して第１層目の金属配線２０が電気的に接続されている。前記電界効果トランジスタＱ２のゲート電極１２は、図４に示すように、ゲート幅方向における両端部が埋込絶縁膜５上に引き出され、一方の端部側には層間絶縁膜１９に形成された接続孔を通して金属配線２０が電気的に接続されている。
【００３５】
次に、前記半導体集積回路装置の製造方法について、図５乃至図１４（製造方法を説明するための断面図）を用いて説明する。
【００３６】
まず、例えば単結晶珪素からなるｐ型半導体基板１を用意する。このｐ型半導体基板１は１０［Ωｃｍ］の抵抗率で形成されている。
【００３７】
次に、熱酸化処理を施し、前記ｐ型半導体基板１の主面上の全面に酸化珪素膜２Ａを形成する。
【００３８】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域及び第２の素子形成領域と対向する前記酸化珪素膜２Ａ上の領域に窒化珪素膜からなるマスク３を選択的に形成する。ここまでの工程を図５に示す。
【００３９】
次に、前記マスク３をエッチングマスクとして使用し、酸化珪素膜２Ａ及びｐ型半導体基板１の主面の素子分離領域にエッチング処理を施して、第１の素子形成領域、第２の素子形成領域の夫々の周囲を規定する溝４を形成する。エッチング処理は、例えばＲＩＥ(Ｒeactive Ｉon Ｅtching）等の異方性ドライエッチングで行う。溝４は０．３［μｍ］程度の深さで形成する。ここまでの工程を図６に示す。
【００４０】
次に、熱酸化処理を施し、前記溝４の内面を酸化して酸化珪素膜(図示せず)を形成する。この熱酸化処理は、溝４の加工時において生じた結晶欠陥を除去する目的で行う。
【００４１】
次に、前記溝４を埋め込むように前記ｐ型半導体基板１上の全面に酸化珪素膜５Ａを減圧化学気相成長(ＬＰＣＶＤ：Ｌow Ｐressure ＣＶＤ）法で形成する。ここまでの工程を図７に示す。
【００４２】
次に、化学的機械研磨(ＣＭＰ：Ｃhemical Ｍechanical Ｐolishing)法を使用し、前記ｐ型半導体基板１の主面上の酸化珪素膜５Ａを除去して、前記溝４内に埋込絶縁膜５を形成する。この工程において、前記マスク３は化学的機械研磨時のストッパとして使用される。
【００４３】
次に、埋込絶縁膜５を緻密化するための熱処理を施す。この熱処理は、例えば酸化性の雰囲気又は不活性ガスの雰囲気で行う。この緻密化により、埋込絶縁膜５のエッチングレートは熱酸化膜のエッチングレートに近づく。
【００４４】
次に、熱リン酸液を用いたウエットエッチング法で前記マスク３を除去し、その後、フッ酸水溶液を用いたウエットエッチング法で前記ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に残存する酸化珪素膜２Ａを除去する。この工程により、第１の素子形成領域、第２の素子形成領域の夫々は、ｐ型半導体基板１の主面の素子分離領域に形成された溝４及びこの溝４内に埋め込まれた埋込絶縁膜５によって絶縁分離(電気的に分離)される。
【００４５】
次に、例えば熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に１０［ｎｍ］程度の厚さの酸化珪素膜からなる不純物導入用のバッファ絶縁膜２Ｂを形成する。
【００４６】
次に、前記ｐ型半導体基板１の主面の第２の素子形成領域に不純物（例えばボロン）をイオン打込み法で選択的に導入してｐ型ウエル領域６を形成し、その後、前記ｐ型半導体基板１の主面の第１の素子形成領域に不純物(例えば燐)をイオン打込み法で選択的に導入してｎ型ウエル領域７を形成する。ここまでの工程を図８に示す。
【００４７】
次に、前記ｐ型ウエル領域６の表層部に不純物をイオン打込み法で選択的に導入して、しきい値電圧を制御するためのチャネルインプラ層Ｃ２を形成し、その後、前記ｎ型ウエル領域７の表層部に不純物をイオン打込み法で選択的に導入して、しきい値圧を制御するためのチャネルインプラ層Ｃ１を形成する。ここまでの工程を図９に示す。
【００４８】
次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜２Ｂを除去し、前記ｐ型半導体基板１の主面の第１の素子形成領域及び第２の素子形成領域の表面を露出する。
【００４９】
次に、熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に３［ｎｍ］程度の厚さの熱酸化膜８を形成する。熱酸化処理は、薄い膜厚の制御が可能であり、かつ良質の酸化膜生成が可能なドライ酸化法で行う。
【００５０】
次に、化学気相成長法を使用し、前記熱酸化膜８を形成した直後に、熱酸化膜８上及び埋込絶縁膜５上を含むｐ型半導体基板１上の全面に、１７［ｎｍ］程度の厚さの酸化珪素膜からなる堆積膜９を形成する。この工程により、第１の素子形成領域上に熱酸化膜８及び堆積膜９からなるゲート絶縁膜１０が形成される。ここまでの工程を図１０に示す。
【００５１】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域上を覆い、第２の素子形成領域上が開口されたマスクＭ１０を形成する。マスクＭ１０は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクＭ１０は、例えば図１及び図１１に示すように、その端部が埋込絶縁膜５上に位置するように形成される。
【００５２】
次に、前記マスクＭ１０をエッチングマスクとして使用し、前記ｐ型半導体基板１の主面の第２の素子形成領域上の堆積膜９及び熱酸化膜８をウエットエッチング法で除去する。この工程において、埋込絶縁膜５は堆積膜９で覆われているので、堆積膜９が除去されるまで埋込絶縁膜５はエッチングされない。通常のウエットエッチングでは、少なくとも膜厚の１０％のオーバーエッチを行うため、被エッチ膜の膜厚が２０［ｎｍ］では、エッチング量は２２［ｎｍ］となる。従来の技術では、この２２［ｎｍ］分だけの段差が第２の素子形成領域と素子分離領域との間の素子分離領域端部に発生するが、本実施形態では、堆積膜９が除去されるまで埋込絶縁膜５はエッチングされないので、結果的に段差を５［ｎｍ］に低減することができた。即ち、埋込絶縁膜５を堆積膜９で覆うことにより、堆積膜９の厚さに相当する分、埋込絶縁膜５のエッチング量を低減できる。ここまでの工程を図１１に示す。
【００５３】
次に、前記マスクＭ１０をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第２の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜１１を形成する。この工程において、ｐ型半導体基板１の主面の第１の素子形成領域と熱酸化膜８との間に極薄い熱酸化膜が生成される。この工程により、厚さが異なるゲート絶縁膜１０及びゲート絶縁膜１１が形成される。また、この熱酸化処理により、堆積膜９は緻密化される。なお、堆積膜９を緻密化する熱処理を別工程で加えてもよい。この熱処理は、例えば不活性又は酸化性雰囲気で行う。これにより、ゲート絶縁膜１０の膜質を向上することができる。
【００５４】
次に、前記ゲート絶縁膜１１上及びゲート絶縁膜１０上を含むｐ型半導体基板１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜１３を化学気相成長法で形成する。
【００５５】
次に、前記酸化珪素膜１３、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記ゲート絶縁膜１１上にゲート電極１２を形成すると共に、前記ゲート絶縁膜１０上にゲート電極１２を形成する。このゲート電極１２の夫々は、ゲート幅方向の両端部が埋込絶縁膜５上に引き出された形状で形成される。
【００５６】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、その後、摂氏９００［℃］、２０分間の熱処理を施して、ソース領域及びドレイン領域である一対のｐ型半導体領域１４を形成する。ボロンの導入は、最終的な導入量が１×１０１３［atoms／cm２］程度及び導入時のエネルギ量が５０［ＫｅＶ］の条件下で行う。一対のｐ型半導体領域１４は、ゲート電極１２及び埋込絶縁膜５に対して自己整合で形成される。
【００５７】
次に、前記ｐ型半導体基板１の主面の第２の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域１５を形成する。燐の導入は、最終的な導入量が７×１０１２［atoms／cm２］程度及び導入時のエネルギ量が６０［ＫｅＶ］の条件下で行う。一対のｎ型半導体領域１４はゲート電極１２及び埋込絶縁膜５に対して自己整合で形成される。ここまでの工程を図１３に示す。
【００５８】
次に、前記ゲート電極１２の側面を覆うサイドウォールスペーサ１６を形成する。サイドウォールスペーサ１６は、ｐ型半導体基板１上の全面に酸化珪素膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。
【００５９】
次に、前記ｐ型半導体基板１の主面の第１の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域１７を形成する。一対のｐ型半導体領域１７はサイドウォールスペーサ１６及び埋込絶縁膜５に対して自己整合で形成される。この工程により、電界効果トランジスタＱ１がほぼ完成する。
【００６０】
次に、前記ｐ型半導体基板１の主面の第２の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域１８を形成する。一対のｎ型半導体領域１８はサイドウォールスペーサ１６及び埋込絶縁膜５に対して自己整合で形成される。この工程により、電界効果トランジスタＱ２がほぼ完成する。ここまでの工程を図１４に示す。
【００６１】
次に、前記ｐ型半導体基板１の主面上の全面に層間絶縁膜１９を形成し、その後、前記層間絶縁膜１９に接続孔を形成し、その後、層間絶縁膜１９上に第１層目の配線２０を形成することにより、図２、図３及び図４に示す状態となる。
【００６２】
このように、本実施形態によれば、以下の作用効果が得られる。
ｐ型半導体基板１の主面の第１の素子形成領域上にゲート絶縁膜１０が形成される電界効果トランジスタＱ１と、ｐ型半導体基板１の主面の第２の素子形成領域上に電界効果トランジスタＱ１のゲート絶縁膜１０よりも薄い厚さでゲート絶縁膜１１が形成される電界効果トランジスタＱ２とを有する半導体集積回路装置の製造方法であって、ｐ型半導体基板１の主面の第１の素子形成領域上及び第２の素子形成領域上に熱酸化膜８を形成し、その後、熱酸化膜８上を含むｐ型半導体基板１の主面上に堆積膜９を形成し、その後、第２の素子形成領域上の堆積膜９及び熱酸化膜８を除去し、その後、第２の素子形成領域上に熱酸化膜を形成して、厚さが異なるゲート絶縁膜１０及びゲート絶縁膜１１を形成する工程を備える。第１の素子形成領域、第２の素子形成領域の夫々は、ｐ型半導体基板１の主面の素子分離領域に形成された溝４及びこの溝４内に埋め込まれた埋込絶縁膜５によって絶縁分離されている。
【００６３】
この構成により、第２の素子形成領域上に形成された堆積膜９及び熱酸化膜８を除去する際、埋込絶縁膜５は堆積膜９で覆われており、堆積膜９が除去されるまで埋込絶縁膜５はエッチングされないので、堆積膜９の厚さに相当する分、埋込絶縁膜５のエッチング量を低減できる。従って、第２の素子形成領域と素子分離領域との間の素子分離領域端部に発生する段差を緩和でき、段差に起因する電界効果トランジスタのゲート耐圧の劣化及び特性変動を回避できる。この結果、半導体集積回路装置の信頼性を高めることができる。
【００６４】
また、第１の素子形成領域上に形成されるゲート絶縁膜１０の厚さに対して堆積膜９の厚さが占める割合を大きくするに従って、第２の素子形成領域上に形成される熱酸化膜８の厚さが薄くなるので、埋込絶縁膜５のエッチング量を低減できる。埋込絶縁膜５のエッチング量は熱酸化膜８の厚さに比例して増加する。
【００６５】
また、第１の素子形成領域上に形成されるゲート絶縁膜１０を熱酸化膜８及び堆積膜９で形成し、第２の素子形成領域上に形成されるゲート絶縁膜１１を熱酸化膜で形成することにより、埋込絶縁膜５を堆積膜９で覆うことができるので、埋込絶縁膜５のエッチング量を低減できる。
【００６６】
なお、本実施形態では、第１の素子形成領域上及び第２の素子形成領域上に熱酸化膜８を形成し、その後、熱酸化膜８上を含む基板上の全面に堆積膜９を形成する例について説明したが、熱酸化膜８を廃止し、第１の素子形成領域上に堆積膜９を直に形成してもよい。化学気相成長法で形成された堆積膜は熱酸化膜に比べて膜質(堆積膜と基板との界面の膜質)が悪く、リーク電流が発生し易いが、第２の素子形成領域上にゲート絶縁膜１０である熱酸化膜を形成する際、第１の素子形成領域(基板１)と堆積膜９との間にも熱酸化膜が生成されるので、この熱酸化膜によってリーク電流の発生を抑制できる。第１の素子形成領域と堆積膜９との間に生成される熱酸化膜の膜厚は、第２の素子形成領域上にゲート絶縁膜１０である熱酸化膜を形成する時の熱酸化処理時間に依存するので、第２の素子形成領域上に形成される熱酸化膜の厚さによってはリーク電流の少ないゲート絶縁膜を形成することができる。従って、第１の素子形成領域上及び第２の素子形成領域上を含む基板上の全面に堆積膜９を形成し、その後、第２の素子形成領域上の堆積膜９を除去し、その後、第２の素子形成領域上に熱酸化膜を形成して、厚さの異なるゲート絶縁膜１１及びゲート絶縁膜１０を形成してもよい。この場合、熱酸化膜８を形成しない分、製造工程数を低減できる。また、第２の素子形成領域上の堆積膜９を除去する際、堆積膜９だけを除去すればよいので、埋込絶縁膜５のエッチング量を更に低減できる。
【００６７】
また、本実施形態では、化学的機械研磨(ＣＭＰ)法を用いて溝４内に埋込絶縁膜５を形成した例について説明したが、埋込絶縁膜５はエッチバック法を用いて形成してもよい。
【００６８】
（実施形態２)
本実施形態は、ゲート絶縁膜の厚さが異なる三種類の電界効果トランジスタを有する半導体集積回路装置に本発明を適用した例について説明する。
【００６９】
図１５は本発明の実施形態２である半導体集積回路装置に搭載された三種類の電界効果トランジスタの構成を示す断面図である。
【００７０】
図１５に示すように、本実施形態の半導体集積回路装置は、例えば単結晶珪素からなるｐ型半導体基板２１を主体とする構成になっている。
【００７１】
前記ｐ型半導体基板２１の主面には第１の素子形成領域、第２の素子形成領域及び第３の素子形成領域が形成されている。第１、第２、第３の夫々の素子形成領域は、ｐ型半導体基板２１の主面の素子分離領域に形成された溝２４及びこの溝２４内に埋め込まれた埋込絶縁膜２５によって周囲を規定され、互いに絶縁分離(電気的に分離)されている。
【００７２】
前記第１、第２、第３の夫々の素子形成領域にはｐ型ウエル領域２６が形成されている。
【００７３】
前記第１の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ３が構成されている。この電界効果トランジスタＱ３は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域２６、ゲート絶縁膜３１、ゲート電極３４、ソース領域及びドレイン領域である一対のｎ型半導体領域３６及び一対のｎ型半導体領域４０で構成されている。ｎ型半導体領域４０はｎ型半導体領域３６に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ３は、ゲート絶縁膜３１の厚さが２５［ｎｍ］程度に設定されている。ゲート絶縁膜３１は、熱酸化膜２７、堆積膜２８及び堆積膜３０で形成されている。
【００７４】
前記第２の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ４が構成されている。この電界効果トランジスタＱ４は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐウエル領域２６、ゲート絶縁膜３２、ゲート電極３４、ソース領域及びドレイン領域である一対のｎ型半導体領域３７及び一対のｎ型半導体領域４１で構成されている。ｎ型半導体領域４１はｎ型半導体領域３７に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ４は、ゲート絶縁膜３２の厚さが１２［ｎｍ］程度に設定されている。ゲート絶縁膜３２は、熱酸化膜２９及び堆積膜３０で形成されている。
【００７５】
前記第３の素子形成領域には、ｎチャネル導電型の電界効果トランジスタＱ５が構成されている。この電界効果トランジスタＱ５は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域２６、ゲート絶縁膜３３、ゲート電極３４、ソース領域及びドレイン領域である一対のｎ型半導体領域３８及び一対のｎ型半導体領域４２で構成されている。ｎ型半導体領域４２はｎ型半導体領域３８に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ５は、ゲート絶縁膜３３の厚さが４［ｎｍ］程度に設定されている。ゲート絶縁膜３３は熱酸化膜で形成されている。
【００７６】
このように、電界効果トランジスタＱ３のゲート絶縁膜３１は、電界効果トランジスタＱ４のゲート絶縁膜３２よりも厚い膜厚で構成され、電界効果トランジスタＱ４のゲート絶縁膜３２は、電界効果トランジスタＱ５のゲート絶縁膜３３よりも厚い膜厚で構成されている。また、電界効果トランジスタＱ３のゲート絶縁膜３１に印加される電界強度は、電界効果トランジスタＱ４のゲート絶縁膜３２に印加される電界強度よりも高くなるように構成され、電界効果トランジスタＱ４のゲート絶縁膜３２に印加される電界強度は、電界効果トランジスタＱ５のゲート絶縁膜３３に印加される電界強度よりも高くなるように構成されている。
【００７７】
次に、前記半導体集積回路装置の製造方法について、図１６乃至図２２（製造方法を説明するための断面図）を用いて説明する。
【００７８】
まず、例えば単結晶珪素からなるｐ型半導体基板２１を用意する。
次に、前述の実施形態１に示した方法を用いて、前記半導体基板２１の主面の素子分離領域に溝２４を形成し、その後、溝２４内に埋込絶縁膜２５を形成して、前記ｐ型半導体基板２１の主面の第１の素子形成領域、第２の素子形成領域、第３の素子形成領域の夫々を絶縁分離する。
【００７９】
次に、前記第１の素子形成領域上、第２の素子形成領域上及び第３の素子形成領域上に不純物導入用のバッファ絶縁膜２２を形成し、その後、前記第１、第２、第３の夫々の素子形成領域にｎ型ウエル領域２６を形成する。ここまでの工程を図１６に示す。
【００８０】
次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜２２を除去し、前記ｐ型半導体基板２１の主面の第１の素子形成領域、第２の素子形成領域及び第３の素子形成領域の表面を露出する。
【００８１】
次に、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１、第２及び第３の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜２７を形成する。
【００８２】
次に、化学気相成長法を使用し、前記熱酸化膜２７を形成した直後に、熱酸化膜２７上及び埋込絶縁膜２５上を含むｐ型半導体基板２１上の全面に、１３［ｎｍ］程度の厚さの酸化珪素膜からなる堆積膜２８を形成する。ここまでの工程を図１７に示す。
【００８３】
次に、前記ｐ型半導体基板２１の主面の第１の素子形成領域上を覆い、第２及び第３の素子形成領域上が開口されたマスクＭ２０を形成する。マスクＭ２０は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクＭ２０は、例えば、その端部が埋込絶縁膜２５上に位置するように形成される。
【００８４】
次に、前記マスクＭ２０をエッチングマスクとして使用し、前記ｐ型半導体基板１の主面の第２及び第３の素子形成領域上の堆積膜２８及び熱酸化膜２７をウエットエッチング法で除去する。この工程において、埋込絶縁膜５は堆積膜２８で覆われているので、堆積膜２８が除去されるまで埋込絶縁膜２５はエッチングされない。ここまでの工程を図１８に示す。
【００８５】
次に、前記マスクＭ２０をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第２及び第３の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜２９を形成する。この熱酸化処理工程において、堆積膜２８は緻密化されて膜質が向上する。また、ｐ型半導体基板２１の主面の第１の素子形成領域と熱酸化膜２７との間に極薄い熱酸化膜が生成される。
【００８６】
次に、化学気相成長法を使用し、前記熱酸化膜２９を形成した直後に、堆積膜２８上、熱酸化膜２９上及び埋込絶縁膜２５上を含むｐ型半導体基板２１上の全面に、７［ｎｍ］程度の厚さの酸化珪素膜からなる堆積膜３０を形成する。この工程により、第１の素子形成領域上に熱酸化膜２７、堆積膜２８及び堆積膜３０からなるゲート絶縁膜３１が形成され、第２の素子形成領域上に熱酸化膜２９及び堆積膜３０からなるゲート絶縁膜３２が形成される。ここまでの工程を図１９に示す。
【００８７】
次に、前記ｐ型半導体基板２１の主面の第１及び第２の素子形成領域上を覆い、第３の素子形成領域上が開口されたマスクＭ２１を形成する。マスクＭ２１は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクＭ２１は、例えば、その端部が埋込絶縁膜２５上に位置するように形成される。
【００８８】
次に、前記マスクＭ２１をエッチングマスクとして使用し、前記ｐ型半導体基板１の主面の第３の素子形成領域上の堆積膜３０及び熱酸化膜２９をウエットエッチング法で除去する。この工程において、埋込絶縁膜２５は堆積膜３０で覆われているので、堆積膜３０が除去されるまで埋込絶縁膜２５はエッチングされない。ここまでの工程を図２０に示す。
【００８９】
次に、前記マスクＭ２１をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第３の素子形成領域上に４．５［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜３３を形成する。この工程において、第１の素子形成領域と熱酸化膜２７との間及び第２の素子形成領域と熱酸化膜２９との間に極薄い熱酸化膜が生成される。また、堆積膜２８及び堆積膜３０は緻密化されて膜質が向上する。この工程により、異なる厚さのゲート絶縁膜３１、３２、及び３３が形成される。
【００９０】
次に、前記ゲート絶縁膜３１上、ゲート絶縁膜３２上及びゲート絶縁膜３３上を含むｐ型半導体基板２１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜３５を化学気相成長法で形成する。
【００９１】
次に、前記酸化珪素膜３５、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記ゲート絶縁膜３１上、ゲート絶縁膜３２上、ゲート絶縁膜３３上の夫々にゲート電極３４を形成する。このゲート電極３４の夫々は、ゲート幅方向の両端部が埋込絶縁膜２５上に引き出された形状で形成される。
【００９２】
次に、前記第１の素子形成領域に一対のｎ型半導領域３６をイオン打込み法で選択的に形成し、その後、前記第２の素子形成領域に一対のｎ型半導領域３７をイオン打込み法で選択的に形成し、その後、前記第３の素子形成領域に一対のｎ型半導領域３８をイオン打込み法で選択的に形成する。ここまでの工程を図２１に示す。
【００９３】
次に、前記ゲート電極３４の側面を覆うサイドウォールスペーサ３９を形成した後、前記第１の素子形成領域に一対のｎ型半導領域４０をイオン打込み法で選択的に形成し、その後、前記第２の素子形成領域に一対のｎ型半導領域４１をイオン打込み法で選択的に形成し、その後、前記第３の素子形成領域に一対のｎ型半導領域４２をイオン打込み法で選択的に形成する。この工程により、電界効果トランジスタＱ３、Ｑ４及びＱ５がほぼ完成する。ここまでの工程を図２２に示す。
【００９４】
次に、前記ｐ型半導体基板２１上の全面に層間絶縁膜４３を形成し、その後、前記層間絶縁膜４３に接続孔を形成し、その後、前記層間絶縁膜４３上に第１層目の配線４４を形成することにより、図１５に示す状態となる。
【００９５】
本実施形態では、第３の素子形成領域と埋込絶縁膜２５との間の素子分離領域端部に発生した段差は１５［ｎｍ］であった。電界効果トランジスタＱ３及びＱ４のゲート絶縁膜を通常の熱酸化膜で形成した場合には、第３の素子形成領域と埋込絶縁膜２５との間の素子分離領域部の段差が４０［ｎｍ］であったことから、本発明により約３分の１に低減できた。これにより、電界効果トランジスタＱ５のサブシュレッシュ特性に見られたキンクによるしきい値電圧の０．３［Ｖ］の低下を抑制でき、電界効果トランジスタＱ５の正常な動作を実現できることが分かった。
【００９６】
（実施形態３）
本実施形態は、フラッシュメモリを内蔵するマイクロコンピュータ（半導体集積回路装置）に本発明を適用した例について説明する。
【００９７】
図２３は本発明の実施形態３であるマイクロコンピュータの概略構成を示すブロック図である。
【００９８】
図２３に示すように、マイクロコンピュータ８０は、中央処理部、制御部、演算部、記憶部、入出力部等を同一基板に搭載している。中央処理部、制御部、及び演算部はプロセッサユニット(ＣＰＵ)８１で構成されている。入出力部はデータ入出力回路ユニット(Ｉ／Ｏ)８３で構成されている。記憶部はＲＡＭユニット８４及びＲＯＭユニット８５で構成されている。ＲＡＭユニット８４にはＤＲＡＭ（Ｄynamic Ｒandum Ａccess Ｍemory）及びＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory)が搭載されている。ＲＯＭユニット８５にはフラッシュメモリが搭載されている。これらの各ユニット間は入出力データバス(Ｉ／Ｏ ＢＵＳ)８７を介在して相互に接続されている。また、マイクロコンピュータ８０は、電源部８６及びクロック発振器８２を搭載している。
【００９９】
前記プロセッサユニット８１には１．８［Ｖ］動作する電界効果トランジスタが使用され、前記データ入出力回路ユニット８３には１．８［Ｖ］動作する電界効果トランジスタ及び３．３［Ｖ］動作する電界効果トランジスタが使用され、前記電源部には１５［Ｖ］動作する電界効果トランジスタが使用されている。
【０１００】
次に、前記マイクロコンピュータの具体的な構造について、図２４(断面図)を用いて説明する。図２４は、ＲＯＭユニットのフラッシュメモリを構成する不揮発性記憶素子(メモリセル)、１５［Ｖ］動作する電界効果トランジスタ及び１．８［Ｖ］動作する電界効果トランジスタを示している。
【０１０１】
図２４に示すように、前記マイクロコンピュータ８０は、例えば単結晶珪素からなるｐ型半導体基板５１を主体とする構成になっている。
【０１０２】
前記ｐ型半導体基板５１の主面には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、ｐ型半導体基板５１の主面の素子分離領域に形成された溝５４及びこの溝５４内に埋め込まれた埋込絶縁膜５５によって周囲を規定され、互いに絶縁分離(電気的に分離)されている。
【０１０３】
前記複数の素子形成領域のうち、第１の素子形成領域にはディープｎ型ウエル領域５６及びｐ型ウエル領域５７が形成され、第２の素子形成領域にはｎ型ウエル領域５８が形成され、第３の素子形成領域にはｐ型ウエル領域５７が形成されている。
【０１０４】
前記第１の素子形成領域には書き込み動作及び消去動作をトンネル効果によって行う不揮発性記憶素子ＱＦ１が構成されている。この不揮発性記憶素子ＱＦ１は、主に、チャネル形成領域として使用されるｐ型ウエル領域５７、ゲート絶縁膜(トンネル絶縁膜)５９、浮遊ゲート電極(フローティングゲート電極)７０、層間絶縁膜６１、制御ゲート電極(コントロールゲート電極)６６、ソース領域及びドレイン領域である一対のｎ型半導体領域７１で構成されている。
【０１０５】
前記不揮発性記憶素子ＱＦ１へのデータの書き込みは、例えば、制御ゲート電極６６とドレイン領域(一方のｎ型半導体領域７１)との間に所定の電圧を印加して、浮遊ゲート電極７０に蓄えられた電子を、浮遊ゲート電極７０からドレイン領域へゲート絶縁膜５９を通したエレクトロントンネリングで行なう。また、不揮発性記憶素子ＱＦ１のデータの消去は、例えば、制御ゲート電極６６に所定の電圧を印加してチャネル形成領域をｎ型に反転させ、反転したチャネル形成領域中の電子を浮遊ゲート電極７０にゲート絶縁膜５９を通したエレクトロントンネリングで行なう。
【０１０６】
前記第２の素子形成領域には、１５［Ｖ］動作するｐチャネル導電型の電界効果トランジスタＱ６が構成されている。この電界効果トランジスタＱ６は、例えばｐチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｎ型ウエル領域５８、ゲート絶縁膜６４、ゲート電極６８、ソース領域及びドレイン領域である一対のｐ型半導体領域７２及び一対のｐ型半導体領域７５で構成されている。ｐ型半導体領域７５はｐ型半導体領域７２に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ６は、ゲート絶縁膜３１の厚さが２０［ｎｍ］程度に設定されている。ゲート絶縁膜６４は、熱酸化膜６２及び堆積膜６３で形成されている。
【０１０７】
前記第３の素子形成領域には、１．８［Ｖ］動作するｎチャネル導電型の電界効果トランジスタＱ７が構成されている。この電界効果トランジスタＱ７は、例えばｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域５７、ゲート絶縁膜６５、ゲート電極６８、ソース領域及びドレイン領域である一対のｎ型半導体領域７３及び一対のｎ型半導体領域７６で構成されている。ｎ型半導体領域７６はｎ型半導体領域７３に比べて高不純物濃度に設定されている。この電界効果トランジスタＱ７は、ゲート絶縁膜６５の厚さが１２［ｎｍ］程度に設定されている。ゲート絶縁膜６５は熱酸化膜で形成されている。
【０１０８】
このように、電界効果トランジスタＱ６のゲート絶縁膜６４は、電界効果トランジスタＱ７のゲート絶縁膜６５よりも厚い膜厚で構成されている。また、電界効果トランジスタＱ６のゲート絶縁膜６４に印加される電界強度は、電界効果トランジスタＱ７のゲート絶縁膜６５に印加される電界強度よりも高くなるように構成されている。
【０１０９】
次に、前記マイクロコンピュータの製造方法について、図２５乃至図３２（製造方法を説明するための断面図）を用いて説明する。
【０１１０】
まず、例えば単結晶珪素からなるｐ型半導体基板５１を用意する。
次に、前述の実施形態１に示した方法を用いて、前記ｐ型半導体基板５１の主面の素子分離領域に溝５４を形成し、その後、溝５４内に埋込絶縁膜５５を形成して、前記ｐ型半導体基板５１の主面の第１の素子形成領域、第２の素子形成領域、第３の素子形成領域の夫々を絶縁分離(電気的に分離)する。
【０１１１】
次に、熱酸化処理を施し、前記ｐ型半導体基板５１の主面の第１の素子形成領域上、第２の素子形成領域及び第３の素子形成領域上に１０［ｎｍ］程度の厚さの酸化珪素膜からなる不純物導入用のバッファ絶縁膜５２を形成する。
【０１１２】
次に、前記第１の素子形成領域に不純物として燐をイオン打込み法で選択的に導入してディープｎ型ウエル領域５６を形成する。燐の導入は、最終的な導入量が１×１０１３［atoms／cm２］程度及び導入時のエネルギ量が３０００［ＫｅＶ］の条件下で行う。
【０１１３】
次に、前記第１の素子形成領域及び第３の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入してｐ型ウエル領域５７を形成する。ボロンの導入は三回に分けて行う。一回目の導入は、最終的な導入量が１×１０１３［atoms／cm２］程度及び導入時のエネルギ量が３５０［ＫｅＶ］の条件下で行う。二回目の導入は、最終的な導入量が３×１０１２［atoms／cm２］程度及び導入時のエネルギ量が１３０［ＫｅＶ］の条件下で行う。三回目の導入は、最終的な導入量が１．２×１０１２［atoms／cm２］程度及び導入時のエネルギ量が５０［ＫｅＶ］の条件下で行う。
【０１１４】
次に、前記第２の素子形成領域に不純物として燐及びボロンをイオン打込み法で選択的に導入してｎ型ウエル領域５８を形成する。燐の導入は三回に分けて行い、その後、ボロンの導入を行う。一回目の燐の導入は、最終的な導入量が１．５×１０１３［atoms／cm２］程度及び導入時のエネルギ量が７００［ＫｅＶ］の条件下で行う。二回目の燐の導入は、最終的な導入量が３×１０１３［atoms／cm２］程度及び導入時のエネルギ量が３７０［ＫｅＶ］の条件下で行う。三回目の燐の導入は、最終的な導入量が１×１０１２［atoms／cm２］程度及び導入時のエネルギ量が１８０［ＫｅＶ］の条件下で行う。ボロンの導入は、最終的な導入量が１．５×１０１２［atoms／cm２］程度及び導入時のエネルギ量が２０［ＫｅＶ］の条件下で行う。ここまでの工程を図２５に示す。
【０１１５】
次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜５２を除去し、前記ｐ型半導体基板５１の主面の第１の素子形成領域、第２の素子形成領域及び第３の素子形成領域の表面を露出する。
【０１１６】
次に、ドライ酸化法で熱酸化処理を施し、前記ｐ型半導体基板１の主面の第１の素子形成領域上に１０［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜５９を形成する。この工程において、第２の素子形成領域及び第３の素子形成領域上にも熱酸化膜が形成される。
【０１１７】
次に、前記素子形成領域上を含むｐ型半導体基板５１上の全面に５０［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜からなる浮遊ゲート材６０を化学気相成長法で形成する。
【０１１８】
次に、化学気相成長法を使用し、前記浮遊ゲート材６０上の全面に、４［ｎｍ］程度の厚さの酸化膜、７［ｎｍ］程度の厚さの窒化膜、４［ｎｍ］程度の厚さの酸化膜、１１［ｎｍ］程度の厚さの窒化膜を順次形成して層間絶縁膜６１を形成する。ここまでの工程を図２６に示す。
【０１１９】
次に、前記第１の素子形成領域上を覆い、第２及び第３の素子形成領域上が開口されたマスクＭ５０を形成する。マスクＭ５０は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。
【０１２０】
次に、前記マスクＭ５０をエッチングマスクとして使用し、前記層間絶縁膜６１、浮遊ゲート材６０の夫々に順次パターンニングを施す。ここまでの工程を図２７に示す。
【０１２１】
次に、前記マスクＭ５０をアッシングして除去した後、前記第２の素子形成領域上及び第３の素子形成領域上の熱酸化膜(ゲート絶縁膜５９)をウエットエッチング法で除去する。
【０１２２】
次に、ドライ酸化法で熱酸化処理を施し、前記第２及び第３の素子形成領域上に３［ｎｍ］程度の厚さの熱酸化膜６２を形成する。その後、化学気相成長法を使用し、熱酸化膜６２上及び埋込絶縁膜５５上を含むｐ型半導体基板５１上の全面に、１７［ｎｍ］の厚さの酸化珪素膜からなる堆積膜６３を形成する。この工程により、第２の素子形成領域上に熱酸化膜６２及び堆積膜６３からなるゲート絶縁膜６４が形成される。ここまでの工程を図２８に示す。
【０１２３】
次に、前記第２の素子形成領域上を覆い、第１及び第３の素子形成領域上が開口されたマスクＭ５１形成する。マスクＭ５１はフォトリソグラフィ技術で形成する。マスクＭ５１は、例えば、その端部が埋込絶縁膜５５上に位置するように形成される。
【０１２４】
次に、前記マスクＭ５１をエッチングマスクとして使用し、前記第３の素子形成領域上の堆積膜６３及び熱酸化膜６２、層間絶縁膜６１上の堆積膜６３をウエットエッチング法で除去する。この工程において、埋込絶縁膜５５は堆積膜６３で覆われているので、堆積膜６３が除去されるまで埋込絶縁膜５５はエッチングされない。ここまでの工程を図２９に示す。
【０１２５】
次に、前記マスクＭ５１をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記第３の素子形成領域上に５［ｎｍ］程度の厚さの熱酸化膜からなるゲート絶縁膜６５を形成する。この工程において、ｐ型半導体基板５１の主面の第２の素子形成領域と熱酸化膜６２との間に極薄い熱酸化膜が生成される。また、堆積膜６３は緻密化されて膜質が向上する。この工程により、厚さが異なるゲート絶縁膜６４及びゲート絶縁膜６５が形成される。
【０１２６】
次に、前記ゲート絶縁膜６４上及びゲート絶縁膜６５上を含むｐ型半導体基板５１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜６９を化学気相成長法で形成する。
【０１２７】
次に、前記酸化珪素膜６９、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記層間絶縁膜６１上に制御ゲート電極６６、素子分離領域上にダミー配線６７を形成すると共に、前記ゲート絶縁膜６４上及びゲート絶縁膜６５上にゲート電極６８を形成する。ここまでの工程を図３０に示す。
【０１２８】
次に、前記第２及び第３の素子形成領域上を覆い、第１の領域上が開口されたマスクＭ５２を形成する。マスクＭ５２は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。
【０１２９】
次に、前記マスクＭ５２をエッチングマスクとして使用し、前記層間絶縁膜６１、浮遊ゲート材７０に順次ドライエッチングを施して浮遊ゲート電極７０を形成する。この後、前記マスクＭ５１を不純物導入用マスクとして使用し、前記第１の素子形成領域に不純物として砒素をイオン打込み法で選択的に導入してソース領域及びドレイン領域である一対のｎ型半導体領域７１を形成する。砒素の導入は、最終的な導入量が１×１０１５［atoms／cm２］程度及び導入時のエネルギ量が５０［ＫｅＶ］の条件下で行う。この工程により、不揮発性記憶素子ＱＦ１がほぼ完成する。
【０１３０】
次に、前記第２の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域７２を形成した後、前記第３の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域７３を形成する。ここまでの工程を図３２に示す。
【０１３１】
次に、前記ゲート電極６８の側面を覆うサイドウォールスペーサ７４を形成するともに、不揮発性記憶素子ＱＦ１の電極側面を覆うサイドウォールスペーサ７４を形成する。サイドウォールスペーサ７４は、ｐ型半導体基板１上の全面に窒化珪素膜からなる絶縁膜を形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。
【０１３２】
次に、前記第２の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｐ型半導体領域７５を形成する。その後、前記第３の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のｎ型半導体領域７６を形成することにより、図２４に示す状態となる。
【０１３３】
この後、層間絶縁膜、接続孔、金属配線等を形成することにより、マイクロコンピュータが形成される。
【０１３４】
本実施形態では、第３の素子形成領域と埋込絶縁膜５５との間の素子分離領域端部の段差は５［ｎｍ］であった。電界効果トランジスタＱ７のゲート耐圧及びサブシュレシュ特性ともに劣化は見られず、高電圧用の電界効果トランジスタを形成しない場合の特性に一致したことから、本発明の有効性を確認できた。
【０１３５】
なお、本実施形態では、図３０に示す工程において、熱酸化処理を施して第３の素子形成領域上に厚さ５［ｎｍ］の熱酸化膜からなるゲート絶縁膜６５を形成したが、この直後に１酸化窒素(ＮＯ)中による摂氏９００℃の窒化処理を追加することにより、ゲート絶縁膜６５の信頼性を更に向上することが可能である。
【０１３６】
（実施形態４）
本実施形態では、ゲート絶縁膜の厚さが異なる二種類の電界効果トランジスタと不揮発性記憶素子とを有する半導体集積回路装置に本発明を適用した例について、図３３乃至図３８(製造方法を説明するための断面図)を用いて説明する。
【０１３７】
まず、図３３は、ｐ型半導体基板９１の主面の素子分離領域に溝９４及びこの溝９４内に埋込絶縁膜９５を形成して素子形成領域間を絶縁分離し、その後、ｐ型半導体基板９１の主面の第１の素子形成領域にディープｎ型ウエル領域９６を形成し、その後、ｐ型半導体基板９１の主面の第１及び第３の素子形成領域にｐ型ウエル領域９７を形成し、その後、ｐ型半導体基板９１の主面の第２の素子形成領域にｎ型ウエル領域９８を形成し、その後、熱酸化処理を施して前記第１の素子形成領域上に不揮発性記憶素子のゲート絶縁膜(トンネル絶縁膜)９９を形成した状態を示している。
【０１３８】
次に、前記素子形成領域上を含むｐ型半導体基板９１上の全面に５０［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜からなる浮遊ゲート材１００を化学気相成長法で形成し、その後、前記第１の素子形成領域上を覆い、第２及び第３の素子形成領域上が開口されたフォトレジスト膜からなるマスクＭ９０を形成し、その後、マスクＭ９０を用いて前記浮遊ゲート材１００にエッチングを施し、その後、前記第２及び第３の素子形成領域上のゲート絶縁膜９９をウエットエッチング法で除去する。ここまでの工程を図３４に示す。
【０１３９】
次に、前記マスクＭ９０をアッシングして除去した後、熱酸化処理を施して前記第２及び第３の素子形成領域上に厚さ４［ｎｍ］の熱酸化膜１０１を形成し、その後、前記熱酸化膜１０１上を含むｐ型半導体基板９１上の全面に化学気相成長法で厚さ１６［ｎｍ］の酸化珪素膜からなる堆積膜(層間絶縁膜)１０２を形成する。この工程において、第２の素子形成領域上に熱酸化膜１０１及び堆積膜１０２からなるゲート絶縁膜１０３が形成されると共に、浮遊ゲート材１００上に堆積膜１０２からなる層間絶縁膜が形成される。
【０１４０】
次に、前記第１及び第２の素子形成領域上を覆い、第３の素子形成領域上が開口されたフォトレジスト膜からなるマスクＭ９１を形成し、その後、前記第３の素子形成領域上の堆積膜１０２及び熱酸化膜１０１をウエットエッチング法で除去する。この工程において、埋込絶縁膜９５は堆積膜１０２で覆われているので、堆積膜１０２が除去されるまで埋込絶縁膜９５はエッチングされない。マスクＭ９１は、例えば、その端部が埋込絶縁膜９５上に位置するように形成される。ここまでの工程を図３５に示す。
【０１４１】
次に、前記マスクＭ９１をアッシングして除去した後、熱酸化処理を施して前記第３の素子形成領域上に厚さ５［ｎｍ］の熱酸化膜からなるゲート絶縁膜１０４を形成し、その後、前記ゲート絶縁膜１０３上及びゲート絶縁膜１０４上を含むｐ型半導体基板９１上の全面に２００［ｎｍ］程度の厚さ及び４×１０２０［atoms／cm３］程度の不純物濃度の多結晶珪素膜１０５を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に５０［ｎｍ］程度の厚さの酸化珪素膜１０６を化学気相成長法で形成する。ここまでの工程を図３６に示す。
【０１４２】
次に、前記酸化珪素膜１０６、多結晶珪素膜１０５の夫々にパターンニングを施して、層間絶縁膜(堆積膜１０２)上に制御ゲート電極１０７を形成すると共に、ゲート絶縁膜１０３上及びゲート絶縁膜１０４上にゲート電極１０８を形成し、その後、前記第２及び第３の素子形成領域上を覆い、第１の素子形成領域上が開口されたフォトレジスト膜からなるマスクＭ９２を形成する。ここまでの工程を図３７に示す。
【０１４３】
次に、前記マスクＭ９２をエッチングマスクとして使用し、前記堆積膜１０２、浮遊ゲート材１００の夫々に順次パターンニングを施して浮遊ゲート電極１０９を形成する。
【０１４４】
次に、前記第１の素子形成領域に不純物をイオン打込み法で選択的に導入してソース領域及びドレイン領域である一対のｎ型半導体領域１１０を形成する。この工程において、不揮発性記憶素子ＱＦ２が形成される。この後、前記ゲート電極１０８の側面、不揮発性記憶素子ＱＦ２の電極側面の夫々に厚さ８０［ｎｍ］の窒化膜からなるサイドウォールスペーサ１１１を形成する。
【０１４５】
次に、前記第２の素子形成領域に不純物をイオン打込み法で選択的に導入して一対のｐ型半導体領域１１２を形成することにより、電界効果トランジスタＱ８が形成される。
【０１４６】
次に、前記第３の素子形成領域に不純物をイオン打込み法で選択的に導入して一対のｎ型半導体領域１１３を形成することにより、図３８に示すように、電界効果トランジスタＱ９が形成される。これにより、本実施形態の半導体集積回路装置の主要部が完成する。この後、層間絶縁膜、接続孔、金属配線の形成を行って本実施形態の製造工程を完了する。
【０１４７】
本実施形態では、第３素子形成領域と埋込絶縁膜２５との間の素子分離領域部の段差は１０［ｎｍ］と従来技術での約３分の１に低減された。また、電界効果トランジスタＱ８のゲート絶縁膜１０３と不揮発性記憶素子ＱＦ２の層間絶縁膜を同一の堆積膜で形成しても、正常なトランジスタ動作と信頼性の劣化のないメモリセル動作を実現できた。
【０１４８】
また、本実施形態では、電界効果トランジスタＱ８のゲート絶縁膜１０３である堆積膜１０２と不揮発性記憶素子ＱＦ２の層間絶縁膜（堆積膜１０２）とを同一工程で形成したので、半導体集積回路装置の製造工程数を低減することができる。
【０１４９】
（実施形態５）
本実施形態では、０．２５ミクロン製造技術を用いたＤＲＡＭ（半導体集積回路装置）に本発明を適用した例について説明する。
【０１５０】
図３９は本発明の実施形態５であるＤＲＡＭの概略構成を示す断面図であり、１ビットの情報を記憶するメモリセル及び周辺回路を構成する電界効果トランジスタを示している。
【０１５１】
図３９に示すように、本実施形態のＤＲＡＭは、単結晶珪素からなるｐ型半導体基板１２１を主体とする構成になっている。
【０１５２】
前記ｐ型半導体基板１２１には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、ｐ型半導体基板１２１の主面の素子分離領域に形成された溝１２４及びこの溝１２４内に埋め込まれた埋込絶縁膜１２５によって周囲を規定され、互いに絶縁分離(電気的に分離)されている。ｐ型半導体基板１２１のメモリセル部にはディープｎ型ウエル領域１２６及びｐ型ウエル領域１２７が形成され、ｐ型半導体基板１２１の周辺回路部にはｐ型ウエル領域１２７が形成されている。
【０１５３】
１ビットの情報を記憶するメモリセルは、メモリセル選択用の電界効果トランジスタＱ１０と情報蓄積用の容量素子ＭＣとの直列回路で構成され、ワード線ＷＬとデータ線ＤＬとが交差する領域に配置されている。
【０１５４】
電界効果トランジスタＱ１０は、ｐ型半導体基板１の主面の第１の素子形成領域に構成されている。この電界効果トランジスタＱ１０は、ｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域１２７、ゲート絶縁膜１３０、ゲート電極１３２、ソース領域及びドレイン領域である一対のｎ型半導体領域１３３で構成されている。
【０１５５】
前記容量素子ＭＣは電極１４０上に誘電体膜１４１、電極１４２の夫々を順次積層したスタック構造で構成されている。電極１４０は、層間絶縁膜１３８に埋め込まれた導電プラグ１３９及び層間絶縁膜１３５に埋め込まれた導電プラグ１３６を介して電界効果トランジスタＱ１０の一方のｎ型半導体領域１３３に電気的に接続されている。電界効果トランジスタＱ１０の他方のｎ型半導体領域１３３は、導電プラグ１３６を介してデータ線ＤＬに電気的に接続されている。
【０１５６】
周辺回路を構成する電界効果トランジスタＱ１１は、ｐ型半導体基板１２１の主面の第２の素子形成領域に構成されている。この電界効果トランジスタＱ１１は、ｎチャネル型ＭＩＳＦＥＴで構成され、主に、チャネル形成領域として使用されるｐ型ウエル領域１２７、ゲート絶縁膜１３１、ゲート電極１３２、ソース領域及びドレイン領域である一対のｎ型半導体領域１３４で構成されている。一対のｎ型半導体領域１３４の夫々には、層間絶縁膜１３５に埋め込まれた導電プラグ１３６を介して配線１３７の夫々が電気的に接続されている。
【０１５７】
前記メモリセルの電界効果トランジスタＱ１０のゲート絶縁膜１３０は熱酸化膜１２８及び堆積膜１２９で形成されている。熱酸化膜１２８は２［ｎｍ］程度の厚さで形成され、堆積膜１２９は６［ｎｍ］程度の厚さで形成されている。前記周辺回路を構成する電界効果トランジスタＱ１１のゲート絶縁膜１３１は、厚さ４．５［ｎｍ］程度の熱酸化膜で形成されている。これらのゲート絶縁膜１３０、ゲート絶縁膜１３１の夫々は、前述の実施形態で示した製造方法で形成される。
【０１５８】
本実施形態では、第２素子形成領域と埋込絶縁膜１２５との間の素子分離領域部の段差は４［ｎｍ］であった。メモリセルの電界効果トランジスタのゲート絶縁膜を通常の熱酸化膜で形成した場合には、第２素子形成領域と埋込絶縁膜１２５との間の素子分離領域端部の段差が１０［ｎｍ］であったことから、本発明により２分の１に低減された。これにより、低電圧用電界効果トランジスタＱ１１のゲート欠陥密度を従来の０．８ケ／ｃｍ２から０．３ケ／ｃｍ２へ大幅に低減でき、結果的に、メモリの製造歩留まりを２０％向上することができた。また、低電圧用電界効果トランジスタＱ１１のゲート破壊耐圧も１５％改善できた。本実施形態により、本発明のＤＲＡＭでの有効性が確認でき、その工業的影響は非常に大きいことが分かった。
【０１５９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１６０】
例えば、本発明は、ゲート絶縁膜の厚さが異なる四種類以上の電界効果トランジスタを有する半導体集積回路装置に適用できる。
【符号の説明】
【０１６１】
１…ｐ型半導体基板、２…熱酸化珪素膜、３…マスク、４…溝、５…埋込絶縁膜、６…ｐ型ウエル領域、７…ｎ型ウエル領域、８…熱酸化膜、９…堆積膜、１０，１１…ゲート絶縁膜、１２…ゲート電極、１３…酸化珪素膜、１４，１７…一対のｐ型半導体領域、１５，１８…一対のｎ型半導体領域、１６…サイドウォールスペーサ、１９…層間絶縁膜、２０…配線、Ｑ１，Ｑ２…電界効果トランジスタ、２１…ｐ型半導体基板、２２…熱酸化珪素膜、２４…溝、２５…埋込絶縁膜、２６…ｐ型ウエル領域、２７，２９…熱酸化膜、２８，３０…堆積膜、３１，３２，３３…ゲート絶縁膜、３４…ゲート電極、３５…酸化珪素膜、３６，３７，３８，４０，４１，４２…一対のｎ型半導体領域、３９…サイドウォールスペーサ、４３…層間絶縁膜、４４…配線、Ｑ３，Ｑ４，Ｑ５…電界効果トランジスタ、５１…ｐ型半導体基板、５２…熱酸化珪素膜、５４…溝、５５…埋込絶縁膜、５６，５８…ｎ型ウエル領域、５７…ｐ型ウエル領域、５９…ゲート絶縁膜、６０…多結晶珪素膜、６１…層間絶縁膜、６２…熱酸化膜、６３…堆積膜、６４，６５…ゲート絶縁膜、６６…制御ゲート電極、６７…ダミー配線、６８…ゲート電極、６９…酸化珪素膜、７０…浮遊ゲート電極、７１，７３，７６…一対のｎ型半導体領域、７２，７５…一対のｐ型半導体領域、７４…サイドウォールスペーサ、８０…マイクロコンピュータ、８１…プロセッサユニット、８２…クロック発振器、８３…データ入出回路ユニット、８４…ＲＡＭユニット、８５…ＲＯＭユニット、８６…電源部、８７…入出データバス、ＱＦ１…不揮発性記憶素子、Ｑ６，Ｑ７…電界効果トランジスタ、９１…ｐ型半導体基板、ＱＦ２…不揮発性記憶素子、Ｑ８，Ｑ９…電界効果トランジスタ、１２１…ｐ型半導体基板、Ｑ１０，Ｑ１１…電界効果トランジスタ、Ｃ…容量素子。
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの堆積膜よりも薄く構成され、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、
前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第１の電界効果トランジスタの堆積膜が設けられ、
前記第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第２の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの堆積膜よりも薄く構成され、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第１の電界効果トランジスタの堆積膜が設けられ、
前記第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第２の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項３】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの堆積膜よりも薄く構成され、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、
前記第１の電界効果トランジスタの堆積膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも厚く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第１の電界効果トランジスタの堆積膜が設けられ、
前記第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第２の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至請求項３のうち何れか一項に記載の半導体集積回路装置において、
前記第２の電界効果トランジスタの動作電位は、前記第１の電界効果トランジスタの動作電位より低いことを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至請求項３のうち何れか一項に記載の半導体集積回路装置において、
前記半導体基板の主面の第３の素子形成領域上に第３の電界効果トランジスタが形成され、
前記第３の電界効果トランジスタのゲート絶縁膜は、熱酸化膜を有し、かつ前記第３の電界効果トランジスタのゲート絶縁膜の膜厚は、前記第２の電界効果トランジスタのゲート絶縁膜の膜厚よりも薄く構成されることを特徴とする半導体集積回路装置。
【請求項６】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜からなり、
前記第１の電界効果トランジスタの堆積膜の膜厚は、前記第１の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜と間に前記第１の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において、
前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成されることを特徴とする半導体集積回路装置。
【請求項８】
請求項６又は請求項７に記載の半導体集積回路装置において、
前記第２の電界効果トランジスタの動作電位は、前記第１の電界効果トランジスタの動作電位より低いことを特徴とする半導体集積回路装置。
【請求項１】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの堆積膜よりも薄く構成され、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、
前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第１の電界効果トランジスタの堆積膜が設けられ、
前記第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第２の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの堆積膜よりも薄く構成され、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第１の電界効果トランジスタの堆積膜が設けられ、
前記第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第２の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項３】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第１の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの堆積膜よりも薄く構成され、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、
前記第１の電界効果トランジスタの堆積膜の膜厚は、前記第２の電界効果トランジスタの堆積膜の膜厚よりも厚く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第１の電界効果トランジスタの堆積膜が設けられ、
前記第２の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第２の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至請求項３のうち何れか一項に記載の半導体集積回路装置において、
前記第２の電界効果トランジスタの動作電位は、前記第１の電界効果トランジスタの動作電位より低いことを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至請求項３のうち何れか一項に記載の半導体集積回路装置において、
前記半導体基板の主面の第３の素子形成領域上に第３の電界効果トランジスタが形成され、
前記第３の電界効果トランジスタのゲート絶縁膜は、熱酸化膜を有し、かつ前記第３の電界効果トランジスタのゲート絶縁膜の膜厚は、前記第２の電界効果トランジスタのゲート絶縁膜の膜厚よりも薄く構成されることを特徴とする半導体集積回路装置。
【請求項６】
半導体基板の主面の第１の素子形成領域上にゲート絶縁膜が形成される第１の電界効果トランジスタと、
前記半導体基板の主面の第２の素子形成領域上に前記第１の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第２の電界効果トランジスタとを有する半導体集積回路装置において、
前記第１の素子形成領域、前記第２の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、
前記第１の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、
前記第２の電界効果トランジスタのゲート絶縁膜は、熱酸化膜からなり、
前記第１の電界効果トランジスタの堆積膜の膜厚は、前記第１の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成され、
前記第１の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜と間に前記第１の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において、
前記第２の電界効果トランジスタの熱酸化膜の膜厚は、前記第１の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成されることを特徴とする半導体集積回路装置。
【請求項８】
請求項６又は請求項７に記載の半導体集積回路装置において、
前記第２の電界効果トランジスタの動作電位は、前記第１の電界効果トランジスタの動作電位より低いことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【公開番号】特開２０１１−２２８７１８（Ｐ２０１１−２２８７１８Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１１−１１４８３１（Ｐ２０１１−１１４８３１）
【出願日】平成２３年５月２３日（２０１１．５．２３）
【分割の表示】特願２００７−１２４１００（Ｐ２００７−１２４１００）の分割
【原出願日】平成９年１２月９日（１９９７．１２．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２３年５月２３日（２０１１．５．２３）
【分割の表示】特願２００７−１２４１００（Ｐ２００７−１２４１００）の分割
【原出願日】平成９年１２月９日（１９９７．１２．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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