【課題】半導体記憶装置におけるトランジスタの特性向上と、キャパシタのリーク電流特性の両方を改善し、高信頼、高歩留のデバイスを提供する。
【解決手段】窒化チタンからなる下部電極１０２上に酸化ジルコニウムを主成分とする誘電体膜１０３を有するキャパシタにおいて、微結晶状態の酸化ジルコニウムを主成分とする誘電体膜を成膜し、２次的な結晶粒成長を伴わない条件でチタン化合物を主成分とする第一の保護膜１１０を形成し、その後、上部電極１１１を形成することで、上部電極形成時に伴う熱処理を行っても、またトランジスタの界面準位を低減する水素アニールを行っても、リーク電流の増大を抑制できる。 （もっと読む）

【課題】ゲート絶縁膜の形成を１０００℃以上で行う場合に、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板に素子分離領域３を形成し、ゲート絶縁膜５ａを１０００℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、ＢＭＤ層３０を素子分離領域３の底面よりも下方に形成する。 （もっと読む）

【課題】キャパシタの誘電体膜において、リーク特性改善のためのＡｌドープ層を設けても、誘電体膜がＡｌドープ層で分断されず、サイズ効果の影響を抑え、結晶性の良好な誘電体膜を提供する。
【解決手段】誘電体膜中に少なくとも１層のＡｌドープ層を有し、Ａｌドープ層の１層におけるＡｌ原子の面密度を１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ^２］未満とする。また、その面密度を達成するため、通常のＡＬＤによる誘電体膜成膜と、Ａｌソースの吸着サイトを制限するブロッカー分子の吸着を行った後、Ａｌソースを吸着させ、反応ガスを導入して反応させる吸着サイト・ブロッキングＡＬＤ法によるＡｌ添加の組み合わせを採用する。 （もっと読む）

【課題】容量コンタクトパッドと容量コンタクトプラグが一体となった構造を形成する。これにより、従来は２回、必要だったフォトリソグラフィ工程を１回に削減して、製造コストを低減する。
【解決手段】半導体装置の製造方法では、層間絶縁膜上に、開口を有するマスクパターンを形成する。このマスクパターンを用いて、層間絶縁膜をエッチングすることにより、開口の下の層間絶縁膜内に容量コンタクトホールを形成する。湿式エッチングにより、マスクパターン内の開口を大きくした後、開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する。この後、容量コンタクトパッド上にキャパシタを形成する。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。 （もっと読む）

【課題】高温相の結晶構造の容量絶縁膜を電極上に直接形成可能なキャパシタの製造方法を提供する。
【解決手段】本発明のキャパシタＣａｐの製造方法は、第一の電極３を形成する工程と、成膜温度が低い順に、非晶質相、低温相の結晶構造、高温相の結晶構造を形成し得る金属酸化物の形成工程であって、前記第一の電極３上に、前記低温相の結晶構造の成膜温度よりも低い第一の温度で前記非晶質相からなる前記金属酸化物を形成する工程と、前記第一の温度から、前記高温相の結晶構造の成膜温度である第二の温度まで、１０℃／秒以上の昇温速度で昇温し、前記第二の温度で前記金属酸化物をアニールすることにより、前記金属酸化物に前記高温相の結晶構造を析出させて容量絶縁膜４とする工程と、前記容量絶縁膜４上に第二の電極５を形成する工程を採用する。 （もっと読む）

【課題】メモリセル領域と周辺回路領域の双方におけるＭＯＳトランジスタの最適化が可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、サイドウォールを側壁に有するゲート電極を含むＭＯＳトランジスタを、半導体基板１上のメモリセル領域及び周辺回路領域に備えた半導体装置の製造方法であって、前記サイドウォールを形成した後に、選択エピタキシャル成長法により、前記半導体基板１上面にシリコン層１０を形成する工程を備え、前記シリコン層１０を形成した後に、少なくとも前記周辺回路領域をマスク２０ｂで覆い、エッチングにより、前記メモリセル領域内のＭＯＳトランジスタＴｒ１のサイドウォール９ｃを薄化する工程を採用する。 （もっと読む）

【課題】シリサイド層の成長に起因するゲート電極と半導体基板との間のショートの発生を抑制した上で、シリサイド層を厚く形成可能な半導体装置の製造方法を提供する。
【解決手段】ピラー２６の側面にゲート絶縁膜２７を介して、ゲート電極５１、５２を形成し、ピラー２６の上端に上部不純物拡散領域３６を形成し、上部不純物拡散領域３６上に形成された層間絶縁膜３９、６８を貫通し、かつ上部不純物拡散領域３６の上面を露出するシリンダ孔７１を形成し、シリンダ孔７１の底部に、上部不純物拡散領域３６の上面を覆うと共に、シリンダ孔７１の一部を埋め込むシリコン膜４２を形成し、シリコン膜４２の上面、シリコン膜４２よりも上方に位置するシリンダ孔７１の内面を覆うように下部電極５７を形成すると共に、下部電極５７を形成する際の熱により、シリコン膜４２に含まれるＳｉと下部電極５７に含まれる金属とを反応させてシリサイド層４３を形成する。 （もっと読む）

【課題】ゲート電極と上部導電層とのショートを防止した安定動作可能な縦型ＭＯＳトランジスタを有する半導体デバイスを提供する。
【解決手段】縦型ＭＯＳトランジスタを構成する半導体ピラー５Ａは、第１の幅を有する上部５Ａａと第２の幅を有する下部５Ａｂを有し、上部５Ａａ側面は第２の絶縁膜６ａと第３の絶縁膜６ｂで覆われ、下部５Ａｂは側面から第２の絶縁膜６ａまでゲート絶縁膜である第１の絶縁膜１１Ａで覆われており、ゲート電極１３Ａが第２及び第３の絶縁膜６により上部導電層１８と絶縁されている。 （もっと読む）

【課題】本発明は、溝内に残存する導電膜の高さばらつきを小さくすることで、半導体装置の特性のばらつきを低減可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体基板１３をエッチングして、幅Ｗ_１とされた第１の溝部５１を形成し、その後、第１の溝部５１の下方に位置する半導体基板１３をエッチングして、幅Ｗ_１よりも狭い幅Ｗ_２とされた第２の溝部５２を形成することで、第１の溝部５１、第２の溝部５２、及び第１の溝部５１の底面及び第２の溝部５２の側面よりなる対向する一対の段差部５４を有したビット線形成用溝を形成し、次いで、ビット線形成用溝１５の内面を覆う絶縁膜１６を介して、第２の溝部５２を埋め込み、かつ第１の溝部５１を埋め込まない厚さとされた第１の導電膜５６を成膜し、その後、第１の導電膜５６をエッチバックすることで、第２の溝部５２の一部に第１の導電膜５６を残存させる。 （もっと読む）

【課題】隣接する活性領域の間で電気的な短絡（ショート）が発生することを防止した半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上にシリコン膜１２を選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に反射防止膜を埋め込んで平坦化した後、この平坦化した面上に、互いに隣接する活性領域５の各間において第１の方向Ｘに延在する開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部から露出した部分を半導体基板の表面が露出するまでドライエッチングにより除去する工程とを含む。これにより、互いに隣接する活性領域５の間でシリコン膜１２が横方向にエピタキシャル成長することによって連結された部分を、ドライエッチングにより切断し除去することができる。 （もっと読む）

【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。 （もっと読む）

【課題】リーク電流が発生しにくく、低消費電力化に好適な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板１２内に埋め込まれてＸ方向に並列して延在する複数のビット線ＢＬと、Ｘ方向と交差するＹ方向に延在するワード線と、ビット線ＢＬと前記第２配線との交点に設けられたメモリセルＭと、複数のビット線ＢＬのうち最外列のビット線ＢＬの外側に設けられ、Ｘ方向に延在してビット線ＢＬと並走するダミービット線ＤＢＬとを含み、ダミービット線ＤＢＬが、半導体基板１２に供給される電位と同じ電位が供給されるダミービット線（第１ダミー配線）ＤＢＬ＜０＞、ＤＢＬ＜１＞、ＤＢＬ＜２＞を含むことを特徴とする。 （もっと読む）

【課題】リークパスを確実に防止することができる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。 （もっと読む）

【課題】フィールドシールド用トランジスタのゲート長を、背景技術と比べて長く取れるようにする。
【解決手段】半導体装置１は、底面並びに第１及び第２の側面を有するセル用ゲートトレンチ１０と、トレンチ１０より幅の狭いフィールドシールド用ゲートトレンチ１１と、トレンチ１０とトレンチ１１の間に設けられた上部拡散層と、トレンチ１０を挟んで第１の上部拡散層の反対側に設けられた第２の上部拡散層と、トレンチ１１を挟んで第１の上部拡散層の反対側に設けられた第３の上部拡散層と、トレンチ１０の底面に設けられた下部拡散層と、それぞれ第１及び第２の上部拡散層と電気的に接続された第１及び第２の記憶素子と、下部拡散層と電気的に接続されたビット線ＢＬと、ゲート絶縁膜を介して第１及び第２の側面をそれぞれ覆うワード線ＷＬと、ゲート絶縁膜を介してトレンチ１１に埋め込まれたフィールドシールド用ゲート電極ＤＷＬとを備える。 （もっと読む）

【課題】半導体装置の動作を安定化させつつ、面積効率の向上を図る。
【解決手段】半導体基板１０に設けられ、メモリセルを構成する拡散層５０、及びダミーセルを構成する拡散層５２と、半導体基板１０上に設けられた層間絶縁膜２０、２２と、層間絶縁膜２２上に設けられ、拡散層５０と重なる少なくとも１つの凹部３２を有するシリンダー層絶縁膜２４と、拡散層５０上に設けられたコンタクトプラグ１０２と、拡散層５２上に設けられたコンタクトプラグ１０４と、凹部３２の側面及び底面上に設けられ、コンタクトプラグ１０２を介して拡散層５２と接続する下部電極１３０と、下部電極１３０上、シリンダー層絶縁膜２４上、及びコンタクトプラグ１０４上に設けられ、コンタクトプラグ１０４を介して拡散層５２と接続する誘電体膜１３２と、誘電体膜１３２上に設けられた上部電極１３４と、を備える。 （もっと読む）

【課題】本発明は、ゲート電極と半導体基板との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を形成可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂに設けられたゲート電極６１，６２と、ピラー２６の上端２６−１に形成されたシリサイド層３８と、ゲート電極６１，６２を覆うと共に、ピラー２６の側面を囲むように配置され、かつシリサイド層３８の側面を露出する絶縁膜と、シリサイド層３８の側面を覆うように設けられ、かつピラー２６の上端２６−１に含まれるシリコンをシリサイド化させる金属膜３９と、シリサイド層３８の下面３８ｂと接触するように、ピラー２６に形成された上部不純物拡散領域３６と、シリサイド層３８の上面３８ａに設けられたキャパシタ５２と、を有する。 （もっと読む）

【課題】本発明は、コンタクトプラグと埋め込み型のゲート電極との間に配置される絶縁膜の厚さを十分に確保可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜１６を介して、半導体基板１１に形成された凹部１４の凹部１４の一部を埋め込むゲート電極４１と、ゲート電極４１の上端面４１ａを覆うように凹部１４内を埋め込む絶縁膜１８と、凹部１４の一方の側面１４ａ側に位置する半導体基板１１の主面１１ａに形成された不純物拡散領域４３と、不純物拡散領域４３の上面４３ａを覆うシリコン層２１と、半導体基板１１の主面１１ａに形成された第１及び第２の層間絶縁膜２３，３１に内設され、シリコン層２１の上面２１ａと接触し、かつ下端３４ｂがシリコン層２１の上面２１ａと絶縁膜１８の上面１８ａとの間に配置されたコンタクトプラグ３４と、を備える。 （もっと読む）