半導体装置及び半導体装置の製造方法
【課題】リークパスを確実に防止することができる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。
【解決手段】半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、電界効果型トランジスタが用いられることがある。図１は、電界効果型トランジスタを含む半導体装置１００を示す概略断面図である。この半導体装置１００は、半導体基板１０６を備えている。半導体基板１０６上には、ゲート絶縁膜１１２を介して、ゲート電極１０１が形成されている。ゲート電極１０１は、その上部に、シリサイド層１１０を有している。ゲート電極１０１の側部には、側壁絶縁膜１０２が形成されている。半導体基板１０６には、ゲート電極１０１を挟むような領域に、ソース及びドレイン領域（拡散領域１０５）が形成されている。また、半導体基板１０６には、ゲート電極１０１から離れた位置に、素子分離領域１０８が形成されている。拡散領域１０５は、ゲート電極１０１と素子分離領域１０８との間に形成されており、側壁絶縁膜１０２により覆われた部分（被覆領域）と、側壁絶縁膜１０２により覆われていない部分（露出領域）とを有している。露出領域には、シリサイド層１０９が形成されている。ゲート電極１０１、側壁絶縁膜１０２、及び素子分離領域１０８は、エッチングストッパ膜１０３により覆われている。エッチングストッパ膜１０３上には、層間絶縁膜１０４が形成されている。エッチングストッパ膜１０３には、露出領域のシリサイド層１０９を露出させる開口１１１が設けられている。層間絶縁膜１０４には、開口１１１を介してシリサイド層１０９に接続される、セルコンタクトプラグ１０７が埋め込まれている。拡散領域１０５は、セルコンタクトプラグ１０７を介して、図示しないビット線や容量電極などに接続されている。
【０００３】
半導体装置１００の製造過程では、半導体基板１０６上にゲート電極１０１などが形成される。その後、全面にエッチングストッパ膜１０３が堆積される。そして、エッチングストッパ膜１０３上に層間絶縁膜１０４が形成される。その後、セルコンタクトプラグ１０７を埋め込むための開口が、層間絶縁膜１０４及びエッチングストッパ膜１０３に設けられる。この開口は、エッチングにより、形成される。開口を形成する際に、開口を設ける位置が所望する位置からずれる場合がある。
【０００４】
図２Ａは、開口がフィールド方向（素子分離領域１０８方向）にずれた場合の断面を示す概略図である。通常、エッチングストッパ膜１０３をエッチングする際には、素子分離領域１０８がエッチングされ難い条件が用いられる。しかし、完全に素子分離領域１０８のエッチングを防止することは困難である。従って、開口を設ける位置がずれた場合、エッチングストッパ膜１０３をエッチングする際に、素子分離領域１０８の端部がエッチングされてしまうことがある。その結果、セルコンタクトプラグ１０７から素子分離領域１０８の端部を介したリークパスが形成され、電界効果型トランジスタの特性が悪化することがある。
【０００５】
図２Ｂは、開口を設ける位置がゲート電極１０１側にずれた場合の様子を示す概略断面図である。この場合は、エッチングストッパ膜１０３をエッチングする際に、側壁絶縁膜１０２までもがエッチングされてしまうことがある。その結果、セルコンタクトプラグ１０７から側壁絶縁膜１０２の側部を介したリークパスが形成され、電界効果型トランジスタの特性が悪化することがある。
【０００６】
半導体装置１００として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに例示される高集積回路が用いられる場合、リークパスの抑制がより一層望まれる。
【０００７】
リークパスの形成を防止するための技術が、特許文献１（特開平１０−１２７２３号公報）及び特許文献２（特開平１１−１６３１６３号公報）及びに記載されている。
【０００８】
特許文献１には、ＬＯＣＯＳのバーズビーク上に、エッチングストッパ層を選択的に形成しておくことが記載されている。これにより、セルフアラインコンタクトホール開口用のレジスト露光時のアライメントがＬＯＣＯＳ側にずれても、ＬＯＣＯＳあるいはそのバーズビークのエッチングが有効に防止される旨が記載されている。
【０００９】
特許文献２には、素子分離絶縁膜、ゲート電極、ソース及びドレイン領域、及び側壁絶縁膜を形成した後全面に窒素を注入する点が記載されている。そして、素子分離絶縁膜及び側壁絶縁膜の上部にのみにＳｉＯＮ層を形成する点が記載されている。次に層間絶縁膜を形成した後、コンタクト孔を形成することが記載されている。特許文献２の記載によれば、コンタクト露光の目合わせがずれても素子分離絶縁膜及び側壁絶縁膜の上部がＳｉＯＮ膜であるため、オーバーエッチングによるゲート電極とドレイン領域又はドレイン領域とウエル間の短絡を抑えることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−１２７２３号公報
【特許文献２】特開平１１−１６３１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の手法では、酸化膜（ＬＯＣＯＳ）だけの上にエッチングストッパ層が形成される。従って、ＬＯＣＯＳとソース又はドレイン領域との界面が露出してしまうことがあり、リークパスを確実に防止することは困難である、という問題点があった。
【００１２】
また、特許文献２の手法では、絶縁膜（素子分離絶縁膜及び側壁絶縁膜）上だけにエッチングストッパ膜が成膜される。そのため、各絶縁膜とソース又はドレイン領域との間の界面を確実に覆うことが難しく、リークパスを確実に防止することが困難である、という問題点があった。また、エッチングストッパ膜が窒素注入により形成されるため、トランジスタの特性への影響が懸念される。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。
【００１４】
この発明によれば、被覆領域と露出領域との境界部分（側壁絶縁膜と露出領域との境界部分）が完全に覆われるように、エッチングストッパ膜が形成される。従って、第１セルコンタクトプラグを形成する際に、位置合わせが多少ずれたとしても、側壁絶縁膜が削られてしまうことがない。従って、リークパスの発生を確実に防止することが可能となる。
【００１５】
本発明に係る半導体装置の製造方法は、ゲート絶縁膜を介して半導体基板上にゲート電極を形成する工程と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に、ソース又はドレイン領域を形成する工程と、前記ゲート電極の側部に、前記ソース又はドレイン領域に前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とが形成されるように、側壁絶縁膜を形成する工程と、前記ゲート電極、前記側壁絶縁膜、及び前記露出領域を覆うように、エッチングストッパ膜を形成する工程と、前記露出領域の一部が露出するように、前記エッチングストッパ膜に第１開口を形成する工程と、前記エッチングストッパ膜上に、層間絶縁膜を形成する工程と、前記層間絶縁膜における前記第１開口に対応する位置をエッチングし、第１セルコンタクトプラグ用開口を形成する工程と、前記第１セルコンタクトプラグ用開口及び前記第１開口に、第１セルコンタクトプラグを埋め込む工程とを具備する。前記第１開口を形成する工程は、前記第１開口を、前記被覆領域と前記露出領域との境界部分が前記エッチングストッパ膜により完全に覆われるような開口径で、形成する工程を含んでいる。
【発明の効果】
【００１６】
本発明によれば、リークパスを確実に防止することができる、半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１７】
【図１】半導体装置を示す概略断面図である。
【図２Ａ】開口がフィールド方向にずれた場合における半導体装置の断面を示す概略図である。
【図２Ｂ】開口を設ける位置がゲート電極側にずれた場合の様子を示す概略断面図である。
【図３Ａ】本発明の実施形態に係る半導体装置を示す概略断面図である。
【図３Ｂ】本発明の実施形態に係る半導体装置を示す概略断面図である。
【図３Ｃ】ロジック部における断面図を示す図である。
【図４】セル層の構成を示す概略断面図である。
【図５】半導体装置の製造方法を示す概略断面図である。
【図６Ａ】第１開口の位置が素子分離領域側にずれた場合の様子を示す断面図である。
【図６Ｂ】第１開口の位置がゲート電極側にずれた場合の様子を示す断面図である。
【図６Ｃ】第１セルコンタクトプラグ用開口３１の位置が素子分離領域側にずれた場合の様子を示す断面図である。
【図６Ｄ】第１セルコンタクトプラグ用開口の位置がゲート電極側にずれた場合の様子を示す断面図である。
【発明を実施するための形態】
【００１８】
以下に、図面を参照しつつ、本発明の実施形態を説明する。
【００１９】
図３Ａ乃至図３Ｂは、本実施形態に係る半導体装置２０を示す概略断面図である。本実施形態では、半導体装置２０として、ＤＲＡＭとロジック装置とが混載された装置が用いられるものとする。図３Ａは、ＤＲＡＭのセル部分におけるビットラインに沿う断面を示す図である。図３Ｂは、ビットラインに直交する方向に沿う断面を示す図である。図３Ｃは、ロジック部における断面図を示している。
【００２０】
図３Ａ乃至図３Ｃに示されるように、半導体装置２０は、半導体基板１を有している。半導体基板１としては、例えば、シリコン基板が用いられる。半導体基板１上には、セル層、第１層、第２層、及び第３層が、この順番で積層されている。
【００２１】
まず、図３Ａ及び図３Ｂを参照して、ＤＲＡＭのセル部分における構造を説明する。
【００２２】
半導体基板１には、素子を区画する素子分離領域１２が形成されている。素子分離領域１２は、例えば、シリコン酸化膜などの絶縁膜により、形成される。セル層には、素子分離領域１２によって区画された領域内に、電界効果型トランジスタ２が形成されている。電界効果型トランジスタ２は、第１エッチングストッパ膜４により、覆われている。第１エッチングストッパ膜４としては、例えば、シリコン窒化膜が用いられる。第１エッチングストッパ膜４上には、層間絶縁膜１７（例えばシリコン酸化膜）が形成されている。層間絶縁膜１７には、導電性の第１セルコンタクトプラグ３が埋められている。第１セルコンタクトプラグ３は、電界効果型トランジスタ２に接続されている。
【００２３】
第１層には、ビットライン６、ビットコンタクト５、及び容量コンタクト１４が形成されている。ビットコンタクト５は第１セルコンタクトプラグ３とビットライン６とを接続するように、形成されている。容量コンタクト１４は、第１セルコンタクトプラグ３と第２層とを接続するように、形成されている。
【００２４】
第２層には、第２ストッパー窒化膜７、下部電極８、容量絶縁膜９、第１上部電極１０、及び第２上部電極１１が形成されている。第２ストッパー窒化膜７は、下部電極８によって埋められた開口を有している。下部電極８は、第１層に設けられた容量コンタクト１４に接続されている。下部電極８上には、容量絶縁膜９を介して、第１上部電極１０が形成されている。第１上部電極１０上には、第２上部電極１１が形成されている。すなわち、電界効果型トランジスタ２は、第１セルコンタクトプラグ３及び容量コンタクト１４を介して、下部電極８に接続されている。
【００２５】
次いで、図３Ｃを参照して、ロジック部分における構造を説明する。
【００２６】
ロジック部分においても、セル層には、電界効果型トランジスタ２が形成されている。また、ロジック部分では、セル層に、ゲート電極２９が形成されている。層間絶縁膜１７には、電界効果型トランジスタ２及びゲート電極２９に接続されるセルコンタクトプラグが埋め込まれている。ロジック部分に設けられたセルコンタクトプラグは、第２セルコンタクトプラグ１３と記載され、セル部分に設けられた第１セルコンタクトプラグ３と区別される。第１層には、第２セルコンタクトプラグ１３を第２層に接続する、容量コンタクト１４が埋め込まれている。第２層には、容量コンタクト１４を第３層に接続する、スタックコンタクト１５が埋め込まれている。第３層には、配線１６が設けられている。配線１６は、スタックコンタクト１５に接続されている。
【００２７】
次に、セル層の構成について詳細に説明する。図４は、セル層の構成を示す概略断面図である。
【００２８】
まず、ＤＲＡＭのセル部分における構成について説明する。
【００２９】
図４に示されるように、電界効果型トランジスタ２は、ゲート電極２１、拡散領域２８（ソース及びドレイン領域）、及び側壁絶縁膜２７を備えている。ゲート電極２１は、半導体基板１上にゲート絶縁膜を介して形成されている。ゲート電極２１は、その上部に、シリサイド層２２を有している。側壁絶縁膜２７は、ゲート電極２１及びシリサイド層２２の側部に形成されている。側壁絶縁膜２７は、例えば、シリコン酸化膜により形成される。拡散領域２８は、半導体基板１において、ゲート電極２１が形成された領域を挟むような位置に、設けられている。
【００３０】
拡散領域２８は、ゲート電極２１が形成された領域と素子分離領域１２との間に設けられている。拡散領域２８は、側壁絶縁膜２７により覆われた領域（ソース／ドレインエクステンション領域２５）、及び側壁絶縁膜２７によって覆われていない領域（ソース／ドレイン領域２４）を有している。ソース／ドレイン領域２４には、シリサイド層２６が形成されている。ソース／ドレイン領域２４は一端でソース／ドレインエクステンション領域２５と連続している。また、ソース／ドレイン領域２４の他端は素子分離領域１２に接している。
【００３１】
ゲート電極２２、側壁絶縁膜２７、ソース／ドレイン領域２４、及び素子分離領域１２の上には、第１エッチングストッパ膜４が形成されている。第１エッチングストッパ膜４には、ソース／ドレイン領域２４の一部を露出させる、第１開口２３が設けられている。ここで、第１開口２３の開口径は、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界（側壁絶縁膜２７とソース／ドレイン領域２４との境界）及び素子分離領域１２とソース／ドレイン領域２４との境界が第１エッチングストッパ膜４により覆われるような大きさに、設定されている。
【００３２】
層間絶縁膜１７には、第１開口２３上に、第１セルコンタクトプラグ３が設けられている。第１セルコンタクトプラグ３は、第１開口２３を埋めるように設けられており、ソース／ドレイン領域２４（シリサイド層２６）に接続されている。ここで、第１開口２３の開口径は、第１セルコンタクトプラグ３の径よりも小さい。従って、第１セルコンタクトプラグ３の底部には、第１エッチングストッパ膜４によって段差が生じている。
【００３３】
続いて、ロジック部分の構成について説明する。
【００３４】
ロジック部分においても、電界効果型トランジスタ２が設けられている。また、ロジック部分においては、電界効果型トランジスタ２に加え、ゲート電極２９が設けられている。ゲート電極２９は、素子分離領域１２上に設けられている。ゲート電極２９は、ゲート電極２１と同様に、その上部にシリサイド層２２を有している。また、ゲート電極２９の側部には、側壁絶縁膜２７が設けられている。
【００３５】
ロジック部分においても、電界効果型トランジスタ２及びゲート電極２９を覆うように、第１エッチングストッパ膜４が設けられている。第１エッチングストッパ膜４には、ソース／ドレイン領域２４及びゲート電極２９を露出させる、第２開口３０が設けられている。層間絶縁膜１７には、第２開口３０上に、第２セルコンタクトプラグ１３が埋め込まれている。
【００３６】
第２開口３０の開口径は、第１開口２３の開口径よりも大きい。第２セルコンタクトプラグ１３の底部には、段差は生じていない。ロジック部分は、高速動作することが要求される。第２開口３０の開口径を大きくすることにより、第２セルコンタクトプラグ１３とソース／ドレイン領域２４（シリサイド層２６）との間の接触抵抗を小さくすることができる。また、ゲート電極２９と第２セルコンタクトプラグ１３との間の接触抵抗が小さくすることができる。従って、高速動作に対応することが可能となる。
【００３７】
続いて、本実施形態に係る半導体装置２０の製造方法について説明する。図５は、半導体装置２０の製造方法を示す概略断面図である。
【００３８】
まず、半導体基板１を用意する。そして、図５（ａ）に示されるように、半導体基板１に、素子分離領域１２、拡散層２８、ゲート電極２１及びゲート電極２９、シリサイド層２２、側壁絶縁膜２７を形成する。その後、全面に第１エッチングストッパ膜４を堆積させる。第１エッチングストッパ膜４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、堆積される。ＣＶＤ法を用いることは、窒素注入などの手法によって第１エッチングストッパ膜４を形成する場合に比べ、トランジスタ特性に与える影響が小なく、好ましい。
【００３９】
次いで、図５（ｂ）に示されるように、第１エッチングストッパ膜４に、第１開口２３及び第２開口３０を形成する。この際、第１開口２３は、第２開口３０よりも小さい開口径となるように、形成される。また、第１開口２３及び第２開口３０は、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界部分、及びソース／ドレイン領域２４と素子分離領域１２との境界部分が確実に第１エッチングストッパ膜４により被覆されるような開口径で、形成される。
【００４０】
次いで、図５（ｃ）に示されるように、全面に層間絶縁膜１７が堆積される。そして、エッチングにより、層間絶縁膜１７に、第１セルコンタクトプラグ用開口３１及び第２セルコンタクトプラグ用開口３２が形成される。第１セルコンタクトプラグ用開口３１は、第１開口２３よりも大きな開口径で、形成される。ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５（側壁絶縁膜２７）との境界部分は第１エッチングストッパ膜４により完全に覆われているため、セルコンタクトプラグ用の開口を形成する際に、側壁絶縁膜２７の端部が削られてしまうことはない。同様に、素子分離領域１２とソース／ドレイン領域２４との境界部分も第１エッチングストッパ膜４により完全に覆われているため、素子分離領域１２の端部が削られてしまうことはない。従って、リークパスの発生が防止される。
【００４１】
その後、第１セルコンタクトプラグ用開口３１及び第２セルコンタクトプラグ用開口３２に、それぞれ、導電性の第１セルコンタクトプラグ３及び第２セルコンタクトプラグ１３が埋め込まれる。これらセルコンタクトプラグを埋め込む際には、ＲＦエッチングが行われることがある。このＲＦエッチング時においても、側壁絶縁膜２７の端部や素子分離領域１２の端部がエッチングされてしまうことが懸念される。しかし、本実施形態では、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界部分、及びソース／ドレイン領域２４と素子分離領域１２との境界部分が第１エッチングストッパ膜４により被覆されている。従って、側壁絶縁膜２７の端部及び素子分離領域１２の端部がエッチングされてしまうことはない。
【００４２】
その後、第１層、第２層、及び第３層が形成され、図３Ａに示した半導体装置２０が得られる。
【００４３】
続いて、本実施形態の作用について説明する。
【００４４】
本実施形態では、第１エッチングストッパ膜４に開口（第１開口２３、第２開口３０）を形成する工程と、層間絶縁膜１７に開口（セルコンタクトプラグ用開口３１、３２）を形成する工程とが別々に行われる。そのため、第１開口２３の開口径を、第１セルコンタクトプラグ用開口３１の開口径よりも小さくすることができる。その結果、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界部分（側壁絶縁膜２７とソース／ドレインエクステンション領域２５との境界部分）を確実に第１エッチングストッパ膜４で保護することができる。同様に、ソース／ドレイン領域２４と素子分離領域１２との境界部分も、第１エッチングストッパ膜４によって確実に保護される。従って、側壁絶縁膜２７の端部及び素子分離領域１２の端部が削られてしまうことが防止され、リークパスの発生を防止することができる。セルコンタクト用プラグ３を埋設する際にＲＦエッチングが行われる場合があるが、この際にも、側壁絶縁膜２７の端部及び素子分離領域１２の端部が削られてしまうことが防止され、リークパスの発生を防止することができる。
【００４５】
図６Ａは、第１開口２３の位置が素子分離領域１２側にずれた場合の様子を示す断面図である。本実施形態では、第１開口２３の開口径が第１セルコンタクトプラグ３の径よりも小さい。従って、第１開口２３の位置が多少ずれたとしても、ソース／ドレイン領域２４と素子分離領域１２との境界部分は、第１開口２３によって保護される。従って、第１エッチングストッパ膜４のエッチング時等に素子分離領域１２の端部が削られてしまうことが防止される。
【００４６】
図６Ｂは、第１開口２３の位置がゲート電極２１側にずれた場合の様子を示す断面図である。本実施形態では、第１開口２３の開口径が第１セルコンタクトプラグ３よりも小さい。従って、第１開口２３の位置が多少ずれたとしても、側壁絶縁膜２７とソース／ドレイン領域２４との境界部分は、第１エッチングストッパ膜４によって保護される。従って、第１エッチングストッパ膜４のエッチング時に側壁絶縁膜２７の端部が削られてしまうことが防止される。
【００４７】
図６Ｃは、第１セルコンタクトプラグ用開口３１の位置が素子分離領域１２側にずれた場合の様子を示す断面図である。本実施形態では、ソース／ドレイン領域２４と素子分離領域１２との境界部分が第１エッチングストッパ膜４によって確実に保護される。従って、第１セルコンタクトプラグ用開口３１の位置が多少ずれたとしても、第１セルコンタクトプラグ用開口３１を形成するためのエッチングを行う時に、素子分離領域１２の端部が削られることはない。
【００４８】
図６Ｄは、第１セルコンタクトプラグ用開口３１の位置がゲート電極２１側にずれた場合の様子を示す断面図である。本実施形態では、ソース／ドレイン領域２４と側壁絶縁膜２７との境界部分が第１エッチングストッパ膜４によって確実に保護される。従って、第１セルコンタクトプラグ用開口の位置が多少ずれたとしても、第１セルコンタクトプラグ用開口３１を形成するときに、側壁絶縁膜２７の端部が削られることはない。
【００４９】
以上説明したように、本実施形態によれば、ソース／ドレイン領域２４の端部が第１エッチングストッパ膜４により確実に保護される。従って、第１セルコンタクトプラグを形成するためのエッチング時に、素子分離領域１２の端部及び側壁絶縁膜２７の端部が削られてしまうことがない。これにより、リークパスの発生が防止される。
【００５０】
また、本実施形態では、ロジック部分における第２開口３０の開口径が、ＤＲＡＭ部分における第１開口の開口径よりも、大きく設定される。その結果、ロジック部分では、電界効果型トランジスタ２とセルコンタクトプラグ（第２セルコンタクトプラグ１３）とを低抵抗で接続することができる。従って、ロジック部分に求められる高速動作要求に対応することができる。
【００５１】
尚、本実施形態で説明された半導体装置２０では、図３Ａに示したように、ビットライン６の上に容量素子（下部電極８、容量絶縁膜９、第１上部電極１０、及び第２上部電極１１）が形成されている。すなわち、本実施形態で説明された半導体装置２０は、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造を有するＤＲＡＭである。しかし、半導体装置２０は、必ずしもＣＯＢ構造を有するものに限定されない。半導体装置２０として、例えば、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）構造を有するＤＲＡＭが用いられてもよい。また、本実施形態では、半導体装置２０として、ＤＲＡＭ部分とロジック部分とが混載された装置について説明したが、必ずしもＤＲＡＭ部分とロジック部分が混載されている必要はない。また、本実施形態では、半導体装置２０としてＤＲＡＭについて説明したが、必ずしも半導体装置２０としてＤＲＡＭが用いられる必要はない。電界効果型トランジスタ２及びセルコンタクトプラグを含むものであれば、ＤＲＡＭ以外の装置が用いられてもよい。
【００５２】
尚、リークパスを防止するために、層間絶縁膜１７を形成した後、小さい開口径でセルコンタクトプラグ用開口を形成する手法が考えられる。この際、層間絶縁膜１７と第１エッチングストッパ膜４を同時にエッチングすることが考えられる。しかし、このような手法では、高いアスペクト比で層間絶縁膜１７をエッチングしなければならない。高いアスペクト比を得るためには、層間絶縁膜１７がエッチングされ易い条件でエッチングを行う必要があり、過酷な条件でエッチングを行う必要がある。そのような過酷な条件に耐えうるように、エッチングレジストの厚みを厚くする必要がある。しかし、エッチングレジストを厚くすれば、高いアスペクト比が得られにくくなる。すなわち、リソグラフィー技術、エッチング技術、及び埋設技術として、高度な技術が要求される。これに対して、本実施形態では、第１セルコンタクトプラグ用開口３１の開口径を小さくする必要はないので、製造時における難易度を下げることが可能である。また、第１開口２３を形成する際には、第１エッチングストッパ膜４だけをエッチングすればよい。第１エッチングストッパ膜４の膜厚は、層間絶縁膜１７と比較して十分に薄くすることが可能であり、エッチング時間も短くすることも可能である。従って、エッチングレジストの膜厚を薄くすることができる。すなわち、第１開口２３の開口径を小さくすることは、容易である。
【００５３】
リークパスを防止するため、セルコンタクトプラグ用の開口を形成した後に、イオン注入が行われる場合がある。この場合には、イオン注入のためのリソグラフィー工程が追加される。本実施形態では、リークパスが防止されるため、そのようなイオン注入処理は必要がない。注入する部分を開口するためのリソグラフィー工程を削減することができる。また、隣接するセルトランジスタのオフ電流低減効果およびＬｏｗｅｒｉｎｇ改善効果も期待できるため、更なる高集積化も可能になる。
【符号の説明】
【００５４】
１ 半導体基板
２ 電界効果型トランジスタ
３ 第１セルコンタクト
４ 第１エッチングストッパ膜
５ ビットコンタクト
６ ビットライン
７ 第２ストッパー窒化膜
８ 下部電極
９ 容量絶縁膜
１０ 第１上部電極
１１ 第２上部電極
１２ 素子分離領域
１３ 第２セルコンタクトプラグ
１４ 容量コンタクト
１５ スタックコンタクト
１６ 配線
１７ 層間絶縁膜
２０ 半導体装置
２１ ゲート電極
２２ シリサイド層
２３ 第１開口
２４ ソース／ドレイン領域
２５ ソース／ドレインエクステンション領域
２６ シリサイド層
２７ 側壁絶縁膜
２８ ソース又はドレイン領域
２９ ゲート電極
３０ 第２開口
３１ 第１セルコンタクトプラグ用開口
３２ 第２セルコンタクトプラグ用開口
１００ 半導体装置
１０１ ゲート電極
１０２ 側壁絶縁膜
１０３ エッチングストッパ膜
１０４ 層間絶縁膜
１０５ ソース又はドレイン領域
１０６ 半導体基板
１０７ セルコンタクトプラグ
１０８ 素子分離領域
１０９ シリサイド層
１１０ シリサイド層
１１１ 開口
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、電界効果型トランジスタが用いられることがある。図１は、電界効果型トランジスタを含む半導体装置１００を示す概略断面図である。この半導体装置１００は、半導体基板１０６を備えている。半導体基板１０６上には、ゲート絶縁膜１１２を介して、ゲート電極１０１が形成されている。ゲート電極１０１は、その上部に、シリサイド層１１０を有している。ゲート電極１０１の側部には、側壁絶縁膜１０２が形成されている。半導体基板１０６には、ゲート電極１０１を挟むような領域に、ソース及びドレイン領域（拡散領域１０５）が形成されている。また、半導体基板１０６には、ゲート電極１０１から離れた位置に、素子分離領域１０８が形成されている。拡散領域１０５は、ゲート電極１０１と素子分離領域１０８との間に形成されており、側壁絶縁膜１０２により覆われた部分（被覆領域）と、側壁絶縁膜１０２により覆われていない部分（露出領域）とを有している。露出領域には、シリサイド層１０９が形成されている。ゲート電極１０１、側壁絶縁膜１０２、及び素子分離領域１０８は、エッチングストッパ膜１０３により覆われている。エッチングストッパ膜１０３上には、層間絶縁膜１０４が形成されている。エッチングストッパ膜１０３には、露出領域のシリサイド層１０９を露出させる開口１１１が設けられている。層間絶縁膜１０４には、開口１１１を介してシリサイド層１０９に接続される、セルコンタクトプラグ１０７が埋め込まれている。拡散領域１０５は、セルコンタクトプラグ１０７を介して、図示しないビット線や容量電極などに接続されている。
【０００３】
半導体装置１００の製造過程では、半導体基板１０６上にゲート電極１０１などが形成される。その後、全面にエッチングストッパ膜１０３が堆積される。そして、エッチングストッパ膜１０３上に層間絶縁膜１０４が形成される。その後、セルコンタクトプラグ１０７を埋め込むための開口が、層間絶縁膜１０４及びエッチングストッパ膜１０３に設けられる。この開口は、エッチングにより、形成される。開口を形成する際に、開口を設ける位置が所望する位置からずれる場合がある。
【０００４】
図２Ａは、開口がフィールド方向（素子分離領域１０８方向）にずれた場合の断面を示す概略図である。通常、エッチングストッパ膜１０３をエッチングする際には、素子分離領域１０８がエッチングされ難い条件が用いられる。しかし、完全に素子分離領域１０８のエッチングを防止することは困難である。従って、開口を設ける位置がずれた場合、エッチングストッパ膜１０３をエッチングする際に、素子分離領域１０８の端部がエッチングされてしまうことがある。その結果、セルコンタクトプラグ１０７から素子分離領域１０８の端部を介したリークパスが形成され、電界効果型トランジスタの特性が悪化することがある。
【０００５】
図２Ｂは、開口を設ける位置がゲート電極１０１側にずれた場合の様子を示す概略断面図である。この場合は、エッチングストッパ膜１０３をエッチングする際に、側壁絶縁膜１０２までもがエッチングされてしまうことがある。その結果、セルコンタクトプラグ１０７から側壁絶縁膜１０２の側部を介したリークパスが形成され、電界効果型トランジスタの特性が悪化することがある。
【０００６】
半導体装置１００として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などに例示される高集積回路が用いられる場合、リークパスの抑制がより一層望まれる。
【０００７】
リークパスの形成を防止するための技術が、特許文献１（特開平１０−１２７２３号公報）及び特許文献２（特開平１１−１６３１６３号公報）及びに記載されている。
【０００８】
特許文献１には、ＬＯＣＯＳのバーズビーク上に、エッチングストッパ層を選択的に形成しておくことが記載されている。これにより、セルフアラインコンタクトホール開口用のレジスト露光時のアライメントがＬＯＣＯＳ側にずれても、ＬＯＣＯＳあるいはそのバーズビークのエッチングが有効に防止される旨が記載されている。
【０００９】
特許文献２には、素子分離絶縁膜、ゲート電極、ソース及びドレイン領域、及び側壁絶縁膜を形成した後全面に窒素を注入する点が記載されている。そして、素子分離絶縁膜及び側壁絶縁膜の上部にのみにＳｉＯＮ層を形成する点が記載されている。次に層間絶縁膜を形成した後、コンタクト孔を形成することが記載されている。特許文献２の記載によれば、コンタクト露光の目合わせがずれても素子分離絶縁膜及び側壁絶縁膜の上部がＳｉＯＮ膜であるため、オーバーエッチングによるゲート電極とドレイン領域又はドレイン領域とウエル間の短絡を抑えることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−１２７２３号公報
【特許文献２】特開平１１−１６３１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の手法では、酸化膜（ＬＯＣＯＳ）だけの上にエッチングストッパ層が形成される。従って、ＬＯＣＯＳとソース又はドレイン領域との界面が露出してしまうことがあり、リークパスを確実に防止することは困難である、という問題点があった。
【００１２】
また、特許文献２の手法では、絶縁膜（素子分離絶縁膜及び側壁絶縁膜）上だけにエッチングストッパ膜が成膜される。そのため、各絶縁膜とソース又はドレイン領域との間の界面を確実に覆うことが難しく、リークパスを確実に防止することが困難である、という問題点があった。また、エッチングストッパ膜が窒素注入により形成されるため、トランジスタの特性への影響が懸念される。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。
【００１４】
この発明によれば、被覆領域と露出領域との境界部分（側壁絶縁膜と露出領域との境界部分）が完全に覆われるように、エッチングストッパ膜が形成される。従って、第１セルコンタクトプラグを形成する際に、位置合わせが多少ずれたとしても、側壁絶縁膜が削られてしまうことがない。従って、リークパスの発生を確実に防止することが可能となる。
【００１５】
本発明に係る半導体装置の製造方法は、ゲート絶縁膜を介して半導体基板上にゲート電極を形成する工程と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に、ソース又はドレイン領域を形成する工程と、前記ゲート電極の側部に、前記ソース又はドレイン領域に前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とが形成されるように、側壁絶縁膜を形成する工程と、前記ゲート電極、前記側壁絶縁膜、及び前記露出領域を覆うように、エッチングストッパ膜を形成する工程と、前記露出領域の一部が露出するように、前記エッチングストッパ膜に第１開口を形成する工程と、前記エッチングストッパ膜上に、層間絶縁膜を形成する工程と、前記層間絶縁膜における前記第１開口に対応する位置をエッチングし、第１セルコンタクトプラグ用開口を形成する工程と、前記第１セルコンタクトプラグ用開口及び前記第１開口に、第１セルコンタクトプラグを埋め込む工程とを具備する。前記第１開口を形成する工程は、前記第１開口を、前記被覆領域と前記露出領域との境界部分が前記エッチングストッパ膜により完全に覆われるような開口径で、形成する工程を含んでいる。
【発明の効果】
【００１６】
本発明によれば、リークパスを確実に防止することができる、半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１７】
【図１】半導体装置を示す概略断面図である。
【図２Ａ】開口がフィールド方向にずれた場合における半導体装置の断面を示す概略図である。
【図２Ｂ】開口を設ける位置がゲート電極側にずれた場合の様子を示す概略断面図である。
【図３Ａ】本発明の実施形態に係る半導体装置を示す概略断面図である。
【図３Ｂ】本発明の実施形態に係る半導体装置を示す概略断面図である。
【図３Ｃ】ロジック部における断面図を示す図である。
【図４】セル層の構成を示す概略断面図である。
【図５】半導体装置の製造方法を示す概略断面図である。
【図６Ａ】第１開口の位置が素子分離領域側にずれた場合の様子を示す断面図である。
【図６Ｂ】第１開口の位置がゲート電極側にずれた場合の様子を示す断面図である。
【図６Ｃ】第１セルコンタクトプラグ用開口３１の位置が素子分離領域側にずれた場合の様子を示す断面図である。
【図６Ｄ】第１セルコンタクトプラグ用開口の位置がゲート電極側にずれた場合の様子を示す断面図である。
【発明を実施するための形態】
【００１８】
以下に、図面を参照しつつ、本発明の実施形態を説明する。
【００１９】
図３Ａ乃至図３Ｂは、本実施形態に係る半導体装置２０を示す概略断面図である。本実施形態では、半導体装置２０として、ＤＲＡＭとロジック装置とが混載された装置が用いられるものとする。図３Ａは、ＤＲＡＭのセル部分におけるビットラインに沿う断面を示す図である。図３Ｂは、ビットラインに直交する方向に沿う断面を示す図である。図３Ｃは、ロジック部における断面図を示している。
【００２０】
図３Ａ乃至図３Ｃに示されるように、半導体装置２０は、半導体基板１を有している。半導体基板１としては、例えば、シリコン基板が用いられる。半導体基板１上には、セル層、第１層、第２層、及び第３層が、この順番で積層されている。
【００２１】
まず、図３Ａ及び図３Ｂを参照して、ＤＲＡＭのセル部分における構造を説明する。
【００２２】
半導体基板１には、素子を区画する素子分離領域１２が形成されている。素子分離領域１２は、例えば、シリコン酸化膜などの絶縁膜により、形成される。セル層には、素子分離領域１２によって区画された領域内に、電界効果型トランジスタ２が形成されている。電界効果型トランジスタ２は、第１エッチングストッパ膜４により、覆われている。第１エッチングストッパ膜４としては、例えば、シリコン窒化膜が用いられる。第１エッチングストッパ膜４上には、層間絶縁膜１７（例えばシリコン酸化膜）が形成されている。層間絶縁膜１７には、導電性の第１セルコンタクトプラグ３が埋められている。第１セルコンタクトプラグ３は、電界効果型トランジスタ２に接続されている。
【００２３】
第１層には、ビットライン６、ビットコンタクト５、及び容量コンタクト１４が形成されている。ビットコンタクト５は第１セルコンタクトプラグ３とビットライン６とを接続するように、形成されている。容量コンタクト１４は、第１セルコンタクトプラグ３と第２層とを接続するように、形成されている。
【００２４】
第２層には、第２ストッパー窒化膜７、下部電極８、容量絶縁膜９、第１上部電極１０、及び第２上部電極１１が形成されている。第２ストッパー窒化膜７は、下部電極８によって埋められた開口を有している。下部電極８は、第１層に設けられた容量コンタクト１４に接続されている。下部電極８上には、容量絶縁膜９を介して、第１上部電極１０が形成されている。第１上部電極１０上には、第２上部電極１１が形成されている。すなわち、電界効果型トランジスタ２は、第１セルコンタクトプラグ３及び容量コンタクト１４を介して、下部電極８に接続されている。
【００２５】
次いで、図３Ｃを参照して、ロジック部分における構造を説明する。
【００２６】
ロジック部分においても、セル層には、電界効果型トランジスタ２が形成されている。また、ロジック部分では、セル層に、ゲート電極２９が形成されている。層間絶縁膜１７には、電界効果型トランジスタ２及びゲート電極２９に接続されるセルコンタクトプラグが埋め込まれている。ロジック部分に設けられたセルコンタクトプラグは、第２セルコンタクトプラグ１３と記載され、セル部分に設けられた第１セルコンタクトプラグ３と区別される。第１層には、第２セルコンタクトプラグ１３を第２層に接続する、容量コンタクト１４が埋め込まれている。第２層には、容量コンタクト１４を第３層に接続する、スタックコンタクト１５が埋め込まれている。第３層には、配線１６が設けられている。配線１６は、スタックコンタクト１５に接続されている。
【００２７】
次に、セル層の構成について詳細に説明する。図４は、セル層の構成を示す概略断面図である。
【００２８】
まず、ＤＲＡＭのセル部分における構成について説明する。
【００２９】
図４に示されるように、電界効果型トランジスタ２は、ゲート電極２１、拡散領域２８（ソース及びドレイン領域）、及び側壁絶縁膜２７を備えている。ゲート電極２１は、半導体基板１上にゲート絶縁膜を介して形成されている。ゲート電極２１は、その上部に、シリサイド層２２を有している。側壁絶縁膜２７は、ゲート電極２１及びシリサイド層２２の側部に形成されている。側壁絶縁膜２７は、例えば、シリコン酸化膜により形成される。拡散領域２８は、半導体基板１において、ゲート電極２１が形成された領域を挟むような位置に、設けられている。
【００３０】
拡散領域２８は、ゲート電極２１が形成された領域と素子分離領域１２との間に設けられている。拡散領域２８は、側壁絶縁膜２７により覆われた領域（ソース／ドレインエクステンション領域２５）、及び側壁絶縁膜２７によって覆われていない領域（ソース／ドレイン領域２４）を有している。ソース／ドレイン領域２４には、シリサイド層２６が形成されている。ソース／ドレイン領域２４は一端でソース／ドレインエクステンション領域２５と連続している。また、ソース／ドレイン領域２４の他端は素子分離領域１２に接している。
【００３１】
ゲート電極２２、側壁絶縁膜２７、ソース／ドレイン領域２４、及び素子分離領域１２の上には、第１エッチングストッパ膜４が形成されている。第１エッチングストッパ膜４には、ソース／ドレイン領域２４の一部を露出させる、第１開口２３が設けられている。ここで、第１開口２３の開口径は、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界（側壁絶縁膜２７とソース／ドレイン領域２４との境界）及び素子分離領域１２とソース／ドレイン領域２４との境界が第１エッチングストッパ膜４により覆われるような大きさに、設定されている。
【００３２】
層間絶縁膜１７には、第１開口２３上に、第１セルコンタクトプラグ３が設けられている。第１セルコンタクトプラグ３は、第１開口２３を埋めるように設けられており、ソース／ドレイン領域２４（シリサイド層２６）に接続されている。ここで、第１開口２３の開口径は、第１セルコンタクトプラグ３の径よりも小さい。従って、第１セルコンタクトプラグ３の底部には、第１エッチングストッパ膜４によって段差が生じている。
【００３３】
続いて、ロジック部分の構成について説明する。
【００３４】
ロジック部分においても、電界効果型トランジスタ２が設けられている。また、ロジック部分においては、電界効果型トランジスタ２に加え、ゲート電極２９が設けられている。ゲート電極２９は、素子分離領域１２上に設けられている。ゲート電極２９は、ゲート電極２１と同様に、その上部にシリサイド層２２を有している。また、ゲート電極２９の側部には、側壁絶縁膜２７が設けられている。
【００３５】
ロジック部分においても、電界効果型トランジスタ２及びゲート電極２９を覆うように、第１エッチングストッパ膜４が設けられている。第１エッチングストッパ膜４には、ソース／ドレイン領域２４及びゲート電極２９を露出させる、第２開口３０が設けられている。層間絶縁膜１７には、第２開口３０上に、第２セルコンタクトプラグ１３が埋め込まれている。
【００３６】
第２開口３０の開口径は、第１開口２３の開口径よりも大きい。第２セルコンタクトプラグ１３の底部には、段差は生じていない。ロジック部分は、高速動作することが要求される。第２開口３０の開口径を大きくすることにより、第２セルコンタクトプラグ１３とソース／ドレイン領域２４（シリサイド層２６）との間の接触抵抗を小さくすることができる。また、ゲート電極２９と第２セルコンタクトプラグ１３との間の接触抵抗が小さくすることができる。従って、高速動作に対応することが可能となる。
【００３７】
続いて、本実施形態に係る半導体装置２０の製造方法について説明する。図５は、半導体装置２０の製造方法を示す概略断面図である。
【００３８】
まず、半導体基板１を用意する。そして、図５（ａ）に示されるように、半導体基板１に、素子分離領域１２、拡散層２８、ゲート電極２１及びゲート電極２９、シリサイド層２２、側壁絶縁膜２７を形成する。その後、全面に第１エッチングストッパ膜４を堆積させる。第１エッチングストッパ膜４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、堆積される。ＣＶＤ法を用いることは、窒素注入などの手法によって第１エッチングストッパ膜４を形成する場合に比べ、トランジスタ特性に与える影響が小なく、好ましい。
【００３９】
次いで、図５（ｂ）に示されるように、第１エッチングストッパ膜４に、第１開口２３及び第２開口３０を形成する。この際、第１開口２３は、第２開口３０よりも小さい開口径となるように、形成される。また、第１開口２３及び第２開口３０は、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界部分、及びソース／ドレイン領域２４と素子分離領域１２との境界部分が確実に第１エッチングストッパ膜４により被覆されるような開口径で、形成される。
【００４０】
次いで、図５（ｃ）に示されるように、全面に層間絶縁膜１７が堆積される。そして、エッチングにより、層間絶縁膜１７に、第１セルコンタクトプラグ用開口３１及び第２セルコンタクトプラグ用開口３２が形成される。第１セルコンタクトプラグ用開口３１は、第１開口２３よりも大きな開口径で、形成される。ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５（側壁絶縁膜２７）との境界部分は第１エッチングストッパ膜４により完全に覆われているため、セルコンタクトプラグ用の開口を形成する際に、側壁絶縁膜２７の端部が削られてしまうことはない。同様に、素子分離領域１２とソース／ドレイン領域２４との境界部分も第１エッチングストッパ膜４により完全に覆われているため、素子分離領域１２の端部が削られてしまうことはない。従って、リークパスの発生が防止される。
【００４１】
その後、第１セルコンタクトプラグ用開口３１及び第２セルコンタクトプラグ用開口３２に、それぞれ、導電性の第１セルコンタクトプラグ３及び第２セルコンタクトプラグ１３が埋め込まれる。これらセルコンタクトプラグを埋め込む際には、ＲＦエッチングが行われることがある。このＲＦエッチング時においても、側壁絶縁膜２７の端部や素子分離領域１２の端部がエッチングされてしまうことが懸念される。しかし、本実施形態では、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界部分、及びソース／ドレイン領域２４と素子分離領域１２との境界部分が第１エッチングストッパ膜４により被覆されている。従って、側壁絶縁膜２７の端部及び素子分離領域１２の端部がエッチングされてしまうことはない。
【００４２】
その後、第１層、第２層、及び第３層が形成され、図３Ａに示した半導体装置２０が得られる。
【００４３】
続いて、本実施形態の作用について説明する。
【００４４】
本実施形態では、第１エッチングストッパ膜４に開口（第１開口２３、第２開口３０）を形成する工程と、層間絶縁膜１７に開口（セルコンタクトプラグ用開口３１、３２）を形成する工程とが別々に行われる。そのため、第１開口２３の開口径を、第１セルコンタクトプラグ用開口３１の開口径よりも小さくすることができる。その結果、ソース／ドレイン領域２４とソース／ドレインエクステンション領域２５との境界部分（側壁絶縁膜２７とソース／ドレインエクステンション領域２５との境界部分）を確実に第１エッチングストッパ膜４で保護することができる。同様に、ソース／ドレイン領域２４と素子分離領域１２との境界部分も、第１エッチングストッパ膜４によって確実に保護される。従って、側壁絶縁膜２７の端部及び素子分離領域１２の端部が削られてしまうことが防止され、リークパスの発生を防止することができる。セルコンタクト用プラグ３を埋設する際にＲＦエッチングが行われる場合があるが、この際にも、側壁絶縁膜２７の端部及び素子分離領域１２の端部が削られてしまうことが防止され、リークパスの発生を防止することができる。
【００４５】
図６Ａは、第１開口２３の位置が素子分離領域１２側にずれた場合の様子を示す断面図である。本実施形態では、第１開口２３の開口径が第１セルコンタクトプラグ３の径よりも小さい。従って、第１開口２３の位置が多少ずれたとしても、ソース／ドレイン領域２４と素子分離領域１２との境界部分は、第１開口２３によって保護される。従って、第１エッチングストッパ膜４のエッチング時等に素子分離領域１２の端部が削られてしまうことが防止される。
【００４６】
図６Ｂは、第１開口２３の位置がゲート電極２１側にずれた場合の様子を示す断面図である。本実施形態では、第１開口２３の開口径が第１セルコンタクトプラグ３よりも小さい。従って、第１開口２３の位置が多少ずれたとしても、側壁絶縁膜２７とソース／ドレイン領域２４との境界部分は、第１エッチングストッパ膜４によって保護される。従って、第１エッチングストッパ膜４のエッチング時に側壁絶縁膜２７の端部が削られてしまうことが防止される。
【００４７】
図６Ｃは、第１セルコンタクトプラグ用開口３１の位置が素子分離領域１２側にずれた場合の様子を示す断面図である。本実施形態では、ソース／ドレイン領域２４と素子分離領域１２との境界部分が第１エッチングストッパ膜４によって確実に保護される。従って、第１セルコンタクトプラグ用開口３１の位置が多少ずれたとしても、第１セルコンタクトプラグ用開口３１を形成するためのエッチングを行う時に、素子分離領域１２の端部が削られることはない。
【００４８】
図６Ｄは、第１セルコンタクトプラグ用開口３１の位置がゲート電極２１側にずれた場合の様子を示す断面図である。本実施形態では、ソース／ドレイン領域２４と側壁絶縁膜２７との境界部分が第１エッチングストッパ膜４によって確実に保護される。従って、第１セルコンタクトプラグ用開口の位置が多少ずれたとしても、第１セルコンタクトプラグ用開口３１を形成するときに、側壁絶縁膜２７の端部が削られることはない。
【００４９】
以上説明したように、本実施形態によれば、ソース／ドレイン領域２４の端部が第１エッチングストッパ膜４により確実に保護される。従って、第１セルコンタクトプラグを形成するためのエッチング時に、素子分離領域１２の端部及び側壁絶縁膜２７の端部が削られてしまうことがない。これにより、リークパスの発生が防止される。
【００５０】
また、本実施形態では、ロジック部分における第２開口３０の開口径が、ＤＲＡＭ部分における第１開口の開口径よりも、大きく設定される。その結果、ロジック部分では、電界効果型トランジスタ２とセルコンタクトプラグ（第２セルコンタクトプラグ１３）とを低抵抗で接続することができる。従って、ロジック部分に求められる高速動作要求に対応することができる。
【００５１】
尚、本実施形態で説明された半導体装置２０では、図３Ａに示したように、ビットライン６の上に容量素子（下部電極８、容量絶縁膜９、第１上部電極１０、及び第２上部電極１１）が形成されている。すなわち、本実施形態で説明された半導体装置２０は、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造を有するＤＲＡＭである。しかし、半導体装置２０は、必ずしもＣＯＢ構造を有するものに限定されない。半導体装置２０として、例えば、ＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）構造を有するＤＲＡＭが用いられてもよい。また、本実施形態では、半導体装置２０として、ＤＲＡＭ部分とロジック部分とが混載された装置について説明したが、必ずしもＤＲＡＭ部分とロジック部分が混載されている必要はない。また、本実施形態では、半導体装置２０としてＤＲＡＭについて説明したが、必ずしも半導体装置２０としてＤＲＡＭが用いられる必要はない。電界効果型トランジスタ２及びセルコンタクトプラグを含むものであれば、ＤＲＡＭ以外の装置が用いられてもよい。
【００５２】
尚、リークパスを防止するために、層間絶縁膜１７を形成した後、小さい開口径でセルコンタクトプラグ用開口を形成する手法が考えられる。この際、層間絶縁膜１７と第１エッチングストッパ膜４を同時にエッチングすることが考えられる。しかし、このような手法では、高いアスペクト比で層間絶縁膜１７をエッチングしなければならない。高いアスペクト比を得るためには、層間絶縁膜１７がエッチングされ易い条件でエッチングを行う必要があり、過酷な条件でエッチングを行う必要がある。そのような過酷な条件に耐えうるように、エッチングレジストの厚みを厚くする必要がある。しかし、エッチングレジストを厚くすれば、高いアスペクト比が得られにくくなる。すなわち、リソグラフィー技術、エッチング技術、及び埋設技術として、高度な技術が要求される。これに対して、本実施形態では、第１セルコンタクトプラグ用開口３１の開口径を小さくする必要はないので、製造時における難易度を下げることが可能である。また、第１開口２３を形成する際には、第１エッチングストッパ膜４だけをエッチングすればよい。第１エッチングストッパ膜４の膜厚は、層間絶縁膜１７と比較して十分に薄くすることが可能であり、エッチング時間も短くすることも可能である。従って、エッチングレジストの膜厚を薄くすることができる。すなわち、第１開口２３の開口径を小さくすることは、容易である。
【００５３】
リークパスを防止するため、セルコンタクトプラグ用の開口を形成した後に、イオン注入が行われる場合がある。この場合には、イオン注入のためのリソグラフィー工程が追加される。本実施形態では、リークパスが防止されるため、そのようなイオン注入処理は必要がない。注入する部分を開口するためのリソグラフィー工程を削減することができる。また、隣接するセルトランジスタのオフ電流低減効果およびＬｏｗｅｒｉｎｇ改善効果も期待できるため、更なる高集積化も可能になる。
【符号の説明】
【００５４】
１ 半導体基板
２ 電界効果型トランジスタ
３ 第１セルコンタクト
４ 第１エッチングストッパ膜
５ ビットコンタクト
６ ビットライン
７ 第２ストッパー窒化膜
８ 下部電極
９ 容量絶縁膜
１０ 第１上部電極
１１ 第２上部電極
１２ 素子分離領域
１３ 第２セルコンタクトプラグ
１４ 容量コンタクト
１５ スタックコンタクト
１６ 配線
１７ 層間絶縁膜
２０ 半導体装置
２１ ゲート電極
２２ シリサイド層
２３ 第１開口
２４ ソース／ドレイン領域
２５ ソース／ドレインエクステンション領域
２６ シリサイド層
２７ 側壁絶縁膜
２８ ソース又はドレイン領域
２９ ゲート電極
３０ 第２開口
３１ 第１セルコンタクトプラグ用開口
３２ 第２セルコンタクトプラグ用開口
１００ 半導体装置
１０１ ゲート電極
１０２ 側壁絶縁膜
１０３ エッチングストッパ膜
１０４ 層間絶縁膜
１０５ ソース又はドレイン領域
１０６ 半導体基板
１０７ セルコンタクトプラグ
１０８ 素子分離領域
１０９ シリサイド層
１１０ シリサイド層
１１１ 開口
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、
前記ゲート電極の側部に設けられた側壁絶縁膜と、
前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、
前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、
前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、
前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグと、
を具備し、
前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
更に、
前記半導体基板内に設けられた素子分離領域
を具備し、
前記露出領域は、前記素子分離領域と接しており、
前記エッチングストッパ膜は、前記素子分離領域を被覆するように設けられており、
前記エッチングストッパ膜は、前記素子分離領域と前記露出領域との境界部分が完全に覆われるように、前記素子分離領域から前記露出領域の一部にまで伸びている
半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置であって、
前記エッチングストッパ膜には、前記第１セルコンタクトプラグと前記露出領域とを接続させる第１開口が形成されており、
前記第１開口の開口径は、前記第１セルコンタクトプラグの径よりも、小さい
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
更に、
前記半導体基板上に設けられた、電極素子と、
前記層間絶縁膜を貫通し、前記電極素子に接続される、第２セルコンタクトプラグと、
を具備し、
前記エッチングストッパ膜は、前記電極素子を被覆するように形成され、
前記エッチングストッパ膜には、前記第２セルコンタクトプラグを前記電極素子に接続させる、第２開口が設けられており、
前記第２開口の開口径は、前記第１開口の開口径よりも、大きい
半導体装置。
【請求項５】
ゲート絶縁膜を介して半導体基板上にゲート電極を形成する工程と、
前記半導体基板内における前記ゲート絶縁膜を挟むような位置に、ソース又はドレイン領域を形成する工程と、
前記ゲート電極の側部に、前記ソース又はドレイン領域に前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とが形成されるように、側壁絶縁膜を形成する工程と、
前記ゲート電極、前記側壁絶縁膜、及び前記露出領域を覆うように、エッチングストッパ膜を形成する工程と、
前記露出領域の一部が露出するように、前記エッチングストッパ膜に第１開口を形成する工程と、
前記エッチングストッパ膜上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜における前記第１開口に対応する位置をエッチングし、第１セルコンタクトプラグ用開口を形成する工程と、
前記第１セルコンタクトプラグ用開口及び前記第１開口に、第１セルコンタクトプラグを埋め込む工程と、
を具備し、
前記第１開口を形成する工程は、前記第１開口を、前記被覆領域と前記露出領域との境界部分が前記エッチングストッパ膜により完全に覆われるような開口径で、形成する工程を含んでいる
半導体装置の製造方法。
【請求項６】
請求項５に記載された半導体装置の製造方法であって、
更に、
前記半導体基板内に、素子分離領域を形成する工程、
を具備し、
前記ソース又はドレイン領域を形成する工程は、前記露出領域が前記素子分離領域に接するように、前記ソース又はドレイン領域を形成する工程を備え、
前記エッチングストッパ膜を形成する工程は、前記素子分離領域を被覆するように前記エッチングストッパ膜を形成する工程を含み、
前記第１開口を形成する工程は、前記第１開口を、前記素子分離領域と前記露出領域との境界部分が完全に覆われるような開口径で、形成する工程を含んでいる
半導体装置の製造方法。
【請求項７】
請求項５又は６に記載された半導体装置の製造方法であって、
前記第１セルコンタクトプラグ用開口を形成する工程は、前記第１開口よりも大きな開口径で、前記第１セルコンタクト用プラグ開口を形成する工程を含んでいる
半導体装置の製造方法。
【請求項８】
請求項７に記載された半導体装置の製造方法であって、
更に、
前記半導体基板上に、電極素子を形成する工程と、
前記エッチングストッパ膜に、第２開口を形成する工程と、
前記層間絶縁膜における前記第２開口に対応する位置をエッチングし、第２セルコンタクトプラグ用開口を形成する工程と、
前記第２セルコンタクトプラグ用開口及び前記第２開口に、第２セルコンタクトプラグを埋め込む工程と、
を具備し、
前記エッチングストッパ膜を形成する工程は、前記電極素子を被覆するように、前記エッチングストッパ膜を形成する工程を有し、
前記第２開口を形成する工程は、前記第２開口を、前記電極素子の一部が露出するように、形成する工程を含み、
前記第２開口を形成する工程は、前記第１開口の開口径よりも大きい開口径で、前記第２開口を形成する工程を含んでいる
半導体装置の製造方法。
【請求項９】
請求項５乃至８の何れかに記載された半導体装置の製造方法であって、
前記エッチングストッパ膜を形成する工程は、前記エッチングストッパ膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する工程を有している
半導体装置の製造方法。
【請求項１】
ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、
前記ゲート電極の側部に設けられた側壁絶縁膜と、
前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、
前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、
前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、
前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグと、
を具備し、
前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
更に、
前記半導体基板内に設けられた素子分離領域
を具備し、
前記露出領域は、前記素子分離領域と接しており、
前記エッチングストッパ膜は、前記素子分離領域を被覆するように設けられており、
前記エッチングストッパ膜は、前記素子分離領域と前記露出領域との境界部分が完全に覆われるように、前記素子分離領域から前記露出領域の一部にまで伸びている
半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置であって、
前記エッチングストッパ膜には、前記第１セルコンタクトプラグと前記露出領域とを接続させる第１開口が形成されており、
前記第１開口の開口径は、前記第１セルコンタクトプラグの径よりも、小さい
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
更に、
前記半導体基板上に設けられた、電極素子と、
前記層間絶縁膜を貫通し、前記電極素子に接続される、第２セルコンタクトプラグと、
を具備し、
前記エッチングストッパ膜は、前記電極素子を被覆するように形成され、
前記エッチングストッパ膜には、前記第２セルコンタクトプラグを前記電極素子に接続させる、第２開口が設けられており、
前記第２開口の開口径は、前記第１開口の開口径よりも、大きい
半導体装置。
【請求項５】
ゲート絶縁膜を介して半導体基板上にゲート電極を形成する工程と、
前記半導体基板内における前記ゲート絶縁膜を挟むような位置に、ソース又はドレイン領域を形成する工程と、
前記ゲート電極の側部に、前記ソース又はドレイン領域に前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とが形成されるように、側壁絶縁膜を形成する工程と、
前記ゲート電極、前記側壁絶縁膜、及び前記露出領域を覆うように、エッチングストッパ膜を形成する工程と、
前記露出領域の一部が露出するように、前記エッチングストッパ膜に第１開口を形成する工程と、
前記エッチングストッパ膜上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜における前記第１開口に対応する位置をエッチングし、第１セルコンタクトプラグ用開口を形成する工程と、
前記第１セルコンタクトプラグ用開口及び前記第１開口に、第１セルコンタクトプラグを埋め込む工程と、
を具備し、
前記第１開口を形成する工程は、前記第１開口を、前記被覆領域と前記露出領域との境界部分が前記エッチングストッパ膜により完全に覆われるような開口径で、形成する工程を含んでいる
半導体装置の製造方法。
【請求項６】
請求項５に記載された半導体装置の製造方法であって、
更に、
前記半導体基板内に、素子分離領域を形成する工程、
を具備し、
前記ソース又はドレイン領域を形成する工程は、前記露出領域が前記素子分離領域に接するように、前記ソース又はドレイン領域を形成する工程を備え、
前記エッチングストッパ膜を形成する工程は、前記素子分離領域を被覆するように前記エッチングストッパ膜を形成する工程を含み、
前記第１開口を形成する工程は、前記第１開口を、前記素子分離領域と前記露出領域との境界部分が完全に覆われるような開口径で、形成する工程を含んでいる
半導体装置の製造方法。
【請求項７】
請求項５又は６に記載された半導体装置の製造方法であって、
前記第１セルコンタクトプラグ用開口を形成する工程は、前記第１開口よりも大きな開口径で、前記第１セルコンタクト用プラグ開口を形成する工程を含んでいる
半導体装置の製造方法。
【請求項８】
請求項７に記載された半導体装置の製造方法であって、
更に、
前記半導体基板上に、電極素子を形成する工程と、
前記エッチングストッパ膜に、第２開口を形成する工程と、
前記層間絶縁膜における前記第２開口に対応する位置をエッチングし、第２セルコンタクトプラグ用開口を形成する工程と、
前記第２セルコンタクトプラグ用開口及び前記第２開口に、第２セルコンタクトプラグを埋め込む工程と、
を具備し、
前記エッチングストッパ膜を形成する工程は、前記電極素子を被覆するように、前記エッチングストッパ膜を形成する工程を有し、
前記第２開口を形成する工程は、前記第２開口を、前記電極素子の一部が露出するように、形成する工程を含み、
前記第２開口を形成する工程は、前記第１開口の開口径よりも大きい開口径で、前記第２開口を形成する工程を含んでいる
半導体装置の製造方法。
【請求項９】
請求項５乃至８の何れかに記載された半導体装置の製造方法であって、
前記エッチングストッパ膜を形成する工程は、前記エッチングストッパ膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する工程を有している
半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【公開番号】特開２０１２−４３８６８（Ｐ２０１２−４３８６８Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８１９８１（Ｐ２０１０−１８１９８１）
【出願日】平成２２年８月１６日（２０１０．８．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１６日（２０１０．８．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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