半導体装置の製造方法
【課題】ゲート絶縁膜の形成を1000℃以上で行う場合に、Grow−in欠陥の発生の抑制と、BMDを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が5×1017atoms/cm3以下の半導体基板に素子分離領域3を形成し、ゲート絶縁膜5aを1000℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、BMD層30を素子分離領域3の底面よりも下方に形成する。
【解決手段】初期状態での酸素濃度が5×1017atoms/cm3以下の半導体基板に素子分離領域3を形成し、ゲート絶縁膜5aを1000℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、BMD層30を素子分離領域3の底面よりも下方に形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、詳しくは、半導体装置の歩留り低下の原因となる結晶欠陥や不純物汚染を取り除くゲッタリングサイトを、制御性良く形成する方法に関する。
【背景技術】
【0002】
半導体装置の製造工程においては、鉄(Fe)、ニッケル(Ni)等の重金属の汚染に起因した特性劣化を回避するために、ゲッタリングの技術が用いられている(特許文献1)。特に、半導体基板中に発生する酸素析出物を核として形成されるBMD(Bulk Micro Defect)を用いたIG(Intrinsic Gettering)技術は、重金属の汚染対策として有効である。BMDは半導体装置の製造工程中に、初期状態(デバイスの製造開始前の状態)で半導体基板に含有されている酸素の濃度に応じて形成される。また、あらかじめ酸素をイオン注入して熱処理を行った半導体基板を準備し、ゲッタリングサイトを形成してから半導体装置の製造を開始する方法も知られている(特許文献2)。
【0003】
一方、微細化に適した素子分離領域として、半導体基板に形成した溝の内部に絶縁膜を埋設したSTI(Shallow Trench Isolation)が一般的に用いられている。STIを備えた半導体装置では、MOSトランジスタのゲート絶縁膜を形成する際に、1000℃以上の温度で形成することにより半導体装置の特性を向上させることが可能となる(特許文献3)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平10−223641号公報
【特許文献2】特開平4−368131号公報
【特許文献3】特開2004−64036号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
微細化の進展に伴い、MOSトランジスタの短チャネル効果が顕在化している。短チャネル効果の抑制のためには、MOSトランジスタのソース/ドレイン電極として機能する不純物拡散層を形成した後のトータル熱処理量(熱負荷)を減らすことが効果的である。
【0006】
一方、熱処理量の低減に伴い、製造工程中にゲッタリングに十分なBMDを形成することは困難となる。そこで、BMDの密度を増加させるには、半導体基板に初期状態で含まれている酸素濃度を濃くする方法がある。しかしながら、半導体基板中の酸素濃度を濃くすると、ゲート絶縁膜の形成において1000℃以上の熱処理を行った場合に、Grow−in欠陥が発生しやすくなると言う問題があった。Grow−in欠陥には、例えばCOP(Crystal Originated Particle)と呼ばれる正八面体構造の結晶欠陥が該当する。COPは、空孔の凝集によってできた結晶欠陥(ボイド欠陥)である。このようなGrow−in欠陥が半導体基板の表層に発生すると、例えば、ゲート絶縁膜の耐圧や長期信頼性を劣化させ、半導体装置の製造工程における歩留り低下の原因となることが知られている。通常、ゲート絶縁膜の形成に際しては、比較的長い時間の間、高温にさらされることになるためGrow−in欠陥が発生しやすい。
【0007】
このように従来の方法では、ゲート絶縁膜の形成を1000℃以上で行う場合には、Grow−in欠陥の発生の抑制と、BMDを用いたゲッタリング効果の向上を両立させることが困難であった。
【課題を解決するための手段】
【0008】
そこで、本発明では、低酸素濃度の半導体基板を用い、1000℃以上の温度でのゲート絶縁膜の形成後に、イオン注入で半導体基板内に酸素を導入した後に、熱処理を行ってBMD層を形成する。
【0009】
すなわち、本発明の一実施形態によれば、
初期状態での酸素濃度が5×1017atoms/cm3以下の半導体基板を準備する工程と、
前記半導体基板に素子分離絶縁膜を埋設し、素子分離領域を形成する工程と、
前記半導体基板表面を、1000℃以上の熱処理を含む熱酸化処理して、ゲート絶縁膜を形成する工程と、
ゲート絶縁膜の形成後に、酸素を前記素子分離領域の底面より下方の領域にイオン注入する工程と、
1000℃未満の温度で熱処理し、前記注入した酸素に基づく酸素析出物を核としてBMD層を形成する工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【0010】
低酸素濃度の半導体基板を用いてMOSトランジスタを形成することにより、1000℃以上の温度でゲート絶縁膜を形成する場合でも、Grown−in欠陥の発生を抑制できる。
【0011】
また、高温で処理されるゲート絶縁膜の形成後に、酸素のイオン注入を用いたBMD層を素子分離領域の底面よりも下方の領域に形成することで、ゲッタリングの効果を向上できる。
【0012】
本発明により、Grown−in欠陥の発生の抑制と、ゲッタリング能力向上の両立が可能となる、これにより、微細化した半導体装置の製造歩留りを低下させることなく、高性能な半導体装置を形成できる。
【図面の簡単な説明】
【0013】
【図1】本発明の半導体装置の一実施形態に係るDRAM素子のメモリセル部の平面構造を示す概念図である。
【図2】図1のA−A’線に対応する断面模式図である。
【図3】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図4】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図5】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図6】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図7】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図8】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図9】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図10】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図11】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図12】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図13】本発明の半導体装置の一実施形態に係るDRAM素子のメモリセル部の平面構造を示す概念図であり、キャパシタ素子を形成する概略の位置を示す。
【発明を実施するための形態】
【0014】
本発明の製造方法について、DRAM素子を形成する場合を具体例として用いて説明する。
【0015】
図1は、本発明の半導体装置の一実施形態に係るDRAM素子のメモリセル部の平面構造を示す概念図であり、簡略化のためにメモリセルを構成する一部の要素のみを示している。
【0016】
図1の右手側は、後述する、ワード配線WLとなるゲート電極5とサイドウォール5bとを切断する面を基準とした平面図に、活性領域Kとビット配線6とを透過的に示している。
【0017】
図2は、図1のA−A’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0018】
メモリセル部は図2に示すように、メモリセル用のMOSトランジスタTrと、MOSトランジスタTrに複数のコンタクトプラグを介して接続されたキャパシタ素子(容量部)Caとから概略構成されている。
【0019】
図1、図2において、半導体基板1は所定濃度のP型不純物を含有するシリコン(Si)によって形成されている。半導体基板1は、低酸素濃度に分類される基板であり、具体的には初期状態での酸素濃度が5×1017atoms/cm3以下の基板である。酸素濃度は、半導体基板中の格子間酸素濃度[Oi]であり、半導体基板を製造するためのシリコンの単結晶成長の過程において混入する。半導体基板の製造プロセスを制御することにより、所定の酸素濃度の半導体基板を得ることができる。また、このような低酸素濃度の半導体基板(シリコンウエハ)は市販されており、容易に入手することができる。
【0020】
この半導体基板1には、素子分離領域3が形成されている。素子分離領域3はSTI法(Shallow Trench Isoration)で形成されたものであり、半導体基板1の表面に形成した溝の内部に酸化シリコン膜(SiO2)等の絶縁膜を埋設することで、活性領域K以外の部分に形成され、隣接する活性領域Kとの間を絶縁分離している。本実施形態では、1つの活性領域Kに2ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【0021】
本実施形態では図1に示す平面構造の如く、細長い短冊状の活性領域Kが複数、個々に所定間隔をあけて右斜め下向きに整列して配置され、6F2型メモリセルのレイアウトを形成している。各活性領域Kの両端部と中央部には個々に不純物拡散層が形成され、MOSトランジスタTrのソース・ドレイン領域として機能する。ソース・ドレイン領域(不純物拡散層)の真上に配置されるように基板コンタクト部205a、205b、205cの位置が規定されている。
なお、活性領域Kの形状や整列方向は、図1の配置に限定されるべきものではない。
【0022】
図1の横(X)方向には、折れ線形状(湾曲形状)にビット配線6が延設され、このビット配線6が図1の縦(Y)方向に所定の間隔で複数配置されている。また、図1の縦(Y)方向に延在する直線形状のワード配線WLが配置されている。個々のワード配線WLは図1の横(X)方向に所定の間隔で複数配置され、ワード配線WLは各活性領域Kと交差する部分において、図2に示されるゲート電極5を含むように構成されている。本実施形態では、MOSトランジスタTrが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたMOSトランジスタに代えて、プレーナ型のMOSトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したMOSトランジスタを使用することも可能である。
【0023】
図2の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース・ドレイン領域として機能する不純物拡散層8が離間して形成され、個々の不純物拡散層8の間に、溝型のゲート電極5が形成されている。ゲート電極5は、多結晶シリコン膜と金属膜との多層膜により半導体基板1の上部に突出するように形成されており、多結晶シリコン膜はCVD法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型又はP型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0024】
また、図2に示すように、ゲート電極5と半導体基板1との間にはゲート絶縁膜5aが形成されている。また、ゲート電極5の側壁には窒化シリコン(Si3N4)などの絶縁膜によるサイドウォール5bが形成されている。ゲート電極5上にも窒化シリコンなどの絶縁膜5cが形成され、ゲート電極5の上面を保護している。
【0025】
不純物拡散層8は、半導体基板1にN型不純物として、例えばリンを導入することで形成されている。不純物拡散層8と接触するように基板コンタクトプラグ9が形成されている。この基板コンタクトプラグ9は、図1に示した基板コンタクト部205c、205a、205bの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ9の横(X)方向の幅は、隣接するゲート配線WLに設けられたサイドウォール5bによって規定される、セルフアライン構造となっている。
【0026】
素子分離領域3の底面よりも下方の位置にはBMD層30が形成され、ゲッタリングサイトとしての機能を有している。
【0027】
図2に示すように、ゲート電極上の絶縁膜5c及び基板コンタクトプラグ9を覆うように第1の層間絶縁膜4が形成され、第1の層間絶縁膜4を貫通するようにビット線コンタクトプラグ4Aが形成されている。ビット線コンタクトプラグ4Aは、基板コンタク部205aの位置に配置され、基板コンタクトプラグ9と導通している。ビット線コンタクトプラグ4Aは、チタン(Ti)及び窒化チタン(TiN)の積層膜からなるバリア膜(TiN/Ti)上にタングステン(W)等を積層して形成されている。ビット線コンタクトプラグ4Aに接続するようにビット配線6が形成されている。ビット配線6は窒化タングステン(WN)及びタングステン(W)からなる積層膜で構成されている。
【0028】
ビット配線6を覆うように、第2の層間絶縁膜7が形成されている。第1の層間絶縁膜4及び第2の層間絶縁膜7を貫通して、基板コンタクトプラグ9に接続するように容量コンタクトプラグ7Aが形成されている。容量コンタクトプラグ7Aは、基板コンタクト部205b、205cの位置に配置される。
【0029】
第2の層間絶縁膜7上には、容量コンタクトパッド10が配置されており、容量コンタクトプラグ7Aと導通している。容量コンタクトパッド10は、窒化タングステン(WN)及びタングステン(W)からなる積層膜で形成されている。
【0030】
容量コンタクトパッド10を覆うように、窒化シリコンを用いた第3の層間絶縁膜11が形成されている。
【0031】
第3の層間絶縁膜11を貫通して、容量コンタクトパッド10と接続するようにキャパシタ素子Caが形成されている。
【0032】
キャパシタ素子Caは下部電極13と上部電極15の間に容量絶縁膜(図示せず)を挟んだ構造となっており、下部電極13が容量コンタクトパッド10と導通している。また隣接する下部電極13を接続し、所定の方向に延在するように窒化シリコンを用いて形成したサポート膜(14)によって、支持部14Sが形成されており、製造工程の途中において倒壊しないように支持されている。
【0033】
DRAM素子のメモリセル部以外の領域(周辺回路領域等)には記憶動作用のキャパシタ素子は配置されず、第3の層間絶縁膜11上には、酸化シリコン等で形成した第4の層間絶縁膜(図示せず)が形成されている。
【0034】
メモリセル部においては、キャパシタ素子Ca上には第5の層間絶縁膜20、アルミニウム(Al)、銅(Cu)等で形成した上層の配線層21、表面保護膜22が形成されている。
【0035】
次に、本実施形態の半導体装置の製造方法について、図3〜図13を参照して説明する。図3〜図12は、メモリセル部(図1)のA−A’線に対応する断面模式図である。
【0036】
まず、半導体基板1として、初期状態での酸素濃度が5×1017atoms/cm3以下で、P型の不純物(例えばホウ素)がドープされているシリコン基板を準備する。初期状態とは、シリコンの単結晶インゴットから所定の形状に半導体基板を切り出して、鏡面研磨等を行った状態で、半導体基板の表面に何も形成されていない状態を指す。また酸素濃度は初期状態での酸素濃度が5×1017atoms/cm3以下のシリコン基板を用いることで、製造工程の途中で1000℃以上の熱酸化でゲート絶縁膜を形成した場合でも、Grow−in欠陥の発生を抑制することが可能となる。
【0037】
図3に示すように、半導体基板1の主面に活性領域Kを区画するため、STI法により、酸化シリコン等の絶縁膜を埋設した素子分離領域3を、活性化領域K以外の部分に形成する。素子分離領域3の底面は、半導体基板1の上面からの深さが200nm程度となるように形成される。
【0038】
次に、MOSトランジスタTrのゲート電極用の溝パターン2を形成する。溝パターン2は半導体基板1のシリコンをフォトレジストで形成したパターン(図示せず)をマスクとして異方性エッチングすることによって形成する。溝パターン2の底面は、半導体基板1の上面からの深さが140nm程度となるように形成される。
【0039】
次に図4に示すように、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ4nm程度のゲート絶縁膜5aを形成する。熱酸化の条件としては、水素ガス(H2)と酸素ガス(O2)を用いて、1100℃の温度に設定したISSG(In−Situ Steam Generation)酸化法での成膜を例示できる。ISSG酸化法とは、半導体基板を配置した成膜室の内部に水素と酸素を直接導入し、成膜室内で水蒸気(H2O)を発生させて酸化膜を形成する方法である。溝パターン2のようにシリコン表面が凹凸を有する場合でも、ISSG酸化法を用いることで、その表面に均一な膜厚でゲート絶縁膜5aを形成することができる。また、ISSG酸化法では、反応室内の水素と酸素の分圧を制御することにより、膜厚が4nm程度の薄膜であっても、精度よく絶縁膜を形成することができる。
【0040】
プレーナ型のMOSトランジスタを用いる場合には、通常のウェット酸化法又はドライ酸化法によって熱酸化を実施してもよい。また、その場合、特許文献3に示されているように、1000℃未満の温度、例えば750℃でゲート絶縁膜厚の一部を形成し、その後、1000℃以上の温度で残りの絶縁膜厚を形成するようにしても良い。
【0041】
熱酸化に際しては、少なくとも1000℃以上の温度での熱処理を行うことで、素子分離領域3の形成に際して生じた応力を緩和し、良好な特性のゲート絶縁膜を形成することができる。
【0042】
なお、熱酸化法によって酸化シリコン膜を形成した後に、プラズマ窒化法を用いて窒化を行うことで酸窒化シリコン膜(SiON膜)を形成して、ゲート絶縁膜5aとして用いてもよい。
【0043】
ゲート絶縁膜5aを形成した後に、素子分離領域3を貫通するように、イオン注入で酸素イオンを半導体基板1に導入する。酸素イオンのドーズ量は1×1015〜1×1018atoms/cm2の範囲を例示でき、1×1016〜1×1017atoms/cm2の範囲とすることがさらに好ましい。
【0044】
イオン注入の際のエネルギーは、素子分離領域3の底面よりも下方に酸素イオンの注入層が形成されるように、100KeV〜2MeVの範囲で設定する。例えば注入エネルギーを180KeVに設定した場合には、半導体基板1の最上面からの深さが400nm程度の領域に酸素イオンの注入層が形成される。
【0045】
酸素イオンの注入を行った後に、700℃の窒素雰囲気中で1時間の熱処理(アニール)を行う。これにより、シリコンの再結晶化が起こり、酸素が析出することで、酸素の析出物を核としたBMD層30が形成される。
【0046】
この酸素イオンの注入直後に行う熱処理は、シリコンの再結晶化と酸素の析出に適した温度に設定すればよく、500〜700℃の温度範囲の窒素雰囲気中で、1〜4時間の熱処理を行うことが好ましい。
【0047】
本発明では、酸素をイオン注入で1×1015〜1×1018atoms/cm2の範囲で導入して熱処理を行うことにより、後の製造工程において重金属イオンをゲッタリングするために十分な密度のBMDを形成することができる。また、酸素をイオン注入する前に実施される1000℃以上の高温でのゲート絶縁膜形成のための熱酸化に際しては、初期状態の酸素濃度が低い半導体基板を使用しているので、Grow−in欠陥の発生を抑制することも可能となる。
【0048】
BMD層30は、半導体基板1の上面のデバイス形成領域に近すぎると素子の動作特性に影響するため、少なくとも素子分離領域3の底面よりも下方に位置するように、酸素イオン注入のエネルギーを調整する。
【0049】
このようにして形成されたBMD層30は、ゲッタリングサイトとして機能し、重金属イオンのゲッタリングを強力に行うことが可能となる。
【0050】
この後に、ゲート絶縁膜5a上にモノシラン(SiH4)及びホスフィン(PH3)を原料ガスとしたCVD法により、N型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン2の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を50nm程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極5に形成される。
【0051】
次に図5に示したように、ゲート電極5を構成することになる金属膜上に、モノシランとアンモニア(NH3)を原料ガスとして、CVD法により、窒化シリコンからなるキャップ絶縁膜5cを厚さ70nm程度に堆積する。次に、キャップ絶縁膜5c上にフォトレジスト(図示せず)を塗布し、ゲート電極5形成用のマスクを用い、フォトリソグラフィ法によりゲート電極5形成用のフォトレジストパターンを形成する。
【0052】
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、キャップ絶縁膜5cをエッチングする。フォトレジストパターンを除去した後、キャップ絶縁膜5cをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極5を形成する。ゲート電極5はワード配線WL(図1)として機能する。
【0053】
次に図6に示すように、N型不純物としてリンのイオン注入を行い、ゲート電極5で覆われていない活性領域に不純物拡散層8を形成する。不純物拡散層8はMOSトランジスタTrのソース/ドレイン電極として機能する。
【0054】
不純物拡散層8の活性化のための熱処理(アニール)を行う際には、ランプアニール装置等を用いた急速熱処理法である、RTA(Rapid Thermal Annealing)やFLA(Flash Lamp Annealing)を行うことにより、半導体基板1に加わる熱負荷を低減する。急速熱処理法によって短時間(例えば1ミリ秒〜10秒程度の範囲)の熱処理を行うことによって、900℃以上の高温で処理する場合でも、Grow−in欠陥の発生を抑制できる。
【0055】
この後に、LP−CVD法(減圧CVD法)により、全面に窒化シリコン膜を20〜50nm程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極5の側壁にサイドウォール5bを形成する。
【0056】
次に、ゲート電極上の絶縁膜5c及び側面のキャップ絶縁膜5bを覆うように、CVD法により酸化シリコン等の層間絶縁膜(図示せず)を形成した後に、ゲート電極5に由来する凹凸を平坦化するため、CMP(Chemical Mechanical Polishing)法により、表面の研磨を行う。表面の研磨はゲート電極上のキャップ絶縁膜5cの上面が露出した時点で停止する。この後に、図7に示したように基板コンタクトプラグ9を形成する。具体的には、まず、図1の基板コンタクト部205a、205b、205cの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されているキャップ絶縁膜5c、サイドウォール5bを利用してセルフアラインにてゲート電極5の間に設けることができる。この後に、CVD法にてリンを含有した多結晶シリコン膜を堆積した後に、CMP法にて研磨を行い、キャップ絶縁膜5c上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ9とする。
【0057】
この後に、CVD法により、ゲート電極上のキャップ絶縁膜5c及び基板コンタクトプラグ9を覆うように、酸化シリコンからなる第1の層間絶縁膜4を例えば600nm程度の厚みで形成する。その後、CMP法により、第1の層間絶縁膜4の表面を、例えば300nm程度の厚みになるまで研磨して平坦化する。
【0058】
次に図8に示したように、第1の層間絶縁膜4に対して、図1の基板コンタクト部205aの位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、ビット線コンタクトプラグ4Aを形成する。
【0059】
この後に、ビット線コンタクトプラグ4Aと接続するようにビット配線6を形成する。ビット配線6を覆うように、酸化シリコン等で第2の層間絶縁膜7を形成する。
【0060】
次に図9に示したように、第1の層間絶縁膜4及び第2の層間絶縁膜7を貫通するように、図1の基板コンタクト部205b、205cの位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、容量コンタクトプラグ7Aを形成する。
【0061】
第2の層間絶縁膜7上に、タングステンを含む積層膜を用いて容量コンタクトパッド10を形成する。容量コンタクトパッド10は容量コンタクトプラグ7Aと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。
【0062】
この後に、容量コンタクトパッド10を覆うように、LP−CVD法にて形成した窒化シリコン膜を用いて第3の層間絶縁膜11を、例えば60nmの厚さで堆積する。
【0063】
次に図10に示したように、酸化シリコン等で第4の層間絶縁膜12を、例えば2μmの厚さで堆積した後に、LP−CVD法で形成した窒化シリコン膜(サポート膜)14を50nm程度の厚さに堆積する。
【0064】
図10で、サポート膜(14)を形成した後に、キャパシタ素子を形成する位置に開口12Aを異方性ドライエッチングにて形成し、容量コンタクトパッド10の表面を露出させる。キャパシタ素子を形成する概略の位置を平面図として図13に示す。図13において開口12Aの位置にキャパシタ素子の下部電極が形成される。図13においては、容量コンタクトパッド、ビット配線の記載は省略した。
【0065】
開口12Aを形成後に、キャパシタ素子の下部電極13を形成する。まず図10に示したように、開口12Aの内部を完全には充填しない膜厚で窒化チタンを堆積する。
下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
【0066】
次に図11に示したように、開口12Aの内部を酸化シリコン膜13a等で充填し、開口12A内部の下部電極13を保護する。この後に、CMP法によって開口12A内の下部電極13の上端が露出するまで研磨を行う。次に、フォトレジストで形成したパターンをマスクとして窒化シリコン膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは、下部電極の倒壊を防止するためのサポート膜として機能する。支持部14Sのパターン配置の具体例を図13に示す。
【0067】
支持部14Sのパターンは、フォトマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初から窒化シリコン膜14は存在していないので、フォトマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0068】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、メモリセル領域の端部まで延在して配置されることにより、下部電極13を支持する機能を有する。
【0069】
また、支持部14Sはメモリセル領域外(周辺回路領域)の上面を覆うように形成されており、湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。
【0070】
なお、支持部14Sの形状及び延在する方向は、図12に示した形状には限定されない。また、支持部14Sは個々の開口12Aに対して、少なくとも一部の領域で重なっていればよい。
【0071】
次に図12に示したように、フッ酸(HF)を用いた湿式エッチングを行うことにより、メモリセル部の第4の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている第3の層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。開口12Aの内部を充填した酸化シリコン膜13aも、湿式エッチングによって同時に除去される。またメモリセル部以外の領域においては、第3の層間絶縁膜12の上面に堆積したサポート膜14を残存させておくことにより、湿式エッチングに際して薬液が浸透するのを防止することができる。
【0072】
キャパシタ素子の下部電極13は支持部14Sにより保持されているので、湿式エッチングに際して倒壊するのを防止できる。
【0073】
次に、下部電極13の側壁表面を覆うように、容量絶縁膜(図示せず)を形成する。容量絶縁膜としては例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)や、それらの積層体等の高誘電体膜を使用できる。
【0074】
次に図2に示すように、キャパシタ素子の上部電極15を窒化チタン等で形成する。下部電極13と上部電極15によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。
【0075】
この後、酸化シリコン等で第5の層間絶縁膜20を形成する。メモリセル部では、キャパシタ素子の上部電極15に電位を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。
【0076】
この後に、上層の配線層21をアルミニウム(Al)や銅(Cu)等で形成する。さらに、表面保護膜22を酸窒化シリコン(SiON)等で形成すればDRAMが完成する。
【0077】
本発明では、酸素のイオン注入を実施するまでは、半導体基板中の酸素濃度が低い状態に保たれているので、ゲート絶縁膜の形成よりも前の工程で、1000℃以上の熱処理が加わる工程があってもかまわない。例えば、STI用の溝パターンを形成した後に、溝の内壁上に1000℃以上の熱酸化によって酸化シリコン膜を形成してもよい。
【0078】
酸素のイオン注入後には、高温の熱処理にはRATやFLA等の急速熱処理法を用いて熱負荷を低減させることで、Grow−in欠陥の発生を防止すると共に、MOSトランジスタの短チャネル効果の抑制効果が得られる。
【0079】
以上の製造工程の説明において、多結晶シリコン膜やLP−CVD法を用いた窒化シリコン膜の成膜に際しては、500〜700℃程度の温度範囲で成膜プロセスが行われる。この温度範囲では、BMD層30の生成が進む。したがって、図4の工程で説明した酸素イオン注入の実施後に各製造工程で加わる熱負荷を考慮して、酸素イオン注入の実施直後に行う熱処理の時間(1〜4時間)及び温度を最適になるように設定すればよい。
【0080】
なお、製造工程中に加わる500〜700℃程度の温度範囲ではGrow−in欠陥の発生は抑制されるため、BMD層30の発生のみが促進される。
【0081】
本発明をDRAMの形成に適用した場合には、ゲッタリング能力の向上によって、MOSトランジスタの接合リークの低減が可能となるため、データの保持特性(リフレッシュ特性)に優れたDRAMを製造することができる。また、Grow−in欠陥の発生を抑制できるため、製造歩留りの低下を防止することができる。
【0082】
半導体基板として、単結晶シリコン基板上にエピタキシャル成長でシリコン層を形成したエピタキシャル基板を用いる場合にも、本発明を適用することが可能である。エピタキシャル基板を使用する場合にも、ベースとなる単結晶シリコン基板は酸素濃度が5×1017atoms/cm3以下となるようにし、ゲート絶縁膜の形成後に酸素イオン注入を行うことで、ゲッタリングサイトとなるBMD層を形成することが可能となる。
【0083】
なお、実施例で説明したDRAM素子の形成は一例であり、DRAM以外のデバイスを形成する場合にも本発明を適用することが可能である。
【符号の説明】
【0084】
1 半導体基板
2 溝パターン
3 素子分離領域
4 第1の層間絶縁膜
4A ビット線コンタクトプラグ
5 ゲート電極
5a ゲート絶縁膜
5b サイドウォール
5c キャップ絶縁膜
6 ビット配線
7 第2の層間絶縁膜
7A 容量コンタクトプラグ
8 不純物拡散層
9 基板コンタクトプラグ
10 容量コンタクトパッド
11 第3の層間絶縁膜
12 第4の層間絶縁膜
12A 開口
13 下部電極
14 サポート膜
14S 支持部
15 上部電極
20 第5の層間絶縁膜
21 上層の配線層
22 表面保護膜
30 BMD層
WL ワード配線
K 活性領域
205a〜205c 基板コンタクト部
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、詳しくは、半導体装置の歩留り低下の原因となる結晶欠陥や不純物汚染を取り除くゲッタリングサイトを、制御性良く形成する方法に関する。
【背景技術】
【0002】
半導体装置の製造工程においては、鉄(Fe)、ニッケル(Ni)等の重金属の汚染に起因した特性劣化を回避するために、ゲッタリングの技術が用いられている(特許文献1)。特に、半導体基板中に発生する酸素析出物を核として形成されるBMD(Bulk Micro Defect)を用いたIG(Intrinsic Gettering)技術は、重金属の汚染対策として有効である。BMDは半導体装置の製造工程中に、初期状態(デバイスの製造開始前の状態)で半導体基板に含有されている酸素の濃度に応じて形成される。また、あらかじめ酸素をイオン注入して熱処理を行った半導体基板を準備し、ゲッタリングサイトを形成してから半導体装置の製造を開始する方法も知られている(特許文献2)。
【0003】
一方、微細化に適した素子分離領域として、半導体基板に形成した溝の内部に絶縁膜を埋設したSTI(Shallow Trench Isolation)が一般的に用いられている。STIを備えた半導体装置では、MOSトランジスタのゲート絶縁膜を形成する際に、1000℃以上の温度で形成することにより半導体装置の特性を向上させることが可能となる(特許文献3)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平10−223641号公報
【特許文献2】特開平4−368131号公報
【特許文献3】特開2004−64036号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
微細化の進展に伴い、MOSトランジスタの短チャネル効果が顕在化している。短チャネル効果の抑制のためには、MOSトランジスタのソース/ドレイン電極として機能する不純物拡散層を形成した後のトータル熱処理量(熱負荷)を減らすことが効果的である。
【0006】
一方、熱処理量の低減に伴い、製造工程中にゲッタリングに十分なBMDを形成することは困難となる。そこで、BMDの密度を増加させるには、半導体基板に初期状態で含まれている酸素濃度を濃くする方法がある。しかしながら、半導体基板中の酸素濃度を濃くすると、ゲート絶縁膜の形成において1000℃以上の熱処理を行った場合に、Grow−in欠陥が発生しやすくなると言う問題があった。Grow−in欠陥には、例えばCOP(Crystal Originated Particle)と呼ばれる正八面体構造の結晶欠陥が該当する。COPは、空孔の凝集によってできた結晶欠陥(ボイド欠陥)である。このようなGrow−in欠陥が半導体基板の表層に発生すると、例えば、ゲート絶縁膜の耐圧や長期信頼性を劣化させ、半導体装置の製造工程における歩留り低下の原因となることが知られている。通常、ゲート絶縁膜の形成に際しては、比較的長い時間の間、高温にさらされることになるためGrow−in欠陥が発生しやすい。
【0007】
このように従来の方法では、ゲート絶縁膜の形成を1000℃以上で行う場合には、Grow−in欠陥の発生の抑制と、BMDを用いたゲッタリング効果の向上を両立させることが困難であった。
【課題を解決するための手段】
【0008】
そこで、本発明では、低酸素濃度の半導体基板を用い、1000℃以上の温度でのゲート絶縁膜の形成後に、イオン注入で半導体基板内に酸素を導入した後に、熱処理を行ってBMD層を形成する。
【0009】
すなわち、本発明の一実施形態によれば、
初期状態での酸素濃度が5×1017atoms/cm3以下の半導体基板を準備する工程と、
前記半導体基板に素子分離絶縁膜を埋設し、素子分離領域を形成する工程と、
前記半導体基板表面を、1000℃以上の熱処理を含む熱酸化処理して、ゲート絶縁膜を形成する工程と、
ゲート絶縁膜の形成後に、酸素を前記素子分離領域の底面より下方の領域にイオン注入する工程と、
1000℃未満の温度で熱処理し、前記注入した酸素に基づく酸素析出物を核としてBMD層を形成する工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【0010】
低酸素濃度の半導体基板を用いてMOSトランジスタを形成することにより、1000℃以上の温度でゲート絶縁膜を形成する場合でも、Grown−in欠陥の発生を抑制できる。
【0011】
また、高温で処理されるゲート絶縁膜の形成後に、酸素のイオン注入を用いたBMD層を素子分離領域の底面よりも下方の領域に形成することで、ゲッタリングの効果を向上できる。
【0012】
本発明により、Grown−in欠陥の発生の抑制と、ゲッタリング能力向上の両立が可能となる、これにより、微細化した半導体装置の製造歩留りを低下させることなく、高性能な半導体装置を形成できる。
【図面の簡単な説明】
【0013】
【図1】本発明の半導体装置の一実施形態に係るDRAM素子のメモリセル部の平面構造を示す概念図である。
【図2】図1のA−A’線に対応する断面模式図である。
【図3】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図4】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図5】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図6】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図7】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図8】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図9】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図10】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図11】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図12】本発明の一実施形態に係るDRAM素子の製造工程を説明する図であり、図1のA−A’線に対応する断面模式図である。
【図13】本発明の半導体装置の一実施形態に係るDRAM素子のメモリセル部の平面構造を示す概念図であり、キャパシタ素子を形成する概略の位置を示す。
【発明を実施するための形態】
【0014】
本発明の製造方法について、DRAM素子を形成する場合を具体例として用いて説明する。
【0015】
図1は、本発明の半導体装置の一実施形態に係るDRAM素子のメモリセル部の平面構造を示す概念図であり、簡略化のためにメモリセルを構成する一部の要素のみを示している。
【0016】
図1の右手側は、後述する、ワード配線WLとなるゲート電極5とサイドウォール5bとを切断する面を基準とした平面図に、活性領域Kとビット配線6とを透過的に示している。
【0017】
図2は、図1のA−A’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0018】
メモリセル部は図2に示すように、メモリセル用のMOSトランジスタTrと、MOSトランジスタTrに複数のコンタクトプラグを介して接続されたキャパシタ素子(容量部)Caとから概略構成されている。
【0019】
図1、図2において、半導体基板1は所定濃度のP型不純物を含有するシリコン(Si)によって形成されている。半導体基板1は、低酸素濃度に分類される基板であり、具体的には初期状態での酸素濃度が5×1017atoms/cm3以下の基板である。酸素濃度は、半導体基板中の格子間酸素濃度[Oi]であり、半導体基板を製造するためのシリコンの単結晶成長の過程において混入する。半導体基板の製造プロセスを制御することにより、所定の酸素濃度の半導体基板を得ることができる。また、このような低酸素濃度の半導体基板(シリコンウエハ)は市販されており、容易に入手することができる。
【0020】
この半導体基板1には、素子分離領域3が形成されている。素子分離領域3はSTI法(Shallow Trench Isoration)で形成されたものであり、半導体基板1の表面に形成した溝の内部に酸化シリコン膜(SiO2)等の絶縁膜を埋設することで、活性領域K以外の部分に形成され、隣接する活性領域Kとの間を絶縁分離している。本実施形態では、1つの活性領域Kに2ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【0021】
本実施形態では図1に示す平面構造の如く、細長い短冊状の活性領域Kが複数、個々に所定間隔をあけて右斜め下向きに整列して配置され、6F2型メモリセルのレイアウトを形成している。各活性領域Kの両端部と中央部には個々に不純物拡散層が形成され、MOSトランジスタTrのソース・ドレイン領域として機能する。ソース・ドレイン領域(不純物拡散層)の真上に配置されるように基板コンタクト部205a、205b、205cの位置が規定されている。
なお、活性領域Kの形状や整列方向は、図1の配置に限定されるべきものではない。
【0022】
図1の横(X)方向には、折れ線形状(湾曲形状)にビット配線6が延設され、このビット配線6が図1の縦(Y)方向に所定の間隔で複数配置されている。また、図1の縦(Y)方向に延在する直線形状のワード配線WLが配置されている。個々のワード配線WLは図1の横(X)方向に所定の間隔で複数配置され、ワード配線WLは各活性領域Kと交差する部分において、図2に示されるゲート電極5を含むように構成されている。本実施形態では、MOSトランジスタTrが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたMOSトランジスタに代えて、プレーナ型のMOSトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したMOSトランジスタを使用することも可能である。
【0023】
図2の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース・ドレイン領域として機能する不純物拡散層8が離間して形成され、個々の不純物拡散層8の間に、溝型のゲート電極5が形成されている。ゲート電極5は、多結晶シリコン膜と金属膜との多層膜により半導体基板1の上部に突出するように形成されており、多結晶シリコン膜はCVD法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型又はP型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0024】
また、図2に示すように、ゲート電極5と半導体基板1との間にはゲート絶縁膜5aが形成されている。また、ゲート電極5の側壁には窒化シリコン(Si3N4)などの絶縁膜によるサイドウォール5bが形成されている。ゲート電極5上にも窒化シリコンなどの絶縁膜5cが形成され、ゲート電極5の上面を保護している。
【0025】
不純物拡散層8は、半導体基板1にN型不純物として、例えばリンを導入することで形成されている。不純物拡散層8と接触するように基板コンタクトプラグ9が形成されている。この基板コンタクトプラグ9は、図1に示した基板コンタクト部205c、205a、205bの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ9の横(X)方向の幅は、隣接するゲート配線WLに設けられたサイドウォール5bによって規定される、セルフアライン構造となっている。
【0026】
素子分離領域3の底面よりも下方の位置にはBMD層30が形成され、ゲッタリングサイトとしての機能を有している。
【0027】
図2に示すように、ゲート電極上の絶縁膜5c及び基板コンタクトプラグ9を覆うように第1の層間絶縁膜4が形成され、第1の層間絶縁膜4を貫通するようにビット線コンタクトプラグ4Aが形成されている。ビット線コンタクトプラグ4Aは、基板コンタク部205aの位置に配置され、基板コンタクトプラグ9と導通している。ビット線コンタクトプラグ4Aは、チタン(Ti)及び窒化チタン(TiN)の積層膜からなるバリア膜(TiN/Ti)上にタングステン(W)等を積層して形成されている。ビット線コンタクトプラグ4Aに接続するようにビット配線6が形成されている。ビット配線6は窒化タングステン(WN)及びタングステン(W)からなる積層膜で構成されている。
【0028】
ビット配線6を覆うように、第2の層間絶縁膜7が形成されている。第1の層間絶縁膜4及び第2の層間絶縁膜7を貫通して、基板コンタクトプラグ9に接続するように容量コンタクトプラグ7Aが形成されている。容量コンタクトプラグ7Aは、基板コンタクト部205b、205cの位置に配置される。
【0029】
第2の層間絶縁膜7上には、容量コンタクトパッド10が配置されており、容量コンタクトプラグ7Aと導通している。容量コンタクトパッド10は、窒化タングステン(WN)及びタングステン(W)からなる積層膜で形成されている。
【0030】
容量コンタクトパッド10を覆うように、窒化シリコンを用いた第3の層間絶縁膜11が形成されている。
【0031】
第3の層間絶縁膜11を貫通して、容量コンタクトパッド10と接続するようにキャパシタ素子Caが形成されている。
【0032】
キャパシタ素子Caは下部電極13と上部電極15の間に容量絶縁膜(図示せず)を挟んだ構造となっており、下部電極13が容量コンタクトパッド10と導通している。また隣接する下部電極13を接続し、所定の方向に延在するように窒化シリコンを用いて形成したサポート膜(14)によって、支持部14Sが形成されており、製造工程の途中において倒壊しないように支持されている。
【0033】
DRAM素子のメモリセル部以外の領域(周辺回路領域等)には記憶動作用のキャパシタ素子は配置されず、第3の層間絶縁膜11上には、酸化シリコン等で形成した第4の層間絶縁膜(図示せず)が形成されている。
【0034】
メモリセル部においては、キャパシタ素子Ca上には第5の層間絶縁膜20、アルミニウム(Al)、銅(Cu)等で形成した上層の配線層21、表面保護膜22が形成されている。
【0035】
次に、本実施形態の半導体装置の製造方法について、図3〜図13を参照して説明する。図3〜図12は、メモリセル部(図1)のA−A’線に対応する断面模式図である。
【0036】
まず、半導体基板1として、初期状態での酸素濃度が5×1017atoms/cm3以下で、P型の不純物(例えばホウ素)がドープされているシリコン基板を準備する。初期状態とは、シリコンの単結晶インゴットから所定の形状に半導体基板を切り出して、鏡面研磨等を行った状態で、半導体基板の表面に何も形成されていない状態を指す。また酸素濃度は初期状態での酸素濃度が5×1017atoms/cm3以下のシリコン基板を用いることで、製造工程の途中で1000℃以上の熱酸化でゲート絶縁膜を形成した場合でも、Grow−in欠陥の発生を抑制することが可能となる。
【0037】
図3に示すように、半導体基板1の主面に活性領域Kを区画するため、STI法により、酸化シリコン等の絶縁膜を埋設した素子分離領域3を、活性化領域K以外の部分に形成する。素子分離領域3の底面は、半導体基板1の上面からの深さが200nm程度となるように形成される。
【0038】
次に、MOSトランジスタTrのゲート電極用の溝パターン2を形成する。溝パターン2は半導体基板1のシリコンをフォトレジストで形成したパターン(図示せず)をマスクとして異方性エッチングすることによって形成する。溝パターン2の底面は、半導体基板1の上面からの深さが140nm程度となるように形成される。
【0039】
次に図4に示すように、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ4nm程度のゲート絶縁膜5aを形成する。熱酸化の条件としては、水素ガス(H2)と酸素ガス(O2)を用いて、1100℃の温度に設定したISSG(In−Situ Steam Generation)酸化法での成膜を例示できる。ISSG酸化法とは、半導体基板を配置した成膜室の内部に水素と酸素を直接導入し、成膜室内で水蒸気(H2O)を発生させて酸化膜を形成する方法である。溝パターン2のようにシリコン表面が凹凸を有する場合でも、ISSG酸化法を用いることで、その表面に均一な膜厚でゲート絶縁膜5aを形成することができる。また、ISSG酸化法では、反応室内の水素と酸素の分圧を制御することにより、膜厚が4nm程度の薄膜であっても、精度よく絶縁膜を形成することができる。
【0040】
プレーナ型のMOSトランジスタを用いる場合には、通常のウェット酸化法又はドライ酸化法によって熱酸化を実施してもよい。また、その場合、特許文献3に示されているように、1000℃未満の温度、例えば750℃でゲート絶縁膜厚の一部を形成し、その後、1000℃以上の温度で残りの絶縁膜厚を形成するようにしても良い。
【0041】
熱酸化に際しては、少なくとも1000℃以上の温度での熱処理を行うことで、素子分離領域3の形成に際して生じた応力を緩和し、良好な特性のゲート絶縁膜を形成することができる。
【0042】
なお、熱酸化法によって酸化シリコン膜を形成した後に、プラズマ窒化法を用いて窒化を行うことで酸窒化シリコン膜(SiON膜)を形成して、ゲート絶縁膜5aとして用いてもよい。
【0043】
ゲート絶縁膜5aを形成した後に、素子分離領域3を貫通するように、イオン注入で酸素イオンを半導体基板1に導入する。酸素イオンのドーズ量は1×1015〜1×1018atoms/cm2の範囲を例示でき、1×1016〜1×1017atoms/cm2の範囲とすることがさらに好ましい。
【0044】
イオン注入の際のエネルギーは、素子分離領域3の底面よりも下方に酸素イオンの注入層が形成されるように、100KeV〜2MeVの範囲で設定する。例えば注入エネルギーを180KeVに設定した場合には、半導体基板1の最上面からの深さが400nm程度の領域に酸素イオンの注入層が形成される。
【0045】
酸素イオンの注入を行った後に、700℃の窒素雰囲気中で1時間の熱処理(アニール)を行う。これにより、シリコンの再結晶化が起こり、酸素が析出することで、酸素の析出物を核としたBMD層30が形成される。
【0046】
この酸素イオンの注入直後に行う熱処理は、シリコンの再結晶化と酸素の析出に適した温度に設定すればよく、500〜700℃の温度範囲の窒素雰囲気中で、1〜4時間の熱処理を行うことが好ましい。
【0047】
本発明では、酸素をイオン注入で1×1015〜1×1018atoms/cm2の範囲で導入して熱処理を行うことにより、後の製造工程において重金属イオンをゲッタリングするために十分な密度のBMDを形成することができる。また、酸素をイオン注入する前に実施される1000℃以上の高温でのゲート絶縁膜形成のための熱酸化に際しては、初期状態の酸素濃度が低い半導体基板を使用しているので、Grow−in欠陥の発生を抑制することも可能となる。
【0048】
BMD層30は、半導体基板1の上面のデバイス形成領域に近すぎると素子の動作特性に影響するため、少なくとも素子分離領域3の底面よりも下方に位置するように、酸素イオン注入のエネルギーを調整する。
【0049】
このようにして形成されたBMD層30は、ゲッタリングサイトとして機能し、重金属イオンのゲッタリングを強力に行うことが可能となる。
【0050】
この後に、ゲート絶縁膜5a上にモノシラン(SiH4)及びホスフィン(PH3)を原料ガスとしたCVD法により、N型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン2の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を50nm程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極5に形成される。
【0051】
次に図5に示したように、ゲート電極5を構成することになる金属膜上に、モノシランとアンモニア(NH3)を原料ガスとして、CVD法により、窒化シリコンからなるキャップ絶縁膜5cを厚さ70nm程度に堆積する。次に、キャップ絶縁膜5c上にフォトレジスト(図示せず)を塗布し、ゲート電極5形成用のマスクを用い、フォトリソグラフィ法によりゲート電極5形成用のフォトレジストパターンを形成する。
【0052】
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、キャップ絶縁膜5cをエッチングする。フォトレジストパターンを除去した後、キャップ絶縁膜5cをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極5を形成する。ゲート電極5はワード配線WL(図1)として機能する。
【0053】
次に図6に示すように、N型不純物としてリンのイオン注入を行い、ゲート電極5で覆われていない活性領域に不純物拡散層8を形成する。不純物拡散層8はMOSトランジスタTrのソース/ドレイン電極として機能する。
【0054】
不純物拡散層8の活性化のための熱処理(アニール)を行う際には、ランプアニール装置等を用いた急速熱処理法である、RTA(Rapid Thermal Annealing)やFLA(Flash Lamp Annealing)を行うことにより、半導体基板1に加わる熱負荷を低減する。急速熱処理法によって短時間(例えば1ミリ秒〜10秒程度の範囲)の熱処理を行うことによって、900℃以上の高温で処理する場合でも、Grow−in欠陥の発生を抑制できる。
【0055】
この後に、LP−CVD法(減圧CVD法)により、全面に窒化シリコン膜を20〜50nm程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極5の側壁にサイドウォール5bを形成する。
【0056】
次に、ゲート電極上の絶縁膜5c及び側面のキャップ絶縁膜5bを覆うように、CVD法により酸化シリコン等の層間絶縁膜(図示せず)を形成した後に、ゲート電極5に由来する凹凸を平坦化するため、CMP(Chemical Mechanical Polishing)法により、表面の研磨を行う。表面の研磨はゲート電極上のキャップ絶縁膜5cの上面が露出した時点で停止する。この後に、図7に示したように基板コンタクトプラグ9を形成する。具体的には、まず、図1の基板コンタクト部205a、205b、205cの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されているキャップ絶縁膜5c、サイドウォール5bを利用してセルフアラインにてゲート電極5の間に設けることができる。この後に、CVD法にてリンを含有した多結晶シリコン膜を堆積した後に、CMP法にて研磨を行い、キャップ絶縁膜5c上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ9とする。
【0057】
この後に、CVD法により、ゲート電極上のキャップ絶縁膜5c及び基板コンタクトプラグ9を覆うように、酸化シリコンからなる第1の層間絶縁膜4を例えば600nm程度の厚みで形成する。その後、CMP法により、第1の層間絶縁膜4の表面を、例えば300nm程度の厚みになるまで研磨して平坦化する。
【0058】
次に図8に示したように、第1の層間絶縁膜4に対して、図1の基板コンタクト部205aの位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、ビット線コンタクトプラグ4Aを形成する。
【0059】
この後に、ビット線コンタクトプラグ4Aと接続するようにビット配線6を形成する。ビット配線6を覆うように、酸化シリコン等で第2の層間絶縁膜7を形成する。
【0060】
次に図9に示したように、第1の層間絶縁膜4及び第2の層間絶縁膜7を貫通するように、図1の基板コンタクト部205b、205cの位置に開口(コンタクトホール)を形成し、基板コンタクトプラグ9の表面を露出させる。この開口の内部を充填するように、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を堆積し、表面をCMP法にて研磨することにより、容量コンタクトプラグ7Aを形成する。
【0061】
第2の層間絶縁膜7上に、タングステンを含む積層膜を用いて容量コンタクトパッド10を形成する。容量コンタクトパッド10は容量コンタクトプラグ7Aと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。
【0062】
この後に、容量コンタクトパッド10を覆うように、LP−CVD法にて形成した窒化シリコン膜を用いて第3の層間絶縁膜11を、例えば60nmの厚さで堆積する。
【0063】
次に図10に示したように、酸化シリコン等で第4の層間絶縁膜12を、例えば2μmの厚さで堆積した後に、LP−CVD法で形成した窒化シリコン膜(サポート膜)14を50nm程度の厚さに堆積する。
【0064】
図10で、サポート膜(14)を形成した後に、キャパシタ素子を形成する位置に開口12Aを異方性ドライエッチングにて形成し、容量コンタクトパッド10の表面を露出させる。キャパシタ素子を形成する概略の位置を平面図として図13に示す。図13において開口12Aの位置にキャパシタ素子の下部電極が形成される。図13においては、容量コンタクトパッド、ビット配線の記載は省略した。
【0065】
開口12Aを形成後に、キャパシタ素子の下部電極13を形成する。まず図10に示したように、開口12Aの内部を完全には充填しない膜厚で窒化チタンを堆積する。
下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
【0066】
次に図11に示したように、開口12Aの内部を酸化シリコン膜13a等で充填し、開口12A内部の下部電極13を保護する。この後に、CMP法によって開口12A内の下部電極13の上端が露出するまで研磨を行う。次に、フォトレジストで形成したパターンをマスクとして窒化シリコン膜14のパターニングを行い、支持部14Sを形成する。支持部14Sは、下部電極の倒壊を防止するためのサポート膜として機能する。支持部14Sのパターン配置の具体例を図13に示す。
【0067】
支持部14Sのパターンは、フォトマスク上ではX方向に延在する帯状のパターンとして配置されている。開口12Aの内部には、最初から窒化シリコン膜14は存在していないので、フォトマスクから転写されて最終的に形成される支持部14Sは、開口12Aの外部に位置する領域のみが残留するように形成される。
【0068】
支持部14Sは、延在する方向において隣接する下部電極13の間を連結すると共に、メモリセル領域の端部まで延在して配置されることにより、下部電極13を支持する機能を有する。
【0069】
また、支持部14Sはメモリセル領域外(周辺回路領域)の上面を覆うように形成されており、湿式エッチングの際にメモリセル領域外に薬液(フッ酸)が浸透するのを防止する機能も備えている。
【0070】
なお、支持部14Sの形状及び延在する方向は、図12に示した形状には限定されない。また、支持部14Sは個々の開口12Aに対して、少なくとも一部の領域で重なっていればよい。
【0071】
次に図12に示したように、フッ酸(HF)を用いた湿式エッチングを行うことにより、メモリセル部の第4の層間絶縁膜12を除去して、下部電極13の外壁を露出させる。窒化シリコンで形成されている第3の層間絶縁膜11は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。開口12Aの内部を充填した酸化シリコン膜13aも、湿式エッチングによって同時に除去される。またメモリセル部以外の領域においては、第3の層間絶縁膜12の上面に堆積したサポート膜14を残存させておくことにより、湿式エッチングに際して薬液が浸透するのを防止することができる。
【0072】
キャパシタ素子の下部電極13は支持部14Sにより保持されているので、湿式エッチングに際して倒壊するのを防止できる。
【0073】
次に、下部電極13の側壁表面を覆うように、容量絶縁膜(図示せず)を形成する。容量絶縁膜としては例えば、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)や、それらの積層体等の高誘電体膜を使用できる。
【0074】
次に図2に示すように、キャパシタ素子の上部電極15を窒化チタン等で形成する。下部電極13と上部電極15によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。
【0075】
この後、酸化シリコン等で第5の層間絶縁膜20を形成する。メモリセル部では、キャパシタ素子の上部電極15に電位を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。
【0076】
この後に、上層の配線層21をアルミニウム(Al)や銅(Cu)等で形成する。さらに、表面保護膜22を酸窒化シリコン(SiON)等で形成すればDRAMが完成する。
【0077】
本発明では、酸素のイオン注入を実施するまでは、半導体基板中の酸素濃度が低い状態に保たれているので、ゲート絶縁膜の形成よりも前の工程で、1000℃以上の熱処理が加わる工程があってもかまわない。例えば、STI用の溝パターンを形成した後に、溝の内壁上に1000℃以上の熱酸化によって酸化シリコン膜を形成してもよい。
【0078】
酸素のイオン注入後には、高温の熱処理にはRATやFLA等の急速熱処理法を用いて熱負荷を低減させることで、Grow−in欠陥の発生を防止すると共に、MOSトランジスタの短チャネル効果の抑制効果が得られる。
【0079】
以上の製造工程の説明において、多結晶シリコン膜やLP−CVD法を用いた窒化シリコン膜の成膜に際しては、500〜700℃程度の温度範囲で成膜プロセスが行われる。この温度範囲では、BMD層30の生成が進む。したがって、図4の工程で説明した酸素イオン注入の実施後に各製造工程で加わる熱負荷を考慮して、酸素イオン注入の実施直後に行う熱処理の時間(1〜4時間)及び温度を最適になるように設定すればよい。
【0080】
なお、製造工程中に加わる500〜700℃程度の温度範囲ではGrow−in欠陥の発生は抑制されるため、BMD層30の発生のみが促進される。
【0081】
本発明をDRAMの形成に適用した場合には、ゲッタリング能力の向上によって、MOSトランジスタの接合リークの低減が可能となるため、データの保持特性(リフレッシュ特性)に優れたDRAMを製造することができる。また、Grow−in欠陥の発生を抑制できるため、製造歩留りの低下を防止することができる。
【0082】
半導体基板として、単結晶シリコン基板上にエピタキシャル成長でシリコン層を形成したエピタキシャル基板を用いる場合にも、本発明を適用することが可能である。エピタキシャル基板を使用する場合にも、ベースとなる単結晶シリコン基板は酸素濃度が5×1017atoms/cm3以下となるようにし、ゲート絶縁膜の形成後に酸素イオン注入を行うことで、ゲッタリングサイトとなるBMD層を形成することが可能となる。
【0083】
なお、実施例で説明したDRAM素子の形成は一例であり、DRAM以外のデバイスを形成する場合にも本発明を適用することが可能である。
【符号の説明】
【0084】
1 半導体基板
2 溝パターン
3 素子分離領域
4 第1の層間絶縁膜
4A ビット線コンタクトプラグ
5 ゲート電極
5a ゲート絶縁膜
5b サイドウォール
5c キャップ絶縁膜
6 ビット配線
7 第2の層間絶縁膜
7A 容量コンタクトプラグ
8 不純物拡散層
9 基板コンタクトプラグ
10 容量コンタクトパッド
11 第3の層間絶縁膜
12 第4の層間絶縁膜
12A 開口
13 下部電極
14 サポート膜
14S 支持部
15 上部電極
20 第5の層間絶縁膜
21 上層の配線層
22 表面保護膜
30 BMD層
WL ワード配線
K 活性領域
205a〜205c 基板コンタクト部
【特許請求の範囲】
【請求項1】
初期状態での酸素濃度が5×1017atoms/cm3以下の半導体基板を準備する工程と、
前記半導体基板に素子分離絶縁膜を埋設し、素子分離領域を形成する工程と、
前記半導体基板表面を、1000℃以上の熱処理を含む熱酸化処理して、ゲート絶縁膜を形成する工程と、
ゲート絶縁膜の形成後に、酸素を前記素子分離領域の底面より下方の領域にイオン注入する工程と、
1000℃未満の温度で熱処理し、前記注入した酸素に基づく酸素析出物を核としてBMD層を形成する工程と
を有する半導体装置の製造方法。
【請求項2】
前記BMD層を形成する熱処理が、500℃〜700℃の温度範囲で実施される請求項1に記載の半導体装置の製造方法。
【請求項3】
前記酸素のイオン注入量が1×1015〜1×1018atoms/cm2の範囲である請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記熱酸化により形成したゲート絶縁膜をさらにプラズマ窒化する工程を有する請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記半導体基板は、シリコン単結晶基板である請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記半導体基板は、初期状態での酸素濃度が5×1017atoms/cm3以下のシリコン単結晶基板上に、エピタキシャル成長でシリコン層を形成したエピタキシャル基板である請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項7】
前記半導体装置は、キャパシタと該キャパシタに接続されるMOSトランジスタを前記半導体基板上に含むDRAMである請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
初期状態での酸素濃度が5×1017atoms/cm3以下の半導体基板を準備する工程と、
前記半導体基板に素子分離絶縁膜を埋設し、素子分離領域を形成する工程と、
前記半導体基板表面を、1000℃以上の熱処理を含む熱酸化処理して、ゲート絶縁膜を形成する工程と、
ゲート絶縁膜の形成後に、酸素を前記素子分離領域の底面より下方の領域にイオン注入する工程と、
1000℃未満の温度で熱処理し、前記注入した酸素に基づく酸素析出物を核としてBMD層を形成する工程と
を有する半導体装置の製造方法。
【請求項2】
前記BMD層を形成する熱処理が、500℃〜700℃の温度範囲で実施される請求項1に記載の半導体装置の製造方法。
【請求項3】
前記酸素のイオン注入量が1×1015〜1×1018atoms/cm2の範囲である請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記熱酸化により形成したゲート絶縁膜をさらにプラズマ窒化する工程を有する請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記半導体基板は、シリコン単結晶基板である請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記半導体基板は、初期状態での酸素濃度が5×1017atoms/cm3以下のシリコン単結晶基板上に、エピタキシャル成長でシリコン層を形成したエピタキシャル基板である請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項7】
前記半導体装置は、キャパシタと該キャパシタに接続されるMOSトランジスタを前記半導体基板上に含むDRAMである請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−69864(P2012−69864A)
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願番号】特願2010−215279(P2010−215279)
【出願日】平成22年9月27日(2010.9.27)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願日】平成22年9月27日(2010.9.27)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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