半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法
【課題】キャパシタの誘電体膜において、リーク特性改善のためのＡｌドープ層を設けても、誘電体膜がＡｌドープ層で分断されず、サイズ効果の影響を抑え、結晶性の良好な誘電体膜を提供する。
【解決手段】誘電体膜中に少なくとも１層のＡｌドープ層を有し、Ａｌドープ層の１層におけるＡｌ原子の面密度を１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満とする。また、その面密度を達成するため、通常のＡＬＤによる誘電体膜成膜と、Ａｌソースの吸着サイトを制限するブロッカー分子の吸着を行った後、Ａｌソースを吸着させ、反応ガスを導入して反応させる吸着サイト・ブロッキングＡＬＤ法によるＡｌ添加の組み合わせを採用する。
【解決手段】誘電体膜中に少なくとも１層のＡｌドープ層を有し、Ａｌドープ層の１層におけるＡｌ原子の面密度を１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満とする。また、その面密度を達成するため、通常のＡＬＤによる誘電体膜成膜と、Ａｌソースの吸着サイトを制限するブロッカー分子の吸着を行った後、Ａｌソースを吸着させ、反応ガスを導入して反応させる吸着サイト・ブロッキングＡＬＤ法によるＡｌ添加の組み合わせを採用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、キャパシタを有する半導体装置、特に、キャパシタに用いられる誘電体膜及びその製造方法に関する。また、本発明は、不純物の低濃度導入に適した新規な原子層堆積法（ＡＬＤ法）に関する。
【背景技術】
【０００２】
現在、用いられているＤＲＡＭ用キャパシタの誘電体材料の一つに酸化ジルコニウム（ＺｒＯ２）がある。
【０００３】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００４】
そこで、熱安定性を付加するさまざまな試みが成されており、ＺＡＺ構造（ＴｉＮ／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／ＴｉＮ、ＺＡＺのＺはＺｒＯ２層、ＡはＡｌ２Ｏ３層をそれぞれ意味する。）や、Ａｌ２Ｏ３とＺｒＯ２の膜を複数回積層した構造を有するもの等がある。
【０００５】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ２Ｏ３）を組み合わせることで、所望の特性を得ようとするものである。
【０００６】
例えば、特開２００６−１３５３３９号公報（特許文献１）には、フィーチャーサイズ（Ｆ値：最小パターンピッチの１／２）が７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【０００７】
その薄膜形成には、ＡＬＤ法が用いられており、Ｚｒソースには、ＺｒＣｌ４、Ｚｒ［Ｎ（ＣＨ３）Ｃ２Ｈ５］４、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｔｄ）及びＺｒ（ＯｔＢｕ）４が、また、Ａｌソースには、Ａｌ（ＣＨ３）３、Ａｌ（Ｃ２Ｈ５）３が開示されている。
【０００８】
ＺｒＯ２薄膜を得るＡＬＤ法では、Ｚｒソースを基板表面に吸着させた後、Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出し、Ｏ３等の反応ガスで酸化させ、未反応の反応ガスを前記と同様のパージガスでパージするというステップを所望の回数繰り返してなされる。
【０００９】
また、Ａｌ２Ｏ３薄膜を得るには、同様にＡｌソースを基板表面に吸着させた後、Ｎ２、Ａｒなどのパージガスによって未吸着のＡｌソースを反応室から排出し、Ｏ３等の反応ガスで酸化させ、未反応の反応ガスをパージするステップを所望の回数繰り返してなされる。
【００１０】
また、特開２００７−７３９２６号公報（特許文献２）には、「少なくとも２５の比誘電率を有する第１誘電膜と、該第１誘電膜よりも結晶化率が低い物質を用いて前記第１誘電膜の上に形成された第２誘電膜と、前記第１誘電膜と同じ物質を用いて前記第２誘電膜の上に形成された第３誘電膜とを備えることを特徴とする誘電膜」が開示されており、結晶化したＺｒＯ２の間に、非晶質のＡｌ２Ｏ３が存在する構造が、これに対応することが示されている。
【００１１】
ＺｒＯ２膜やＡｌ２Ｏ３膜の成膜には特許文献１と同様のＡＬＤ法が用いられ、Ｚｒソースとして、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｈｄ）、Ｚｒ（ＯｔＢｕ）４及びＺｒ（ＯｔＢｕ）（Ｃ２Ｈ５ＣＨ３）３が、Ａｌソースには、トリメチルアルミニウム（ＴＭＡ：Ａｌ（ＣＨ３）３）、Ａｌ（Ｃ２Ｈ５）が、開示されている。
【００１２】
また、特開２００７−２８１４０７号公報（特許文献３）では、誘電率の高い正方晶系構造のＺｒＯ２を得る為に、ＡＬＤのシーケンスにＥＸＴＲＡ Ｏ３ステップを追加することや、基板温度２５０℃〜３５０℃にすること、酸化剤のＯ３濃度を１５０ｇ／ｍ３以上に制御すること、等が示されている。
【００１３】
ここでの、Ｚｒソースとしては、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｈｄ）、及び、Ｚｒ（ＯｔＢｕ）４が開示されている。
【００１４】
また、特開２００７−１５０２４２号公報（特許文献４）には、ＡＬＤ法でジルコニウム、アルミニウム及び酸素がそれぞれ、所定のモル分率ｘ、ｙ、ｚ、を有して混合された、ＺｒｘＡｌｙＯｚ膜を有するキャパシタの製造方法が示されており、前記ＺｒｘＡｌｙＯｚ誘電膜において、前記モル分率ｘ、ｙ、及びｚの合計が１であり、前記モル分率ｘを前記モル分率ｙで除した値が１〜１０の範囲の値（０．０９１≦ｙ／（ｘ＋ｙ）≦０．５０すなわちＡｌ／（Ａｌ＋Ｚｒ）で表される原子数比が約９原子％から５０原子％の範囲）であることが開示されている。
【００１５】
また、前記ＺｒｘＡｌｙＯｚ誘電膜を形成する前記ステップが、
Ｚｒソースを導入して、前記下部電極に吸着させるステップと、
第１のパージガスを供給して未吸着の前記Ｚｒソースを除去するステップと、
Ａｌソースを導入して、前記下部電極上に吸着された前記Ｚｒソース上に吸着させるステップと、
第２のパージガスを供給して未吸着の前記Ａｌソースを除去するステップと、
反応ガスを供給し、前記下部電極上に吸着された前記Ｚｒソース及びＡｌソースと反応させて前記ＺｒｘＡｌｙＯｚ誘電膜を形成するステップと、
第３のパージガスを供給して未反応の前記反応ガスを除去するステップと、を含むことが開示されている。
【００１６】
Ｚｒソースとして、ＺｒＣｌ４、Ｚｒ［Ｎ（ＣＨ３）Ｃ２Ｈ５］４、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｔｄ）、Ｚｒ（ＯｔＢｕ）４が開示されている。
【００１７】
なお、特許文献４には、得られた誘電体膜が結晶なのか非晶質なのか言及されていない。また、具体的にどのようにして指定された範囲にモル分率を制御するのかは開示されていない。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００６−１３５３３９号公報
【特許文献２】特開２００７−７３９２６号公報
【特許文献３】特開２００７−２８１４０７号公報
【特許文献４】特開２００７−１５０２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
ＤＲＡＭは１ｂｉｔを一つのトランジスタと一つのキャパシタから構成される単位セルに記憶する。ビット数の増大に伴って、単位セルあたりの占有面積をさらに小さく、微細化する傾向が進み、現在では、Ｆ値が４０ｎｍ以降のＤＲＡＭになり、単位セルあたりの占有面積がさらに小さくなってきている。
【００２０】
キャパシタの蓄積容量は一定量（２０ｆＦ〜２５ｆＦ）を必要とするので、単位セルあたりの占有面積が小さくなったとしても、一定量以上の蓄積容量を確保しなければならない。そのため、電極面積の拡大を目的にキャパシタの立体化が進み、基板の垂直方向に電極を高くそびえ立たせるために、その構造のアスペクト比（縦横比）が３０を超えて大きくなってきている。
【００２１】
しかしながら、Ｆ値が４０ｎｍ以降のＤＲＡＭ用キャパシタにおいて、一回のドライエッチングで可能な加工技術の限界は、今のところアスペクト比３５であると考えられている。
【００２２】
そのため、必要なキャパシタの蓄積容量を得るには、キャパシタのリーク電流を従来と同等（１Ｅ−７Ａ／ｃｍ２以下）に保ちつつ、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：キャパシタの単位面積当たりの容量を等価な酸化シリコンの膜厚に換算した値）を従来よりもさらに小さく（０．９ｎｍ以下）することが求められている。
【００２３】
このように、立体構造の電極に対して形成する誘電体膜に小さなＥＯＴと小さなリーク電流を実現するには、誘電率が高く、カバレジが良く、かつ熱安定性が充分な容量膜（誘電体膜）が必要であるが、これらの項目は実は相互にトレードオフの関係を有している。
【００２４】
１）誘電率とカバレジのトレードオフ
例えば、非晶質のＺｒＯ２膜の誘電率は低いので、誘電率の高い容量膜を得るには結晶化したＺｒＯ２膜を得る必要がある。特に、誘電率の高い正方晶を含むようなＺｒＯ２膜を得るには、特許文献３で示されているように比較的高い温度で成膜する必要がある。
【００２５】
ところが、特許文献１〜４で開示されているＺｒソースでは、正方晶が得られるような高温で成膜すると、熱により自己分解が進み、カバレジが悪くなる。その結果、アスペクト比２０以上の立体構造には対応出来ないことが、本発明者らの検討によって判明した。
【００２６】
他の条件が同じであるとすると、リーク電流は誘電体膜の最も薄い部分で決まるため、カバレジの悪化は膜厚の不均一を誘発し、その分だけ誘電体膜の膜厚を全体に底上げしなければならない。結果としてＥＯＴを小さく出来ないことから、誘電率とカバレジの両立は困難である。
【００２７】
２）熱安定性と誘電率のトレードオフ
また、必要な熱安定性を実現するには、不純物として導入するＡｌ量の設定とその量の制御が重要である。Ａｌ量が多すぎると誘電率の高い膜が得られず、逆にＡｌ量が少なすぎると、充分な熱安定性が得られないからである。
【００２８】
本発明者らが、追試したところ、特許文献４に示されるＡｌの濃度範囲では、熱安定性は充分であるものの、ＺｒＯ２膜の結晶化が困難で、Ｆ値４０ｎｍ以降のデバイスに対応できるような小さなＥＯＴは得られないことが判った。
【００２９】
さらに、Ａｌ量は誘電体膜全体における平均濃度だけでなく、局所的な密度も重要である。これは、比較的均一に不純物を母材に分散できるＰＶＤ法やＣＶＤ法とは異なり、ＡＬＤ法による不純物の添加には、高温によって不純物が母材中を拡散しない限りは、その成膜方法に由来して膜厚方向に不純物の濃淡が形成されるのが一般的である。しかしながら、高温での成膜では、上記１）で説明したように、カバレジが悪化してしまう。
【００３０】
一方、結晶化した誘電体膜には一般に「サイズ効果」と言われる現象があり、膜厚が小さくなるほど、誘電率が下がる傾向がある。この現象は、酸化ジルコニウムの場合には約６ｎｍよりも薄い物理膜厚において顕著になる。
【００３１】
例えば、ＺｒＯ２をＡＬＤ法で形成し、成膜途中にＡｌ２Ｏ３を同じくＡＬＤ法で形成した場合、Ａｌ２Ｏ３の面密度がある値よりも高いと、ＺｒＯ２は、結晶化する際にＡｌ２Ｏ３の層を超えられず、Ａｌ２Ｏ３の層を境界にして上下にＺｒＯ２の結晶粒が分断され、ＺｒＯ２の膜自体がＡｌ２Ｏ３層を境に上下別の層として分断される。その結果、合計膜厚では６ｎｍ以上の膜厚であっても、Ａｌ２Ｏ３層で分断されたそれぞれのＺｒＯ２膜の誘電率は「サイズ効果」によって小さくなり、全体的な誘電体膜のＥＯＴを小さく出来ない。
【００３２】
従来技術で開示されているＺｒソースとＡｌソースであるＴＭＡの組み合わせでは、特許文献２のＡｌ２Ｏ３層をＡＬＤ１サイクルにしたＡｌドープでも、ＺｒＯ２膜の分断を抑制することが出来ないことが、本発明者らの検討で判った。
【００３３】
さらに従来技術で開示されているＺｒソースを用いて、特許文献４に開示されているＺｒｘＡｌｙＯｚ膜のＡＬＤの１サイクルを抜き出してＡｌのドープに用いたが、やはりＺｒＯ２膜の分断を抑制することが出来なかった。
【００３４】
このように、従来技術のシーケンスと従来のＺｒソースとＡｌソースの組み合わせでは、ＺＡＺ構造においてＺｒＯ２膜の分断を回避できない。
【００３５】
従って、小さなＥＯＴを得るには、ＺｒＯ２膜をＡｌドープ層で分断しないようにできる「ＡＬＤ１サイクル当たりのＡｌの面密度」の量を明らかにする必要があり、なおかつ、その量を実現する手段を見出さなければならない。
【００３６】
３）本発明が解決しようとする課題の要約
このように、アスペクト比２０以上の立体構造のキャパシタの下部電極上に、誘電率を高くできるような高温（２４０℃〜３００℃）のプロセス条件下でカバレジ良く成膜可能であり、なおかつ、適切な量のＡｌを精度良く添加して、ＺｒＯ２の結晶がＡｌを添加した層で分断されないようにしなければならず、それらを同時に満たす為の具体的な方法を見つけることが重要な技術課題となる。
【課題を解決するための手段】
【００３７】
以上説明した課題を解決する為に、本発明では、以下の手段を採用する。
（１）Ａｌを添加した誘電体膜（Ａｌ以外の金属原子Ｍを含む）の成膜を比較的高温（２４０℃〜３００℃）のＡＬＤ法で行い、かつ熱安定性を向上させる為に添加するＡｌの濃度（Ａｌ／（Ａｌ＋Ｍ））を０．２から２原子％の範囲に設定する。
（２）Ａｌを添加する為に行うＡＬＤの１サイクルにおいて、Ａｌ原子の面密度を１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満、好ましくは１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下に制御する。
（３）上記（２）の面密度を実現するために、通常のＡＬＤによる誘電体膜成膜と、吸着サイト・ブロッキングＡＬＤ法によるＡｌ添加の組み合わせを採用する。
（４）吸着サイト・ブロッキングＡＬＤ法は、対象とする材料（例えば本発明に係る誘電体膜の場合は不純物としてのＡｌ）のソース（プリカーサ）の吸着サイトを他の分子（ブロッカー）によってあらかじめブロックすることにより、対象とする材料のＡＬＤサイクル１回当たりの面密度を抑制するように制御する。
【００３８】
すなわち、本発明の一実施形態によれば、
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置であって、
誘電体膜は、膜中に少なくとも１層のＡｌドープ層を有し、
該Ａｌドープ層の１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である半導体装置が提供される。
【００３９】
また、本発明の別の実施形態によれば、
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置の製造方法であって、
下部電極上に原子層堆積法により誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜は同じ材料で構成される第１及び第２の誘電体膜と、前記第１及び第２の誘電体膜の間に挟まれたＡｌドープ層を有し、
前記Ａｌドープ層の形成は、
（１）Ａｌプリカーサと親和性の小さい基を分子内に有するブロッカー分子を含む第２のガス導入し、前記ブロッカー分子を第１の誘電体膜上に吸着させるステップと、
（２）前記第２のガスをパージするステップと、
（３）前記ブロッカー分子が吸着していない前記第１の誘電体膜上の吸着サイトに前記Ａｌプリカーサを含む第１の原料ガスを吸着させるステップと、
（４）前記第１の原料ガスをパージするステップと、
（５）反応ガスを供給し、前記第１の誘電体膜上に吸着された前記ブロッカー分子、及びＡｌプリカーサと反応させて、少なくともＡｌプリカーサ中のＡｌ原子を酸化するステップと、
（６）未反応の前記反応ガス及び副生物をパージするステップ
をこの順で含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００４０】
本発明によれば、誘電体膜が分断されないＡｌドープ層における面密度を有し、サイズ効果の影響を抑え、また、結晶性の良好な誘電体膜を形成することができる。
【００４１】
また、本発明の製造方法によれば、上記面密度を達成することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係るキャパシタ構造を示す模式断面図である。
【図２】本発明の別の実施形態に係るキャパシタ構造を示す模式断面図である。
【図３】従来例（Ａｌドープ法Ｂ）のキャパシタ構造を示す模式断面図である。
【図４】別の従来例（Ａｌドープ法Ｃ）のキャパシタ構造を示す模式断面図である。
【図５−１】本発明の一実施形態に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図５−２】本発明の一実施形態に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図６】従来例（Ａｌドープ法Ｂ）に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図７】別の従来例（Ａｌドープ法Ｃ）に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図８】製造したキャパシタ・サンプルのＩ−Ｖ特性を示すグラフである。
【図９】製造したキャパシタ・サンプルのＡｌドーピング１層当たりのＡＬＤサイクル数とＥＯＴとの関係を示すグラフである。
【図１０】製造したキャパシタ・サンプルのＡｌドーピング１層当たりのＡＬＤサイクル数とリーク電流特性との関係を示すグラフである。
【図１１】製造したキャパシタ・サンプルのＥＯＴとリーク電流特性との関係を示すグラフである。
【図１２】Ａｌドープ層数とＡｌ濃度との関係を示すグラフである。
【図１３】Ａｌ濃度とＥＯＴとの関係を示すグラフである。
【図１４】Ａｌ濃度とリーク電流特性との関係を示すグラフである。
【図１５】Ａｌ濃度によるＥＯＴとリーク電流特性との関係を示すグラフである。
【図１６】本発明に係る半導体装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図１７】図１６のＸ−Ｘで示した位置の平面図である。
【図１８−１】図１６のキャパシタの製造工程を示す工程断面図である。
【図１８−２】図１６のキャパシタの製造工程を示す工程断面図である。
【図１８−３】図１６のキャパシタの製造工程を示す工程断面図である。
【図１９】本発明のさらに別の実施形態に係るキャパシタ構造を示す模式断面図である。
【発明を実施するための形態】
【００４３】
以下では、従来の技術との比較を行いながら、本発明の実施形態例を説明する。
【００４４】
先ずは、比較対象となる２つの従来技術「Ａｌドープ法Ｂ」と「Ａｌドープ法Ｃ」について説明する。
【００４５】
＜Ａｌドープ法Ｂ（従来技術）＞
最初に挙げるのは、従来技術の延長であり、特許文献１や２に示されている方法に基づいている。これを以下では便宜的に「Ａｌドープ法Ｂ」と呼ぶ。
【００４６】
Ａｌドープ法Ｂはドープと言うよりも、ＺｒＯ２膜とＡｌ２Ｏ３膜の積層構造のイメージに近い。すなわち、ＺｒＯ２膜を得るには、（１）Ｚｒソースを導入し、下地表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出する工程、（３）Ｏ３等の反応ガスでＺｒソースを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。
【００４７】
また、Ａｌ２Ｏ３膜を得るには、同様に（１）Ａｌソースを導入し、下地表面に吸着させるステップと、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＡｌソースを反応室から排出するステップと、（３）Ｏ３等の反応ガスでＡｌソースを酸化するステップと、（４）未反応の反応ガスをパージするステップを所望の回数繰り返してなされる。
【００４８】
特許文献１、２に開示されているＺｒＯ２膜の間にＡｌ２Ｏ３膜を挟み込んだＺＡＺ構造において、特許文献１のＺＡＺ構造では、ＺｒＯ２膜の厚さを１層あたり０．５ｎｍ〜５．０ｎｍ、Ａｌ２Ｏ３膜は０．５ｎｍ〜１．５ｎｍにすることが、また、特許文献２のＺＡＺ構造では、結晶化したＺｒＯ２膜の膜厚を、３．５ｎｍ〜４．５ｎｍに、Ａｌ２Ｏ３（非晶質膜）の厚さを０．１ｎｍから１ｎｍ、全誘電体膜の厚さを７〜１０ｎｍにすることが開示されている。
【００４９】
図３にＡｌドープ法Ｂで形成されるキャパシタの断面模式図を示す。同図において、３０１は下部電極、３０２は第１のＺｒＯ２層、３０３はＡｌドープ層（Ａｌ２Ｏ３膜）、３０４は第２のＺｒＯ２層、３０５は上部電極を示す。
【００５０】
図６に「Ａｌドープ法Ｂ」で、ＺｒＯ２膜中にＡｌのドーピング用のＡＬＤサイクル（Ａｌドープ層３０３成膜のＡＬＤサイクル）を例として１回だけ行った場合の製造フローと、そのときの表面状態の推移を模式的に示す。同図に示すように、第１のＺｒＯ２層３０２と第２のＺｒＯ２層３０４は、Ａｌドープ層３０３により分断されている。
【００５１】
＜Ａｌドープ法Ｃ（従来技術）＞
次に挙げるのは、特許文献１、２に示される方法と、特許文献４に示される方法の一部と、従来のソースとを組み合わせたようなシーケンスである。これを以下では、便宜的に「Ａｌドープ法Ｃ」と呼ぶ。
【００５２】
「Ａｌドープ法Ｃ」はＡｌドーピングのＡＬＤサイクルに特許文献４で示されるＺｒｘＡｌｙＯｚ膜のＡＬＤシーケンスの一部と、特許文献１〜４に開示されている従来のＺｒソース（Ｚｒプリカーサ）の組み合わせを用いたものである。
【００５３】
すなわち、
（１）Ｚｒソース（ここでは、Ｚｒ［Ｎ（ＣＨ３）Ｃ２Ｈ５］４）を導入して、既に形成されている第１のＺｒＯ２膜に吸着させるステップと、
（２）第１のパージガスを供給して未吸着のＺｒソースを除去するステップと、
（３）Ａｌソースを導入して、第１のＺｒＯ２膜上に吸着されたＺｒソース上に吸着させるステップと、
（４）第２のパージガスを供給して未吸着のＡｌソースを除去するステップと、
（５）反応ガスを供給し、下部電極上に吸着されたＺｒソース及びＡｌソースと反応させて酸化するステップと、
（６）第３のパージガスを供給して未反応の反応ガスを除去するステップとを含み、これを任意回数繰り返してＺｒＯ２膜の上にＺｒｘＡｌｙＯｚ膜を形成し、さらにその上に特許文献１、２に示されるＡＬＤサイクルを用いて第２のＺｒＯ２膜を形成する方法である。
【００５４】
図４にＡｌドープ法Ｃで形成されるキャパシタの断面模式図を示す。同図において、４０１は下部電極、４０２は第１のＺｒＯ２層、４０３はＡｌドープ層（ＺｒｘＡｌｙＯｚ膜）、４０４は第２のＺｒＯ２層、４０５は上部電極を示す。
【００５５】
図７に、例として、Ａｌドープ法ＣのＡｌドープ層４０３を形成するＡＬＤサイクルを１回だけ行った場合の製造フローと、そのときの表面状態の推移の模式図を示す。
【００５６】
次に本発明の技術を用いた「Ａｌドープ法Ａ」の具体的な実施例について説明する。
【００５７】
＜Ａｌドープ法Ａ（本発明の技術）＞
本発明者らは、ＺｒＯ２誘電体膜に低濃度のＡｌを安定かつ制御性良くドーピングする方法として、「吸着サイト・ブロッキングＡＬＤ法」（又は、ＡＳＢ−ＡＬＤ法（Adsorption Site Blocking-ALD Method）と呼称」を新たに開発した。この方法を用いてＺｒＯ２誘電体膜にＡｌをドープする方法を以下では便宜的に「Ａｌドープ法Ａ」と呼ぶ。
【００５８】
「吸着サイト・ブロッキングＡＬＤ法」は、ＡＬＤサイクルのシーケンス自体は「Ａｌドープ法Ｃ」と似ているが、不純物ドーピングのＡＬＤサイクルにおいて、不純物ソース（不純物プリカーサ）を基材（母材）に吸着させるのに先立って、別の分子（以下「ブロッカー」と呼ぶ）によって、不純物ソースの吸着サイトをブロックし、不純物ソースが吸着する量を抑制するように制御するところが異なる。
【００５９】
ブロッカーとなる分子には以下の性質が要求される。
・ブロックしようとする不純物ソース（プリカーサ）の吸着サイトにブロッカーが吸着すること。
・ブロックしようとする不純物ソース（プリカーサ）よりも、ブロッカーの吸着が安定であること。
・ブロッカー自身がブロックしようとする分子と反応しない、又は、ブロッカー自身がブロックしようとする分子の新たな吸着サイトにならないこと。
・ブロッカーが容易に除去できること、又は、その一部が残留しても生成物が基材（母材）と同じ材料であること。
・成膜プロセス温度において自己分解しにくいこと（熱安定性に優れること）。
・適度な立体障害を有し、吸着サイトをブロックした後も下地の吸着サイトを一定量、安定に残すこと。
・蒸気圧が充分であること。
【００６０】
すなわち、本発明に係る吸着サイト・ブロッキングＡＬＤ法は、
ＡＬＤ法により基材上に該基材と異なる第１の材料を被着する方法であって、
前記第１の材料の原料となる第１のプリカーサを含む第１の原料ガスを成膜空間へ導入するに先駆けて、前記第１のプリカーサと親和性の小さい基を有するブロッカー分子を含む第２のガスを成膜空間に導入し、前記基材上に前記ブロッカー分子を吸着させることで前記基材上の前記第１のプリカーサの吸着サイトを制限する工程と、
前記第２のガスをパージする工程と、
前記第１の原料ガスを成膜空間に導入し、前記基材上の制限された吸着サイトに前記第１のプリカーサを吸着させる工程と、
前記第１の原料ガスをパージする工程と、
成膜空間に反応ガスを導入し、少なくとも前記第１のプリカーサと反応させて前記第１の材料に変換する工程と
を備える。
【００６１】
前記ブロッカー分子は、前記基材に吸着しやすい基と、相対的に吸着しにくい基を備えることで、ブロッカー分子自体が前記吸着しにくい基を外側に向けて自己組織的に配向吸着し、かつ前記吸着しにくい基が前記第１のプリカーサと親和性の小さい基であり、前記第１のプリカーサの前記ブロッカー分子自体への吸着をブロックすることを特徴とする。
【００６２】
また、前記基材が金属酸化物であり、
前記ブロッカー分子は、前記基材の金属酸化物を構成する金属原子を有し、前記基材に吸着しやすい基と、相対的に吸着しにくい基を置換基若しくは配位子として備える金属錯体であり、
前記反応ガスは酸化性のガスであり、前記反応ガスと前記ブロッカー分子とが反応することで、前記基材の金属酸化物中に前記第１の材料がドープされた膜を形成することが好ましい。
【００６３】
さらに、前記ブロッカー分子は、置換基を有しても良いシクロペンタジエン環が一つ配位し、複数の極性基を有するモノシクロペンタジエニル系金属錯体であることが好ましい。極性基は、シクロペンタジエン環よりも相対的に基材に対して吸着しやすい基であり、窒素原子、酸素原子などのヘテロ原子を含む基である。例えば、極性基としては、従来のプリカーサに含まれるアルキルアミノ基、アルコキシ基、カルボニル基等が挙げられる。シクロペンタジエン環は極性基よりも通常嵩高い基であり、適度な立体障害を付与すると共に、前記第１のプリカーサとの親和性の小さい基である。シクロペンタジエン環が有しても良い置換基としては、前記第１のプリカーサとの親和性を高めるような基（例えば、上記の極性基等のヘテロ原子を含む基）は好ましくなく、炭化水素基、中でもアルキル基、特に低級アルキル基が好ましい。このような置換基を有するシクロペンタジエン環はさらに立体障害が大きくなり、場合によってはさらに熱的安定性を増す場合がある。置換基の導入は、不純物として導入する第１のプリカーサとの組合せや、合成のし易さ等を考慮して適宜選択すればよい。
【００６４】
第１の原料ガス、第２のガス、反応ガスは、前記第１のプリカーサ、ブロッカー分子、反応の目的ガス（Ｏ３等の酸化ガス）以外に、キャリアガスとしてＡｒやＮ２等の不活性ガスを含んでいても良い。
【００６５】
さらに、本発明者らは、誘電体膜としてのＺｒＯ２膜にＡｌを不純物としてドープする際に、この「吸着サイト・ブロッキングＡＬＤ法」を用いる場合、ＴＭＡ（Ａｌソース）と、ＺｒＣｐ（ＮＭｅ２）３（シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム、以下「ＺＡＣ」と称す）またはＺｒ（ＭｅＣｐ）（ＮＭｅ２）３（メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム、以下、「ＺＡＭＣ」と称す）（Ｚｒソース兼、ＴＭＡのブロッカー）の組み合わせが、適していることを見出した。特にシクロペンタジエン環がブロッカーとして機能し、Ｚｒソース自身の熱安定性向上にも寄与している。
【００６６】
ＺＡＣ及びＺＡＭＣの構造を以下に示す。
【００６７】
【化１】
【００６８】
これらのＺｒソースは、一つのシクロペンタジエン環と３つのアルキルアミノ基を有しており、被吸着面にアルキルアミノ基が向くように吸着すると考えられている。つまり、アルキルアミノ基が基材に対して吸着しやすい基であり、シクロペンタジエン環がアルキルアミノ基よりも相対的に吸着しにくく、Ａｌソースとの親和性の小さい基であり、シクロペンタジエン環を外側に向けて自己組織的に配向吸着する。
【００６９】
本発明に係る「Ａｌドープ法Ａ」では、これらのＺｒソースを用いて、なおかつ以下に示すようなＡＬＤシーケンスを用いる。
【００７０】
すなわち、下層の第１のＺｒＯ２層の成膜には、特許文献１、２に示されるようにＺｒソース（Ｚｒプリカーサ）を基板表面に吸着させた後、Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出し、Ｏ３、等の反応ガスで酸化させ、未反応のＯ３をパージするというステップを所望の回数繰り返してなされる。ここでは、ＺｒソースとしてＺＡＣ又はＺＡＭＣを用いたが、従来のＺｒソースでも良い。但し、ＺＡＣ又はＺＡＭＣを用いる場合の成膜温度は２４０〜３００℃、従来のＺｒソースを用いる場合の成膜温度は２１０℃〜２８０℃とする。ＺＡＣ又はＺＡＭＣでは従来のＺｒソースより高い温度での成膜が可能であり、より高い温度での成膜ではより正方晶に近いＺｒＯ２膜の成膜が可能となり、誘電率の高い膜質が得られやすい。また、ＺＡＣ又はＺＡＭＣのほうが、従来のＺｒソースより高温成膜時のカバレジに優れる。
【００７１】
ＡｌドーピングのＡＬＤシーケンスは、
（１）ブロッカー（ここでは、ＺＡＣ又はＺＡＭＣ）を含む第２の原料ガスを導入し、ブロッカーを基材となる第１のＺｒＯ２層上に吸着させるステップと、
（２）パージガス（Ａｒ，Ｎ２）を供給して未吸着の前記ブロッカーを除去するように第２の原料ガスをパージするステップと、
（３）前記Ａｌソース（ここでは、ＴＭＡ）を含む第１の原料ガスを導入し、ブロッカーでブロックしきれなかった第１のＺｒＯ２層上の吸着サイトに前記Ａｌソースを吸着させるステップと、
（４）パージガスを供給して未吸着の前記Ａｌソースを除去するように第１の原料ガスをパージするステップと、
（５）反応ガス（Ｏ３／Ｏ２）を供給し、第１のＺｒＯ２層上に吸着された前記ブロッカー兼Ｚｒソース、及びＡｌソースと反応させて、Ａｌドープ層を形成するステップと、
（６）パージガスを供給して未反応の前記反応ガス及び副生物を除去（パージ）するステップ
とをこの順で含む。
【００７２】
これを、必要により任意回数繰り返して第１のＺｒＯ２層の上にＡｌドープ層を形成し、さらにその上に特許文献１、２に示されるようなＡＬＤサイクルを用いて第２のＺｒＯ２層を形成する方法である。
【００７３】
図１にＡｌドープ法Ａで形成されるキャパシタの断面模式図を示す。同図において、１０１は下部電極、１０２は第１のＺｒＯ２層、１０３はＡｌドープ層、１０４は第２のＺｒＯ２層、１０５は上部電極を示す。
【００７４】
図５（図５−１，５−２）に、例として吸着サイト・ブロッキングＡＬＤ法を用いてＺｒＯ２膜にＡｌドープのＡＬＤサイクルを１回だけ行った場合の製造フローと、そのときの表面状態の模式図を示す。
【００７５】
先ず、（ａ）に示すように、Ｚｒソース兼ブロッカーとして第１のＺｒＯ２層１０２上にＺＡＣ又はＺＡＭＣ（ここではＺＡＣ）を供給し、表面に吸着させる。その結果、第１のＺｒＯ２層１０２の表面にはアルキルアミノ基側で吸着し、シクロペンタジエン環が外側を向く状態になる（自己組織的な配向吸着）。
【００７６】
一方で、ＺＡＣ及びＺＡＭＣには嵩高いシクロペンタジエン環による適度な立体障害があり、下地の第１のＺｒＯ２層１０２表面を完全に覆いきることがない。そのため、第１のＺｒＯ２層１０２上に一定量の「隙間」が安定して形成される。
【００７７】
この「隙間」は、（ｂ）に示すように、パージによって、未吸着のＺｒソース兼ブロッカーを除去した後も残留し、Ａｌソース吸着サイトとなる。
【００７８】
その後、（ｃ）に示すように、ＡｌソースとしてＴＭＡを供給するとＴＭＡ分子はブロッカーの「隙間」から露出するＡｌソース吸着サイトである第１のＺｒＯ２層１０２表面に吸着する。
【００７９】
Ｚｒソース兼ブロッカーの間に収まったＴＭＡ分子は、（ｄ）に示すように、パージしても安定してそこに留まる。一方、シクロペンタジエン環とＴＭＡは親和性に乏しいのでシクロペンタジエン環上にＴＭＡが吸着することはほとんど無い。
【００８０】
特許文献４では、図７に示したように、Ｚｒソースの上にもＡｌソースのＴＭＡが吸着することを積極的に利用してＺｒｘＡｌｙＯｚ膜を形成していたのに対し、本発明で選択したＺｒソースは、自己組織的な配向吸着により、シクロペンタジエン環で効率的にＴＭＡをブロックし、ＴＭＡの吸着量を制御することができる。
【００８１】
また、ＺＡＣ及びＺＡＭＣは、従来のＺｒソースに比べ熱安定性に優れるので、高い誘電率のＺｒＯ２膜が得られるような高温（２４０℃〜３００℃）の成膜条件において、熱分解しにくいという特徴がある。熱分解しにくいので、パージ中や、ＴＭＡ供給中にシクロペンタジエン環が脱離して、そこがＴＭＡの吸着サイトになるといった現象が起こりにくいのも特筆すべき点である。
【００８２】
その後、（ｅ）に示すように反応ガスとしてＯ３を含む酸化性のガスを供給する。これによってＺｒソース及びＡｌソースを酸化分解し、酸化物を形成し、続いて未反応の反応ガス及び副生物をパージする。
【００８３】
その結果、ほとんどがＺｒＯ２で構成された面に僅かな酸化アルミニウムが点在するような面を形成することが出来る。
【００８４】
続いて、さらに第２のＺｒＯ２層１０４を形成するため、Ｚｒソース吸着ステップ（ｆ）、パージステップ（不図示）、反応ガス供給・酸化ステップ（不図示）、未反応ガスパージステップ（不図示）とを所定の回数繰り返し実施することで、（ｇ）に示すように、ＺｒＯ２膜（第１のＺｒＯ２層１０２〜第２のＺｒＯ２層１０４）中にある量のＡｌが不純物としてドープされたような膜を得ることができる。
【００８５】
本発明者らは、以上で説明した、Ａｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃ，を用いて、以下の構造を有する平坦キャパシタを形成し、その特性を調査した。
【００８６】
なお、以下では、Ａｌを添加したＺｒＯ２誘電体膜をＴｉＯ２で挟んだ構造を例に説明するが、これは、従来公知の構造ではなく、本発明者らの一部が独自に開発した構造である。したがって、以下に示す各ドープ法のキャパシタサンプルは、従来技術そのものではない。
【００８７】
キャパシタの電極として用いるＴｉＮと組み合わせた極薄のＴｉＯ２膜、特に上部電極に接するＴｉＯ２膜は、１ｎｍ以上では誘電体膜として機能せず、上部電極の一部として機能することが先の発明者らの検討により判明した。本発明では、このようなＴｉＯ２膜の形成が、界面反応を抑制し、密着性を向上させ、キャパシタ特性を安定させる働きがあることから、ＴｉＮ電極とＡｌをドープしたＺｒＯ２の界面にＴｉＯ２を設ける構造を採用して各ドープ方法の評価と比較を行った。しかしながら、ＴｉＯ２膜は本発明において必須のものではない。
【００８８】
〔Ａｌドープ法Ａによるキャパシタ・サンプルの形成〕
図２にＡｌドープ法Ａで作製したキャパシタ構造の模式図を示す。ＴｉＮ下部電極上（ＴｉＮ膜厚１０ｎｍ）２０１上に、ＡＬＤ法を用いてＴｉＯ２膜２０２を形成した。
【００８９】
ＴｉソースにはＴｉ（ＣｐＭｅ）（ＮＭｅ２）３（メチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウム、以下「ＴＡＭＣ」と称す）を用いた。分子構造を以下に示す。
【００９０】
【化２】
【００９１】
ＴＡＭＣ自体もＺＡＣと同様にシクロペンタジエニル環を有することで、熱安定性が向上したＴｉソースである。このＴＡＭＣの供給、パージ、反応ガス（Ｏ３）供給、パージを１サイクルとして、５サイクル行った。これによって、およそ０．５ｎｍの第１ＴｉＯ２膜２０２が形成される。
【００９２】
その後、上記と同様にＺＡＣを用いるＡＬＤシーケンスにより第１のＺｒＯ２層２０３を３ｎｍ形成した。
【００９３】
次に、Ａｌドープ法Ａを用いてＡｌをドーピングしたＡｌドープ層２０４を形成した。
【００９４】
Ａｌのドーピングは連続してＡｌドープ法ＡのＡＬＤサイクル回数を０回（Ａｌドーピング無し）〜１０回まで振ってそれぞれのサンプルを作製した。
【００９５】
その後、Ａｌドープ層２０４の上にＺｒＯ２膜のＡＬＤシーケンスを所望の回数実施して、さらに３ｎｍの第２のＺｒＯ２層２０５を成膜した。
【００９６】
また、第２のＺｒＯ２層２０５の上に第２ＴｉＯ２膜２０６を１ｎｍ形成した。方法は第１ＴｉＯ２膜２０２と同様にして、膜厚だけ変更した。
【００９７】
下部の第１ＴｉＯ２膜２０２から上部の第２ＴｉＯ２膜２０６までの成膜は、すべて同一の反応室内で行い、成膜温度２５０℃とした。なお、ＴＭＡ、ＺＡＣ、ＴＡＭＣ共に熱安定性に優れることから、さらに高い温度での成膜も可能である。
【００９８】
その後、上部電極２０７としてＴｉＮを既知のＣＶＤ法で８ｎｍ形成した。続いて、ボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を既知のＬＰ−ＣＶＤ法を用いて４５０℃で１５０ｎｍ形成し、既知のリソグラフフィー技術と、既知のドライエッチング技術で上部電極のパターニングを行った。
【００９９】
その後、ＤＲＡＭプロセスに不可避な熱負荷として、４５０℃で２時間のＨ２処理を行った。
【０１００】
〔Ａｌドープ法Ｂによるキャパシタ・サンプルの形成〕
次に、図２における第１のＺｒＯ２層２０３〜第２のＺｒＯ２層２０５を、図３に示す第１ＺｒＯ２膜３０２〜第２ＺｒＯ２膜３０４に代えたキャパシタサンプルを作製した。
【０１０１】
前記同様にしてＴｉＮ下部電極上（ＴｉＮ膜厚１０ｎｍ）上に、ＡＬＤ法を用いておよそ０．５ｎｍ厚の第１ＴｉＯ２膜を形成した。
【０１０２】
その後、特許文献１、２の方法を用いて、図３に示すような第１のＺｒＯ２層３０２を３ｎｍ形成した。Ｚｒソース（Ｚｒプリカーサ）には、従来のＺｒソースの代表としてＴＥＭＡＺ（Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）：テトラキスエチルメチルアミノジルコニウム）を用いた。
【０１０３】
次に、図６に示したＡｌドープ法Ｂを用いてＡｌドープ層３０３を形成した。
【０１０４】
Ａｌドープ層３０３はＡＬＤサイクル回数を０回（Ａｌドーピング無し）〜１０回まで振ってそれぞれのサンプルを作製した。
【０１０５】
その後、Ａｌドープ層３０３の上に、さらに３ｎｍの第２のＺｒＯ２層３０４を第１のＺｒＯ２層３０２と同様に成膜した。また、第２のＺｒＯ２層３０４の上に、前記同様に第２ＴｉＯ２膜２０６を１ｎｍ形成した。
【０１０６】
第１ＴｉＯ２膜から第２ＴｉＯ２膜までの成膜は、すべて同一の反応室内で行い、成膜温度２５０℃とした。
【０１０７】
その後、上部電極としてＴｉＮを既知のＣＶＤ法で８ｎｍ形成し、ボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を既知のＬＰ−ＣＶＤ法を用いて４５０℃で１５０ｎｍ形成し、既知のリソグラフフィー技術と、既知のドライエッチング技術で上部電極のパターニングを行った。その後、ＤＲＡＭプロセスに不可避な熱負荷として、４５０℃で２時間のＨ２処理を行った。
【０１０８】
〔Ａｌドープ法Ｃによるキャパシタ・サンプルの形成〕
次に、図２における第１のＺｒＯ２層２０３〜第２のＺｒＯ２層２０５を図４に示す第１のＺｒＯ２層４０２〜第２のＺｒＯ２層４０４に代えたキャパシタサンプルを作製した。
【０１０９】
前記同様にしてＴｉＮ下部電極上（ＴｉＮ膜厚１０ｎｍ）上に、ＡＬＤ法を用いておよそ０．５ｎｍ厚の第１ＴｉＯ２膜を形成した。
【０１１０】
その後、Ａｌドープ法Ｂと同様にして、第１のＺｒＯ２層４０２を３ｎｍ厚に形成した。
【０１１１】
次に、Ａｌドープ法Ｃを用いてＡｌドープ層４０３を形成した。Ｚｒソースには、Ａｌドープ法Ｂと同様に従来のＺｒソースの代表としてＴＥＭＡＺを、ＡｌソースにはＴＭＡを用いた。
【０１１２】
Ａｌドープ法ＣにおけるＡＬＤシーケンスは連続してサイクル回数を０回（Ａｌドーピング無し）〜１０回まで振ってそれぞれのサンプルを作製した。
【０１１３】
その後、Ａｌドープ層４０３の上にＡｌドープ法Ｂと同様にして、さらに３ｎｍの第２のＺｒＯ２層４０４を成膜した。
【０１１４】
また、第２のＺｒＯ２層４０４の上に上記と同様にして第２ＴｉＯ２膜を１ｎｍ形成した。第１ＴｉＯ２膜から第２ＴｉＯ２膜までの成膜は、すべて同一の反応室内で行い、成膜温度２５０℃とした。
【０１１５】
その後、上部電極としてＴｉＮを既知のＣＶＤ法で８ｎｍ形成し、ボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を既知のＬＰ−ＣＶＤ法を用いて４５０℃で１５０ｎｍ形成し、既知のリソグラフフィー技術と、既知のドライエッチング技術で上部電極のパターニングを行った。その後、ＤＲＡＭプロセスに不可避な熱負荷として、４５０℃で２時間のＨ２処理を行った。
【０１１６】
図８に、Ａｌドープ法Ａにおけるキャパシタサンプル（Ａｌドープなし：Ａ０，Ａｌドーピングサイクル１回１層：Ａ１−１）と、Ａｌドープ法Ｂにおけるキャパシタサンプル（Ａｌドーピングサイクル１回１層：Ｂ１−１）のＩ−Ｖ特性（リーク電流特性）を示す。同図において、ＺｒＯ２誘電体膜中のＡｌ濃度はＢ１−１＞Ａ１−１＞Ａ０となっており、Ｉ−Ｖ特性もＡｌ濃度に対応してＢ１−１＞Ａ１−１＞Ａ０となっている。一方、ＥＯＴはＡ０の０．６６ｎｍが最低で、Ａ１−１の０．７９ｎｍ、Ｂ１−１の１．０１ｎｍの順となっている。
【０１１７】
図９には、上記のＡｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃで形成したサンプルのＡｌドープ用ＡＬＤサイクルの回数と、ＥＯＴの関係を示す。
【０１１８】
また図１０には上記のＡｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃで形成したサンプルのＡｌドープ用ＡＬＤサイクルの回数と、リーク電流（＋１Ｖの直流バイアス下における）の関係を示す。ここでの各値は、図８に示すようなＩ−Ｖ特性から得られたものである。
【０１１９】
さらに、図１１には、上記のＡｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃで形成したサンプルのリーク電流と、ＥＯＴの関係を示す。
【０１２０】
各サンプルの構造は上下に第１及び第２ＴｉＯ２膜を有することからＴＺＡＺＴ構造（Ａｌドープ無しを除く）と略記する。より具体的には上部電極から下部電極に向かって膜構造を記載すると以下のようになる。
【０１２１】
Ａｌ−ＡＬＤサイクルが「０回」の場合はＴＺＴ構造で、Ｚｒソースが同じなのでＡｌドープ法ＢとＣは同一サンプル、Ａｌドープ法Ａの「０回」はＺｒソースが異なるので、別サンプルである。
【０１２２】
ＴＺＡＺＴ構造は、上部電極ＴｉＮ／第２ＴｉＯ２（１ｎｍ）／第２ＺｒＯ２（３ｎｍ）／Ａｌドープ層（ＡＬＤサイクル１回〜１０回）／第１ＺｒＯ２（３ｎｍ）／第１ＴｉＯ２（ＡＬＤ５回≒０．５ｎｍ）／下部電極ＴｉＮとなる。Ａｌドープ層のＡＬＤサイクル数を１回〜１０回の間（１回、２回、５回、８回、１０回）で変化させている。
【０１２３】
図９から分かるように、ＥＯＴが最も低いのはＡｌをドープしていない、Ａｌ−ＡＬＤサイクル「０回」のサンプル（ＴＺＴ構造のサンプル）である。しかし、このＴＺＴ構造は、図１０ではリーク電流も高くなっており、目標のリーク電流密度１Ｅ−７［Ａ／ｃｍ２＠＋１Ｖ］を超えている。
【０１２４】
図９で、ＴＺＴ（Ａｌドープ無し）の次にＥＯＴが小さいのはＡｌドープ法Ａ（本発明の方法）でＡｌドープＡＬＤサイクルを「１回」にしたサンプル（図２）であり、ＥＯＴが０．８ｎｍを下回っている。これが「２回」になると急激にＥＯＴは増大し、ＥＯＴは０．９５ｎｍ程度になる。その後、今回調べた範囲では１０回までＥＯＴの上昇は緩やかであった。
【０１２５】
Ａｌドープ法Ｂ、Ａｌドープ法Ｃの場合は、「１回」のＡｌドープＡＬＤサイクルで、すでにＥＯＴが１ｎｍ程度まで増大しているのが判る。その後、Ａｌドープ法ＢはＡｌドープのＡＬＤサイクルが２回、５回まではＥＯＴの増加は緩やかであるが、８回、１０回でさらに増大する。
【０１２６】
また、Ａｌドープ法Ｃの場合は８回程度までは緩やかにＥＯＴが上昇するが、１０回ではＥＯＴの上昇の度合いが、Ａｌドープ法Ｂほどではないが強くなってきている。
【０１２７】
特に、図９のＡｌドーピングＡＬＤサイクル数が１のところ（破線枠で囲ったところ）に注目すると、各ドープ法によるＥＯＴ上昇のしかたの違いは、１回のＡｌドープＡＬＤサイクルで吸着するＡｌの量に違いがあることが原因であると考えられる。
【０１２８】
つまり、Ａｌドープ層のＡｌ原子の面密度が、ある閾値を超えると、ＺｒＯ２膜の結晶粒が分断され、サイズ効果によって誘電率が低下すると考えられる。
【０１２９】
その後、ＡｌがＡｌ２Ｏ３として膜を形成するまでは、ほぼ一定のＥＯＴを示し、Ａｌ原子の量がＡｌ２Ｏ３膜として十分な量（Ａｌドープ法Ｂのサイクル回数５回を超えるもの）になるとＥＯＴが上昇し始めると考えられる。
【０１３０】
本発明者らは、今回調べたＡｌドープ法Ａ，Ｂ，ＣのＡｌドープサイクル１回１層と２回１層の水準について、ＩＣＰ−ＭＳ（誘導結合プラズマ質量分析）を用いて、どれだけの面密度でＡｌがドープされているかを測定した。
【０１３１】
表１にその結果を示す。（一部、Ａｌドープ法ＡでプリカーサをＺＡＭＣにしたサンプルも併せて載せておく（ＩＣＰ−ＭＳ分析サンプルＮｏ．７））
【０１３２】
【表１】
【０１３３】
１回当たりのＡｌドープ量については、Ａｌドープ法Ａは、Ａｌドープ法Ｃの約１／３、Ａｌドープ法Ｂの約１／６であることが判る。
【０１３４】
ＥＯＴを０．９ｎｍ以下に保てているのは、Ａｌドープ法ＡのＡｌドープＡＬＤサイクル「１回」のサンプルだけであり、Ａｌドープ法ＡでもＡｌドープＡＬＤサイクル「２回」では、ＥＯＴが１ｎｍに近づいている。このことから、一回のＡＬＤでドープされるＡｌの面密度が７．０Ｅ＋１３以上１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満の範囲であり、１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以上ではＺｒＯ２膜が分断され、すでに述べた「サイズ効果」が現れていると考えられる。
【０１３５】
また、ＺＡＭＣ（すでに述べたＺＡＣより立体障害が大きい）をＺｒソース兼ブロッカーに用いるＡｌドープ法Ａでは、Ａｌドープサイクル「１回１層」のサンプル（ＩＣＰ−ＭＳ分析サンプルＮｏ．７）は、Ａｌの面密度が９．６Ｅ＋１３［ａｔｏｍｓ／ｃｍ２］で、ＥＯＴは０．８０ｎｍであったので、Ａｌの面密度が１．０Ｅ＋１４付近までは「サイズ効果」が現れていないと考えられる。つまり、ＺｒＯ２膜が完全に分断されるか、されないかの境界のＡｌ面密度は、およそ１．０Ｅ＋１４〜１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］にあると考えられる（５００℃の熱負荷の場合）。
【０１３６】
従って、ＡｌドープＡＬＤサイクル「１回」でＺｒＯ２膜を分断しないようにするには、１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満、好ましくは１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下の面密度にすれば、良いことが判った。
【０１３７】
以上の例では、Ａｌドープ層をＺｒＯ２膜の膜厚方向のほぼ中央部に形成したが、これに限定されず、Ａｌドープ層を下部電極よりあるいは上部電極よりとして、第１と第２のＺｒＯ２層の膜厚を非対称にしても良い。但し、少なくとも連続的に成膜されるＺｒＯ２膜の膜厚が０．５ｎｍ以上、より好ましくは１．０ｎｍ以上となることが望ましい。また、第１と第２のＺｒＯ２層の合計膜厚は５〜８ｎｍとなることが好ましい。なお、本明細書では、「第１の誘電体膜」（第１のＺｒＯ２層）はＡｌドープ層に対して下部電極側、「第２の誘電体膜」（第２のＺｒＯ２層）はＡｌドープ層に対して上部電極側に位置する膜を意味する。例えば、以下に示すＡｌドープ層を複数層導入する場合は、２層のＡｌドープ層に挟まれた誘電体膜は、下層Ａｌドープ層の下の「第１の誘電体膜」に対しては、「第２の誘電体膜」であるが、上層Ａｌドープ層の上の「第２の誘電体膜」に対しては、「第１の誘電体膜」となる。
【０１３８】
次に、ＺｒＯ２膜全体の厚さを６ｎｍに保ち、「Ａｌドープ法Ａ」を用いてＺｒＯ２膜の途中に複数回Ａｌドープ層を導入する方法を試みた。
【０１３９】
すなわち、以下の構造のサンプルを作製し、電気特性の評価を行った。（以下では、ＴはＴｉＯ２、ＺはＺｒＯ２、ＡはＡｌドープ層をそれぞれ示す。また、実際にはＡ層を１層導入につき、ＺｒＯ２の成膜も伴うので、全体の膜厚は約０．１ｎｍずつ増加する。）
（Ａ０）ＡｌドープＡＬＤサイクル無し：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（６ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ１）ＡｌドープＡＬＤサイクル１回を１層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（３ｎｍ）／Ａ／Ｚ（３ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ２）ＡｌドープＡＬＤサイクル１回を２層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（２ｎｍ）／Ａ／Ｚ（２ｎｍ）／Ａ／Ｚ（２ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ３）ＡｌドープＡＬＤサイクル１回を３層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（１．５ｎｍ）／Ａ／Ｚ（１．５ｎｍ）／Ａ／Ｚ（１．５ｎｍ）／Ａ／Ｚ（１．５ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ４）ＡｌドープＡＬＤサイクル１回を４層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
以下、同様にしてＡｌドープ層が６層（Ａ６）のサンプルまでを作製した。
【０１４０】
図１２に、Ａｌドープ層数とそのときのＡｌ濃度（金属原子ＺｒとＡｌの合計に対するＡｌ原子数比（Ａｌ／（Ａｌ＋Ｚｒ）[原子％]）をプロットしたものを示す。ほぼリニアな関係を有しているのが判る。
【０１４１】
図１３には、横軸に図１２で求めたＡｌの濃度を、縦軸にＥＯＴとしてプロットしたものを示す。２原子％くらいまでは緩やかなＥＯＴの増加を示すが、２原子％を超えると、急にＥＯＴの増加が大きくなるのが判る。このデータから、Ａｌドープ層１層当たりのＡｌ原子の面密度を１Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満にしても、２原子％を超えると、ＺｒＯ２膜の結晶粒の成長が抑制され始めると考えられる。
【０１４２】
図１４には、リーク電流とＡｌの濃度の関係を示す。Ａｌの濃度の増加に伴い、リーク電流が減少するのがわかる。
【０１４３】
図１５にはリーク電流とＥＯＴの関係を示す。図１５中、破線の丸で囲んだ部分は図１１において破線の丸で囲んだ部分（Ａｌドープ法Ｂ及びＣで達成可能な範囲）を示し、Ａ０〜Ａ６は上記のサンプル番号（数字は層数）、括弧内はＡｌ濃度（原子％）を示す。本発明の技術を用いることで、従来技術よりも小さなＥＯＴで同等のリーク電流を達成できることがわかる。
【０１４４】
また、上記の例では、従来技術との比較対象のために、ＡＬＤ成膜温度を同じ２５０℃で実施しているが、本発明で使用するＺｒソース兼ブロッカーのＺＡＣ及びＺＡＭＣでは、より高い温度でも安定して成膜が可能であることから、さらに小さなＥＯＴを得ることができる。
【０１４５】
本発明のほかの実施例（立体構造キャパシタへの適用）
本実施例では、本発明の方法を用いてアスペクト比２０以上の立体構造のキャパシタに適用した半導体装置について図１６〜１８を用いて説明する。
【０１４６】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１６の断面模式図を用いて説明する。
【０１４７】
ｐ型シリコン基板１２０１にｎウエル１２０２が形成され、その内部に第一のｐウエル１２０３が形成されている。また、ｎウエル１２０２以外の領域に第二のｐウエル１２０４が形成され、素子分離領域１２０５で第一のｐウエル１２０３と分離されている。第一のｐウエル１２０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル１２０４は周辺回路領域を各々便宜的に示している。
【０１４８】
第一のｐウエル１２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ１２０６及び１２０７が形成されている。トランジスタ１２０６は、ドレイン１２０８、ソース１２０９とゲート絶縁膜１２１０を介してゲート電極１２１１で構成されている。ゲート電極１２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ１２０７は、ソース１２０９を共通としドレイン１２１２、ゲート絶縁膜１２１０を介してゲート電極１２１１で各々構成されている。トランジスタは第一の層間絶縁膜１２１３で被覆されている。
【０１４９】
ソース１２０９に接続するように第一の層間絶縁膜１２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン１２１４で充填している。多結晶シリコン１２１４の表面には、金属シリサイド１２１５が設けられている。金属シリサイド１２１５に接続するように窒化タングステン及びタングステンからなるビット線１２１６が設けられている。ビット線１２１６は第二の層間絶縁膜１２１９で被覆されている。
【０１５０】
トランジスタのドレイン１２０８及び１２１２に接続するように第一の層間絶縁膜１２１３及び第二の層間絶縁膜１２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ１２２０が形成されている。シリコンプラグ１２２０の上部には金属からなる導体プラグ１２２１が設けられている。
【０１５１】
導体プラグ１２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜１２２２ａ、第四の層間絶縁膜１２２２ｂが第二の層間絶縁膜１２１９上に積層して設けられる。第四の層間絶縁膜１２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極１２２３を形成した後、メモリセル領域の第四の層間絶縁膜１２２２ｂは除去されている。誘電体膜１２２４が下部電極１２２３の内壁及び第四の層間絶縁膜１２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極１２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極１２２３の上端部側面の一部には、支持膜１２２２ｃが設けられている。支持膜１２２２ｃは隣接する複数の下部電極の一部を接続するように設けれており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜１２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜１２２４及び上部電極１２２５が設けられている。図１６には１３０１と１３０２の二つのキャパシタが示されている。下部電極１２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜１２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜１２２４及び上部電極１２２５の詳細な構成については後述する製造工程で説明する。
【０１５２】
一方、第二のｐウエル１２０４には周辺回路を構成するトランジスタがソース１２０９、ドレイン１２１２、ゲート絶縁膜１２１０、ゲート電極１２１１からなって設けられている。ドレイン１２１２に接続するように、第一の層間絶縁膜１２１３の所定の領域に設けられたコンタクト孔を金属シリサイド１２１６及びタングステン１２１７で充填している。タングステン１２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層１２１８が設けられている。該第一の配線層１２１８の一部は、第二の層間絶縁膜１２１９、第三の層間絶縁膜１２２２ａ、第四の層間絶縁膜１２２２ｂ及び第五の層間絶縁膜１２２６を貫通して設けられる金属ビアプラグ１２２７を介してアルミニウム又は銅からなる第二の配線層１２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極１２２５は、一部の領域で周辺回路領域に引き出し配線１２２８として引き出され、第五の層間絶縁膜１２２６の所定の領域に形成された金属プラグ１２２９を介して、アルミニウム又は銅からなる第二の配線層１２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１５３】
図１７は、図１６の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図１７のＹ−Ｙで示した線分領域は、図１６のＸ−Ｘ線分領域に相当している。個々の下部電極１２２３の外側の全領域を覆う支持膜１２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口１２３１が設けられている。個々の下部電極１２２３は、その外周の一部がいずれかの開口１２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図１７ではキャパシタ１３０１と１３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口１２３１が設けられている例を示している。したがって、図１６においても、図１７に対応してキャパシタ１３０１の上部、１３０２の上部、及び１３０１と１３０２の間の上部には支持膜が設けられていない構成となっている。
【０１５４】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【０１５５】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図１８に、図１６に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板１２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１５６】
まず、図１８−１に示すように、単結晶シリコンからなる半導体基板１２０１上に第二の層間絶縁膜１２１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル１２２１ａ及びメタル１２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル１２２１ａ及びメタル１２２１ｂを除去して、導体プラグ１２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜１２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜１２２２ｂ及び窒化シリコン膜からなる支持膜１２２２ｃを全面に積層形成した。
【０１５７】
次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜１２２２ｃ、第四の層間絶縁膜１２２２ｂ及び第三の層間絶縁膜１２２２ａにシリンダホール１２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ１２２１の上面が露出する。
【０１５８】
次に、工程（ｃ）に示すように、シリンダホール１２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜１２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３をソースとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記ソースを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜１２２３ａを形成することにより、新たなシリンダホール１２３２ａが形成される。ＴｉＮの膜厚はホールの側壁部で実際の膜厚が５ｎｍ〜１５ｎｍになるようにして用いられる。
【０１５９】
次に、工程（ｄ）に示すように、シリンダホール１２３２ａを埋設するように、シリコン酸化膜などの保護膜１２３４を全面に形成した。その後、ＣＭＰ法により支持膜１２２２ｃの上面に形成されている保護膜１２３４及びＴｉＮ膜１２２３ａを除去して下部電極１２２３を形成した。
【０１６０】
次に、図１８−２に示すように、支持膜１２２２ｃに開口１２３１を形成した（工程（ｅ））。図１７の平面図に示したように、開口１２３１のパターンは、下部電極の内側に残存している保護膜１２３４の一部と、下部電極１２２３の一部と、第四の層間絶縁膜１２２２ｂの一部とに跨るように形成する。したがって、開口１２３１を形成するドライエッチングでは、第四の層間絶縁膜１２２２ｂ上に形成されている支持膜１２２２ｃの他、保護膜１２３４及び下部電極１２２３も上端の一部が除去される。
【０１６１】
次に、工程（ｆ）に示すように、開口１２３１内に露出した第四の層間絶縁膜１２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜１２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜１２２２ｂ及び保護膜１２３４は全て除去される。溶液エッチングなので開口１２３１の直下のみならず、支持膜１２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極１２２３と下部電極１２２３を支持する支持膜１２２２ｃが中空状態で残存し、下部電極１２２３表面が露出している。
【０１６２】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜１２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜１２１９がエッチングされるのを防止している。
【０１６３】
次に、工程（ｇ）に示すように、誘電体膜１２２４を形成した。誘電体膜１２２４は、上記の本発明に係るＡｌドープ法Ａのキャパシタ・サンプル作製と同様に、下部電極側から、第１ＴｉＯ２膜、第１のＺｒＯ２層、Ａｌドープ層（ＺＡＣを用いたＡｌドーピングＡＬＤシーケンスを１サイクル）、第２のＺｒＯ２層とし、さらに第２ＴｉＯ２膜１２２５ａを形成した。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜１２２４及び第２のＴｉＯ２膜１２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。第２ＴｉＯ２膜１２２５ａはＡＬＤ法の成膜段階では非晶質となっているが、後工程で加熱されることで結晶化して多結晶質となり導体として機能する。したがって、後工程の熱処理後は第１の上部電極ということができる。なお、誘電体膜１２２４としては、この例に限定されず、第１ＴｉＯ２膜を設けずに第１のＺｒＯ２層を下部電極上に形成したもの、あるいはＡｌドープ層を複数層設けたもの（Ａｌ濃度０．５〜２原子％の範囲）でもよく、さらには、第２ＴｉＯ２膜１２２５ａを省略しても良い。
【０１６４】
次に、工程（ｈ）に示すように、第２の上部電極１２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ４とＮＨ３をソースとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第２ＴｉＯ２膜１２２５ａ表面のいずれの部位にも形成することができる。
【０１６５】
ＡＬＤ法で形成した誘電体膜は、さらに第二の上部電極２２５ｂを４５０℃で形成する段階で緻密化され、誘電率が低下した誘電体膜１２２４となる。
【０１６６】
次に、図１８−３に示すように、第三の上部電極１２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第二の上部電極１２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレート電極１２２５ｄとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１６７】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）をソースとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。
【０１６８】
第三の上部電極１２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第四の上部電極１２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成することができる。第一の上部電極（第２ＴｉＯ２膜１２２５ａ）から第四の上部電極１２２５ｄまでを併せて、図１６の上部電極１２２５という。以下、図１６に示したように、第五の層間絶縁膜１２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体装置を製造する。
【０１６９】
なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、立体構造であっても構造補強が不要な場合には、上記のＢ−ＳｉＧｅの形成工程は不要となる。
【０１７０】
以上のようにして、Ｆ３２ｎｍレベルの円筒状のキャパシタを試作し、円筒高さ１８００ｎｍ、下部電極外径５３ｎｍ、アスペクト比３４のキャパシタで容量２０ｆＦ／ｃｅｌｌのキャパシタを得た。
【０１７１】
このとき、ＡｌドープされたＺｒＯ２膜のカバレジは９５％程度であることがＴＥＭ観察によって確認された。
【０１７２】
＜＜ＴｉＯ２誘電体膜へのＡｌドーピング＞＞
本発明の技術を用いることで、ＡｌをドープしたＺｒＯ２膜で、ＥＯＴ約０．８ｎｍ誘電体膜が得られるようになった。
【０１７３】
しかし、Ｆ３０ｎｍ以降のＤＲＡＭには、さらに小さなＥＯＴの誘電体膜が望まれている。その誘電体の候補としてルチル結晶相を有するＴｉＯ２膜を用いる検討がなされている。
【０１７４】
ＴｉＯ２はアナターゼ、ルチル、ブルカイトなど複数の結晶構造をとることができるが、その中で、最も誘電率の高い結晶構造がルチル構造である。
【０１７５】
また、ＴｉＯ２は、ＴｉＮ電極と組み合わせてキャパシタの誘電体膜に用いる場合、充分なバンドオフセットが採れず（ショットキーバリアが小さく）、ショットキー電流でリーキーな特性になってしまう。
【０１７６】
そこで、仕事関数が大きく（バンドオフセットが十分に採れ）、なおかつ電極自体にルチル化する為のテンプレート機能を有するような材料として、ＲｕＯ２等が期待されている。
【０１７７】
また、誘電体のＴｉＯ２膜にＡｌを添加する方法は、ＺｒＯ２同様に耐熱性や、リークを減らすのに有効であることが判っている。
【０１７８】
図１９に、ＴｉＯ２を誘電体膜として用いるキャパシタ構造の模式断面図を示す。下部電極２１０１には、ＲｕＯ２等を表面層として含む材料を用いることができ、ここでは、ＲｕＯ２膜を用いた。その上に、第１の誘電体膜として第１のＴｉＯ２層２１０２、Ａｌドープ層２１０３、第２の誘電体膜として第２のＴｉＯ２層２１０４をＡＬＤ法で順次形成し、第２のＴｉＯ２層２１０４上に上部電極２１０５、ここでは下部電極と同様にＲｕＯ２膜を用いて形成した。下部電極としては他の導電材料上にＲｕＯ２等を積層した積層膜としても良い。ＲｕＯ２等もカバレジのよいＣＶＤ法やＡＬＤ法で形成することができる。
【０１７９】
従来の技術（Ａｌドープ法Ｂ又はＣ）を適用してＡｌをドーピングすると、ＺｒＯ２膜のときと同様に結晶粒が分断されるだけでなく、下部電極のルチル化テンプレート機能がＡｌドープ層で終端され、その上に成長するＴｉＯ２はアナターゼになりやすいことが判った。
【０１８０】
本発明の方法を適用すれば、ＴｉＯ２の結晶粒を分断することなくＡｌをドーピング可能なので、Ａｌドープ層２１０３より上の第２のＴｉＯ２層２１０４もテンプレート機能によりルチル構造を取り、より小さなＥＯＴを得ながら、ＴｉＯ２膜の耐熱性を向上させ、リーク電流を抑制することができるようになる。
【０１８１】
このとき、ＴｉＯ２形成用のＴｉソースには、先のＴＺＡＺＴ構造を形成する際に用いたＴＡＭＣを用い、ＡｌソースにはＴＭＡを用いた。
【０１８２】
ＴＡＭＣにも、ＺＡＣやＺＡＭＣと同様に自己組織的に配向吸着し、シクロペンタジエン環でＴＭＡをブロックするので、ＺｒＯ２膜にＡｌをドープする場合と同様にＡｌドープ層のＡｌの原子密度をＡＬＤサイクル１回の場合、９．８Ｅ＋１３［ａｔｏｍｓ／ｃｍ２］程度に抑制することができる。
【０１８３】
Ａｌドープ層２１０３は、ＺｒＯ２誘電体膜の場合と同様に複数層導入し、Ａｌ濃度としてＡｌ／（Ａｌ＋Ｔｉ）で表される原子数比で０．５〜２．０原子％の範囲とすることができるが、導入する層数及びＡｌ濃度は、下部電極のルチル化テンプレート機能を損なわない範囲で適宜選択される。
【０１８４】
ルチル構造のＴｉＯ２膜の場合、誘電率を正方晶ＺｒＯ２の３０〜４５程度に対して、６０〜８０程度まで向上できることから、ＥＯＴはＺｒＯ２膜の場合よりさらに小さくすることができる。この結果、Ｆ３０ｎｍ以降のＤＲＡＭへの適用が可能となる。
【符号の説明】
【０１８５】
１０１、２０１ 下部電極（ＴｉＮ）
２０２ 第１ＴｉＯ２膜
１０２、２０３ 第１のＺｒＯ２層
１０３，２０４ Ａｌドープ層
１０４，２０５ 第２のＺｒＯ２層
２０６ 第２ＴｉＯ２膜
１０５，２０７ 上部電極（ＴｉＮ）
２１０１ 下部電極（ＲｕＯ２）
２１０２ 第１のＴｉＯ２層
２１０３ Ａｌドープ層
２１０４ 第２のＴｉＯ２層
２１０５ 上部電極（ＲｕＯ２）
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、キャパシタを有する半導体装置、特に、キャパシタに用いられる誘電体膜及びその製造方法に関する。また、本発明は、不純物の低濃度導入に適した新規な原子層堆積法（ＡＬＤ法）に関する。
【背景技術】
【０００２】
現在、用いられているＤＲＡＭ用キャパシタの誘電体材料の一つに酸化ジルコニウム（ＺｒＯ２）がある。
【０００３】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００４】
そこで、熱安定性を付加するさまざまな試みが成されており、ＺＡＺ構造（ＴｉＮ／ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２／ＴｉＮ、ＺＡＺのＺはＺｒＯ２層、ＡはＡｌ２Ｏ３層をそれぞれ意味する。）や、Ａｌ２Ｏ３とＺｒＯ２の膜を複数回積層した構造を有するもの等がある。
【０００５】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ２Ｏ３）を組み合わせることで、所望の特性を得ようとするものである。
【０００６】
例えば、特開２００６−１３５３３９号公報（特許文献１）には、フィーチャーサイズ（Ｆ値：最小パターンピッチの１／２）が７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【０００７】
その薄膜形成には、ＡＬＤ法が用いられており、Ｚｒソースには、ＺｒＣｌ４、Ｚｒ［Ｎ（ＣＨ３）Ｃ２Ｈ５］４、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｔｄ）及びＺｒ（ＯｔＢｕ）４が、また、Ａｌソースには、Ａｌ（ＣＨ３）３、Ａｌ（Ｃ２Ｈ５）３が開示されている。
【０００８】
ＺｒＯ２薄膜を得るＡＬＤ法では、Ｚｒソースを基板表面に吸着させた後、Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出し、Ｏ３等の反応ガスで酸化させ、未反応の反応ガスを前記と同様のパージガスでパージするというステップを所望の回数繰り返してなされる。
【０００９】
また、Ａｌ２Ｏ３薄膜を得るには、同様にＡｌソースを基板表面に吸着させた後、Ｎ２、Ａｒなどのパージガスによって未吸着のＡｌソースを反応室から排出し、Ｏ３等の反応ガスで酸化させ、未反応の反応ガスをパージするステップを所望の回数繰り返してなされる。
【００１０】
また、特開２００７−７３９２６号公報（特許文献２）には、「少なくとも２５の比誘電率を有する第１誘電膜と、該第１誘電膜よりも結晶化率が低い物質を用いて前記第１誘電膜の上に形成された第２誘電膜と、前記第１誘電膜と同じ物質を用いて前記第２誘電膜の上に形成された第３誘電膜とを備えることを特徴とする誘電膜」が開示されており、結晶化したＺｒＯ２の間に、非晶質のＡｌ２Ｏ３が存在する構造が、これに対応することが示されている。
【００１１】
ＺｒＯ２膜やＡｌ２Ｏ３膜の成膜には特許文献１と同様のＡＬＤ法が用いられ、Ｚｒソースとして、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｈｄ）、Ｚｒ（ＯｔＢｕ）４及びＺｒ（ＯｔＢｕ）（Ｃ２Ｈ５ＣＨ３）３が、Ａｌソースには、トリメチルアルミニウム（ＴＭＡ：Ａｌ（ＣＨ３）３）、Ａｌ（Ｃ２Ｈ５）が、開示されている。
【００１２】
また、特開２００７−２８１４０７号公報（特許文献３）では、誘電率の高い正方晶系構造のＺｒＯ２を得る為に、ＡＬＤのシーケンスにＥＸＴＲＡ Ｏ３ステップを追加することや、基板温度２５０℃〜３５０℃にすること、酸化剤のＯ３濃度を１５０ｇ／ｍ３以上に制御すること、等が示されている。
【００１３】
ここでの、Ｚｒソースとしては、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｈｄ）、及び、Ｚｒ（ＯｔＢｕ）４が開示されている。
【００１４】
また、特開２００７−１５０２４２号公報（特許文献４）には、ＡＬＤ法でジルコニウム、アルミニウム及び酸素がそれぞれ、所定のモル分率ｘ、ｙ、ｚ、を有して混合された、ＺｒｘＡｌｙＯｚ膜を有するキャパシタの製造方法が示されており、前記ＺｒｘＡｌｙＯｚ誘電膜において、前記モル分率ｘ、ｙ、及びｚの合計が１であり、前記モル分率ｘを前記モル分率ｙで除した値が１〜１０の範囲の値（０．０９１≦ｙ／（ｘ＋ｙ）≦０．５０すなわちＡｌ／（Ａｌ＋Ｚｒ）で表される原子数比が約９原子％から５０原子％の範囲）であることが開示されている。
【００１５】
また、前記ＺｒｘＡｌｙＯｚ誘電膜を形成する前記ステップが、
Ｚｒソースを導入して、前記下部電極に吸着させるステップと、
第１のパージガスを供給して未吸着の前記Ｚｒソースを除去するステップと、
Ａｌソースを導入して、前記下部電極上に吸着された前記Ｚｒソース上に吸着させるステップと、
第２のパージガスを供給して未吸着の前記Ａｌソースを除去するステップと、
反応ガスを供給し、前記下部電極上に吸着された前記Ｚｒソース及びＡｌソースと反応させて前記ＺｒｘＡｌｙＯｚ誘電膜を形成するステップと、
第３のパージガスを供給して未反応の前記反応ガスを除去するステップと、を含むことが開示されている。
【００１６】
Ｚｒソースとして、ＺｒＣｌ４、Ｚｒ［Ｎ（ＣＨ３）Ｃ２Ｈ５］４、Ｚｒ（Ｏ−ｔＢｕ）４、Ｚｒ［Ｎ（ＣＨ３）２］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）（ＣＨ３）］４、Ｚｒ［Ｎ（Ｃ２Ｈ５）２］］４、Ｚｒ（ｔｍｈｄ）４、Ｚｒ（ＯｉＣ３Ｈ７）３（ｔｍｔｄ）、Ｚｒ（ＯｔＢｕ）４が開示されている。
【００１７】
なお、特許文献４には、得られた誘電体膜が結晶なのか非晶質なのか言及されていない。また、具体的にどのようにして指定された範囲にモル分率を制御するのかは開示されていない。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００６−１３５３３９号公報
【特許文献２】特開２００７−７３９２６号公報
【特許文献３】特開２００７−２８１４０７号公報
【特許文献４】特開２００７−１５０２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
ＤＲＡＭは１ｂｉｔを一つのトランジスタと一つのキャパシタから構成される単位セルに記憶する。ビット数の増大に伴って、単位セルあたりの占有面積をさらに小さく、微細化する傾向が進み、現在では、Ｆ値が４０ｎｍ以降のＤＲＡＭになり、単位セルあたりの占有面積がさらに小さくなってきている。
【００２０】
キャパシタの蓄積容量は一定量（２０ｆＦ〜２５ｆＦ）を必要とするので、単位セルあたりの占有面積が小さくなったとしても、一定量以上の蓄積容量を確保しなければならない。そのため、電極面積の拡大を目的にキャパシタの立体化が進み、基板の垂直方向に電極を高くそびえ立たせるために、その構造のアスペクト比（縦横比）が３０を超えて大きくなってきている。
【００２１】
しかしながら、Ｆ値が４０ｎｍ以降のＤＲＡＭ用キャパシタにおいて、一回のドライエッチングで可能な加工技術の限界は、今のところアスペクト比３５であると考えられている。
【００２２】
そのため、必要なキャパシタの蓄積容量を得るには、キャパシタのリーク電流を従来と同等（１Ｅ−７Ａ／ｃｍ２以下）に保ちつつ、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：キャパシタの単位面積当たりの容量を等価な酸化シリコンの膜厚に換算した値）を従来よりもさらに小さく（０．９ｎｍ以下）することが求められている。
【００２３】
このように、立体構造の電極に対して形成する誘電体膜に小さなＥＯＴと小さなリーク電流を実現するには、誘電率が高く、カバレジが良く、かつ熱安定性が充分な容量膜（誘電体膜）が必要であるが、これらの項目は実は相互にトレードオフの関係を有している。
【００２４】
１）誘電率とカバレジのトレードオフ
例えば、非晶質のＺｒＯ２膜の誘電率は低いので、誘電率の高い容量膜を得るには結晶化したＺｒＯ２膜を得る必要がある。特に、誘電率の高い正方晶を含むようなＺｒＯ２膜を得るには、特許文献３で示されているように比較的高い温度で成膜する必要がある。
【００２５】
ところが、特許文献１〜４で開示されているＺｒソースでは、正方晶が得られるような高温で成膜すると、熱により自己分解が進み、カバレジが悪くなる。その結果、アスペクト比２０以上の立体構造には対応出来ないことが、本発明者らの検討によって判明した。
【００２６】
他の条件が同じであるとすると、リーク電流は誘電体膜の最も薄い部分で決まるため、カバレジの悪化は膜厚の不均一を誘発し、その分だけ誘電体膜の膜厚を全体に底上げしなければならない。結果としてＥＯＴを小さく出来ないことから、誘電率とカバレジの両立は困難である。
【００２７】
２）熱安定性と誘電率のトレードオフ
また、必要な熱安定性を実現するには、不純物として導入するＡｌ量の設定とその量の制御が重要である。Ａｌ量が多すぎると誘電率の高い膜が得られず、逆にＡｌ量が少なすぎると、充分な熱安定性が得られないからである。
【００２８】
本発明者らが、追試したところ、特許文献４に示されるＡｌの濃度範囲では、熱安定性は充分であるものの、ＺｒＯ２膜の結晶化が困難で、Ｆ値４０ｎｍ以降のデバイスに対応できるような小さなＥＯＴは得られないことが判った。
【００２９】
さらに、Ａｌ量は誘電体膜全体における平均濃度だけでなく、局所的な密度も重要である。これは、比較的均一に不純物を母材に分散できるＰＶＤ法やＣＶＤ法とは異なり、ＡＬＤ法による不純物の添加には、高温によって不純物が母材中を拡散しない限りは、その成膜方法に由来して膜厚方向に不純物の濃淡が形成されるのが一般的である。しかしながら、高温での成膜では、上記１）で説明したように、カバレジが悪化してしまう。
【００３０】
一方、結晶化した誘電体膜には一般に「サイズ効果」と言われる現象があり、膜厚が小さくなるほど、誘電率が下がる傾向がある。この現象は、酸化ジルコニウムの場合には約６ｎｍよりも薄い物理膜厚において顕著になる。
【００３１】
例えば、ＺｒＯ２をＡＬＤ法で形成し、成膜途中にＡｌ２Ｏ３を同じくＡＬＤ法で形成した場合、Ａｌ２Ｏ３の面密度がある値よりも高いと、ＺｒＯ２は、結晶化する際にＡｌ２Ｏ３の層を超えられず、Ａｌ２Ｏ３の層を境界にして上下にＺｒＯ２の結晶粒が分断され、ＺｒＯ２の膜自体がＡｌ２Ｏ３層を境に上下別の層として分断される。その結果、合計膜厚では６ｎｍ以上の膜厚であっても、Ａｌ２Ｏ３層で分断されたそれぞれのＺｒＯ２膜の誘電率は「サイズ効果」によって小さくなり、全体的な誘電体膜のＥＯＴを小さく出来ない。
【００３２】
従来技術で開示されているＺｒソースとＡｌソースであるＴＭＡの組み合わせでは、特許文献２のＡｌ２Ｏ３層をＡＬＤ１サイクルにしたＡｌドープでも、ＺｒＯ２膜の分断を抑制することが出来ないことが、本発明者らの検討で判った。
【００３３】
さらに従来技術で開示されているＺｒソースを用いて、特許文献４に開示されているＺｒｘＡｌｙＯｚ膜のＡＬＤの１サイクルを抜き出してＡｌのドープに用いたが、やはりＺｒＯ２膜の分断を抑制することが出来なかった。
【００３４】
このように、従来技術のシーケンスと従来のＺｒソースとＡｌソースの組み合わせでは、ＺＡＺ構造においてＺｒＯ２膜の分断を回避できない。
【００３５】
従って、小さなＥＯＴを得るには、ＺｒＯ２膜をＡｌドープ層で分断しないようにできる「ＡＬＤ１サイクル当たりのＡｌの面密度」の量を明らかにする必要があり、なおかつ、その量を実現する手段を見出さなければならない。
【００３６】
３）本発明が解決しようとする課題の要約
このように、アスペクト比２０以上の立体構造のキャパシタの下部電極上に、誘電率を高くできるような高温（２４０℃〜３００℃）のプロセス条件下でカバレジ良く成膜可能であり、なおかつ、適切な量のＡｌを精度良く添加して、ＺｒＯ２の結晶がＡｌを添加した層で分断されないようにしなければならず、それらを同時に満たす為の具体的な方法を見つけることが重要な技術課題となる。
【課題を解決するための手段】
【００３７】
以上説明した課題を解決する為に、本発明では、以下の手段を採用する。
（１）Ａｌを添加した誘電体膜（Ａｌ以外の金属原子Ｍを含む）の成膜を比較的高温（２４０℃〜３００℃）のＡＬＤ法で行い、かつ熱安定性を向上させる為に添加するＡｌの濃度（Ａｌ／（Ａｌ＋Ｍ））を０．２から２原子％の範囲に設定する。
（２）Ａｌを添加する為に行うＡＬＤの１サイクルにおいて、Ａｌ原子の面密度を１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満、好ましくは１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下に制御する。
（３）上記（２）の面密度を実現するために、通常のＡＬＤによる誘電体膜成膜と、吸着サイト・ブロッキングＡＬＤ法によるＡｌ添加の組み合わせを採用する。
（４）吸着サイト・ブロッキングＡＬＤ法は、対象とする材料（例えば本発明に係る誘電体膜の場合は不純物としてのＡｌ）のソース（プリカーサ）の吸着サイトを他の分子（ブロッカー）によってあらかじめブロックすることにより、対象とする材料のＡＬＤサイクル１回当たりの面密度を抑制するように制御する。
【００３８】
すなわち、本発明の一実施形態によれば、
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置であって、
誘電体膜は、膜中に少なくとも１層のＡｌドープ層を有し、
該Ａｌドープ層の１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である半導体装置が提供される。
【００３９】
また、本発明の別の実施形態によれば、
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置の製造方法であって、
下部電極上に原子層堆積法により誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜は同じ材料で構成される第１及び第２の誘電体膜と、前記第１及び第２の誘電体膜の間に挟まれたＡｌドープ層を有し、
前記Ａｌドープ層の形成は、
（１）Ａｌプリカーサと親和性の小さい基を分子内に有するブロッカー分子を含む第２のガス導入し、前記ブロッカー分子を第１の誘電体膜上に吸着させるステップと、
（２）前記第２のガスをパージするステップと、
（３）前記ブロッカー分子が吸着していない前記第１の誘電体膜上の吸着サイトに前記Ａｌプリカーサを含む第１の原料ガスを吸着させるステップと、
（４）前記第１の原料ガスをパージするステップと、
（５）反応ガスを供給し、前記第１の誘電体膜上に吸着された前記ブロッカー分子、及びＡｌプリカーサと反応させて、少なくともＡｌプリカーサ中のＡｌ原子を酸化するステップと、
（６）未反応の前記反応ガス及び副生物をパージするステップ
をこの順で含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００４０】
本発明によれば、誘電体膜が分断されないＡｌドープ層における面密度を有し、サイズ効果の影響を抑え、また、結晶性の良好な誘電体膜を形成することができる。
【００４１】
また、本発明の製造方法によれば、上記面密度を達成することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係るキャパシタ構造を示す模式断面図である。
【図２】本発明の別の実施形態に係るキャパシタ構造を示す模式断面図である。
【図３】従来例（Ａｌドープ法Ｂ）のキャパシタ構造を示す模式断面図である。
【図４】別の従来例（Ａｌドープ法Ｃ）のキャパシタ構造を示す模式断面図である。
【図５−１】本発明の一実施形態に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図５−２】本発明の一実施形態に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図６】従来例（Ａｌドープ法Ｂ）に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図７】別の従来例（Ａｌドープ法Ｃ）に係るＡｌドープ層の製造工程を示す製造フロー及びそのときの表面状態の推移を模式的に示す図である。
【図８】製造したキャパシタ・サンプルのＩ−Ｖ特性を示すグラフである。
【図９】製造したキャパシタ・サンプルのＡｌドーピング１層当たりのＡＬＤサイクル数とＥＯＴとの関係を示すグラフである。
【図１０】製造したキャパシタ・サンプルのＡｌドーピング１層当たりのＡＬＤサイクル数とリーク電流特性との関係を示すグラフである。
【図１１】製造したキャパシタ・サンプルのＥＯＴとリーク電流特性との関係を示すグラフである。
【図１２】Ａｌドープ層数とＡｌ濃度との関係を示すグラフである。
【図１３】Ａｌ濃度とＥＯＴとの関係を示すグラフである。
【図１４】Ａｌ濃度とリーク電流特性との関係を示すグラフである。
【図１５】Ａｌ濃度によるＥＯＴとリーク電流特性との関係を示すグラフである。
【図１６】本発明に係る半導体装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図１７】図１６のＸ−Ｘで示した位置の平面図である。
【図１８−１】図１６のキャパシタの製造工程を示す工程断面図である。
【図１８−２】図１６のキャパシタの製造工程を示す工程断面図である。
【図１８−３】図１６のキャパシタの製造工程を示す工程断面図である。
【図１９】本発明のさらに別の実施形態に係るキャパシタ構造を示す模式断面図である。
【発明を実施するための形態】
【００４３】
以下では、従来の技術との比較を行いながら、本発明の実施形態例を説明する。
【００４４】
先ずは、比較対象となる２つの従来技術「Ａｌドープ法Ｂ」と「Ａｌドープ法Ｃ」について説明する。
【００４５】
＜Ａｌドープ法Ｂ（従来技術）＞
最初に挙げるのは、従来技術の延長であり、特許文献１や２に示されている方法に基づいている。これを以下では便宜的に「Ａｌドープ法Ｂ」と呼ぶ。
【００４６】
Ａｌドープ法Ｂはドープと言うよりも、ＺｒＯ２膜とＡｌ２Ｏ３膜の積層構造のイメージに近い。すなわち、ＺｒＯ２膜を得るには、（１）Ｚｒソースを導入し、下地表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出する工程、（３）Ｏ３等の反応ガスでＺｒソースを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。
【００４７】
また、Ａｌ２Ｏ３膜を得るには、同様に（１）Ａｌソースを導入し、下地表面に吸着させるステップと、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＡｌソースを反応室から排出するステップと、（３）Ｏ３等の反応ガスでＡｌソースを酸化するステップと、（４）未反応の反応ガスをパージするステップを所望の回数繰り返してなされる。
【００４８】
特許文献１、２に開示されているＺｒＯ２膜の間にＡｌ２Ｏ３膜を挟み込んだＺＡＺ構造において、特許文献１のＺＡＺ構造では、ＺｒＯ２膜の厚さを１層あたり０．５ｎｍ〜５．０ｎｍ、Ａｌ２Ｏ３膜は０．５ｎｍ〜１．５ｎｍにすることが、また、特許文献２のＺＡＺ構造では、結晶化したＺｒＯ２膜の膜厚を、３．５ｎｍ〜４．５ｎｍに、Ａｌ２Ｏ３（非晶質膜）の厚さを０．１ｎｍから１ｎｍ、全誘電体膜の厚さを７〜１０ｎｍにすることが開示されている。
【００４９】
図３にＡｌドープ法Ｂで形成されるキャパシタの断面模式図を示す。同図において、３０１は下部電極、３０２は第１のＺｒＯ２層、３０３はＡｌドープ層（Ａｌ２Ｏ３膜）、３０４は第２のＺｒＯ２層、３０５は上部電極を示す。
【００５０】
図６に「Ａｌドープ法Ｂ」で、ＺｒＯ２膜中にＡｌのドーピング用のＡＬＤサイクル（Ａｌドープ層３０３成膜のＡＬＤサイクル）を例として１回だけ行った場合の製造フローと、そのときの表面状態の推移を模式的に示す。同図に示すように、第１のＺｒＯ２層３０２と第２のＺｒＯ２層３０４は、Ａｌドープ層３０３により分断されている。
【００５１】
＜Ａｌドープ法Ｃ（従来技術）＞
次に挙げるのは、特許文献１、２に示される方法と、特許文献４に示される方法の一部と、従来のソースとを組み合わせたようなシーケンスである。これを以下では、便宜的に「Ａｌドープ法Ｃ」と呼ぶ。
【００５２】
「Ａｌドープ法Ｃ」はＡｌドーピングのＡＬＤサイクルに特許文献４で示されるＺｒｘＡｌｙＯｚ膜のＡＬＤシーケンスの一部と、特許文献１〜４に開示されている従来のＺｒソース（Ｚｒプリカーサ）の組み合わせを用いたものである。
【００５３】
すなわち、
（１）Ｚｒソース（ここでは、Ｚｒ［Ｎ（ＣＨ３）Ｃ２Ｈ５］４）を導入して、既に形成されている第１のＺｒＯ２膜に吸着させるステップと、
（２）第１のパージガスを供給して未吸着のＺｒソースを除去するステップと、
（３）Ａｌソースを導入して、第１のＺｒＯ２膜上に吸着されたＺｒソース上に吸着させるステップと、
（４）第２のパージガスを供給して未吸着のＡｌソースを除去するステップと、
（５）反応ガスを供給し、下部電極上に吸着されたＺｒソース及びＡｌソースと反応させて酸化するステップと、
（６）第３のパージガスを供給して未反応の反応ガスを除去するステップとを含み、これを任意回数繰り返してＺｒＯ２膜の上にＺｒｘＡｌｙＯｚ膜を形成し、さらにその上に特許文献１、２に示されるＡＬＤサイクルを用いて第２のＺｒＯ２膜を形成する方法である。
【００５４】
図４にＡｌドープ法Ｃで形成されるキャパシタの断面模式図を示す。同図において、４０１は下部電極、４０２は第１のＺｒＯ２層、４０３はＡｌドープ層（ＺｒｘＡｌｙＯｚ膜）、４０４は第２のＺｒＯ２層、４０５は上部電極を示す。
【００５５】
図７に、例として、Ａｌドープ法ＣのＡｌドープ層４０３を形成するＡＬＤサイクルを１回だけ行った場合の製造フローと、そのときの表面状態の推移の模式図を示す。
【００５６】
次に本発明の技術を用いた「Ａｌドープ法Ａ」の具体的な実施例について説明する。
【００５７】
＜Ａｌドープ法Ａ（本発明の技術）＞
本発明者らは、ＺｒＯ２誘電体膜に低濃度のＡｌを安定かつ制御性良くドーピングする方法として、「吸着サイト・ブロッキングＡＬＤ法」（又は、ＡＳＢ−ＡＬＤ法（Adsorption Site Blocking-ALD Method）と呼称」を新たに開発した。この方法を用いてＺｒＯ２誘電体膜にＡｌをドープする方法を以下では便宜的に「Ａｌドープ法Ａ」と呼ぶ。
【００５８】
「吸着サイト・ブロッキングＡＬＤ法」は、ＡＬＤサイクルのシーケンス自体は「Ａｌドープ法Ｃ」と似ているが、不純物ドーピングのＡＬＤサイクルにおいて、不純物ソース（不純物プリカーサ）を基材（母材）に吸着させるのに先立って、別の分子（以下「ブロッカー」と呼ぶ）によって、不純物ソースの吸着サイトをブロックし、不純物ソースが吸着する量を抑制するように制御するところが異なる。
【００５９】
ブロッカーとなる分子には以下の性質が要求される。
・ブロックしようとする不純物ソース（プリカーサ）の吸着サイトにブロッカーが吸着すること。
・ブロックしようとする不純物ソース（プリカーサ）よりも、ブロッカーの吸着が安定であること。
・ブロッカー自身がブロックしようとする分子と反応しない、又は、ブロッカー自身がブロックしようとする分子の新たな吸着サイトにならないこと。
・ブロッカーが容易に除去できること、又は、その一部が残留しても生成物が基材（母材）と同じ材料であること。
・成膜プロセス温度において自己分解しにくいこと（熱安定性に優れること）。
・適度な立体障害を有し、吸着サイトをブロックした後も下地の吸着サイトを一定量、安定に残すこと。
・蒸気圧が充分であること。
【００６０】
すなわち、本発明に係る吸着サイト・ブロッキングＡＬＤ法は、
ＡＬＤ法により基材上に該基材と異なる第１の材料を被着する方法であって、
前記第１の材料の原料となる第１のプリカーサを含む第１の原料ガスを成膜空間へ導入するに先駆けて、前記第１のプリカーサと親和性の小さい基を有するブロッカー分子を含む第２のガスを成膜空間に導入し、前記基材上に前記ブロッカー分子を吸着させることで前記基材上の前記第１のプリカーサの吸着サイトを制限する工程と、
前記第２のガスをパージする工程と、
前記第１の原料ガスを成膜空間に導入し、前記基材上の制限された吸着サイトに前記第１のプリカーサを吸着させる工程と、
前記第１の原料ガスをパージする工程と、
成膜空間に反応ガスを導入し、少なくとも前記第１のプリカーサと反応させて前記第１の材料に変換する工程と
を備える。
【００６１】
前記ブロッカー分子は、前記基材に吸着しやすい基と、相対的に吸着しにくい基を備えることで、ブロッカー分子自体が前記吸着しにくい基を外側に向けて自己組織的に配向吸着し、かつ前記吸着しにくい基が前記第１のプリカーサと親和性の小さい基であり、前記第１のプリカーサの前記ブロッカー分子自体への吸着をブロックすることを特徴とする。
【００６２】
また、前記基材が金属酸化物であり、
前記ブロッカー分子は、前記基材の金属酸化物を構成する金属原子を有し、前記基材に吸着しやすい基と、相対的に吸着しにくい基を置換基若しくは配位子として備える金属錯体であり、
前記反応ガスは酸化性のガスであり、前記反応ガスと前記ブロッカー分子とが反応することで、前記基材の金属酸化物中に前記第１の材料がドープされた膜を形成することが好ましい。
【００６３】
さらに、前記ブロッカー分子は、置換基を有しても良いシクロペンタジエン環が一つ配位し、複数の極性基を有するモノシクロペンタジエニル系金属錯体であることが好ましい。極性基は、シクロペンタジエン環よりも相対的に基材に対して吸着しやすい基であり、窒素原子、酸素原子などのヘテロ原子を含む基である。例えば、極性基としては、従来のプリカーサに含まれるアルキルアミノ基、アルコキシ基、カルボニル基等が挙げられる。シクロペンタジエン環は極性基よりも通常嵩高い基であり、適度な立体障害を付与すると共に、前記第１のプリカーサとの親和性の小さい基である。シクロペンタジエン環が有しても良い置換基としては、前記第１のプリカーサとの親和性を高めるような基（例えば、上記の極性基等のヘテロ原子を含む基）は好ましくなく、炭化水素基、中でもアルキル基、特に低級アルキル基が好ましい。このような置換基を有するシクロペンタジエン環はさらに立体障害が大きくなり、場合によってはさらに熱的安定性を増す場合がある。置換基の導入は、不純物として導入する第１のプリカーサとの組合せや、合成のし易さ等を考慮して適宜選択すればよい。
【００６４】
第１の原料ガス、第２のガス、反応ガスは、前記第１のプリカーサ、ブロッカー分子、反応の目的ガス（Ｏ３等の酸化ガス）以外に、キャリアガスとしてＡｒやＮ２等の不活性ガスを含んでいても良い。
【００６５】
さらに、本発明者らは、誘電体膜としてのＺｒＯ２膜にＡｌを不純物としてドープする際に、この「吸着サイト・ブロッキングＡＬＤ法」を用いる場合、ＴＭＡ（Ａｌソース）と、ＺｒＣｐ（ＮＭｅ２）３（シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム、以下「ＺＡＣ」と称す）またはＺｒ（ＭｅＣｐ）（ＮＭｅ２）３（メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム、以下、「ＺＡＭＣ」と称す）（Ｚｒソース兼、ＴＭＡのブロッカー）の組み合わせが、適していることを見出した。特にシクロペンタジエン環がブロッカーとして機能し、Ｚｒソース自身の熱安定性向上にも寄与している。
【００６６】
ＺＡＣ及びＺＡＭＣの構造を以下に示す。
【００６７】
【化１】
【００６８】
これらのＺｒソースは、一つのシクロペンタジエン環と３つのアルキルアミノ基を有しており、被吸着面にアルキルアミノ基が向くように吸着すると考えられている。つまり、アルキルアミノ基が基材に対して吸着しやすい基であり、シクロペンタジエン環がアルキルアミノ基よりも相対的に吸着しにくく、Ａｌソースとの親和性の小さい基であり、シクロペンタジエン環を外側に向けて自己組織的に配向吸着する。
【００６９】
本発明に係る「Ａｌドープ法Ａ」では、これらのＺｒソースを用いて、なおかつ以下に示すようなＡＬＤシーケンスを用いる。
【００７０】
すなわち、下層の第１のＺｒＯ２層の成膜には、特許文献１、２に示されるようにＺｒソース（Ｚｒプリカーサ）を基板表面に吸着させた後、Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出し、Ｏ３、等の反応ガスで酸化させ、未反応のＯ３をパージするというステップを所望の回数繰り返してなされる。ここでは、ＺｒソースとしてＺＡＣ又はＺＡＭＣを用いたが、従来のＺｒソースでも良い。但し、ＺＡＣ又はＺＡＭＣを用いる場合の成膜温度は２４０〜３００℃、従来のＺｒソースを用いる場合の成膜温度は２１０℃〜２８０℃とする。ＺＡＣ又はＺＡＭＣでは従来のＺｒソースより高い温度での成膜が可能であり、より高い温度での成膜ではより正方晶に近いＺｒＯ２膜の成膜が可能となり、誘電率の高い膜質が得られやすい。また、ＺＡＣ又はＺＡＭＣのほうが、従来のＺｒソースより高温成膜時のカバレジに優れる。
【００７１】
ＡｌドーピングのＡＬＤシーケンスは、
（１）ブロッカー（ここでは、ＺＡＣ又はＺＡＭＣ）を含む第２の原料ガスを導入し、ブロッカーを基材となる第１のＺｒＯ２層上に吸着させるステップと、
（２）パージガス（Ａｒ，Ｎ２）を供給して未吸着の前記ブロッカーを除去するように第２の原料ガスをパージするステップと、
（３）前記Ａｌソース（ここでは、ＴＭＡ）を含む第１の原料ガスを導入し、ブロッカーでブロックしきれなかった第１のＺｒＯ２層上の吸着サイトに前記Ａｌソースを吸着させるステップと、
（４）パージガスを供給して未吸着の前記Ａｌソースを除去するように第１の原料ガスをパージするステップと、
（５）反応ガス（Ｏ３／Ｏ２）を供給し、第１のＺｒＯ２層上に吸着された前記ブロッカー兼Ｚｒソース、及びＡｌソースと反応させて、Ａｌドープ層を形成するステップと、
（６）パージガスを供給して未反応の前記反応ガス及び副生物を除去（パージ）するステップ
とをこの順で含む。
【００７２】
これを、必要により任意回数繰り返して第１のＺｒＯ２層の上にＡｌドープ層を形成し、さらにその上に特許文献１、２に示されるようなＡＬＤサイクルを用いて第２のＺｒＯ２層を形成する方法である。
【００７３】
図１にＡｌドープ法Ａで形成されるキャパシタの断面模式図を示す。同図において、１０１は下部電極、１０２は第１のＺｒＯ２層、１０３はＡｌドープ層、１０４は第２のＺｒＯ２層、１０５は上部電極を示す。
【００７４】
図５（図５−１，５−２）に、例として吸着サイト・ブロッキングＡＬＤ法を用いてＺｒＯ２膜にＡｌドープのＡＬＤサイクルを１回だけ行った場合の製造フローと、そのときの表面状態の模式図を示す。
【００７５】
先ず、（ａ）に示すように、Ｚｒソース兼ブロッカーとして第１のＺｒＯ２層１０２上にＺＡＣ又はＺＡＭＣ（ここではＺＡＣ）を供給し、表面に吸着させる。その結果、第１のＺｒＯ２層１０２の表面にはアルキルアミノ基側で吸着し、シクロペンタジエン環が外側を向く状態になる（自己組織的な配向吸着）。
【００７６】
一方で、ＺＡＣ及びＺＡＭＣには嵩高いシクロペンタジエン環による適度な立体障害があり、下地の第１のＺｒＯ２層１０２表面を完全に覆いきることがない。そのため、第１のＺｒＯ２層１０２上に一定量の「隙間」が安定して形成される。
【００７７】
この「隙間」は、（ｂ）に示すように、パージによって、未吸着のＺｒソース兼ブロッカーを除去した後も残留し、Ａｌソース吸着サイトとなる。
【００７８】
その後、（ｃ）に示すように、ＡｌソースとしてＴＭＡを供給するとＴＭＡ分子はブロッカーの「隙間」から露出するＡｌソース吸着サイトである第１のＺｒＯ２層１０２表面に吸着する。
【００７９】
Ｚｒソース兼ブロッカーの間に収まったＴＭＡ分子は、（ｄ）に示すように、パージしても安定してそこに留まる。一方、シクロペンタジエン環とＴＭＡは親和性に乏しいのでシクロペンタジエン環上にＴＭＡが吸着することはほとんど無い。
【００８０】
特許文献４では、図７に示したように、Ｚｒソースの上にもＡｌソースのＴＭＡが吸着することを積極的に利用してＺｒｘＡｌｙＯｚ膜を形成していたのに対し、本発明で選択したＺｒソースは、自己組織的な配向吸着により、シクロペンタジエン環で効率的にＴＭＡをブロックし、ＴＭＡの吸着量を制御することができる。
【００８１】
また、ＺＡＣ及びＺＡＭＣは、従来のＺｒソースに比べ熱安定性に優れるので、高い誘電率のＺｒＯ２膜が得られるような高温（２４０℃〜３００℃）の成膜条件において、熱分解しにくいという特徴がある。熱分解しにくいので、パージ中や、ＴＭＡ供給中にシクロペンタジエン環が脱離して、そこがＴＭＡの吸着サイトになるといった現象が起こりにくいのも特筆すべき点である。
【００８２】
その後、（ｅ）に示すように反応ガスとしてＯ３を含む酸化性のガスを供給する。これによってＺｒソース及びＡｌソースを酸化分解し、酸化物を形成し、続いて未反応の反応ガス及び副生物をパージする。
【００８３】
その結果、ほとんどがＺｒＯ２で構成された面に僅かな酸化アルミニウムが点在するような面を形成することが出来る。
【００８４】
続いて、さらに第２のＺｒＯ２層１０４を形成するため、Ｚｒソース吸着ステップ（ｆ）、パージステップ（不図示）、反応ガス供給・酸化ステップ（不図示）、未反応ガスパージステップ（不図示）とを所定の回数繰り返し実施することで、（ｇ）に示すように、ＺｒＯ２膜（第１のＺｒＯ２層１０２〜第２のＺｒＯ２層１０４）中にある量のＡｌが不純物としてドープされたような膜を得ることができる。
【００８５】
本発明者らは、以上で説明した、Ａｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃ，を用いて、以下の構造を有する平坦キャパシタを形成し、その特性を調査した。
【００８６】
なお、以下では、Ａｌを添加したＺｒＯ２誘電体膜をＴｉＯ２で挟んだ構造を例に説明するが、これは、従来公知の構造ではなく、本発明者らの一部が独自に開発した構造である。したがって、以下に示す各ドープ法のキャパシタサンプルは、従来技術そのものではない。
【００８７】
キャパシタの電極として用いるＴｉＮと組み合わせた極薄のＴｉＯ２膜、特に上部電極に接するＴｉＯ２膜は、１ｎｍ以上では誘電体膜として機能せず、上部電極の一部として機能することが先の発明者らの検討により判明した。本発明では、このようなＴｉＯ２膜の形成が、界面反応を抑制し、密着性を向上させ、キャパシタ特性を安定させる働きがあることから、ＴｉＮ電極とＡｌをドープしたＺｒＯ２の界面にＴｉＯ２を設ける構造を採用して各ドープ方法の評価と比較を行った。しかしながら、ＴｉＯ２膜は本発明において必須のものではない。
【００８８】
〔Ａｌドープ法Ａによるキャパシタ・サンプルの形成〕
図２にＡｌドープ法Ａで作製したキャパシタ構造の模式図を示す。ＴｉＮ下部電極上（ＴｉＮ膜厚１０ｎｍ）２０１上に、ＡＬＤ法を用いてＴｉＯ２膜２０２を形成した。
【００８９】
ＴｉソースにはＴｉ（ＣｐＭｅ）（ＮＭｅ２）３（メチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウム、以下「ＴＡＭＣ」と称す）を用いた。分子構造を以下に示す。
【００９０】
【化２】
【００９１】
ＴＡＭＣ自体もＺＡＣと同様にシクロペンタジエニル環を有することで、熱安定性が向上したＴｉソースである。このＴＡＭＣの供給、パージ、反応ガス（Ｏ３）供給、パージを１サイクルとして、５サイクル行った。これによって、およそ０．５ｎｍの第１ＴｉＯ２膜２０２が形成される。
【００９２】
その後、上記と同様にＺＡＣを用いるＡＬＤシーケンスにより第１のＺｒＯ２層２０３を３ｎｍ形成した。
【００９３】
次に、Ａｌドープ法Ａを用いてＡｌをドーピングしたＡｌドープ層２０４を形成した。
【００９４】
Ａｌのドーピングは連続してＡｌドープ法ＡのＡＬＤサイクル回数を０回（Ａｌドーピング無し）〜１０回まで振ってそれぞれのサンプルを作製した。
【００９５】
その後、Ａｌドープ層２０４の上にＺｒＯ２膜のＡＬＤシーケンスを所望の回数実施して、さらに３ｎｍの第２のＺｒＯ２層２０５を成膜した。
【００９６】
また、第２のＺｒＯ２層２０５の上に第２ＴｉＯ２膜２０６を１ｎｍ形成した。方法は第１ＴｉＯ２膜２０２と同様にして、膜厚だけ変更した。
【００９７】
下部の第１ＴｉＯ２膜２０２から上部の第２ＴｉＯ２膜２０６までの成膜は、すべて同一の反応室内で行い、成膜温度２５０℃とした。なお、ＴＭＡ、ＺＡＣ、ＴＡＭＣ共に熱安定性に優れることから、さらに高い温度での成膜も可能である。
【００９８】
その後、上部電極２０７としてＴｉＮを既知のＣＶＤ法で８ｎｍ形成した。続いて、ボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を既知のＬＰ−ＣＶＤ法を用いて４５０℃で１５０ｎｍ形成し、既知のリソグラフフィー技術と、既知のドライエッチング技術で上部電極のパターニングを行った。
【００９９】
その後、ＤＲＡＭプロセスに不可避な熱負荷として、４５０℃で２時間のＨ２処理を行った。
【０１００】
〔Ａｌドープ法Ｂによるキャパシタ・サンプルの形成〕
次に、図２における第１のＺｒＯ２層２０３〜第２のＺｒＯ２層２０５を、図３に示す第１ＺｒＯ２膜３０２〜第２ＺｒＯ２膜３０４に代えたキャパシタサンプルを作製した。
【０１０１】
前記同様にしてＴｉＮ下部電極上（ＴｉＮ膜厚１０ｎｍ）上に、ＡＬＤ法を用いておよそ０．５ｎｍ厚の第１ＴｉＯ２膜を形成した。
【０１０２】
その後、特許文献１、２の方法を用いて、図３に示すような第１のＺｒＯ２層３０２を３ｎｍ形成した。Ｚｒソース（Ｚｒプリカーサ）には、従来のＺｒソースの代表としてＴＥＭＡＺ（Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）：テトラキスエチルメチルアミノジルコニウム）を用いた。
【０１０３】
次に、図６に示したＡｌドープ法Ｂを用いてＡｌドープ層３０３を形成した。
【０１０４】
Ａｌドープ層３０３はＡＬＤサイクル回数を０回（Ａｌドーピング無し）〜１０回まで振ってそれぞれのサンプルを作製した。
【０１０５】
その後、Ａｌドープ層３０３の上に、さらに３ｎｍの第２のＺｒＯ２層３０４を第１のＺｒＯ２層３０２と同様に成膜した。また、第２のＺｒＯ２層３０４の上に、前記同様に第２ＴｉＯ２膜２０６を１ｎｍ形成した。
【０１０６】
第１ＴｉＯ２膜から第２ＴｉＯ２膜までの成膜は、すべて同一の反応室内で行い、成膜温度２５０℃とした。
【０１０７】
その後、上部電極としてＴｉＮを既知のＣＶＤ法で８ｎｍ形成し、ボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を既知のＬＰ−ＣＶＤ法を用いて４５０℃で１５０ｎｍ形成し、既知のリソグラフフィー技術と、既知のドライエッチング技術で上部電極のパターニングを行った。その後、ＤＲＡＭプロセスに不可避な熱負荷として、４５０℃で２時間のＨ２処理を行った。
【０１０８】
〔Ａｌドープ法Ｃによるキャパシタ・サンプルの形成〕
次に、図２における第１のＺｒＯ２層２０３〜第２のＺｒＯ２層２０５を図４に示す第１のＺｒＯ２層４０２〜第２のＺｒＯ２層４０４に代えたキャパシタサンプルを作製した。
【０１０９】
前記同様にしてＴｉＮ下部電極上（ＴｉＮ膜厚１０ｎｍ）上に、ＡＬＤ法を用いておよそ０．５ｎｍ厚の第１ＴｉＯ２膜を形成した。
【０１１０】
その後、Ａｌドープ法Ｂと同様にして、第１のＺｒＯ２層４０２を３ｎｍ厚に形成した。
【０１１１】
次に、Ａｌドープ法Ｃを用いてＡｌドープ層４０３を形成した。Ｚｒソースには、Ａｌドープ法Ｂと同様に従来のＺｒソースの代表としてＴＥＭＡＺを、ＡｌソースにはＴＭＡを用いた。
【０１１２】
Ａｌドープ法ＣにおけるＡＬＤシーケンスは連続してサイクル回数を０回（Ａｌドーピング無し）〜１０回まで振ってそれぞれのサンプルを作製した。
【０１１３】
その後、Ａｌドープ層４０３の上にＡｌドープ法Ｂと同様にして、さらに３ｎｍの第２のＺｒＯ２層４０４を成膜した。
【０１１４】
また、第２のＺｒＯ２層４０４の上に上記と同様にして第２ＴｉＯ２膜を１ｎｍ形成した。第１ＴｉＯ２膜から第２ＴｉＯ２膜までの成膜は、すべて同一の反応室内で行い、成膜温度２５０℃とした。
【０１１５】
その後、上部電極としてＴｉＮを既知のＣＶＤ法で８ｎｍ形成し、ボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を既知のＬＰ−ＣＶＤ法を用いて４５０℃で１５０ｎｍ形成し、既知のリソグラフフィー技術と、既知のドライエッチング技術で上部電極のパターニングを行った。その後、ＤＲＡＭプロセスに不可避な熱負荷として、４５０℃で２時間のＨ２処理を行った。
【０１１６】
図８に、Ａｌドープ法Ａにおけるキャパシタサンプル（Ａｌドープなし：Ａ０，Ａｌドーピングサイクル１回１層：Ａ１−１）と、Ａｌドープ法Ｂにおけるキャパシタサンプル（Ａｌドーピングサイクル１回１層：Ｂ１−１）のＩ−Ｖ特性（リーク電流特性）を示す。同図において、ＺｒＯ２誘電体膜中のＡｌ濃度はＢ１−１＞Ａ１−１＞Ａ０となっており、Ｉ−Ｖ特性もＡｌ濃度に対応してＢ１−１＞Ａ１−１＞Ａ０となっている。一方、ＥＯＴはＡ０の０．６６ｎｍが最低で、Ａ１−１の０．７９ｎｍ、Ｂ１−１の１．０１ｎｍの順となっている。
【０１１７】
図９には、上記のＡｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃで形成したサンプルのＡｌドープ用ＡＬＤサイクルの回数と、ＥＯＴの関係を示す。
【０１１８】
また図１０には上記のＡｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃで形成したサンプルのＡｌドープ用ＡＬＤサイクルの回数と、リーク電流（＋１Ｖの直流バイアス下における）の関係を示す。ここでの各値は、図８に示すようなＩ−Ｖ特性から得られたものである。
【０１１９】
さらに、図１１には、上記のＡｌドープ法Ａ，Ａｌドープ法Ｂ，Ａｌドープ法Ｃで形成したサンプルのリーク電流と、ＥＯＴの関係を示す。
【０１２０】
各サンプルの構造は上下に第１及び第２ＴｉＯ２膜を有することからＴＺＡＺＴ構造（Ａｌドープ無しを除く）と略記する。より具体的には上部電極から下部電極に向かって膜構造を記載すると以下のようになる。
【０１２１】
Ａｌ−ＡＬＤサイクルが「０回」の場合はＴＺＴ構造で、Ｚｒソースが同じなのでＡｌドープ法ＢとＣは同一サンプル、Ａｌドープ法Ａの「０回」はＺｒソースが異なるので、別サンプルである。
【０１２２】
ＴＺＡＺＴ構造は、上部電極ＴｉＮ／第２ＴｉＯ２（１ｎｍ）／第２ＺｒＯ２（３ｎｍ）／Ａｌドープ層（ＡＬＤサイクル１回〜１０回）／第１ＺｒＯ２（３ｎｍ）／第１ＴｉＯ２（ＡＬＤ５回≒０．５ｎｍ）／下部電極ＴｉＮとなる。Ａｌドープ層のＡＬＤサイクル数を１回〜１０回の間（１回、２回、５回、８回、１０回）で変化させている。
【０１２３】
図９から分かるように、ＥＯＴが最も低いのはＡｌをドープしていない、Ａｌ−ＡＬＤサイクル「０回」のサンプル（ＴＺＴ構造のサンプル）である。しかし、このＴＺＴ構造は、図１０ではリーク電流も高くなっており、目標のリーク電流密度１Ｅ−７［Ａ／ｃｍ２＠＋１Ｖ］を超えている。
【０１２４】
図９で、ＴＺＴ（Ａｌドープ無し）の次にＥＯＴが小さいのはＡｌドープ法Ａ（本発明の方法）でＡｌドープＡＬＤサイクルを「１回」にしたサンプル（図２）であり、ＥＯＴが０．８ｎｍを下回っている。これが「２回」になると急激にＥＯＴは増大し、ＥＯＴは０．９５ｎｍ程度になる。その後、今回調べた範囲では１０回までＥＯＴの上昇は緩やかであった。
【０１２５】
Ａｌドープ法Ｂ、Ａｌドープ法Ｃの場合は、「１回」のＡｌドープＡＬＤサイクルで、すでにＥＯＴが１ｎｍ程度まで増大しているのが判る。その後、Ａｌドープ法ＢはＡｌドープのＡＬＤサイクルが２回、５回まではＥＯＴの増加は緩やかであるが、８回、１０回でさらに増大する。
【０１２６】
また、Ａｌドープ法Ｃの場合は８回程度までは緩やかにＥＯＴが上昇するが、１０回ではＥＯＴの上昇の度合いが、Ａｌドープ法Ｂほどではないが強くなってきている。
【０１２７】
特に、図９のＡｌドーピングＡＬＤサイクル数が１のところ（破線枠で囲ったところ）に注目すると、各ドープ法によるＥＯＴ上昇のしかたの違いは、１回のＡｌドープＡＬＤサイクルで吸着するＡｌの量に違いがあることが原因であると考えられる。
【０１２８】
つまり、Ａｌドープ層のＡｌ原子の面密度が、ある閾値を超えると、ＺｒＯ２膜の結晶粒が分断され、サイズ効果によって誘電率が低下すると考えられる。
【０１２９】
その後、ＡｌがＡｌ２Ｏ３として膜を形成するまでは、ほぼ一定のＥＯＴを示し、Ａｌ原子の量がＡｌ２Ｏ３膜として十分な量（Ａｌドープ法Ｂのサイクル回数５回を超えるもの）になるとＥＯＴが上昇し始めると考えられる。
【０１３０】
本発明者らは、今回調べたＡｌドープ法Ａ，Ｂ，ＣのＡｌドープサイクル１回１層と２回１層の水準について、ＩＣＰ−ＭＳ（誘導結合プラズマ質量分析）を用いて、どれだけの面密度でＡｌがドープされているかを測定した。
【０１３１】
表１にその結果を示す。（一部、Ａｌドープ法ＡでプリカーサをＺＡＭＣにしたサンプルも併せて載せておく（ＩＣＰ−ＭＳ分析サンプルＮｏ．７））
【０１３２】
【表１】
【０１３３】
１回当たりのＡｌドープ量については、Ａｌドープ法Ａは、Ａｌドープ法Ｃの約１／３、Ａｌドープ法Ｂの約１／６であることが判る。
【０１３４】
ＥＯＴを０．９ｎｍ以下に保てているのは、Ａｌドープ法ＡのＡｌドープＡＬＤサイクル「１回」のサンプルだけであり、Ａｌドープ法ＡでもＡｌドープＡＬＤサイクル「２回」では、ＥＯＴが１ｎｍに近づいている。このことから、一回のＡＬＤでドープされるＡｌの面密度が７．０Ｅ＋１３以上１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満の範囲であり、１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以上ではＺｒＯ２膜が分断され、すでに述べた「サイズ効果」が現れていると考えられる。
【０１３５】
また、ＺＡＭＣ（すでに述べたＺＡＣより立体障害が大きい）をＺｒソース兼ブロッカーに用いるＡｌドープ法Ａでは、Ａｌドープサイクル「１回１層」のサンプル（ＩＣＰ−ＭＳ分析サンプルＮｏ．７）は、Ａｌの面密度が９．６Ｅ＋１３［ａｔｏｍｓ／ｃｍ２］で、ＥＯＴは０．８０ｎｍであったので、Ａｌの面密度が１．０Ｅ＋１４付近までは「サイズ効果」が現れていないと考えられる。つまり、ＺｒＯ２膜が完全に分断されるか、されないかの境界のＡｌ面密度は、およそ１．０Ｅ＋１４〜１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］にあると考えられる（５００℃の熱負荷の場合）。
【０１３６】
従って、ＡｌドープＡＬＤサイクル「１回」でＺｒＯ２膜を分断しないようにするには、１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満、好ましくは１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下の面密度にすれば、良いことが判った。
【０１３７】
以上の例では、Ａｌドープ層をＺｒＯ２膜の膜厚方向のほぼ中央部に形成したが、これに限定されず、Ａｌドープ層を下部電極よりあるいは上部電極よりとして、第１と第２のＺｒＯ２層の膜厚を非対称にしても良い。但し、少なくとも連続的に成膜されるＺｒＯ２膜の膜厚が０．５ｎｍ以上、より好ましくは１．０ｎｍ以上となることが望ましい。また、第１と第２のＺｒＯ２層の合計膜厚は５〜８ｎｍとなることが好ましい。なお、本明細書では、「第１の誘電体膜」（第１のＺｒＯ２層）はＡｌドープ層に対して下部電極側、「第２の誘電体膜」（第２のＺｒＯ２層）はＡｌドープ層に対して上部電極側に位置する膜を意味する。例えば、以下に示すＡｌドープ層を複数層導入する場合は、２層のＡｌドープ層に挟まれた誘電体膜は、下層Ａｌドープ層の下の「第１の誘電体膜」に対しては、「第２の誘電体膜」であるが、上層Ａｌドープ層の上の「第２の誘電体膜」に対しては、「第１の誘電体膜」となる。
【０１３８】
次に、ＺｒＯ２膜全体の厚さを６ｎｍに保ち、「Ａｌドープ法Ａ」を用いてＺｒＯ２膜の途中に複数回Ａｌドープ層を導入する方法を試みた。
【０１３９】
すなわち、以下の構造のサンプルを作製し、電気特性の評価を行った。（以下では、ＴはＴｉＯ２、ＺはＺｒＯ２、ＡはＡｌドープ層をそれぞれ示す。また、実際にはＡ層を１層導入につき、ＺｒＯ２の成膜も伴うので、全体の膜厚は約０．１ｎｍずつ増加する。）
（Ａ０）ＡｌドープＡＬＤサイクル無し：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（６ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ１）ＡｌドープＡＬＤサイクル１回を１層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（３ｎｍ）／Ａ／Ｚ（３ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ２）ＡｌドープＡＬＤサイクル１回を２層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（２ｎｍ）／Ａ／Ｚ（２ｎｍ）／Ａ／Ｚ（２ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ３）ＡｌドープＡＬＤサイクル１回を３層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（１．５ｎｍ）／Ａ／Ｚ（１．５ｎｍ）／Ａ／Ｚ（１．５ｎｍ）／Ａ／Ｚ（１．５ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
（Ａ４）ＡｌドープＡＬＤサイクル１回を４層：
上部ＴｉＮ電極／Ｔ（１ｎｍ）／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ａ／Ｚ（１．２ｎｍ）／Ｔ（０．５ｎｍ）／下部ＴｉＮ電極
以下、同様にしてＡｌドープ層が６層（Ａ６）のサンプルまでを作製した。
【０１４０】
図１２に、Ａｌドープ層数とそのときのＡｌ濃度（金属原子ＺｒとＡｌの合計に対するＡｌ原子数比（Ａｌ／（Ａｌ＋Ｚｒ）[原子％]）をプロットしたものを示す。ほぼリニアな関係を有しているのが判る。
【０１４１】
図１３には、横軸に図１２で求めたＡｌの濃度を、縦軸にＥＯＴとしてプロットしたものを示す。２原子％くらいまでは緩やかなＥＯＴの増加を示すが、２原子％を超えると、急にＥＯＴの増加が大きくなるのが判る。このデータから、Ａｌドープ層１層当たりのＡｌ原子の面密度を１Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満にしても、２原子％を超えると、ＺｒＯ２膜の結晶粒の成長が抑制され始めると考えられる。
【０１４２】
図１４には、リーク電流とＡｌの濃度の関係を示す。Ａｌの濃度の増加に伴い、リーク電流が減少するのがわかる。
【０１４３】
図１５にはリーク電流とＥＯＴの関係を示す。図１５中、破線の丸で囲んだ部分は図１１において破線の丸で囲んだ部分（Ａｌドープ法Ｂ及びＣで達成可能な範囲）を示し、Ａ０〜Ａ６は上記のサンプル番号（数字は層数）、括弧内はＡｌ濃度（原子％）を示す。本発明の技術を用いることで、従来技術よりも小さなＥＯＴで同等のリーク電流を達成できることがわかる。
【０１４４】
また、上記の例では、従来技術との比較対象のために、ＡＬＤ成膜温度を同じ２５０℃で実施しているが、本発明で使用するＺｒソース兼ブロッカーのＺＡＣ及びＺＡＭＣでは、より高い温度でも安定して成膜が可能であることから、さらに小さなＥＯＴを得ることができる。
【０１４５】
本発明のほかの実施例（立体構造キャパシタへの適用）
本実施例では、本発明の方法を用いてアスペクト比２０以上の立体構造のキャパシタに適用した半導体装置について図１６〜１８を用いて説明する。
【０１４６】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１６の断面模式図を用いて説明する。
【０１４７】
ｐ型シリコン基板１２０１にｎウエル１２０２が形成され、その内部に第一のｐウエル１２０３が形成されている。また、ｎウエル１２０２以外の領域に第二のｐウエル１２０４が形成され、素子分離領域１２０５で第一のｐウエル１２０３と分離されている。第一のｐウエル１２０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル１２０４は周辺回路領域を各々便宜的に示している。
【０１４８】
第一のｐウエル１２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ１２０６及び１２０７が形成されている。トランジスタ１２０６は、ドレイン１２０８、ソース１２０９とゲート絶縁膜１２１０を介してゲート電極１２１１で構成されている。ゲート電極１２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ１２０７は、ソース１２０９を共通としドレイン１２１２、ゲート絶縁膜１２１０を介してゲート電極１２１１で各々構成されている。トランジスタは第一の層間絶縁膜１２１３で被覆されている。
【０１４９】
ソース１２０９に接続するように第一の層間絶縁膜１２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン１２１４で充填している。多結晶シリコン１２１４の表面には、金属シリサイド１２１５が設けられている。金属シリサイド１２１５に接続するように窒化タングステン及びタングステンからなるビット線１２１６が設けられている。ビット線１２１６は第二の層間絶縁膜１２１９で被覆されている。
【０１５０】
トランジスタのドレイン１２０８及び１２１２に接続するように第一の層間絶縁膜１２１３及び第二の層間絶縁膜１２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ１２２０が形成されている。シリコンプラグ１２２０の上部には金属からなる導体プラグ１２２１が設けられている。
【０１５１】
導体プラグ１２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜１２２２ａ、第四の層間絶縁膜１２２２ｂが第二の層間絶縁膜１２１９上に積層して設けられる。第四の層間絶縁膜１２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極１２２３を形成した後、メモリセル領域の第四の層間絶縁膜１２２２ｂは除去されている。誘電体膜１２２４が下部電極１２２３の内壁及び第四の層間絶縁膜１２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極１２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極１２２３の上端部側面の一部には、支持膜１２２２ｃが設けられている。支持膜１２２２ｃは隣接する複数の下部電極の一部を接続するように設けれており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜１２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜１２２４及び上部電極１２２５が設けられている。図１６には１３０１と１３０２の二つのキャパシタが示されている。下部電極１２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜１２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜１２２４及び上部電極１２２５の詳細な構成については後述する製造工程で説明する。
【０１５２】
一方、第二のｐウエル１２０４には周辺回路を構成するトランジスタがソース１２０９、ドレイン１２１２、ゲート絶縁膜１２１０、ゲート電極１２１１からなって設けられている。ドレイン１２１２に接続するように、第一の層間絶縁膜１２１３の所定の領域に設けられたコンタクト孔を金属シリサイド１２１６及びタングステン１２１７で充填している。タングステン１２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層１２１８が設けられている。該第一の配線層１２１８の一部は、第二の層間絶縁膜１２１９、第三の層間絶縁膜１２２２ａ、第四の層間絶縁膜１２２２ｂ及び第五の層間絶縁膜１２２６を貫通して設けられる金属ビアプラグ１２２７を介してアルミニウム又は銅からなる第二の配線層１２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極１２２５は、一部の領域で周辺回路領域に引き出し配線１２２８として引き出され、第五の層間絶縁膜１２２６の所定の領域に形成された金属プラグ１２２９を介して、アルミニウム又は銅からなる第二の配線層１２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１５３】
図１７は、図１６の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図１７のＹ−Ｙで示した線分領域は、図１６のＸ−Ｘ線分領域に相当している。個々の下部電極１２２３の外側の全領域を覆う支持膜１２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口１２３１が設けられている。個々の下部電極１２２３は、その外周の一部がいずれかの開口１２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図１７ではキャパシタ１３０１と１３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口１２３１が設けられている例を示している。したがって、図１６においても、図１７に対応してキャパシタ１３０１の上部、１３０２の上部、及び１３０１と１３０２の間の上部には支持膜が設けられていない構成となっている。
【０１５４】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【０１５５】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図１８に、図１６に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板１２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１５６】
まず、図１８−１に示すように、単結晶シリコンからなる半導体基板１２０１上に第二の層間絶縁膜１２１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル１２２１ａ及びメタル１２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル１２２１ａ及びメタル１２２１ｂを除去して、導体プラグ１２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜１２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜１２２２ｂ及び窒化シリコン膜からなる支持膜１２２２ｃを全面に積層形成した。
【０１５７】
次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜１２２２ｃ、第四の層間絶縁膜１２２２ｂ及び第三の層間絶縁膜１２２２ａにシリンダホール１２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ１２２１の上面が露出する。
【０１５８】
次に、工程（ｃ）に示すように、シリンダホール１２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜１２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３をソースとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記ソースを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜１２２３ａを形成することにより、新たなシリンダホール１２３２ａが形成される。ＴｉＮの膜厚はホールの側壁部で実際の膜厚が５ｎｍ〜１５ｎｍになるようにして用いられる。
【０１５９】
次に、工程（ｄ）に示すように、シリンダホール１２３２ａを埋設するように、シリコン酸化膜などの保護膜１２３４を全面に形成した。その後、ＣＭＰ法により支持膜１２２２ｃの上面に形成されている保護膜１２３４及びＴｉＮ膜１２２３ａを除去して下部電極１２２３を形成した。
【０１６０】
次に、図１８−２に示すように、支持膜１２２２ｃに開口１２３１を形成した（工程（ｅ））。図１７の平面図に示したように、開口１２３１のパターンは、下部電極の内側に残存している保護膜１２３４の一部と、下部電極１２２３の一部と、第四の層間絶縁膜１２２２ｂの一部とに跨るように形成する。したがって、開口１２３１を形成するドライエッチングでは、第四の層間絶縁膜１２２２ｂ上に形成されている支持膜１２２２ｃの他、保護膜１２３４及び下部電極１２２３も上端の一部が除去される。
【０１６１】
次に、工程（ｆ）に示すように、開口１２３１内に露出した第四の層間絶縁膜１２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜１２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜１２２２ｂ及び保護膜１２３４は全て除去される。溶液エッチングなので開口１２３１の直下のみならず、支持膜１２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極１２２３と下部電極１２２３を支持する支持膜１２２２ｃが中空状態で残存し、下部電極１２２３表面が露出している。
【０１６２】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜１２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜１２１９がエッチングされるのを防止している。
【０１６３】
次に、工程（ｇ）に示すように、誘電体膜１２２４を形成した。誘電体膜１２２４は、上記の本発明に係るＡｌドープ法Ａのキャパシタ・サンプル作製と同様に、下部電極側から、第１ＴｉＯ２膜、第１のＺｒＯ２層、Ａｌドープ層（ＺＡＣを用いたＡｌドーピングＡＬＤシーケンスを１サイクル）、第２のＺｒＯ２層とし、さらに第２ＴｉＯ２膜１２２５ａを形成した。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜１２２４及び第２のＴｉＯ２膜１２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。第２ＴｉＯ２膜１２２５ａはＡＬＤ法の成膜段階では非晶質となっているが、後工程で加熱されることで結晶化して多結晶質となり導体として機能する。したがって、後工程の熱処理後は第１の上部電極ということができる。なお、誘電体膜１２２４としては、この例に限定されず、第１ＴｉＯ２膜を設けずに第１のＺｒＯ２層を下部電極上に形成したもの、あるいはＡｌドープ層を複数層設けたもの（Ａｌ濃度０．５〜２原子％の範囲）でもよく、さらには、第２ＴｉＯ２膜１２２５ａを省略しても良い。
【０１６４】
次に、工程（ｈ）に示すように、第２の上部電極１２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ４とＮＨ３をソースとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第２ＴｉＯ２膜１２２５ａ表面のいずれの部位にも形成することができる。
【０１６５】
ＡＬＤ法で形成した誘電体膜は、さらに第二の上部電極２２５ｂを４５０℃で形成する段階で緻密化され、誘電率が低下した誘電体膜１２２４となる。
【０１６６】
次に、図１８−３に示すように、第三の上部電極１２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第二の上部電極１２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレート電極１２２５ｄとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１６７】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）をソースとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。
【０１６８】
第三の上部電極１２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第四の上部電極１２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成することができる。第一の上部電極（第２ＴｉＯ２膜１２２５ａ）から第四の上部電極１２２５ｄまでを併せて、図１６の上部電極１２２５という。以下、図１６に示したように、第五の層間絶縁膜１２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体装置を製造する。
【０１６９】
なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、立体構造であっても構造補強が不要な場合には、上記のＢ−ＳｉＧｅの形成工程は不要となる。
【０１７０】
以上のようにして、Ｆ３２ｎｍレベルの円筒状のキャパシタを試作し、円筒高さ１８００ｎｍ、下部電極外径５３ｎｍ、アスペクト比３４のキャパシタで容量２０ｆＦ／ｃｅｌｌのキャパシタを得た。
【０１７１】
このとき、ＡｌドープされたＺｒＯ２膜のカバレジは９５％程度であることがＴＥＭ観察によって確認された。
【０１７２】
＜＜ＴｉＯ２誘電体膜へのＡｌドーピング＞＞
本発明の技術を用いることで、ＡｌをドープしたＺｒＯ２膜で、ＥＯＴ約０．８ｎｍ誘電体膜が得られるようになった。
【０１７３】
しかし、Ｆ３０ｎｍ以降のＤＲＡＭには、さらに小さなＥＯＴの誘電体膜が望まれている。その誘電体の候補としてルチル結晶相を有するＴｉＯ２膜を用いる検討がなされている。
【０１７４】
ＴｉＯ２はアナターゼ、ルチル、ブルカイトなど複数の結晶構造をとることができるが、その中で、最も誘電率の高い結晶構造がルチル構造である。
【０１７５】
また、ＴｉＯ２は、ＴｉＮ電極と組み合わせてキャパシタの誘電体膜に用いる場合、充分なバンドオフセットが採れず（ショットキーバリアが小さく）、ショットキー電流でリーキーな特性になってしまう。
【０１７６】
そこで、仕事関数が大きく（バンドオフセットが十分に採れ）、なおかつ電極自体にルチル化する為のテンプレート機能を有するような材料として、ＲｕＯ２等が期待されている。
【０１７７】
また、誘電体のＴｉＯ２膜にＡｌを添加する方法は、ＺｒＯ２同様に耐熱性や、リークを減らすのに有効であることが判っている。
【０１７８】
図１９に、ＴｉＯ２を誘電体膜として用いるキャパシタ構造の模式断面図を示す。下部電極２１０１には、ＲｕＯ２等を表面層として含む材料を用いることができ、ここでは、ＲｕＯ２膜を用いた。その上に、第１の誘電体膜として第１のＴｉＯ２層２１０２、Ａｌドープ層２１０３、第２の誘電体膜として第２のＴｉＯ２層２１０４をＡＬＤ法で順次形成し、第２のＴｉＯ２層２１０４上に上部電極２１０５、ここでは下部電極と同様にＲｕＯ２膜を用いて形成した。下部電極としては他の導電材料上にＲｕＯ２等を積層した積層膜としても良い。ＲｕＯ２等もカバレジのよいＣＶＤ法やＡＬＤ法で形成することができる。
【０１７９】
従来の技術（Ａｌドープ法Ｂ又はＣ）を適用してＡｌをドーピングすると、ＺｒＯ２膜のときと同様に結晶粒が分断されるだけでなく、下部電極のルチル化テンプレート機能がＡｌドープ層で終端され、その上に成長するＴｉＯ２はアナターゼになりやすいことが判った。
【０１８０】
本発明の方法を適用すれば、ＴｉＯ２の結晶粒を分断することなくＡｌをドーピング可能なので、Ａｌドープ層２１０３より上の第２のＴｉＯ２層２１０４もテンプレート機能によりルチル構造を取り、より小さなＥＯＴを得ながら、ＴｉＯ２膜の耐熱性を向上させ、リーク電流を抑制することができるようになる。
【０１８１】
このとき、ＴｉＯ２形成用のＴｉソースには、先のＴＺＡＺＴ構造を形成する際に用いたＴＡＭＣを用い、ＡｌソースにはＴＭＡを用いた。
【０１８２】
ＴＡＭＣにも、ＺＡＣやＺＡＭＣと同様に自己組織的に配向吸着し、シクロペンタジエン環でＴＭＡをブロックするので、ＺｒＯ２膜にＡｌをドープする場合と同様にＡｌドープ層のＡｌの原子密度をＡＬＤサイクル１回の場合、９．８Ｅ＋１３［ａｔｏｍｓ／ｃｍ２］程度に抑制することができる。
【０１８３】
Ａｌドープ層２１０３は、ＺｒＯ２誘電体膜の場合と同様に複数層導入し、Ａｌ濃度としてＡｌ／（Ａｌ＋Ｔｉ）で表される原子数比で０．５〜２．０原子％の範囲とすることができるが、導入する層数及びＡｌ濃度は、下部電極のルチル化テンプレート機能を損なわない範囲で適宜選択される。
【０１８４】
ルチル構造のＴｉＯ２膜の場合、誘電率を正方晶ＺｒＯ２の３０〜４５程度に対して、６０〜８０程度まで向上できることから、ＥＯＴはＺｒＯ２膜の場合よりさらに小さくすることができる。この結果、Ｆ３０ｎｍ以降のＤＲＡＭへの適用が可能となる。
【符号の説明】
【０１８５】
１０１、２０１ 下部電極（ＴｉＮ）
２０２ 第１ＴｉＯ２膜
１０２、２０３ 第１のＺｒＯ２層
１０３，２０４ Ａｌドープ層
１０４，２０５ 第２のＺｒＯ２層
２０６ 第２ＴｉＯ２膜
１０５，２０７ 上部電極（ＴｉＮ）
２１０１ 下部電極（ＲｕＯ２）
２１０２ 第１のＴｉＯ２層
２１０３ Ａｌドープ層
２１０４ 第２のＴｉＯ２層
２１０５ 上部電極（ＲｕＯ２）
【特許請求の範囲】
【請求項１】
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置であって、
前記誘電体膜は、膜中に少なくとも１層のＡｌドープ層を有し、
該Ａｌドープ層の１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である半導体装置。
【請求項２】
前記Ａｌドープ層の１層におけるＡｌ原子の面密度が１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下である請求項１に記載の半導体装置。
【請求項３】
前記Ａｌドープ層は、前記誘電体膜を構成する金属原子Ｍの酸化膜面内に酸化アルミニウムが点在する層である請求項１又は２に記載の半導体装置。
【請求項４】
前記誘電体膜中に含まれるＡｌ原子の濃度が、Ａｌ／（Ａｌ＋Ｍ）で表される原子数比で、０．２から２原子％である請求項３に記載の半導体装置。
【請求項５】
前記誘電体膜は、酸化ジルコニウム膜中に少なくとも１層の前記Ａｌドープ層を有する請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記キャパシタの上下部電極がＴｉＮ膜で構成され、ＴｉＮ膜と酸化ジルコニウム膜との界面に酸化チタン膜を有する請求項５に記載の半導体装置。
【請求項７】
前記誘電体膜は、酸化チタン膜中に少なくとも１層の前記Ａｌドープ層を有し、該酸化チタン膜がルチル構造である請求項１乃至４のいずれか一に記載の半導体装置。
【請求項８】
前記キャパシタの下部電極がＲｕＯ２を少なくとも表面層に有する請求項７に記載の半導体装置。
【請求項９】
前記誘電体膜のＳｉＯ２等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記キャパシタの下部電極が、アスペクト比２０以上の立体構造を有する請求項１乃至９のいずれか一に記載の半導体装置。
【請求項１１】
原子層堆積法により基材上に該基材と異なる第１の材料を被着する方法であって、
前記第１の材料の原料となる第１のプリカーサを含む第１の原料ガスを成膜空間へ導入するに先駆けて、前記第１のプリカーサと親和性の小さい基を有するブロッカー分子を含む第２の原料ガスを成膜空間に導入し、前記基材上に前記ブロッカー分子を吸着させることで前記基材上の前記第１のプリカーサの吸着サイトを制限する工程と、
前記第２の原料ガスをパージする工程と、
前記第１の原料ガスを成膜空間に導入し、前記基材上の制限された吸着サイトに前記第１のプリカーサを吸着させる工程と、
前記第１の原料ガスをパージする工程と、
成膜空間に反応ガスを導入し、少なくとも前記第１のプリカーサと反応させて前記第１の材料に変換する工程と
を備えた、吸着サイト・ブロッキング原子層堆積法。
【請求項１２】
前記ブロッカー分子は、前記基材に吸着しやすい基と、相対的に吸着しにくい基を備えることで、ブロッカー分子自体が前記吸着しにくい基を外側に向けて自己組織的に配向吸着し、かつ前記吸着しにくい基が前記第１のプリカーサと親和性の小さい基であり、前記第１のプリカーサの前記ブロッカー分子自体への吸着をブロックすることを特徴とする請求項１１に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１３】
前記基材が金属酸化物であり、
前記ブロッカー分子は、前記基材の金属酸化物を構成する金属原子を有し、前記基材に吸着しやすい基と、相対的に吸着しにくい基を置換基若しくは配位子として備える金属錯体であり、
前記反応ガスは酸化性のガスであり、前記反応ガスと前記ブロッカー分子とが反応することで、前記基材の金属酸化物中に前記第１の材料がドープされた膜を形成する請求項１２に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１４】
前記ブロッカー分子は、置換基を有しても良いシクロペンタジエン環が一つ配位し、複数の極性基を有するモノシクロペンタジエニル系金属錯体である請求項１１乃至１３のいずれかに記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１５】
前記モノシクロペンタジエニル系金属錯体は、シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム、メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム又はメチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウムである請求項１４に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１６】
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置の製造方法であって、
下部電極上に原子層堆積法により誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜は同じ材料で構成される第１及び第２の誘電体膜と、前記第１及び第２の誘電体膜の間に挟まれたＡｌドープ層を有し、
前記Ａｌドープ層の形成は、
（１）Ａｌプリカーサと親和性の小さい基を分子内に有するブロッカー分子を含む第２のガス導入し、前記ブロッカー分子を第１の誘電体膜上に吸着させるステップと、
（２）前記第２のガスをパージするステップと、
（３）前記ブロッカー分子が吸着していない前記第１の誘電体膜上の吸着サイトに前記Ａｌプリカーサを含む第１の原料ガスを吸着させるステップと、
（４）前記第１の原料ガスをパージするステップと、
（５）反応ガスを供給し、前記第１の誘電体膜上に吸着された前記ブロッカー分子、及びＡｌプリカーサと反応させて、少なくともＡｌプリカーサ中のＡｌ原子を酸化するステップと、
（６）未反応の前記反応ガス及び副生物をパージするステップ
をこの順で含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記ブロッカー分子は、前記第１の誘電体膜に吸着しやすい基と、相対的に吸着しにくい基を備えることで、ブロッカー分子自体が前記吸着しにくい基を外側に向けて自己組織的に配向吸着し、かつ前記吸着しにくい基が前記Ａｌプリカーサと親和性の小さい基であり、前記Ａｌプリカーサの前記ブロッカー分子自体への吸着をブロックすることを特徴とする請求項１６に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１８】
前記ブロッカー分子は、前記第１の誘電体膜を構成する金属原子Ｍを有し、吸着しやすい基と、相対的に吸着しにくい基を置換基若しくは配位子として備える金属錯体であり、前記反応ガスと反応して前記第１の誘電体膜を構成する金属酸化物を形成する請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記ブロッカー分子は、前記第１の誘電体膜を構成する金属原子Ｍを有し、極性基と、置換基を有しても良いシクロペンタジエン環とを備えるモノシクロペンタジエニル系金属錯体であり、前記反応ガスと反応して前記第１の誘電体膜を構成する金属酸化物を形成する請求項１６又は１７に記載の半導体装置の製造方法。
【請求項２０】
Ａｌプリカーサがトリメチルアルミニウムである請求項１６乃至１９のいずれか一に記載の半導体装置の製造方法。
【請求項２１】
前記第１及び第２の誘電体膜が酸化ジルコニウム膜であり、前記ブロッカー分子がシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムまたはメチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムである請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１及び第２の誘電体膜が、前記ブロッカー分子をプリカーサとして原子層堆積法で形成されたものである請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記キャパシタの上下部電極がＴｉＮ膜で構成され、ＴｉＮ膜と酸化ジルコニウム膜との界面に酸化チタン膜を形成する工程をさらに有する請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第１及び第２の誘電体膜が酸化チタン膜であり、前記ブロッカー分子がメチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウムである請求項２０に記載の半導体装置の製造方法。
【請求項２５】
前記第１及び第２の誘電体膜が、前記ブロッカー分子をプリカーサとして原子層堆積法で形成されたものである請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記キャパシタの下部電極がＲｕＯ２で構成される請求項２４又は２５に記載の半導体装置の製造方法。
【請求項２７】
前記Ａｌドープ層は、前記誘電体膜中に少なくとも１層形成され、１層における成膜が、前記（１）〜（６）のステップを１サイクルのみ実施する請求項１６乃至２６のいずれか一に記載の半導体装置の製造方法。
【請求項２８】
前記Ａｌドープ層の１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記Ａｌドープ層の１層におけるＡｌ原子の面密度が１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下である請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記誘電体膜中のＡｌ原子の濃度が、前記誘電体膜を構成する金属原子ＭとのＡｌ／（Ａｌ＋Ｍ）で表される原子数比で、０．２から２原子％である請求項２７乃至２９のいずれか一に記載の半導体装置の製造方法。
【請求項３１】
前記キャパシタの下部電極が、アスペクト比２０以上の立体構造である請求項１６乃至３０のいずれか一に記載の半導体装置の製造方法。
【請求項１】
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置であって、
前記誘電体膜は、膜中に少なくとも１層のＡｌドープ層を有し、
該Ａｌドープ層の１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である半導体装置。
【請求項２】
前記Ａｌドープ層の１層におけるＡｌ原子の面密度が１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下である請求項１に記載の半導体装置。
【請求項３】
前記Ａｌドープ層は、前記誘電体膜を構成する金属原子Ｍの酸化膜面内に酸化アルミニウムが点在する層である請求項１又は２に記載の半導体装置。
【請求項４】
前記誘電体膜中に含まれるＡｌ原子の濃度が、Ａｌ／（Ａｌ＋Ｍ）で表される原子数比で、０．２から２原子％である請求項３に記載の半導体装置。
【請求項５】
前記誘電体膜は、酸化ジルコニウム膜中に少なくとも１層の前記Ａｌドープ層を有する請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記キャパシタの上下部電極がＴｉＮ膜で構成され、ＴｉＮ膜と酸化ジルコニウム膜との界面に酸化チタン膜を有する請求項５に記載の半導体装置。
【請求項７】
前記誘電体膜は、酸化チタン膜中に少なくとも１層の前記Ａｌドープ層を有し、該酸化チタン膜がルチル構造である請求項１乃至４のいずれか一に記載の半導体装置。
【請求項８】
前記キャパシタの下部電極がＲｕＯ２を少なくとも表面層に有する請求項７に記載の半導体装置。
【請求項９】
前記誘電体膜のＳｉＯ２等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記キャパシタの下部電極が、アスペクト比２０以上の立体構造を有する請求項１乃至９のいずれか一に記載の半導体装置。
【請求項１１】
原子層堆積法により基材上に該基材と異なる第１の材料を被着する方法であって、
前記第１の材料の原料となる第１のプリカーサを含む第１の原料ガスを成膜空間へ導入するに先駆けて、前記第１のプリカーサと親和性の小さい基を有するブロッカー分子を含む第２の原料ガスを成膜空間に導入し、前記基材上に前記ブロッカー分子を吸着させることで前記基材上の前記第１のプリカーサの吸着サイトを制限する工程と、
前記第２の原料ガスをパージする工程と、
前記第１の原料ガスを成膜空間に導入し、前記基材上の制限された吸着サイトに前記第１のプリカーサを吸着させる工程と、
前記第１の原料ガスをパージする工程と、
成膜空間に反応ガスを導入し、少なくとも前記第１のプリカーサと反応させて前記第１の材料に変換する工程と
を備えた、吸着サイト・ブロッキング原子層堆積法。
【請求項１２】
前記ブロッカー分子は、前記基材に吸着しやすい基と、相対的に吸着しにくい基を備えることで、ブロッカー分子自体が前記吸着しにくい基を外側に向けて自己組織的に配向吸着し、かつ前記吸着しにくい基が前記第１のプリカーサと親和性の小さい基であり、前記第１のプリカーサの前記ブロッカー分子自体への吸着をブロックすることを特徴とする請求項１１に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１３】
前記基材が金属酸化物であり、
前記ブロッカー分子は、前記基材の金属酸化物を構成する金属原子を有し、前記基材に吸着しやすい基と、相対的に吸着しにくい基を置換基若しくは配位子として備える金属錯体であり、
前記反応ガスは酸化性のガスであり、前記反応ガスと前記ブロッカー分子とが反応することで、前記基材の金属酸化物中に前記第１の材料がドープされた膜を形成する請求項１２に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１４】
前記ブロッカー分子は、置換基を有しても良いシクロペンタジエン環が一つ配位し、複数の極性基を有するモノシクロペンタジエニル系金属錯体である請求項１１乃至１３のいずれかに記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１５】
前記モノシクロペンタジエニル系金属錯体は、シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム、メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム又はメチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウムである請求項１４に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１６】
下部電極及び上部電極との間に誘電体膜を有するキャパシタを備えた半導体装置の製造方法であって、
下部電極上に原子層堆積法により誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を備え、
前記誘電体膜は同じ材料で構成される第１及び第２の誘電体膜と、前記第１及び第２の誘電体膜の間に挟まれたＡｌドープ層を有し、
前記Ａｌドープ層の形成は、
（１）Ａｌプリカーサと親和性の小さい基を分子内に有するブロッカー分子を含む第２のガス導入し、前記ブロッカー分子を第１の誘電体膜上に吸着させるステップと、
（２）前記第２のガスをパージするステップと、
（３）前記ブロッカー分子が吸着していない前記第１の誘電体膜上の吸着サイトに前記Ａｌプリカーサを含む第１の原料ガスを吸着させるステップと、
（４）前記第１の原料ガスをパージするステップと、
（５）反応ガスを供給し、前記第１の誘電体膜上に吸着された前記ブロッカー分子、及びＡｌプリカーサと反応させて、少なくともＡｌプリカーサ中のＡｌ原子を酸化するステップと、
（６）未反応の前記反応ガス及び副生物をパージするステップ
をこの順で含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記ブロッカー分子は、前記第１の誘電体膜に吸着しやすい基と、相対的に吸着しにくい基を備えることで、ブロッカー分子自体が前記吸着しにくい基を外側に向けて自己組織的に配向吸着し、かつ前記吸着しにくい基が前記Ａｌプリカーサと親和性の小さい基であり、前記Ａｌプリカーサの前記ブロッカー分子自体への吸着をブロックすることを特徴とする請求項１６に記載の吸着サイト・ブロッキング原子層堆積法。
【請求項１８】
前記ブロッカー分子は、前記第１の誘電体膜を構成する金属原子Ｍを有し、吸着しやすい基と、相対的に吸着しにくい基を置換基若しくは配位子として備える金属錯体であり、前記反応ガスと反応して前記第１の誘電体膜を構成する金属酸化物を形成する請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記ブロッカー分子は、前記第１の誘電体膜を構成する金属原子Ｍを有し、極性基と、置換基を有しても良いシクロペンタジエン環とを備えるモノシクロペンタジエニル系金属錯体であり、前記反応ガスと反応して前記第１の誘電体膜を構成する金属酸化物を形成する請求項１６又は１７に記載の半導体装置の製造方法。
【請求項２０】
Ａｌプリカーサがトリメチルアルミニウムである請求項１６乃至１９のいずれか一に記載の半導体装置の製造方法。
【請求項２１】
前記第１及び第２の誘電体膜が酸化ジルコニウム膜であり、前記ブロッカー分子がシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムまたはメチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムである請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１及び第２の誘電体膜が、前記ブロッカー分子をプリカーサとして原子層堆積法で形成されたものである請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記キャパシタの上下部電極がＴｉＮ膜で構成され、ＴｉＮ膜と酸化ジルコニウム膜との界面に酸化チタン膜を形成する工程をさらに有する請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第１及び第２の誘電体膜が酸化チタン膜であり、前記ブロッカー分子がメチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウムである請求項２０に記載の半導体装置の製造方法。
【請求項２５】
前記第１及び第２の誘電体膜が、前記ブロッカー分子をプリカーサとして原子層堆積法で形成されたものである請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記キャパシタの下部電極がＲｕＯ２で構成される請求項２４又は２５に記載の半導体装置の製造方法。
【請求項２７】
前記Ａｌドープ層は、前記誘電体膜中に少なくとも１層形成され、１層における成膜が、前記（１）〜（６）のステップを１サイクルのみ実施する請求項１６乃至２６のいずれか一に記載の半導体装置の製造方法。
【請求項２８】
前記Ａｌドープ層の１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記Ａｌドープ層の１層におけるＡｌ原子の面密度が１．０Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］以下である請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記誘電体膜中のＡｌ原子の濃度が、前記誘電体膜を構成する金属原子ＭとのＡｌ／（Ａｌ＋Ｍ）で表される原子数比で、０．２から２原子％である請求項２７乃至２９のいずれか一に記載の半導体装置の製造方法。
【請求項３１】
前記キャパシタの下部電極が、アスペクト比２０以上の立体構造である請求項１６乃至３０のいずれか一に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５−１】
【図５−２】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８−１】
【図１８−２】
【図１８−３】
【図１９】
【図２】
【図３】
【図４】
【図５−１】
【図５−２】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８−１】
【図１８−２】
【図１８−３】
【図１９】
【公開番号】特開２０１２−６９８７１（Ｐ２０１２−６９８７１Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１５３６１（Ｐ２０１０−２１５３６１）
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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