半導体装置及びその製造方法
【課題】本発明は、ゲート電極と半導体基板との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を形成可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂに設けられたゲート電極６１，６２と、ピラー２６の上端２６−１に形成されたシリサイド層３８と、ゲート電極６１，６２を覆うと共に、ピラー２６の側面を囲むように配置され、かつシリサイド層３８の側面を露出する絶縁膜と、シリサイド層３８の側面を覆うように設けられ、かつピラー２６の上端２６−１に含まれるシリコンをシリサイド化させる金属膜３９と、シリサイド層３８の下面３８ｂと接触するように、ピラー２６に形成された上部不純物拡散領域３６と、シリサイド層３８の上面３８ａに設けられたキャパシタ５２と、を有する。
【解決手段】ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂに設けられたゲート電極６１，６２と、ピラー２６の上端２６−１に形成されたシリサイド層３８と、ゲート電極６１，６２を覆うと共に、ピラー２６の側面を囲むように配置され、かつシリサイド層３８の側面を露出する絶縁膜と、シリサイド層３８の側面を覆うように設けられ、かつピラー２６の上端２６−１に含まれるシリコンをシリサイド化させる金属膜３９と、シリサイド層３８の下面３８ｂと接触するように、ピラー２６に形成された上部不純物拡散領域３６と、シリサイド層３８の上面３８ａに設けられたキャパシタ５２と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置（具体的には、半導体素子）の微細化が進められている。そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用い、ＤＲＡＭのメモリセルを微細化した場合、メモリセルを構成する選択トランジスタ及びキャパシタが縮小化されるため、キャパシタの容量を十分に確保することが困難になってきている。
【０００３】
この問題を解決する１つの方法として、キャパシタを立体化して、キャパシタを構成する電極の表面積を増加させると共に、キャパシタの構造をＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｍｅｔａｌ）構造に移行させることが行なわれている。
【０００４】
特許文献１には、下部電極、容量絶縁膜、及び上部電極よりなるＭＩＭキャパシタと、該ＭＩＭキャパシタが接続される容量コンタクトプラグとの間の抵抗を低くするために、下部電極と容量コンタクトプラグとの間にシリサイド層を形成することが開示されている。
【０００５】
ここで、特許文献１に記載されたＭＩＭキャパシタ及びシリサイド層の形成方法について、簡単に説明する。
始めに、トランジスタを構成する不純物拡散領域（ソース領域）と電気的に接続され、不純物含有多結晶シリコン膜よりなる容量コンタクトプラグを形成する。
次いで、容量コンタクトプラグ上に層間絶縁膜を形成する。次いで、異方性エッチングにより、層間絶縁膜に、容量コンタクトプラグの上面に達するシリンダ孔を形成する。
【０００６】
次いで、シリンダ孔から露出された容量コンタクトプラグの上端面、及びシリンダ孔の内周面を覆うチタン（Ｔｉ）膜と、チタン（Ｔｉ）膜の表面を覆う窒化チタン（ＴｉＮ）膜とを順次積層することで、下部電極を形成する。
この際、下部電極を構成するチタン（Ｔｉ）膜に含まれるＴｉと、容量コンタクトプラグに含まれるシリコンとを反応させることで、容量コンタクトプラグにシリサイド層を形成する。
その後、下部電極の表面を覆う容量絶縁膜と、容量絶縁膜の表面を覆う上部電極とを順次形成することで、ＭＩＭキャパシタが形成される。
【０００７】
特許文献２，３には、ＤＲＡＭのメモリセルを微細化する技術として、半導体基板の主面に対して垂直に伸びるピラーに、トランジスタを形成した縦型トランジスタ（「３次元トランジスタ」ともいう）が開示されている。
特許文献３に記載の縦型トランジスタは、容量コンタクトプラグを介して、縦型トランジスタの上方に配置されたＭＩＭキャパシタと接続されている。
上記構成とされた縦型トランジスタは、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトの実現も可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１９２６５０号公報
【特許文献２】特開２００８−３００６２３号公報
【特許文献３】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＤＲＡＭのセルを上記縦型トランジスタで構成した場合、キャパシタはその容量を十分に確保するため、ピラーの上端に形成された上部不純物拡散領域（ソース領域）上に直接コンタクトするように形成する。
この場合、下部電極と上部不純物拡散領域との間のコンタクト抵抗を低減するために、下部電極を構成するＴｉ膜、及びシリコンよりなる上部不純物拡散領域の一部をシリサイド化させて、シリサイド層を介して、キャパシタと上部不純物拡散領域とを電気的に接続する。
【００１０】
ところで、半導体装置のさらなる微細化が進んだ場合、シリンダ孔の直径がさらに小さくなるため、キャパシタと上部不純物拡散領域との間のコンタクト抵抗が上昇する。そこで、コンタクト抵抗の上昇を抑制するために、従来よりもシリサイド層の厚さを厚くする必要がある。
【００１１】
しかしながら、アスペクト比（＝シリンダ孔の深さ／シリンダ孔の径）の高いシリンダ孔の底面から露出された上部不純物拡散領域の上面に、チタン（Ｔｉ）膜を成膜した場合、チタン（Ｔｉ）膜の厚さばらつきが大きくなり、複数のピラーに形成されるシリサイド層の厚さを均一にすることが困難となる。
【００１２】
そのため、シリサイド層の成長を促進してシリサイド層の厚さを厚くする場合、他のピラーよりもシリサイド層が厚く形成されたピラーでは、ゲート電極とシリサイド層との距離が近くなりすぎることで、シリサイド層がピラーの側面に形成されたゲート絶縁膜に到達してゲート絶縁膜が侵食破壊され、ゲート電極と半導体基板との間でショートが発生してしまう。
したがって、アスペクト比の高いシリンダ孔を介して下部電極を成膜することでシリサイド層を形成する従来の方法では、ゲート電極と半導体基板とのショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を形成することが困難であった。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、シリコン（Ｓｉ）を含む半導体基板に設けられ、前記半導体基板を母材とするピラーと、前記ピラーの上端に形成されたシリサイド層と、前記シリサイド層の側面を覆うように設けられ、かつ前記ピラーの上端に含まれるシリコン（Ｓｉ）をシリサイド化させる金属膜と、ゲート絶縁膜を介して、前記シリサイド層よりも下方に位置する前記ピラーの側面に設けられたゲート電極と、前記ゲート電極を覆うと共に、前記シリサイド層よりも下方に位置する前記ピラーの側面を囲むように配置され、かつ前記シリサイド層及び前記金属膜を露出する絶縁膜と、前記シリサイド層の下面と接触するように、前記ピラーに配置された上部不純物拡散領域と、前記シリサイド層の上面に設けられたキャパシタと、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１４】
本発明の半導体装置によれば、シリコン（Ｓｉ）を含む半導体基板に設けられ、半導体基板を母材とするピラーと、ピラーの上端に形成されたシリサイド層と、シリサイド層の側面を覆うように設けられ、かつピラーの上端に含まれるシリコン（Ｓｉ）をシリサイド化させる金属膜と、ゲート絶縁膜を介して、シリサイド層よりも下方に位置するピラーの側面に設けられたゲート電極と、ゲート電極を覆うと共に、シリサイド層よりも下方に位置するピラーの側面を囲むように配置され、かつシリサイド層及び金属膜を露出する絶縁膜と、シリサイド層の下面と接触するように、ピラーに配置された上部不純物拡散領域と、シリサイド層の上面に設けられたキャパシタと、を有することにより、金属膜に囲まれたピラーの上端のみにシリサイド層を形成することが可能になるため、シリサイド層とゲート電極との間の距離を十分に確保して、ゲート電極と半導体基板との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を設けることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。
【図２Ａ】図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。
【図２Ｂ】図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
【図３Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図４Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図４Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図５Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図６Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図８Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図９Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１１Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１２Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１４Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１４Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１５Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１５Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１７】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図２Ａは、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図であり、図２Ｂは、図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
図１において、Ｘ方向はワード線２９の延在方向を示しており、Ｙ方向はワード線２９と交差するビット線２１の延在方向を示している。また、図１では、説明の便宜上、図２Ａ及び図２Ｂに示すメモリセルアレイ１１の構成要素のうち、ビット線２１、ワード線２９、シリサイド層３８、金属膜３９、及び他の金属膜４１、及びキャパシタ５２のみを図示する。
図２Ａ及び図２Ｂにおいて、図１に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。また、図１、図２Ａ、及び図２Ｂでは、本実施の形態の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。
【００１８】
本実施の形態の半導体装置１０は、図１、図２Ａ、及び図２Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路（図示せず）が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ（例えば、プレーナー型トランジスタ）が形成されている。
【００１９】
次に、図１、図２Ａ、及び図２Ｂを参照して、メモリセルアレイ１１の構成について説明する。
メモリセルアレイ１１は、半導体基板１３と、素子分離領域（図示せず）と、ビット線形成用溝１５と、第１の絶縁膜１６と、ビットコンタクト１８と、下部不純物拡散領域１９と、ビット線２１と、第２の絶縁膜２３と、ワード線形成用溝２５と、ピラー２６と、ゲート絶縁膜２７と、ワード線２９と、第１の埋め込み絶縁膜３１と、溝３２と、ライナー膜３３と、第２の埋め込み絶縁膜３５と、上部不純物拡散領域３６と、凹部３７と、シリサイド層３８と、金属膜３９、他の金属膜４１と、第１のエッチングストッパ膜４６と、第１の層間絶縁膜４７と、第２のエッチングストッパ膜４８と、サポート膜５１と、キャパシタ５２と、第３の層間絶縁膜５３と、配線５５と、第４の層間絶縁膜５６と、を有する。
【００２０】
図２Ａ及び図２Ｂを参照するに、半導体基板１３は、シリコン（Ｓｉ）を含むと共に、所定の濃度の不純物とされた基板である。半導体基板としては、例えば、ｐ型のシリコン基板を用いることができる。以下、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板１３には、素子分離用溝（図示せず）及び該素子分離用溝を埋め込む素子分離用絶縁膜（図示せず）により構成された素子分離領域（図示せず）と、該素子分離領域の内側に形成され、矩形とされた素子形成領域とを有する。
上記素子分離用絶縁膜としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。上記素子分離領域の構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
【００２１】
図２Ａを参照するに、ビット線形成用溝１５は、半導体基板１３に形成されている。ビット線形成用溝１５は、Ｙ方向に延在するように、Ｘ方向に対して複数配置されている。ビット線形成用溝１５の底部には、ビット線２１が形成される。
第１の絶縁膜１６は、ビット線形成用溝１５の内面のうち、ビット線２１の形成領域に対応する面（具体的には、ビット線形成用溝１５の側面の一部及び底面）に設けられている。第１の絶縁膜１６は、ビットコンタクト１８が形成される開口部１６Ａを有する。開口部１６Ａは、ピラー２６の側面の一部を露出するように形成されている。第１の絶縁膜１６としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００２２】
ビットコンタクト１８は、第１の絶縁膜１６に形成された開口部１６Ａを充填するように設けられている。ビットコンタクト１８の材料としては、例えば、ｎ型不純物（例えば、ヒ素（Ａｓ））を含有した多結晶シリコン膜を用いることができる。
下部不純物拡散領域１９は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ドレイン領域として機能する。下部不純物拡散領域１９は、上部不純物拡散領域３６の下方に位置するピラー２６に形成されており、ビットコンタクト１８と接触している。下部不純物拡散領域１９は、ビットコンタクト１８を介して、ビット線２１と電気的に接続されている。
【００２３】
図２Ａを参照するに、ビット線２１（埋め込みビット線）は、第１の絶縁膜１６を介して、ビット線形成用溝１５の底部に形成されている。つまり、ビット線２１は、半導体基板１３に対して電気的に絶縁された状態で、後述するゲート電極６１，６２よりも下方に配置されている。
ビット線２１の上面２１ａは、平坦な面とされている。ビット線２１は、ワード線２９と交差しており、Ｙ方向に延在している。ビット線２１は、Ｘ方向に複数配置されている（図１参照）。ビット線２１は、ビットコンタクト１８と接触しており、ビットコンタクト１８を介して、下部不純物拡散領域１９と電気的に接続されている。
ビット線２１は、導電膜により構成されている。ビット線２１を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層した積層膜を用いることができる。
【００２４】
図２Ａを参照するに、第２の絶縁膜２３は、ビット線２１の上面２１ａ、及びビット線２１よりも上方に位置するビット線形成用溝１５の側面（言い換えれば、上部不純物拡散領域３６の側面及びシリサイド層３８ｄを含むピラー２６の側面２６ｃ，２６ｄ）を覆うように形成されている。第２の絶縁膜２３の上面２３ａは、シリサイド層３８の下面３８ｂに対して略面一とされている。第２の絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
図２Ａ及び図２Ｂを参照するに、ワード線形成用溝２５は、ビット線形成用溝１５と交差するように、半導体基板１３に形成されている。ワード線形成用溝２５は、Ｘ方向に延在しており、Ｙ方向に対して複数配置されている。
【００２５】
図２Ａ及び図２Ｂを参照するに、ピラー２６は、ビット線形成用溝１５及びワード線形成用溝２５に囲まれており、柱状形状とされている。ピラー２６は、シリコンを含む半導体基板１３を母材としており、半導体基板１３の主面１３ａを部分的にエッチングして、ビット線形成用溝１５及びワード線形成用溝２５を加工することで複数形成される。
ピラー２６の上端２６−１には、シリサイド層３８が形成されており、シリサイド層３８の下方にはシリサイド層３８と接触する上部不純物拡散領域３６が形成されている。ピラー２６のうち、上部不純物拡散領域３６の下方に位置する部分は、チャネルとして機能する。
【００２６】
このピラー２６に、下部不純物拡散領域１９、上部不純物拡散領域３６、ゲート絶縁膜２７、及び後述する一対のゲート電極６１，６２が形成されることで、縦型トランジスタ６６が形成される。つまり、メモリセルアレイ１１には、マトリックス状に複数の縦型トランジスタ６６が形成されている。
縦型トランジスタ６６は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ１１では、上記縦型トランジスタ６６を複数備えることにより、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能である。
【００２７】
図２Ｂを参照するに、ゲート絶縁膜２７は、Ｘ方向に配置された複数のピラー２６の側面２６ａ，２６ｂ（上部不純物拡散領域３６の側面及びシリサイド層３８の側面３８ｃも含む）、及びワード線形成用溝２５の底面２５ａを覆うように形成されている。
ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００２８】
図１を参照するに、ワード線２９は、一対のゲート電極６１，６２と、電極端接続部６３と、接続部６５とを有する。
図１及び図２Ｂを参照するに、ゲート電極６１は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、シリサイド層３８よりも下方に位置する複数のピラー２６の側面２６ａに設けられている。ゲート電極６２は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、シリサイド層３８よりも下方に位置する複数のピラー２６の側面２６ｂに設けられている。ゲート電極６２は、ゲート絶縁膜２７及び複数のピラー２６を介して、ゲート電極６１と対向配置されている。
図１を参照するに、電極端接続部６３は、ゲート電極６１，６２の両端にそれぞれ設けられており、ゲート電極６１，６２の端部と一体に構成されている。
【００２９】
図１及び図２Ａを参照するに、接続部６５は、第２の絶縁膜２３を介して、ゲート電極６１，６２間に位置するビット線形成用溝１５に設けられている。接続部６５の一方の端部は、ゲート電極６１と一体に構成されており、接続部６５の他方の端部は、ゲート電極６２と一体に構成されている。接続部６５は、Ｘ方向におけるワード線２９の電気抵抗の差を小さくするための部材である。
上記ワード線２９は、導電膜により構成されている。ワード線２９を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とが順次積層された積層膜を用いることができる。
【００３０】
図２Ａを参照するに、第１の埋め込み絶縁膜３１は、接続部６５の上面を覆うように、ビット線形成用溝１５を埋め込んでいる。第１の埋め込み絶縁膜３１の上面３１ａは、平坦な面とされており、シリサイド層３８の下面３８ｂに対して面一とされている。言い換えれば、第１の埋め込み絶縁膜３１の上面３１ａは、半導体基板１３の主面１３ａ（後述する図４Ａ及び図４Ｂに示すピラー２６の上端面２６−１ｅ）よりも低い位置に配置されている。
第１の埋め込み絶縁膜３１としては、例えば、埋め込み特性に優れ、緻密な膜質を有した絶縁膜を用いるとよい。具体的には、第１の埋め込み絶縁膜３１としては、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）を用いるとよい。
【００３１】
図２Ｂを参照するに、溝３２は、Ｘ方向に延在しており、ワード線形成用溝２５内に形成されている。溝３２のＹ方向の幅は、ワード線形成用溝２５のＹ方向の幅よりも狭い。溝３２は、ワード線形成用溝２５に埋め込まれ、ワード線２９の母材となる導電膜（図示せず）を２つに分離することで、一対のゲート電極６１，６２を形成するための分離用溝である。そのため、溝３２の深さは、ワード線２９の母材となる導電膜を確実に２つに分離できるように、ワード線形成用溝２５の深さよりも深くなるように形成されている。
【００３２】
図２Ｂを参照するに、ライナー膜３３は、ワード線形成用溝２５内に設けられており、ゲート電極６１，６２上にサイドウォール状に形成されている。ライナー膜３３は、絶縁性を有した膜である。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。ライナー膜３３の上面３３ａは、平坦な面とされており、シリサイド層３８の下面３８ｂに対して面一とされている。
図２Ｂを参照するに、第２の埋め込み絶縁膜３５は、溝３２を充填するように設けられている。第２の埋め込み絶縁膜３５の上面３５ａは、平坦な面とされており、シリサイド層３８の下面３８ｂに対して面一とされている。
なお、本実施の形態において、ゲート電極６１，６２を覆うと共に、シリサイド層３８よりも下方に位置するピラー２６の側面を囲むように配置され、かつシリサイド層３８及び金属膜３９を露出する絶縁膜は、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５により構成されている。
【００３３】
図２Ａ及び図２Ｂを参照するに、上部不純物拡散領域３６は、ピラー２６の上部に形成されており、シリサイド層３８の下面３８ｂと接触している。これにより、上部不純物拡散領域３６は、シリサイド層３８と電気的に接続されている。
上部不純物拡散領域３６は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース領域として機能する。
本実施の形態の場合の縦型トランジスタ６６（「３次元トランジスタ」ともいう）は、ピラー２６に、ビットコンタクト１８、下部不純物拡散領域１９、ゲート絶縁膜２７、ゲート電極６１，６２、及び上部不純物拡散領域３６が形成された構成とされている。
【００３４】
図２Ａ及び図２Ｂを参照するに、凹部３７は、同一平面上に配置された第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａを半導体基板１３の主面１３ａよりも下方に配置することで形成されている。凹部３７の底面は、平坦な面とされており、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａにより構成されている。
【００３５】
凹部３７は、金属膜３９、他の金属膜４１、及び第１のエッチングストッパ膜４６を配置するための溝であり、シリサイド層３８の側面３８ｃ，３８ｄを露出するように形成されている。
なお、実際に、メモリセルを形成する場合、後述する図４Ａ及び図４Ｂに示すように、凹部３７は、金属膜３９が形成される複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出するように形成される。金属膜３９は、複数のピラー２６の上端２６−１にシリサイド層３８を形成するための膜である。
なお、側面２６−１ａは、ピラー２６の側面２６ａの一部であり、側面２６−１ｂは、ピラー２６の側面２６ｂの一部である。また、側面２６−１ｃは、ピラー２６の側面２６ｃの一部であり、側面２６−１ｄは、ピラー２６の側面２６ｄの一部である。
【００３６】
このように、金属膜３９が形成される複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出する凹部３７を設けることにより、凹部３７の深さを変えることで、シリサイド層３８の厚さを容易に制御することができると共に、複数のピラー２６に形成されるシリサイド層３８の厚さばらつきを小さくすることができる。
半導体基板１３の主面１３ａを基準とした際の凹部３７の深さは、例えば、５０ｎｍとすることができる。
【００３７】
図２Ａ及び図２Ｂを参照するに、シリサイド層３８は、凹部３７から露出され、かつ金属膜３９に囲まれたピラー２６の上端２６−１に形成されている。
シリサイド層３８の上面３８ａは、半導体基板１３の主面１３ａに対して略面一とされており、キャパシタ５２となる下部電極７１と接触している。また、シリサイド層３８の下面３８ｂは、上部不純物拡散領域３６と接触している。これにより、シリサイド層３８は、キャパシタ５２の下部電極７１と上部不純物拡散領域３６とを電気的に接続している。
シリサイド層３８は、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を小さくするための層である。
【００３８】
シリサイド層３８は、ピラー２６の上端２６−１に含まれるシリコンと金属膜３９に含まれる後述する金属とが反応して、ピラー２６の上端２６−１がシリサイド化することで形成される。
シリサイド層３８としては、チタンシリサイド層（具体的には、ＴｉＳｉ２層等）、コバルトシリサイド層等を用いることができる。
【００３９】
シリサイド層３８としては、ＴｉＳｉ２層を用いるとよい。ＴｉＳｉ２層は、シリサイド層のなかで電気抵抗が最も低く、かつ多結晶シリコン及び上部不純物拡散領域の表面に自然酸化膜（シリコン酸化膜（ＳｉＯ２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉはシリコン酸化膜を還元して反応する）からである。
シリサイド層３８の厚さは、凹部３７の深さの値と等しく、例えば、５０ｎｍとすることができる。
【００４０】
図２Ａ及び図２Ｂを参照するに、金属膜３９は、凹部３７の内壁に設けられており、第１の金属膜６７と、第２の金属膜６８とが順次積層された構成とされている。
第１の金属膜６７は、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、及びライナー膜３３の上面３３ａに、シリサイド層３８の側面３８ｃ，３８ｄを覆うように配置されている。
第１の金属膜６７の上面６７ａは、シリサイド層３８の上面３８ａに対して略面一とされている。第１の金属膜６７の上面６７ａは、キャパシタ５２の下部電極７１と接触している。これにより、第１の金属膜６７は、下部電極７１と電気的に接続されている。
【００４１】
第１の金属膜６７は、ピラー２６の上端２６−１に含まれるシリコンと反応することで、シリサイド層３８を形成する金属を含む膜である。つまり、第１の金属膜６７は、第１の金属膜６７の成膜時の熱により、ピラー２６の上端２６−１をシリサイド化させることで、ピラー２６の上端２６−１にシリサイド層３８を形成するための膜である。そのため、シリサイド層３８は、第１の金属膜６７により囲まれた部分のみに形成される。第１の金属膜６７は、ＣＶＤ法により形成することができる。
【００４２】
このように、ピラー２６の上端２６−１を露出する凹部３７を設け、ピラー２６の上端２６−１の側面を覆うように、シリコンと反応する金属を含む第１の金属膜６７を形成することにより、第１の金属膜６７により囲まれた領域のみにシリサイド層３８を形成することが可能となる。これにより、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を設けることができると共に、複数のピラー２６に形成されるシリサイド層３８の厚さばらつきを小さくすることができる。
【００４３】
第１の金属膜６７としては、例えば、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜等を用いることができる。第１の金属膜６７としてチタン（Ｔｉ）膜を用いた場合、シリサイド層３８としてＴｉＳｉ２層を形成することができる。
第１の金属膜６７としてチタン（Ｔｉ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における第１の金属膜６７の厚さは、例えば、７ｎｍとすることができる。
【００４４】
第２の金属膜６８は、第１の埋め込み絶縁膜３１の上面３１ａ及びライナー膜３３の上面３３ａに、第１の金属膜６７の外周側面６７ｂを覆うように設けられている。第２の金属膜６８の上面６８ａは、下部電極７１と接触している。これにより、第２の金属膜６８は、下部電極７１と電気的に接続されている。
【００４５】
第２の金属膜６８としては、第１の金属膜６７と他の金属膜４１との間の密着性を向上可能な膜が好ましい。第２の金属膜６８としては、例えば、窒化チタン（ＴｉＮ）膜、或いは、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを順次積層した積層膜等を用いることができる。
第２の金属膜６８として窒化チタン（ＴｉＮ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における第２の金属膜６８の厚さは、例えば、５ｎｍとすることができる。
図１に示すように、上記構成とされた金属膜３９は、ピラー２６に形成されたシリサイド層３８を囲むような形状とされている。
なお、本実施の形態では、一例として、第１の金属膜６７としてチタン（Ｔｉ）膜を用い、第２の金属膜６８として窒化チタン（ＴｉＮ）膜を用いた場合を例に挙げて、以下の説明を行う。
【００４６】
図２Ａ及び図２Ｂを参照するに、他の金属膜４１は、第２の金属膜６８の外周側面６８ｂを覆うように、第１の埋め込み絶縁膜３１の上面３１ａ及びライナー膜３３の上面３３ａに設けられている。
他の金属膜４１は、金属膜３９と共に、凹部３７内に配置されている。他の金属膜４１は、金属膜３９と比較して、抵抗値の低い膜である。他の金属膜４１の上面は、下部電極７１と接触している。これにより、他の金属膜４１は、下部電極７１と電気的に接続されている。
【００４７】
他の金属膜４１としては、例えば、タングステン（Ｗ）膜を用いることができる。他の金属膜４１としてタングステン（Ｗ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における他の金属膜４１の厚さは、例えば、１０ｎｍとすることができる。
図１に示すように、上記構成とされた他の金属膜４１は、金属膜３９を介して、ピラー２６に形成されたシリサイド層３８を囲むような形状とされている。
【００４８】
図２Ａ及び図２Ｂを参照するに、第１のエッチングストッパ膜４６は、シリサイド層３８の上面３８ａ、第１の金属膜６７の上面６７ａ、第２の金属膜６８の上面６８ａ、及び他の金属膜４１の上面４１ａのうち、下部電極７１と接触していない面を覆うと共に、金属膜３９及び他の金属膜４１が形成された凹部３７を埋め込むように形成されている。これにより、第１のエッチングストッパ膜４６は、他の金属膜４１の外周側面４１ｂを覆っている。第１のエッチングストッパ膜４６の上面は、平坦な面とされている。
第１のエッチングストッパ膜４６としては、シリコン窒化膜（ＳｉＮ膜）を用いる。この場合、第１のエッチングストッパ膜４６の厚さは、例えば、５０ｎｍとすることができる。
第１の層間絶縁膜４７は、第１のエッチングストッパ膜４６上に設けられている。第１の層間絶縁膜４７としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。この場合、第１の層間絶縁膜４７の厚さは、例えば、４００ｎｍとすることができる。
【００４９】
第２のエッチングストッパ膜４８は、第１の層間絶縁膜４７上に設けられている。第２のエッチングストッパ膜４８としては、シリコン窒化膜（ＳｉＮ膜）を用いる。この場合、第２のエッチングストッパ膜４８の厚さは、例えば、５０ｎｍとすることができる。
【００５０】
サポート膜５１は、第２のエッチングストッパ膜４８の上方に配置されている。サポート膜５１としては、シリコン窒化膜（ＳｉＮ膜）を用いる。サポート膜５１は、後述する複数の下部電極７１の上端側の外周側面５７ａと接触している。これにより、サポート膜５１は、複数の下部電極７１を連結している。
図２Ｂに示すように、サポート膜５１には貫通部７６が形成されている。貫通部７６は、ウエットエッチングにより、後述する図１１Ａ及び図１１Ｂに示す第２の層間絶縁膜７８を除去するためのエッチング液の導入口である。半導体装置１０において、第２の層間絶縁膜７８は、図示していない周辺回路領域に形成されている。
【００５１】
上記第２の層間絶縁膜７８が除去されることにより、第２のエッチングストッパ膜４８とサポート膜５１と間には、空間７７が形成される。サポート膜５１と第２のエッチングストッパ膜４８との間隔は、図１１Ａ及び図１１Ｂに示す第２の層間絶縁膜７８の厚さと等しく、例えば、９００ｎｍとすることができる。
また、サポート膜５１の厚さは、例えば、１００μｍとすることができる。なお、図２Ｂでは、１つの貫通部７６のみ図示しているが、実際には、サポート膜５１には複数の貫通部７６が形成されている。
【００５２】
キャパシタ５２は、ＭＩＭキャパシタであり、複数のピラー２６に対してそれぞれ１つ設けられている。つまり、メモリセルアレイ１１は、複数のキャパシタ５２を有する。
キャパシタ５２は、１つの下部電極７１と、複数の下部電極７１に亘るように形成された容量絶縁膜７２（言い換えれば、複数の下部電極７１に対して共通の容量絶縁膜）と、容量絶縁膜７２の表面を覆う上部電極７３（言い換えれば、複数の下部電極７１に対して共通の上部電極）とを有する。
下部電極７１は、王冠形状とされている。下部電極７１は、サポート膜５１により他の下部電極７１と連結されている。下部電極７１としては、金属膜を用いる。具体的には、下部電極７１としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜とが順次積層された積層膜を用いるとよい。下部電極７１の底部は、金属膜３９の上面３９ａと接続されている。
【００５３】
このように、金属膜よりなる下部電極７１の底部と金属膜３９とを接続することにより、下部電極７１の底部とシリサイド層３８の外周部及び金属膜３９とが接続されるため、下部電極７１の底部がシリサイド層３８の上面３８ａの中央のみと接触した場合と比較して、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減できる。
【００５４】
また、下部電極７１の底部は、第２の金属膜６８の外周側面６８ｂを覆うように配置された他の金属膜４１の上面４１ａと接続されている。
このように、第２の金属膜６８の外周側面６８ｂを覆うように配置され、金属膜３９よりも抵抗値の低い他の金属膜４１の上面４１ａと金属膜よりなる下部電極７１の底部とを接続させることにより、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗をさらに低減できる。
【００５５】
容量絶縁膜７２は、複数の下部電極７１の内面、第２のエッチングストッパ膜４８とサポート膜５１との間に位置する複数の下部電極７１の外周側面７１ａ、第２のエッチングストッパ膜４８の上面４８ａ、サポート膜５１の上面５１ａ及び下面５１ｂ、及び貫通部７６を構成するサポート膜５１の側面を覆うように設けられている。
容量絶縁膜７２としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とを順次積層した積層膜を用いることができる。
【００５６】
上部電極７３は、容量絶縁膜７２の表面を覆うように設けられており、容量絶縁膜７２を介して、複数の下部電極７１内、貫通部７６、及び空間７７を充填している。
上部電極７３の上面７３ａは、平坦な面とされている。上部電極７３としては、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【００５７】
第３の層間絶縁膜５３は、上部電極７３の上面７３ａに設けられている。第３の層間絶縁膜５３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
配線５５は、第３の層間絶縁膜５３上に設けられている。配線５５は、下層に配置された上部電極７３と電気的に接続されている。
第４の層間絶縁膜５６は、配線５５を覆うように、第３の層間絶縁膜５３上に設けられている。第４の層間絶縁膜５６としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００５８】
本実施の形態の半導体装置によれば、ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂに設けられたゲート電極６１，６２と、ピラー２６の上端２６−１に形成されたシリサイド層３８と、ゲート電極６１，６２を覆うと共に、ピラー２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むように配置され、かつシリサイド層３８の側面３８ｃ，３８ｄを露出する絶縁膜（具体的には、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、及びライナー膜３３により構成された絶縁膜）と、シリサイド層３８の側面３８ｃ，３８ｄを覆うように設けられ、かつピラー２６の上端２６−１に含まれるシリコンをシリサイド化させる金属膜３９と、シリサイド層３８の下面３８ｂと接触するように、ピラー２６に形成された上部不純物拡散領域３６と、シリサイド層３８の上面３８ａに設けられたキャパシタ５２と、を有することにより、金属膜３９に囲まれた部分のみにシリサイド層３８を形成することが可能になるため、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を設けることができる。
【００５９】
これにより、シリンダ孔の径が小さい場合でも、下部電極５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減することができる。
【００６０】
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂは、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、及び図１５Ａは、図２Ａに示すメモリセルアレイ１１の切断面に対応する断面図である。
【００６１】
また、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、及び図１５Ｂは、図２Ｂに示すメモリセルアレイ１１の切断面に対応する断面図である。
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂにおいて、図２Ａ及び図２に示すメモリセルアレイ１１と同一構成部分には同一符号を付す。
【００６２】
次に、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂを参照して、本発明の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。
【００６３】
始めに、図３Ａ及び図３Ｂに示す工程では、シリコン（Ｓｉ）を含む半導体基板１３に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を形成することで、素子分離領域（図示せず）を形成する。これにより、該素子分離領域の内側に配置された素子形成領域（活性領域）を形成する。
半導体基板１３としては、例えば、ｐ型のシリコン基板を用いることができる。以下、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
【００６４】
次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板１３の主面１３ａにシリコン窒化膜よりなるハードマスク（図示せず）を形成する。次いで、該ハードマスク（図示せず）をマスクとするドライエッチングにより、半導体基板１３の主面１３ａを部分的にエッチングすることで、Ｙ方向に延在する複数のビット線形成用溝１５を形成する。次いで、複数のビット線形成用溝１５の内面のうち、ビット線２１の形成領域に対応する面を覆うように第１の絶縁膜１６を形成する。この段階では、第１の絶縁膜１６には、開口部１６Ａは形成されていない。
【００６５】
次いで、第１の絶縁膜１６を介して、開口部１６Ａの形成領域よりも低い位置にあるビット線形成用溝１５を埋め込むように、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を形成する。次いで、第１の絶縁膜１６のうち、ビットコンタクト１８の形成領域に対応する部分を選択的にエッチングすることで、半導体基板１３を露出する開口部１６Ａを形成する。
【００６６】
次いで、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）上に、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を成長させることで、複数のビット線形成用溝１５内を埋め込む。
次いで、エッチバックにより、複数のビット線形成用溝１５に形成されたヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を除去して、開口部１６Ａのみにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を残存させることで、開口部１６Ａにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）よりなるビットコンタクト１８を形成する。
【００６７】
次いで、ＣＶＤ法により、所定の温度（例えば、６５０℃）に加熱された雰囲気内で、ビット線２１の母材となる導電膜を成膜する。具体的には、ビット線２１の母材となる導電膜として、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層する。
このとき、上記導電膜の成膜時の熱により、ビットコンタクト１８に含まれるヒ素（Ａｓ）がピラー２６の形成領域に対応した半導体基板１３に熱拡散する。これにより、ピラー２６の側壁に対応する部分に下部不純物拡散領域１９が形成される。
次いで、上記導電膜をエッチバックして、ビット線形成用溝１５の底部に導電膜を残存させることで、Ｙ方向に延在するビット線２１を形成する。
【００６８】
次いで、ビット線２１の上面２１ａ、及びビット線２１よりも上方に位置するビット線形成用溝１５の側面（言い換えれば、複数のピラー２６の側面２６ｃ，２６ｄの一部）を覆う第２の絶縁膜２３を形成する。第２の絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
次いで、ビット線形成用溝１５を埋め込むように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により、図示していない塗布系のシリコン酸化膜（ＳｉＯ２膜）を塗布し、その後、該塗布系のシリコン酸化膜（ＳｉＯ２膜）をエッチバックすることで、接続部６５の形成領域に対応するビット線形成用溝１５のみに、塗布系のシリコン酸化膜（ＳｉＯ２膜）を残存させる。
次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、塗布系のシリコン酸化膜（ＳｉＯ２膜）上に位置するビット線形成用溝１５を埋め込むシリコン酸化膜（ＳｉＯ２膜）を成膜することで、第１の埋め込み絶縁膜３１を形成する。
【００６９】
次いで、半導体基板１３の主面１３ａを部分的にエッチングすることで、ビット線形成用溝１５と交差し、かつＸ方向に延在するワード線形成用溝２５を複数形成する。ワード線形成用溝２５は、先に説明したビット線形成用溝１５と同様な手法により形成する。このとき、ワード線形成用溝２５は、ＳＯＧ法により形成された塗布系のシリコン酸化膜（図示せず）を完全に露出するように形成する。
これにより、シリコンを含む半導体基板１３よりなり、ビット線形成用溝１５及びワード線形成用溝２５に囲まれた複数のピラー２６が形成される。言い換えれば、半導体基板１３の主面１３ａを部分的にエッチングすることで、複数のピラー２６を形成する。
【００７０】
次いで、ウエットエッチングにより、塗布系のシリコン酸化膜（図示せず）を選択的に除去する。その後、ワード線形成用溝２５の内面（具体的には、ワード線形成用溝２５の底面２５ａ、及び複数のピラー２６の側面２６ａ，２６ｂ）を覆うゲート絶縁膜２７を形成する。
【００７１】
ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００７２】
次いで、ＣＶＤ法により、接続部６５の形成領域に対応するビット線形成用溝１５、及びワード線形成用溝２５を埋め込むように、ワード線２９の母材となる導電膜を成膜する。
具体的には、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次成膜することで、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、及びタングステン（Ｗ）膜よりなる導電膜を形成する。
これにより、ビット線形成用溝１５に、該導電膜よりなる複数の接続部６５が形成される。このとき、図示していない電極端接続部６３（図１参照）も同時に形成する。
次いで、ワード線形成用溝２５に形成された導電膜をエッチバックして、ワード線形成用溝２５内に残存する導電膜の厚さを所定の厚さとする。ワード線形成用溝２５内に残存する導電膜は、一対のゲート電極６１，６２の母材となる。
【００７３】
次いで、ワード線形成用溝２５内に、ワード線形成用溝２５よりも幅が狭く、かつＸ方向に延在し、ワード線形成用溝２５内に残存する導電膜を２分割する溝３２を形成する。
これにより、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａにゲート電極６１が形成されると共に、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂにゲート電極６２が形成される。
つまり、この段階で、電極端接続部６３、接続部６５、及びＸ方向に延在する一対のゲート電極６１，６２を備えたワード線２９が形成される。
【００７４】
次いで、ゲート電極６１，６２上に、ゲート絶縁膜２７と接触するように、ライナー膜３３を形成する。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。
次いで、ワード線形成用溝２５及び溝３２を第２の埋め込み絶縁膜３５で埋め込む。第２の埋め込み絶縁膜３５としては、ＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）を用いるとよい。
次いで、図示していないハードマスク（ビット線形成用溝１５を形成する際に使用するマスク）を除去する。これにより、複数のピラー２６の上端面（半導体基板１３の主面１３ａ）が露出される。
【００７５】
次いで、複数のピラー２６の上端面２６−１ｅ（半導体基板１３の主面１３ａ）に、ｎ型不純物としてヒ素（Ａｓ）をドーピングし、その後、ヒ素（Ａｓ）を熱拡散させることで、複数のピラー２６の上部（ピラー２６の上端２６−１を含む）に上部不純物拡散領域３６を形成する。
なお、この段階では、ピラー２６の上端２６−１にも上部不純物拡散領域３６が形成されており、後述する図５Ａ及び図５Ｂに示す工程において、シリサイド層３８を形成することで、図２Ａ及び図２Ｂに示す上部不純物拡散領域３６が形成される。
【００７６】
その後、絶縁膜（具体的には、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５）のうち、複数のピラー２６の上端面２６−１ｅから突出した部分を研磨により除去することで、図３Ａ及び図３Ｂに示すように、上面が平坦化された構造体を形成する。
これにより、ゲート絶縁膜２７を介して、ピラーの側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むと共に、ゲート電極６１，６２を覆う絶縁膜（この場合、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５よりなる絶縁膜）が形成される。
【００７７】
次いで、図４Ａ及び図４Ｂに示す工程では、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５よりなる絶縁膜、及びゲート絶縁膜２７をエッチバックすることにより、上部不純物拡散領域３６が形成された複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出する凹部３７を形成する。
このとき、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａにより構成される凹部３７の底面が、平坦な面となるようにエッチバックを行なう。
【００７８】
また、凹部３７は、凹部３７の深さＣがシリサイド層３８の所望の厚さの値と等しくなるように形成する。このように、凹部３７の深さを設定することで、シリサイド層３８を形成したい領域に金属膜３９（シリコンと反応することでシリサイド層３８を形成する膜）を精度良く形成することが可能となるので、シリサイド層３８の厚さを容易に制御することができると共に、複数のピラー２６に形成されるシリサイド層３８の厚さばらつきを低減することができる。
半導体基板１３の主面１３ａを基準とした際の凹部３７の深さＣは、例えば、５０ｎｍとすることができる。
【００７９】
次いで、図５Ａ及び図５Ｂに示す工程では、図４Ａ及び図４Ｂに示すピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆うように、第１及び第２の金属膜６８，６８よりなる金属膜３９を成膜して、第１の金属膜６７に含まれる金属とピラー２６の上端２６−１に含まれるシリコンとを反応させることで、図４Ａ及び図４Ｂに示す上部不純物拡散領域３６のうち、第１の金属膜６７で囲まれたピラー２６の上端２６−１にシリサイド層３８を形成する。
これにより、シリサイド層３８の下面３８ｂが上部不純物拡散領域３６と接触する。つまり、シリサイド層３８と上部不純物拡散領域３６とが電気的に接続される。
【００８０】
具体的には、ＣＶＤ法により、所定の温度（例えば、６５０℃）に加熱された雰囲気中において、図４Ａ及び図４Ｂに示すピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆うように、第１の金属膜６７としてチタン（Ｔｉ）膜（例えば、厚さ７ｎｍ）を成膜すると共に、チタン（Ｔｉ）膜を成膜する際の熱により、チタン（Ｔｉ）膜に含まれるチタン（Ｔｉ）と、ピラー２６の上端２６−１に含まれるシリコン（Ｓｉ）とを反応させることで、ピラー２６の上端２６−１にシリサイド層３８としてＴｉＳｉ２層を形成する。
【００８１】
このとき、第１の金属膜６７は、図４Ａ及び図４Ｂに示す構造体の上面全体に形成される。言い換えれば、凹部３７の底面にも第１の金属膜６７が成膜される。
また、実際には、チタン（Ｔｉ）膜のうち、ピラー２６の上端２６−１と接触している部分のほとんどがシリサイド化されてＴｉＳｉ２層となる。
さらに、シリサイド層３８を形成することで、複数のピラー２６に、ビットコンタクト１８、下部不純物拡散領域１９、ゲート絶縁膜２７、ゲート電極６１，６２、及び上部不純物拡散領域３６を備えた縦型トランジスタ６６（「３次元トランジスタ」ともいう）が形成される。
【００８２】
このように、ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むと共に、ゲート電極６１，６２を覆う絶縁膜（第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５よりなる絶縁膜）を形成し、次いで、ゲート絶縁膜２７及び該絶縁膜をエッチバックすることで、上部不純物拡散領域３６が形成されたピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出し、その後、ピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆うように金属膜３９を成膜して、金属膜３９に含まれる金属（例えば、チタン（Ｔｉ））とピラー２６の上端に含まれるシリコンとを反応させることで、上部不純物拡散領域３６のうち、金属膜３９で囲まれたピラー２６の上端２６−１にシリサイド層３８を形成することにより、金属膜３９に囲まれたピラー２６の上端２６−１のみにシリサイド層３８を形成することが可能となるので、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を形成できる。
【００８３】
また、シリサイド層３８として、他のシリサイド層（例えば、ＷＳｉ２層）と比較して抵抗が低いＴｉＳｉ２層を形成することにより、他のシリサイド層を用いた場合と比較して、コンタクト抵抗を低くできる。
なお、第１の金属膜６７としてチタン（Ｔｉ）膜の替わりに、コバルト（Ｃｏ）膜を形成してもよい。この場合、シリサイド層３８としてコバルトシリサイド層が形成される。
【００８４】
次いで、第１の金属膜６７及びシリサイド層３８を形成後に、第１の金属膜６７の表面を覆う第２の金属膜６８を形成する。具体的には、ＣＶＤ法により、第２の金属膜６８として窒化チタン（ＴｉＮ）膜（例えば、厚さ５ｎｍ）を形成する。
なお、第２の金属膜６８として窒化チタン（ＴｉＮ）膜の替わりに、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とが順次積層された積層膜を形成してもよい。
【００８５】
次いで、図６Ａ及び図６Ｂに示す工程では、金属膜３９の表面（具体的には、第２の金属膜６８の表面６８ａ）を覆うように、金属膜３９よりも抵抗値の低い他の金属膜４１を成膜する。具体的には、ＣＶＤ法により、他の金属膜４１としてタングステン（Ｗ）膜（例えば、厚さ１０ｎｍ）を成膜する。
【００８６】
次いで、図７Ａ及び図７Ｂに示す工程では、図６Ａ及び図６Ｂに示す金属膜３９及び他の金属膜４１をエッチバックすることで、シリサイド層３８の上面３８ａ及び凹部３７の底面に形成された金属膜３９及び他の金属膜４１を選択的に除去することで、シリサイド層３８の側面３８ｃ，３８ｄを覆うように、金属膜３９及び他の金属膜４１を残存させる。
これにより、サイドウォール状とされ、かつシリサイド層３８の側面３８ｃ，３８ｄを囲む金属膜３９及び他の金属膜４１（先に説明した図２Ａ及び図２Ｂに示す金属膜３９及び他の金属膜４１）が形成される。
【００８７】
上記エッチバックにより、エッチバック後における金属膜３９の上面３９ａ（第１及び第２の金属膜６８，６８の上面６７ａ，６８ａ）及び他の金属膜４１の上面４１ａは、シリサイド層３８の上面３８ａに対して面一となる。
次いで、図示していない周辺回路領域に、周知の手法により周辺回路用トランジスタとしてプレーナー型トランジスタ（図示せず）を形成する。
【００８８】
次いで、シリサイド層３８の上面３８ａ、第１の金属膜６７の上面６７ａ、第２の金属膜６８の上面６８ａ、及び他の金属膜４１の上面４１ａを覆うと共に、金属膜３９及び他の金属膜４１が形成された凹部３７を埋め込むように、第１のエッチングストッパ膜４６を形成する。これにより、他の金属膜４１の外周側面４１ｂは、第１のエッチングストッパ膜４６により覆われる。第１のエッチングストッパ膜４６は、厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）を成膜することで形成する。
【００８９】
第１のエッチングストッパ膜４６は、異方性エッチング（具体的には、ドライエッチング）により、第２のエッチングストッパ膜４８、層間絶縁膜である第１及び第２の層間絶縁膜４７，７８、及びサポート膜５１を貫通するシリンダ孔７９（図９Ａ及び図９Ｂ参照）を形成する際のエッチングストッパ膜として機能する。
【００９０】
次いで、図８Ａ及び図８Ｂに示す工程では、図７Ａ及び図７Ｂに示す第１のエッチングストッパ膜４６上に、第１の層間絶縁膜４７と、第２のエッチングストッパ膜４８（エッチングストッパ膜）と、第２の層間絶縁膜７８と、サポート膜５１とを順次成膜する。
【００９１】
具体的には、例えば、第１の層間絶縁膜４７として厚さ４００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、第２のエッチングストッパ膜４８として厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）と、第２の層間絶縁膜７８として厚さ９００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、サポート膜５１として厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜）と、を順次成膜する。
【００９２】
第２のエッチングストッパ膜４８は、後述する図１２Ａ及び図１２Ｂに示す工程において、ウエットエッチングにより、メモリセル領域に形成された第２の層間絶縁膜７８を除去する際、第２のエッチングストッパ膜４８よりも下層に配置された構成（例えば、第１の層間絶縁膜４７及び縦型トランジスタ６６等）がエッチングされることを防ぐ機能を有する。つまり、第２のエッチングストッパ膜４８は、ウエットエッチング時のストッパ膜として機能する。
【００９３】
また、第２のエッチングストッパ膜４８は、複数の下部電極７１の下部を連結することで、後述する図１２Ａ及び図１２Ｂに示す工程において、メモリセル領域に形成された第２の層間絶縁膜７８を除去した際、複数の下部電極７１を連結する機能を有する。
また、この段階でのサポート膜５１には、先に説明した図２Ｂに示す貫通部７６はまだ形成されていない。つまり、図８Ａ及び図８Ｂに示すサポート膜５１は、パターニングされていない膜である。
【００９４】
次いで、図９Ａ及び図９Ｂに示す工程では、異方性エッチング（具体的には、ドライエッチング）により、サポート膜５１、第２の層間絶縁膜７８、第２のエッチングストッパ膜４８、第１の層間絶縁膜４７、及び第１のエッチングストッパ膜４６をエッチングすることで、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａを露出するシリンダ孔７９を形成する。
【００９５】
具体的には、図８Ａ及び図８Ｂに示すサポート膜５１の上面４４ａに、ホトリソグラフィ技術により、シリンダ孔７９の形成領域に対応するサポート膜５１の上面５１ａを露出する開口部（図示せず）を有したホトレジスト（図示せず）を形成する。
【００９６】
次いで、第１のステップとして、サポート膜５１及びシリコン窒化膜（ＳｉＮ膜）よりなる第２のエッチングストッパ膜４８と、シリコン酸化膜（ＳｉＯ２膜）よりなる第１及び第２の層間絶縁膜４７，７８とが同じようにエッチングされる条件を用いて、第１及び第２の層間絶縁膜４７，７８、サポート膜５１、及び第２のエッチングストッパ膜４８をドライエッチングすることで、サポート膜５１、第１の層間絶縁膜４７、及び第２のエッチングストッパ膜４８を貫通し、かつ底面が第２のエッチングストッパ膜４８と第１のエッチングストッパ膜４６との間に位置する第１の孔（図示せず）を複数形成する。第１の孔は、シリンダ孔７９の一部となる孔である。
【００９７】
次いで、第２のステップとして、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の層間絶縁膜４７を選択的にエッチングする条件（言い換えれば、シリコン窒化膜（ＳｉＮ膜）に対して選択比がある条件）を用いて、第１のエッチングストッパ膜４６の上面が露出するまで第１の層間絶縁膜４７をドライエッチングする。
これにより、第１の孔（図示せず）の形成領域、及び該第１の孔の下方に形成され、第１の孔よりも深さの深い第２の孔（図示せず）を複数形成する。
【００９８】
次いで、第３のステップとして、シリコン窒化膜（ＳｉＮ膜）よりなる第１のエッチングストッパ膜４６を選択的にエッチングする条件を用いて、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａが露出するまで第１のエッチングストッパ膜４６をドライエッチングする。
【００９９】
これにより、第２の孔（図示せず）の形成領域、及び該第２の孔の下方に形成され、第２の孔よりも深さの深いシリンダ孔７９が複数形成される。
シリンダ孔７９は、下部電極７１が形成される孔であり、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａを露出するように形成する。その後、ホトレジスト（図示せず）を除去する。
【０１００】
第１のエッチングストッパ膜４６の厚さが５０ｎｍ、第１の層間絶縁膜４７の厚さが４００ｎｍ、第２のエッチングストッパ膜４８の厚さが５０ｎｍ、第２の層間絶縁膜７８の厚さが９００ｎｍ、サポート膜５１の厚さが１００ｎｍの場合、シリンダ孔７９の直径Ｒは、例えば、６０ｎｍとすることができる。この場合、シリンダ孔７９の深さＤは、１５００ｎｍとすることができる。
なお、上記シリンダ孔７９を形成する際に、メモリセル領域を囲むリング形状とされたガード壁用溝（図示せず）を形成する。ガード壁用溝は、少なくともサポート膜５１、第２の層間絶縁膜７８、及び第２のエッチングストッパ膜４８を貫通するように形成する。
【０１０１】
次いで、図１０Ａ及び図１０Ｂに示す工程では、シリンダ孔７９の内面を覆うと共に、王冠形状とされ、金属膜よりなる下部電極７１を形成する。これにより、下部電極７１の底部は、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａと接続される。したがって、下部電極７１は、上部不純物拡散領域３６、金属膜３９、及び他の金属膜４１と電気的に接続される。
【０１０２】
このように、金属膜よりなる下部電極７１の底部と金属膜３９の上面３９ａとを接続することにより、下部電極７１の底部とシリサイド層３８の外周部及び金属膜３９とが接続されるため、下部電極７１の底部がシリサイド層３８の上面３８ａの中央のみと接触した場合と比較して、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減できる。
また、金属膜よりなる下部電極７１の底部と金属膜３９よりも抵抗値の低い他の金属膜４１の上面４１ａとを接続することにより、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗をさらに低減できる。
【０１０３】
具体的には、下部電極７１は、ＣＶＤ法により、図９Ａ及び図９Ｂに示す構造体の上面側から、シリンダ孔７９の内面を覆うチタン（Ｔｉ）膜と、チタン（Ｔｉ）膜の表面を覆う窒化チタン（ＴｉＮ）膜とを順次成膜する。次いで、チタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜が成膜された複数のシリンダ孔７１をホトレジストで充填し、その後、異方性エッチング（具体的には、ドライエッチング）により、サポート膜５１の上面５１ａに成膜された不要なチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜を除去することで、複数の下部電極７１を形成する。その後、ホトレジストを除去する。
【０１０４】
なお、図１０Ａ及び図１０Ｂに示す工程では、ガード壁用溝（図示せず）の内面にもチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜を成膜し、ガード壁用溝（図示せず）の内面にチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜を残存させる。ガード壁用溝（図示せず）に形成されたチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜は、ガード壁（図示せず）として機能する。
該ガード壁は、後述する図１２Ａ及び図１２Ｂに示す工程において、エッチング液により、メモリセル領域に形成された第２の層間絶縁膜７８を除去する際、周辺回路領域に形成された第２の層間絶縁膜７８にエッチング液が到達することを防止する機能を有する。
【０１０５】
次いで、図１１Ａ及び図１１Ｂに示す工程では、図１０Ａ及び図１０Ｂに示すサポート膜５１に、サポート膜５１の下層に形成された第２の層間絶縁膜７８を露出する貫通部７６を形成することで、複数の下部電極７１の上端の外周面７１ａと接触し、複数の下部電極７１を連結する図２Ｂに示すサポート膜５１を形成する。
【０１０６】
具体的には、貫通部７６は、図１０Ａ及び図１０Ｂに示すサポート膜５１の上面５１ａに、ホトリソグラフィ技術により、貫通部７６の形成領域に対応するサポート膜５１の上面５１ａを露出する開口部（図示せず）を有したホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、第２の層間絶縁膜７８の上面が露出するまでサポート膜５１をエッチングすることで形成する。その後、ホトレジスト（図示せず）を除去する。
なお、図１１Ａ及び図１１Ｂでは、１つの貫通部７６のみ図示しているが、図１１Ａ及び図１２Ｂに示す工程では、実際には複数の貫通部７６を形成する。
【０１０７】
次いで、図１２Ａ及び図１２Ｂに示す工程では、貫通部７６を介して、メモリセル領域に形成された第２の層間絶縁膜７８に、第２の層間絶縁膜７８を選択的にエッチング可能なウエットエッチング液を供給することで、ガード壁（図示せず）に囲まれた第２の層間絶縁膜７８を選択的に除去する。これにより、第２のエッチングストッパ膜４８とサポート膜５１との間に空間７７を形成する。
上記ウエットエッチング液としては、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングするエッチング液（言い換えれば、第２のエッチングストッパ膜４８及びサポート膜５１に対して選択比があるエッチング液）を用いる。具体的には、上記ウエットエッチング液としては、例えば、フッ化水素酸（ＨＦ）を用いる。
【０１０８】
また、空間７７は、第２のエッチングストッパ膜４８の上面４８ａ、サポート膜５１の下面５１ｂ、第２のエッチングストッパ膜４８とサポート膜５１との間に位置する複数の下部電極７１の外周側面７１ａ、及び図示していないガード壁の内壁を露出するように形成する。
この際に、ストッパ膜２３によって、メモリセル領域１１の下層へのウエットエッチング液の浸透が防止されるため、第１の層間絶縁膜４７及び既に形成済みのトランジスタ（例えば、縦型トランジスタ６６）等にダメージが及ぶことは無い。
【０１０９】
次いで、図１３Ａ及び図１３Ｂに示す工程では、図１２Ａ及び図１２Ｂに示す構造体の上面側から、貫通部７６を介して、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により、空間７７を区画する面を覆う容量絶縁膜７２を形成する。
これにより、容量絶縁膜７２は、第２のエッチングストッパ膜４８の上面４８ａと、サポート膜５１の上面５１ａ及び下面５１ｂと、第２のエッチングストッパ膜４８とサポート膜５１との間に位置する複数の下部電極７１の外周側面７１ａとを覆うように形成される。
容量絶縁膜７２としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とよりなる積層膜を用いることができる。
【０１１０】
次いで、図１４Ａ及び図１４Ｂに示す工程では、図１３Ａ及び図１３Ｂに示す構造体の上面側から、貫通部７６を介して、ＣＶＤ法により、容量絶縁膜７２の表面を覆うと共に、空間７７を充填する導電膜を成膜する。
該導電膜は、上部電極７３の母材となる膜であり、例えば、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【０１１１】
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により該導電膜を研磨することで、該導電膜よりなり、かつ上面７３ａが平坦な面とされた上部電極７３を形成する。
これにより、上部不純物拡散領域３６上に、下部電極７１、容量絶縁膜７２、及び上部電極７３よりなるキャパシタ５２（ＭＩＭキャパシタ）が形成される。このキャパシタ５２は、上部不純物拡散領域３６、金属膜３９、及び他の金属膜４１と電気的に接続されている。
【０１１２】
また、第２のエッチングストッパ膜４８とサポート膜５１との間に、第２のエッチングストッパ膜４８の上面４８ａ、サポート膜５１の下面５１ｂ、及び複数の下部電極７１の外周側面７１ａを露出する空間７７を形成し、次いで、空間７７を区画する面を覆う容量絶縁膜７２を形成し、その後、容量絶縁膜７２の表面に空間７７を充填する上部電極７３を形成することにより、キャパシタ５２の容量を大きくすることができる。
【０１１３】
次いで、図１５Ａ及び図１５Ｂに示す工程では、上部電極７３の上面７３ａに第３の層間絶縁膜５３を形成する。第３の層間絶縁膜５３は、ＣＶＤ法により形成することができる。また、第３の層間絶縁膜５３としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
【０１１４】
次いで、第３の層間絶縁膜５３上に、周知の手法により、上部電極７３と電気的に接続される配線５５を形成する。次いで、第３の層間絶縁膜５３上に、配線５５を覆うように第４の層間絶縁膜５６を形成する。第４の層間絶縁膜５６は、ＣＶＤ法により形成することができる。また、第４の層間絶縁膜５６としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。これにより、本実施の形態の半導体装置１０が製造される。
【０１１５】
本実施の形態の半導体装置の製造方法によれば、ピラー２６の上端２６−１を含むピラー２６の上部に上部不純物拡散領域３６を形成し、次いで、ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むと共に、ゲート電極６１，６２を覆う絶縁膜（具体的には、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５により構成される絶縁膜）を形成し、次いで、ゲート絶縁膜２７及び該絶縁膜をエッチバックすることで、ピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出し、次いで、ピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆う金属膜３９を成膜して、金属膜３９に含まれる金属（例えば、チタン（Ｔｉ））とピラー２６の上端２６−１に含まれるシリコン（Ｓｉ）とを反応させることで、金属膜３９で囲まれたピラー２６の上端２６−１にシリサイド層３８を形成し、次いで、シリサイド層３８の上面３８ａに形成された金属膜３９を選択的に除去し、その後、シリサイド層３８の側面３８ｃ，３８ｄのみに金属膜３９を残存させ、次いで、シリサイド層３８上に、シリサイド層３８の上面３８ａ及びシリサイド層３８の側面３８ｃ，３８ｄに残存する金属膜３９の上面３９ａと接触するキャパシタ５２を形成することにより、金属膜３９に囲まれたピラー２６の上端２６−１のみにシリサイド層３８を形成することが可能となるので、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を形成できる。
【０１１６】
これにより、シリンダ孔の径が小さい場合でも、下部電極５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減することができる。
【０１１７】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１１８】
例えば、本実施の形態では、金属膜３９の上面３９ａ及び他の金属膜４１の上面４１ａが下部電極７１の底部と接続されている場合を例に挙げて説明したが、少なくとも金属膜３９を構成する第１の金属膜６７の上面６７ａと下部電極７１の底部とが接続されていればよい。
また、本実施の形態では、他の金属膜４１を設けた場合を例に挙げて説明したが、金属膜３９の上面３９ａの面積が十分に広い場合（キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を十分に低減できる場合）には、他の金属膜４１を設ける必要はない。
【産業上の利用可能性】
【０１１９】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１２０】
１０…半導体装置、１１…メモリセルアレイ、１３…半導体基板、１３ａ…主面、１５…ビット線形成用溝、１６…第１の絶縁膜、１６Ａ…開口部、１８…ビットコンタクト、１９…下部不純物拡散領域、２１…ビット線、２１ａ，２３ａ，３１ａ，３３ａ，３５ａ，３８ａ，３９ａ，４１ａ，５１ａ，６７ａ，６８ａ，７３ａ…上面、２３…第２の絶縁膜、２５…ワード線形成用溝、２５ａ…底面、２６…ピラー、２６−１…上端、２６ａ，２６ｂ，２６ｃ，２６ｄ，２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ，３８ｃ，３８ｄ…側面、２６−１ｅ…上端面、２７…ゲート絶縁膜、２９…ワード線、３１…第１の埋め込み絶縁膜、３２…溝、３３…ライナー膜、３５…第２の埋め込み絶縁膜、３６…上部不純物拡散領域、３７…凹部、３８…シリサイド層、３８ｂ，５１ｂ…下面、３９…金属膜、４１…他の金属膜、４１ｂ，６７ｂ，６８ｂ…外周側面、４６…第１のエッチングストッパ膜、４７…第１の層間絶縁膜、４８…第２のエッチングストッパ膜、５１…サポート膜、５２…キャパシタ、５３…第３の層間絶縁膜、５５…配線、５６…第４の層間絶縁膜、６１，６２…ゲート電極、６３…電極端接続部、６５…接続部、６６…縦型トランジスタ、６７…第１の金属膜、６８…第２の金属膜、６８ａ…表面、７１…下部電極、７１ａ…外周側面、７２…容量絶縁膜、７３…上部電極、７６…貫通部、７７…空間、７８…第２の層間絶縁膜、７９…シリンダ孔、Ｃ，Ｄ…深さ、Ｒ…直径
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置（具体的には、半導体素子）の微細化が進められている。そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用い、ＤＲＡＭのメモリセルを微細化した場合、メモリセルを構成する選択トランジスタ及びキャパシタが縮小化されるため、キャパシタの容量を十分に確保することが困難になってきている。
【０００３】
この問題を解決する１つの方法として、キャパシタを立体化して、キャパシタを構成する電極の表面積を増加させると共に、キャパシタの構造をＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｍｅｔａｌ）構造に移行させることが行なわれている。
【０００４】
特許文献１には、下部電極、容量絶縁膜、及び上部電極よりなるＭＩＭキャパシタと、該ＭＩＭキャパシタが接続される容量コンタクトプラグとの間の抵抗を低くするために、下部電極と容量コンタクトプラグとの間にシリサイド層を形成することが開示されている。
【０００５】
ここで、特許文献１に記載されたＭＩＭキャパシタ及びシリサイド層の形成方法について、簡単に説明する。
始めに、トランジスタを構成する不純物拡散領域（ソース領域）と電気的に接続され、不純物含有多結晶シリコン膜よりなる容量コンタクトプラグを形成する。
次いで、容量コンタクトプラグ上に層間絶縁膜を形成する。次いで、異方性エッチングにより、層間絶縁膜に、容量コンタクトプラグの上面に達するシリンダ孔を形成する。
【０００６】
次いで、シリンダ孔から露出された容量コンタクトプラグの上端面、及びシリンダ孔の内周面を覆うチタン（Ｔｉ）膜と、チタン（Ｔｉ）膜の表面を覆う窒化チタン（ＴｉＮ）膜とを順次積層することで、下部電極を形成する。
この際、下部電極を構成するチタン（Ｔｉ）膜に含まれるＴｉと、容量コンタクトプラグに含まれるシリコンとを反応させることで、容量コンタクトプラグにシリサイド層を形成する。
その後、下部電極の表面を覆う容量絶縁膜と、容量絶縁膜の表面を覆う上部電極とを順次形成することで、ＭＩＭキャパシタが形成される。
【０００７】
特許文献２，３には、ＤＲＡＭのメモリセルを微細化する技術として、半導体基板の主面に対して垂直に伸びるピラーに、トランジスタを形成した縦型トランジスタ（「３次元トランジスタ」ともいう）が開示されている。
特許文献３に記載の縦型トランジスタは、容量コンタクトプラグを介して、縦型トランジスタの上方に配置されたＭＩＭキャパシタと接続されている。
上記構成とされた縦型トランジスタは、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトの実現も可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１９２６５０号公報
【特許文献２】特開２００８−３００６２３号公報
【特許文献３】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＤＲＡＭのセルを上記縦型トランジスタで構成した場合、キャパシタはその容量を十分に確保するため、ピラーの上端に形成された上部不純物拡散領域（ソース領域）上に直接コンタクトするように形成する。
この場合、下部電極と上部不純物拡散領域との間のコンタクト抵抗を低減するために、下部電極を構成するＴｉ膜、及びシリコンよりなる上部不純物拡散領域の一部をシリサイド化させて、シリサイド層を介して、キャパシタと上部不純物拡散領域とを電気的に接続する。
【００１０】
ところで、半導体装置のさらなる微細化が進んだ場合、シリンダ孔の直径がさらに小さくなるため、キャパシタと上部不純物拡散領域との間のコンタクト抵抗が上昇する。そこで、コンタクト抵抗の上昇を抑制するために、従来よりもシリサイド層の厚さを厚くする必要がある。
【００１１】
しかしながら、アスペクト比（＝シリンダ孔の深さ／シリンダ孔の径）の高いシリンダ孔の底面から露出された上部不純物拡散領域の上面に、チタン（Ｔｉ）膜を成膜した場合、チタン（Ｔｉ）膜の厚さばらつきが大きくなり、複数のピラーに形成されるシリサイド層の厚さを均一にすることが困難となる。
【００１２】
そのため、シリサイド層の成長を促進してシリサイド層の厚さを厚くする場合、他のピラーよりもシリサイド層が厚く形成されたピラーでは、ゲート電極とシリサイド層との距離が近くなりすぎることで、シリサイド層がピラーの側面に形成されたゲート絶縁膜に到達してゲート絶縁膜が侵食破壊され、ゲート電極と半導体基板との間でショートが発生してしまう。
したがって、アスペクト比の高いシリンダ孔を介して下部電極を成膜することでシリサイド層を形成する従来の方法では、ゲート電極と半導体基板とのショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を形成することが困難であった。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、シリコン（Ｓｉ）を含む半導体基板に設けられ、前記半導体基板を母材とするピラーと、前記ピラーの上端に形成されたシリサイド層と、前記シリサイド層の側面を覆うように設けられ、かつ前記ピラーの上端に含まれるシリコン（Ｓｉ）をシリサイド化させる金属膜と、ゲート絶縁膜を介して、前記シリサイド層よりも下方に位置する前記ピラーの側面に設けられたゲート電極と、前記ゲート電極を覆うと共に、前記シリサイド層よりも下方に位置する前記ピラーの側面を囲むように配置され、かつ前記シリサイド層及び前記金属膜を露出する絶縁膜と、前記シリサイド層の下面と接触するように、前記ピラーに配置された上部不純物拡散領域と、前記シリサイド層の上面に設けられたキャパシタと、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１４】
本発明の半導体装置によれば、シリコン（Ｓｉ）を含む半導体基板に設けられ、半導体基板を母材とするピラーと、ピラーの上端に形成されたシリサイド層と、シリサイド層の側面を覆うように設けられ、かつピラーの上端に含まれるシリコン（Ｓｉ）をシリサイド化させる金属膜と、ゲート絶縁膜を介して、シリサイド層よりも下方に位置するピラーの側面に設けられたゲート電極と、ゲート電極を覆うと共に、シリサイド層よりも下方に位置するピラーの側面を囲むように配置され、かつシリサイド層及び金属膜を露出する絶縁膜と、シリサイド層の下面と接触するように、ピラーに配置された上部不純物拡散領域と、シリサイド層の上面に設けられたキャパシタと、を有することにより、金属膜に囲まれたピラーの上端のみにシリサイド層を形成することが可能になるため、シリサイド層とゲート電極との間の距離を十分に確保して、ゲート電極と半導体基板との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を設けることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。
【図２Ａ】図１に示すメモリセルアレイのＡ−Ａ線方向の断面図である。
【図２Ｂ】図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
【図３Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図４Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図４Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その２）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図５Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その３）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図６Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その４）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その５）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図８Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その６）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図９Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その７）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その８）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１１Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１１Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その９）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１２Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１２Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１０）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１３Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１３Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１１）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１４Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１４Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１２）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【図１５Ａ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ａに示すメモリセルアレイの切断面に対応する断面図である。
【図１５Ｂ】本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図（その１３）であり、図２Ｂに示すメモリセルアレイの切断面に対応する断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１７】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図２Ａは、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図であり、図２Ｂは、図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
図１において、Ｘ方向はワード線２９の延在方向を示しており、Ｙ方向はワード線２９と交差するビット線２１の延在方向を示している。また、図１では、説明の便宜上、図２Ａ及び図２Ｂに示すメモリセルアレイ１１の構成要素のうち、ビット線２１、ワード線２９、シリサイド層３８、金属膜３９、及び他の金属膜４１、及びキャパシタ５２のみを図示する。
図２Ａ及び図２Ｂにおいて、図１に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。また、図１、図２Ａ、及び図２Ｂでは、本実施の形態の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。
【００１８】
本実施の形態の半導体装置１０は、図１、図２Ａ、及び図２Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路（図示せず）が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ（例えば、プレーナー型トランジスタ）が形成されている。
【００１９】
次に、図１、図２Ａ、及び図２Ｂを参照して、メモリセルアレイ１１の構成について説明する。
メモリセルアレイ１１は、半導体基板１３と、素子分離領域（図示せず）と、ビット線形成用溝１５と、第１の絶縁膜１６と、ビットコンタクト１８と、下部不純物拡散領域１９と、ビット線２１と、第２の絶縁膜２３と、ワード線形成用溝２５と、ピラー２６と、ゲート絶縁膜２７と、ワード線２９と、第１の埋め込み絶縁膜３１と、溝３２と、ライナー膜３３と、第２の埋め込み絶縁膜３５と、上部不純物拡散領域３６と、凹部３７と、シリサイド層３８と、金属膜３９、他の金属膜４１と、第１のエッチングストッパ膜４６と、第１の層間絶縁膜４７と、第２のエッチングストッパ膜４８と、サポート膜５１と、キャパシタ５２と、第３の層間絶縁膜５３と、配線５５と、第４の層間絶縁膜５６と、を有する。
【００２０】
図２Ａ及び図２Ｂを参照するに、半導体基板１３は、シリコン（Ｓｉ）を含むと共に、所定の濃度の不純物とされた基板である。半導体基板としては、例えば、ｐ型のシリコン基板を用いることができる。以下、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板１３には、素子分離用溝（図示せず）及び該素子分離用溝を埋め込む素子分離用絶縁膜（図示せず）により構成された素子分離領域（図示せず）と、該素子分離領域の内側に形成され、矩形とされた素子形成領域とを有する。
上記素子分離用絶縁膜としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。上記素子分離領域の構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
【００２１】
図２Ａを参照するに、ビット線形成用溝１５は、半導体基板１３に形成されている。ビット線形成用溝１５は、Ｙ方向に延在するように、Ｘ方向に対して複数配置されている。ビット線形成用溝１５の底部には、ビット線２１が形成される。
第１の絶縁膜１６は、ビット線形成用溝１５の内面のうち、ビット線２１の形成領域に対応する面（具体的には、ビット線形成用溝１５の側面の一部及び底面）に設けられている。第１の絶縁膜１６は、ビットコンタクト１８が形成される開口部１６Ａを有する。開口部１６Ａは、ピラー２６の側面の一部を露出するように形成されている。第１の絶縁膜１６としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００２２】
ビットコンタクト１８は、第１の絶縁膜１６に形成された開口部１６Ａを充填するように設けられている。ビットコンタクト１８の材料としては、例えば、ｎ型不純物（例えば、ヒ素（Ａｓ））を含有した多結晶シリコン膜を用いることができる。
下部不純物拡散領域１９は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ドレイン領域として機能する。下部不純物拡散領域１９は、上部不純物拡散領域３６の下方に位置するピラー２６に形成されており、ビットコンタクト１８と接触している。下部不純物拡散領域１９は、ビットコンタクト１８を介して、ビット線２１と電気的に接続されている。
【００２３】
図２Ａを参照するに、ビット線２１（埋め込みビット線）は、第１の絶縁膜１６を介して、ビット線形成用溝１５の底部に形成されている。つまり、ビット線２１は、半導体基板１３に対して電気的に絶縁された状態で、後述するゲート電極６１，６２よりも下方に配置されている。
ビット線２１の上面２１ａは、平坦な面とされている。ビット線２１は、ワード線２９と交差しており、Ｙ方向に延在している。ビット線２１は、Ｘ方向に複数配置されている（図１参照）。ビット線２１は、ビットコンタクト１８と接触しており、ビットコンタクト１８を介して、下部不純物拡散領域１９と電気的に接続されている。
ビット線２１は、導電膜により構成されている。ビット線２１を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層した積層膜を用いることができる。
【００２４】
図２Ａを参照するに、第２の絶縁膜２３は、ビット線２１の上面２１ａ、及びビット線２１よりも上方に位置するビット線形成用溝１５の側面（言い換えれば、上部不純物拡散領域３６の側面及びシリサイド層３８ｄを含むピラー２６の側面２６ｃ，２６ｄ）を覆うように形成されている。第２の絶縁膜２３の上面２３ａは、シリサイド層３８の下面３８ｂに対して略面一とされている。第２の絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
図２Ａ及び図２Ｂを参照するに、ワード線形成用溝２５は、ビット線形成用溝１５と交差するように、半導体基板１３に形成されている。ワード線形成用溝２５は、Ｘ方向に延在しており、Ｙ方向に対して複数配置されている。
【００２５】
図２Ａ及び図２Ｂを参照するに、ピラー２６は、ビット線形成用溝１５及びワード線形成用溝２５に囲まれており、柱状形状とされている。ピラー２６は、シリコンを含む半導体基板１３を母材としており、半導体基板１３の主面１３ａを部分的にエッチングして、ビット線形成用溝１５及びワード線形成用溝２５を加工することで複数形成される。
ピラー２６の上端２６−１には、シリサイド層３８が形成されており、シリサイド層３８の下方にはシリサイド層３８と接触する上部不純物拡散領域３６が形成されている。ピラー２６のうち、上部不純物拡散領域３６の下方に位置する部分は、チャネルとして機能する。
【００２６】
このピラー２６に、下部不純物拡散領域１９、上部不純物拡散領域３６、ゲート絶縁膜２７、及び後述する一対のゲート電極６１，６２が形成されることで、縦型トランジスタ６６が形成される。つまり、メモリセルアレイ１１には、マトリックス状に複数の縦型トランジスタ６６が形成されている。
縦型トランジスタ６６は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ１１では、上記縦型トランジスタ６６を複数備えることにより、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能である。
【００２７】
図２Ｂを参照するに、ゲート絶縁膜２７は、Ｘ方向に配置された複数のピラー２６の側面２６ａ，２６ｂ（上部不純物拡散領域３６の側面及びシリサイド層３８の側面３８ｃも含む）、及びワード線形成用溝２５の底面２５ａを覆うように形成されている。
ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００２８】
図１を参照するに、ワード線２９は、一対のゲート電極６１，６２と、電極端接続部６３と、接続部６５とを有する。
図１及び図２Ｂを参照するに、ゲート電極６１は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、シリサイド層３８よりも下方に位置する複数のピラー２６の側面２６ａに設けられている。ゲート電極６２は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、シリサイド層３８よりも下方に位置する複数のピラー２６の側面２６ｂに設けられている。ゲート電極６２は、ゲート絶縁膜２７及び複数のピラー２６を介して、ゲート電極６１と対向配置されている。
図１を参照するに、電極端接続部６３は、ゲート電極６１，６２の両端にそれぞれ設けられており、ゲート電極６１，６２の端部と一体に構成されている。
【００２９】
図１及び図２Ａを参照するに、接続部６５は、第２の絶縁膜２３を介して、ゲート電極６１，６２間に位置するビット線形成用溝１５に設けられている。接続部６５の一方の端部は、ゲート電極６１と一体に構成されており、接続部６５の他方の端部は、ゲート電極６２と一体に構成されている。接続部６５は、Ｘ方向におけるワード線２９の電気抵抗の差を小さくするための部材である。
上記ワード線２９は、導電膜により構成されている。ワード線２９を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とが順次積層された積層膜を用いることができる。
【００３０】
図２Ａを参照するに、第１の埋め込み絶縁膜３１は、接続部６５の上面を覆うように、ビット線形成用溝１５を埋め込んでいる。第１の埋め込み絶縁膜３１の上面３１ａは、平坦な面とされており、シリサイド層３８の下面３８ｂに対して面一とされている。言い換えれば、第１の埋め込み絶縁膜３１の上面３１ａは、半導体基板１３の主面１３ａ（後述する図４Ａ及び図４Ｂに示すピラー２６の上端面２６−１ｅ）よりも低い位置に配置されている。
第１の埋め込み絶縁膜３１としては、例えば、埋め込み特性に優れ、緻密な膜質を有した絶縁膜を用いるとよい。具体的には、第１の埋め込み絶縁膜３１としては、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）を用いるとよい。
【００３１】
図２Ｂを参照するに、溝３２は、Ｘ方向に延在しており、ワード線形成用溝２５内に形成されている。溝３２のＹ方向の幅は、ワード線形成用溝２５のＹ方向の幅よりも狭い。溝３２は、ワード線形成用溝２５に埋め込まれ、ワード線２９の母材となる導電膜（図示せず）を２つに分離することで、一対のゲート電極６１，６２を形成するための分離用溝である。そのため、溝３２の深さは、ワード線２９の母材となる導電膜を確実に２つに分離できるように、ワード線形成用溝２５の深さよりも深くなるように形成されている。
【００３２】
図２Ｂを参照するに、ライナー膜３３は、ワード線形成用溝２５内に設けられており、ゲート電極６１，６２上にサイドウォール状に形成されている。ライナー膜３３は、絶縁性を有した膜である。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。ライナー膜３３の上面３３ａは、平坦な面とされており、シリサイド層３８の下面３８ｂに対して面一とされている。
図２Ｂを参照するに、第２の埋め込み絶縁膜３５は、溝３２を充填するように設けられている。第２の埋め込み絶縁膜３５の上面３５ａは、平坦な面とされており、シリサイド層３８の下面３８ｂに対して面一とされている。
なお、本実施の形態において、ゲート電極６１，６２を覆うと共に、シリサイド層３８よりも下方に位置するピラー２６の側面を囲むように配置され、かつシリサイド層３８及び金属膜３９を露出する絶縁膜は、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５により構成されている。
【００３３】
図２Ａ及び図２Ｂを参照するに、上部不純物拡散領域３６は、ピラー２６の上部に形成されており、シリサイド層３８の下面３８ｂと接触している。これにより、上部不純物拡散領域３６は、シリサイド層３８と電気的に接続されている。
上部不純物拡散領域３６は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース領域として機能する。
本実施の形態の場合の縦型トランジスタ６６（「３次元トランジスタ」ともいう）は、ピラー２６に、ビットコンタクト１８、下部不純物拡散領域１９、ゲート絶縁膜２７、ゲート電極６１，６２、及び上部不純物拡散領域３６が形成された構成とされている。
【００３４】
図２Ａ及び図２Ｂを参照するに、凹部３７は、同一平面上に配置された第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａを半導体基板１３の主面１３ａよりも下方に配置することで形成されている。凹部３７の底面は、平坦な面とされており、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａにより構成されている。
【００３５】
凹部３７は、金属膜３９、他の金属膜４１、及び第１のエッチングストッパ膜４６を配置するための溝であり、シリサイド層３８の側面３８ｃ，３８ｄを露出するように形成されている。
なお、実際に、メモリセルを形成する場合、後述する図４Ａ及び図４Ｂに示すように、凹部３７は、金属膜３９が形成される複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出するように形成される。金属膜３９は、複数のピラー２６の上端２６−１にシリサイド層３８を形成するための膜である。
なお、側面２６−１ａは、ピラー２６の側面２６ａの一部であり、側面２６−１ｂは、ピラー２６の側面２６ｂの一部である。また、側面２６−１ｃは、ピラー２６の側面２６ｃの一部であり、側面２６−１ｄは、ピラー２６の側面２６ｄの一部である。
【００３６】
このように、金属膜３９が形成される複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出する凹部３７を設けることにより、凹部３７の深さを変えることで、シリサイド層３８の厚さを容易に制御することができると共に、複数のピラー２６に形成されるシリサイド層３８の厚さばらつきを小さくすることができる。
半導体基板１３の主面１３ａを基準とした際の凹部３７の深さは、例えば、５０ｎｍとすることができる。
【００３７】
図２Ａ及び図２Ｂを参照するに、シリサイド層３８は、凹部３７から露出され、かつ金属膜３９に囲まれたピラー２６の上端２６−１に形成されている。
シリサイド層３８の上面３８ａは、半導体基板１３の主面１３ａに対して略面一とされており、キャパシタ５２となる下部電極７１と接触している。また、シリサイド層３８の下面３８ｂは、上部不純物拡散領域３６と接触している。これにより、シリサイド層３８は、キャパシタ５２の下部電極７１と上部不純物拡散領域３６とを電気的に接続している。
シリサイド層３８は、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を小さくするための層である。
【００３８】
シリサイド層３８は、ピラー２６の上端２６−１に含まれるシリコンと金属膜３９に含まれる後述する金属とが反応して、ピラー２６の上端２６−１がシリサイド化することで形成される。
シリサイド層３８としては、チタンシリサイド層（具体的には、ＴｉＳｉ２層等）、コバルトシリサイド層等を用いることができる。
【００３９】
シリサイド層３８としては、ＴｉＳｉ２層を用いるとよい。ＴｉＳｉ２層は、シリサイド層のなかで電気抵抗が最も低く、かつ多結晶シリコン及び上部不純物拡散領域の表面に自然酸化膜（シリコン酸化膜（ＳｉＯ２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉはシリコン酸化膜を還元して反応する）からである。
シリサイド層３８の厚さは、凹部３７の深さの値と等しく、例えば、５０ｎｍとすることができる。
【００４０】
図２Ａ及び図２Ｂを参照するに、金属膜３９は、凹部３７の内壁に設けられており、第１の金属膜６７と、第２の金属膜６８とが順次積層された構成とされている。
第１の金属膜６７は、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、及びライナー膜３３の上面３３ａに、シリサイド層３８の側面３８ｃ，３８ｄを覆うように配置されている。
第１の金属膜６７の上面６７ａは、シリサイド層３８の上面３８ａに対して略面一とされている。第１の金属膜６７の上面６７ａは、キャパシタ５２の下部電極７１と接触している。これにより、第１の金属膜６７は、下部電極７１と電気的に接続されている。
【００４１】
第１の金属膜６７は、ピラー２６の上端２６−１に含まれるシリコンと反応することで、シリサイド層３８を形成する金属を含む膜である。つまり、第１の金属膜６７は、第１の金属膜６７の成膜時の熱により、ピラー２６の上端２６−１をシリサイド化させることで、ピラー２６の上端２６−１にシリサイド層３８を形成するための膜である。そのため、シリサイド層３８は、第１の金属膜６７により囲まれた部分のみに形成される。第１の金属膜６７は、ＣＶＤ法により形成することができる。
【００４２】
このように、ピラー２６の上端２６−１を露出する凹部３７を設け、ピラー２６の上端２６−１の側面を覆うように、シリコンと反応する金属を含む第１の金属膜６７を形成することにより、第１の金属膜６７により囲まれた領域のみにシリサイド層３８を形成することが可能となる。これにより、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を設けることができると共に、複数のピラー２６に形成されるシリサイド層３８の厚さばらつきを小さくすることができる。
【００４３】
第１の金属膜６７としては、例えば、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜等を用いることができる。第１の金属膜６７としてチタン（Ｔｉ）膜を用いた場合、シリサイド層３８としてＴｉＳｉ２層を形成することができる。
第１の金属膜６７としてチタン（Ｔｉ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における第１の金属膜６７の厚さは、例えば、７ｎｍとすることができる。
【００４４】
第２の金属膜６８は、第１の埋め込み絶縁膜３１の上面３１ａ及びライナー膜３３の上面３３ａに、第１の金属膜６７の外周側面６７ｂを覆うように設けられている。第２の金属膜６８の上面６８ａは、下部電極７１と接触している。これにより、第２の金属膜６８は、下部電極７１と電気的に接続されている。
【００４５】
第２の金属膜６８としては、第１の金属膜６７と他の金属膜４１との間の密着性を向上可能な膜が好ましい。第２の金属膜６８としては、例えば、窒化チタン（ＴｉＮ）膜、或いは、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを順次積層した積層膜等を用いることができる。
第２の金属膜６８として窒化チタン（ＴｉＮ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における第２の金属膜６８の厚さは、例えば、５ｎｍとすることができる。
図１に示すように、上記構成とされた金属膜３９は、ピラー２６に形成されたシリサイド層３８を囲むような形状とされている。
なお、本実施の形態では、一例として、第１の金属膜６７としてチタン（Ｔｉ）膜を用い、第２の金属膜６８として窒化チタン（ＴｉＮ）膜を用いた場合を例に挙げて、以下の説明を行う。
【００４６】
図２Ａ及び図２Ｂを参照するに、他の金属膜４１は、第２の金属膜６８の外周側面６８ｂを覆うように、第１の埋め込み絶縁膜３１の上面３１ａ及びライナー膜３３の上面３３ａに設けられている。
他の金属膜４１は、金属膜３９と共に、凹部３７内に配置されている。他の金属膜４１は、金属膜３９と比較して、抵抗値の低い膜である。他の金属膜４１の上面は、下部電極７１と接触している。これにより、他の金属膜４１は、下部電極７１と電気的に接続されている。
【００４７】
他の金属膜４１としては、例えば、タングステン（Ｗ）膜を用いることができる。他の金属膜４１としてタングステン（Ｗ）膜を用いる場合、シリサイド層３８の側面３８ｃ，３８ｄに対して直交する方向における他の金属膜４１の厚さは、例えば、１０ｎｍとすることができる。
図１に示すように、上記構成とされた他の金属膜４１は、金属膜３９を介して、ピラー２６に形成されたシリサイド層３８を囲むような形状とされている。
【００４８】
図２Ａ及び図２Ｂを参照するに、第１のエッチングストッパ膜４６は、シリサイド層３８の上面３８ａ、第１の金属膜６７の上面６７ａ、第２の金属膜６８の上面６８ａ、及び他の金属膜４１の上面４１ａのうち、下部電極７１と接触していない面を覆うと共に、金属膜３９及び他の金属膜４１が形成された凹部３７を埋め込むように形成されている。これにより、第１のエッチングストッパ膜４６は、他の金属膜４１の外周側面４１ｂを覆っている。第１のエッチングストッパ膜４６の上面は、平坦な面とされている。
第１のエッチングストッパ膜４６としては、シリコン窒化膜（ＳｉＮ膜）を用いる。この場合、第１のエッチングストッパ膜４６の厚さは、例えば、５０ｎｍとすることができる。
第１の層間絶縁膜４７は、第１のエッチングストッパ膜４６上に設けられている。第１の層間絶縁膜４７としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。この場合、第１の層間絶縁膜４７の厚さは、例えば、４００ｎｍとすることができる。
【００４９】
第２のエッチングストッパ膜４８は、第１の層間絶縁膜４７上に設けられている。第２のエッチングストッパ膜４８としては、シリコン窒化膜（ＳｉＮ膜）を用いる。この場合、第２のエッチングストッパ膜４８の厚さは、例えば、５０ｎｍとすることができる。
【００５０】
サポート膜５１は、第２のエッチングストッパ膜４８の上方に配置されている。サポート膜５１としては、シリコン窒化膜（ＳｉＮ膜）を用いる。サポート膜５１は、後述する複数の下部電極７１の上端側の外周側面５７ａと接触している。これにより、サポート膜５１は、複数の下部電極７１を連結している。
図２Ｂに示すように、サポート膜５１には貫通部７６が形成されている。貫通部７６は、ウエットエッチングにより、後述する図１１Ａ及び図１１Ｂに示す第２の層間絶縁膜７８を除去するためのエッチング液の導入口である。半導体装置１０において、第２の層間絶縁膜７８は、図示していない周辺回路領域に形成されている。
【００５１】
上記第２の層間絶縁膜７８が除去されることにより、第２のエッチングストッパ膜４８とサポート膜５１と間には、空間７７が形成される。サポート膜５１と第２のエッチングストッパ膜４８との間隔は、図１１Ａ及び図１１Ｂに示す第２の層間絶縁膜７８の厚さと等しく、例えば、９００ｎｍとすることができる。
また、サポート膜５１の厚さは、例えば、１００μｍとすることができる。なお、図２Ｂでは、１つの貫通部７６のみ図示しているが、実際には、サポート膜５１には複数の貫通部７６が形成されている。
【００５２】
キャパシタ５２は、ＭＩＭキャパシタであり、複数のピラー２６に対してそれぞれ１つ設けられている。つまり、メモリセルアレイ１１は、複数のキャパシタ５２を有する。
キャパシタ５２は、１つの下部電極７１と、複数の下部電極７１に亘るように形成された容量絶縁膜７２（言い換えれば、複数の下部電極７１に対して共通の容量絶縁膜）と、容量絶縁膜７２の表面を覆う上部電極７３（言い換えれば、複数の下部電極７１に対して共通の上部電極）とを有する。
下部電極７１は、王冠形状とされている。下部電極７１は、サポート膜５１により他の下部電極７１と連結されている。下部電極７１としては、金属膜を用いる。具体的には、下部電極７１としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜とが順次積層された積層膜を用いるとよい。下部電極７１の底部は、金属膜３９の上面３９ａと接続されている。
【００５３】
このように、金属膜よりなる下部電極７１の底部と金属膜３９とを接続することにより、下部電極７１の底部とシリサイド層３８の外周部及び金属膜３９とが接続されるため、下部電極７１の底部がシリサイド層３８の上面３８ａの中央のみと接触した場合と比較して、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減できる。
【００５４】
また、下部電極７１の底部は、第２の金属膜６８の外周側面６８ｂを覆うように配置された他の金属膜４１の上面４１ａと接続されている。
このように、第２の金属膜６８の外周側面６８ｂを覆うように配置され、金属膜３９よりも抵抗値の低い他の金属膜４１の上面４１ａと金属膜よりなる下部電極７１の底部とを接続させることにより、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗をさらに低減できる。
【００５５】
容量絶縁膜７２は、複数の下部電極７１の内面、第２のエッチングストッパ膜４８とサポート膜５１との間に位置する複数の下部電極７１の外周側面７１ａ、第２のエッチングストッパ膜４８の上面４８ａ、サポート膜５１の上面５１ａ及び下面５１ｂ、及び貫通部７６を構成するサポート膜５１の側面を覆うように設けられている。
容量絶縁膜７２としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とを順次積層した積層膜を用いることができる。
【００５６】
上部電極７３は、容量絶縁膜７２の表面を覆うように設けられており、容量絶縁膜７２を介して、複数の下部電極７１内、貫通部７６、及び空間７７を充填している。
上部電極７３の上面７３ａは、平坦な面とされている。上部電極７３としては、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【００５７】
第３の層間絶縁膜５３は、上部電極７３の上面７３ａに設けられている。第３の層間絶縁膜５３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
配線５５は、第３の層間絶縁膜５３上に設けられている。配線５５は、下層に配置された上部電極７３と電気的に接続されている。
第４の層間絶縁膜５６は、配線５５を覆うように、第３の層間絶縁膜５３上に設けられている。第４の層間絶縁膜５６としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００５８】
本実施の形態の半導体装置によれば、ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂに設けられたゲート電極６１，６２と、ピラー２６の上端２６−１に形成されたシリサイド層３８と、ゲート電極６１，６２を覆うと共に、ピラー２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むように配置され、かつシリサイド層３８の側面３８ｃ，３８ｄを露出する絶縁膜（具体的には、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、及びライナー膜３３により構成された絶縁膜）と、シリサイド層３８の側面３８ｃ，３８ｄを覆うように設けられ、かつピラー２６の上端２６−１に含まれるシリコンをシリサイド化させる金属膜３９と、シリサイド層３８の下面３８ｂと接触するように、ピラー２６に形成された上部不純物拡散領域３６と、シリサイド層３８の上面３８ａに設けられたキャパシタ５２と、を有することにより、金属膜３９に囲まれた部分のみにシリサイド層３８を形成することが可能になるため、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を設けることができる。
【００５９】
これにより、シリンダ孔の径が小さい場合でも、下部電極５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減することができる。
【００６０】
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂは、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、及び図１５Ａは、図２Ａに示すメモリセルアレイ１１の切断面に対応する断面図である。
【００６１】
また、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、及び図１５Ｂは、図２Ｂに示すメモリセルアレイ１１の切断面に対応する断面図である。
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂにおいて、図２Ａ及び図２に示すメモリセルアレイ１１と同一構成部分には同一符号を付す。
【００６２】
次に、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂを参照して、本発明の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。
【００６３】
始めに、図３Ａ及び図３Ｂに示す工程では、シリコン（Ｓｉ）を含む半導体基板１３に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を形成することで、素子分離領域（図示せず）を形成する。これにより、該素子分離領域の内側に配置された素子形成領域（活性領域）を形成する。
半導体基板１３としては、例えば、ｐ型のシリコン基板を用いることができる。以下、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
【００６４】
次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板１３の主面１３ａにシリコン窒化膜よりなるハードマスク（図示せず）を形成する。次いで、該ハードマスク（図示せず）をマスクとするドライエッチングにより、半導体基板１３の主面１３ａを部分的にエッチングすることで、Ｙ方向に延在する複数のビット線形成用溝１５を形成する。次いで、複数のビット線形成用溝１５の内面のうち、ビット線２１の形成領域に対応する面を覆うように第１の絶縁膜１６を形成する。この段階では、第１の絶縁膜１６には、開口部１６Ａは形成されていない。
【００６５】
次いで、第１の絶縁膜１６を介して、開口部１６Ａの形成領域よりも低い位置にあるビット線形成用溝１５を埋め込むように、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を形成する。次いで、第１の絶縁膜１６のうち、ビットコンタクト１８の形成領域に対応する部分を選択的にエッチングすることで、半導体基板１３を露出する開口部１６Ａを形成する。
【００６６】
次いで、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）上に、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を成長させることで、複数のビット線形成用溝１５内を埋め込む。
次いで、エッチバックにより、複数のビット線形成用溝１５に形成されたヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を除去して、開口部１６Ａのみにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を残存させることで、開口部１６Ａにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）よりなるビットコンタクト１８を形成する。
【００６７】
次いで、ＣＶＤ法により、所定の温度（例えば、６５０℃）に加熱された雰囲気内で、ビット線２１の母材となる導電膜を成膜する。具体的には、ビット線２１の母材となる導電膜として、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層する。
このとき、上記導電膜の成膜時の熱により、ビットコンタクト１８に含まれるヒ素（Ａｓ）がピラー２６の形成領域に対応した半導体基板１３に熱拡散する。これにより、ピラー２６の側壁に対応する部分に下部不純物拡散領域１９が形成される。
次いで、上記導電膜をエッチバックして、ビット線形成用溝１５の底部に導電膜を残存させることで、Ｙ方向に延在するビット線２１を形成する。
【００６８】
次いで、ビット線２１の上面２１ａ、及びビット線２１よりも上方に位置するビット線形成用溝１５の側面（言い換えれば、複数のピラー２６の側面２６ｃ，２６ｄの一部）を覆う第２の絶縁膜２３を形成する。第２の絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
次いで、ビット線形成用溝１５を埋め込むように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により、図示していない塗布系のシリコン酸化膜（ＳｉＯ２膜）を塗布し、その後、該塗布系のシリコン酸化膜（ＳｉＯ２膜）をエッチバックすることで、接続部６５の形成領域に対応するビット線形成用溝１５のみに、塗布系のシリコン酸化膜（ＳｉＯ２膜）を残存させる。
次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、塗布系のシリコン酸化膜（ＳｉＯ２膜）上に位置するビット線形成用溝１５を埋め込むシリコン酸化膜（ＳｉＯ２膜）を成膜することで、第１の埋め込み絶縁膜３１を形成する。
【００６９】
次いで、半導体基板１３の主面１３ａを部分的にエッチングすることで、ビット線形成用溝１５と交差し、かつＸ方向に延在するワード線形成用溝２５を複数形成する。ワード線形成用溝２５は、先に説明したビット線形成用溝１５と同様な手法により形成する。このとき、ワード線形成用溝２５は、ＳＯＧ法により形成された塗布系のシリコン酸化膜（図示せず）を完全に露出するように形成する。
これにより、シリコンを含む半導体基板１３よりなり、ビット線形成用溝１５及びワード線形成用溝２５に囲まれた複数のピラー２６が形成される。言い換えれば、半導体基板１３の主面１３ａを部分的にエッチングすることで、複数のピラー２６を形成する。
【００７０】
次いで、ウエットエッチングにより、塗布系のシリコン酸化膜（図示せず）を選択的に除去する。その後、ワード線形成用溝２５の内面（具体的には、ワード線形成用溝２５の底面２５ａ、及び複数のピラー２６の側面２６ａ，２６ｂ）を覆うゲート絶縁膜２７を形成する。
【００７１】
ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００７２】
次いで、ＣＶＤ法により、接続部６５の形成領域に対応するビット線形成用溝１５、及びワード線形成用溝２５を埋め込むように、ワード線２９の母材となる導電膜を成膜する。
具体的には、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次成膜することで、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、及びタングステン（Ｗ）膜よりなる導電膜を形成する。
これにより、ビット線形成用溝１５に、該導電膜よりなる複数の接続部６５が形成される。このとき、図示していない電極端接続部６３（図１参照）も同時に形成する。
次いで、ワード線形成用溝２５に形成された導電膜をエッチバックして、ワード線形成用溝２５内に残存する導電膜の厚さを所定の厚さとする。ワード線形成用溝２５内に残存する導電膜は、一対のゲート電極６１，６２の母材となる。
【００７３】
次いで、ワード線形成用溝２５内に、ワード線形成用溝２５よりも幅が狭く、かつＸ方向に延在し、ワード線形成用溝２５内に残存する導電膜を２分割する溝３２を形成する。
これにより、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａにゲート電極６１が形成されると共に、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂにゲート電極６２が形成される。
つまり、この段階で、電極端接続部６３、接続部６５、及びＸ方向に延在する一対のゲート電極６１，６２を備えたワード線２９が形成される。
【００７４】
次いで、ゲート電極６１，６２上に、ゲート絶縁膜２７と接触するように、ライナー膜３３を形成する。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。
次いで、ワード線形成用溝２５及び溝３２を第２の埋め込み絶縁膜３５で埋め込む。第２の埋め込み絶縁膜３５としては、ＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）を用いるとよい。
次いで、図示していないハードマスク（ビット線形成用溝１５を形成する際に使用するマスク）を除去する。これにより、複数のピラー２６の上端面（半導体基板１３の主面１３ａ）が露出される。
【００７５】
次いで、複数のピラー２６の上端面２６−１ｅ（半導体基板１３の主面１３ａ）に、ｎ型不純物としてヒ素（Ａｓ）をドーピングし、その後、ヒ素（Ａｓ）を熱拡散させることで、複数のピラー２６の上部（ピラー２６の上端２６−１を含む）に上部不純物拡散領域３６を形成する。
なお、この段階では、ピラー２６の上端２６−１にも上部不純物拡散領域３６が形成されており、後述する図５Ａ及び図５Ｂに示す工程において、シリサイド層３８を形成することで、図２Ａ及び図２Ｂに示す上部不純物拡散領域３６が形成される。
【００７６】
その後、絶縁膜（具体的には、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５）のうち、複数のピラー２６の上端面２６−１ｅから突出した部分を研磨により除去することで、図３Ａ及び図３Ｂに示すように、上面が平坦化された構造体を形成する。
これにより、ゲート絶縁膜２７を介して、ピラーの側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むと共に、ゲート電極６１，６２を覆う絶縁膜（この場合、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５よりなる絶縁膜）が形成される。
【００７７】
次いで、図４Ａ及び図４Ｂに示す工程では、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５よりなる絶縁膜、及びゲート絶縁膜２７をエッチバックすることにより、上部不純物拡散領域３６が形成された複数のピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出する凹部３７を形成する。
このとき、第２の絶縁膜２３の上面２３ａ、第１の埋め込み絶縁膜３１の上面３１ａ、ライナー膜３３の上面３３ａ、及び第２の埋め込み絶縁膜３５の上面３５ａにより構成される凹部３７の底面が、平坦な面となるようにエッチバックを行なう。
【００７８】
また、凹部３７は、凹部３７の深さＣがシリサイド層３８の所望の厚さの値と等しくなるように形成する。このように、凹部３７の深さを設定することで、シリサイド層３８を形成したい領域に金属膜３９（シリコンと反応することでシリサイド層３８を形成する膜）を精度良く形成することが可能となるので、シリサイド層３８の厚さを容易に制御することができると共に、複数のピラー２６に形成されるシリサイド層３８の厚さばらつきを低減することができる。
半導体基板１３の主面１３ａを基準とした際の凹部３７の深さＣは、例えば、５０ｎｍとすることができる。
【００７９】
次いで、図５Ａ及び図５Ｂに示す工程では、図４Ａ及び図４Ｂに示すピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆うように、第１及び第２の金属膜６８，６８よりなる金属膜３９を成膜して、第１の金属膜６７に含まれる金属とピラー２６の上端２６−１に含まれるシリコンとを反応させることで、図４Ａ及び図４Ｂに示す上部不純物拡散領域３６のうち、第１の金属膜６７で囲まれたピラー２６の上端２６−１にシリサイド層３８を形成する。
これにより、シリサイド層３８の下面３８ｂが上部不純物拡散領域３６と接触する。つまり、シリサイド層３８と上部不純物拡散領域３６とが電気的に接続される。
【００８０】
具体的には、ＣＶＤ法により、所定の温度（例えば、６５０℃）に加熱された雰囲気中において、図４Ａ及び図４Ｂに示すピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆うように、第１の金属膜６７としてチタン（Ｔｉ）膜（例えば、厚さ７ｎｍ）を成膜すると共に、チタン（Ｔｉ）膜を成膜する際の熱により、チタン（Ｔｉ）膜に含まれるチタン（Ｔｉ）と、ピラー２６の上端２６−１に含まれるシリコン（Ｓｉ）とを反応させることで、ピラー２６の上端２６−１にシリサイド層３８としてＴｉＳｉ２層を形成する。
【００８１】
このとき、第１の金属膜６７は、図４Ａ及び図４Ｂに示す構造体の上面全体に形成される。言い換えれば、凹部３７の底面にも第１の金属膜６７が成膜される。
また、実際には、チタン（Ｔｉ）膜のうち、ピラー２６の上端２６−１と接触している部分のほとんどがシリサイド化されてＴｉＳｉ２層となる。
さらに、シリサイド層３８を形成することで、複数のピラー２６に、ビットコンタクト１８、下部不純物拡散領域１９、ゲート絶縁膜２７、ゲート電極６１，６２、及び上部不純物拡散領域３６を備えた縦型トランジスタ６６（「３次元トランジスタ」ともいう）が形成される。
【００８２】
このように、ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むと共に、ゲート電極６１，６２を覆う絶縁膜（第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５よりなる絶縁膜）を形成し、次いで、ゲート絶縁膜２７及び該絶縁膜をエッチバックすることで、上部不純物拡散領域３６が形成されたピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出し、その後、ピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆うように金属膜３９を成膜して、金属膜３９に含まれる金属（例えば、チタン（Ｔｉ））とピラー２６の上端に含まれるシリコンとを反応させることで、上部不純物拡散領域３６のうち、金属膜３９で囲まれたピラー２６の上端２６−１にシリサイド層３８を形成することにより、金属膜３９に囲まれたピラー２６の上端２６−１のみにシリサイド層３８を形成することが可能となるので、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を形成できる。
【００８３】
また、シリサイド層３８として、他のシリサイド層（例えば、ＷＳｉ２層）と比較して抵抗が低いＴｉＳｉ２層を形成することにより、他のシリサイド層を用いた場合と比較して、コンタクト抵抗を低くできる。
なお、第１の金属膜６７としてチタン（Ｔｉ）膜の替わりに、コバルト（Ｃｏ）膜を形成してもよい。この場合、シリサイド層３８としてコバルトシリサイド層が形成される。
【００８４】
次いで、第１の金属膜６７及びシリサイド層３８を形成後に、第１の金属膜６７の表面を覆う第２の金属膜６８を形成する。具体的には、ＣＶＤ法により、第２の金属膜６８として窒化チタン（ＴｉＮ）膜（例えば、厚さ５ｎｍ）を形成する。
なお、第２の金属膜６８として窒化チタン（ＴｉＮ）膜の替わりに、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とが順次積層された積層膜を形成してもよい。
【００８５】
次いで、図６Ａ及び図６Ｂに示す工程では、金属膜３９の表面（具体的には、第２の金属膜６８の表面６８ａ）を覆うように、金属膜３９よりも抵抗値の低い他の金属膜４１を成膜する。具体的には、ＣＶＤ法により、他の金属膜４１としてタングステン（Ｗ）膜（例えば、厚さ１０ｎｍ）を成膜する。
【００８６】
次いで、図７Ａ及び図７Ｂに示す工程では、図６Ａ及び図６Ｂに示す金属膜３９及び他の金属膜４１をエッチバックすることで、シリサイド層３８の上面３８ａ及び凹部３７の底面に形成された金属膜３９及び他の金属膜４１を選択的に除去することで、シリサイド層３８の側面３８ｃ，３８ｄを覆うように、金属膜３９及び他の金属膜４１を残存させる。
これにより、サイドウォール状とされ、かつシリサイド層３８の側面３８ｃ，３８ｄを囲む金属膜３９及び他の金属膜４１（先に説明した図２Ａ及び図２Ｂに示す金属膜３９及び他の金属膜４１）が形成される。
【００８７】
上記エッチバックにより、エッチバック後における金属膜３９の上面３９ａ（第１及び第２の金属膜６８，６８の上面６７ａ，６８ａ）及び他の金属膜４１の上面４１ａは、シリサイド層３８の上面３８ａに対して面一となる。
次いで、図示していない周辺回路領域に、周知の手法により周辺回路用トランジスタとしてプレーナー型トランジスタ（図示せず）を形成する。
【００８８】
次いで、シリサイド層３８の上面３８ａ、第１の金属膜６７の上面６７ａ、第２の金属膜６８の上面６８ａ、及び他の金属膜４１の上面４１ａを覆うと共に、金属膜３９及び他の金属膜４１が形成された凹部３７を埋め込むように、第１のエッチングストッパ膜４６を形成する。これにより、他の金属膜４１の外周側面４１ｂは、第１のエッチングストッパ膜４６により覆われる。第１のエッチングストッパ膜４６は、厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）を成膜することで形成する。
【００８９】
第１のエッチングストッパ膜４６は、異方性エッチング（具体的には、ドライエッチング）により、第２のエッチングストッパ膜４８、層間絶縁膜である第１及び第２の層間絶縁膜４７，７８、及びサポート膜５１を貫通するシリンダ孔７９（図９Ａ及び図９Ｂ参照）を形成する際のエッチングストッパ膜として機能する。
【００９０】
次いで、図８Ａ及び図８Ｂに示す工程では、図７Ａ及び図７Ｂに示す第１のエッチングストッパ膜４６上に、第１の層間絶縁膜４７と、第２のエッチングストッパ膜４８（エッチングストッパ膜）と、第２の層間絶縁膜７８と、サポート膜５１とを順次成膜する。
【００９１】
具体的には、例えば、第１の層間絶縁膜４７として厚さ４００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、第２のエッチングストッパ膜４８として厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）と、第２の層間絶縁膜７８として厚さ９００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、サポート膜５１として厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜）と、を順次成膜する。
【００９２】
第２のエッチングストッパ膜４８は、後述する図１２Ａ及び図１２Ｂに示す工程において、ウエットエッチングにより、メモリセル領域に形成された第２の層間絶縁膜７８を除去する際、第２のエッチングストッパ膜４８よりも下層に配置された構成（例えば、第１の層間絶縁膜４７及び縦型トランジスタ６６等）がエッチングされることを防ぐ機能を有する。つまり、第２のエッチングストッパ膜４８は、ウエットエッチング時のストッパ膜として機能する。
【００９３】
また、第２のエッチングストッパ膜４８は、複数の下部電極７１の下部を連結することで、後述する図１２Ａ及び図１２Ｂに示す工程において、メモリセル領域に形成された第２の層間絶縁膜７８を除去した際、複数の下部電極７１を連結する機能を有する。
また、この段階でのサポート膜５１には、先に説明した図２Ｂに示す貫通部７６はまだ形成されていない。つまり、図８Ａ及び図８Ｂに示すサポート膜５１は、パターニングされていない膜である。
【００９４】
次いで、図９Ａ及び図９Ｂに示す工程では、異方性エッチング（具体的には、ドライエッチング）により、サポート膜５１、第２の層間絶縁膜７８、第２のエッチングストッパ膜４８、第１の層間絶縁膜４７、及び第１のエッチングストッパ膜４６をエッチングすることで、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａを露出するシリンダ孔７９を形成する。
【００９５】
具体的には、図８Ａ及び図８Ｂに示すサポート膜５１の上面４４ａに、ホトリソグラフィ技術により、シリンダ孔７９の形成領域に対応するサポート膜５１の上面５１ａを露出する開口部（図示せず）を有したホトレジスト（図示せず）を形成する。
【００９６】
次いで、第１のステップとして、サポート膜５１及びシリコン窒化膜（ＳｉＮ膜）よりなる第２のエッチングストッパ膜４８と、シリコン酸化膜（ＳｉＯ２膜）よりなる第１及び第２の層間絶縁膜４７，７８とが同じようにエッチングされる条件を用いて、第１及び第２の層間絶縁膜４７，７８、サポート膜５１、及び第２のエッチングストッパ膜４８をドライエッチングすることで、サポート膜５１、第１の層間絶縁膜４７、及び第２のエッチングストッパ膜４８を貫通し、かつ底面が第２のエッチングストッパ膜４８と第１のエッチングストッパ膜４６との間に位置する第１の孔（図示せず）を複数形成する。第１の孔は、シリンダ孔７９の一部となる孔である。
【００９７】
次いで、第２のステップとして、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の層間絶縁膜４７を選択的にエッチングする条件（言い換えれば、シリコン窒化膜（ＳｉＮ膜）に対して選択比がある条件）を用いて、第１のエッチングストッパ膜４６の上面が露出するまで第１の層間絶縁膜４７をドライエッチングする。
これにより、第１の孔（図示せず）の形成領域、及び該第１の孔の下方に形成され、第１の孔よりも深さの深い第２の孔（図示せず）を複数形成する。
【００９８】
次いで、第３のステップとして、シリコン窒化膜（ＳｉＮ膜）よりなる第１のエッチングストッパ膜４６を選択的にエッチングする条件を用いて、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａが露出するまで第１のエッチングストッパ膜４６をドライエッチングする。
【００９９】
これにより、第２の孔（図示せず）の形成領域、及び該第２の孔の下方に形成され、第２の孔よりも深さの深いシリンダ孔７９が複数形成される。
シリンダ孔７９は、下部電極７１が形成される孔であり、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａを露出するように形成する。その後、ホトレジスト（図示せず）を除去する。
【０１００】
第１のエッチングストッパ膜４６の厚さが５０ｎｍ、第１の層間絶縁膜４７の厚さが４００ｎｍ、第２のエッチングストッパ膜４８の厚さが５０ｎｍ、第２の層間絶縁膜７８の厚さが９００ｎｍ、サポート膜５１の厚さが１００ｎｍの場合、シリンダ孔７９の直径Ｒは、例えば、６０ｎｍとすることができる。この場合、シリンダ孔７９の深さＤは、１５００ｎｍとすることができる。
なお、上記シリンダ孔７９を形成する際に、メモリセル領域を囲むリング形状とされたガード壁用溝（図示せず）を形成する。ガード壁用溝は、少なくともサポート膜５１、第２の層間絶縁膜７８、及び第２のエッチングストッパ膜４８を貫通するように形成する。
【０１０１】
次いで、図１０Ａ及び図１０Ｂに示す工程では、シリンダ孔７９の内面を覆うと共に、王冠形状とされ、金属膜よりなる下部電極７１を形成する。これにより、下部電極７１の底部は、上部不純物拡散領域３６の上面３６ａ、金属膜３９の上面３９ａ、及び他の金属膜４１の上面４１ａと接続される。したがって、下部電極７１は、上部不純物拡散領域３６、金属膜３９、及び他の金属膜４１と電気的に接続される。
【０１０２】
このように、金属膜よりなる下部電極７１の底部と金属膜３９の上面３９ａとを接続することにより、下部電極７１の底部とシリサイド層３８の外周部及び金属膜３９とが接続されるため、下部電極７１の底部がシリサイド層３８の上面３８ａの中央のみと接触した場合と比較して、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減できる。
また、金属膜よりなる下部電極７１の底部と金属膜３９よりも抵抗値の低い他の金属膜４１の上面４１ａとを接続することにより、キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗をさらに低減できる。
【０１０３】
具体的には、下部電極７１は、ＣＶＤ法により、図９Ａ及び図９Ｂに示す構造体の上面側から、シリンダ孔７９の内面を覆うチタン（Ｔｉ）膜と、チタン（Ｔｉ）膜の表面を覆う窒化チタン（ＴｉＮ）膜とを順次成膜する。次いで、チタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜が成膜された複数のシリンダ孔７１をホトレジストで充填し、その後、異方性エッチング（具体的には、ドライエッチング）により、サポート膜５１の上面５１ａに成膜された不要なチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜を除去することで、複数の下部電極７１を形成する。その後、ホトレジストを除去する。
【０１０４】
なお、図１０Ａ及び図１０Ｂに示す工程では、ガード壁用溝（図示せず）の内面にもチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜を成膜し、ガード壁用溝（図示せず）の内面にチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜を残存させる。ガード壁用溝（図示せず）に形成されたチタン（Ｔｉ）膜及び窒化チタン（ＴｉＮ）膜は、ガード壁（図示せず）として機能する。
該ガード壁は、後述する図１２Ａ及び図１２Ｂに示す工程において、エッチング液により、メモリセル領域に形成された第２の層間絶縁膜７８を除去する際、周辺回路領域に形成された第２の層間絶縁膜７８にエッチング液が到達することを防止する機能を有する。
【０１０５】
次いで、図１１Ａ及び図１１Ｂに示す工程では、図１０Ａ及び図１０Ｂに示すサポート膜５１に、サポート膜５１の下層に形成された第２の層間絶縁膜７８を露出する貫通部７６を形成することで、複数の下部電極７１の上端の外周面７１ａと接触し、複数の下部電極７１を連結する図２Ｂに示すサポート膜５１を形成する。
【０１０６】
具体的には、貫通部７６は、図１０Ａ及び図１０Ｂに示すサポート膜５１の上面５１ａに、ホトリソグラフィ技術により、貫通部７６の形成領域に対応するサポート膜５１の上面５１ａを露出する開口部（図示せず）を有したホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、第２の層間絶縁膜７８の上面が露出するまでサポート膜５１をエッチングすることで形成する。その後、ホトレジスト（図示せず）を除去する。
なお、図１１Ａ及び図１１Ｂでは、１つの貫通部７６のみ図示しているが、図１１Ａ及び図１２Ｂに示す工程では、実際には複数の貫通部７６を形成する。
【０１０７】
次いで、図１２Ａ及び図１２Ｂに示す工程では、貫通部７６を介して、メモリセル領域に形成された第２の層間絶縁膜７８に、第２の層間絶縁膜７８を選択的にエッチング可能なウエットエッチング液を供給することで、ガード壁（図示せず）に囲まれた第２の層間絶縁膜７８を選択的に除去する。これにより、第２のエッチングストッパ膜４８とサポート膜５１との間に空間７７を形成する。
上記ウエットエッチング液としては、シリコン酸化膜（ＳｉＯ２膜）を選択的にエッチングするエッチング液（言い換えれば、第２のエッチングストッパ膜４８及びサポート膜５１に対して選択比があるエッチング液）を用いる。具体的には、上記ウエットエッチング液としては、例えば、フッ化水素酸（ＨＦ）を用いる。
【０１０８】
また、空間７７は、第２のエッチングストッパ膜４８の上面４８ａ、サポート膜５１の下面５１ｂ、第２のエッチングストッパ膜４８とサポート膜５１との間に位置する複数の下部電極７１の外周側面７１ａ、及び図示していないガード壁の内壁を露出するように形成する。
この際に、ストッパ膜２３によって、メモリセル領域１１の下層へのウエットエッチング液の浸透が防止されるため、第１の層間絶縁膜４７及び既に形成済みのトランジスタ（例えば、縦型トランジスタ６６）等にダメージが及ぶことは無い。
【０１０９】
次いで、図１３Ａ及び図１３Ｂに示す工程では、図１２Ａ及び図１２Ｂに示す構造体の上面側から、貫通部７６を介して、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により、空間７７を区画する面を覆う容量絶縁膜７２を形成する。
これにより、容量絶縁膜７２は、第２のエッチングストッパ膜４８の上面４８ａと、サポート膜５１の上面５１ａ及び下面５１ｂと、第２のエッチングストッパ膜４８とサポート膜５１との間に位置する複数の下部電極７１の外周側面７１ａとを覆うように形成される。
容量絶縁膜７２としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とよりなる積層膜を用いることができる。
【０１１０】
次いで、図１４Ａ及び図１４Ｂに示す工程では、図１３Ａ及び図１３Ｂに示す構造体の上面側から、貫通部７６を介して、ＣＶＤ法により、容量絶縁膜７２の表面を覆うと共に、空間７７を充填する導電膜を成膜する。
該導電膜は、上部電極７３の母材となる膜であり、例えば、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
【０１１１】
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により該導電膜を研磨することで、該導電膜よりなり、かつ上面７３ａが平坦な面とされた上部電極７３を形成する。
これにより、上部不純物拡散領域３６上に、下部電極７１、容量絶縁膜７２、及び上部電極７３よりなるキャパシタ５２（ＭＩＭキャパシタ）が形成される。このキャパシタ５２は、上部不純物拡散領域３６、金属膜３９、及び他の金属膜４１と電気的に接続されている。
【０１１２】
また、第２のエッチングストッパ膜４８とサポート膜５１との間に、第２のエッチングストッパ膜４８の上面４８ａ、サポート膜５１の下面５１ｂ、及び複数の下部電極７１の外周側面７１ａを露出する空間７７を形成し、次いで、空間７７を区画する面を覆う容量絶縁膜７２を形成し、その後、容量絶縁膜７２の表面に空間７７を充填する上部電極７３を形成することにより、キャパシタ５２の容量を大きくすることができる。
【０１１３】
次いで、図１５Ａ及び図１５Ｂに示す工程では、上部電極７３の上面７３ａに第３の層間絶縁膜５３を形成する。第３の層間絶縁膜５３は、ＣＶＤ法により形成することができる。また、第３の層間絶縁膜５３としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
【０１１４】
次いで、第３の層間絶縁膜５３上に、周知の手法により、上部電極７３と電気的に接続される配線５５を形成する。次いで、第３の層間絶縁膜５３上に、配線５５を覆うように第４の層間絶縁膜５６を形成する。第４の層間絶縁膜５６は、ＣＶＤ法により形成することができる。また、第４の層間絶縁膜５６としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。これにより、本実施の形態の半導体装置１０が製造される。
【０１１５】
本実施の形態の半導体装置の製造方法によれば、ピラー２６の上端２６−１を含むピラー２６の上部に上部不純物拡散領域３６を形成し、次いで、ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂ，２６ｃ，２６ｄを囲むと共に、ゲート電極６１，６２を覆う絶縁膜（具体的には、第２の絶縁膜２３、第１の埋め込み絶縁膜３１、ライナー膜３３、及び第２の埋め込み絶縁膜３５により構成される絶縁膜）を形成し、次いで、ゲート絶縁膜２７及び該絶縁膜をエッチバックすることで、ピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄを露出し、次いで、ピラー２６の上端２６−１の側面２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ及び上端面２６−１ｅを覆う金属膜３９を成膜して、金属膜３９に含まれる金属（例えば、チタン（Ｔｉ））とピラー２６の上端２６−１に含まれるシリコン（Ｓｉ）とを反応させることで、金属膜３９で囲まれたピラー２６の上端２６−１にシリサイド層３８を形成し、次いで、シリサイド層３８の上面３８ａに形成された金属膜３９を選択的に除去し、その後、シリサイド層３８の側面３８ｃ，３８ｄのみに金属膜３９を残存させ、次いで、シリサイド層３８上に、シリサイド層３８の上面３８ａ及びシリサイド層３８の側面３８ｃ，３８ｄに残存する金属膜３９の上面３９ａと接触するキャパシタ５２を形成することにより、金属膜３９に囲まれたピラー２６の上端２６−１のみにシリサイド層３８を形成することが可能となるので、シリサイド層３８とゲート電極６１，６２との間の距離を十分に確保して、ゲート電極６１，６２と半導体基板１３との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層３８を形成できる。
【０１１６】
これにより、シリンダ孔の径が小さい場合でも、下部電極５２と上部不純物拡散領域３６との間のコンタクト抵抗を低減することができる。
【０１１７】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１１８】
例えば、本実施の形態では、金属膜３９の上面３９ａ及び他の金属膜４１の上面４１ａが下部電極７１の底部と接続されている場合を例に挙げて説明したが、少なくとも金属膜３９を構成する第１の金属膜６７の上面６７ａと下部電極７１の底部とが接続されていればよい。
また、本実施の形態では、他の金属膜４１を設けた場合を例に挙げて説明したが、金属膜３９の上面３９ａの面積が十分に広い場合（キャパシタ５２と上部不純物拡散領域３６との間のコンタクト抵抗を十分に低減できる場合）には、他の金属膜４１を設ける必要はない。
【産業上の利用可能性】
【０１１９】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１２０】
１０…半導体装置、１１…メモリセルアレイ、１３…半導体基板、１３ａ…主面、１５…ビット線形成用溝、１６…第１の絶縁膜、１６Ａ…開口部、１８…ビットコンタクト、１９…下部不純物拡散領域、２１…ビット線、２１ａ，２３ａ，３１ａ，３３ａ，３５ａ，３８ａ，３９ａ，４１ａ，５１ａ，６７ａ，６８ａ，７３ａ…上面、２３…第２の絶縁膜、２５…ワード線形成用溝、２５ａ…底面、２６…ピラー、２６−１…上端、２６ａ，２６ｂ，２６ｃ，２６ｄ，２６−１ａ，２６−１ｂ，２６−１ｃ，２６−１ｄ，３８ｃ，３８ｄ…側面、２６−１ｅ…上端面、２７…ゲート絶縁膜、２９…ワード線、３１…第１の埋め込み絶縁膜、３２…溝、３３…ライナー膜、３５…第２の埋め込み絶縁膜、３６…上部不純物拡散領域、３７…凹部、３８…シリサイド層、３８ｂ，５１ｂ…下面、３９…金属膜、４１…他の金属膜、４１ｂ，６７ｂ，６８ｂ…外周側面、４６…第１のエッチングストッパ膜、４７…第１の層間絶縁膜、４８…第２のエッチングストッパ膜、５１…サポート膜、５２…キャパシタ、５３…第３の層間絶縁膜、５５…配線、５６…第４の層間絶縁膜、６１，６２…ゲート電極、６３…電極端接続部、６５…接続部、６６…縦型トランジスタ、６７…第１の金属膜、６８…第２の金属膜、６８ａ…表面、７１…下部電極、７１ａ…外周側面、７２…容量絶縁膜、７３…上部電極、７６…貫通部、７７…空間、７８…第２の層間絶縁膜、７９…シリンダ孔、Ｃ，Ｄ…深さ、Ｒ…直径
【特許請求の範囲】
【請求項１】
シリコン（Ｓｉ）を含む半導体基板に設けられ、前記半導体基板を母材とするピラーと、
前記ピラーの上端に形成されたシリサイド層と、
前記シリサイド層の側面を覆うように設けられ、かつ前記ピラーの上端に含まれるシリコン（Ｓｉ）をシリサイド化させる金属膜と、
ゲート絶縁膜を介して、前記シリサイド層よりも下方に位置する前記ピラーの側面に設けられたゲート電極と、
前記ゲート電極を覆うと共に、前記シリサイド層よりも下方に位置する前記ピラーの側面を囲むように配置され、かつ前記シリサイド層及び前記金属膜を露出する絶縁膜と、
前記シリサイド層の下面と接触するように、前記ピラーに配置された上部不純物拡散領域と、
前記シリサイド層の上面に設けられたキャパシタと、
を有することを特徴とする半導体装置。
【請求項２】
前記キャパシタとなる下部電極は、前記シリサイド層の上面及び前記金属膜の上面と接触することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属膜は、前記シリサイド層の側面を覆うチタン（Ｔｉ）膜を含み、
前記シリサイド層は、ＴｉＳｉ２層であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記金属膜は、前記チタン（Ｔｉ）膜の外周側面を覆う窒化チタン（ＴｉＮ）膜を有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記金属膜よりも抵抗値が低く、前記金属膜の外周側面を覆うように設けられ、かつ上面が前記下部電極と接触する他の金属膜を有することを特徴とする請求項２ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記他の金属膜は、タングステン（Ｗ）膜であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ゲート電極よりも下方に位置するように前記半導体基板に内設され、前記半導体基板に対して電気的に絶縁され、かつ前記ゲート電極の延在方向に対して交差する方向に延在するビット線を設けたことを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記ピラーのうち、前記上部不純物拡散領域の下方に位置する部分に形成され、前記ビット線と電気的に接続された下部不純物拡散領域を有することを特徴とする請求項７記載の半導体装置。
【請求項９】
シリコン（Ｓｉ）を含む半導体基板を部分的にエッチングすることでピラーを形成する工程と、
ゲート絶縁膜を介して、前記ピラーの側面にゲート電極を形成する工程と、
前記ピラーの上端を含む前記ピラーの上部に上部不純物拡散領域を形成する工程と、
前記ゲート絶縁膜を介して、前記ピラーの側面を囲むと共に、前記ゲート電極を覆う絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記絶縁膜をエッチバックすることで、前記ピラーの側面のうち、前記上部不純物拡散領域が形成された前記ピラーの上端の側面を露出する工程と、
前記ピラーの上端の側面及び前記ピラーの上端面を覆うように金属膜を成膜することで、前記金属膜に含まれる金属と前記ピラーの上端に含まれるシリコン（Ｓｉ）とを反応させ、前記上部不純物拡散領域のうち、前記金属膜で囲まれた部分にシリサイド層を形成する工程と、
前記シリサイド層の上面に形成された金属膜を選択的に除去することで、前記シリサイド層の側面のみに前記金属膜を残存させる工程と、
前記シリサイド層上に、該シリサイド層の上面、及び前記シリサイド層の側面に残存する前記金属膜の上面と接触するキャパシタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記ピラーの上端の側面を覆うように、前記金属膜となるチタン（Ｔｉ）膜を成膜すると共に、前記チタン（Ｔｉ）膜の成膜時の熱により、前記チタン（Ｔｉ）膜に含まれるチタン（Ｔｉ）と前記ピラーの上端に含まれる前記シリコン（Ｓｉ）とを反応させることで、前記シリサイド層としてＴｉＳｉ２層を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記金属膜を選択的に除去する前に、前記金属膜の表面を覆うように、前記金属膜よりも抵抗値の低い他の金属膜を成膜する工程を有し、
前記金属膜を選択的に除去する際に、前記金属膜を介して、前記ピラーの上端面に形成された前記他の金属膜を選択的に除去することで、前記シリサイド層の側面に形成された前記金属膜に前記他の金属膜を残存させることを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記シリサイド層の上面、前記金属膜の上面、及び前記他の金属膜の上面を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記上部不純物拡散領域の上面、前記金属膜の上面、及び前記他の金属膜の上面を露出するシリンダ孔を形成する工程と、
前記シリンダ孔の内面を覆うように、前記キャパシタとなる下部電極を形成する工程と、を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ピラーを形成する工程では、複数の前記ピラーを形成し、
前記下部電極は、複数の前記ピラーに対してそれぞれ１つ形成し、
前記層間絶縁膜中に、複数の前記下部電極を連結するエッチングストッパ膜を形成する工程と、
前記層間絶縁膜上に、複数の前記下部電極の上端を連結するサポート膜を形成する工程と、を含み、
前記シリンダ孔は、前記エッチングストッパ膜及び前記サポート膜を貫通するように形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記下部電極を形成後に、前記サポート膜に、該サポート膜を貫通する貫通部を形成し、
前記エッチングストッパ膜及び前記サポート膜のエッチング速度が小さいエッチング液を前記貫通部から導入することにより、前記サポート膜と前記エッチングストッパ膜との間に配置された前記層間絶縁膜を選択的に除去することで、前記エッチングストッパ膜の上面、前記サポート膜の下面、及び複数の前記下部電極の外周側面を露出する空間を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記下部電極の内面と、前記サポート膜の上面及び下面と、前記空間により露出された前記下部電極の外周側面、及び前記エッチングストッパ膜の上面を覆うように、前記キャパシタとなる容量絶縁膜を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記容量絶縁膜の表面を覆うと共に、前記空間を充填するように、前記キャパシタとなる上部電極を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記ピラーのうち、前記上部不純物拡散領域の下方に位置する部分に、下部不純物拡散領域を形成する工程と、
前記ゲート電極よりも下方に位置する前記半導体基板に、前記ゲート電極の延在方向に対して交差する方向に延在し、かつ前記下部不純物拡散領域と電気的に接続されるビット線を形成する工程と、
を含むことを特徴とする請求項９ないし１６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１】
シリコン（Ｓｉ）を含む半導体基板に設けられ、前記半導体基板を母材とするピラーと、
前記ピラーの上端に形成されたシリサイド層と、
前記シリサイド層の側面を覆うように設けられ、かつ前記ピラーの上端に含まれるシリコン（Ｓｉ）をシリサイド化させる金属膜と、
ゲート絶縁膜を介して、前記シリサイド層よりも下方に位置する前記ピラーの側面に設けられたゲート電極と、
前記ゲート電極を覆うと共に、前記シリサイド層よりも下方に位置する前記ピラーの側面を囲むように配置され、かつ前記シリサイド層及び前記金属膜を露出する絶縁膜と、
前記シリサイド層の下面と接触するように、前記ピラーに配置された上部不純物拡散領域と、
前記シリサイド層の上面に設けられたキャパシタと、
を有することを特徴とする半導体装置。
【請求項２】
前記キャパシタとなる下部電極は、前記シリサイド層の上面及び前記金属膜の上面と接触することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属膜は、前記シリサイド層の側面を覆うチタン（Ｔｉ）膜を含み、
前記シリサイド層は、ＴｉＳｉ２層であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記金属膜は、前記チタン（Ｔｉ）膜の外周側面を覆う窒化チタン（ＴｉＮ）膜を有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記金属膜よりも抵抗値が低く、前記金属膜の外周側面を覆うように設けられ、かつ上面が前記下部電極と接触する他の金属膜を有することを特徴とする請求項２ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記他の金属膜は、タングステン（Ｗ）膜であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ゲート電極よりも下方に位置するように前記半導体基板に内設され、前記半導体基板に対して電気的に絶縁され、かつ前記ゲート電極の延在方向に対して交差する方向に延在するビット線を設けたことを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記ピラーのうち、前記上部不純物拡散領域の下方に位置する部分に形成され、前記ビット線と電気的に接続された下部不純物拡散領域を有することを特徴とする請求項７記載の半導体装置。
【請求項９】
シリコン（Ｓｉ）を含む半導体基板を部分的にエッチングすることでピラーを形成する工程と、
ゲート絶縁膜を介して、前記ピラーの側面にゲート電極を形成する工程と、
前記ピラーの上端を含む前記ピラーの上部に上部不純物拡散領域を形成する工程と、
前記ゲート絶縁膜を介して、前記ピラーの側面を囲むと共に、前記ゲート電極を覆う絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記絶縁膜をエッチバックすることで、前記ピラーの側面のうち、前記上部不純物拡散領域が形成された前記ピラーの上端の側面を露出する工程と、
前記ピラーの上端の側面及び前記ピラーの上端面を覆うように金属膜を成膜することで、前記金属膜に含まれる金属と前記ピラーの上端に含まれるシリコン（Ｓｉ）とを反応させ、前記上部不純物拡散領域のうち、前記金属膜で囲まれた部分にシリサイド層を形成する工程と、
前記シリサイド層の上面に形成された金属膜を選択的に除去することで、前記シリサイド層の側面のみに前記金属膜を残存させる工程と、
前記シリサイド層上に、該シリサイド層の上面、及び前記シリサイド層の側面に残存する前記金属膜の上面と接触するキャパシタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記ピラーの上端の側面を覆うように、前記金属膜となるチタン（Ｔｉ）膜を成膜すると共に、前記チタン（Ｔｉ）膜の成膜時の熱により、前記チタン（Ｔｉ）膜に含まれるチタン（Ｔｉ）と前記ピラーの上端に含まれる前記シリコン（Ｓｉ）とを反応させることで、前記シリサイド層としてＴｉＳｉ２層を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記金属膜を選択的に除去する前に、前記金属膜の表面を覆うように、前記金属膜よりも抵抗値の低い他の金属膜を成膜する工程を有し、
前記金属膜を選択的に除去する際に、前記金属膜を介して、前記ピラーの上端面に形成された前記他の金属膜を選択的に除去することで、前記シリサイド層の側面に形成された前記金属膜に前記他の金属膜を残存させることを特徴とする請求項９または１０記載の半導体装置の製造方法。
【請求項１２】
前記シリサイド層の上面、前記金属膜の上面、及び前記他の金属膜の上面を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記上部不純物拡散領域の上面、前記金属膜の上面、及び前記他の金属膜の上面を露出するシリンダ孔を形成する工程と、
前記シリンダ孔の内面を覆うように、前記キャパシタとなる下部電極を形成する工程と、を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ピラーを形成する工程では、複数の前記ピラーを形成し、
前記下部電極は、複数の前記ピラーに対してそれぞれ１つ形成し、
前記層間絶縁膜中に、複数の前記下部電極を連結するエッチングストッパ膜を形成する工程と、
前記層間絶縁膜上に、複数の前記下部電極の上端を連結するサポート膜を形成する工程と、を含み、
前記シリンダ孔は、前記エッチングストッパ膜及び前記サポート膜を貫通するように形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記下部電極を形成後に、前記サポート膜に、該サポート膜を貫通する貫通部を形成し、
前記エッチングストッパ膜及び前記サポート膜のエッチング速度が小さいエッチング液を前記貫通部から導入することにより、前記サポート膜と前記エッチングストッパ膜との間に配置された前記層間絶縁膜を選択的に除去することで、前記エッチングストッパ膜の上面、前記サポート膜の下面、及び複数の前記下部電極の外周側面を露出する空間を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記下部電極の内面と、前記サポート膜の上面及び下面と、前記空間により露出された前記下部電極の外周側面、及び前記エッチングストッパ膜の上面を覆うように、前記キャパシタとなる容量絶縁膜を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記容量絶縁膜の表面を覆うと共に、前記空間を充填するように、前記キャパシタとなる上部電極を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記ピラーのうち、前記上部不純物拡散領域の下方に位置する部分に、下部不純物拡散領域を形成する工程と、
前記ゲート電極よりも下方に位置する前記半導体基板に、前記ゲート電極の延在方向に対して交差する方向に延在し、かつ前記下部不純物拡散領域と電気的に接続されるビット線を形成する工程と、
を含むことを特徴とする請求項９ないし１６のうち、いずれか１項記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【公開番号】特開２０１２−３８９９４（Ｐ２０１２−３８９９４Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７９４６０（Ｐ２０１０−１７９４６０）
【出願日】平成２２年８月１０日（２０１０．８．１０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月１０日（２０１０．８．１０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]