半導体装置及びその製造方法
【課題】本発明は、コンタクトプラグと埋め込み型のゲート電極との間に配置される絶縁膜の厚さを十分に確保可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜16を介して、半導体基板11に形成された凹部14の凹部14の一部を埋め込むゲート電極41と、ゲート電極41の上端面41aを覆うように凹部14内を埋め込む絶縁膜18と、凹部14の一方の側面14a側に位置する半導体基板11の主面11aに形成された不純物拡散領域43と、不純物拡散領域43の上面43aを覆うシリコン層21と、半導体基板11の主面11aに形成された第1及び第2の層間絶縁膜23,31に内設され、シリコン層21の上面21aと接触し、かつ下端34bがシリコン層21の上面21aと絶縁膜18の上面18aとの間に配置されたコンタクトプラグ34と、を備える。
【解決手段】ゲート絶縁膜16を介して、半導体基板11に形成された凹部14の凹部14の一部を埋め込むゲート電極41と、ゲート電極41の上端面41aを覆うように凹部14内を埋め込む絶縁膜18と、凹部14の一方の側面14a側に位置する半導体基板11の主面11aに形成された不純物拡散領域43と、不純物拡散領域43の上面43aを覆うシリコン層21と、半導体基板11の主面11aに形成された第1及び第2の層間絶縁膜23,31に内設され、シリコン層21の上面21aと接触し、かつ下端34bがシリコン層21の上面21aと絶縁膜18の上面18aとの間に配置されたコンタクトプラグ34と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年の半導体装置の微細化が進められている。これに伴い、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大してトランジスタの閾値電圧(Vt)が低下するという問題が発生する。
また、トランジスタの閾値電圧(Vt)の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてDRAM(Dynamic Random Access Memory)を用い、DRAMのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【0003】
この問題を回避するための構造として、特許文献1,2には、半導体基板の表面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ(「リセスチャネルトランジスタ」ともいう)が開示されており、トランジスタを上記構成とすることにより、有効チャネル長(ゲート長)を物理的かつ十分に確保することが可能となり、最小加工寸法が60nm以下の微細なセルを有したDRAMが実現可能となる。
【0004】
また、特許文献2には、P型シリコン基板(半導体基板)の活性領域に、所定の間隔を隔てて、隣り合う位置に形成された第1及び第2のゲートトレンチと、第1及び第2のゲートトレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して、第1のゲートトレンチを埋め込むと共に、P型シリコン基板の主面から突出する第1のゲート電極と、ゲート絶縁膜を介して、第2のゲートトレンチを埋め込むと共に、P型シリコン基板の主面から突出する第2のゲート電極と、第1のゲート電極と第2のゲート電極との間に位置するP型シリコン基板に形成され、第1及び第2のゲート電極の共通のソース/ドレイン領域となる不純物拡散領域と、p型シリコン基板の表面に形成され、かつ第1及び第2のゲート電極のうち、p型シリコン基板の表面から突出した部分を覆う層間絶縁膜と、を備えたDRAMが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−339476号公報
【特許文献2】特開2007−081095号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記トレンチゲート型トランジスタをセルトランジスタ(セルアレイのアクセストランジスタ)として備えたDRAMでは、ゲート電極が半導体基板の主面から突出した構造となっており、また、第1のゲート電極と第2のゲート電極との間隔は、極めて狭小とされている。
これらの理由により、不純物拡散領域と接触し、かつ上層に配置されたビット線と接続されるビット線用コンタクトプラグを、第1のゲート電極と第2のゲート電極との間に形成することは極めて困難であった。
【0007】
このような問題を回避するために、半導体基板に形成した溝の内部に形成され、上端面が半導体基板の主面よりも下方に配置されたゲート電極(ワード線)と、ゲート電極上に位置する溝を埋め込むと共に、半導体基板の主面から突出しない絶縁膜と、を備えた構造を採用することが考えられる。
このように、ワード線となるゲート電極を半導体基板内に、完全に埋め込むことにより、ビット線用コンタクトプラグを容易に形成できる。
【0008】
しかしながら、上記説明した溝に完全に埋め込まれたゲート電極及び絶縁膜を備えた構造を、DRAMのメモリセルに適用した場合、ゲート電極(埋め込みワード線)とゲート電極と接続されるコンタクトプラグとがショートしてしまうという問題が新たに発生する。
以下、この問題について図19を参照して説明する。
【0009】
図19は、埋め込みワード線構造が適用されたDRAMのセルの一例を示す断面図である。なお、図19では、溝302の内面に形成されたゲート絶縁膜の図示を省略する。
図19を参照するに、半導体基板301の所定の領域に形成された溝302の内部に、上端面303aが半導体基板301の主面301aよりも下方に配置されるように、ワード線となるゲート電極303が埋め込み形成されている。
【0010】
ゲート電極303の上端面303aの上方に位置する溝302には、上端面305aが半導体基板301の主面301a(不純物拡散領域306の上面306a)に対して面一となるように、シリコン酸化膜よりなる絶縁膜305が埋め込まれている。
半導体基板301の主面301aには、絶縁膜305を挟むように、ソース領域として機能する不純物拡散領域306、及びドレイン領域として機能する不純物拡散領域307が形成されている。
【0011】
不純物拡散領域307上には、ビット線308が形成されている。ビット線308上には、キャップ絶縁膜311が形成されている。不純物拡散領域307の近傍に位置する絶縁膜305の上端面305aには、ビット線308の側面、及びキャップ絶縁膜311の側面を覆うサイドウォール膜312が形成されている。
半導体基板301の主面301a及び絶縁膜305上には、層間絶縁膜313が形成されている。層間絶縁膜313には、不純物拡散領域306、サイドウォール膜312の側面、及び絶縁膜305を露出するコンタクト孔314が形成されている。
【0012】
コンタクト孔314には、不純物拡散領域306と接触するコンタクトプラグ316が形成されている。コンタクト孔314は、微細なセルを実現するために平面視した際、その一部が溝303に埋め込まれたゲート電極303と重なるようにレイアウトされる。
コンタクトプラグ316の上端には、王冠形状とされた下部電極316と、下部電極316を覆う容量絶縁膜317と、容量絶縁膜317を覆う上部電極318とよりなるキャパシタ319が形成されている。コンタクトプラグ316は、キャパシタ319と電気的に接続されている。
【0013】
ここで、図19に示すDRAMのセル構造の製造方法について、簡単に説明する。
図19に示すDRAMのセル構造は、溝302、ゲート電極303、絶縁膜305、不純物拡散領域306,307、ビット線308、キャップ絶縁膜311、及びサイドウォール膜312を形成後に、シリコン酸化膜よりなる層間絶縁膜313を成膜し、次いで、層間絶縁膜313にコンタクト孔314を形成する。
コンタクト孔314は、シリコン酸化膜を選択的にエッチングする条件を用いた異方性エッチング(具体的には、ドライエッチング)により、不純物拡散領域306(半導体基板301に不純物をイオン注入することで形成される領域)を露出させた状態でエッチングを終了する。
【0014】
このとき、エッチングされる前の絶縁膜305の上端面305a(半導体基板301の主面301a(不純物拡散領域306の上面306a)に対して面一とされた絶縁膜305の面)をエッチングの終点として検知するが、通常、半導体基板301のドライエッチングの面内ばらつき等を考慮してある程度のオーバーエッチング(エッチングの終点検知後に行なうエッチング)を行なう。
【0015】
このため、図19に示すように、コンタクト孔314を形成する際のエッチング(オーバーエッチングを含む)により、シリコン酸化膜により構成され、ゲート電極303の上端面303aを保護する絶縁膜305がエッチングされて、絶縁膜305が薄厚化、或いはコンタクト孔314によりゲート電極303の上端面303aが露出されてしまう。
このような形状とされたコンタクト孔314にコンタクトプラグ316を形成した場合、
コンタクトプラグ316とゲート電極303との間でショートが発生してしまう。このようなショートの発生は、DRAMの回路動作の阻害原因となる。
【課題を解決するための手段】
【0016】
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、内面によって区画された凹部と、前記凹部の内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜に形成され、前記凹部の一部を埋め込むと共に、その上端面が前記半導体基板の主面より低い位置にあるゲート電極と、前記ゲート電極の上端面を覆うように、前記凹部内に埋め込まれた絶縁膜と、前記凹部の一方の側面側に位置する前記半導体基板の主面に形成された不純物拡散領域と、前記不純物拡散領域の上面を覆うシリコン層と、前記半導体基板の主面に形成された層間絶縁膜と、前記層間絶縁膜の上層に配置される導体と接続されるように前記層間絶縁膜に内設され、少なくとも前記シリコン層の上面と接触し、かつ下端が前記シリコン層の上面と前記絶縁膜の上面との間に配置されたコンタクトプラグと、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0017】
本発明の半導体装置によれば、不純物拡散領域の上面を覆うシリコン層と、層間絶縁膜の上層に配置される導体と接続されるように層間絶縁膜に内設され、少なくともシリコン層の上面と接触し、かつ下端がシリコン層の上面と絶縁膜の上面との間に配置されたコンタクトプラグと、を設けることにより、コンタクトプラグの下端とゲート電極の上面との間に、十分な厚さとされた絶縁膜を配置することが可能となるので、コンタクトプラグとゲート電極との間のショートの発生を抑制できる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施の形態に係る半導体装置の主要部の平面図である。
【図2】図1に示す半導体装置のA−A線方向の断面図である。
【図3A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、メモリセル領域に対応する構造体の平面図である。
【図3B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、図3Aに示す構造体のA−A線方向の断面図である。
【図3C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、図3Bに示す構造体のB−B線方向の断面図である。
【図3D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、図3Cに示す構造体のC−C線方向の断面図である。
【図3E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、周辺回路領域に対応する構造体の平面図である。
【図4A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、メモリセル領域に対応する構造体の平面図である。
【図4B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、図4Aに示す構造体のA−A線方向の断面図である。
【図4C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、図4Bに示す構造体のB−B線方向の断面図である。
【図4D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、図4Cに示す構造体のC−C線方向の断面図である。
【図4E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、周辺回路領域に対応する構造体の平面図である。
【図5A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、メモリセル領域に対応する構造体の平面図である。
【図5B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、図5Aに示す構造体のA−A線方向の断面図である。
【図5C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、図5Bに示す構造体のB−B線方向の断面図である。
【図5D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、図5Cに示す構造体のC−C線方向の断面図である。
【図5E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、周辺回路領域に対応する構造体の平面図である。
【図6A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、メモリセル領域に対応する構造体の平面図である。
【図6B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、図6Aに示す構造体のA−A線方向の断面図である。
【図6C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、図6Bに示す構造体のB−B線方向の断面図である。
【図6D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、図6Cに示す構造体のC−C線方向の断面図である。
【図6E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、周辺回路領域に対応する構造体の平面図である。
【図7A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、メモリセル領域に対応する構造体の平面図である。
【図7B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、図7Aに示す構造体のA−A線方向の断面図である。
【図7C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、図7Bに示す構造体のB−B線方向の断面図である。
【図7D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、図7Cに示す構造体のC−C線方向の断面図である。
【図7E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、周辺回路領域に対応する構造体の平面図である。
【図8A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、メモリセル領域に対応する構造体の平面図である。
【図8B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、図8Aに示す構造体のA−A線方向の断面図である。
【図8C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、図8Bに示す構造体のB−B線方向の断面図である。
【図8D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、図8Cに示す構造体のC−C線方向の断面図である。
【図8E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、周辺回路領域に対応する構造体の平面図である。
【図9A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、メモリセル領域に対応する構造体の平面図である。
【図9B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、図9Aに示す構造体のA−A線方向の断面図である。
【図9C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、図9Bに示す構造体のB−B線方向の断面図である。
【図9D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、図9Cに示す構造体のC−C線方向の断面図である。
【図9E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、周辺回路領域に対応する構造体の平面図である。
【図10A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、メモリセル領域に対応する構造体の平面図である。
【図10B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、図10Aに示す構造体のA−A線方向の断面図である。
【図10C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、図10Bに示す構造体のB−B線方向の断面図である。
【図10D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、図10Cに示す構造体のC−C線方向の断面図である。
【図10E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、周辺回路領域に対応する構造体の平面図である。
【図11A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、メモリセル領域に対応する構造体の平面図である。
【図11B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、図11Aに示す構造体のA−A線方向の断面図である。
【図11C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、図11Bに示す構造体のB−B線方向の断面図である。
【図11D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、図11Cに示す構造体のC−C線方向の断面図である。
【図11E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、周辺回路領域に対応する構造体の平面図である。
【図12】本発明の実施の形態に係る半導体装置の製造工程を示す図(その10)であり、周辺回路領域に対応する構造体の断面図である。
【図13A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、メモリセル領域に対応する構造体の平面図である。
【図13B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、図13Aに示す構造体のA−A線方向の断面図である。
【図13C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、図13Bに示す構造体のB−B線方向の断面図である。
【図13D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、図13Cに示す構造体のC−C線方向の断面図である。
【図13E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、周辺回路領域に対応する構造体の平面図である。
【図14】本発明の実施の形態に係る半導体装置の製造工程を示す図(その12)であり、周辺回路領域に対応する構造体の断面図である。
【図15A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、メモリセル領域に対応する構造体の平面図である。
【図15B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、図15Aに示す構造体のA−A線方向の断面図である。
【図15C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、図15Bに示す構造体のB−B線方向の断面図である。
【図15D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、図15Cに示す構造体のC−C線方向の断面図である。
【図15E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、周辺回路領域に対応する構造体の平面図である。
【図16A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、メモリセル領域に対応する構造体の平面図である。
【図16B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、図16Aに示す構造体のA−A線方向の断面図である。
【図16C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、図16Bに示す構造体のB−B線方向の断面図である。
【図16D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、図16Cに示す構造体のC−C線方向の断面図である。
【図16E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、周辺回路領域に対応する構造体の平面図である。
【図17A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、メモリセル領域に対応する構造体の平面図である。
【図17B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、図17Aに示す構造体のA−A線方向の断面図である。
【図17C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、図17Bに示す構造体のB−B線方向の断面図である。
【図17D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、図17Cに示す構造体のC−C線方向の断面図である。
【図17E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、周辺回路領域に対応する構造体の平面図である。
【図18】本発明の実施の形態に係る半導体装置の製造工程を示す図(その16)であり、メモリセル領域に対応する半導体装置の断面図であり、図2に示す半導体装置の断面図に対応する図である。
【図19】埋め込みワード線構造が適用されたDRAMのセルの一例を示す断面図である。
【発明を実施するための形態】
【0019】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0020】
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置の主要部の平面図であり、図2は、図1に示す半導体装置のA−A線方向の断面図である。
図1では、本実施の半導体装置の一例としてDRAM(Dynamic Random Access Memory)を挙げる。また、図1は、DRAMのセルのレイアウトの一例を図示している。
図1において、X方向は、ビット線26の延在方向(第2の方向)を示しており、Y方向は、X方向に対して交差(具体的には、略直交)する方向(第1の方向)を示している。
図1では、説明の便宜上、半導体基板11、活性領域12、素子分離領域13、凹部14,15、ダミー用ゲート電極17、シリコン層21、シリコン層22(他のシリコン層)、ビット線26、コンタクト孔32、及び容量コンタクトパッド35のみを図示し、これら以外のセルの構成要素の図示を省略する。
また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
【0021】
始めに、本実施の形態の半導体装置10のメモリセル領域のセルの構成について説明する。
図1及び図2を参照するに、本実施の形態の半導体装置10のセルは、半導体基板11と、素子分離領域13と、凹部14,15と、ゲート絶縁膜16と、ダミー用ゲート電極17と、トランジスタ19と、シリコン層21と、シリコン層22(他のシリコン層)と、層間絶縁膜を構成する第1及び第2の層間絶縁膜23,31と、シリサイド膜24,33と、ビット線26と、キャップ絶縁膜27と、サイドウォール膜28と、コンタクト孔32と、コンタクトプラグ34と、導体である容量コンタクトパッド35と、シリコン窒化膜36と、キャパシタ37と、を有する。
【0022】
半導体基板11は、板状とされ、シリコンを構成材料として含む半導体基板である。半導体基板11としては、例えば、p型の単結晶シリコン基板を用いることができる。半導体基板11の主面11aには、素子分離領域に挟まれ、図1に示すX方向に所定角度傾斜した方向に対して帯状に延在し、かつY方向に所定の間隔で離間した状態で配置された複数の活性領域12が形成されている。
図1を参照するに、素子分離領域13は、半導体基板11に形成されており、上記複数の活性領域12を区画している。素子分離領域13は、半導体基板11に形成された溝(図示せず)を絶縁膜(例えば、シリコン酸化膜(SiO2膜))で埋め込むことで構成されている。
【0023】
図2を参照するに、凹部14は、半導体基板11の主面11aが部分的にエッチングされて形成され、内面により区画された溝である。凹部14は、図1に示すY方向に延在する溝である。凹部14は、図1に示すX方向に所定の間隔で配置されている。凹部14は、一方の側面14a、側面14aと対向する他方の側面14b、及び底面14cを備えた内面を有する。
【0024】
図2を参照するに、凹部15は、半導体基板11の主面11aが部分的にエッチングされて形成され、内面により区画された溝である。凹部15は、凹部15の内面を構成する側面15a,15b及び底面15cを有する。凹部15は、図1に示すY方向に延在する溝である。凹部15は、図1に示すX方向に対して隣り合うように配置された2本の凹部14を、X方向から挟み込むように配置されている。凹部15は、図1に示すX方向に複数配置されている。
【0025】
図2を参照するに、ゲート絶縁膜16は、凹部15の側面15a,15b及び底面15cを覆うように設けられている。ゲート絶縁膜16としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜16として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜16の厚さは、例えば、6nmとすることができる。
【0026】
図2を参照するに、ダミー用ゲート電極17は、その上端面17aが半導体基板11の主面11aよりも低くなるように、ゲート絶縁膜16を介して、凹部15に設けられている。図1を参照するに、ダミー用ゲート電極17は、複数の活性領域12及び素子分離領域13に跨って、Y方向に延在している。ダミー用ゲート電極17は、素子分離用の電極であり、X方向に離間して配置された2本のゲート電極41をX方向から挟み込むように配置されている。ダミー用ゲート電極17は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
絶縁膜18は、凹部15内に、ダミー用ゲート電極17の上端面17aを覆うと共に、その上面18aが半導体基板11の主面11aに対して略面一となるように設けられている。絶縁膜18としては、シリコン酸化膜(SiO2膜)を用いることができる。
【0027】
図2を参照するに、トランジスタ19は、トレンチゲート型トランジスタであり、ゲート絶縁膜16と、埋め込みゲート電極(埋め込みワード線)であるゲート電極41と、絶縁膜18と、不純物拡散領域43と、他の不純物拡散領域である不純物拡散領域44とを有する。
ゲート絶縁膜16は、凹部14の側面14a,14b及び底面14cを覆うように設けられている。
ゲート電極41は、その上端面41aが半導体基板11の主面11aよりも低くなるように、ゲート絶縁膜16を介して、凹部14に設けられている。図1を参照するに、ゲート電極41は、複数の活性領域12及び素子分離領域13に跨って、Y方向に延在している。ゲート電極41は、ワード線として機能する電極である。
絶縁膜18は、凹部14内に、ゲート電極41の上端面41aを覆うと共に、その上端面41aが半導体基板11の主面11aに対して略面一となるように設けられている。
【0028】
不純物拡散領域43は、その上面43aが半導体基板11の主面11aとなるように、凹部14の側面14aと凹部15の側面15aとの間に位置する半導体基板11(活性領域12)に形成されている。不純物拡散領域43は、ソース領域として機能する領域である。半導体基板11がp型の単結晶シリコン基板の場合、不純物拡散領域43は、n型不純物(例えば、リン(P))を半導体基板11にイオン注入することで形成する。
【0029】
不純物拡散領域44は、半導体基板11の主面11aが上面44aとなるように、隣り合うように形成された2つの凹部14の側面14b間に位置する半導体基板11(活性領域12)に形成されている。不純物拡散領域44は、ドレイン領域として機能する領域である。半導体基板11がp型の単結晶シリコン基板の場合、不純物拡散領域44は、n型不純物(例えば、リン(P))を半導体基板11にイオン注入することで形成する。
なお、上記不純物拡散領域43,44は、ゲート電極41の上端面41aに対して不純物拡散領域43,44の下面が略面一となるような深さに形成する。言い換えれば、不純物拡散領域43,44の深さを、絶縁膜18の厚さの値と同じにする。
【0030】
図1を参照するに、シリコン層21は、活性領域12のうち、2つのゲート電極41に挟まれた活性領域12(半導体基板11の主面11a)に設けられており、その外周部は活性領域12からはみ出している。
図1及び図2を参照するに、シリコン層21は、不純物拡散領域43の上面43a(活性領域12)を覆うと共に、その外周部が不純物拡散領域43に隣接して配置された絶縁膜18の上面18a及び素子分離領域13の上面13aに張り出すように形成されている。
言い換えれば、シリコン層21は、不純物拡散領域43の上面43aよりも外側の位置まで形成されている。
【0031】
図2を参照するに、シリコン層21は、半導体基板11の主面11a(不純物拡散領域43の上面43a)からその上方に突出している。シリコン層21は、半導体基板11の主面11aからシリコン層21の上面21aに向かうにつれて幅が狭くなる形状とされている。これにより、シリコン層21の断面形状は、台形とされている。シリコン層21の厚さは、例えば、40nmとすることができる。
【0032】
図1を参照するに、シリコン層21は、コンタクト孔32に露出される上面21aと、コンタクト孔32に露出され、傾斜面とされた側面21b,21eと、第1の層間絶縁膜23に覆われた側面21c,21dと、を有する。
シリコン層21の上面21a及び側面21b,21eは、シリサイド膜33が形成される面である。
【0033】
シリコン層21は、選択エピタキシャル成長法により形成されたエピタキシャルシリコン層である。シリコン層21は、絶縁膜18を構成するシリコン酸化膜(SiO2膜)とは異なる材料により構成された層であり、かつ半導体基板11の主面11aから突出している。このため、異方性エッチング(具体的には、ドライエッチング)により第1及び第2の層間絶縁膜23,31をエッチングしてコンタクト孔32を形成する際、シリコン層21をドライエッチングの終点検知用のパターンとして利用することができる。
言い換えれば、ドライエッチングにより、シリコン層21の上面21aが露出された時点をドライエッチングの終点として検知することができる。
【0034】
図1を参照するに、シリコン層22は、活性領域12のうち、ビット線26と重なる活性領域12に対応する半導体基板11の主面11aに設けられており、その外周部は活性領域12からはみ出している。
図2を参照するに、シリコン層22は、不純物拡散領域44の上面44a(活性領域12)を覆うと共に、不純物拡散領域44に隣接して配置された絶縁膜18の上面18a及び素子分離領域13の上面13aに張り出している。言い換えれば、シリコン層22は、不純物拡散領域44の上面44aよりも外側の位置まで形成されている。
シリコン層22は、半導体基板11の主面11a(不純物拡散領域44の上面44a)からその上方に突出している。シリコン層22は、半導体基板11の主面11aからシリコン層22の上面22aに向かうにつれて幅が狭くなる形状とされている。これにより、シリコン層22の断面形状は、台形とされている。シリコン層22の厚さは、例えば、40nmとすることができる。
【0035】
図1を参照するに、シリコン層22は、ビット線26の下端と対向する上面22aと、第1の層間絶縁膜23に覆われ、かつ傾斜面とされた側面22d,22eと、傾斜面とされた側面22b,22cとを有する。
シリコン層22の上面22aの一部及び側面22b,22cは、シリサイド膜24が形成される面である。シリコン層22は、選択エピタキシャル成長法により形成されたエピタキシャルシリコン層であり、先に説明したシリコン層21と共に、一括形成される。
【0036】
図1及び図2を参照するに、第1の層間絶縁層23は、絶縁膜18の上面18a及び不純物拡散領域43,44の上面43a,44aに設けられている。第1の層間絶縁層23は、シリコン層21,22の一部を覆うと共に、シリコン層21の上面21a及び側面21b,21e、及びシリコン層22の上面22a及び側面22b,22cを露出している。
第1の層間絶縁層23は、シリコン層22の上面22a及び側面22b,22cを露出し、かつ図1に示すX方向に延在する溝状開口部46を有する。第1の層間絶縁層23としては、シリコン酸化膜(SiO2膜)を用いる。
【0037】
第2の層間絶縁層31は、第1の層間絶縁層23の上面23aに設けられている。第2の層間絶縁層31としては、シリコン酸化膜(SiO2膜)を用いる。
シリサイド膜24は、第1の層間絶縁層23に形成された溝状開口部46から露出されたシリコン層22の上面22a及び側面22b,22cに設けられている。シリサイド膜24としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
【0038】
図2を参照するに、ビット線26は、溝状開口部46を充填するように、第1の層間絶縁膜23の上面23aに設けられている。図1を参照するに、ビット線26は、X方向に延在するように配置されており、ダミー用ゲート電極17及びゲート電極41と略直交している。ビット線26は、複数設けられており、複数のビット線26は、Y方向に所定の間隔で配列されている。
図2を参照するに、ビット線26は、シリコン層22に形成されたシリサイド膜24と接触しており、シリサイド膜24を介して、不純物拡散領域44と電気的に接続されている。ビット線26は、例えば、窒化チタン膜と、タングステン膜とが順次積層された積層膜を用いることができる。
【0039】
このように、活性領域12のうち、ビット線26が重なる部分に、不純物拡散領域44(ドレイン領域)と接触し、半導体基板11の主面11aから突出するシリコン層22を設け、シリコン層22を介して、X方向に延在するビット線26と不純物拡散領域44とを電気的に接続することにより、X方向において、ビット線26及びシリコン層22よりなる積層構造(ポリメタル積層構造)とビット線26(メタル構造)とが連続した配線構造となる。
よって、メモリセル領域から周辺回路領域に亘るように、ビット線26を形成することにより、周辺回路領域に配置されたビット線26を、周辺回路領域に形成される後述する図16Eに示すn型トランジスタ77及びp型トランジスタ78(共に、周辺回路用トランジスタ)のゲート電極71,72の一部として流用することができる。
また、シリサイド膜24を介して、ビット線26と不純物拡散層44とを電気的に接続することでコンタクト抵抗を低減できる。
なお、本実施の形態の半導体装置10は、メモリセル領域の周囲に周辺回路領域を有しており、周辺回路領域に形成されたn型トランジスタ77及びp型トランジスタ78の構成については、後述する図14において説明する。
【0040】
キャップ絶縁膜27は、ビット線26の上面を覆うように設けられている。キャップ絶縁膜27の上面27aは、第2の層間絶縁膜31の上面31aに対して略面一とされている。キャップ絶縁膜27としては、シリコン窒化膜(SiN膜)を用いる。
サイドウォール膜28は、ビット線26の側面及びキャップ絶縁膜27の側面を覆うように、第1の層間絶縁膜23の上面23aに設けられている。サイドウォール膜28としては、シリコン窒化膜(SiN膜)を用いる。
【0041】
図1及び図2を参照するに、コンタクト孔32は、第1及び第2の層間絶縁膜23,31に、ゲート電極41上に配置された絶縁膜18の上面18aの一部、素子分離領域13の上面、シリコン層21の上面21a及び側面21b,21eを露出するように形成されている。
なお、本実施の形態では、図2に示すように、絶縁膜18の上面18aの一部、素子分離領域13の上面、シリコン層21の上面21a及び側面21b,21eを露出するコンタクト孔32を設けた場合を例に挙げたが、コンタクト孔32は、少なくともシリコン層21の上面21aを露出し、かつコンタクト孔32の底面32aがシリコン層21の上面21aから絶縁膜18の上面18aとの間に配置されておればよい。
【0042】
シリサイド膜33は、コンタクト孔32から露出されたシリコン層21の上面21a及び側面21b,21eを覆うように形成されている。シリサイド膜33としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
【0043】
図2を参照するに、コンタクトプラグ34は、コンタクト孔32を充填するように配置されている。コンタクトプラグ34は、ゲート電極41上に配置された絶縁膜18の上面18aと接触すると共に、シリコン層21の上面21a及び側面21b,21eに形成されたシリサイド膜33と接触している。
これにより、コンタクトプラグ34の下端34bは、その下方に配置された絶縁膜18により、ゲート電極41と絶縁されると共に、シリサイド膜33を介して、不純物拡散領域43と電気的に接続されている。
【0044】
コンタクトプラグ34の上端面34aは、平坦な面とされており、第1の層間絶縁膜31の上面31a及びキャップ絶縁膜27の上面27aに対して略面一とされている。コンタクトプラグ34の上端は、容量コンタクトパッド35と接続されている。
また、コンタクトプラグ34は、図1に示す平面図において、ゲート電極41の一部と、素子分離領域13の一部と、活性領域12の一部とに跨っている。
コンタクトプラグ34は、例えば、窒化チタン膜と、タングステン膜と、を順次積層した積層構成とすることができる。
なお、本実施の形態では、図2に示すように、コンタクトプラグ34の下端34bが絶縁膜18の上面18aと接触する場合を例に挙げて説明したが、コンタクトプラグ34の下端34bは、少なくともシリコン層21の上面21aと接触し、かつコンタクトプラグ34の下端34bが、がシリコン層21の上面21aから絶縁膜18の上面18aとの間に配置されておればよい。このような状態でも、コンタクトプラグ34は、シリコン層21の上面21aを介して、不純物拡散領域43と電気的に接続される。
【0045】
このように、不純物拡散領域43の上面43aを覆うと共に、半導体基板11の主面11aから突出するシリコン層21と、第1及び第2の層間絶縁膜23,31に内設され、少なくともシリコン層21の上面21aと接触し、かつ下端34bがシリコン層21の上面21aと絶縁膜18の上面18aとの間に配置されたコンタクトプラグ34と、を設けることにより、コンタクトプラグ34の下端34bとゲート電極41の上端面41aとの間に、十分な厚さとされた絶縁膜18を配置することが可能となるので、コンタクトプラグ34とゲート電極41との間のショートの発生を抑制できる。
また、シリサイド膜33を介して、コンタクトプラグ34と不純物拡散領域43とを電気的に接続することでコンタクト抵抗を低減できる。
【0046】
図2を参照するに、容量コンタクトパッド35は、その一部がコンタクトプラグ34の上端面34aと接続されるように、第2の層間絶縁膜31の上面31aに設けられている。容量コンタクトパッド35上には、キャパシタ37を構成する下部電極51が接続されている。これにより、容量コンタクトパッド35は、コンタクトプラグ34と下部電極51とを電気的に接続している。
図1を参照するに、容量コンタクトパッド35は、円形状とされており、Y方向において、コンタクトプラグ34に対して互い違いの位置に配列されている。これらの容量コンタクトパッド35は、X方向において、隣り合うビット線26間に配置されている。
【0047】
つまり、容量コンタクトパッド35は、Y方向に沿って1つおきにゲート電極41上に容量コンタクトパッド35の中心部を配置するか、Y方向に沿って1つおきにゲート電極41の側面上方に容量コンタクトパッド35の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド35は、Y方向に千鳥状に配置されている。
【0048】
図2を参照するに、シリコン窒化膜36は、容量コンタクトパッド35の外周部を囲むように、第2の層間絶縁膜31の上面31aに設けられている。
キャパシタ37は、容量コンタクトパッド35に対してそれぞれ1つ設けられている。キャパシタ37は、複数の下部電極51と、複数の下部電極51に対して共通の容量絶縁膜52と、複数の下部電極51に対して共通の電極である上部電極53とを有する。
【0049】
下部電極51は、容量コンタクトパッド35上に設けられており、容量コンタクトパッド35と接続されている。下部電極51は、王冠形状とされている。
容量絶縁膜52は、シリコン窒化膜36から露出された複数の下部電極51の表面、及びシリコン窒化膜36の上面を覆うように設けられている。
上部電極53は、容量絶縁膜52の表面を覆うように設けられている。上部電極53は、容量絶縁膜52が形成された下部電極51の内部、及び複数の下部電極51間を埋め込むように配置されている。上部電極53の上面53aは、複数の下部電極51の上端よりも上方に配置されている。
上記構成とされたキャパシタ37は、容量コンタクトパッド35を介して、不純物拡散領域43と電気的に接続されている。
【0050】
本実施の形態の半導体装置によれば、不純物拡散領域43の上面43aを覆うと共に、半導体基板11の主面11aから突出するシリコン層21と、第1及び第2の層間絶縁膜23,31に内設され、少なくともシリコン層21の上面21aと接触し、かつ下端34bがシリコン層21の上面21aと絶縁膜18の上面18aとの間に配置されたコンタクトプラグ34と、を設けることにより、コンタクトプラグ34の下端34bとゲート電極41の上端面41aとの間に、十分な厚さとされた絶縁膜18を配置することが可能となるので、コンタクトプラグ34とゲート電極41との間のショートの発生を抑制できる。
なお、図2には図示していないが、本実施の形態の半導体装置10は、上部電極53の上面53a上に図示していない層間絶縁膜、ビア、配線等を有している。
【0051】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12、図13A〜図13E、図14、図15A〜図15E、図16A〜図16E、図17A〜図17E、図18は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。
図3A、図4A、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図13A、図15A、図16A、及び図17Aは、メモリセル領域に対応する構造体の平面図である。
【0052】
図3Bは、図3Aに示す構造体のA−A線方向の断面図であり、図4Bは、図4Aに示す構造体のA−A線方向の断面図であり、図5Bは、図5Aに示す構造体のA−A線方向の断面図である。
図6Bは、図6Aに示す構造体のA−A線方向の断面図であり、図7Bは、図7Aに示す構造体のA−A線方向の断面図であり、図8Bは、図8Aに示す構造体のA−A線方向の断面図である。
図9Bは、図9Aに示す構造体のA−A線方向の断面図であり、図10Bは、図10Aに示す構造体のA−A線方向の断面図であり、図11Bは、図11Aに示す構造体のA−A線方向の断面図である。
図13Bは、図13Aに示す構造体のA−A線方向の断面図であり、図15Bは、図15Aに示す構造体のA−A線方向の断面図であり、図16Bは、図16Aに示す構造体のA−A線方向の断面図であり、図17Bは、図17Aに示す構造体のA−A線方向の断面図である。
【0053】
図3Cは、図3Bに示す構造体のB−B線方向の断面図であり、図4Cは、図4Bに示す構造体のB−B線方向の断面図であり、図5Cは、図5Bに示す構造体のB−B線方向の断面図である。
図6Cは、図6Bに示す構造体のB−B線方向の断面図であり、図7Cは、図7Bに示す構造体のB−B線方向の断面図であり、図8Cは、図8Bに示す構造体のB−B線方向の断面図である。
図9Cは、図9Bに示す構造体のB−B線方向の断面図であり、図10Cは、図10Bに示す構造体のB−B線方向の断面図であり、図11Cは、図11Bに示す構造体のB−B線方向の断面図である。
図13Cは、図13Bに示す構造体のB−B線方向の断面図であり、図15Cは、図15Bに示す構造体のB−B線方向の断面図であり、図16Cは、図16Bに示す構造体のB−B線方向の断面図であり、図17Cは、図17Bに示す構造体のB−B線方向の断面図である。
【0054】
図3Dは、図3Cに示す構造体のC−C線方向の断面図であり、図4Dは、図4Cに示す構造体のC−C線方向の断面図であり、図5Dは、図5Cに示す構造体のC−C線方向の断面図である。
図6Dは、図6Cに示す構造体のC−C線方向の断面図であり、図7Dは、図7Cに示す構造体のC−C線方向の断面図であり、図8Dは、図8Cに示す構造体のC−C線方向の断面図である。
図9Dは、図9Cに示す構造体のC−C線方向の断面図であり、図10Dは、図10Cに示す構造体のC−C線方向の断面図であり、図11Dは、図11Cに示す構造体のC−C線方向の断面図である。
図13Dは、図13Cに示す構造体のC−C線方向の断面図であり、図15Dは、図15Cに示す構造体のC−C線方向の断面図であり、図16Dは、図16Cに示す構造体のC−C線方向の断面図であり、図17Dは、図17Cに示す構造体のC−C線方向の断面図である。
【0055】
図3E、図4E、図5E、図6E、図7E、図8E、図9E、図10E、図11E、図13E、図15E、図16E、及び図17Eは、周辺回路領域に対応する構造体の平面図である。
図12及び図14は、周辺回路領域に対応する構造体の断面図である。図18は、メモリセル領域に対応する半導体装置の断面図であり、図2に示す半導体装置の断面図に対応する図である。
【0056】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12、図13A〜図13E、図14、図15A〜図15E、図16A〜図16E、図17A〜図17E、及び図18を参照して、本実施の形態に係る半導体装置10の製造方法について説明する。
始めに、図3A〜図3Eに示す工程では、メモリセル領域(図3A〜図3D参照)及び周辺回路領域(図3E参照)に対応する半導体基板11の主面11aに、素子分離領域13を形成する。これにより、X方向に所定角度傾斜した方向に対して帯状に延在し、かつY方向に所定の間隔で離間した状態で配置された複数の活性領域12を区画する。
【0057】
半導体基板11としては、シリコンを構成材料として含む半導体基板を準備する。具体的には、半導体基板11としては、p型或いn型のシリコン単結晶基板を準備する。
なお、以下の説明では、半導体基板11としてp型のシリコン単結晶基板を用いた場合を例に挙げる。
素子分離領域13は、STI(Shallow Trench Isolation)法により形成する。具体的には、素子分離領域13は、エッチングにより半導体基板11に溝(図示せず)を形成し、該溝に絶縁膜(例えば、シリコン酸化膜(SiO2膜))で埋め込むことで形成する。このとき、素子分離領域13の上面が、半導体基板11の主面11aに対して略面一となるように、素子分離領域13を形成する。
【0058】
次いで、半導体基板11の主面11aに、図示していないシリコン酸化膜(SIO2膜)を形成する。このシリコン酸化膜(SIO2膜)は、後述する図16Eに示す周辺回路領域に形成されるn型トランジスタ77及びp型トランジスタ78(周辺回路用トランジスタ)のゲート絶縁膜(図示せず)となる膜である。
次いで、図3Eに示すように、周辺回路領域であって、図示していないシリコン酸化膜(SIO2膜)が形成された半導体基板11の主面11a、及び素子分離領域13の上面を覆うシリコン膜57(SIO2膜)を形成する。
【0059】
シリコン膜57は、例えば、CVD(Chemical Vapor Deposition)法により、シリコン膜(例えば、厚さ20nm)を素子分離領域12が形成された半導体基板11の主面11a全体を覆うように形成し、その後、周辺回路領域に対応するシリコン膜上を覆うと共に、メモリセル領域に形成されたシリコン膜の上面を露出するホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、メモリセル領域に形成されたシリコン膜を除去し、周辺回路領域のみにシリコン膜を残存させることで形成する。その後、ホトレジスト(図示せず)は除去する。
【0060】
次いで、図4A〜図4Eに示す工程では、メモリセル領域に形成された半導体基板11の主面11a及び素子分離領域13の上面、及び周辺回路領域に形成されたシリコン膜57の上面に、シリコン窒化膜(SiN膜)よりなるエッチング用マスク58を形成する。
このとき、エッチング用マスク58は、メモリセル領域において、図4Aに示すように、Y方向に延在する帯状形状とされ、かつX方向に等ピッチ間隔で複数配置されたライン状(帯状)に形成する。
また、エッチング用マスク58は、周辺回路領域において、シリコン膜57の上面を覆うように形成する。
【0061】
具体的には、CVD法により、メモリセル領域に形成された半導体基板11の主面11a及び素子分離領域13の上面、及び周辺回路領域に形成されたシリコン膜57の上面を覆うように、シリコン窒化膜を成膜し、次いで、ホトリソグラフィ技術により、シリコン窒化膜上にパターニングされたホトレジスト(図示せず)を形成し、次いで、該ホトレジスト(図示せず)をマスクとする異方性エッチング(具体的には、ドライエッチング)によりシリコン窒化膜をエッチングすることで、メモリセル領域及び周辺回路領域にシリコン窒化膜よりなるエッチング用マスク58を形成する。
【0062】
次いで、図5A〜図5Eに示す工程では、エッチング用マスク58とする異方性エッチング(具体的には、ドライエッチング)により、エッチング用マスク58から露出された活性領域12に対応する半導体基板11、及びエッチング用マスク58から露出された素子分離領域13をエッチングすることで、メモリセル領域に図5Aに示すY方向に延在し、X方向に配置された複数の凹部14,15を形成する。
【0063】
このとき、凹部14は、側面14a,14b及び底面14cを有する内面を備えた溝として形成する。凹部15は、側面15a,15b及び底面15cを有する内面を備えた溝として形成する。凹部14,15は、同様な形状(具体的には、溝の幅や溝の深さが同じ)とされている。
【0064】
また、凹部15は、図5Aに示すX方向に対して隣り合うように配置された2本の凹部14を、X方向から挟み込むように形成する。
また、図5Dに示すように、凹部14は、凹部14の下面14cが素子分離領域12の下端よりも上方に位置するように形成する。なお、図示してはいないが、凹部15も凹部14と同様に、凹部15の下面15cが素子分離領域12の下端よりも上方に位置するように形成する。
【0065】
次いで、図6A〜図6Eに示す工程では、凹部14の側面14a,14b及び底面14c(凹部14の内面)、及び凹部15の側面15a,15b及び底面15c(凹部15の内面)を覆うように、ゲート絶縁膜16を形成する。
ゲート絶縁膜16としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜16として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜16は、熱酸化法により形成し、ゲート絶縁膜16の厚さは、例えば、6nmとすることができる。
【0066】
次いで、図7A〜図7Eに示す工程では、ゲート絶縁膜16が形成された凹部14の一部を埋め込むと共に、その上端面41aが半導体基板11の主面11aより低い位置にあり、かつ導電膜61よりなるゲート電極41と、ゲート絶縁膜16が形成された凹部15の一部を埋め込むと共に、その上端面17aが半導体基板11の主面11aより低い位置にあり、かつ導電膜61よりなるダミー用ゲート電極17と、を一括形成する。
【0067】
具体的には、例えば、CVD法により、導電膜61として、窒化チタン膜と、タングステン膜とを順次積層された積層膜を形成し、次いで、ドライエッチングにより、導電膜61を全面エッチバックすることで、ゲート電極41及びダミー用ゲート電極17を一括形成する。
このとき、凹部14,15内に形成された導電膜61の上面(ゲート電極41の上端面41a、及びダミー用ゲート電極17の上端面17a)が半導体基板11の主面11aよりも低い位置に配置されるようにエッチバックを行う。
また、このエッチバックにより、図7Cに示すように、図6Cに示す構造体上に成膜された導電膜61は除去され、また、図7Eに示すように、図6Eに示す構造体(周辺回路領域に形成された構造体)上に成膜された導電膜61は除去される。
【0068】
次いで、図8A〜図8Eに示す工程では、凹部14,15内を埋め込むと共に、上面18aが半導体基板11の主面11aに対して略面一とされた絶縁膜18を形成する。
具体的には、図7A〜図7Eに示す構造体上に、CVD法により、凹部14,15内を埋め込むように、シリコン酸化膜(SiO2膜)を成膜し、次いで、シリコン酸化膜(SiO2膜)を全面エッチバックすることで、凹部14,15内に、上面18aが半導体基板11の主面11aに対して略面一とされた絶縁膜18を形成する。
【0069】
その後、図7A〜図7C、及び図7Eに示すエッチング用マスク58(シリコン窒化膜よりなるマスク)を除去することで、図8A〜図8Eに示す構造体が形成される。
具体的には、シリコン窒化膜よりなるエッチング用マスク58は、熱燐酸により選択的に除去する。これにより、図8Eに示すように、周辺回路領域に形成された構造体に設けられたシリコン膜57の上面が露出される。
【0070】
次いで、図9A〜図9Eに示す工程では、選択エピタキシャル成長法により、活性領域12に対応する半導体基板11の主面11a上に、シリコン層21,22を一括形成する。
このとき、シリコン層21は、ダミー用ゲート電極17とゲート電極41との間に位置する活性領域12に対応する半導体基板11の主面11aに形成し、シリコン層22は、ゲート電極41間に位置する活性領域12に対応する半導体基板11の主面11aに形成する。
【0071】
具体的には、活性領域12に対応する半導体基板11の主面11a上に形成されたシリコン酸化膜(SiO2膜)を全て除去した後、チャンバー内の圧力が15Torrで、かつチャンバー内の温度が800℃の水素雰囲気下において、チャンバー内にジクロロシラン(SiH2Cl2)を200ml/min、塩化水素(HCl)を100ml/minの条件で供給することで、活性領域12に対応する半導体基板11の主面11a上に、厚さが40nmとされたシリコン層21,22を一括形成する。
先に説明したように、本実施の形態では、半導体基板11としてp型のシリコン単結晶基板を用いている。このため、メモリセル領域では、p型のシリコン単結晶基板をシード層としてシリコン層21,22がエピタキシャル成長する。したがって、シリコン層21,22は、単結晶シリコン層となる。
【0072】
上記の選択エピタキシャル成長条件では、半導体基板11の主面11aに優先的にシリコン層が成長するが、成長したシリコン層自体が逐次シード層として機能するため横方向へも成長が進行する。これにより、シリコン層21,22の断面形状は、台形状となり、シリコン層21,22の外周部が絶縁膜18の上面18a及び素子分離領域13の上面13aに10〜20nm程度張り出す。
【0073】
また、図9Eに示す周辺回路領域に形成された構造体の最表面には、シリコン層57が形成されているため、上記選択エピタキシャル成長法により、シリコン膜57上には、シリコン膜57の上面を覆うシリコン層62が形成される。
ところで、周辺領域に形成されたシリコン膜57は、素子分離領域13を構成するシリコン酸化膜(SiO2)上、及び半導体基板11の主面11aに形成された図示していないシリコン酸化膜(SiO2)上に形成されているため、非晶質もしくは多結晶状態となっている。
そのため、シリコン膜57をシード層としてエピタキシャル成長するシリコン層62は、非晶質もしくは多結晶状態となる。
【0074】
シリコン層21,22の横方向の成長速度は、縦方向の成長速度と比較して遅いが、選択エピタキシャル成長時の上記条件を変更することで制御可能である。
選択エピタキシャル成長法により、シリコン層21,22を形成する場合、選択エピタキシャル成長の条件としては、塩化水素(HCl)の供給量がジクロロシラン(SiH2Cl2)の供給量の30〜70%、温度が750〜900℃、圧力が5〜100Torrの範囲が好ましい。
【0075】
選択エピタキシャル成長時の塩化水素の供給量が上記範囲よりも少なくなると選択性を維持できなくなるため、任意のシリコン酸化膜上にもシリコン核が成長してしまう不都合がある。また、塩化水素の供給量が上記範囲よりも多くなると、成長ではなく半導体基板11のエッチングが進行してしまう不都合がある。さらに、選択エピタキシャル成長時の温度が上記温度範囲よりも低くなるとシリコン層21,22の成長が困難となり、また、上記温度範囲よりも高くなると成長速度の制御性が低下してしまう。
【0076】
次いで、図9A〜図9Eに示す構造体の上面全面に、n型不純物であるリン(P)をイオン注入し、次いで、リン(P)がイオン注入された図9A〜図9Eに示す構造体を熱処理することで、リン(P)を半導体基板11に拡散させる。
これにより、半導体基板11のうち、シリコン層21と接触する部分(活性領域)にn型の不純物拡散領域43を形成すると共に、半導体基板11のうち、シリコン層22と接触する部分(活性領域)にn型の不純物拡散領域44を形成する。
【0077】
このとき、不純物拡散領域43,44は、ゲート電極41の上端面41aに対して不純物拡散領域43,44の下面が略面一となるような深さに形成する。言い換えれば、不純物拡散領域43,44の深さを、絶縁膜18の厚さの値と同じにする。
これにより、メモリセル領域には、ゲート絶縁膜16、ゲート電極17、及び不純物拡散領域43,44を有したトランジスタ19が形成される。
また、上記方法によりn型の不純物拡散領域43,44を形成することで、シリコン層21,22,62は、n型半導体に変換される。
【0078】
なお、シリコン層21,22,62は、チャンバー内にホスフィン(PH3)等の不純物含有ガスを供給することで、ドープドシリコン層として成長させてもよい。
また、不純物拡散領域43,44は、素子分離領域13を形成する前、或いは素子分離領域13の形成後に、メモリセル領域内のみにイオン注入を行ない、その後、熱処理することで形成してもよい。
【0079】
次いで、図10A〜図10Eに示す工程では、シリコン層21,22,62、絶縁膜18の上面18a、及び素子分離領域13の上面を覆うように、シリコン酸化膜(SiO2膜)よりなり、かつ上面23aが平坦化された第1の層間絶縁膜23を形成する。
【0080】
具体的には、先に説明した図9A〜図9Eに示す構造体の上面側を覆うように、CVD法により、シリコン酸化膜(SiO2膜)を成膜し、次いで、CMP法により、シリコン酸化膜(SiO2膜)を研磨することで、シリコン酸化膜(SiO2膜)の上面を平坦化することで、平坦な上面23aを有した第1の層間絶縁膜23を形成する。
このとき、シリコン層21,22の上面21a,22a上に残存するシリコン酸化膜(SiO2膜)の厚さが20nmとなるように上記研磨を行なう。これにより、絶縁膜18の上面18aには、60nmのシリコン酸化膜(SiO2膜)が残存する。
【0081】
次いで、図11A〜図11Eに示す工程では、図11Aに示すように、第1の層間絶縁膜23に、Y方向に延在し、かつY方向に配置された複数のシリコン層22の一部を露出する溝状開口部46を形成すると共に、図11Eに示すように、周辺回路領域に形成された第1の層間絶縁膜23を除去する。
溝状開口部46は、ビット線形成用の開口部であり、溝状開口部46により、Y方向に配置された複数のシリコン層22の上面22a及び側面22d,22eが露出される。
具体的には、ホトリソグラフィ技術により、第1の層間絶縁膜23の上面23aに、溝状開口部46の形成領域に対応する第1の層間絶縁膜23の上面23a、及び周辺回路領域に形成された第1の層間絶縁膜23の上面23aを露出するホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、第1の層間絶縁膜23に溝状開口部46を形成すると共に、周辺回路領域に形成された第1の層間絶縁膜23を除去する。その後、ホトレジスト(図示せず)を除去する。
【0082】
このように、ビット線26が形成される溝状開口部46を、Y方向に配置された複数のシリコン層22に跨るように形成することで、第1の層間絶縁膜23に各シリコン層22に対してコンタクト孔(ビット線26とシリコン層22とを電気的に接続するコンタクトプラグが形成される微細な孔)を形成する場合(コンタクトプラグを介して、ビット線26とシリコン層22とを電気的に接続する場合)と比較して、容易に溝状開口部46を形成することができる。
【0083】
なお、溝状開口部46を形成後、シリコン層22とビット線26との間の抵抗を低減するために、ホトリソグラフィ技術により、周辺回路領域に形成されたシリコン層62上を覆うホトレジスト(図示せず)を形成し、次いで、シリコン層22にドーズ量5E14程度のn型不純物である砒素(As)を追加でイオン注入し、その後、熱処理により砒素(As)を不純物拡散領域44内に拡散させることで、不純物拡散領域44内に図示していない高濃度不純物拡散領域を形成してもよい。その後、ホトレジスト(図示せず)を除去する。
【0084】
次いで、図12に示す工程では、図11Eに示す構造体上に、後述する図14に示すn型トランジスタ77(周辺回路用トランジスタ)の形成領域に対応するシリコン層62の上面を露出し、かつ図14に示す後述するp型トランジスタ78(周辺回路用トランジスタ)の形成領域に対応するシリコン層62の上面を覆うホトレジスト(図示せず)を形成する。次いで、該ホトレジストをマスクとして、ホトレジストから露出されたシリコン層65にn型不純物であるリン(P)をイオン注入することで、図12に示すように、図11Eに示すシリコン膜57及びシリコン層62を母材とするn型シリコン層65を形成する。その後、ホトレジスト(図示せず)を除去する。
【0085】
次いで、p型トランジスタ78の形成領域に対応するシリコン層62の上面を露出し、かつn型シリコン層65の上面を覆うホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとして、ホトレジストから露出されたシリコン層65にp型不純物であるボロン(B)をイオン注入することで、図12に示すように、図11Eに示すシリコン膜57及びシリコン層62を母材とするp型シリコン層66を形成する。その後、ホトレジスト(図示せず)を除去する。
【0086】
次いで、図13A〜図13Eに示す工程では、先に説明した図11A〜図11D及び図12に示す構造体上に、シリサイド膜24と、導電膜68である窒化チタン膜及びタングステン膜と、キャップ絶縁膜27の母材となるシリコン窒化膜(図示せず)とを順次成膜する。
シリサイド膜24は、溝状開口部46から露出された複数のシリコン層22の上面22a及び側面22d,22eを覆うように選択的に形成する。シリサイド膜24としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
なお、図13A〜図13Eにおいて、シリコン層22の側面22d,22eを図示することは困難なため、これらの図示を省略している。
【0087】
次いで、ホトリソグラフィ技術により、シリコン窒化膜(図示せず)上に、ビット線26の形成領域を覆うホトレジスト(図示せず)を形成する。
次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、導電膜68である窒化チタン膜及びタングステン膜、及びシリコン窒化膜(図示せず)をパターニングすることで、シリサイド膜24及びシリコン層22を介して、不純物拡散領域44と電気的に接続されるビット線26と、ビット線26上に配置されたキャップ絶縁膜27とを一括形成する。その後、ホトレジスト(図示せず)を除去する。
このように、シリサイド膜24を介して、X方向に延在するビット線26と複数のシリコン層22とを電気的に接続することでコンタクト抵抗を低減できる。
【0088】
次いで、メモリセル領域及び周辺回路領域に形成されたビット線26及びキャップ絶縁膜27を覆うように、シリコン窒化膜(図示せず)と、シリコン酸化膜(図示せず)とを成順次膜し、その後、該シリコン窒化膜(SiN)及びシリコン酸化膜(SiO2)を全面エッチバックすることにより、キャップ絶縁膜27の側面及びビット線26の側面を覆うと共に、シリコン窒化膜(図示せず)及びシリコン酸化膜(SiO2)よりなるサイドウォール膜28を形成する。
【0089】
このように、サイドウォール膜28をシリコン窒化膜(図示せず)と、シリコン酸化膜(図示せず)とを順次積層させて形成することにより、後述する図15A〜15Eに示す工程において、第2の層間絶縁膜31としてSOD法による塗布系絶縁膜(具体的には、シリコン酸化膜)を成膜した際、該シリコン酸化膜の濡れ性が改善されるため、シリコン酸化膜中へのボイドの発生を抑制できる。
【0090】
図13Eに示すように、周辺回路領域では、上記異方性エッチング(ビット線26及びキャップ絶縁膜27を形成するためのドライエッチング)により、図12に示すn型シリコン層65及びp型シリコン層66、導電膜68である窒化チタン膜及びタングステン膜、及びキャップ絶縁膜27の母材となるシリコン窒化膜(図示せず)をパターニングする。
これにより、ビット線26(導電膜68)及びn型シリコン層65よりなるゲート電極71と、ビット線26(導電膜68)及びp型シリコン層66よりなるゲート電極72と、ゲート電極71,72に形成されたキャップ絶縁膜27とが形成される。その後、ゲート電極71,72の側面及びキャップ絶縁膜27の側面を覆うキャップ絶縁膜27を形成する。
【0091】
このように、不純物拡散領域44(ドレイン領域)と接触し、半導体基板11の主面11aから突出する複数のシリコン層22上に、メモリセル領域から周辺回路領域に形成されるn型トランジスタ77及びp型トランジスタ78(図14参照)に亘るように、図13Aに示すX方向に延在し、かつ複数のシリコン層22と電気的に接続されるビット線26を形成することにより、X方向において、ビット線26及びシリコン層22よりなる積層構造(ポリメタル積層構造)とビット線26(メタル構造)とが連続した配線構造となる。これにより、ビット線26を周辺回路領域に形成されるn型トランジスタ77及びp型トランジスタ78のゲート電極71,72の一部として流用することができる。
【0092】
次いで、図14に示す工程では、図13Eに示す構造体上に、ホトリソグラフィ技術により、ゲート電極72の周囲に位置する半導体基板11の主面11aを覆うホトレジスト(図示せず)を形成する。
次いで、ゲート電極71の両側に位置する半導体基板11の主面11a(活性領域12)に、リン(P)及び砒素(As)をイオン注入することで、一対のn型不純物拡散領域74を形成する。その後、ホトレジスト(図示せず)を除去する。
これにより、ゲート電極71、半導体基板11の主面11aに形成された図示していないゲート絶縁膜、及び一対のn型不純物拡散領域74を備えたn型トランジスタ77が形成される。
【0093】
次いで、ホトリソグラフィ技術により、ゲート電極71の周囲に位置する半導体基板11の主面11aを覆うホトレジスト(図示せず)を形成し、次いで、ゲート電極72の両側に位置する半導体基板11の主面11a(活性領域12)に、ボロン(B)をイオン注入することで、一対のp型不純物拡散領域75を形成する。その後、ホトレジスト(図示せず)を除去する。
これにより、ゲート電極72、半導体基板11の主面11aに形成された図示していないゲート絶縁膜、一対のp型不純物拡散領域75を備えたp型トランジスタ78が形成される。
【0094】
次いで、図15A〜図15Eに示す工程では、図13A〜図13Dに示す構造体及び図14に示す構造体の上面側に、キャップ絶縁膜27の上面27aに対して略面一とされた上面31aを有し、かつシリコン酸化膜(SiO2膜)よりなる第2の層間絶縁膜31を形成する。これにより、キャップ絶縁膜27の上面27aは、第2の層間絶縁膜31から露出される。
【0095】
具体的には、図13A〜図13D及び図14に示す構造体の上面側に、キャップ絶縁膜27及びサイドウォール膜28を覆うように、SOG(Spin On Glass)法により塗布系絶縁膜(シリコン酸化膜)を塗布し、次いで、熱処理を行なうことで、該シリコン酸化膜の膜質を緻密にする。
また、上記SOG法によりシリコン酸化膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【0096】
次いで、CMP法により、キャップ絶縁膜27の上面27aが露出するまで、熱処理されたシリコン酸化膜の研磨を行なう。これにより、図15A〜図15Eに示すように、平坦な上面31aを有した第2の層間絶縁膜31が形成される。
なお、図15A〜図15Eに示す構造体には図示していないが、上記研磨後に、CVD法により、キャップ絶縁膜27の上面27a及び第2の層間絶縁膜31の上面31aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
【0097】
次いで、図16A〜図16Eに示す工程では、SAC(Self Aligned Contact)法により、図16A〜図16Dに示すように、メモリセル領域に形成された第1及び第2の層間絶縁膜23,31を異方性エッチング(具体的には、ドライエッチング)することで、第1及び第2の層間絶縁膜23,31にシリコン層21の上面21a及び側面21b,21e(シリコン層21の上面及び側面の一部)を露出し、かつ絶縁膜18の上面18aに到達する深さとされたコンタクト孔32を形成すると共に、図16Eに示すように、周辺回路領域に形成された第2の層間絶縁膜31を異方性エッチング(具体的には、ドライエッチング)することで、n型不純物拡散領域74を露出する深さとされたコンタクト孔81,82、及びp型不純物拡散領域75を露出する深さとされたコンタクト孔83,84を形成する。
【0098】
このとき、コンタクト孔81は、一方のn型不純物拡散領域74(ソース領域)を露出するように形成し、コンタクト孔82は、他方のn型不純物拡散領域74(ドレイン領域)を露出するように形成する。また、コンタクト孔83は、一方のp型不純物拡散領域75(ソース領域)を露出するように形成し、コンタクト孔84は、他方のp型不純物拡散領域75(ドレイン領域)を露出するように形成する。
また、上記コンタクト孔32,81〜84を形成する際には、コンタクト孔32の形成領域おいて、シリコン層21の上面21aが露出された時点をエッチングの終点として検知することでコンタクト孔32,81〜84を形成する。
つまり、シリコン酸化膜よりなる絶縁膜18とは異なる材料により構成され、半導体基板11の主面11aから突出するシリコン層21をコンタクト孔32,81〜84を形成する際の終点検知用のパターンとして利用する。
【0099】
ところで、先に説明した図19に示す構造体(DRAM)の場合、ソース領域として機能する不純物拡散領域306上には、本実施の形態で説明したシリコン層21が形成されていない。そのため、シリコン層21が形成されていない図19に示す構成において、コンタクト孔314を形成する場合、ドライエッチングにより不純物拡散領域306が露出された段階でエッチングの終点検知をせざるを得なかった。
【0100】
これにより、エッチングの終点検知後に行なわれるオーバーエッチング(半導体基板11の主面11a内のエッチングばらつきを考慮して、確実に半導体基板11の全面においてコンタクト孔314から不純物拡散領域306を露出させるためのエッチング)により、絶縁膜305が深くエッチングされてしまう。
このため、絶縁膜305の厚さが薄くなり、或いは、ゲート電極303が露出されてしまうため、コンタクトプラグ316とゲート電極303との間でショートが発生してしまう問題があった。
【0101】
一方、本実施の形態の場合、図16B及び図16Cに示すように、コンタクト孔32の形成領域に対応する不純物拡散領域43上に、半導体基板11の主面11aから突出するシリコン層21を形成し、コンタクト孔32,81〜84を形成するドライエッチングにおいて、シリコン層21の上面21aが露出された時点をドライエッチングの終点として検知してエッチングを行なう。このため、コンタクト孔32の深さ方向において、エッチングの終点検知位置と絶縁膜18の上面18aの位置とを離間させることが可能となる。
【0102】
これにより、ドライエッチングの終点検知後に行うオーバーエッチングにより、絶縁膜18がほとんどエッチングされなくなるため、コンタクトプラグ34とゲート電極41との間に十分な厚さ(具体的には、コンタクトプラグ34とゲート電極41とを絶縁させるために十分な厚さ)とされた絶縁膜18を残存させることが可能となる。
よって、コンタクトプラグ34とゲート電極41との間でのショートの発生を抑制することができる。
【0103】
次いで、図17A〜図17Eに示す工程では、コンタクト孔32から露出されたシリコン層21の上面21a及び側面21b,21eを覆うシリサイド膜33を形成する。シリサイド膜33は、コンタクト抵抗低減用の膜である。シリサイド膜33は、シリコン層21にのみに選択的に形成する。シリサイド膜33としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いる。
【0104】
ところで、図19に示す構造体(DRAMのセル)に設けられ、ソース領域として機能する不純物拡散領域306上にシリサイド膜33を形成する場合、シリサイド膜33が不純物拡散領域306を突き破って、接合リークを発生させる場合がある。
一方、本実施の形態では、ソース領域として機能する不純物拡散領域43の上面43aから離間した位置に配置されたシリコン層21の上面21a及び側面21b,21eにシリサイド膜33を形成しているため、接合までの距離を十分に確保することが可能となり、接合リークの発生を抑制できる。
【0105】
次いで、図17B〜図17Eに示す構造体に形成されたコンタクト孔32,81〜84内を埋め込むように、CVD法により、窒化チタン膜(図示せず)と、タングステン膜(図示せず)とを順次積層させる。
次いで、CMP法により、第2の層間絶縁膜31の上面31aに形成された不要な窒化チタン膜及びタングステン膜を研磨除去することで、メモリセル領域に配置され、かつ窒化チタン膜及びタングステン膜よりなるコンタクトプラグ34、及び周辺回路領域に配置され、かつ窒化チタン膜及びタングステン膜よりなるコンタクトプラグ86〜89を一括形成する。
【0106】
このとき、コンタクトプラグ34は、シリサイド膜33を介して、不純物拡散領域43と電気的に接続されように形成する。また、コンタクトプラグ86は、一方のn型不純物拡散領域74と接触するように、コンタクト孔81に形成する。
コンタクトプラグ87は、他方のn型不純物拡散領域74と接触するように、コンタクト孔81に形成する。コンタクトプラグ88は、一方のp型不純物拡散領域75と接触するように、コンタクト孔82に形成する。コンタクトプラグ89は、他方のp型不純物拡散領域75と接触するように、コンタクト孔83に形成する。
また、CMP法により研磨を行なうことで、コンタクトプラグ34,86〜89の上端面は、第2の層間絶縁膜31の上面31aに対して略面一となる。
【0107】
次いで、図18に示す工程では、第2の層間絶縁膜31の上面31aに、コンタクトプラグ34の上面34aの一部と接触する容量コンタクトパッド35を形成する。
具体的には、キャップ絶縁膜27の上面27a、コンタクトプラグ34の上端面34a、及び第2の層間絶縁膜31の上面31aを覆うように、コンタクトプラグ34の母材となる金属膜(図示せず)を成膜する。次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド35の形成領域に対応する面を覆うホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、金属膜よりなる容量コンタクトパッド35を形成する。その後、ホトレジスト(図示せず)を除去する。
【0108】
次いで、キャップ絶縁膜27の上面27a、コンタクトプラグ34の上端面34a、及び第2の層間絶縁膜31の上面31aに、容量コンタクトパッド35を覆うシリコン窒化膜36を形成する。
次いで、シリコン窒化膜36上に、図示していない厚さの厚いシリコン酸化膜(SiO2膜)を成膜する。該シリコン酸化膜(SiO2膜)の厚さは、例えば、厚さ1500nmとすることができる。
【0109】
次いで、ホトリソグラフィ技術により、シリコン酸化膜(SiO2膜)上にパターニングされたホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド35と対向するシリコン酸化膜(図示せず)及びシリコン窒化膜36をエッチングすることで、容量コンタクトパッド35を露出売るシリンダーホール(図示せず)を形成する。その後、ホトレジスト(図示せず)を除去する。
【0110】
次いで、シリンダーホール(図示せず)の内面、及び容量コンタクトパッド35の上面に、導電膜(例えば、窒化チタン膜)を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極51を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)を除去する。次いで、シリコン窒化膜35の上面を露出させる。次いで、シリコン窒化膜36の上面、及び下部電極51を覆う容量絶縁膜52を形成する。
【0111】
次いで、容量絶縁膜52の表面を覆うように、上部電極53を形成する。このとき、上部電極53は、上部電極53の上面53aの位置が容量絶縁膜52よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド35上に、下部電極51、容量絶縁膜52、及び上部電極53よりなるキャパシタ37が形成される。
その後、上部電極53の上面53aに、図示していない層間絶縁膜、ビア、配線等を形成することで、本実施の形態の半導体装置10が製造される。
【0112】
本実施の形態の半導体装置の製造方法によれば、コンタクト孔32の形成領域に対応する不純物拡散領域43上に、半導体基板11の主面11aから突出するシリコン層21を形成し、コンタクト孔32,81〜84を形成する際のドライエッチングによりシリコン層21の上面21aが露出された時点をドライエッチングの終点として検知することで、コンタクト孔32,81〜84の深さ方向においてドライエッチングの終点検知位置と絶縁膜18の上面18aの位置とを離間させることが可能となる。
【0113】
これにより、ドライエッチングの終点検知後に行うオーバーエッチングにより、絶縁膜18がほとんどエッチングされなくなるため、コンタクトプラグ34とゲート電極41との間に十分な厚さとされた絶縁膜18を残存させることが可能となる。
よって、コンタクトプラグ34とゲート電極41との間でのショートの発生を抑制できる。
【0114】
また、ソース領域として機能する不純物拡散領域43の上面43aから離間した位置に配置されたシリコン層21の上面21a及び側面21b,21eにシリサイド膜33を形成しているため、接合までの距離を十分に確保することが可能となり、接合リークの発生を抑制することができる。
【0115】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【0116】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【0117】
10…半導体装置、11…半導体基板、11a…主面、12…活性領域、13…素子分離領域、13a,18a,23a,27a,31a,43a,44a,53a…上面、14,15…凹部、14a,14b,15a,15b,21b,21c,21d,21e,22b,22c,22d,22e…側面、14c,15c,32a…底面、16…ゲート絶縁膜、17…ダミー用ゲート電極、17a,34a,41a…上端面、18…絶縁膜、19…トランジスタ、21,22,62…シリコン層、23…第1の層間絶縁膜、24,33…シリサイド膜、26…ビット線、27…キャップ絶縁膜、28…サイドウォール膜、31…第2の層間絶縁膜、32,81〜84…コンタクト孔、34,86〜89…コンタクトプラグ、34b…下端、35…容量コンタクトパッド、36…シリコン窒化膜、37…キャパシタ、41,71,72…ゲート電極、43,44…不純物拡散領域、46…溝状開口部、51…下部電極、52…容量絶縁膜、53…上部電極、57…シリコン膜、58…エッチング用マスク、61,68…導電膜、65…n型シリコン層、66…p型シリコン層、74…n型不純物拡散領域、75…p型不純物拡散領域、77…n型トランジスタ、78…p型トランジスタ
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年の半導体装置の微細化が進められている。これに伴い、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大してトランジスタの閾値電圧(Vt)が低下するという問題が発生する。
また、トランジスタの閾値電圧(Vt)の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてDRAM(Dynamic Random Access Memory)を用い、DRAMのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
【0003】
この問題を回避するための構造として、特許文献1,2には、半導体基板の表面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ(「リセスチャネルトランジスタ」ともいう)が開示されており、トランジスタを上記構成とすることにより、有効チャネル長(ゲート長)を物理的かつ十分に確保することが可能となり、最小加工寸法が60nm以下の微細なセルを有したDRAMが実現可能となる。
【0004】
また、特許文献2には、P型シリコン基板(半導体基板)の活性領域に、所定の間隔を隔てて、隣り合う位置に形成された第1及び第2のゲートトレンチと、第1及び第2のゲートトレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して、第1のゲートトレンチを埋め込むと共に、P型シリコン基板の主面から突出する第1のゲート電極と、ゲート絶縁膜を介して、第2のゲートトレンチを埋め込むと共に、P型シリコン基板の主面から突出する第2のゲート電極と、第1のゲート電極と第2のゲート電極との間に位置するP型シリコン基板に形成され、第1及び第2のゲート電極の共通のソース/ドレイン領域となる不純物拡散領域と、p型シリコン基板の表面に形成され、かつ第1及び第2のゲート電極のうち、p型シリコン基板の表面から突出した部分を覆う層間絶縁膜と、を備えたDRAMが開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−339476号公報
【特許文献2】特開2007−081095号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、上記トレンチゲート型トランジスタをセルトランジスタ(セルアレイのアクセストランジスタ)として備えたDRAMでは、ゲート電極が半導体基板の主面から突出した構造となっており、また、第1のゲート電極と第2のゲート電極との間隔は、極めて狭小とされている。
これらの理由により、不純物拡散領域と接触し、かつ上層に配置されたビット線と接続されるビット線用コンタクトプラグを、第1のゲート電極と第2のゲート電極との間に形成することは極めて困難であった。
【0007】
このような問題を回避するために、半導体基板に形成した溝の内部に形成され、上端面が半導体基板の主面よりも下方に配置されたゲート電極(ワード線)と、ゲート電極上に位置する溝を埋め込むと共に、半導体基板の主面から突出しない絶縁膜と、を備えた構造を採用することが考えられる。
このように、ワード線となるゲート電極を半導体基板内に、完全に埋め込むことにより、ビット線用コンタクトプラグを容易に形成できる。
【0008】
しかしながら、上記説明した溝に完全に埋め込まれたゲート電極及び絶縁膜を備えた構造を、DRAMのメモリセルに適用した場合、ゲート電極(埋め込みワード線)とゲート電極と接続されるコンタクトプラグとがショートしてしまうという問題が新たに発生する。
以下、この問題について図19を参照して説明する。
【0009】
図19は、埋め込みワード線構造が適用されたDRAMのセルの一例を示す断面図である。なお、図19では、溝302の内面に形成されたゲート絶縁膜の図示を省略する。
図19を参照するに、半導体基板301の所定の領域に形成された溝302の内部に、上端面303aが半導体基板301の主面301aよりも下方に配置されるように、ワード線となるゲート電極303が埋め込み形成されている。
【0010】
ゲート電極303の上端面303aの上方に位置する溝302には、上端面305aが半導体基板301の主面301a(不純物拡散領域306の上面306a)に対して面一となるように、シリコン酸化膜よりなる絶縁膜305が埋め込まれている。
半導体基板301の主面301aには、絶縁膜305を挟むように、ソース領域として機能する不純物拡散領域306、及びドレイン領域として機能する不純物拡散領域307が形成されている。
【0011】
不純物拡散領域307上には、ビット線308が形成されている。ビット線308上には、キャップ絶縁膜311が形成されている。不純物拡散領域307の近傍に位置する絶縁膜305の上端面305aには、ビット線308の側面、及びキャップ絶縁膜311の側面を覆うサイドウォール膜312が形成されている。
半導体基板301の主面301a及び絶縁膜305上には、層間絶縁膜313が形成されている。層間絶縁膜313には、不純物拡散領域306、サイドウォール膜312の側面、及び絶縁膜305を露出するコンタクト孔314が形成されている。
【0012】
コンタクト孔314には、不純物拡散領域306と接触するコンタクトプラグ316が形成されている。コンタクト孔314は、微細なセルを実現するために平面視した際、その一部が溝303に埋め込まれたゲート電極303と重なるようにレイアウトされる。
コンタクトプラグ316の上端には、王冠形状とされた下部電極316と、下部電極316を覆う容量絶縁膜317と、容量絶縁膜317を覆う上部電極318とよりなるキャパシタ319が形成されている。コンタクトプラグ316は、キャパシタ319と電気的に接続されている。
【0013】
ここで、図19に示すDRAMのセル構造の製造方法について、簡単に説明する。
図19に示すDRAMのセル構造は、溝302、ゲート電極303、絶縁膜305、不純物拡散領域306,307、ビット線308、キャップ絶縁膜311、及びサイドウォール膜312を形成後に、シリコン酸化膜よりなる層間絶縁膜313を成膜し、次いで、層間絶縁膜313にコンタクト孔314を形成する。
コンタクト孔314は、シリコン酸化膜を選択的にエッチングする条件を用いた異方性エッチング(具体的には、ドライエッチング)により、不純物拡散領域306(半導体基板301に不純物をイオン注入することで形成される領域)を露出させた状態でエッチングを終了する。
【0014】
このとき、エッチングされる前の絶縁膜305の上端面305a(半導体基板301の主面301a(不純物拡散領域306の上面306a)に対して面一とされた絶縁膜305の面)をエッチングの終点として検知するが、通常、半導体基板301のドライエッチングの面内ばらつき等を考慮してある程度のオーバーエッチング(エッチングの終点検知後に行なうエッチング)を行なう。
【0015】
このため、図19に示すように、コンタクト孔314を形成する際のエッチング(オーバーエッチングを含む)により、シリコン酸化膜により構成され、ゲート電極303の上端面303aを保護する絶縁膜305がエッチングされて、絶縁膜305が薄厚化、或いはコンタクト孔314によりゲート電極303の上端面303aが露出されてしまう。
このような形状とされたコンタクト孔314にコンタクトプラグ316を形成した場合、
コンタクトプラグ316とゲート電極303との間でショートが発生してしまう。このようなショートの発生は、DRAMの回路動作の阻害原因となる。
【課題を解決するための手段】
【0016】
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、内面によって区画された凹部と、前記凹部の内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜に形成され、前記凹部の一部を埋め込むと共に、その上端面が前記半導体基板の主面より低い位置にあるゲート電極と、前記ゲート電極の上端面を覆うように、前記凹部内に埋め込まれた絶縁膜と、前記凹部の一方の側面側に位置する前記半導体基板の主面に形成された不純物拡散領域と、前記不純物拡散領域の上面を覆うシリコン層と、前記半導体基板の主面に形成された層間絶縁膜と、前記層間絶縁膜の上層に配置される導体と接続されるように前記層間絶縁膜に内設され、少なくとも前記シリコン層の上面と接触し、かつ下端が前記シリコン層の上面と前記絶縁膜の上面との間に配置されたコンタクトプラグと、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【0017】
本発明の半導体装置によれば、不純物拡散領域の上面を覆うシリコン層と、層間絶縁膜の上層に配置される導体と接続されるように層間絶縁膜に内設され、少なくともシリコン層の上面と接触し、かつ下端がシリコン層の上面と絶縁膜の上面との間に配置されたコンタクトプラグと、を設けることにより、コンタクトプラグの下端とゲート電極の上面との間に、十分な厚さとされた絶縁膜を配置することが可能となるので、コンタクトプラグとゲート電極との間のショートの発生を抑制できる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施の形態に係る半導体装置の主要部の平面図である。
【図2】図1に示す半導体装置のA−A線方向の断面図である。
【図3A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、メモリセル領域に対応する構造体の平面図である。
【図3B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、図3Aに示す構造体のA−A線方向の断面図である。
【図3C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、図3Bに示す構造体のB−B線方向の断面図である。
【図3D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、図3Cに示す構造体のC−C線方向の断面図である。
【図3E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その1)であり、周辺回路領域に対応する構造体の平面図である。
【図4A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、メモリセル領域に対応する構造体の平面図である。
【図4B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、図4Aに示す構造体のA−A線方向の断面図である。
【図4C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、図4Bに示す構造体のB−B線方向の断面図である。
【図4D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、図4Cに示す構造体のC−C線方向の断面図である。
【図4E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その2)であり、周辺回路領域に対応する構造体の平面図である。
【図5A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、メモリセル領域に対応する構造体の平面図である。
【図5B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、図5Aに示す構造体のA−A線方向の断面図である。
【図5C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、図5Bに示す構造体のB−B線方向の断面図である。
【図5D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、図5Cに示す構造体のC−C線方向の断面図である。
【図5E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その3)であり、周辺回路領域に対応する構造体の平面図である。
【図6A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、メモリセル領域に対応する構造体の平面図である。
【図6B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、図6Aに示す構造体のA−A線方向の断面図である。
【図6C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、図6Bに示す構造体のB−B線方向の断面図である。
【図6D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、図6Cに示す構造体のC−C線方向の断面図である。
【図6E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その4)であり、周辺回路領域に対応する構造体の平面図である。
【図7A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、メモリセル領域に対応する構造体の平面図である。
【図7B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、図7Aに示す構造体のA−A線方向の断面図である。
【図7C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、図7Bに示す構造体のB−B線方向の断面図である。
【図7D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、図7Cに示す構造体のC−C線方向の断面図である。
【図7E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その5)であり、周辺回路領域に対応する構造体の平面図である。
【図8A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、メモリセル領域に対応する構造体の平面図である。
【図8B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、図8Aに示す構造体のA−A線方向の断面図である。
【図8C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、図8Bに示す構造体のB−B線方向の断面図である。
【図8D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、図8Cに示す構造体のC−C線方向の断面図である。
【図8E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その6)であり、周辺回路領域に対応する構造体の平面図である。
【図9A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、メモリセル領域に対応する構造体の平面図である。
【図9B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、図9Aに示す構造体のA−A線方向の断面図である。
【図9C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、図9Bに示す構造体のB−B線方向の断面図である。
【図9D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、図9Cに示す構造体のC−C線方向の断面図である。
【図9E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その7)であり、周辺回路領域に対応する構造体の平面図である。
【図10A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、メモリセル領域に対応する構造体の平面図である。
【図10B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、図10Aに示す構造体のA−A線方向の断面図である。
【図10C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、図10Bに示す構造体のB−B線方向の断面図である。
【図10D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、図10Cに示す構造体のC−C線方向の断面図である。
【図10E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その8)であり、周辺回路領域に対応する構造体の平面図である。
【図11A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、メモリセル領域に対応する構造体の平面図である。
【図11B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、図11Aに示す構造体のA−A線方向の断面図である。
【図11C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、図11Bに示す構造体のB−B線方向の断面図である。
【図11D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、図11Cに示す構造体のC−C線方向の断面図である。
【図11E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その9)であり、周辺回路領域に対応する構造体の平面図である。
【図12】本発明の実施の形態に係る半導体装置の製造工程を示す図(その10)であり、周辺回路領域に対応する構造体の断面図である。
【図13A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、メモリセル領域に対応する構造体の平面図である。
【図13B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、図13Aに示す構造体のA−A線方向の断面図である。
【図13C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、図13Bに示す構造体のB−B線方向の断面図である。
【図13D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、図13Cに示す構造体のC−C線方向の断面図である。
【図13E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その11)であり、周辺回路領域に対応する構造体の平面図である。
【図14】本発明の実施の形態に係る半導体装置の製造工程を示す図(その12)であり、周辺回路領域に対応する構造体の断面図である。
【図15A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、メモリセル領域に対応する構造体の平面図である。
【図15B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、図15Aに示す構造体のA−A線方向の断面図である。
【図15C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、図15Bに示す構造体のB−B線方向の断面図である。
【図15D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、図15Cに示す構造体のC−C線方向の断面図である。
【図15E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その13)であり、周辺回路領域に対応する構造体の平面図である。
【図16A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、メモリセル領域に対応する構造体の平面図である。
【図16B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、図16Aに示す構造体のA−A線方向の断面図である。
【図16C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、図16Bに示す構造体のB−B線方向の断面図である。
【図16D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、図16Cに示す構造体のC−C線方向の断面図である。
【図16E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その14)であり、周辺回路領域に対応する構造体の平面図である。
【図17A】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、メモリセル領域に対応する構造体の平面図である。
【図17B】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、図17Aに示す構造体のA−A線方向の断面図である。
【図17C】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、図17Bに示す構造体のB−B線方向の断面図である。
【図17D】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、図17Cに示す構造体のC−C線方向の断面図である。
【図17E】本発明の実施の形態に係る半導体装置の製造工程を示す図(その15)であり、周辺回路領域に対応する構造体の平面図である。
【図18】本発明の実施の形態に係る半導体装置の製造工程を示す図(その16)であり、メモリセル領域に対応する半導体装置の断面図であり、図2に示す半導体装置の断面図に対応する図である。
【図19】埋め込みワード線構造が適用されたDRAMのセルの一例を示す断面図である。
【発明を実施するための形態】
【0019】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【0020】
(実施の形態)
図1は、本発明の実施の形態に係る半導体装置の主要部の平面図であり、図2は、図1に示す半導体装置のA−A線方向の断面図である。
図1では、本実施の半導体装置の一例としてDRAM(Dynamic Random Access Memory)を挙げる。また、図1は、DRAMのセルのレイアウトの一例を図示している。
図1において、X方向は、ビット線26の延在方向(第2の方向)を示しており、Y方向は、X方向に対して交差(具体的には、略直交)する方向(第1の方向)を示している。
図1では、説明の便宜上、半導体基板11、活性領域12、素子分離領域13、凹部14,15、ダミー用ゲート電極17、シリコン層21、シリコン層22(他のシリコン層)、ビット線26、コンタクト孔32、及び容量コンタクトパッド35のみを図示し、これら以外のセルの構成要素の図示を省略する。
また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。
【0021】
始めに、本実施の形態の半導体装置10のメモリセル領域のセルの構成について説明する。
図1及び図2を参照するに、本実施の形態の半導体装置10のセルは、半導体基板11と、素子分離領域13と、凹部14,15と、ゲート絶縁膜16と、ダミー用ゲート電極17と、トランジスタ19と、シリコン層21と、シリコン層22(他のシリコン層)と、層間絶縁膜を構成する第1及び第2の層間絶縁膜23,31と、シリサイド膜24,33と、ビット線26と、キャップ絶縁膜27と、サイドウォール膜28と、コンタクト孔32と、コンタクトプラグ34と、導体である容量コンタクトパッド35と、シリコン窒化膜36と、キャパシタ37と、を有する。
【0022】
半導体基板11は、板状とされ、シリコンを構成材料として含む半導体基板である。半導体基板11としては、例えば、p型の単結晶シリコン基板を用いることができる。半導体基板11の主面11aには、素子分離領域に挟まれ、図1に示すX方向に所定角度傾斜した方向に対して帯状に延在し、かつY方向に所定の間隔で離間した状態で配置された複数の活性領域12が形成されている。
図1を参照するに、素子分離領域13は、半導体基板11に形成されており、上記複数の活性領域12を区画している。素子分離領域13は、半導体基板11に形成された溝(図示せず)を絶縁膜(例えば、シリコン酸化膜(SiO2膜))で埋め込むことで構成されている。
【0023】
図2を参照するに、凹部14は、半導体基板11の主面11aが部分的にエッチングされて形成され、内面により区画された溝である。凹部14は、図1に示すY方向に延在する溝である。凹部14は、図1に示すX方向に所定の間隔で配置されている。凹部14は、一方の側面14a、側面14aと対向する他方の側面14b、及び底面14cを備えた内面を有する。
【0024】
図2を参照するに、凹部15は、半導体基板11の主面11aが部分的にエッチングされて形成され、内面により区画された溝である。凹部15は、凹部15の内面を構成する側面15a,15b及び底面15cを有する。凹部15は、図1に示すY方向に延在する溝である。凹部15は、図1に示すX方向に対して隣り合うように配置された2本の凹部14を、X方向から挟み込むように配置されている。凹部15は、図1に示すX方向に複数配置されている。
【0025】
図2を参照するに、ゲート絶縁膜16は、凹部15の側面15a,15b及び底面15cを覆うように設けられている。ゲート絶縁膜16としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜16として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜16の厚さは、例えば、6nmとすることができる。
【0026】
図2を参照するに、ダミー用ゲート電極17は、その上端面17aが半導体基板11の主面11aよりも低くなるように、ゲート絶縁膜16を介して、凹部15に設けられている。図1を参照するに、ダミー用ゲート電極17は、複数の活性領域12及び素子分離領域13に跨って、Y方向に延在している。ダミー用ゲート電極17は、素子分離用の電極であり、X方向に離間して配置された2本のゲート電極41をX方向から挟み込むように配置されている。ダミー用ゲート電極17は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
絶縁膜18は、凹部15内に、ダミー用ゲート電極17の上端面17aを覆うと共に、その上面18aが半導体基板11の主面11aに対して略面一となるように設けられている。絶縁膜18としては、シリコン酸化膜(SiO2膜)を用いることができる。
【0027】
図2を参照するに、トランジスタ19は、トレンチゲート型トランジスタであり、ゲート絶縁膜16と、埋め込みゲート電極(埋め込みワード線)であるゲート電極41と、絶縁膜18と、不純物拡散領域43と、他の不純物拡散領域である不純物拡散領域44とを有する。
ゲート絶縁膜16は、凹部14の側面14a,14b及び底面14cを覆うように設けられている。
ゲート電極41は、その上端面41aが半導体基板11の主面11aよりも低くなるように、ゲート絶縁膜16を介して、凹部14に設けられている。図1を参照するに、ゲート電極41は、複数の活性領域12及び素子分離領域13に跨って、Y方向に延在している。ゲート電極41は、ワード線として機能する電極である。
絶縁膜18は、凹部14内に、ゲート電極41の上端面41aを覆うと共に、その上端面41aが半導体基板11の主面11aに対して略面一となるように設けられている。
【0028】
不純物拡散領域43は、その上面43aが半導体基板11の主面11aとなるように、凹部14の側面14aと凹部15の側面15aとの間に位置する半導体基板11(活性領域12)に形成されている。不純物拡散領域43は、ソース領域として機能する領域である。半導体基板11がp型の単結晶シリコン基板の場合、不純物拡散領域43は、n型不純物(例えば、リン(P))を半導体基板11にイオン注入することで形成する。
【0029】
不純物拡散領域44は、半導体基板11の主面11aが上面44aとなるように、隣り合うように形成された2つの凹部14の側面14b間に位置する半導体基板11(活性領域12)に形成されている。不純物拡散領域44は、ドレイン領域として機能する領域である。半導体基板11がp型の単結晶シリコン基板の場合、不純物拡散領域44は、n型不純物(例えば、リン(P))を半導体基板11にイオン注入することで形成する。
なお、上記不純物拡散領域43,44は、ゲート電極41の上端面41aに対して不純物拡散領域43,44の下面が略面一となるような深さに形成する。言い換えれば、不純物拡散領域43,44の深さを、絶縁膜18の厚さの値と同じにする。
【0030】
図1を参照するに、シリコン層21は、活性領域12のうち、2つのゲート電極41に挟まれた活性領域12(半導体基板11の主面11a)に設けられており、その外周部は活性領域12からはみ出している。
図1及び図2を参照するに、シリコン層21は、不純物拡散領域43の上面43a(活性領域12)を覆うと共に、その外周部が不純物拡散領域43に隣接して配置された絶縁膜18の上面18a及び素子分離領域13の上面13aに張り出すように形成されている。
言い換えれば、シリコン層21は、不純物拡散領域43の上面43aよりも外側の位置まで形成されている。
【0031】
図2を参照するに、シリコン層21は、半導体基板11の主面11a(不純物拡散領域43の上面43a)からその上方に突出している。シリコン層21は、半導体基板11の主面11aからシリコン層21の上面21aに向かうにつれて幅が狭くなる形状とされている。これにより、シリコン層21の断面形状は、台形とされている。シリコン層21の厚さは、例えば、40nmとすることができる。
【0032】
図1を参照するに、シリコン層21は、コンタクト孔32に露出される上面21aと、コンタクト孔32に露出され、傾斜面とされた側面21b,21eと、第1の層間絶縁膜23に覆われた側面21c,21dと、を有する。
シリコン層21の上面21a及び側面21b,21eは、シリサイド膜33が形成される面である。
【0033】
シリコン層21は、選択エピタキシャル成長法により形成されたエピタキシャルシリコン層である。シリコン層21は、絶縁膜18を構成するシリコン酸化膜(SiO2膜)とは異なる材料により構成された層であり、かつ半導体基板11の主面11aから突出している。このため、異方性エッチング(具体的には、ドライエッチング)により第1及び第2の層間絶縁膜23,31をエッチングしてコンタクト孔32を形成する際、シリコン層21をドライエッチングの終点検知用のパターンとして利用することができる。
言い換えれば、ドライエッチングにより、シリコン層21の上面21aが露出された時点をドライエッチングの終点として検知することができる。
【0034】
図1を参照するに、シリコン層22は、活性領域12のうち、ビット線26と重なる活性領域12に対応する半導体基板11の主面11aに設けられており、その外周部は活性領域12からはみ出している。
図2を参照するに、シリコン層22は、不純物拡散領域44の上面44a(活性領域12)を覆うと共に、不純物拡散領域44に隣接して配置された絶縁膜18の上面18a及び素子分離領域13の上面13aに張り出している。言い換えれば、シリコン層22は、不純物拡散領域44の上面44aよりも外側の位置まで形成されている。
シリコン層22は、半導体基板11の主面11a(不純物拡散領域44の上面44a)からその上方に突出している。シリコン層22は、半導体基板11の主面11aからシリコン層22の上面22aに向かうにつれて幅が狭くなる形状とされている。これにより、シリコン層22の断面形状は、台形とされている。シリコン層22の厚さは、例えば、40nmとすることができる。
【0035】
図1を参照するに、シリコン層22は、ビット線26の下端と対向する上面22aと、第1の層間絶縁膜23に覆われ、かつ傾斜面とされた側面22d,22eと、傾斜面とされた側面22b,22cとを有する。
シリコン層22の上面22aの一部及び側面22b,22cは、シリサイド膜24が形成される面である。シリコン層22は、選択エピタキシャル成長法により形成されたエピタキシャルシリコン層であり、先に説明したシリコン層21と共に、一括形成される。
【0036】
図1及び図2を参照するに、第1の層間絶縁層23は、絶縁膜18の上面18a及び不純物拡散領域43,44の上面43a,44aに設けられている。第1の層間絶縁層23は、シリコン層21,22の一部を覆うと共に、シリコン層21の上面21a及び側面21b,21e、及びシリコン層22の上面22a及び側面22b,22cを露出している。
第1の層間絶縁層23は、シリコン層22の上面22a及び側面22b,22cを露出し、かつ図1に示すX方向に延在する溝状開口部46を有する。第1の層間絶縁層23としては、シリコン酸化膜(SiO2膜)を用いる。
【0037】
第2の層間絶縁層31は、第1の層間絶縁層23の上面23aに設けられている。第2の層間絶縁層31としては、シリコン酸化膜(SiO2膜)を用いる。
シリサイド膜24は、第1の層間絶縁層23に形成された溝状開口部46から露出されたシリコン層22の上面22a及び側面22b,22cに設けられている。シリサイド膜24としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
【0038】
図2を参照するに、ビット線26は、溝状開口部46を充填するように、第1の層間絶縁膜23の上面23aに設けられている。図1を参照するに、ビット線26は、X方向に延在するように配置されており、ダミー用ゲート電極17及びゲート電極41と略直交している。ビット線26は、複数設けられており、複数のビット線26は、Y方向に所定の間隔で配列されている。
図2を参照するに、ビット線26は、シリコン層22に形成されたシリサイド膜24と接触しており、シリサイド膜24を介して、不純物拡散領域44と電気的に接続されている。ビット線26は、例えば、窒化チタン膜と、タングステン膜とが順次積層された積層膜を用いることができる。
【0039】
このように、活性領域12のうち、ビット線26が重なる部分に、不純物拡散領域44(ドレイン領域)と接触し、半導体基板11の主面11aから突出するシリコン層22を設け、シリコン層22を介して、X方向に延在するビット線26と不純物拡散領域44とを電気的に接続することにより、X方向において、ビット線26及びシリコン層22よりなる積層構造(ポリメタル積層構造)とビット線26(メタル構造)とが連続した配線構造となる。
よって、メモリセル領域から周辺回路領域に亘るように、ビット線26を形成することにより、周辺回路領域に配置されたビット線26を、周辺回路領域に形成される後述する図16Eに示すn型トランジスタ77及びp型トランジスタ78(共に、周辺回路用トランジスタ)のゲート電極71,72の一部として流用することができる。
また、シリサイド膜24を介して、ビット線26と不純物拡散層44とを電気的に接続することでコンタクト抵抗を低減できる。
なお、本実施の形態の半導体装置10は、メモリセル領域の周囲に周辺回路領域を有しており、周辺回路領域に形成されたn型トランジスタ77及びp型トランジスタ78の構成については、後述する図14において説明する。
【0040】
キャップ絶縁膜27は、ビット線26の上面を覆うように設けられている。キャップ絶縁膜27の上面27aは、第2の層間絶縁膜31の上面31aに対して略面一とされている。キャップ絶縁膜27としては、シリコン窒化膜(SiN膜)を用いる。
サイドウォール膜28は、ビット線26の側面及びキャップ絶縁膜27の側面を覆うように、第1の層間絶縁膜23の上面23aに設けられている。サイドウォール膜28としては、シリコン窒化膜(SiN膜)を用いる。
【0041】
図1及び図2を参照するに、コンタクト孔32は、第1及び第2の層間絶縁膜23,31に、ゲート電極41上に配置された絶縁膜18の上面18aの一部、素子分離領域13の上面、シリコン層21の上面21a及び側面21b,21eを露出するように形成されている。
なお、本実施の形態では、図2に示すように、絶縁膜18の上面18aの一部、素子分離領域13の上面、シリコン層21の上面21a及び側面21b,21eを露出するコンタクト孔32を設けた場合を例に挙げたが、コンタクト孔32は、少なくともシリコン層21の上面21aを露出し、かつコンタクト孔32の底面32aがシリコン層21の上面21aから絶縁膜18の上面18aとの間に配置されておればよい。
【0042】
シリサイド膜33は、コンタクト孔32から露出されたシリコン層21の上面21a及び側面21b,21eを覆うように形成されている。シリサイド膜33としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
【0043】
図2を参照するに、コンタクトプラグ34は、コンタクト孔32を充填するように配置されている。コンタクトプラグ34は、ゲート電極41上に配置された絶縁膜18の上面18aと接触すると共に、シリコン層21の上面21a及び側面21b,21eに形成されたシリサイド膜33と接触している。
これにより、コンタクトプラグ34の下端34bは、その下方に配置された絶縁膜18により、ゲート電極41と絶縁されると共に、シリサイド膜33を介して、不純物拡散領域43と電気的に接続されている。
【0044】
コンタクトプラグ34の上端面34aは、平坦な面とされており、第1の層間絶縁膜31の上面31a及びキャップ絶縁膜27の上面27aに対して略面一とされている。コンタクトプラグ34の上端は、容量コンタクトパッド35と接続されている。
また、コンタクトプラグ34は、図1に示す平面図において、ゲート電極41の一部と、素子分離領域13の一部と、活性領域12の一部とに跨っている。
コンタクトプラグ34は、例えば、窒化チタン膜と、タングステン膜と、を順次積層した積層構成とすることができる。
なお、本実施の形態では、図2に示すように、コンタクトプラグ34の下端34bが絶縁膜18の上面18aと接触する場合を例に挙げて説明したが、コンタクトプラグ34の下端34bは、少なくともシリコン層21の上面21aと接触し、かつコンタクトプラグ34の下端34bが、がシリコン層21の上面21aから絶縁膜18の上面18aとの間に配置されておればよい。このような状態でも、コンタクトプラグ34は、シリコン層21の上面21aを介して、不純物拡散領域43と電気的に接続される。
【0045】
このように、不純物拡散領域43の上面43aを覆うと共に、半導体基板11の主面11aから突出するシリコン層21と、第1及び第2の層間絶縁膜23,31に内設され、少なくともシリコン層21の上面21aと接触し、かつ下端34bがシリコン層21の上面21aと絶縁膜18の上面18aとの間に配置されたコンタクトプラグ34と、を設けることにより、コンタクトプラグ34の下端34bとゲート電極41の上端面41aとの間に、十分な厚さとされた絶縁膜18を配置することが可能となるので、コンタクトプラグ34とゲート電極41との間のショートの発生を抑制できる。
また、シリサイド膜33を介して、コンタクトプラグ34と不純物拡散領域43とを電気的に接続することでコンタクト抵抗を低減できる。
【0046】
図2を参照するに、容量コンタクトパッド35は、その一部がコンタクトプラグ34の上端面34aと接続されるように、第2の層間絶縁膜31の上面31aに設けられている。容量コンタクトパッド35上には、キャパシタ37を構成する下部電極51が接続されている。これにより、容量コンタクトパッド35は、コンタクトプラグ34と下部電極51とを電気的に接続している。
図1を参照するに、容量コンタクトパッド35は、円形状とされており、Y方向において、コンタクトプラグ34に対して互い違いの位置に配列されている。これらの容量コンタクトパッド35は、X方向において、隣り合うビット線26間に配置されている。
【0047】
つまり、容量コンタクトパッド35は、Y方向に沿って1つおきにゲート電極41上に容量コンタクトパッド35の中心部を配置するか、Y方向に沿って1つおきにゲート電極41の側面上方に容量コンタクトパッド35の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド35は、Y方向に千鳥状に配置されている。
【0048】
図2を参照するに、シリコン窒化膜36は、容量コンタクトパッド35の外周部を囲むように、第2の層間絶縁膜31の上面31aに設けられている。
キャパシタ37は、容量コンタクトパッド35に対してそれぞれ1つ設けられている。キャパシタ37は、複数の下部電極51と、複数の下部電極51に対して共通の容量絶縁膜52と、複数の下部電極51に対して共通の電極である上部電極53とを有する。
【0049】
下部電極51は、容量コンタクトパッド35上に設けられており、容量コンタクトパッド35と接続されている。下部電極51は、王冠形状とされている。
容量絶縁膜52は、シリコン窒化膜36から露出された複数の下部電極51の表面、及びシリコン窒化膜36の上面を覆うように設けられている。
上部電極53は、容量絶縁膜52の表面を覆うように設けられている。上部電極53は、容量絶縁膜52が形成された下部電極51の内部、及び複数の下部電極51間を埋め込むように配置されている。上部電極53の上面53aは、複数の下部電極51の上端よりも上方に配置されている。
上記構成とされたキャパシタ37は、容量コンタクトパッド35を介して、不純物拡散領域43と電気的に接続されている。
【0050】
本実施の形態の半導体装置によれば、不純物拡散領域43の上面43aを覆うと共に、半導体基板11の主面11aから突出するシリコン層21と、第1及び第2の層間絶縁膜23,31に内設され、少なくともシリコン層21の上面21aと接触し、かつ下端34bがシリコン層21の上面21aと絶縁膜18の上面18aとの間に配置されたコンタクトプラグ34と、を設けることにより、コンタクトプラグ34の下端34bとゲート電極41の上端面41aとの間に、十分な厚さとされた絶縁膜18を配置することが可能となるので、コンタクトプラグ34とゲート電極41との間のショートの発生を抑制できる。
なお、図2には図示していないが、本実施の形態の半導体装置10は、上部電極53の上面53a上に図示していない層間絶縁膜、ビア、配線等を有している。
【0051】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12、図13A〜図13E、図14、図15A〜図15E、図16A〜図16E、図17A〜図17E、図18は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。
図3A、図4A、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図13A、図15A、図16A、及び図17Aは、メモリセル領域に対応する構造体の平面図である。
【0052】
図3Bは、図3Aに示す構造体のA−A線方向の断面図であり、図4Bは、図4Aに示す構造体のA−A線方向の断面図であり、図5Bは、図5Aに示す構造体のA−A線方向の断面図である。
図6Bは、図6Aに示す構造体のA−A線方向の断面図であり、図7Bは、図7Aに示す構造体のA−A線方向の断面図であり、図8Bは、図8Aに示す構造体のA−A線方向の断面図である。
図9Bは、図9Aに示す構造体のA−A線方向の断面図であり、図10Bは、図10Aに示す構造体のA−A線方向の断面図であり、図11Bは、図11Aに示す構造体のA−A線方向の断面図である。
図13Bは、図13Aに示す構造体のA−A線方向の断面図であり、図15Bは、図15Aに示す構造体のA−A線方向の断面図であり、図16Bは、図16Aに示す構造体のA−A線方向の断面図であり、図17Bは、図17Aに示す構造体のA−A線方向の断面図である。
【0053】
図3Cは、図3Bに示す構造体のB−B線方向の断面図であり、図4Cは、図4Bに示す構造体のB−B線方向の断面図であり、図5Cは、図5Bに示す構造体のB−B線方向の断面図である。
図6Cは、図6Bに示す構造体のB−B線方向の断面図であり、図7Cは、図7Bに示す構造体のB−B線方向の断面図であり、図8Cは、図8Bに示す構造体のB−B線方向の断面図である。
図9Cは、図9Bに示す構造体のB−B線方向の断面図であり、図10Cは、図10Bに示す構造体のB−B線方向の断面図であり、図11Cは、図11Bに示す構造体のB−B線方向の断面図である。
図13Cは、図13Bに示す構造体のB−B線方向の断面図であり、図15Cは、図15Bに示す構造体のB−B線方向の断面図であり、図16Cは、図16Bに示す構造体のB−B線方向の断面図であり、図17Cは、図17Bに示す構造体のB−B線方向の断面図である。
【0054】
図3Dは、図3Cに示す構造体のC−C線方向の断面図であり、図4Dは、図4Cに示す構造体のC−C線方向の断面図であり、図5Dは、図5Cに示す構造体のC−C線方向の断面図である。
図6Dは、図6Cに示す構造体のC−C線方向の断面図であり、図7Dは、図7Cに示す構造体のC−C線方向の断面図であり、図8Dは、図8Cに示す構造体のC−C線方向の断面図である。
図9Dは、図9Cに示す構造体のC−C線方向の断面図であり、図10Dは、図10Cに示す構造体のC−C線方向の断面図であり、図11Dは、図11Cに示す構造体のC−C線方向の断面図である。
図13Dは、図13Cに示す構造体のC−C線方向の断面図であり、図15Dは、図15Cに示す構造体のC−C線方向の断面図であり、図16Dは、図16Cに示す構造体のC−C線方向の断面図であり、図17Dは、図17Cに示す構造体のC−C線方向の断面図である。
【0055】
図3E、図4E、図5E、図6E、図7E、図8E、図9E、図10E、図11E、図13E、図15E、図16E、及び図17Eは、周辺回路領域に対応する構造体の平面図である。
図12及び図14は、周辺回路領域に対応する構造体の断面図である。図18は、メモリセル領域に対応する半導体装置の断面図であり、図2に示す半導体装置の断面図に対応する図である。
【0056】
図3A〜図3E、図4A〜図4E、図5A〜図5E、図6A〜図6E、図7A〜図7E、図8A〜図8E、図9A〜図9E、図10A〜図10E、図11A〜図11E、図12、図13A〜図13E、図14、図15A〜図15E、図16A〜図16E、図17A〜図17E、及び図18を参照して、本実施の形態に係る半導体装置10の製造方法について説明する。
始めに、図3A〜図3Eに示す工程では、メモリセル領域(図3A〜図3D参照)及び周辺回路領域(図3E参照)に対応する半導体基板11の主面11aに、素子分離領域13を形成する。これにより、X方向に所定角度傾斜した方向に対して帯状に延在し、かつY方向に所定の間隔で離間した状態で配置された複数の活性領域12を区画する。
【0057】
半導体基板11としては、シリコンを構成材料として含む半導体基板を準備する。具体的には、半導体基板11としては、p型或いn型のシリコン単結晶基板を準備する。
なお、以下の説明では、半導体基板11としてp型のシリコン単結晶基板を用いた場合を例に挙げる。
素子分離領域13は、STI(Shallow Trench Isolation)法により形成する。具体的には、素子分離領域13は、エッチングにより半導体基板11に溝(図示せず)を形成し、該溝に絶縁膜(例えば、シリコン酸化膜(SiO2膜))で埋め込むことで形成する。このとき、素子分離領域13の上面が、半導体基板11の主面11aに対して略面一となるように、素子分離領域13を形成する。
【0058】
次いで、半導体基板11の主面11aに、図示していないシリコン酸化膜(SIO2膜)を形成する。このシリコン酸化膜(SIO2膜)は、後述する図16Eに示す周辺回路領域に形成されるn型トランジスタ77及びp型トランジスタ78(周辺回路用トランジスタ)のゲート絶縁膜(図示せず)となる膜である。
次いで、図3Eに示すように、周辺回路領域であって、図示していないシリコン酸化膜(SIO2膜)が形成された半導体基板11の主面11a、及び素子分離領域13の上面を覆うシリコン膜57(SIO2膜)を形成する。
【0059】
シリコン膜57は、例えば、CVD(Chemical Vapor Deposition)法により、シリコン膜(例えば、厚さ20nm)を素子分離領域12が形成された半導体基板11の主面11a全体を覆うように形成し、その後、周辺回路領域に対応するシリコン膜上を覆うと共に、メモリセル領域に形成されたシリコン膜の上面を露出するホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、メモリセル領域に形成されたシリコン膜を除去し、周辺回路領域のみにシリコン膜を残存させることで形成する。その後、ホトレジスト(図示せず)は除去する。
【0060】
次いで、図4A〜図4Eに示す工程では、メモリセル領域に形成された半導体基板11の主面11a及び素子分離領域13の上面、及び周辺回路領域に形成されたシリコン膜57の上面に、シリコン窒化膜(SiN膜)よりなるエッチング用マスク58を形成する。
このとき、エッチング用マスク58は、メモリセル領域において、図4Aに示すように、Y方向に延在する帯状形状とされ、かつX方向に等ピッチ間隔で複数配置されたライン状(帯状)に形成する。
また、エッチング用マスク58は、周辺回路領域において、シリコン膜57の上面を覆うように形成する。
【0061】
具体的には、CVD法により、メモリセル領域に形成された半導体基板11の主面11a及び素子分離領域13の上面、及び周辺回路領域に形成されたシリコン膜57の上面を覆うように、シリコン窒化膜を成膜し、次いで、ホトリソグラフィ技術により、シリコン窒化膜上にパターニングされたホトレジスト(図示せず)を形成し、次いで、該ホトレジスト(図示せず)をマスクとする異方性エッチング(具体的には、ドライエッチング)によりシリコン窒化膜をエッチングすることで、メモリセル領域及び周辺回路領域にシリコン窒化膜よりなるエッチング用マスク58を形成する。
【0062】
次いで、図5A〜図5Eに示す工程では、エッチング用マスク58とする異方性エッチング(具体的には、ドライエッチング)により、エッチング用マスク58から露出された活性領域12に対応する半導体基板11、及びエッチング用マスク58から露出された素子分離領域13をエッチングすることで、メモリセル領域に図5Aに示すY方向に延在し、X方向に配置された複数の凹部14,15を形成する。
【0063】
このとき、凹部14は、側面14a,14b及び底面14cを有する内面を備えた溝として形成する。凹部15は、側面15a,15b及び底面15cを有する内面を備えた溝として形成する。凹部14,15は、同様な形状(具体的には、溝の幅や溝の深さが同じ)とされている。
【0064】
また、凹部15は、図5Aに示すX方向に対して隣り合うように配置された2本の凹部14を、X方向から挟み込むように形成する。
また、図5Dに示すように、凹部14は、凹部14の下面14cが素子分離領域12の下端よりも上方に位置するように形成する。なお、図示してはいないが、凹部15も凹部14と同様に、凹部15の下面15cが素子分離領域12の下端よりも上方に位置するように形成する。
【0065】
次いで、図6A〜図6Eに示す工程では、凹部14の側面14a,14b及び底面14c(凹部14の内面)、及び凹部15の側面15a,15b及び底面15c(凹部15の内面)を覆うように、ゲート絶縁膜16を形成する。
ゲート絶縁膜16としては、例えば、単層のシリコン酸化膜(SiO2膜)、シリコン酸化膜を窒化した膜(SiON膜)、積層されたシリコン酸化膜(SiO2膜)、シリコン酸化膜(SiO2膜)上にシリコン窒化膜(SiN膜)を積層させた積層膜等を用いることができる。
ゲート絶縁膜16として単層のシリコン酸化膜(SiO2膜)を用いる場合、ゲート絶縁膜16は、熱酸化法により形成し、ゲート絶縁膜16の厚さは、例えば、6nmとすることができる。
【0066】
次いで、図7A〜図7Eに示す工程では、ゲート絶縁膜16が形成された凹部14の一部を埋め込むと共に、その上端面41aが半導体基板11の主面11aより低い位置にあり、かつ導電膜61よりなるゲート電極41と、ゲート絶縁膜16が形成された凹部15の一部を埋め込むと共に、その上端面17aが半導体基板11の主面11aより低い位置にあり、かつ導電膜61よりなるダミー用ゲート電極17と、を一括形成する。
【0067】
具体的には、例えば、CVD法により、導電膜61として、窒化チタン膜と、タングステン膜とを順次積層された積層膜を形成し、次いで、ドライエッチングにより、導電膜61を全面エッチバックすることで、ゲート電極41及びダミー用ゲート電極17を一括形成する。
このとき、凹部14,15内に形成された導電膜61の上面(ゲート電極41の上端面41a、及びダミー用ゲート電極17の上端面17a)が半導体基板11の主面11aよりも低い位置に配置されるようにエッチバックを行う。
また、このエッチバックにより、図7Cに示すように、図6Cに示す構造体上に成膜された導電膜61は除去され、また、図7Eに示すように、図6Eに示す構造体(周辺回路領域に形成された構造体)上に成膜された導電膜61は除去される。
【0068】
次いで、図8A〜図8Eに示す工程では、凹部14,15内を埋め込むと共に、上面18aが半導体基板11の主面11aに対して略面一とされた絶縁膜18を形成する。
具体的には、図7A〜図7Eに示す構造体上に、CVD法により、凹部14,15内を埋め込むように、シリコン酸化膜(SiO2膜)を成膜し、次いで、シリコン酸化膜(SiO2膜)を全面エッチバックすることで、凹部14,15内に、上面18aが半導体基板11の主面11aに対して略面一とされた絶縁膜18を形成する。
【0069】
その後、図7A〜図7C、及び図7Eに示すエッチング用マスク58(シリコン窒化膜よりなるマスク)を除去することで、図8A〜図8Eに示す構造体が形成される。
具体的には、シリコン窒化膜よりなるエッチング用マスク58は、熱燐酸により選択的に除去する。これにより、図8Eに示すように、周辺回路領域に形成された構造体に設けられたシリコン膜57の上面が露出される。
【0070】
次いで、図9A〜図9Eに示す工程では、選択エピタキシャル成長法により、活性領域12に対応する半導体基板11の主面11a上に、シリコン層21,22を一括形成する。
このとき、シリコン層21は、ダミー用ゲート電極17とゲート電極41との間に位置する活性領域12に対応する半導体基板11の主面11aに形成し、シリコン層22は、ゲート電極41間に位置する活性領域12に対応する半導体基板11の主面11aに形成する。
【0071】
具体的には、活性領域12に対応する半導体基板11の主面11a上に形成されたシリコン酸化膜(SiO2膜)を全て除去した後、チャンバー内の圧力が15Torrで、かつチャンバー内の温度が800℃の水素雰囲気下において、チャンバー内にジクロロシラン(SiH2Cl2)を200ml/min、塩化水素(HCl)を100ml/minの条件で供給することで、活性領域12に対応する半導体基板11の主面11a上に、厚さが40nmとされたシリコン層21,22を一括形成する。
先に説明したように、本実施の形態では、半導体基板11としてp型のシリコン単結晶基板を用いている。このため、メモリセル領域では、p型のシリコン単結晶基板をシード層としてシリコン層21,22がエピタキシャル成長する。したがって、シリコン層21,22は、単結晶シリコン層となる。
【0072】
上記の選択エピタキシャル成長条件では、半導体基板11の主面11aに優先的にシリコン層が成長するが、成長したシリコン層自体が逐次シード層として機能するため横方向へも成長が進行する。これにより、シリコン層21,22の断面形状は、台形状となり、シリコン層21,22の外周部が絶縁膜18の上面18a及び素子分離領域13の上面13aに10〜20nm程度張り出す。
【0073】
また、図9Eに示す周辺回路領域に形成された構造体の最表面には、シリコン層57が形成されているため、上記選択エピタキシャル成長法により、シリコン膜57上には、シリコン膜57の上面を覆うシリコン層62が形成される。
ところで、周辺領域に形成されたシリコン膜57は、素子分離領域13を構成するシリコン酸化膜(SiO2)上、及び半導体基板11の主面11aに形成された図示していないシリコン酸化膜(SiO2)上に形成されているため、非晶質もしくは多結晶状態となっている。
そのため、シリコン膜57をシード層としてエピタキシャル成長するシリコン層62は、非晶質もしくは多結晶状態となる。
【0074】
シリコン層21,22の横方向の成長速度は、縦方向の成長速度と比較して遅いが、選択エピタキシャル成長時の上記条件を変更することで制御可能である。
選択エピタキシャル成長法により、シリコン層21,22を形成する場合、選択エピタキシャル成長の条件としては、塩化水素(HCl)の供給量がジクロロシラン(SiH2Cl2)の供給量の30〜70%、温度が750〜900℃、圧力が5〜100Torrの範囲が好ましい。
【0075】
選択エピタキシャル成長時の塩化水素の供給量が上記範囲よりも少なくなると選択性を維持できなくなるため、任意のシリコン酸化膜上にもシリコン核が成長してしまう不都合がある。また、塩化水素の供給量が上記範囲よりも多くなると、成長ではなく半導体基板11のエッチングが進行してしまう不都合がある。さらに、選択エピタキシャル成長時の温度が上記温度範囲よりも低くなるとシリコン層21,22の成長が困難となり、また、上記温度範囲よりも高くなると成長速度の制御性が低下してしまう。
【0076】
次いで、図9A〜図9Eに示す構造体の上面全面に、n型不純物であるリン(P)をイオン注入し、次いで、リン(P)がイオン注入された図9A〜図9Eに示す構造体を熱処理することで、リン(P)を半導体基板11に拡散させる。
これにより、半導体基板11のうち、シリコン層21と接触する部分(活性領域)にn型の不純物拡散領域43を形成すると共に、半導体基板11のうち、シリコン層22と接触する部分(活性領域)にn型の不純物拡散領域44を形成する。
【0077】
このとき、不純物拡散領域43,44は、ゲート電極41の上端面41aに対して不純物拡散領域43,44の下面が略面一となるような深さに形成する。言い換えれば、不純物拡散領域43,44の深さを、絶縁膜18の厚さの値と同じにする。
これにより、メモリセル領域には、ゲート絶縁膜16、ゲート電極17、及び不純物拡散領域43,44を有したトランジスタ19が形成される。
また、上記方法によりn型の不純物拡散領域43,44を形成することで、シリコン層21,22,62は、n型半導体に変換される。
【0078】
なお、シリコン層21,22,62は、チャンバー内にホスフィン(PH3)等の不純物含有ガスを供給することで、ドープドシリコン層として成長させてもよい。
また、不純物拡散領域43,44は、素子分離領域13を形成する前、或いは素子分離領域13の形成後に、メモリセル領域内のみにイオン注入を行ない、その後、熱処理することで形成してもよい。
【0079】
次いで、図10A〜図10Eに示す工程では、シリコン層21,22,62、絶縁膜18の上面18a、及び素子分離領域13の上面を覆うように、シリコン酸化膜(SiO2膜)よりなり、かつ上面23aが平坦化された第1の層間絶縁膜23を形成する。
【0080】
具体的には、先に説明した図9A〜図9Eに示す構造体の上面側を覆うように、CVD法により、シリコン酸化膜(SiO2膜)を成膜し、次いで、CMP法により、シリコン酸化膜(SiO2膜)を研磨することで、シリコン酸化膜(SiO2膜)の上面を平坦化することで、平坦な上面23aを有した第1の層間絶縁膜23を形成する。
このとき、シリコン層21,22の上面21a,22a上に残存するシリコン酸化膜(SiO2膜)の厚さが20nmとなるように上記研磨を行なう。これにより、絶縁膜18の上面18aには、60nmのシリコン酸化膜(SiO2膜)が残存する。
【0081】
次いで、図11A〜図11Eに示す工程では、図11Aに示すように、第1の層間絶縁膜23に、Y方向に延在し、かつY方向に配置された複数のシリコン層22の一部を露出する溝状開口部46を形成すると共に、図11Eに示すように、周辺回路領域に形成された第1の層間絶縁膜23を除去する。
溝状開口部46は、ビット線形成用の開口部であり、溝状開口部46により、Y方向に配置された複数のシリコン層22の上面22a及び側面22d,22eが露出される。
具体的には、ホトリソグラフィ技術により、第1の層間絶縁膜23の上面23aに、溝状開口部46の形成領域に対応する第1の層間絶縁膜23の上面23a、及び周辺回路領域に形成された第1の層間絶縁膜23の上面23aを露出するホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、第1の層間絶縁膜23に溝状開口部46を形成すると共に、周辺回路領域に形成された第1の層間絶縁膜23を除去する。その後、ホトレジスト(図示せず)を除去する。
【0082】
このように、ビット線26が形成される溝状開口部46を、Y方向に配置された複数のシリコン層22に跨るように形成することで、第1の層間絶縁膜23に各シリコン層22に対してコンタクト孔(ビット線26とシリコン層22とを電気的に接続するコンタクトプラグが形成される微細な孔)を形成する場合(コンタクトプラグを介して、ビット線26とシリコン層22とを電気的に接続する場合)と比較して、容易に溝状開口部46を形成することができる。
【0083】
なお、溝状開口部46を形成後、シリコン層22とビット線26との間の抵抗を低減するために、ホトリソグラフィ技術により、周辺回路領域に形成されたシリコン層62上を覆うホトレジスト(図示せず)を形成し、次いで、シリコン層22にドーズ量5E14程度のn型不純物である砒素(As)を追加でイオン注入し、その後、熱処理により砒素(As)を不純物拡散領域44内に拡散させることで、不純物拡散領域44内に図示していない高濃度不純物拡散領域を形成してもよい。その後、ホトレジスト(図示せず)を除去する。
【0084】
次いで、図12に示す工程では、図11Eに示す構造体上に、後述する図14に示すn型トランジスタ77(周辺回路用トランジスタ)の形成領域に対応するシリコン層62の上面を露出し、かつ図14に示す後述するp型トランジスタ78(周辺回路用トランジスタ)の形成領域に対応するシリコン層62の上面を覆うホトレジスト(図示せず)を形成する。次いで、該ホトレジストをマスクとして、ホトレジストから露出されたシリコン層65にn型不純物であるリン(P)をイオン注入することで、図12に示すように、図11Eに示すシリコン膜57及びシリコン層62を母材とするn型シリコン層65を形成する。その後、ホトレジスト(図示せず)を除去する。
【0085】
次いで、p型トランジスタ78の形成領域に対応するシリコン層62の上面を露出し、かつn型シリコン層65の上面を覆うホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとして、ホトレジストから露出されたシリコン層65にp型不純物であるボロン(B)をイオン注入することで、図12に示すように、図11Eに示すシリコン膜57及びシリコン層62を母材とするp型シリコン層66を形成する。その後、ホトレジスト(図示せず)を除去する。
【0086】
次いで、図13A〜図13Eに示す工程では、先に説明した図11A〜図11D及び図12に示す構造体上に、シリサイド膜24と、導電膜68である窒化チタン膜及びタングステン膜と、キャップ絶縁膜27の母材となるシリコン窒化膜(図示せず)とを順次成膜する。
シリサイド膜24は、溝状開口部46から露出された複数のシリコン層22の上面22a及び側面22d,22eを覆うように選択的に形成する。シリサイド膜24としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
なお、図13A〜図13Eにおいて、シリコン層22の側面22d,22eを図示することは困難なため、これらの図示を省略している。
【0087】
次いで、ホトリソグラフィ技術により、シリコン窒化膜(図示せず)上に、ビット線26の形成領域を覆うホトレジスト(図示せず)を形成する。
次いで、該ホトレジストをマスクとする異方性エッチング(具体的には、ドライエッチング)により、導電膜68である窒化チタン膜及びタングステン膜、及びシリコン窒化膜(図示せず)をパターニングすることで、シリサイド膜24及びシリコン層22を介して、不純物拡散領域44と電気的に接続されるビット線26と、ビット線26上に配置されたキャップ絶縁膜27とを一括形成する。その後、ホトレジスト(図示せず)を除去する。
このように、シリサイド膜24を介して、X方向に延在するビット線26と複数のシリコン層22とを電気的に接続することでコンタクト抵抗を低減できる。
【0088】
次いで、メモリセル領域及び周辺回路領域に形成されたビット線26及びキャップ絶縁膜27を覆うように、シリコン窒化膜(図示せず)と、シリコン酸化膜(図示せず)とを成順次膜し、その後、該シリコン窒化膜(SiN)及びシリコン酸化膜(SiO2)を全面エッチバックすることにより、キャップ絶縁膜27の側面及びビット線26の側面を覆うと共に、シリコン窒化膜(図示せず)及びシリコン酸化膜(SiO2)よりなるサイドウォール膜28を形成する。
【0089】
このように、サイドウォール膜28をシリコン窒化膜(図示せず)と、シリコン酸化膜(図示せず)とを順次積層させて形成することにより、後述する図15A〜15Eに示す工程において、第2の層間絶縁膜31としてSOD法による塗布系絶縁膜(具体的には、シリコン酸化膜)を成膜した際、該シリコン酸化膜の濡れ性が改善されるため、シリコン酸化膜中へのボイドの発生を抑制できる。
【0090】
図13Eに示すように、周辺回路領域では、上記異方性エッチング(ビット線26及びキャップ絶縁膜27を形成するためのドライエッチング)により、図12に示すn型シリコン層65及びp型シリコン層66、導電膜68である窒化チタン膜及びタングステン膜、及びキャップ絶縁膜27の母材となるシリコン窒化膜(図示せず)をパターニングする。
これにより、ビット線26(導電膜68)及びn型シリコン層65よりなるゲート電極71と、ビット線26(導電膜68)及びp型シリコン層66よりなるゲート電極72と、ゲート電極71,72に形成されたキャップ絶縁膜27とが形成される。その後、ゲート電極71,72の側面及びキャップ絶縁膜27の側面を覆うキャップ絶縁膜27を形成する。
【0091】
このように、不純物拡散領域44(ドレイン領域)と接触し、半導体基板11の主面11aから突出する複数のシリコン層22上に、メモリセル領域から周辺回路領域に形成されるn型トランジスタ77及びp型トランジスタ78(図14参照)に亘るように、図13Aに示すX方向に延在し、かつ複数のシリコン層22と電気的に接続されるビット線26を形成することにより、X方向において、ビット線26及びシリコン層22よりなる積層構造(ポリメタル積層構造)とビット線26(メタル構造)とが連続した配線構造となる。これにより、ビット線26を周辺回路領域に形成されるn型トランジスタ77及びp型トランジスタ78のゲート電極71,72の一部として流用することができる。
【0092】
次いで、図14に示す工程では、図13Eに示す構造体上に、ホトリソグラフィ技術により、ゲート電極72の周囲に位置する半導体基板11の主面11aを覆うホトレジスト(図示せず)を形成する。
次いで、ゲート電極71の両側に位置する半導体基板11の主面11a(活性領域12)に、リン(P)及び砒素(As)をイオン注入することで、一対のn型不純物拡散領域74を形成する。その後、ホトレジスト(図示せず)を除去する。
これにより、ゲート電極71、半導体基板11の主面11aに形成された図示していないゲート絶縁膜、及び一対のn型不純物拡散領域74を備えたn型トランジスタ77が形成される。
【0093】
次いで、ホトリソグラフィ技術により、ゲート電極71の周囲に位置する半導体基板11の主面11aを覆うホトレジスト(図示せず)を形成し、次いで、ゲート電極72の両側に位置する半導体基板11の主面11a(活性領域12)に、ボロン(B)をイオン注入することで、一対のp型不純物拡散領域75を形成する。その後、ホトレジスト(図示せず)を除去する。
これにより、ゲート電極72、半導体基板11の主面11aに形成された図示していないゲート絶縁膜、一対のp型不純物拡散領域75を備えたp型トランジスタ78が形成される。
【0094】
次いで、図15A〜図15Eに示す工程では、図13A〜図13Dに示す構造体及び図14に示す構造体の上面側に、キャップ絶縁膜27の上面27aに対して略面一とされた上面31aを有し、かつシリコン酸化膜(SiO2膜)よりなる第2の層間絶縁膜31を形成する。これにより、キャップ絶縁膜27の上面27aは、第2の層間絶縁膜31から露出される。
【0095】
具体的には、図13A〜図13D及び図14に示す構造体の上面側に、キャップ絶縁膜27及びサイドウォール膜28を覆うように、SOG(Spin On Glass)法により塗布系絶縁膜(シリコン酸化膜)を塗布し、次いで、熱処理を行なうことで、該シリコン酸化膜の膜質を緻密にする。
また、上記SOG法によりシリコン酸化膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
【0096】
次いで、CMP法により、キャップ絶縁膜27の上面27aが露出するまで、熱処理されたシリコン酸化膜の研磨を行なう。これにより、図15A〜図15Eに示すように、平坦な上面31aを有した第2の層間絶縁膜31が形成される。
なお、図15A〜図15Eに示す構造体には図示していないが、上記研磨後に、CVD法により、キャップ絶縁膜27の上面27a及び第2の層間絶縁膜31の上面31aを覆うシリコン酸化膜(SiO2膜)を形成してもよい。
【0097】
次いで、図16A〜図16Eに示す工程では、SAC(Self Aligned Contact)法により、図16A〜図16Dに示すように、メモリセル領域に形成された第1及び第2の層間絶縁膜23,31を異方性エッチング(具体的には、ドライエッチング)することで、第1及び第2の層間絶縁膜23,31にシリコン層21の上面21a及び側面21b,21e(シリコン層21の上面及び側面の一部)を露出し、かつ絶縁膜18の上面18aに到達する深さとされたコンタクト孔32を形成すると共に、図16Eに示すように、周辺回路領域に形成された第2の層間絶縁膜31を異方性エッチング(具体的には、ドライエッチング)することで、n型不純物拡散領域74を露出する深さとされたコンタクト孔81,82、及びp型不純物拡散領域75を露出する深さとされたコンタクト孔83,84を形成する。
【0098】
このとき、コンタクト孔81は、一方のn型不純物拡散領域74(ソース領域)を露出するように形成し、コンタクト孔82は、他方のn型不純物拡散領域74(ドレイン領域)を露出するように形成する。また、コンタクト孔83は、一方のp型不純物拡散領域75(ソース領域)を露出するように形成し、コンタクト孔84は、他方のp型不純物拡散領域75(ドレイン領域)を露出するように形成する。
また、上記コンタクト孔32,81〜84を形成する際には、コンタクト孔32の形成領域おいて、シリコン層21の上面21aが露出された時点をエッチングの終点として検知することでコンタクト孔32,81〜84を形成する。
つまり、シリコン酸化膜よりなる絶縁膜18とは異なる材料により構成され、半導体基板11の主面11aから突出するシリコン層21をコンタクト孔32,81〜84を形成する際の終点検知用のパターンとして利用する。
【0099】
ところで、先に説明した図19に示す構造体(DRAM)の場合、ソース領域として機能する不純物拡散領域306上には、本実施の形態で説明したシリコン層21が形成されていない。そのため、シリコン層21が形成されていない図19に示す構成において、コンタクト孔314を形成する場合、ドライエッチングにより不純物拡散領域306が露出された段階でエッチングの終点検知をせざるを得なかった。
【0100】
これにより、エッチングの終点検知後に行なわれるオーバーエッチング(半導体基板11の主面11a内のエッチングばらつきを考慮して、確実に半導体基板11の全面においてコンタクト孔314から不純物拡散領域306を露出させるためのエッチング)により、絶縁膜305が深くエッチングされてしまう。
このため、絶縁膜305の厚さが薄くなり、或いは、ゲート電極303が露出されてしまうため、コンタクトプラグ316とゲート電極303との間でショートが発生してしまう問題があった。
【0101】
一方、本実施の形態の場合、図16B及び図16Cに示すように、コンタクト孔32の形成領域に対応する不純物拡散領域43上に、半導体基板11の主面11aから突出するシリコン層21を形成し、コンタクト孔32,81〜84を形成するドライエッチングにおいて、シリコン層21の上面21aが露出された時点をドライエッチングの終点として検知してエッチングを行なう。このため、コンタクト孔32の深さ方向において、エッチングの終点検知位置と絶縁膜18の上面18aの位置とを離間させることが可能となる。
【0102】
これにより、ドライエッチングの終点検知後に行うオーバーエッチングにより、絶縁膜18がほとんどエッチングされなくなるため、コンタクトプラグ34とゲート電極41との間に十分な厚さ(具体的には、コンタクトプラグ34とゲート電極41とを絶縁させるために十分な厚さ)とされた絶縁膜18を残存させることが可能となる。
よって、コンタクトプラグ34とゲート電極41との間でのショートの発生を抑制することができる。
【0103】
次いで、図17A〜図17Eに示す工程では、コンタクト孔32から露出されたシリコン層21の上面21a及び側面21b,21eを覆うシリサイド膜33を形成する。シリサイド膜33は、コンタクト抵抗低減用の膜である。シリサイド膜33は、シリコン層21にのみに選択的に形成する。シリサイド膜33としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いる。
【0104】
ところで、図19に示す構造体(DRAMのセル)に設けられ、ソース領域として機能する不純物拡散領域306上にシリサイド膜33を形成する場合、シリサイド膜33が不純物拡散領域306を突き破って、接合リークを発生させる場合がある。
一方、本実施の形態では、ソース領域として機能する不純物拡散領域43の上面43aから離間した位置に配置されたシリコン層21の上面21a及び側面21b,21eにシリサイド膜33を形成しているため、接合までの距離を十分に確保することが可能となり、接合リークの発生を抑制できる。
【0105】
次いで、図17B〜図17Eに示す構造体に形成されたコンタクト孔32,81〜84内を埋め込むように、CVD法により、窒化チタン膜(図示せず)と、タングステン膜(図示せず)とを順次積層させる。
次いで、CMP法により、第2の層間絶縁膜31の上面31aに形成された不要な窒化チタン膜及びタングステン膜を研磨除去することで、メモリセル領域に配置され、かつ窒化チタン膜及びタングステン膜よりなるコンタクトプラグ34、及び周辺回路領域に配置され、かつ窒化チタン膜及びタングステン膜よりなるコンタクトプラグ86〜89を一括形成する。
【0106】
このとき、コンタクトプラグ34は、シリサイド膜33を介して、不純物拡散領域43と電気的に接続されように形成する。また、コンタクトプラグ86は、一方のn型不純物拡散領域74と接触するように、コンタクト孔81に形成する。
コンタクトプラグ87は、他方のn型不純物拡散領域74と接触するように、コンタクト孔81に形成する。コンタクトプラグ88は、一方のp型不純物拡散領域75と接触するように、コンタクト孔82に形成する。コンタクトプラグ89は、他方のp型不純物拡散領域75と接触するように、コンタクト孔83に形成する。
また、CMP法により研磨を行なうことで、コンタクトプラグ34,86〜89の上端面は、第2の層間絶縁膜31の上面31aに対して略面一となる。
【0107】
次いで、図18に示す工程では、第2の層間絶縁膜31の上面31aに、コンタクトプラグ34の上面34aの一部と接触する容量コンタクトパッド35を形成する。
具体的には、キャップ絶縁膜27の上面27a、コンタクトプラグ34の上端面34a、及び第2の層間絶縁膜31の上面31aを覆うように、コンタクトプラグ34の母材となる金属膜(図示せず)を成膜する。次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド35の形成領域に対応する面を覆うホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、金属膜よりなる容量コンタクトパッド35を形成する。その後、ホトレジスト(図示せず)を除去する。
【0108】
次いで、キャップ絶縁膜27の上面27a、コンタクトプラグ34の上端面34a、及び第2の層間絶縁膜31の上面31aに、容量コンタクトパッド35を覆うシリコン窒化膜36を形成する。
次いで、シリコン窒化膜36上に、図示していない厚さの厚いシリコン酸化膜(SiO2膜)を成膜する。該シリコン酸化膜(SiO2膜)の厚さは、例えば、厚さ1500nmとすることができる。
【0109】
次いで、ホトリソグラフィ技術により、シリコン酸化膜(SiO2膜)上にパターニングされたホトレジスト(図示せず)を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド35と対向するシリコン酸化膜(図示せず)及びシリコン窒化膜36をエッチングすることで、容量コンタクトパッド35を露出売るシリンダーホール(図示せず)を形成する。その後、ホトレジスト(図示せず)を除去する。
【0110】
次いで、シリンダーホール(図示せず)の内面、及び容量コンタクトパッド35の上面に、導電膜(例えば、窒化チタン膜)を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極51を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜(図示せず)を除去する。次いで、シリコン窒化膜35の上面を露出させる。次いで、シリコン窒化膜36の上面、及び下部電極51を覆う容量絶縁膜52を形成する。
【0111】
次いで、容量絶縁膜52の表面を覆うように、上部電極53を形成する。このとき、上部電極53は、上部電極53の上面53aの位置が容量絶縁膜52よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド35上に、下部電極51、容量絶縁膜52、及び上部電極53よりなるキャパシタ37が形成される。
その後、上部電極53の上面53aに、図示していない層間絶縁膜、ビア、配線等を形成することで、本実施の形態の半導体装置10が製造される。
【0112】
本実施の形態の半導体装置の製造方法によれば、コンタクト孔32の形成領域に対応する不純物拡散領域43上に、半導体基板11の主面11aから突出するシリコン層21を形成し、コンタクト孔32,81〜84を形成する際のドライエッチングによりシリコン層21の上面21aが露出された時点をドライエッチングの終点として検知することで、コンタクト孔32,81〜84の深さ方向においてドライエッチングの終点検知位置と絶縁膜18の上面18aの位置とを離間させることが可能となる。
【0113】
これにより、ドライエッチングの終点検知後に行うオーバーエッチングにより、絶縁膜18がほとんどエッチングされなくなるため、コンタクトプラグ34とゲート電極41との間に十分な厚さとされた絶縁膜18を残存させることが可能となる。
よって、コンタクトプラグ34とゲート電極41との間でのショートの発生を抑制できる。
【0114】
また、ソース領域として機能する不純物拡散領域43の上面43aから離間した位置に配置されたシリコン層21の上面21a及び側面21b,21eにシリサイド膜33を形成しているため、接合までの距離を十分に確保することが可能となり、接合リークの発生を抑制することができる。
【0115】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【0116】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【0117】
10…半導体装置、11…半導体基板、11a…主面、12…活性領域、13…素子分離領域、13a,18a,23a,27a,31a,43a,44a,53a…上面、14,15…凹部、14a,14b,15a,15b,21b,21c,21d,21e,22b,22c,22d,22e…側面、14c,15c,32a…底面、16…ゲート絶縁膜、17…ダミー用ゲート電極、17a,34a,41a…上端面、18…絶縁膜、19…トランジスタ、21,22,62…シリコン層、23…第1の層間絶縁膜、24,33…シリサイド膜、26…ビット線、27…キャップ絶縁膜、28…サイドウォール膜、31…第2の層間絶縁膜、32,81〜84…コンタクト孔、34,86〜89…コンタクトプラグ、34b…下端、35…容量コンタクトパッド、36…シリコン窒化膜、37…キャパシタ、41,71,72…ゲート電極、43,44…不純物拡散領域、46…溝状開口部、51…下部電極、52…容量絶縁膜、53…上部電極、57…シリコン膜、58…エッチング用マスク、61,68…導電膜、65…n型シリコン層、66…p型シリコン層、74…n型不純物拡散領域、75…p型不純物拡散領域、77…n型トランジスタ、78…p型トランジスタ
【特許請求の範囲】
【請求項1】
半導体基板の主面が部分的にエッチングされて形成され、内面によって区画された凹部と、
前記凹部の内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に形成され、前記凹部の一部を埋め込むと共に、その上端面が前記半導体基板の主面より低い位置にあるゲート電極と、
前記ゲート電極の上面を覆うように、前記凹部内に埋め込まれた絶縁膜と、
前記凹部の一方の側面側に位置する前記半導体基板の主面に形成された不純物拡散領域と、
前記不純物拡散領域の上面を覆うシリコン層と、
前記半導体基板の主面に形成された層間絶縁膜と、
前記層間絶縁膜の上層に配置される導体と接続されるように前記層間絶縁膜に内設され、少なくとも前記シリコン層の上面と接触し、かつ下端が前記シリコン層の上面と前記絶縁膜の上面との間に配置されたコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項2】
前記コンタクトプラグは、前記シリコン層の側面と接触すると共に、前記絶縁膜の上面に到達することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記シリコン層の上面及び側面にシリサイド膜を設け、
前記シリサイド膜を介して、前記不純物拡散領域と前記コンタクトプラグとを電気的に接続したことを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記半導体基板は、シリコンを構成材料として含んでおり、
前記シリコン層は、エピタキシャル成長法により形成されたことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。
【請求項5】
前記絶縁膜の上面は、前記半導体基板の主面に対して略面一であることを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。
【請求項6】
前記シリコン層は、前記不純物拡散領域の上面からはみ出すように設けることを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置。
【請求項7】
前記シリコン層は、前記半導体基板の主面から前記シリコン層の上面に向かうにつれて幅が狭くなる形状であることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。
【請求項8】
前記導体は、容量コンタクトパッドであることを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。
【請求項9】
前記導体上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを設け、
前記導体に前記下部電極を接続したことを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置。
【請求項10】
前記凹部は、第1の方向に延在する溝であり、
前記ゲート電極は、前記第1の方向に延在することを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。
【請求項11】
前記半導体基板の主面が上面となるように、前記凹部の他方の側面側に位置する前記半導体基板に形成された他の不純物拡散領域と、
前記他の不純物拡散領域の上面を覆うように形成され、前記半導体基板の主面から突出する他のシリコン層と、
周辺回路領域に設けられた周辺回路用トランジスタと、
前記他のシリコン層上に配置されると共に、前記他のシリコン層と電気的に接続され、前記第1の方向に対して交差する第2の方向に延在し、かつメモリセル領域から周辺回路用トランジスタまで亘るように形成されたビット線と、を設け、
前記周辺回路領域に配置された前記ビット線の一部を、前記周辺回路用トランジスタのゲート電極として用いることを特徴とする請求項10記載の半導体装置。
【請求項12】
前記他のシリコン層の上面及び側面にシリサイド膜を設け、該シリサイド膜を介して、前記他の不純物拡散領域と前記ビット線とを電気的に接続したことを特徴とする請求項11記載の半導体装置。
【請求項13】
シリコンを構成材料として含む半導体基板の主面を部分的にエッチングして、内面によって区画された凹部を形成する工程と、
前記凹部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面であって、前記凹部内の前記半導体基板の主面より低い位置にゲート電極を形成する工程と、
前記ゲート電極が形成された前記凹部内を埋め込む絶縁膜を形成する工程と
選択エピタキシャル成長法により、活性領域に対応する前記半導体基板の主面上にシリコン層を形成する工程と、
前記シリコン層の下方に位置する前記半導体基板の活性領域に、不純物拡散領域を形成する工程と、
前記半導体基板の主面上に、前記シリコン層を覆う層間絶縁膜を形成する工程と、
前記シリコン層の上面が露出された時点をエッチングの終点として検知する異方性エッチングにより、前記層間絶縁膜をエッチングすることで、少なくとも前記シリコン層の上面を露出するコンタクト孔を形成する工程と、
前記コンタクト孔内を充填するように、前記層間絶縁膜の上層に形成される導体と電気的に接続されるコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項14】
前記コンタクト孔を形成する工程では、前記絶縁膜の上面を露出するように、前記コンタクト孔を形成することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項15】
前記シリコン層は、塩化水素(HCl)の供給量がジクロロシラン(SiH2Cl2)の供給量の30〜70%、水素雰囲気の温度が750〜900℃、前記水素雰囲気の圧力が5〜100Torrの条件により形成することを特徴とする請求項13または14記載の半導体装置の製造方法。
【請求項16】
前記コンタクトプラグを形成する前に、前記コンタクト孔から露出された前記シリコン層の上面及び側面にシリサイド膜を形成する工程を含むことを特徴とする請求項13ないし15のうち、いずれか1項記載の半導体装置の製造方法。
【請求項17】
前記凹部として、第1の方向に延在する溝を形成することを特徴とする請求項13ないし16のうち、いずれか1項記載の半導体装置の製造方法。
【請求項18】
前記シリコン層を形成する際に、前記凹部の他方の側面側で、かつ活性領域に対応する前記半導体基板の主面に他のシリコン層を前記シリコン層と共に一括形成し、
前記他のシリコン層の下層に位置する前記半導体基板に他の不純物拡散領域を形成する工程と、
メモリセル領域から周辺回路領域まで亘るように、前記第1の方向に対して交差する第2の方向に延在し、かつ前記他のシリコン層の上面と電気的に接続されるビット線を形成する工程と、
を有することを特徴とする請求項17項記載の半導体装置の製造方法。
【請求項19】
前記導体上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを形成する工程を有することを特徴とする請求項13ないし18のうち、いずれか1項記載の半導体装置の製造方法。
【請求項20】
前記導体として容量コンタクトパッドを形成する工程を有することを特徴とする請求項13ないし19のうち、いずれか1項記載の半導体装置の製造方法。
【請求項1】
半導体基板の主面が部分的にエッチングされて形成され、内面によって区画された凹部と、
前記凹部の内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に形成され、前記凹部の一部を埋め込むと共に、その上端面が前記半導体基板の主面より低い位置にあるゲート電極と、
前記ゲート電極の上面を覆うように、前記凹部内に埋め込まれた絶縁膜と、
前記凹部の一方の側面側に位置する前記半導体基板の主面に形成された不純物拡散領域と、
前記不純物拡散領域の上面を覆うシリコン層と、
前記半導体基板の主面に形成された層間絶縁膜と、
前記層間絶縁膜の上層に配置される導体と接続されるように前記層間絶縁膜に内設され、少なくとも前記シリコン層の上面と接触し、かつ下端が前記シリコン層の上面と前記絶縁膜の上面との間に配置されたコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項2】
前記コンタクトプラグは、前記シリコン層の側面と接触すると共に、前記絶縁膜の上面に到達することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記シリコン層の上面及び側面にシリサイド膜を設け、
前記シリサイド膜を介して、前記不純物拡散領域と前記コンタクトプラグとを電気的に接続したことを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記半導体基板は、シリコンを構成材料として含んでおり、
前記シリコン層は、エピタキシャル成長法により形成されたことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。
【請求項5】
前記絶縁膜の上面は、前記半導体基板の主面に対して略面一であることを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。
【請求項6】
前記シリコン層は、前記不純物拡散領域の上面からはみ出すように設けることを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置。
【請求項7】
前記シリコン層は、前記半導体基板の主面から前記シリコン層の上面に向かうにつれて幅が狭くなる形状であることを特徴とする請求項1ないし6のうち、いずれか1項記載の半導体装置。
【請求項8】
前記導体は、容量コンタクトパッドであることを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。
【請求項9】
前記導体上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを設け、
前記導体に前記下部電極を接続したことを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置。
【請求項10】
前記凹部は、第1の方向に延在する溝であり、
前記ゲート電極は、前記第1の方向に延在することを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。
【請求項11】
前記半導体基板の主面が上面となるように、前記凹部の他方の側面側に位置する前記半導体基板に形成された他の不純物拡散領域と、
前記他の不純物拡散領域の上面を覆うように形成され、前記半導体基板の主面から突出する他のシリコン層と、
周辺回路領域に設けられた周辺回路用トランジスタと、
前記他のシリコン層上に配置されると共に、前記他のシリコン層と電気的に接続され、前記第1の方向に対して交差する第2の方向に延在し、かつメモリセル領域から周辺回路用トランジスタまで亘るように形成されたビット線と、を設け、
前記周辺回路領域に配置された前記ビット線の一部を、前記周辺回路用トランジスタのゲート電極として用いることを特徴とする請求項10記載の半導体装置。
【請求項12】
前記他のシリコン層の上面及び側面にシリサイド膜を設け、該シリサイド膜を介して、前記他の不純物拡散領域と前記ビット線とを電気的に接続したことを特徴とする請求項11記載の半導体装置。
【請求項13】
シリコンを構成材料として含む半導体基板の主面を部分的にエッチングして、内面によって区画された凹部を形成する工程と、
前記凹部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面であって、前記凹部内の前記半導体基板の主面より低い位置にゲート電極を形成する工程と、
前記ゲート電極が形成された前記凹部内を埋め込む絶縁膜を形成する工程と
選択エピタキシャル成長法により、活性領域に対応する前記半導体基板の主面上にシリコン層を形成する工程と、
前記シリコン層の下方に位置する前記半導体基板の活性領域に、不純物拡散領域を形成する工程と、
前記半導体基板の主面上に、前記シリコン層を覆う層間絶縁膜を形成する工程と、
前記シリコン層の上面が露出された時点をエッチングの終点として検知する異方性エッチングにより、前記層間絶縁膜をエッチングすることで、少なくとも前記シリコン層の上面を露出するコンタクト孔を形成する工程と、
前記コンタクト孔内を充填するように、前記層間絶縁膜の上層に形成される導体と電気的に接続されるコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項14】
前記コンタクト孔を形成する工程では、前記絶縁膜の上面を露出するように、前記コンタクト孔を形成することを特徴とする請求項13記載の半導体装置の製造方法。
【請求項15】
前記シリコン層は、塩化水素(HCl)の供給量がジクロロシラン(SiH2Cl2)の供給量の30〜70%、水素雰囲気の温度が750〜900℃、前記水素雰囲気の圧力が5〜100Torrの条件により形成することを特徴とする請求項13または14記載の半導体装置の製造方法。
【請求項16】
前記コンタクトプラグを形成する前に、前記コンタクト孔から露出された前記シリコン層の上面及び側面にシリサイド膜を形成する工程を含むことを特徴とする請求項13ないし15のうち、いずれか1項記載の半導体装置の製造方法。
【請求項17】
前記凹部として、第1の方向に延在する溝を形成することを特徴とする請求項13ないし16のうち、いずれか1項記載の半導体装置の製造方法。
【請求項18】
前記シリコン層を形成する際に、前記凹部の他方の側面側で、かつ活性領域に対応する前記半導体基板の主面に他のシリコン層を前記シリコン層と共に一括形成し、
前記他のシリコン層の下層に位置する前記半導体基板に他の不純物拡散領域を形成する工程と、
メモリセル領域から周辺回路領域まで亘るように、前記第1の方向に対して交差する第2の方向に延在し、かつ前記他のシリコン層の上面と電気的に接続されるビット線を形成する工程と、
を有することを特徴とする請求項17項記載の半導体装置の製造方法。
【請求項19】
前記導体上に、下部電極、容量絶縁膜、及び上部電極よりなるキャパシタを形成する工程を有することを特徴とする請求項13ないし18のうち、いずれか1項記載の半導体装置の製造方法。
【請求項20】
前記導体として容量コンタクトパッドを形成する工程を有することを特徴とする請求項13ないし19のうち、いずれか1項記載の半導体装置の製造方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図17A】
【図17B】
【図17C】
【図17D】
【図17E】
【図18】
【図19】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図17A】
【図17B】
【図17C】
【図17D】
【図17E】
【図18】
【図19】
【公開番号】特開2012−19035(P2012−19035A)
【公開日】平成24年1月26日(2012.1.26)
【国際特許分類】
【出願番号】特願2010−155013(P2010−155013)
【出願日】平成22年7月7日(2010.7.7)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年1月26日(2012.1.26)
【国際特許分類】
【出願日】平成22年7月7日(2010.7.7)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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