半導体デバイス及びその製造方法
【課題】ゲート電極と上部導電層とのショートを防止した安定動作可能な縦型ＭＯＳトランジスタを有する半導体デバイスを提供する。
【解決手段】縦型ＭＯＳトランジスタを構成する半導体ピラー５Ａは、第１の幅を有する上部５Ａａと第２の幅を有する下部５Ａｂを有し、上部５Ａａ側面は第２の絶縁膜６ａと第３の絶縁膜６ｂで覆われ、下部５Ａｂは側面から第２の絶縁膜６ａまでゲート絶縁膜である第１の絶縁膜１１Ａで覆われており、ゲート電極１３Ａが第２及び第３の絶縁膜６により上部導電層１８と絶縁されている。
【解決手段】縦型ＭＯＳトランジスタを構成する半導体ピラー５Ａは、第１の幅を有する上部５Ａａと第２の幅を有する下部５Ａｂを有し、上部５Ａａ側面は第２の絶縁膜６ａと第３の絶縁膜６ｂで覆われ、下部５Ａｂは側面から第２の絶縁膜６ａまでゲート絶縁膜である第１の絶縁膜１１Ａで覆われており、ゲート電極１３Ａが第２及び第３の絶縁膜６により上部導電層１８と絶縁されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイス及びその製造方法に関し、詳しくは、縦型トランジスタを有する半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor)では、高密度化とともに、その構成要素であるゲート、ソース及びドレインを平面的にレイアウトすることが困難となりつつあり、最小配線ピッチが９０ｎｍ以下のＤＲＡＭ（Dynamic Random Access Memory）等では、立体的なレイアウトが必要となっている。ここで、立体的なレイアウトとは、半導体基板の法線方向に形成した半導体の柱（以降、半導体ピラーと称するが、半導体がシリコンである場合はシリコンピラーと表記する。）における上方と下方にソース／ドレイン（Ｓ／Ｄ）を設けて、さらにシリコンピラーの表面には、ゲート絶縁膜並びにゲート電極（ワード線）を配置して、各構成要素を半導体基板の法線方向に積み重ねた構造（以降、縦型ＭＯＳトランジスタと称する）としたものである。
【０００３】
例えば、特許文献１（特開２００８−２８８３９１号公報）では、公報の図１（ａ）に示す構造の縦型ＭＯＳトランジスタを有する半導体装置が開示されている。同図に示されるように、第１のシリコンピラー（１５Ａ）の上方と下方に第２の拡散層（２６）と第１の拡散層（１８）を配置し、第１のシリコンピラー（１５Ａ）の側面部に第１のゲート絶縁膜（１９Ａ）と第１のゲート電極（２０Ａ）を積層配置した縦型ＭＯＳトランジスタである。このトランジスタでは、第１の拡散層（１８）と配線層（３０）を第１のコンタクトプラグ（２９ａ）で接続しており、第２の拡散層（２６）と配線層（３０）を第２のコンタクトプラグ（２９ｂ）で接続している。従って、第３のコンタクトプラグ（２９ｃ）に接続されている配線層（３０）から供給された電荷が、第２のゲート電極（２０Ｂ）を介して第１のゲート電極（２０Ａ）に到達することで、第１のシリコンピラー（１５Ａ）に形成されているトランジスタが動作して、コンタクトプラブ（２９ａ）と（２９ｂ）に接続されている配線層３０同士が導通状態となる。なお、括弧内の符号は、特許文献１の図面における符号であり、以下も同様である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような縦型ＭＯＳトランジスタを安定して動作させるには、電荷の導通部を絶縁膜で完全に覆って電荷をリークさせないことが必須となっており、そのような製造方法が求められている。
【０００６】
特許文献１の縦型ＭＯＳトランジスタにおける第１のゲート電極（２０Ａ）と第２の拡散層（２６）は、シリコン酸化膜であるマスク絶縁膜（１４ａ）とシリコン窒化膜であるサイドウォール絶縁膜（２５）で絶縁されている。しかしながら、ゲート絶縁膜（１９Ａ）を形成する前処理で、基板面の不要な酸化膜を除去するウェットエッチングを行うと、マスク絶縁膜（１４ａ）の一部も除去されて、そこに空洞（スペース）が生じることになる。さらに詳細に述べると、特許文献１の図６に示されているサイドウォール絶縁膜（１６）は、活性領域（１３）を熱酸化して保護してから、第１及び第２のシリコンピラー（１５Ａ）、（１５Ｂ）の側面に形成されている。従って、サイドウォール絶縁膜（１６）と第１のシリコンピラー（１５Ａ）の間には、図示されていないシリコン酸化膜が介在しており、そのシリコン酸化膜は保護絶縁膜であるシリコン酸化膜（１４ａ）と接している。この状態から、ゲート絶縁膜（１９Ａ）を形成するために第１のシリコンピラー（１５Ａ）の側面を露出させるには、特許文献１の図９に示されているように、ウェットエッチングによって、サイドウォール絶縁膜（１６）とその下地となったシリコン酸化膜を除去せねばならず、そのときにシリコン酸化膜（１４ａ）の側面部の一部も除去されてしまうので、そこに空洞が生じることになる。
【０００７】
この空洞の発生について、図２５を参照して説明する。図２５は、本発明の課題を説明する工程断面図であり、特許文献１における第１のシリコンピラー（１５Ａ）の一部を拡大して示しており、特許文献１の符号にそれぞれ１００を足して説明する。まず、図２５（ａ）では、特許文献１の図６と同様に、第１のシリコンピラー１１５Ａ上にはマスク絶縁膜であるシリコン酸化膜１１４ａとシリコン窒化膜１１４ｂが積層されており、側面にはサイドウォール絶縁膜として図示されていなかったシリコン酸化膜１１６ａとシリコン窒化膜１１６ｂが形成されている。
【０００８】
次に、特許文献１の図９と同様に、サイドウォール絶縁膜（１６）を除去して第１のシリコンピラー１１５Ａの側面を露出させるには、図２５（ｂ）に示すように、シリコン窒化膜１１６ｂとシリコン酸化膜１１６ａを除去する。トランジスタを高速化したり低消費電力化するには、ゲート絶縁膜をごく薄く形成するため、シリコン酸化膜１１６ａは残留しないように確実に除去する必要がある。そのため、シリコン酸化膜１１４ａの側面の一部が除去され、空洞ＣＶが形成される。
【０００９】
次に、図２５（ｃ）に示すように、ごく薄いゲート絶縁膜１１９Ａを形成しても空洞ＣＶは残留する。この後、第１のゲート電極１２０Ａを形成するが、第１のゲート電極１２０Ａは、空洞ＣＶにも埋め込まれてしまう（図２５（ｄ）参照）。その後、第１のシリコンピラー１１５Ａ上のシリコン窒化膜１１４ｂを除去し、サイドウォール１２５を形成し、開口内に露出するシリコン酸化膜１１４ａを除去してスルーホール１２３を形成した際に、空洞ＣＶ内の第１のゲート電極１２０Ａがスルーホール１２３内に露出する場合がある（図２５（ｅ）参照）。その結果、スルーホール１２３の内部に形成する第２の拡散層１２６と第１のゲート電極１２０Ａが短絡（ショート）してしまう場合がある（図２５（ｆ）の破線部参照）。
【００１０】
本発明では、前処理時におけるマスク絶縁膜１１４ａの除去を回避してショートの発生を防ぐことにより、縦型ＭＯＳトランジスタの動作を安定させることができる半導体デバイスを提供する。
【課題を解決するための手段】
【００１１】
本発明の一実施形態によれば、
半導体基板の法線方向の上部と下部に導電層を有する縦型ＭＯＳトランジスタを有する半導体デバイスであって、
前記縦型ＭＯＳトランジスタは、
半導体基板上面に第１の幅を有する上部と、前記第１の幅より大きい第２の幅を有する下部を有する第１の段差の形成された半導体ピラーと、
前記下部半導体ピラーの側面と前記第１の段差の少なくとも一部の上面に設けられた第１の絶縁膜と、
前記上部半導体ピラーの少なくとも一部の側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜上から前記半導体ピラーの上面より上方に延在する第３の絶縁膜とを備えており、
前記半導体ピラーの側面は、前記第１及び前記第２の絶縁膜によって連続的に覆われている半導体デバイスが提供される。
【発明の効果】
【００１２】
本発明の一実施形態によれば、縦型ＭＯＳトランジスタにおける上部導電層とゲート電極とのショートの発生を防ぐことにより、縦型ＭＯＳトランジスタの動作が安定した半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態による半導体デバイス５０の構造を示す図であり、（ａ）は略断面図、（ｂ）は（ａ）のＸＸ部における略透視平面図である。
【図２】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図３】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図４】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図５】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図６】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図７】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図８】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図９】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１０】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１１】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１２】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｃ）及び（ｄ）は（ａ）の破線部の拡大図であり、エッチング時間の違いによる態様を示している。
【図１３】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１４】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｃ）及び（ｄ）は（ａ）の破線部の拡大図であり、それぞれ図１２の（ｃ）、（ｄ）に対応している。
【図１５】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図１６】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１７】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１８】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１９】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２０】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２１】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２２】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２３】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は（ａ）のＹＹ部における略透視平面図である。
【図２４】本発明の好ましい別の実施形態による半導体デバイス６０の構造を示す略断面図である。
【図２５】本発明の課題を説明する略工程断面図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体デバイス５０の構造を示す図であり、（ａ）は略断面図、（ｂ）は（ａ）のＸＸ部における略透視平面図である。
【００１５】
図１（ａ）及び（ｂ）に示すように、本実施形態による半導体デバイス５０は、２つの半導体ピラー（以降、シリコンピラーと表記）が隣接して位置しており、一方のシリコンピラー５Ａには縦型ＭＯＳトランジスタが設けられ、他方のシリコンピラー５Ｂは縦型ＭＯＳトランジスタのゲート電極へ給電するために設けられたダミーピラーとなっている。
【００１６】
シリコンピラー５Ａに設けられた縦型ＭＯＳトランジスタは、半導体基板１（以降、シリコン基板１と表記）に設けられたＳＴＩ（Shallow Trench Isolation）２に囲まれた活性領域３内に位置しており、シリコンピラー５Ａの側面部に設けられたゲート絶縁膜１１Ａと、ゲート絶縁膜１１Ａを覆うゲート電極１３Ａと、シリコンピラー５Ａの下部周辺に設けられた導電層である第１の拡散層９（「下部導電層」と呼ぶこともある）と、シリコンピラー５Ａの上面に設けられた導電層である第２の拡散層１８（「上部導電層」と呼ぶこともある）で構成される。同様に活性領域３内に設けられたダミーピラーであるシリコンピラー５Ｂも、ゲート絶縁膜１１Ｂとゲート電極１３Ｂと第１の拡散層９を備えるとともに、第２の拡散層１８に代えて保護絶縁膜４ａとキャップ絶縁膜４ｂも備えている。本明細書においては、ゲート絶縁膜１１Ａとゲート絶縁膜１１Ｂを合わせて「ゲート絶縁膜１１」あるいは「第１の絶縁膜１１」、ゲート電極１３Ａとゲート電極１３Ｂを合わせて「ゲート電極１３」あるいは「導電膜１３」と呼ぶことがある。第１の拡散層９は、シリコンピラー５Ａ、５Ｂの真下の領域ではなく、シリコンピラーが設けられていないシリコン基板１の平坦領域に位置している。
【００１７】
第１の拡散層９は、第１のコンタクトプラグ２１ａを介して配線層２２に接続されている。第２の拡散層１８は、第２のコンタクトプラグ２１ｂを介して配線層２２に接続されている。ゲート電極１３Ｂは、第３のコンタクトプラグ（ゲートコンタクトとも表記する）２１ｃを介して配線層２２に接続されている。
【００１８】
シリコンピラー５Ａは、シリコン基板１の主面に対してほぼ垂直に設けられており、半導体基板１の上面に第２の幅を有する下部シリコンピラー５Ａｂと、下部シリコンピラー５Ａｂの上に位置し、第２の幅より小さい第１の幅を有する上部シリコンピラー５Ａａから構成されている。ここで、上部シリコンピラー５Ａａと下部シリコンピラー５Ａｂを合わせて単に「シリコンピラー５Ａ」と呼ぶことがある。下部シリコンピラー５Ａｂの第２の幅よりも、上部シリコンピラー５Ａａの第１の幅が小さい、すなわち、第２の幅が第１の幅より大きいので、半導体デバイス５０は下部シリコンピラー５Ａｂの上面と上部シリコンピラー５Ａａの側面で構成された段差を有しており、その段差を「第１の段差」と称する。
【００１９】
シリコンピラー（ダミーピラー）５Ｂもシリコンピラー５Ａと同様に、半導体基板１の上面に第４の幅を有する下部シリコンピラー５Ｂｂと、下部シリコンピラー５Ｂｂの上に位置し、第４の幅より小さい第３の幅を有する上部シリコンピラー５Ｂａから構成されている。上部シリコンピラー５Ｂａと下部シリコンピラー５Ｂｂを合わせて単に「シリコンピラー５Ｂ」と呼ぶことがある。なお、シリコンピラー５Ａ、５Ｂにおける第１の幅と第３の幅、第２の幅と第４の幅のそれぞれ組みは、同一であっても異なっていてもよいが、シリコンピラー５Ｂにおける第３の幅及び第４の幅が、それぞれシリコンピラー５Ａにおける第１の幅及び第２の幅より大きいことが好ましい。また、シリコンピラー５Ａ、５Ｂのそれぞれ下部では、下部シリコンピラー５Ａｂの側面に設けられたゲート電極１３Ａと、下部シリコンピラー５Ｂｂの側面に設けられたゲート電極１３Ｂとが接触するように近接配置される。
【００２０】
本実施形態に係る半導体デバイス５０では、シリコンピラー５Ｂの平面方向の大きさは、シリコンピラー５Ａよりも大きく設定されていることが好ましい。特に限定されるものではないが、下部シリコンピラー５Ａｂの平面寸法は７０×７０ｎｍ程度、下部シリコンピラー５Ｂｂの平面寸法は１００×７０ｎｍ程度に設定することができる。これによれば、第２のコンタクトプラグ２１ｂとゲートコンタクト２１ｃとの距離を離すことができることから、配線層２２の形成マージンを拡大することができる。また、上部シリコンピラー５Ｂａ側のゲート電極１３Ｂの平面領域が広がることから、ゲート電極１３Ｂとゲートコンタクト２１ｃとの接続を確実にすることができる。各シリコンピラーの高さは、要求されるトランジスタの特性に応じて設定すればよい。例えば、シリコンピラー５Ａの平面寸法が７０×７０ｎｍであれば、シリコンピラーの高さを約１５０ｎｍ程度に設定すればよい。
【００２１】
ゲート電極１３Ａは、下部シリコンピラー５Ａｂの側面と少なくとも一部の上面に設けられたゲート絶縁膜１１Ａと、上部シリコンピラー５Ａａから第２の拡散層１８までの側面部に設けられたサイドウォールマスク６の一部を覆うように設けられている。サイドウォールマスク６は、第２の絶縁膜である保護絶縁膜６ａと第３の絶縁膜であるキャップ絶縁膜６ｂで構成される積層構造となっている。ここで、上部シリコンピラー５Ａａの少なくとも一部の側面に設けられた保護絶縁膜６ａは、第２の拡散層１８の底部も覆っている。キャップ絶縁膜６ｂの下部は、ゲート電極１３Ａとゲート絶縁膜１１Ａを介して下部シリコンピラー５Ａｂと接している。キャップ絶縁膜６ｂの上部は、第２の拡散層１８の底部から側面の一部を覆っている。
【００２２】
一方、ゲート電極１３Ｂは、下部シリコンピラー５Ｂｂの側面に位置したゲート絶縁膜１１Ｂと、上部シリコンピラー５Ｂａからキャップ絶縁膜４ｂ（第５の絶縁膜４ｂ）までの側面部に位置したサイドウォールマスク６を覆うように設けられている。ここでも、上部シリコンピラー５Ｂａでは、サイドウォールマスク６を構成する保護絶縁膜６ａとキャップ絶縁膜６ｂは積層構造となっており、さらに保護絶縁膜６ａは保護絶縁膜４ａ（第４の絶縁膜４ａ）の側面を覆うように設けられているので、キャップ絶縁膜６ｂと上部シリコンピラー５Ｂａとの接触状態は、シリコンピラー５Ａの場合と同様である。ここで、ゲート絶縁膜１１Ｂは、ゲート絶縁膜１１Ａと同時に形成されるダミーの絶縁膜であって、絶縁膜としては機能するが、トランジスタのゲート絶縁膜として機能するものではない。
【００２３】
保護絶縁膜４ａは、上部シリコンピラー５Ａａ、５Ｂａを形成する際のマスクの一部であり、シリコン酸化膜によって構成される。保護絶縁膜６ａ（第２の絶縁膜６ａ）はゲート絶縁膜１１（第１の絶縁膜１１）よりも厚くなるように設けられており、第１の絶縁膜と第２の絶縁膜の接触部で構成される段差を「第２の段差」と称する。ゲート電極１３Ａとゲート電極１３Ｂは、いずれも第２の段差を充填するように設けられている。なお、図面では説明のため、保護絶縁膜４ａと６ａ、キャップ絶縁膜４ｂと６ｂ、さらにはキャップ絶縁膜６ｂとＳＴＩ２とをそれぞれ区別しているが、実際の装置ではこれら組み合わせはそれぞれ同材料で形成されていることから一体化している。
【００２４】
上部シリコンピラー５Ｂａの上方にはキャップ絶縁膜４ｂが設けられている。キャップ絶縁膜４ｂは、上部シリコンピラー５Ａａ、５Ｂａの形成に用いたハードマスクの一部であるが、その後の工程で除去せず、そのまま絶縁膜として利用している。ハードマスクは上部シリコンピラー５Ａａの上方にも存在していたが、第２の拡散層１８を形成する際に除去されている。
【００２５】
ゲート電極１３Ａ、１３Ｂは、対応するゲート絶縁膜１１Ａ、１１Ｂの外周に位置しており、さらに第２の段差を充填している。特に、ゲート電極１３Ｂは、キャップ絶縁膜６ｂを介して、キャップ絶縁膜４ｂの周縁部を覆うリング状の上部領域を有しており、ゲートコンタクト２１ｃはこの上部領域に接続されている。より詳細には、ゲートコンタクト２１ｃは、シリコンピラー５Ｂの上方に残存するキャップ絶縁膜４ｂ及び６ｂとゲート電極１３Ｂとの界面部分に接続されている。
【００２６】
第１の拡散層９は、活性領域３の底部、すなわち、層間絶縁膜１４によって埋め込まれた下部シリコンピラー５Ａｂ、５Ｂｂの下部周辺におけるシリコン酸化膜で構成された絶縁膜８の下方に設けられている。第２の拡散層１８は、上部シリコンピラー５Ａａの上面に設けられている。第１及び第２の拡散層９、１８は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。
【００２７】
第２の拡散層１８は、上部シリコンピラー５Ａａの上部に位置したＬＤＤ（Lightly Doped Drain）領域１７に接続されている。第２の拡散層１８の外壁面には、ゲート電極１３Ａとの間を絶縁する筒状のサイドウォールマスク６が位置しており、第２の拡散層１８とゲート電極１３Ａとの間の絶縁が確保されている。より詳細には、サイドウォールマスク６を構成する保護絶縁膜６ａを上部シリコンピラー５Ａａの側面に設けたことにより、保護絶縁膜６ａによって、第２の拡散層１８の下部がゲート電極１３Ａから絶縁されている。従って、サイドウォールマスク６で覆われた第２の拡散層１８の底面形状は、上部シリコンピラー５Ａａの上面形状にほぼ等しい。
【００２８】
第１乃至第３のコンタクトプラグ２１ａ乃至２１ｃは、少なくとも層間絶縁膜１９を貫通するコンタクトホール内に導電性材料を充填することにより設けられる。コンタクトプラグの材料としては、ポリシリコンを用いることが好ましい。ゲートコンタクト２１ｃの下端部は、上部シリコンピラー５Ｂａの上方にあるキャップ絶縁膜４ｂ及び６ｂとゲート電極１３Ｂとの界面部分に接続されている。
【００２９】
以上のような構造を有する半導体デバイス５０は、第１の拡散層９がソース及びドレインの一方として機能し、第２の拡散層１８がソース及びドレインの他方として機能する。また、ゲート電極１３Ａは、ゲート電極１３Ｂを通じてゲートコンタクト２１ｃに接続され、さらに配線層２２に接続されている。チャネル領域は下部シリコンピラー５Ａｂの縦方向に位置しており、ゲート絶縁膜１１Ａを介したゲート電極１３Ａからの電界によって制御される。
【００３０】
以上説明したように、本実施形態の半導体デバイス５０によれば、上部シリコンピラー５Ａａの側面に、保護絶縁膜６ａとキャップ絶縁膜６ｂで構成されたサイドウォールマスク６がリング状に設けられている。またサイドウォールマスク６の上部におけるリング内を充填するように第２の拡散層１８が設けられている。そして、サイドウォールマスク６の一部表面に設けられたゲート電極１３Ａは、キャップ絶縁膜６ｂとゲート絶縁膜１１Ａで挟まれた領域で保護絶縁膜６ａと接していることから、ゲート電極１３Ａと第２の拡散層１８は短絡することなく完全に絶縁されているので、半導体デバイス５０の動作を安定させることができる。
【００３１】
次に、本実施形態による半導体デバイス５０の製造方法について詳細に説明する。
図２〜図２３は、本実施形態による半導体デバイス５０の製造方法を説明するための工程図である。これらの図においては、断面図と適宜平面図を示し、さらに必要に応じて部分拡大断面図を示す。
【００３２】
図２に示すように、半導体デバイス５０の製造では、まず半導体基板１としてシリコン基板（以下、単に「基板１」と称す）を用意し、この基板１上にＳＴＩ２を形成することにより、ＳＴＩ２に囲まれた活性領域３を形成する。実際の基板１には多数の活性領域が形成されるが、図２には１つの活性領域のみを示している。特に限定されるものではないが、本実施形態の活性領域３は図２（ｂ）の平面図に示すように矩形状の平面構造を有している。
【００３３】
ＳＴＩ２の形成では、基板１の主面に約２７０ｎｍの深さを有する溝をドライエッチング法により形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、基板１上の不要なシリコン窒化膜をＣＭＰ（Chemical Mechanical Polishing）により除去して、シリコン窒化膜を溝の内部にのみ残すことにより、ＳＴＩ２が形成される。
【００３４】
次に、図３に示すように、基板１の全面にシリコン酸化膜である保護絶縁膜４ａ及びシリコン窒化膜であるキャップ絶縁膜４ｂを形成する。特に限定されるものではないが、保護絶縁膜４ａ及びキャップ絶縁膜４ｂはＣＶＤ法で形成することができ、保護絶縁膜４ａの膜厚は約１０ｎｍ、キャップ絶縁膜４ｂの膜厚は約１２０ｎｍとすることができる。本明細書においては、保護絶縁膜４ａ及びキャップ絶縁膜４ｂの積層膜を単に「ハードマスク４」と呼ぶことがある。ハードマスク４は、エッチング時のマスク膜として機能するものである。
【００３５】
次に、図４に示すように、フォトリソグラフィとドライエッチング法によってハードマスク４をパターニングすることにより、上部シリコンピラー５Ａａ、５Ｂａを形成すべき領域と活性領域３よりも外側の領域にあるハードマスク４を残して、それ以外のハードマスク４を除去する。なお、活性領域３内に不要なシリコンピラーが形成されないよう、ＳＴＩ２を覆うハードマスク４のエッジは、活性領域３の外周よりもやや外側に位置させることが好ましい。より好ましくは、後述する２回目のシリコンドライエッチングに際して、ＳＴＩ２側壁のキャップ絶縁膜６ｂが活性領域３内にはみ出さない程度に活性領域外周から後退させることが望ましい。なお、上部シリコンピラー５Ａａ、５Ｂａを形成すべき領域のハードマスク４をそれぞれ第１のマスク４Ａ、第２のマスク４Ｂという。
【００３６】
次に、図５に示すように、パターニングされたハードマスク４をエッチングマスクに用いて、活性領域３の露出面をドライエッチング法により約５０ｎｍまで掘り下げる。ここで、図５（ａ）は断面図、図５（ｂ）は平面図である。このエッチング工程により、活性領域３の露出面に凹部が形成され、掘り下げられなかった部分は基板１の主面に対してほぼ垂直で高さＨ１が約５０ｎｍとなった上部シリコンピラー５Ａａ、５Ｂａとなる。また、上部シリコンピラー５Ａａは第１の幅Ｗ１を有するように形成され、上部シリコンピラー５Ｂａは第３の幅Ｗ３を有するように形成される。ここでは、Ｗ１は約４０ｎｍ、Ｗ３は約７０ｎｍとすることができる。なお、図５（ｂ）の平面図に示すように、紙面垂直方向の幅はほぼ同じであり、ほぼＷ１の幅である。ここでは、活性領域３内に１つの縦型ＭＯＳトランジスタとなる上部シリコンピラー５Ａａと１つのダミーピラーとなる上部シリコンピラー５Ｂａを形成しているが、これに限定されず、上部シリコンピラー５Ａａを複数設けても良い。例えば、ダミーピラーとなる上部シリコンピラー５Ｂａを中央に設け、その両側に縦型ＭＯＳトランジスタとなる上部シリコンピラー５Ａａを設けても良い。また、ダミーピラーをＳＴＩ２に接するように設けても良い。さらに、ＳＴＩ２に近接してシリコンピラー５Ａを形成する場合には、ダミーピラーを省略することも可能である。また、シリコンピラー５Ａ，５Ｂの形状は、例示する平面形状が矩形の場合に限定されず、円形（楕円形を含む）や６角形や８角形等の多角形状であっても良く、シリコンピラー５Ａ，５Ｂとで矩形と円形等を組み合わせても良い。なお、シリコンピラー５の各幅Ｗ１〜Ｗ４は、長軸（又は長径）の幅を示す。このように、上部シリコンピラー５Ａａ、５Ｂａは同時に形成されており、上部シリコンピラー５Ａａ、５Ｂａの上方に残存するのは、キャップ絶縁膜４ｂとなる。ここで、ハードマスク４で覆われていないＳＴＩ２も、ドライエッチング法によって、活性領域３の露出面と同じ深さまで掘り下げる。なお、特に限定されるものではないが、活性領域３とＳＴＩ２の掘り下げは、夫々に最適なエッチングガスを用いて、個別にドライエッチングを行うことが好ましい。
【００３７】
次に、図６に示すように、上部シリコンピラー５Ａａ、５Ｂａの内壁面にサイドウォールマスク６を形成する。サイドウォールマスク６は、シリコン基板１の全面にシリコン酸化膜である保護絶縁膜６ａ及びシリコン窒化膜であるキャップ絶縁膜６ｂを形成した後、これをエッチバックすることにより形成することができる。保護絶縁膜６ａは熱酸化法によりまたキャップ絶縁膜６ｂはＣＶＤ法で形成することができ、特に限定されるものではないが、保護絶縁膜６ａの膜厚は約１０ｎｍ、キャップ絶縁膜６ｂの膜厚は約１５ｎｍとすることができる。保護絶縁膜６ａを形成することで、上部シリコンピラー５Ａａのシリコン部分の幅は前記Ｗ１より狭くなり、約３０ｎｍとなり、上部シリコンピラー５Ｂａのシリコン部分の幅は前記Ｗ３より狭くなり、約６０ｎｍとなる。また、上部シリコンピラー５Ａａ，５Ｂａの高さも約５ｎｍ増加し、Ｈ１’は約５５ｎｍとなる。このようにして、保護絶縁膜６ａの厚さｔ１が約１０ｎｍであるので、上部シリコンピラー５Ａａ、５Ｂａの上面からキャップ絶縁膜６ｂの底面までの距離Ｌ２が約４５ｎｍとなったサイドウォールマスク６で、上部シリコンピラー５Ａａ、５Ｂａが覆われている。本明細書においては、保護絶縁膜６ａ及びキャップ絶縁膜６ｂの積層膜を単に「サイドウォールマスク６」と呼ぶことがある。なお、活性領域３の外周面（ＳＴＩ側壁）にもキャップ絶縁膜６ｂが形成されるが、これもサイドウォールマスク６として機能する。なお、キャップ絶縁膜６ｂはシリコン窒化膜に代えてシリコン酸窒化膜で形成しても良い。シリコン窒化膜をシリコン酸窒化膜に交換することは保護絶縁膜６ｂに限定されず、ＳＴＩ２，キャップ絶縁膜４ｂについても適用可能である。
【００３８】
次に、図７に示すように、ハードマスク４とサイドウォールマスク６をエッチングマスクに用いて、活性領域３の露出面を２回目のシリコンドライエッチングにより約１００ｎｍまで掘り下げる。このドライエッチング工程により、活性領域３の露出面に凹部が形成され、掘り下げられなかった部分はシリコン基板の主面に対してほぼ垂直で高さＨ２が約１００ｎｍとなった下部シリコンピラー５Ａｂ、５Ｂｂとなる。また、下部シリコンピラー５Ａｂは第２の幅Ｗ２を有するように形成され、下部シリコンピラー５Ｂｂは第４の幅Ｗ４を有するように形成される。ここでは、Ｗ２は約８０ｎｍ、Ｗ４は約１１０ｎｍとなる。また、下部シリコンピラー５Ａｂ、５Ｂｂの平面形状は、上部シリコンピラー５Ａａ、５Ｂａの相似形となる。このように、下部シリコンピラー５Ａｂ、５Ｂｂは同時に形成することができる。シリコンピラー５は、半導体基板の法線方向に形成された幅の異なる２段の「下部シリコンピラー５ｂ」と「上部シリコンピラー５ａ」で構成されており、その総高さは、約１５５ｎｍとなる。また、図中の破線部で示したように、下部シリコンピラー５ｂの上面部と上部シリコンピラー５ａの側面部で構成される段差を「第１の段差」と称する。
【００３９】
次に、図８に示すように、下部シリコンピラー５Ａｂ、５Ｂｂの側面にサイドウォール絶縁膜７を形成する。サイドウォール絶縁膜７は、ハードマスク４、サイドウォールマスク６を残したまま、活性領域３の露出面を熱酸化により保護（不図示）した後、ＣＶＤ法によるシリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることにより形成することができる。これにより、活性領域３の内周面（ＳＴＩ側壁）と、下部シリコンピラー５Ａｂ、５Ｂｂの側面全面とキャップ絶縁膜６ｂの側面の一部がサイドウォール絶縁膜７に覆われた状態となる。
【００４０】
次に、図９に示すように、活性領域３の露出面となっている活性領域３の底面にシリコン酸化膜である絶縁膜８を熱酸化により形成する。このとき、下部シリコンピラー５Ａｂ、５Ｂｂの側面は、サイドウォール絶縁膜7によって覆われているので熱酸化されることはない。特に限定されるものではないが、例えば、絶縁膜８の膜厚は約４０ｎｍとすることができる。
【００４１】
次に、図１０に示すように、シリコンピラー５の下部周辺に第１の拡散層９を形成する。第１の拡散層９は、活性領域３の表面に形成された絶縁膜８を介して、シリコン基板１中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。
【００４２】
次に、図１１に示すように、サイドウォール絶縁膜７をウェットエッチングにより除去する。これにより、活性領域３の底面に形成された絶縁膜８並びに下部シリコンピラー５Ａｂ、５Ｂｂの側面が露出した状態となる。上部シリコンピラー５Ａａ、５Ｂａは、ハードマスク４及びサイドウォールマスク６で覆われたままである。ここで、キャップ絶縁膜４ｂ、６ｂの一部も除去されるが、ウェットエッチング時間を制御することにより、キャップ絶縁膜６ｂを１０ｎｍ程度の膜厚で残留させることができる。
【００４３】
次に、図１２に示すように、下部シリコンピラー５Ａｂ、５Ｂｂの側面にゲート絶縁膜を形成する前処理として、下部シリコンピラー５Ａｂ、５Ｂｂの側面に残留している熱酸化膜を等方性エッチングで除去する。この等方性エッチングをウェットエッチングで行う場合を一例にすると、このウェットエッチングで用いる薬液には、シリコン酸化膜とシリコン窒化膜のエッチング速度が異なる（さらに正確には、シリコン窒化膜には作用せずに、シリコン酸化膜だけを除去する）フッ化水素（ＨＦ）が混入されている。このため、上部シリコンピラー５Ａａ、５Ｂａの側面に残留しているサイドウォールマスク６のうち、キャップ絶縁膜６ｂは除去されずに、保護絶縁膜６ａの一部が除去されて、空洞が生じることになる。さらに詳細に述べると、フッ化水素とフッ化アンモニウム（ＮＨ４Ｆ）と水（Ｈ２Ｏ）を夫々１.６％、３９％、５９％とした混合薬液によるシリコン酸化膜のエッチングレートは約２０ｎｍ／分である。この薬液を用いて、熱酸化膜が残留しないように除去時間を十分長くして９０秒間とすると、図１２（ａ）の破線部を拡大した図１２（ｃ）に示したように、下部シリコンピラー５Ａｂの上面と上部シリコンピラー５Ａａの側面部の一部まで保護絶縁膜６ａが除去された空洞１０Ａが形成されて、その大きさは奥行きＸ１が２５ｎｍ、高さＹ１が約２０ｎｍとなる。この空洞１０Ａが形成されることによって、保護絶縁膜６ａは膜減りするものの、保護絶縁膜４ａまでの長さＬ３は約３５ｎｍとして残存する。また、絶縁膜８も約１０ｎｍの膜厚で残存する。逆に、除去時間を熱酸化膜厚に合わせた３０秒間に調整すると、図１２（ｄ）に示したように、下部シリコンピラー５Ａｂの上面の一部まで除去された空洞１０Ｂが形成されて、その奥行きＸ２が約１０ｎｍ、高さＹ２は保護絶縁膜６ａの膜厚と同じく１０ｎｍとなる。この空洞１０Ｂが形成されることによっても、保護絶縁膜６ａは膜減りするが、保護絶縁膜４ａまでの長さＬ４は上部シリコンピラー５Ａａの高さである約５５ｎｍ残存する。シリコンピラー５Ｂについても同様である。
【００４４】
以上のように、本実施形態によると、残存した保護絶縁膜６ａの長さは、空洞１０Ａが形成された場合にＬ３で約３５ｎｍとなっているが、２０ｎｍ以上残存していれば良く、Ｙ１が約２０ｎｍであることから、そのために必要な上部シリコンピラー５Ａａ、５Ｂａの高さは４０ｎｍ以上となる。これは、保護絶縁膜６ｂの膜厚によってもほとんど変化しない。本明細書においては、空洞１０Ａと空洞１０Ｂを合わせて単に「空洞１０」と呼ぶことがある。ここでは、許容される最長時間のウェットエッチングを行っても、保護絶縁膜６ａが全て除去されないように、上部シリコンピラー５Ａａ、５Ｂａの高さが設定されている。なお、ＳＴＩ２の掘り下げ量の設定も同様である。
【００４５】
次に、図１３に示すように、シリコンピラー５の露出面に、ゲート絶縁膜１１Ａ、１１Ｂを同時に形成する。ゲート絶縁膜１１は熱酸化により形成することができ、特に限定されるものではないが、これらの膜厚は約５ｎｍ以下であることが好ましい。なおゲート絶縁膜１１は、膜厚が保護絶縁膜６ａよりも薄く空洞１０を埋められないので、空洞１０はその容積を減少させて残留している。なお、図中の破線部で示したように、保護絶縁膜６ａ（第２の絶縁膜６ａ）とゲート絶縁膜１１（第１の絶縁膜１１）の接触部で構成される段差を「第２の段差」と称する。さらに、上部シリコンピラー５ａ（上部半導体ピラー５ａ）の側面は、ゲート絶縁膜１１（第１の絶縁膜１１）と保護絶縁膜６ａ（第２の絶縁膜６ａ）によって連続的に覆われている。
【００４６】
次に、図１４に示すように、シリコン基板１の全面に導電膜として約３０ｎｍの膜厚Ｔを有するポリシリコン膜１２をＣＶＤ法により形成する。このとき、図１４（ａ）の破線部を拡大した図１４（ｃ）に示すように、ポリシリコン膜１２によって空洞１０Ａは完全に埋め込まれているが、空洞１０Ａの奥行き方向には保護絶縁膜６ａが残留しているので、ポリシリコン膜１２は空洞１０Ａの内部に留まっており、保護絶縁膜４ａと接することは無い。この状況は、図１４（ｄ）に示したように、空洞１０Ｂでも同様である。
【００４７】
次に、図１５に示すように、ポリシリコン膜１２をエッチバックすることにより、ゲート電極１３を形成することができる。これにより、シリコンピラー５Ａの側面がゲート電極１３Ａで覆われた状態となり、シリコンピラー５Ｂの側面がゲート電極１３Ｂで覆われた状態となる。また、ＳＴＩ２の側面にもポリシリコン膜１２が残るが、このポリシリコン膜１２はゲート電極として機能するものではない。また、シリコンピラー５Ａ、５Ｂ間の距離Ｌ１がゲート電極１３の膜厚Ｔの２倍未満に設定されていることから、シリコンピラー５Ａとシリコンピラー５Ｂとの間の隙間に形成されたゲート電極１３Ａ、１３Ｂは、互いに接触した状態となっている。なお、ＳＴＩ２の側面に残存するポリシリコン膜１２がシリコンピラー５Ａに近接している場合、ＳＴＩ２の側面に残存するポリシリコン膜１２がフローティングゲートとして作用する場合もある。このような場合、ダミーピラーとなるシリコンピラー５Ｂのゲート電極１３ＢとＳＴＩ２の側面に残存するポリシリコン膜１２とが接続されるように配置して、電気的に接続することでフローティングゲートとして作用することを防止することもできる。また、ダミーピラーとなるシリコンピラー５Ｂを設けずに、シリコンピラー５ＡをＳＴＩに近接配置して、ゲート電極１３ＡをＳＴＩ２の側面に残存するポリシリコン膜１２と接続するようにしても良い。この場合、後述するゲートコンタクトはＳＴＩ２の上方の任意の位置に設けることができる。縦型ＭＯＳトランジスタのゲート電極１３ＡとＳＴＩ２の側壁ポリシリコン膜１２とが電気的に分離している場合、ＳＴＩ２の側壁のポリシリコン膜１２にフローティング状態となることを阻止する電位を印加する別の電極を設けても良い。
【００４８】
次に、図１６に示すように、シリコン基板１の全面にＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜１４を形成した後、層間絶縁膜１４の表面をＣＭＰ法により研磨して平坦化する。このとき、キャップ絶縁膜４ｂがＣＭＰストッパーとしての役割を果すので、層間絶縁膜１４の膜厚を確実に制御することができる。こうして、活性領域３内は層間絶縁膜１４で埋められた状態となる。
【００４９】
次に、図１７に示すように、シリコン基板１の全面にシリコン酸化膜からなるマスク酸化膜１５を形成する。マスク酸化膜１５はＣＶＤ法により形成することができ、マスク酸化膜１５の膜厚は約２０ｎｍであることが好ましい。次に、シリコンピラー５Ａの上方に形成された第１のマスク４Ａを構成するキャップ絶縁膜４ｂが露出し、シリコンピラー５Ｂの上方の第２のマスク４Ｂを構成するキャップ絶縁膜４ｂが保護されるように、フォトリソグラフィとドライエッチング法によりマスク酸化膜１５をパターニングする。
【００５０】
次に、図１８に示すように、露出したキャップ絶縁膜４ｂを異方性ドライエッチングにより除去することにより、シリコンピラー５Ａの上方に保護絶縁膜４ａを底面とするスルーホール１６が形成される。この時、キャップ絶縁膜６ｂは、上部がテーパー状に形成されており、層間絶縁膜１４で保護されているため、ほとんどエッチングされずに残る。このように、スルーホール１６は、上部シリコンピラー５Ａａを形成する際にマスクとして用いたキャップ絶縁膜４ｂを除去することにより形成されることから、上部シリコンピラー５Ａａに対して自己整合的に形成されることになる。従って、第３の絶縁膜であるキャップ絶縁膜６ｂで囲まれたスルーホール１６の平面形状は、上部シリコンピラー５Ａａの上面形状に等しい。なお、ここでは、ＳＴＩ２上方のキャップ絶縁膜４ｂも除去しているが、ＳＴＩ２上方のキャップ絶縁膜４ｂは残存するようにマスク絶縁膜１５で保護しても良い。
【００５１】
次に、図１９に示すように、シリコンピラー５Ａの上部にＬＤＤ領域１７を形成する。ＬＤＤ領域１７は、シリコンピラー５Ａの上面に形成された保護絶縁膜４ａを介して、シリコン基板１中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。
【００５２】
次に、図２０に示すように、スルーホール１６の底部にある第１のマスク４Ａを構成していた保護絶縁膜４ａをドライエッチング等により除去し開口部を設け、シリコンピラー５Ａの上面を露出させる。そして、スルーホール１６の内部にシリコンエピタキシャル層１８ａを選択的エピタキシャル成長法により形成する。この時、ＳＴＩ２上の保護絶縁膜４ａも除去されるが、キャップ絶縁膜４ｂを残存させた場合には除去されない。また、別途マスクで保護して残存させても良い。
【００５３】
次に、図２１に示すように、シリコンエピタキシャル層１８ａにシリコン基板中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第２の拡散層１８が形成される。これにより、第２の拡散層１８がシリコンピラー５Ａに対して自己整合的に形成されることになる。なお、ここでは保護絶縁膜６ａが残留しているので、ゲート電極１３Ａが第２の拡散層１８と短絡することは無い。
【００５４】
次に、図２２に示すように、シリコン基板１の全面にＣＶＤ法によってシリコン酸化膜である層間絶縁膜１９を形成した後、層間絶縁膜１９の表面をＣＭＰ法により研磨して平坦化する。次に、フォトリソグラフィとドライエッチング法によるパターニングを行って、第１乃至第３のコンタクトホール２０ａ乃至２０ｃを形成する。第１のコンタクトホール２０ａは、シリコンピラー５Ａの隣に設けられた活性領域３内の空き領域に形成され、層間絶縁膜１９及び１４と絶縁膜８を貫通して、第１の拡散層９まで達している。第２のコンタクトホール２０ｂは、シリコンピラー５Ａの直上に形成され、層間絶縁膜１９を貫通して第２の拡散層１８まで達している。第３のコンタクトホール２０ｃは、シリコンピラー５Ｂの直上ではないが、シリコンピラー５Ｂの上方に形成され、層間絶縁膜１９を貫通してゲート電極１３Ｂまで達している。
【００５５】
次に、図２３に示すように、第１乃至第３のコンタクトホール２０ａ乃至２０ｃ内にポリシリコンを埋め込むことにより、第１乃至第３のコンタクトプラグ２１ａ乃至２１ｃを形成する。第１のコンタクトプラグ（第１の拡散層コンタクト）２１ａは第１の拡散層９に接続され、第２のコンタクトプラグ（第２の拡散層コンタクト）２１ｂは第２の拡散層１８に接続され、第３のコンタクトプラブ（ゲートコンタクト）はゲート電極１３Ｂに接続される。なお図２３（ｂ）は図２３（ａ）のＹＹ部における略透視平面図である。
【００５６】
最後に、第１乃至第３のコンタクトプラグ２１ａ乃至２１ｃの上端部に配線層２２を形成することにより、図１に示した本実施形態の半導体デバイス５０が完成する。
【００５７】
以上説明したように、本実施形態の半導体デバイス５０の製造方法によれば、ゲート絶縁膜１１を形成する前処理で、シリコンピラー５の側面に形成した熱酸化膜を等方性エッチングであるウェットエッチングで除去した際に、サイドウォールマスク６を構成する保護絶縁膜６ａが一部溶解して除去される。保護絶縁膜６ａの一部溶解で生じた空洞１０には、ゲート電極１３が充填されるが、残留した保護絶縁膜６ａは、その後の工程で形成される第２の拡散層１８を覆っているので、ゲート電極１３と第２の拡散層１８を短絡させることなく、電気的な絶縁性を十分に確保することができる。
【００５８】
図２４は、本発明の好ましい他の実施形態による半導体デバイス６０を示す略断面図である。
【００５９】
図２４に示したように、本実施形態の半導体デバイス６０は縦型ＭＯＳトランジスタを用いたＤＲＡＭセルであり、セルトランジスタとなる縦型ＭＯＳトランジスタの上方にはキャパシタ３１が形成されている。セルトランジスタの構造は、図１に示した半導体デバイス５０の縦型ＭＯＳトランジスタの構造と同様である。
【００６０】
キャパシタ３１は、シリンダ型の下部電極３２と、基準電位配線３６に接続された円柱型の上部電極３３と、下部電極３２と上部電極３３との間に設けられた容量絶縁膜３４によって構成されている。下部電極３２は層間絶縁膜３５を貫通するシリンダホール内に形成されており、ストレージノードコンタクト３７を介して第２の拡散層１８に接続されている。また、配線層のうち、第１の拡散層９に接続される部分はビットライン３８として用いられ、ゲート電極１３Ｂに接続される部分はワードライン３９として用いられる。
【００６１】
このように、本実施形態の半導体デバイス６０によれば、縦型ＭＯＳトランジスタを用いた非常に小型なＤＲＡＭセルの電気的な絶縁を十分に確保して、短絡の発生を防止することで、その動作を安定させることができる。
【００６２】
なお、ＤＲＡＭのセルトランジスタを一つの素子分離された領域に複数形成する場合、セルトランジスタのそれぞれのキャパシタに印加する基準電位をそれぞれ制御することで、それぞれのセルトランジスタを個別に制御することが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６４】
１ シリコン基板
２ ＳＴＩ
３ 活性領域
４ ハードマスク
４ａ 保護絶縁膜（第４の絶縁膜）
４ｂ キャップ絶縁膜（第５の絶縁膜）
４Ａ 第１のマスク
４Ｂ 第２のマスク
５ シリコンピラー
５Ａ シリコンピラー
５Ａａ 上部シリコンピラー
５Ａｂ 下部シリコンピラー
５Ｂ シリコンピラー（ダミーピラー）
５Ｂａ 上部シリコンピラー
５Ｂｂ 下部シリコンピラー
６ サイドウォールマスク
６ａ 保護絶縁膜（第２の絶縁膜）
６ｂ キャップ絶縁膜（第３の絶縁膜）
７ サイドウォール絶縁膜
８ 絶縁膜
９ 第１の拡散層（下部導電層）
１０ 空洞
１１ ゲート絶縁膜（第１の絶縁膜）
１２ ポリシリコン膜
１３ ゲート電極（導電膜）
１４ 層間絶縁膜
１５ マスク酸化膜
１６ スルーホール
１７ ＬＤＤ領域
１８ 第２の拡散層（上部導電層）
１８ａ シリコンエピタキシャル層
１９ 層間絶縁膜
２０ａ〜２０ｃ 第１〜第３のコンタクトホール
２１ａ 第１のコンタクトプラグ（第１の拡散層コンタクト）
２１ｂ 第２のコンタクトプラグ（第２の拡散層コンタクト）
２１ｃ 第３のコンタクトプラグ（ゲートコンタクト）
２２ 配線層
３１ キャパシタ
３２ 下部電極
３３ 上部電極
３４ 容量絶縁膜
３５ 層間絶縁膜
３６ 基準電位配線
３７ ストレージノードコンタクト
３８ ビットライン
３９ ワードライン
５０、６０ 半導体デバイス
【技術分野】
【０００１】
本発明は半導体デバイス及びその製造方法に関し、詳しくは、縦型トランジスタを有する半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect-Transistor)では、高密度化とともに、その構成要素であるゲート、ソース及びドレインを平面的にレイアウトすることが困難となりつつあり、最小配線ピッチが９０ｎｍ以下のＤＲＡＭ（Dynamic Random Access Memory）等では、立体的なレイアウトが必要となっている。ここで、立体的なレイアウトとは、半導体基板の法線方向に形成した半導体の柱（以降、半導体ピラーと称するが、半導体がシリコンである場合はシリコンピラーと表記する。）における上方と下方にソース／ドレイン（Ｓ／Ｄ）を設けて、さらにシリコンピラーの表面には、ゲート絶縁膜並びにゲート電極（ワード線）を配置して、各構成要素を半導体基板の法線方向に積み重ねた構造（以降、縦型ＭＯＳトランジスタと称する）としたものである。
【０００３】
例えば、特許文献１（特開２００８−２８８３９１号公報）では、公報の図１（ａ）に示す構造の縦型ＭＯＳトランジスタを有する半導体装置が開示されている。同図に示されるように、第１のシリコンピラー（１５Ａ）の上方と下方に第２の拡散層（２６）と第１の拡散層（１８）を配置し、第１のシリコンピラー（１５Ａ）の側面部に第１のゲート絶縁膜（１９Ａ）と第１のゲート電極（２０Ａ）を積層配置した縦型ＭＯＳトランジスタである。このトランジスタでは、第１の拡散層（１８）と配線層（３０）を第１のコンタクトプラグ（２９ａ）で接続しており、第２の拡散層（２６）と配線層（３０）を第２のコンタクトプラグ（２９ｂ）で接続している。従って、第３のコンタクトプラグ（２９ｃ）に接続されている配線層（３０）から供給された電荷が、第２のゲート電極（２０Ｂ）を介して第１のゲート電極（２０Ａ）に到達することで、第１のシリコンピラー（１５Ａ）に形成されているトランジスタが動作して、コンタクトプラブ（２９ａ）と（２９ｂ）に接続されている配線層３０同士が導通状態となる。なお、括弧内の符号は、特許文献１の図面における符号であり、以下も同様である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような縦型ＭＯＳトランジスタを安定して動作させるには、電荷の導通部を絶縁膜で完全に覆って電荷をリークさせないことが必須となっており、そのような製造方法が求められている。
【０００６】
特許文献１の縦型ＭＯＳトランジスタにおける第１のゲート電極（２０Ａ）と第２の拡散層（２６）は、シリコン酸化膜であるマスク絶縁膜（１４ａ）とシリコン窒化膜であるサイドウォール絶縁膜（２５）で絶縁されている。しかしながら、ゲート絶縁膜（１９Ａ）を形成する前処理で、基板面の不要な酸化膜を除去するウェットエッチングを行うと、マスク絶縁膜（１４ａ）の一部も除去されて、そこに空洞（スペース）が生じることになる。さらに詳細に述べると、特許文献１の図６に示されているサイドウォール絶縁膜（１６）は、活性領域（１３）を熱酸化して保護してから、第１及び第２のシリコンピラー（１５Ａ）、（１５Ｂ）の側面に形成されている。従って、サイドウォール絶縁膜（１６）と第１のシリコンピラー（１５Ａ）の間には、図示されていないシリコン酸化膜が介在しており、そのシリコン酸化膜は保護絶縁膜であるシリコン酸化膜（１４ａ）と接している。この状態から、ゲート絶縁膜（１９Ａ）を形成するために第１のシリコンピラー（１５Ａ）の側面を露出させるには、特許文献１の図９に示されているように、ウェットエッチングによって、サイドウォール絶縁膜（１６）とその下地となったシリコン酸化膜を除去せねばならず、そのときにシリコン酸化膜（１４ａ）の側面部の一部も除去されてしまうので、そこに空洞が生じることになる。
【０００７】
この空洞の発生について、図２５を参照して説明する。図２５は、本発明の課題を説明する工程断面図であり、特許文献１における第１のシリコンピラー（１５Ａ）の一部を拡大して示しており、特許文献１の符号にそれぞれ１００を足して説明する。まず、図２５（ａ）では、特許文献１の図６と同様に、第１のシリコンピラー１１５Ａ上にはマスク絶縁膜であるシリコン酸化膜１１４ａとシリコン窒化膜１１４ｂが積層されており、側面にはサイドウォール絶縁膜として図示されていなかったシリコン酸化膜１１６ａとシリコン窒化膜１１６ｂが形成されている。
【０００８】
次に、特許文献１の図９と同様に、サイドウォール絶縁膜（１６）を除去して第１のシリコンピラー１１５Ａの側面を露出させるには、図２５（ｂ）に示すように、シリコン窒化膜１１６ｂとシリコン酸化膜１１６ａを除去する。トランジスタを高速化したり低消費電力化するには、ゲート絶縁膜をごく薄く形成するため、シリコン酸化膜１１６ａは残留しないように確実に除去する必要がある。そのため、シリコン酸化膜１１４ａの側面の一部が除去され、空洞ＣＶが形成される。
【０００９】
次に、図２５（ｃ）に示すように、ごく薄いゲート絶縁膜１１９Ａを形成しても空洞ＣＶは残留する。この後、第１のゲート電極１２０Ａを形成するが、第１のゲート電極１２０Ａは、空洞ＣＶにも埋め込まれてしまう（図２５（ｄ）参照）。その後、第１のシリコンピラー１１５Ａ上のシリコン窒化膜１１４ｂを除去し、サイドウォール１２５を形成し、開口内に露出するシリコン酸化膜１１４ａを除去してスルーホール１２３を形成した際に、空洞ＣＶ内の第１のゲート電極１２０Ａがスルーホール１２３内に露出する場合がある（図２５（ｅ）参照）。その結果、スルーホール１２３の内部に形成する第２の拡散層１２６と第１のゲート電極１２０Ａが短絡（ショート）してしまう場合がある（図２５（ｆ）の破線部参照）。
【００１０】
本発明では、前処理時におけるマスク絶縁膜１１４ａの除去を回避してショートの発生を防ぐことにより、縦型ＭＯＳトランジスタの動作を安定させることができる半導体デバイスを提供する。
【課題を解決するための手段】
【００１１】
本発明の一実施形態によれば、
半導体基板の法線方向の上部と下部に導電層を有する縦型ＭＯＳトランジスタを有する半導体デバイスであって、
前記縦型ＭＯＳトランジスタは、
半導体基板上面に第１の幅を有する上部と、前記第１の幅より大きい第２の幅を有する下部を有する第１の段差の形成された半導体ピラーと、
前記下部半導体ピラーの側面と前記第１の段差の少なくとも一部の上面に設けられた第１の絶縁膜と、
前記上部半導体ピラーの少なくとも一部の側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜上から前記半導体ピラーの上面より上方に延在する第３の絶縁膜とを備えており、
前記半導体ピラーの側面は、前記第１及び前記第２の絶縁膜によって連続的に覆われている半導体デバイスが提供される。
【発明の効果】
【００１２】
本発明の一実施形態によれば、縦型ＭＯＳトランジスタにおける上部導電層とゲート電極とのショートの発生を防ぐことにより、縦型ＭＯＳトランジスタの動作が安定した半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい実施形態による半導体デバイス５０の構造を示す図であり、（ａ）は略断面図、（ｂ）は（ａ）のＸＸ部における略透視平面図である。
【図２】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図３】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図４】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図５】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図６】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図７】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図８】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図９】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１０】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１１】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１２】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｃ）及び（ｄ）は（ａ）の破線部の拡大図であり、エッチング時間の違いによる態様を示している。
【図１３】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１４】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｃ）及び（ｄ）は（ａ）の破線部の拡大図であり、それぞれ図１２の（ｃ）、（ｄ）に対応している。
【図１５】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は平面図である。
【図１６】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１７】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１８】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図１９】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２０】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２１】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２２】図１の半導体デバイス５０の製造工程を説明する略断面図である。
【図２３】図１の半導体デバイス５０の製造工程を説明する図であり、（ａ）は略断面図、（ｂ）は（ａ）のＹＹ部における略透視平面図である。
【図２４】本発明の好ましい別の実施形態による半導体デバイス６０の構造を示す略断面図である。
【図２５】本発明の課題を説明する略工程断面図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体デバイス５０の構造を示す図であり、（ａ）は略断面図、（ｂ）は（ａ）のＸＸ部における略透視平面図である。
【００１５】
図１（ａ）及び（ｂ）に示すように、本実施形態による半導体デバイス５０は、２つの半導体ピラー（以降、シリコンピラーと表記）が隣接して位置しており、一方のシリコンピラー５Ａには縦型ＭＯＳトランジスタが設けられ、他方のシリコンピラー５Ｂは縦型ＭＯＳトランジスタのゲート電極へ給電するために設けられたダミーピラーとなっている。
【００１６】
シリコンピラー５Ａに設けられた縦型ＭＯＳトランジスタは、半導体基板１（以降、シリコン基板１と表記）に設けられたＳＴＩ（Shallow Trench Isolation）２に囲まれた活性領域３内に位置しており、シリコンピラー５Ａの側面部に設けられたゲート絶縁膜１１Ａと、ゲート絶縁膜１１Ａを覆うゲート電極１３Ａと、シリコンピラー５Ａの下部周辺に設けられた導電層である第１の拡散層９（「下部導電層」と呼ぶこともある）と、シリコンピラー５Ａの上面に設けられた導電層である第２の拡散層１８（「上部導電層」と呼ぶこともある）で構成される。同様に活性領域３内に設けられたダミーピラーであるシリコンピラー５Ｂも、ゲート絶縁膜１１Ｂとゲート電極１３Ｂと第１の拡散層９を備えるとともに、第２の拡散層１８に代えて保護絶縁膜４ａとキャップ絶縁膜４ｂも備えている。本明細書においては、ゲート絶縁膜１１Ａとゲート絶縁膜１１Ｂを合わせて「ゲート絶縁膜１１」あるいは「第１の絶縁膜１１」、ゲート電極１３Ａとゲート電極１３Ｂを合わせて「ゲート電極１３」あるいは「導電膜１３」と呼ぶことがある。第１の拡散層９は、シリコンピラー５Ａ、５Ｂの真下の領域ではなく、シリコンピラーが設けられていないシリコン基板１の平坦領域に位置している。
【００１７】
第１の拡散層９は、第１のコンタクトプラグ２１ａを介して配線層２２に接続されている。第２の拡散層１８は、第２のコンタクトプラグ２１ｂを介して配線層２２に接続されている。ゲート電極１３Ｂは、第３のコンタクトプラグ（ゲートコンタクトとも表記する）２１ｃを介して配線層２２に接続されている。
【００１８】
シリコンピラー５Ａは、シリコン基板１の主面に対してほぼ垂直に設けられており、半導体基板１の上面に第２の幅を有する下部シリコンピラー５Ａｂと、下部シリコンピラー５Ａｂの上に位置し、第２の幅より小さい第１の幅を有する上部シリコンピラー５Ａａから構成されている。ここで、上部シリコンピラー５Ａａと下部シリコンピラー５Ａｂを合わせて単に「シリコンピラー５Ａ」と呼ぶことがある。下部シリコンピラー５Ａｂの第２の幅よりも、上部シリコンピラー５Ａａの第１の幅が小さい、すなわち、第２の幅が第１の幅より大きいので、半導体デバイス５０は下部シリコンピラー５Ａｂの上面と上部シリコンピラー５Ａａの側面で構成された段差を有しており、その段差を「第１の段差」と称する。
【００１９】
シリコンピラー（ダミーピラー）５Ｂもシリコンピラー５Ａと同様に、半導体基板１の上面に第４の幅を有する下部シリコンピラー５Ｂｂと、下部シリコンピラー５Ｂｂの上に位置し、第４の幅より小さい第３の幅を有する上部シリコンピラー５Ｂａから構成されている。上部シリコンピラー５Ｂａと下部シリコンピラー５Ｂｂを合わせて単に「シリコンピラー５Ｂ」と呼ぶことがある。なお、シリコンピラー５Ａ、５Ｂにおける第１の幅と第３の幅、第２の幅と第４の幅のそれぞれ組みは、同一であっても異なっていてもよいが、シリコンピラー５Ｂにおける第３の幅及び第４の幅が、それぞれシリコンピラー５Ａにおける第１の幅及び第２の幅より大きいことが好ましい。また、シリコンピラー５Ａ、５Ｂのそれぞれ下部では、下部シリコンピラー５Ａｂの側面に設けられたゲート電極１３Ａと、下部シリコンピラー５Ｂｂの側面に設けられたゲート電極１３Ｂとが接触するように近接配置される。
【００２０】
本実施形態に係る半導体デバイス５０では、シリコンピラー５Ｂの平面方向の大きさは、シリコンピラー５Ａよりも大きく設定されていることが好ましい。特に限定されるものではないが、下部シリコンピラー５Ａｂの平面寸法は７０×７０ｎｍ程度、下部シリコンピラー５Ｂｂの平面寸法は１００×７０ｎｍ程度に設定することができる。これによれば、第２のコンタクトプラグ２１ｂとゲートコンタクト２１ｃとの距離を離すことができることから、配線層２２の形成マージンを拡大することができる。また、上部シリコンピラー５Ｂａ側のゲート電極１３Ｂの平面領域が広がることから、ゲート電極１３Ｂとゲートコンタクト２１ｃとの接続を確実にすることができる。各シリコンピラーの高さは、要求されるトランジスタの特性に応じて設定すればよい。例えば、シリコンピラー５Ａの平面寸法が７０×７０ｎｍであれば、シリコンピラーの高さを約１５０ｎｍ程度に設定すればよい。
【００２１】
ゲート電極１３Ａは、下部シリコンピラー５Ａｂの側面と少なくとも一部の上面に設けられたゲート絶縁膜１１Ａと、上部シリコンピラー５Ａａから第２の拡散層１８までの側面部に設けられたサイドウォールマスク６の一部を覆うように設けられている。サイドウォールマスク６は、第２の絶縁膜である保護絶縁膜６ａと第３の絶縁膜であるキャップ絶縁膜６ｂで構成される積層構造となっている。ここで、上部シリコンピラー５Ａａの少なくとも一部の側面に設けられた保護絶縁膜６ａは、第２の拡散層１８の底部も覆っている。キャップ絶縁膜６ｂの下部は、ゲート電極１３Ａとゲート絶縁膜１１Ａを介して下部シリコンピラー５Ａｂと接している。キャップ絶縁膜６ｂの上部は、第２の拡散層１８の底部から側面の一部を覆っている。
【００２２】
一方、ゲート電極１３Ｂは、下部シリコンピラー５Ｂｂの側面に位置したゲート絶縁膜１１Ｂと、上部シリコンピラー５Ｂａからキャップ絶縁膜４ｂ（第５の絶縁膜４ｂ）までの側面部に位置したサイドウォールマスク６を覆うように設けられている。ここでも、上部シリコンピラー５Ｂａでは、サイドウォールマスク６を構成する保護絶縁膜６ａとキャップ絶縁膜６ｂは積層構造となっており、さらに保護絶縁膜６ａは保護絶縁膜４ａ（第４の絶縁膜４ａ）の側面を覆うように設けられているので、キャップ絶縁膜６ｂと上部シリコンピラー５Ｂａとの接触状態は、シリコンピラー５Ａの場合と同様である。ここで、ゲート絶縁膜１１Ｂは、ゲート絶縁膜１１Ａと同時に形成されるダミーの絶縁膜であって、絶縁膜としては機能するが、トランジスタのゲート絶縁膜として機能するものではない。
【００２３】
保護絶縁膜４ａは、上部シリコンピラー５Ａａ、５Ｂａを形成する際のマスクの一部であり、シリコン酸化膜によって構成される。保護絶縁膜６ａ（第２の絶縁膜６ａ）はゲート絶縁膜１１（第１の絶縁膜１１）よりも厚くなるように設けられており、第１の絶縁膜と第２の絶縁膜の接触部で構成される段差を「第２の段差」と称する。ゲート電極１３Ａとゲート電極１３Ｂは、いずれも第２の段差を充填するように設けられている。なお、図面では説明のため、保護絶縁膜４ａと６ａ、キャップ絶縁膜４ｂと６ｂ、さらにはキャップ絶縁膜６ｂとＳＴＩ２とをそれぞれ区別しているが、実際の装置ではこれら組み合わせはそれぞれ同材料で形成されていることから一体化している。
【００２４】
上部シリコンピラー５Ｂａの上方にはキャップ絶縁膜４ｂが設けられている。キャップ絶縁膜４ｂは、上部シリコンピラー５Ａａ、５Ｂａの形成に用いたハードマスクの一部であるが、その後の工程で除去せず、そのまま絶縁膜として利用している。ハードマスクは上部シリコンピラー５Ａａの上方にも存在していたが、第２の拡散層１８を形成する際に除去されている。
【００２５】
ゲート電極１３Ａ、１３Ｂは、対応するゲート絶縁膜１１Ａ、１１Ｂの外周に位置しており、さらに第２の段差を充填している。特に、ゲート電極１３Ｂは、キャップ絶縁膜６ｂを介して、キャップ絶縁膜４ｂの周縁部を覆うリング状の上部領域を有しており、ゲートコンタクト２１ｃはこの上部領域に接続されている。より詳細には、ゲートコンタクト２１ｃは、シリコンピラー５Ｂの上方に残存するキャップ絶縁膜４ｂ及び６ｂとゲート電極１３Ｂとの界面部分に接続されている。
【００２６】
第１の拡散層９は、活性領域３の底部、すなわち、層間絶縁膜１４によって埋め込まれた下部シリコンピラー５Ａｂ、５Ｂｂの下部周辺におけるシリコン酸化膜で構成された絶縁膜８の下方に設けられている。第２の拡散層１８は、上部シリコンピラー５Ａａの上面に設けられている。第１及び第２の拡散層９、１８は、シリコン基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。
【００２７】
第２の拡散層１８は、上部シリコンピラー５Ａａの上部に位置したＬＤＤ（Lightly Doped Drain）領域１７に接続されている。第２の拡散層１８の外壁面には、ゲート電極１３Ａとの間を絶縁する筒状のサイドウォールマスク６が位置しており、第２の拡散層１８とゲート電極１３Ａとの間の絶縁が確保されている。より詳細には、サイドウォールマスク６を構成する保護絶縁膜６ａを上部シリコンピラー５Ａａの側面に設けたことにより、保護絶縁膜６ａによって、第２の拡散層１８の下部がゲート電極１３Ａから絶縁されている。従って、サイドウォールマスク６で覆われた第２の拡散層１８の底面形状は、上部シリコンピラー５Ａａの上面形状にほぼ等しい。
【００２８】
第１乃至第３のコンタクトプラグ２１ａ乃至２１ｃは、少なくとも層間絶縁膜１９を貫通するコンタクトホール内に導電性材料を充填することにより設けられる。コンタクトプラグの材料としては、ポリシリコンを用いることが好ましい。ゲートコンタクト２１ｃの下端部は、上部シリコンピラー５Ｂａの上方にあるキャップ絶縁膜４ｂ及び６ｂとゲート電極１３Ｂとの界面部分に接続されている。
【００２９】
以上のような構造を有する半導体デバイス５０は、第１の拡散層９がソース及びドレインの一方として機能し、第２の拡散層１８がソース及びドレインの他方として機能する。また、ゲート電極１３Ａは、ゲート電極１３Ｂを通じてゲートコンタクト２１ｃに接続され、さらに配線層２２に接続されている。チャネル領域は下部シリコンピラー５Ａｂの縦方向に位置しており、ゲート絶縁膜１１Ａを介したゲート電極１３Ａからの電界によって制御される。
【００３０】
以上説明したように、本実施形態の半導体デバイス５０によれば、上部シリコンピラー５Ａａの側面に、保護絶縁膜６ａとキャップ絶縁膜６ｂで構成されたサイドウォールマスク６がリング状に設けられている。またサイドウォールマスク６の上部におけるリング内を充填するように第２の拡散層１８が設けられている。そして、サイドウォールマスク６の一部表面に設けられたゲート電極１３Ａは、キャップ絶縁膜６ｂとゲート絶縁膜１１Ａで挟まれた領域で保護絶縁膜６ａと接していることから、ゲート電極１３Ａと第２の拡散層１８は短絡することなく完全に絶縁されているので、半導体デバイス５０の動作を安定させることができる。
【００３１】
次に、本実施形態による半導体デバイス５０の製造方法について詳細に説明する。
図２〜図２３は、本実施形態による半導体デバイス５０の製造方法を説明するための工程図である。これらの図においては、断面図と適宜平面図を示し、さらに必要に応じて部分拡大断面図を示す。
【００３２】
図２に示すように、半導体デバイス５０の製造では、まず半導体基板１としてシリコン基板（以下、単に「基板１」と称す）を用意し、この基板１上にＳＴＩ２を形成することにより、ＳＴＩ２に囲まれた活性領域３を形成する。実際の基板１には多数の活性領域が形成されるが、図２には１つの活性領域のみを示している。特に限定されるものではないが、本実施形態の活性領域３は図２（ｂ）の平面図に示すように矩形状の平面構造を有している。
【００３３】
ＳＴＩ２の形成では、基板１の主面に約２７０ｎｍの深さを有する溝をドライエッチング法により形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン窒化膜をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、基板１上の不要なシリコン窒化膜をＣＭＰ（Chemical Mechanical Polishing）により除去して、シリコン窒化膜を溝の内部にのみ残すことにより、ＳＴＩ２が形成される。
【００３４】
次に、図３に示すように、基板１の全面にシリコン酸化膜である保護絶縁膜４ａ及びシリコン窒化膜であるキャップ絶縁膜４ｂを形成する。特に限定されるものではないが、保護絶縁膜４ａ及びキャップ絶縁膜４ｂはＣＶＤ法で形成することができ、保護絶縁膜４ａの膜厚は約１０ｎｍ、キャップ絶縁膜４ｂの膜厚は約１２０ｎｍとすることができる。本明細書においては、保護絶縁膜４ａ及びキャップ絶縁膜４ｂの積層膜を単に「ハードマスク４」と呼ぶことがある。ハードマスク４は、エッチング時のマスク膜として機能するものである。
【００３５】
次に、図４に示すように、フォトリソグラフィとドライエッチング法によってハードマスク４をパターニングすることにより、上部シリコンピラー５Ａａ、５Ｂａを形成すべき領域と活性領域３よりも外側の領域にあるハードマスク４を残して、それ以外のハードマスク４を除去する。なお、活性領域３内に不要なシリコンピラーが形成されないよう、ＳＴＩ２を覆うハードマスク４のエッジは、活性領域３の外周よりもやや外側に位置させることが好ましい。より好ましくは、後述する２回目のシリコンドライエッチングに際して、ＳＴＩ２側壁のキャップ絶縁膜６ｂが活性領域３内にはみ出さない程度に活性領域外周から後退させることが望ましい。なお、上部シリコンピラー５Ａａ、５Ｂａを形成すべき領域のハードマスク４をそれぞれ第１のマスク４Ａ、第２のマスク４Ｂという。
【００３６】
次に、図５に示すように、パターニングされたハードマスク４をエッチングマスクに用いて、活性領域３の露出面をドライエッチング法により約５０ｎｍまで掘り下げる。ここで、図５（ａ）は断面図、図５（ｂ）は平面図である。このエッチング工程により、活性領域３の露出面に凹部が形成され、掘り下げられなかった部分は基板１の主面に対してほぼ垂直で高さＨ１が約５０ｎｍとなった上部シリコンピラー５Ａａ、５Ｂａとなる。また、上部シリコンピラー５Ａａは第１の幅Ｗ１を有するように形成され、上部シリコンピラー５Ｂａは第３の幅Ｗ３を有するように形成される。ここでは、Ｗ１は約４０ｎｍ、Ｗ３は約７０ｎｍとすることができる。なお、図５（ｂ）の平面図に示すように、紙面垂直方向の幅はほぼ同じであり、ほぼＷ１の幅である。ここでは、活性領域３内に１つの縦型ＭＯＳトランジスタとなる上部シリコンピラー５Ａａと１つのダミーピラーとなる上部シリコンピラー５Ｂａを形成しているが、これに限定されず、上部シリコンピラー５Ａａを複数設けても良い。例えば、ダミーピラーとなる上部シリコンピラー５Ｂａを中央に設け、その両側に縦型ＭＯＳトランジスタとなる上部シリコンピラー５Ａａを設けても良い。また、ダミーピラーをＳＴＩ２に接するように設けても良い。さらに、ＳＴＩ２に近接してシリコンピラー５Ａを形成する場合には、ダミーピラーを省略することも可能である。また、シリコンピラー５Ａ，５Ｂの形状は、例示する平面形状が矩形の場合に限定されず、円形（楕円形を含む）や６角形や８角形等の多角形状であっても良く、シリコンピラー５Ａ，５Ｂとで矩形と円形等を組み合わせても良い。なお、シリコンピラー５の各幅Ｗ１〜Ｗ４は、長軸（又は長径）の幅を示す。このように、上部シリコンピラー５Ａａ、５Ｂａは同時に形成されており、上部シリコンピラー５Ａａ、５Ｂａの上方に残存するのは、キャップ絶縁膜４ｂとなる。ここで、ハードマスク４で覆われていないＳＴＩ２も、ドライエッチング法によって、活性領域３の露出面と同じ深さまで掘り下げる。なお、特に限定されるものではないが、活性領域３とＳＴＩ２の掘り下げは、夫々に最適なエッチングガスを用いて、個別にドライエッチングを行うことが好ましい。
【００３７】
次に、図６に示すように、上部シリコンピラー５Ａａ、５Ｂａの内壁面にサイドウォールマスク６を形成する。サイドウォールマスク６は、シリコン基板１の全面にシリコン酸化膜である保護絶縁膜６ａ及びシリコン窒化膜であるキャップ絶縁膜６ｂを形成した後、これをエッチバックすることにより形成することができる。保護絶縁膜６ａは熱酸化法によりまたキャップ絶縁膜６ｂはＣＶＤ法で形成することができ、特に限定されるものではないが、保護絶縁膜６ａの膜厚は約１０ｎｍ、キャップ絶縁膜６ｂの膜厚は約１５ｎｍとすることができる。保護絶縁膜６ａを形成することで、上部シリコンピラー５Ａａのシリコン部分の幅は前記Ｗ１より狭くなり、約３０ｎｍとなり、上部シリコンピラー５Ｂａのシリコン部分の幅は前記Ｗ３より狭くなり、約６０ｎｍとなる。また、上部シリコンピラー５Ａａ，５Ｂａの高さも約５ｎｍ増加し、Ｈ１’は約５５ｎｍとなる。このようにして、保護絶縁膜６ａの厚さｔ１が約１０ｎｍであるので、上部シリコンピラー５Ａａ、５Ｂａの上面からキャップ絶縁膜６ｂの底面までの距離Ｌ２が約４５ｎｍとなったサイドウォールマスク６で、上部シリコンピラー５Ａａ、５Ｂａが覆われている。本明細書においては、保護絶縁膜６ａ及びキャップ絶縁膜６ｂの積層膜を単に「サイドウォールマスク６」と呼ぶことがある。なお、活性領域３の外周面（ＳＴＩ側壁）にもキャップ絶縁膜６ｂが形成されるが、これもサイドウォールマスク６として機能する。なお、キャップ絶縁膜６ｂはシリコン窒化膜に代えてシリコン酸窒化膜で形成しても良い。シリコン窒化膜をシリコン酸窒化膜に交換することは保護絶縁膜６ｂに限定されず、ＳＴＩ２，キャップ絶縁膜４ｂについても適用可能である。
【００３８】
次に、図７に示すように、ハードマスク４とサイドウォールマスク６をエッチングマスクに用いて、活性領域３の露出面を２回目のシリコンドライエッチングにより約１００ｎｍまで掘り下げる。このドライエッチング工程により、活性領域３の露出面に凹部が形成され、掘り下げられなかった部分はシリコン基板の主面に対してほぼ垂直で高さＨ２が約１００ｎｍとなった下部シリコンピラー５Ａｂ、５Ｂｂとなる。また、下部シリコンピラー５Ａｂは第２の幅Ｗ２を有するように形成され、下部シリコンピラー５Ｂｂは第４の幅Ｗ４を有するように形成される。ここでは、Ｗ２は約８０ｎｍ、Ｗ４は約１１０ｎｍとなる。また、下部シリコンピラー５Ａｂ、５Ｂｂの平面形状は、上部シリコンピラー５Ａａ、５Ｂａの相似形となる。このように、下部シリコンピラー５Ａｂ、５Ｂｂは同時に形成することができる。シリコンピラー５は、半導体基板の法線方向に形成された幅の異なる２段の「下部シリコンピラー５ｂ」と「上部シリコンピラー５ａ」で構成されており、その総高さは、約１５５ｎｍとなる。また、図中の破線部で示したように、下部シリコンピラー５ｂの上面部と上部シリコンピラー５ａの側面部で構成される段差を「第１の段差」と称する。
【００３９】
次に、図８に示すように、下部シリコンピラー５Ａｂ、５Ｂｂの側面にサイドウォール絶縁膜７を形成する。サイドウォール絶縁膜７は、ハードマスク４、サイドウォールマスク６を残したまま、活性領域３の露出面を熱酸化により保護（不図示）した後、ＣＶＤ法によるシリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることにより形成することができる。これにより、活性領域３の内周面（ＳＴＩ側壁）と、下部シリコンピラー５Ａｂ、５Ｂｂの側面全面とキャップ絶縁膜６ｂの側面の一部がサイドウォール絶縁膜７に覆われた状態となる。
【００４０】
次に、図９に示すように、活性領域３の露出面となっている活性領域３の底面にシリコン酸化膜である絶縁膜８を熱酸化により形成する。このとき、下部シリコンピラー５Ａｂ、５Ｂｂの側面は、サイドウォール絶縁膜7によって覆われているので熱酸化されることはない。特に限定されるものではないが、例えば、絶縁膜８の膜厚は約４０ｎｍとすることができる。
【００４１】
次に、図１０に示すように、シリコンピラー５の下部周辺に第１の拡散層９を形成する。第１の拡散層９は、活性領域３の表面に形成された絶縁膜８を介して、シリコン基板１中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。
【００４２】
次に、図１１に示すように、サイドウォール絶縁膜７をウェットエッチングにより除去する。これにより、活性領域３の底面に形成された絶縁膜８並びに下部シリコンピラー５Ａｂ、５Ｂｂの側面が露出した状態となる。上部シリコンピラー５Ａａ、５Ｂａは、ハードマスク４及びサイドウォールマスク６で覆われたままである。ここで、キャップ絶縁膜４ｂ、６ｂの一部も除去されるが、ウェットエッチング時間を制御することにより、キャップ絶縁膜６ｂを１０ｎｍ程度の膜厚で残留させることができる。
【００４３】
次に、図１２に示すように、下部シリコンピラー５Ａｂ、５Ｂｂの側面にゲート絶縁膜を形成する前処理として、下部シリコンピラー５Ａｂ、５Ｂｂの側面に残留している熱酸化膜を等方性エッチングで除去する。この等方性エッチングをウェットエッチングで行う場合を一例にすると、このウェットエッチングで用いる薬液には、シリコン酸化膜とシリコン窒化膜のエッチング速度が異なる（さらに正確には、シリコン窒化膜には作用せずに、シリコン酸化膜だけを除去する）フッ化水素（ＨＦ）が混入されている。このため、上部シリコンピラー５Ａａ、５Ｂａの側面に残留しているサイドウォールマスク６のうち、キャップ絶縁膜６ｂは除去されずに、保護絶縁膜６ａの一部が除去されて、空洞が生じることになる。さらに詳細に述べると、フッ化水素とフッ化アンモニウム（ＮＨ４Ｆ）と水（Ｈ２Ｏ）を夫々１.６％、３９％、５９％とした混合薬液によるシリコン酸化膜のエッチングレートは約２０ｎｍ／分である。この薬液を用いて、熱酸化膜が残留しないように除去時間を十分長くして９０秒間とすると、図１２（ａ）の破線部を拡大した図１２（ｃ）に示したように、下部シリコンピラー５Ａｂの上面と上部シリコンピラー５Ａａの側面部の一部まで保護絶縁膜６ａが除去された空洞１０Ａが形成されて、その大きさは奥行きＸ１が２５ｎｍ、高さＹ１が約２０ｎｍとなる。この空洞１０Ａが形成されることによって、保護絶縁膜６ａは膜減りするものの、保護絶縁膜４ａまでの長さＬ３は約３５ｎｍとして残存する。また、絶縁膜８も約１０ｎｍの膜厚で残存する。逆に、除去時間を熱酸化膜厚に合わせた３０秒間に調整すると、図１２（ｄ）に示したように、下部シリコンピラー５Ａｂの上面の一部まで除去された空洞１０Ｂが形成されて、その奥行きＸ２が約１０ｎｍ、高さＹ２は保護絶縁膜６ａの膜厚と同じく１０ｎｍとなる。この空洞１０Ｂが形成されることによっても、保護絶縁膜６ａは膜減りするが、保護絶縁膜４ａまでの長さＬ４は上部シリコンピラー５Ａａの高さである約５５ｎｍ残存する。シリコンピラー５Ｂについても同様である。
【００４４】
以上のように、本実施形態によると、残存した保護絶縁膜６ａの長さは、空洞１０Ａが形成された場合にＬ３で約３５ｎｍとなっているが、２０ｎｍ以上残存していれば良く、Ｙ１が約２０ｎｍであることから、そのために必要な上部シリコンピラー５Ａａ、５Ｂａの高さは４０ｎｍ以上となる。これは、保護絶縁膜６ｂの膜厚によってもほとんど変化しない。本明細書においては、空洞１０Ａと空洞１０Ｂを合わせて単に「空洞１０」と呼ぶことがある。ここでは、許容される最長時間のウェットエッチングを行っても、保護絶縁膜６ａが全て除去されないように、上部シリコンピラー５Ａａ、５Ｂａの高さが設定されている。なお、ＳＴＩ２の掘り下げ量の設定も同様である。
【００４５】
次に、図１３に示すように、シリコンピラー５の露出面に、ゲート絶縁膜１１Ａ、１１Ｂを同時に形成する。ゲート絶縁膜１１は熱酸化により形成することができ、特に限定されるものではないが、これらの膜厚は約５ｎｍ以下であることが好ましい。なおゲート絶縁膜１１は、膜厚が保護絶縁膜６ａよりも薄く空洞１０を埋められないので、空洞１０はその容積を減少させて残留している。なお、図中の破線部で示したように、保護絶縁膜６ａ（第２の絶縁膜６ａ）とゲート絶縁膜１１（第１の絶縁膜１１）の接触部で構成される段差を「第２の段差」と称する。さらに、上部シリコンピラー５ａ（上部半導体ピラー５ａ）の側面は、ゲート絶縁膜１１（第１の絶縁膜１１）と保護絶縁膜６ａ（第２の絶縁膜６ａ）によって連続的に覆われている。
【００４６】
次に、図１４に示すように、シリコン基板１の全面に導電膜として約３０ｎｍの膜厚Ｔを有するポリシリコン膜１２をＣＶＤ法により形成する。このとき、図１４（ａ）の破線部を拡大した図１４（ｃ）に示すように、ポリシリコン膜１２によって空洞１０Ａは完全に埋め込まれているが、空洞１０Ａの奥行き方向には保護絶縁膜６ａが残留しているので、ポリシリコン膜１２は空洞１０Ａの内部に留まっており、保護絶縁膜４ａと接することは無い。この状況は、図１４（ｄ）に示したように、空洞１０Ｂでも同様である。
【００４７】
次に、図１５に示すように、ポリシリコン膜１２をエッチバックすることにより、ゲート電極１３を形成することができる。これにより、シリコンピラー５Ａの側面がゲート電極１３Ａで覆われた状態となり、シリコンピラー５Ｂの側面がゲート電極１３Ｂで覆われた状態となる。また、ＳＴＩ２の側面にもポリシリコン膜１２が残るが、このポリシリコン膜１２はゲート電極として機能するものではない。また、シリコンピラー５Ａ、５Ｂ間の距離Ｌ１がゲート電極１３の膜厚Ｔの２倍未満に設定されていることから、シリコンピラー５Ａとシリコンピラー５Ｂとの間の隙間に形成されたゲート電極１３Ａ、１３Ｂは、互いに接触した状態となっている。なお、ＳＴＩ２の側面に残存するポリシリコン膜１２がシリコンピラー５Ａに近接している場合、ＳＴＩ２の側面に残存するポリシリコン膜１２がフローティングゲートとして作用する場合もある。このような場合、ダミーピラーとなるシリコンピラー５Ｂのゲート電極１３ＢとＳＴＩ２の側面に残存するポリシリコン膜１２とが接続されるように配置して、電気的に接続することでフローティングゲートとして作用することを防止することもできる。また、ダミーピラーとなるシリコンピラー５Ｂを設けずに、シリコンピラー５ＡをＳＴＩに近接配置して、ゲート電極１３ＡをＳＴＩ２の側面に残存するポリシリコン膜１２と接続するようにしても良い。この場合、後述するゲートコンタクトはＳＴＩ２の上方の任意の位置に設けることができる。縦型ＭＯＳトランジスタのゲート電極１３ＡとＳＴＩ２の側壁ポリシリコン膜１２とが電気的に分離している場合、ＳＴＩ２の側壁のポリシリコン膜１２にフローティング状態となることを阻止する電位を印加する別の電極を設けても良い。
【００４８】
次に、図１６に示すように、シリコン基板１の全面にＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜１４を形成した後、層間絶縁膜１４の表面をＣＭＰ法により研磨して平坦化する。このとき、キャップ絶縁膜４ｂがＣＭＰストッパーとしての役割を果すので、層間絶縁膜１４の膜厚を確実に制御することができる。こうして、活性領域３内は層間絶縁膜１４で埋められた状態となる。
【００４９】
次に、図１７に示すように、シリコン基板１の全面にシリコン酸化膜からなるマスク酸化膜１５を形成する。マスク酸化膜１５はＣＶＤ法により形成することができ、マスク酸化膜１５の膜厚は約２０ｎｍであることが好ましい。次に、シリコンピラー５Ａの上方に形成された第１のマスク４Ａを構成するキャップ絶縁膜４ｂが露出し、シリコンピラー５Ｂの上方の第２のマスク４Ｂを構成するキャップ絶縁膜４ｂが保護されるように、フォトリソグラフィとドライエッチング法によりマスク酸化膜１５をパターニングする。
【００５０】
次に、図１８に示すように、露出したキャップ絶縁膜４ｂを異方性ドライエッチングにより除去することにより、シリコンピラー５Ａの上方に保護絶縁膜４ａを底面とするスルーホール１６が形成される。この時、キャップ絶縁膜６ｂは、上部がテーパー状に形成されており、層間絶縁膜１４で保護されているため、ほとんどエッチングされずに残る。このように、スルーホール１６は、上部シリコンピラー５Ａａを形成する際にマスクとして用いたキャップ絶縁膜４ｂを除去することにより形成されることから、上部シリコンピラー５Ａａに対して自己整合的に形成されることになる。従って、第３の絶縁膜であるキャップ絶縁膜６ｂで囲まれたスルーホール１６の平面形状は、上部シリコンピラー５Ａａの上面形状に等しい。なお、ここでは、ＳＴＩ２上方のキャップ絶縁膜４ｂも除去しているが、ＳＴＩ２上方のキャップ絶縁膜４ｂは残存するようにマスク絶縁膜１５で保護しても良い。
【００５１】
次に、図１９に示すように、シリコンピラー５Ａの上部にＬＤＤ領域１７を形成する。ＬＤＤ領域１７は、シリコンピラー５Ａの上面に形成された保護絶縁膜４ａを介して、シリコン基板１中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。
【００５２】
次に、図２０に示すように、スルーホール１６の底部にある第１のマスク４Ａを構成していた保護絶縁膜４ａをドライエッチング等により除去し開口部を設け、シリコンピラー５Ａの上面を露出させる。そして、スルーホール１６の内部にシリコンエピタキシャル層１８ａを選択的エピタキシャル成長法により形成する。この時、ＳＴＩ２上の保護絶縁膜４ａも除去されるが、キャップ絶縁膜４ｂを残存させた場合には除去されない。また、別途マスクで保護して残存させても良い。
【００５３】
次に、図２１に示すように、シリコンエピタキシャル層１８ａにシリコン基板中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第２の拡散層１８が形成される。これにより、第２の拡散層１８がシリコンピラー５Ａに対して自己整合的に形成されることになる。なお、ここでは保護絶縁膜６ａが残留しているので、ゲート電極１３Ａが第２の拡散層１８と短絡することは無い。
【００５４】
次に、図２２に示すように、シリコン基板１の全面にＣＶＤ法によってシリコン酸化膜である層間絶縁膜１９を形成した後、層間絶縁膜１９の表面をＣＭＰ法により研磨して平坦化する。次に、フォトリソグラフィとドライエッチング法によるパターニングを行って、第１乃至第３のコンタクトホール２０ａ乃至２０ｃを形成する。第１のコンタクトホール２０ａは、シリコンピラー５Ａの隣に設けられた活性領域３内の空き領域に形成され、層間絶縁膜１９及び１４と絶縁膜８を貫通して、第１の拡散層９まで達している。第２のコンタクトホール２０ｂは、シリコンピラー５Ａの直上に形成され、層間絶縁膜１９を貫通して第２の拡散層１８まで達している。第３のコンタクトホール２０ｃは、シリコンピラー５Ｂの直上ではないが、シリコンピラー５Ｂの上方に形成され、層間絶縁膜１９を貫通してゲート電極１３Ｂまで達している。
【００５５】
次に、図２３に示すように、第１乃至第３のコンタクトホール２０ａ乃至２０ｃ内にポリシリコンを埋め込むことにより、第１乃至第３のコンタクトプラグ２１ａ乃至２１ｃを形成する。第１のコンタクトプラグ（第１の拡散層コンタクト）２１ａは第１の拡散層９に接続され、第２のコンタクトプラグ（第２の拡散層コンタクト）２１ｂは第２の拡散層１８に接続され、第３のコンタクトプラブ（ゲートコンタクト）はゲート電極１３Ｂに接続される。なお図２３（ｂ）は図２３（ａ）のＹＹ部における略透視平面図である。
【００５６】
最後に、第１乃至第３のコンタクトプラグ２１ａ乃至２１ｃの上端部に配線層２２を形成することにより、図１に示した本実施形態の半導体デバイス５０が完成する。
【００５７】
以上説明したように、本実施形態の半導体デバイス５０の製造方法によれば、ゲート絶縁膜１１を形成する前処理で、シリコンピラー５の側面に形成した熱酸化膜を等方性エッチングであるウェットエッチングで除去した際に、サイドウォールマスク６を構成する保護絶縁膜６ａが一部溶解して除去される。保護絶縁膜６ａの一部溶解で生じた空洞１０には、ゲート電極１３が充填されるが、残留した保護絶縁膜６ａは、その後の工程で形成される第２の拡散層１８を覆っているので、ゲート電極１３と第２の拡散層１８を短絡させることなく、電気的な絶縁性を十分に確保することができる。
【００５８】
図２４は、本発明の好ましい他の実施形態による半導体デバイス６０を示す略断面図である。
【００５９】
図２４に示したように、本実施形態の半導体デバイス６０は縦型ＭＯＳトランジスタを用いたＤＲＡＭセルであり、セルトランジスタとなる縦型ＭＯＳトランジスタの上方にはキャパシタ３１が形成されている。セルトランジスタの構造は、図１に示した半導体デバイス５０の縦型ＭＯＳトランジスタの構造と同様である。
【００６０】
キャパシタ３１は、シリンダ型の下部電極３２と、基準電位配線３６に接続された円柱型の上部電極３３と、下部電極３２と上部電極３３との間に設けられた容量絶縁膜３４によって構成されている。下部電極３２は層間絶縁膜３５を貫通するシリンダホール内に形成されており、ストレージノードコンタクト３７を介して第２の拡散層１８に接続されている。また、配線層のうち、第１の拡散層９に接続される部分はビットライン３８として用いられ、ゲート電極１３Ｂに接続される部分はワードライン３９として用いられる。
【００６１】
このように、本実施形態の半導体デバイス６０によれば、縦型ＭＯＳトランジスタを用いた非常に小型なＤＲＡＭセルの電気的な絶縁を十分に確保して、短絡の発生を防止することで、その動作を安定させることができる。
【００６２】
なお、ＤＲＡＭのセルトランジスタを一つの素子分離された領域に複数形成する場合、セルトランジスタのそれぞれのキャパシタに印加する基準電位をそれぞれ制御することで、それぞれのセルトランジスタを個別に制御することが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６４】
１ シリコン基板
２ ＳＴＩ
３ 活性領域
４ ハードマスク
４ａ 保護絶縁膜（第４の絶縁膜）
４ｂ キャップ絶縁膜（第５の絶縁膜）
４Ａ 第１のマスク
４Ｂ 第２のマスク
５ シリコンピラー
５Ａ シリコンピラー
５Ａａ 上部シリコンピラー
５Ａｂ 下部シリコンピラー
５Ｂ シリコンピラー（ダミーピラー）
５Ｂａ 上部シリコンピラー
５Ｂｂ 下部シリコンピラー
６ サイドウォールマスク
６ａ 保護絶縁膜（第２の絶縁膜）
６ｂ キャップ絶縁膜（第３の絶縁膜）
７ サイドウォール絶縁膜
８ 絶縁膜
９ 第１の拡散層（下部導電層）
１０ 空洞
１１ ゲート絶縁膜（第１の絶縁膜）
１２ ポリシリコン膜
１３ ゲート電極（導電膜）
１４ 層間絶縁膜
１５ マスク酸化膜
１６ スルーホール
１７ ＬＤＤ領域
１８ 第２の拡散層（上部導電層）
１８ａ シリコンエピタキシャル層
１９ 層間絶縁膜
２０ａ〜２０ｃ 第１〜第３のコンタクトホール
２１ａ 第１のコンタクトプラグ（第１の拡散層コンタクト）
２１ｂ 第２のコンタクトプラグ（第２の拡散層コンタクト）
２１ｃ 第３のコンタクトプラグ（ゲートコンタクト）
２２ 配線層
３１ キャパシタ
３２ 下部電極
３３ 上部電極
３４ 容量絶縁膜
３５ 層間絶縁膜
３６ 基準電位配線
３７ ストレージノードコンタクト
３８ ビットライン
３９ ワードライン
５０、６０ 半導体デバイス
【特許請求の範囲】
【請求項１】
半導体基板の法線方向の上部と下部に導電層を有する縦型ＭＯＳトランジスタを有する半導体デバイスであって、
前記縦型ＭＯＳトランジスタは、
半導体基板上面に第１の幅を有する上部と、前記第１の幅より大きい第２の幅を有する下部を有する第１の段差の形成された半導体ピラーと、
前記下部半導体ピラーの側面と前記第１の段差の少なくとも一部の上面に設けられた第１の絶縁膜と、
前記上部半導体ピラーの少なくとも一部の側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜上から前記半導体ピラーの上面より上方に延在する第３の絶縁膜とを備えており、
前記半導体ピラーの側面は、前記第１及び前記第２の絶縁膜によって連続的に覆われている半導体デバイス。
【請求項２】
前記第２の絶縁膜と前記第３の絶縁膜は互いに異なる材料で構成されている請求項１に記載の半導体デバイス。
【請求項３】
前記第２の絶縁膜がシリコン酸化膜であり、前記第３の絶縁膜がシリコン窒化膜あるいはシリコン酸窒化膜である請求項２に記載の半導体デバイス。
【請求項４】
前記第２の絶縁膜が前記第１の絶縁膜よりも厚い請求項１乃至３のいずれかに記載の半導体デバイス。
【請求項５】
さらに、前記第１の絶縁膜全面と前記第３の絶縁膜の少なくとも一部を覆い、前記第２の絶縁膜と前記第１の絶縁膜との接続部に形成される第２の段差を充填するように設けられた導電膜を備えている請求項４に記載の半導体デバイス。
【請求項６】
前記半導体ピラーの上面に前記上部導電層を備えており、
前記上部導電層と前記導電膜とが、少なくとも前記第２及び第３の絶縁膜によって絶縁されている請求項５に記載の半導体デバイス。
【請求項７】
前記第３の絶縁膜の一部は前記第２の絶縁膜を介して前記上部半導体ピラーと接しており、前記第３の絶縁膜の底部は前記第１の絶縁膜と前記導電膜を介して前記下部半導体ピラーと接している請求項５又は６に記載の半導体デバイス。
【請求項８】
前記第１の絶縁膜がゲート絶縁膜であり、前記導電膜がゲート電極である請求項５乃至７のいずれかに記載の半導体デバイス。
【請求項９】
前記縦型ＭＯＳトランジスタを構成する半導体ピラーと隣接しているダミーピラーを備えており、
前記ダミーピラーは、
半導体基板上面に第３の幅を有する上部と、前記第３の幅より大きい第４の幅を有する下部を備えた第１の段差の形成された半導体ピラーと、
前記第４の幅を有する下部半導体ピラーの側面と前記第１の段差の少なくとも一部の上面に設けられた前記第１の絶縁膜と、
前記第３の幅を有する上部半導体ピラーの少なくとも一部の側面に設けられた前記第２の絶縁膜と、
前記第２の絶縁膜上から前記第３の幅を有する上部半導体ピラー上面より上方に延在する前記第３の絶縁膜と、
前記第３の幅を有する上部半導体ピラー上面に前記第３の幅を有する上部半導体ピラーの水平断面と同形状の水平断面を有する第４及び第５の絶縁膜を
を備えており、
前記ダミーピラーの側面は、前記第１及び前記第２の絶縁膜によって連続的に覆われており、
前記ダミーピラーの前記第１の絶縁膜全面と前記第３の絶縁膜の少なくとも一部を覆い、前記第２の絶縁膜と前記第１の絶縁膜との接続部に形成される第２の段差を充填するように設けられた導電膜と縦型ＭＯＳトランジスタを構成する半導体ピラーに設けられた前記導電膜とが接続されている請求項５乃至８のいずれかに記載の半導体デバイス。
【請求項１０】
前記ダミーピラー上部の第３の幅は縦型ＭＯＳトランジスタを構成する半導体ピラー上部の第１の幅より広く、前記ダミーピラー下部の第４の幅は縦型ＭＯＳトランジスタを構成する半導体ピラー下部の第２の幅より広い請求項９に記載の半導体デバイス。
【請求項１１】
前記導電膜が縦型ＭＯＳトランジスタを構成する半導体ピラーにおけるゲート電極であり、該ゲート電極に、前記ダミーピラー上方に形成さたコンタクトが前記ダミーピラーに設けられた導電膜を介して電気的に接続されている請求項９又は１０に記載の半導体デバイス。
【請求項１２】
前記縦型ＭＯＳトランジスタの上部導電層に電気的に接続されるキャパシタを有する請求項１乃至１１のいずれかに記載の半導体デバイス。
【請求項１３】
半導体基板の法線方向の上部と下部に導電層を有する縦型ＭＯＳトランジスタを有する半導体デバイスの製造方法であって、
半導体基板上にマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を法線方向にエッチングして、前記縦型ＭＯＳトランジスタを構成する第１の幅を有する上部半導体ピラーを形成する工程と、
前記上部半導体ピラーの側面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記マスク膜の側面を覆うように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をマスクとして前記上部半導体ピラーの下方に前記第１の幅より大きい第２の幅を有する、前記縦型ＭＯＳトランジスタを構成する下部半導体ピラーを形成する工程と、
前記下部半導体ピラーの側面を覆い、前記第３の絶縁膜上に延在するサイドウォール絶縁膜を形成する工程と、
前記半導体基板の露出面に熱酸化膜を形成する工程と、
前記熱酸化膜を介して半導体基板に下部導電層となる第１の拡散層用の不純物を注入する工程と
前記サイドウォール絶縁膜を除去し、前記下部半導体ピラー側面を露出する等方性エッチングを行う工程と、
前記下部半導体ピラーの露出面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜と前記第３の絶縁膜上に導電膜を形成する工程と、
を備えている半導体デバイスの製造方法。
【請求項１４】
前記下部半導体ピラー側面を露出するための等方性エッチングに際して、前記第３の絶縁膜は前記第２の絶縁膜よりもエッチング速度が遅い材料である請求項１３に記載の半導体デバイスの製造方法。
【請求項１５】
前記第２の絶縁膜がシリコン酸化膜であり、前記第３の絶縁膜がシリコン窒化膜あるいはシリコン酸窒化膜である請求項１３又は１４に記載の半導体デバイスの製造方法。
【請求項１６】
前記第１の絶縁膜と前記第３の絶縁膜上に導電膜を形成する工程の後、前記マスク膜の高さまで層間絶縁膜を形成する工程と、
前記縦型ＭＯＳトランジスタを構成する上部半導体ピラー上の前記マスク膜を除去する工程と、
露出した前記上部半導体ピラーの上面に上部導電層となる半導体層を形成する工程と、
前記半導体層に不純物を注入して第２の拡散層を形成する工程と
をさらに有する請求項１３乃至１５のいずれかに記載の半導体デバイスの製造方法。
【請求項１７】
前記半導体基板上にマスク膜を形成する工程は、縦型ＭＯＳトランジスタを構成する第１の幅を有する上部半導体ピラーを形成する第１のマスクと、第１のマスク膜に隣接して第３の幅を有する第２のマスクを形成し、前記上部半導体ピラーを形成する工程において、ダミーピラーとなる第３の幅を有する上部半導体ピラーを同時に形成する請求項１３乃至１６のいずれかに記載の半導体デバイスの製造方法。
【請求項１８】
前記第３の幅は前記第１の幅より大きい請求項１７に記載の半導体デバイスの製造方法。
【請求項１９】
前記ダミーピラーとなる第３の幅を有する上部半導体ピラーの側面に、縦型ＭＯＳトランジスタを構成する第１の幅を有する上部半導体ピラーと同時に第２の絶縁膜及び第３の絶縁膜を形成し、前記第３の絶縁膜をマスクとして前記ダミーピラーとなる第３の幅を有する上部半導体ピラーの下方に前記第３の幅より大きい第４の幅を有する下部半導体ピラーを形成する請求項１７又は１８に記載の半導体デバイスの製造方法。
【請求項２０】
縦型ＭＯＳトランジスタを構成する第２の幅を有する下部半導体ピラーと前記ダミーピラーとなる第４の幅を有する下部半導体ピラーの側面に前記第１の絶縁膜を介して設けられる導電膜が少なくとも接続されるように前記第２の幅を有する下部半導体ピラーと前記第４の幅を有する下部半導体ピラーが配置されており、前記導電膜がゲート電極であり、該ゲート電極に接続されるコンタクトを前記ダミーピラー上方に形成する工程を有する請求項１７乃至１９のいずれかに記載の半導体デバイスの製造方法。
【請求項１】
半導体基板の法線方向の上部と下部に導電層を有する縦型ＭＯＳトランジスタを有する半導体デバイスであって、
前記縦型ＭＯＳトランジスタは、
半導体基板上面に第１の幅を有する上部と、前記第１の幅より大きい第２の幅を有する下部を有する第１の段差の形成された半導体ピラーと、
前記下部半導体ピラーの側面と前記第１の段差の少なくとも一部の上面に設けられた第１の絶縁膜と、
前記上部半導体ピラーの少なくとも一部の側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜上から前記半導体ピラーの上面より上方に延在する第３の絶縁膜とを備えており、
前記半導体ピラーの側面は、前記第１及び前記第２の絶縁膜によって連続的に覆われている半導体デバイス。
【請求項２】
前記第２の絶縁膜と前記第３の絶縁膜は互いに異なる材料で構成されている請求項１に記載の半導体デバイス。
【請求項３】
前記第２の絶縁膜がシリコン酸化膜であり、前記第３の絶縁膜がシリコン窒化膜あるいはシリコン酸窒化膜である請求項２に記載の半導体デバイス。
【請求項４】
前記第２の絶縁膜が前記第１の絶縁膜よりも厚い請求項１乃至３のいずれかに記載の半導体デバイス。
【請求項５】
さらに、前記第１の絶縁膜全面と前記第３の絶縁膜の少なくとも一部を覆い、前記第２の絶縁膜と前記第１の絶縁膜との接続部に形成される第２の段差を充填するように設けられた導電膜を備えている請求項４に記載の半導体デバイス。
【請求項６】
前記半導体ピラーの上面に前記上部導電層を備えており、
前記上部導電層と前記導電膜とが、少なくとも前記第２及び第３の絶縁膜によって絶縁されている請求項５に記載の半導体デバイス。
【請求項７】
前記第３の絶縁膜の一部は前記第２の絶縁膜を介して前記上部半導体ピラーと接しており、前記第３の絶縁膜の底部は前記第１の絶縁膜と前記導電膜を介して前記下部半導体ピラーと接している請求項５又は６に記載の半導体デバイス。
【請求項８】
前記第１の絶縁膜がゲート絶縁膜であり、前記導電膜がゲート電極である請求項５乃至７のいずれかに記載の半導体デバイス。
【請求項９】
前記縦型ＭＯＳトランジスタを構成する半導体ピラーと隣接しているダミーピラーを備えており、
前記ダミーピラーは、
半導体基板上面に第３の幅を有する上部と、前記第３の幅より大きい第４の幅を有する下部を備えた第１の段差の形成された半導体ピラーと、
前記第４の幅を有する下部半導体ピラーの側面と前記第１の段差の少なくとも一部の上面に設けられた前記第１の絶縁膜と、
前記第３の幅を有する上部半導体ピラーの少なくとも一部の側面に設けられた前記第２の絶縁膜と、
前記第２の絶縁膜上から前記第３の幅を有する上部半導体ピラー上面より上方に延在する前記第３の絶縁膜と、
前記第３の幅を有する上部半導体ピラー上面に前記第３の幅を有する上部半導体ピラーの水平断面と同形状の水平断面を有する第４及び第５の絶縁膜を
を備えており、
前記ダミーピラーの側面は、前記第１及び前記第２の絶縁膜によって連続的に覆われており、
前記ダミーピラーの前記第１の絶縁膜全面と前記第３の絶縁膜の少なくとも一部を覆い、前記第２の絶縁膜と前記第１の絶縁膜との接続部に形成される第２の段差を充填するように設けられた導電膜と縦型ＭＯＳトランジスタを構成する半導体ピラーに設けられた前記導電膜とが接続されている請求項５乃至８のいずれかに記載の半導体デバイス。
【請求項１０】
前記ダミーピラー上部の第３の幅は縦型ＭＯＳトランジスタを構成する半導体ピラー上部の第１の幅より広く、前記ダミーピラー下部の第４の幅は縦型ＭＯＳトランジスタを構成する半導体ピラー下部の第２の幅より広い請求項９に記載の半導体デバイス。
【請求項１１】
前記導電膜が縦型ＭＯＳトランジスタを構成する半導体ピラーにおけるゲート電極であり、該ゲート電極に、前記ダミーピラー上方に形成さたコンタクトが前記ダミーピラーに設けられた導電膜を介して電気的に接続されている請求項９又は１０に記載の半導体デバイス。
【請求項１２】
前記縦型ＭＯＳトランジスタの上部導電層に電気的に接続されるキャパシタを有する請求項１乃至１１のいずれかに記載の半導体デバイス。
【請求項１３】
半導体基板の法線方向の上部と下部に導電層を有する縦型ＭＯＳトランジスタを有する半導体デバイスの製造方法であって、
半導体基板上にマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を法線方向にエッチングして、前記縦型ＭＯＳトランジスタを構成する第１の幅を有する上部半導体ピラーを形成する工程と、
前記上部半導体ピラーの側面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜及び前記マスク膜の側面を覆うように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をマスクとして前記上部半導体ピラーの下方に前記第１の幅より大きい第２の幅を有する、前記縦型ＭＯＳトランジスタを構成する下部半導体ピラーを形成する工程と、
前記下部半導体ピラーの側面を覆い、前記第３の絶縁膜上に延在するサイドウォール絶縁膜を形成する工程と、
前記半導体基板の露出面に熱酸化膜を形成する工程と、
前記熱酸化膜を介して半導体基板に下部導電層となる第１の拡散層用の不純物を注入する工程と
前記サイドウォール絶縁膜を除去し、前記下部半導体ピラー側面を露出する等方性エッチングを行う工程と、
前記下部半導体ピラーの露出面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜と前記第３の絶縁膜上に導電膜を形成する工程と、
を備えている半導体デバイスの製造方法。
【請求項１４】
前記下部半導体ピラー側面を露出するための等方性エッチングに際して、前記第３の絶縁膜は前記第２の絶縁膜よりもエッチング速度が遅い材料である請求項１３に記載の半導体デバイスの製造方法。
【請求項１５】
前記第２の絶縁膜がシリコン酸化膜であり、前記第３の絶縁膜がシリコン窒化膜あるいはシリコン酸窒化膜である請求項１３又は１４に記載の半導体デバイスの製造方法。
【請求項１６】
前記第１の絶縁膜と前記第３の絶縁膜上に導電膜を形成する工程の後、前記マスク膜の高さまで層間絶縁膜を形成する工程と、
前記縦型ＭＯＳトランジスタを構成する上部半導体ピラー上の前記マスク膜を除去する工程と、
露出した前記上部半導体ピラーの上面に上部導電層となる半導体層を形成する工程と、
前記半導体層に不純物を注入して第２の拡散層を形成する工程と
をさらに有する請求項１３乃至１５のいずれかに記載の半導体デバイスの製造方法。
【請求項１７】
前記半導体基板上にマスク膜を形成する工程は、縦型ＭＯＳトランジスタを構成する第１の幅を有する上部半導体ピラーを形成する第１のマスクと、第１のマスク膜に隣接して第３の幅を有する第２のマスクを形成し、前記上部半導体ピラーを形成する工程において、ダミーピラーとなる第３の幅を有する上部半導体ピラーを同時に形成する請求項１３乃至１６のいずれかに記載の半導体デバイスの製造方法。
【請求項１８】
前記第３の幅は前記第１の幅より大きい請求項１７に記載の半導体デバイスの製造方法。
【請求項１９】
前記ダミーピラーとなる第３の幅を有する上部半導体ピラーの側面に、縦型ＭＯＳトランジスタを構成する第１の幅を有する上部半導体ピラーと同時に第２の絶縁膜及び第３の絶縁膜を形成し、前記第３の絶縁膜をマスクとして前記ダミーピラーとなる第３の幅を有する上部半導体ピラーの下方に前記第３の幅より大きい第４の幅を有する下部半導体ピラーを形成する請求項１７又は１８に記載の半導体デバイスの製造方法。
【請求項２０】
縦型ＭＯＳトランジスタを構成する第２の幅を有する下部半導体ピラーと前記ダミーピラーとなる第４の幅を有する下部半導体ピラーの側面に前記第１の絶縁膜を介して設けられる導電膜が少なくとも接続されるように前記第２の幅を有する下部半導体ピラーと前記第４の幅を有する下部半導体ピラーが配置されており、前記導電膜がゲート電極であり、該ゲート電極に接続されるコンタクトを前記ダミーピラー上方に形成する工程を有する請求項１７乃至１９のいずれかに記載の半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１２−５４３３４（Ｐ２０１２−５４３３４Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１０−１９４４４８（Ｐ２０１０−１９４４４８）
【出願日】平成２２年８月３１日（２０１０．８．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２２年８月３１日（２０１０．８．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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