半導体装置の製造方法
【課題】容量コンタクトパッドと容量コンタクトプラグが一体となった構造を形成する。これにより、従来は２回、必要だったフォトリソグラフィ工程を１回に削減して、製造コストを低減する。
【解決手段】半導体装置の製造方法では、層間絶縁膜上に、開口を有するマスクパターンを形成する。このマスクパターンを用いて、層間絶縁膜をエッチングすることにより、開口の下の層間絶縁膜内に容量コンタクトホールを形成する。湿式エッチングにより、マスクパターン内の開口を大きくした後、開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する。この後、容量コンタクトパッド上にキャパシタを形成する。
【解決手段】半導体装置の製造方法では、層間絶縁膜上に、開口を有するマスクパターンを形成する。このマスクパターンを用いて、層間絶縁膜をエッチングすることにより、開口の下の層間絶縁膜内に容量コンタクトホールを形成する。湿式エッチングにより、マスクパターン内の開口を大きくした後、開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する。この後、容量コンタクトパッド上にキャパシタを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、選択素子としてのＭＯＳトランジスタと、記憶素子としてのキャパシタによって構成されている。ＭＯＳトランジスタのソース及びドレイン領域の一方と、キャパシタの電極（下部電極）とはコンタクトプラグを介して電気的に接続される。キャパシタの下部電極とコンタクトプラグの間には容量コンタクトパッド（ランディングパッド）として導体層を配置する技術が知られている（特許文献１）。
【０００３】
このような容量コンタクトパッドを配置することにより、キャパシタの底面積拡大による静電容量の増加や容量コンタクトプラグとの接合抵抗の低減の効果が得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−８０００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の容量コンタクトパッドの形成方法では、先に層間絶縁膜内に埋め込んだ容量コンタクトプラグを形成していた。その後に、容量コンタクトパッド用の導体層の堆積とパターニングを行うことで、容量コンタクトプラグの上面に接触する容量コンタクトパッドが形成されていた。このため、導体層のパターニングに際して、フォトリソグラフィ技術を用いてパターニング用のマスクを形成する必要があり、製造コストが上昇していた。
【課題を解決するための手段】
【０００６】
一実施形態は、
層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、開口を有するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記層間絶縁膜をエッチングすることにより、前記開口の下の層間絶縁膜内に容量コンタクトホールを形成する工程と、
湿式エッチングにより、前記マスクパターン内の開口を大きくする工程と、
前記容量コンタクトホール及び大きくした開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００７】
容量コンタクトパッドと容量コンタクトプラグが一体となった構造を形成することができる。このため、製造に際して従来は２回、必要だったフォトリソグラフィ工程を１回に削減することができる。この結果、製造コストを低減することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の半導体装置の一例を表す上面図である。
【図２】本発明の半導体装置の一例を表す断面図である。
【図３】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図４】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図５】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図６】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図７】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図９】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１０】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１１】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１２】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【発明を実施するための形態】
【０００９】
本発明の実施例を、図面を参照して説明する。
図１は、本実施例の半導体装置に係るＤＲＡＭのメモリセル部の平面構造を示す概念図であり、簡略化のためにメモリセルを構成する一部の要素のみを示している。図１の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした平面図に、活性領域Ｋとビット配線６とを透過的に示している。
【００１０】
図２は、図１のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。メモリセル部は図２に示すように、ＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに複数のコンタクトプラグを介して接続されたキャパシタＣａとから概略構成されている。
【００１１】
図１、図２において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。
【００１２】
本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。本実施例では、図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置され、６Ｆ２型メモリセルのレイアウトを形成している。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒのソース及びドレイン領域として機能する。ソース及びドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。なお、活性領域Ｋの形状や整列方向は、図１の配置に限定されるべきものではない。
【００１３】
図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数、配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図２に示されるゲート電極５を含むように構成されている。
【００１４】
本実施例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
【００１５】
図２の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース及びドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００１６】
また、図２に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール５ｂが形成されている。ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成され、ゲート電極５の上面を保護している。
【００１７】
不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００１８】
図２に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタクト部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等の金属膜を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００１９】
ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトパッド１１が形成されている。容量コンタクトパッド１１の下層部分は容量コンタクトプラグとして機能する。容量コンタクトパッド１１は、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。容量コンタクトパッド１１の上層部分の側面は窒化シリコン膜（Ｓｉ3Ｎ4）からなるマスク膜１０で覆われている。容量コンタクトパッド１１はチタン及び窒化チタンの積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン等の金属膜を積層して形成されている。
【００２０】
容量コンタクトパッド１１の上面を覆うように、第３の層間絶縁膜１２が形成されている。第３の層間絶縁膜１２を貫通して、容量コンタクトパッド１１と接続するようにキャパシタ素子Ｃａが形成されている。キャパシタ素子Ｃａは下部電極１３と上部電極１５の間に容量絶縁膜１４を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１１と接触している。
【００２１】
本実施例では、下部電極１３の内側面を用いたシリンダー型の電極を有するキャパシタＣａが形成されている。キャパシタＣａ上には第４の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。
【００２２】
次に、本実施形態の半導体装置の製造方法について、図３〜図１２を参照して説明する。図３〜図１１は、メモリセル部（図１）のＡ−Ａ’線に対応する断面模式図である。
【００２３】
図３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳトランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとして異方性エッチングすることによって形成する。
【００２４】
次に、図４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜や、ＨｆＳｉＯ膜等のＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００２５】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びホスフィン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極５に形成される。
【００２６】
次に、ゲート電極５を構成することになる金属膜上に、ＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード配線Ｗ（図１）として機能する。
【００２７】
次に、図５に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００２８】
次に、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、プラズマＣＶＤ法により酸化シリコン等のゲート層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。この後に、図６に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成したゲート層間絶縁膜を除去する。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。
【００２９】
この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
【００３０】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００３１】
次に、図７に示したように、第１の層間絶縁膜４に対して、図１の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成する。
【００３２】
次に、図８に示したように、第２の層間絶縁膜７上に２００ｎｍ程度の膜厚の窒化シリコン膜をＣＶＤ法で堆積して、マスク膜１０を形成する。フォトリソグラフィ技術とドライエッチングを用いて、図１の基板コンタクト部２０５ｂ、２０５ｃの位置のマスク膜１０に開口を形成することにより、開口を有するマスクパターンを形成する。開口を形成したマスクパターン１０をハードマスクとして用いてドライエッチングを行うことで、容量コンタクトホール７Ａを形成する。容量コンタクトホール７Ａは、第１の層間絶縁膜４と第２の層間絶縁膜７を貫通するように形成される。容量コンタクトホール７Ａの底部では基板コンタクトプラグ９の上面が露出する。
【００３３】
次に、湿式エッチングを行い、マスクパターンを構成するマスク膜１０を選択的にエッチングして容量コンタクト開口部７Ｂを形成する。湿式エッチングの薬液としては、１５０℃〜１７０℃に加熱したリン酸水溶液（Ｈ3ＰＯ4とＨ2Ｏの混合溶液）を例示できる。例えば、リン酸を８６重量％で含有した水溶液を１６０℃に加熱して薬液として用いれば、１分間で約５ｎｍの膜厚の窒化シリコン膜（マスク膜）を除去できる。リン酸水溶液にさらに硝酸（ＨＮＯ3）を添加したものを薬液として用いてもよい。
【００３４】
湿式エッチングに際しては、マスク膜１０（窒化シリコン膜）のエッチングは等方的に進行し、酸化シリコン膜からなる第１および第２の層間絶縁膜４、７はエッチングされないので、容量コンタクトホール７Ａのサイズ（外径）はそのままで、マスクパターン１０内の開口を大きくすることができる。この結果、マスクパターン１０の開口幅のみを拡大して容量コンタクト開口部７Ｂを形成することができる。
【００３５】
容量コンタクトホール７Ａおよび容量コンタクト開口部７Ｂの位置関係を平面図として図１２に示す（ビット配線の記載は省略）。容量コンタクト開口部７Ｂは容量コンタクトホール７Ａを中心に等方的にエッチングが進行して、同心円状に形成される。湿式エッチングに際しては隣接する容量コンタクト開口部７Ｂどうしが短絡しないように、エッチング時間を制御する。また、湿式エッチングの際にはマスク膜１０の上面もエッチングされて膜厚が減少するため、湿式エッチング後にマスク膜が残存するような膜厚でマスク膜を形成しておく。また、容量コンタクトホール７Ａの底部で、ゲート電極上部の絶縁膜５ｃやサイドウォール５ｂが露出している場合には、そこでもエッチングが進行するため、あらかじめゲート電極上部の絶縁膜５ｃの膜厚が湿式エッチング後にも残存するように形成しておく。容量コンタクトホール７Ａをドライエッチングで形成する際に、テーパー形状となるように形成して、容量コンタクトホール７Ａの底部のサイズが基板コンタクトプラグ９の上面のサイズよりも小さくなるように設定してもよい。または、容量コンタクトホール７Ａを形成する際のマスクサイズが基板コンタクトプラグ９の上面サイズよりも小さくなるようにしてもよい。
【００３６】
次に、図１０に示したように、容量コンタクト開口部７Ｂおよび容量コンタクトホール７Ａの内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトパッド１１を形成する。容量コンタクトパッド１１の下層部分（容量コンタクトホール７Ａの内部）はコンタクトプラグとして機能する。
【００３７】
本実施例では、従来の容量コンタクトパッドと容量コンタクトプラグが一体となった構造として形成することができる。また、容量コンタクト開口部７Ｂは湿式エッチングによるマスク膜１０の開口サイズ拡大によって形成するため、フォトリソグラフィ技術を用いる必要がない。すなわち、従来の製造方法では、容量コンタクトプラグ用のホールの形成と、容量コンタクトパッドのパターニングのため２回のフォトリソグラフィ工程（露光・現像工程）が必要であったのに対し、本実施例では１回のフォトリソグラフィ工程で容量コンタクトパッドと容量コンタクトプラグを形成することが可能となる。
【００３８】
次に、図１１に示したように、酸化シリコン等で第３の層間絶縁膜１２を、例えば２μｍの厚さで堆積する。引き続き、キャパシタを形成する位置に開口１２Ａを異方性ドライエッチングにて形成し、容量コンタクトパッド１１の表面を露出させる。開口１２Ａを形成後に、キャパシタの下部電極１３を形成する。まず、図１１に示したように、開口１２Ａの内部を完全には充填しない膜厚で窒化チタンを堆積する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
【００３９】
次に、図２に示したように、開口１２Ａの内部にのみ窒化チタンが残存するようにドライエッチングを行う。この際に、開口１２Ａの内部をフォトレジスト膜等で充填して開口１２Ａの底部の窒化チタン膜を保護した状態でドライエッチングを行ってもよい。これによりシリンダー形状の下部電極１３が形成される。
【００４０】
引き続き、下部電極１３の側壁表面を覆うように、容量絶縁膜１４を形成する。容量絶縁膜１４としては例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）や、それらの積層体等の高誘電体膜を使用できる。
【００４１】
次に、図２に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜１４を挟むことにより、キャパシタＣａが形成される。この後、酸化シリコン等で第４の層間絶縁膜２０を形成する。メモリセル部では、キャパシタＣａの上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭのメモリセル部が完成する。
【００４２】
以上、説明した実施例では、円筒状の下部電極と、下部電極の内壁面上に順に設けられた容量絶縁膜及び上部電極とを有する、シリンダー型電極のキャパシタを形成したが、他の電極構造のキャパシタ（クラウン型またはピラー型）を形成する場合にも本発明は適用可能である。例えば、円筒状の下部電極と、下部電極の内壁面及び外壁面上に順に容量絶縁膜及び上部電極とを設けることにより、クラウン型のキャパシタを形成することができる。
【符号の説明】
【００４３】
１ 半導体基板
２ 溝パターン
３ 素子分離領域
４、７、１２、２０ 層間絶縁膜
４Ａ ビット線コンタクトプラグ
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ 絶縁膜
６ ビット配線
７Ａ 容量コンタクトホール
７Ｂ 容量コンタクト開口部
８ 不純物拡散層
９ 基板コンタクトプラグ
１０ マスク膜
１１ 容量コンタクトパッド
１２Ａ 開口
１３ 下部電極
１４ 容量絶縁膜
１５ 上部電極
２１ 配線層
２２ 表面保護膜
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
Ｃａ キャパシタ
Ｋ 活性領域
Ｔｒ ＭＯＳトランジスタ
Ｗ ワード線
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、選択素子としてのＭＯＳトランジスタと、記憶素子としてのキャパシタによって構成されている。ＭＯＳトランジスタのソース及びドレイン領域の一方と、キャパシタの電極（下部電極）とはコンタクトプラグを介して電気的に接続される。キャパシタの下部電極とコンタクトプラグの間には容量コンタクトパッド（ランディングパッド）として導体層を配置する技術が知られている（特許文献１）。
【０００３】
このような容量コンタクトパッドを配置することにより、キャパシタの底面積拡大による静電容量の増加や容量コンタクトプラグとの接合抵抗の低減の効果が得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−８０００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の容量コンタクトパッドの形成方法では、先に層間絶縁膜内に埋め込んだ容量コンタクトプラグを形成していた。その後に、容量コンタクトパッド用の導体層の堆積とパターニングを行うことで、容量コンタクトプラグの上面に接触する容量コンタクトパッドが形成されていた。このため、導体層のパターニングに際して、フォトリソグラフィ技術を用いてパターニング用のマスクを形成する必要があり、製造コストが上昇していた。
【課題を解決するための手段】
【０００６】
一実施形態は、
層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、開口を有するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記層間絶縁膜をエッチングすることにより、前記開口の下の層間絶縁膜内に容量コンタクトホールを形成する工程と、
湿式エッチングにより、前記マスクパターン内の開口を大きくする工程と、
前記容量コンタクトホール及び大きくした開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００７】
容量コンタクトパッドと容量コンタクトプラグが一体となった構造を形成することができる。このため、製造に際して従来は２回、必要だったフォトリソグラフィ工程を１回に削減することができる。この結果、製造コストを低減することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の半導体装置の一例を表す上面図である。
【図２】本発明の半導体装置の一例を表す断面図である。
【図３】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図４】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図５】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図６】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図７】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図８】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図９】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１０】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１１】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【図１２】本発明の半導体装置の製造方法の一例の一工程を表す図である。
【発明を実施するための形態】
【０００９】
本発明の実施例を、図面を参照して説明する。
図１は、本実施例の半導体装置に係るＤＲＡＭのメモリセル部の平面構造を示す概念図であり、簡略化のためにメモリセルを構成する一部の要素のみを示している。図１の右手側は、後述する、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした平面図に、活性領域Ｋとビット配線６とを透過的に示している。
【００１０】
図２は、図１のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。メモリセル部は図２に示すように、ＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに複数のコンタクトプラグを介して接続されたキャパシタＣａとから概略構成されている。
【００１１】
図１、図２において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。
【００１２】
本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。本実施例では、図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置され、６Ｆ２型メモリセルのレイアウトを形成している。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒのソース及びドレイン領域として機能する。ソース及びドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。なお、活性領域Ｋの形状や整列方向は、図１の配置に限定されるべきものではない。
【００１３】
図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数、配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図２に示されるゲート電極５を含むように構成されている。
【００１４】
本実施例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
【００１５】
図２の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース及びドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００１６】
また、図２に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール５ｂが形成されている。ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成され、ゲート電極５の上面を保護している。
【００１７】
不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
【００１８】
図２に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタクト部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等の金属膜を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００１９】
ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトパッド１１が形成されている。容量コンタクトパッド１１の下層部分は容量コンタクトプラグとして機能する。容量コンタクトパッド１１は、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。容量コンタクトパッド１１の上層部分の側面は窒化シリコン膜（Ｓｉ3Ｎ4）からなるマスク膜１０で覆われている。容量コンタクトパッド１１はチタン及び窒化チタンの積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン等の金属膜を積層して形成されている。
【００２０】
容量コンタクトパッド１１の上面を覆うように、第３の層間絶縁膜１２が形成されている。第３の層間絶縁膜１２を貫通して、容量コンタクトパッド１１と接続するようにキャパシタ素子Ｃａが形成されている。キャパシタ素子Ｃａは下部電極１３と上部電極１５の間に容量絶縁膜１４を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１１と接触している。
【００２１】
本実施例では、下部電極１３の内側面を用いたシリンダー型の電極を有するキャパシタＣａが形成されている。キャパシタＣａ上には第４の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。
【００２２】
次に、本実施形態の半導体装置の製造方法について、図３〜図１２を参照して説明する。図３〜図１１は、メモリセル部（図１）のＡ−Ａ’線に対応する断面模式図である。
【００２３】
図３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳトランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとして異方性エッチングすることによって形成する。
【００２４】
次に、図４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜や、ＨｆＳｉＯ膜等のＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００２５】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びホスフィン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極５に形成される。
【００２６】
次に、ゲート電極５を構成することになる金属膜上に、ＣＶＤ法により、窒化シリコンからなる絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード配線Ｗ（図１）として機能する。
【００２７】
次に、図５に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００２８】
次に、ゲート電極上の絶縁膜５ｃ及び側面の絶縁膜５ｂを覆うように、プラズマＣＶＤ法により酸化シリコン等のゲート層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、表面の研磨を行う。表面の研磨はゲート電極上の絶縁膜５ｃの上面が露出した時点で停止する。この後に、図６に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成したゲート層間絶縁膜を除去する。開口は窒化シリコンで形成されている絶縁膜５ｃ、５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。
【００２９】
この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法にて研磨を行い、絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
【００３０】
この後に、ＣＶＤ法により、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
【００３１】
次に、図７に示したように、第１の層間絶縁膜４に対して、図１の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成する。
【００３２】
次に、図８に示したように、第２の層間絶縁膜７上に２００ｎｍ程度の膜厚の窒化シリコン膜をＣＶＤ法で堆積して、マスク膜１０を形成する。フォトリソグラフィ技術とドライエッチングを用いて、図１の基板コンタクト部２０５ｂ、２０５ｃの位置のマスク膜１０に開口を形成することにより、開口を有するマスクパターンを形成する。開口を形成したマスクパターン１０をハードマスクとして用いてドライエッチングを行うことで、容量コンタクトホール７Ａを形成する。容量コンタクトホール７Ａは、第１の層間絶縁膜４と第２の層間絶縁膜７を貫通するように形成される。容量コンタクトホール７Ａの底部では基板コンタクトプラグ９の上面が露出する。
【００３３】
次に、湿式エッチングを行い、マスクパターンを構成するマスク膜１０を選択的にエッチングして容量コンタクト開口部７Ｂを形成する。湿式エッチングの薬液としては、１５０℃〜１７０℃に加熱したリン酸水溶液（Ｈ3ＰＯ4とＨ2Ｏの混合溶液）を例示できる。例えば、リン酸を８６重量％で含有した水溶液を１６０℃に加熱して薬液として用いれば、１分間で約５ｎｍの膜厚の窒化シリコン膜（マスク膜）を除去できる。リン酸水溶液にさらに硝酸（ＨＮＯ3）を添加したものを薬液として用いてもよい。
【００３４】
湿式エッチングに際しては、マスク膜１０（窒化シリコン膜）のエッチングは等方的に進行し、酸化シリコン膜からなる第１および第２の層間絶縁膜４、７はエッチングされないので、容量コンタクトホール７Ａのサイズ（外径）はそのままで、マスクパターン１０内の開口を大きくすることができる。この結果、マスクパターン１０の開口幅のみを拡大して容量コンタクト開口部７Ｂを形成することができる。
【００３５】
容量コンタクトホール７Ａおよび容量コンタクト開口部７Ｂの位置関係を平面図として図１２に示す（ビット配線の記載は省略）。容量コンタクト開口部７Ｂは容量コンタクトホール７Ａを中心に等方的にエッチングが進行して、同心円状に形成される。湿式エッチングに際しては隣接する容量コンタクト開口部７Ｂどうしが短絡しないように、エッチング時間を制御する。また、湿式エッチングの際にはマスク膜１０の上面もエッチングされて膜厚が減少するため、湿式エッチング後にマスク膜が残存するような膜厚でマスク膜を形成しておく。また、容量コンタクトホール７Ａの底部で、ゲート電極上部の絶縁膜５ｃやサイドウォール５ｂが露出している場合には、そこでもエッチングが進行するため、あらかじめゲート電極上部の絶縁膜５ｃの膜厚が湿式エッチング後にも残存するように形成しておく。容量コンタクトホール７Ａをドライエッチングで形成する際に、テーパー形状となるように形成して、容量コンタクトホール７Ａの底部のサイズが基板コンタクトプラグ９の上面のサイズよりも小さくなるように設定してもよい。または、容量コンタクトホール７Ａを形成する際のマスクサイズが基板コンタクトプラグ９の上面サイズよりも小さくなるようにしてもよい。
【００３６】
次に、図１０に示したように、容量コンタクト開口部７Ｂおよび容量コンタクトホール７Ａの内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトパッド１１を形成する。容量コンタクトパッド１１の下層部分（容量コンタクトホール７Ａの内部）はコンタクトプラグとして機能する。
【００３７】
本実施例では、従来の容量コンタクトパッドと容量コンタクトプラグが一体となった構造として形成することができる。また、容量コンタクト開口部７Ｂは湿式エッチングによるマスク膜１０の開口サイズ拡大によって形成するため、フォトリソグラフィ技術を用いる必要がない。すなわち、従来の製造方法では、容量コンタクトプラグ用のホールの形成と、容量コンタクトパッドのパターニングのため２回のフォトリソグラフィ工程（露光・現像工程）が必要であったのに対し、本実施例では１回のフォトリソグラフィ工程で容量コンタクトパッドと容量コンタクトプラグを形成することが可能となる。
【００３８】
次に、図１１に示したように、酸化シリコン等で第３の層間絶縁膜１２を、例えば２μｍの厚さで堆積する。引き続き、キャパシタを形成する位置に開口１２Ａを異方性ドライエッチングにて形成し、容量コンタクトパッド１１の表面を露出させる。開口１２Ａを形成後に、キャパシタの下部電極１３を形成する。まず、図１１に示したように、開口１２Ａの内部を完全には充填しない膜厚で窒化チタンを堆積する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
【００３９】
次に、図２に示したように、開口１２Ａの内部にのみ窒化チタンが残存するようにドライエッチングを行う。この際に、開口１２Ａの内部をフォトレジスト膜等で充填して開口１２Ａの底部の窒化チタン膜を保護した状態でドライエッチングを行ってもよい。これによりシリンダー形状の下部電極１３が形成される。
【００４０】
引き続き、下部電極１３の側壁表面を覆うように、容量絶縁膜１４を形成する。容量絶縁膜１４としては例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）や、それらの積層体等の高誘電体膜を使用できる。
【００４１】
次に、図２に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜１４を挟むことにより、キャパシタＣａが形成される。この後、酸化シリコン等で第４の層間絶縁膜２０を形成する。メモリセル部では、キャパシタＣａの上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭのメモリセル部が完成する。
【００４２】
以上、説明した実施例では、円筒状の下部電極と、下部電極の内壁面上に順に設けられた容量絶縁膜及び上部電極とを有する、シリンダー型電極のキャパシタを形成したが、他の電極構造のキャパシタ（クラウン型またはピラー型）を形成する場合にも本発明は適用可能である。例えば、円筒状の下部電極と、下部電極の内壁面及び外壁面上に順に容量絶縁膜及び上部電極とを設けることにより、クラウン型のキャパシタを形成することができる。
【符号の説明】
【００４３】
１ 半導体基板
２ 溝パターン
３ 素子分離領域
４、７、１２、２０ 層間絶縁膜
４Ａ ビット線コンタクトプラグ
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ 絶縁膜
６ ビット配線
７Ａ 容量コンタクトホール
７Ｂ 容量コンタクト開口部
８ 不純物拡散層
９ 基板コンタクトプラグ
１０ マスク膜
１１ 容量コンタクトパッド
１２Ａ 開口
１３ 下部電極
１４ 容量絶縁膜
１５ 上部電極
２１ 配線層
２２ 表面保護膜
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
Ｃａ キャパシタ
Ｋ 活性領域
Ｔｒ ＭＯＳトランジスタ
Ｗ ワード線
【特許請求の範囲】
【請求項１】
層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、開口を有するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記層間絶縁膜をエッチングすることにより、前記開口の下の層間絶縁膜内に容量コンタクトホールを形成する工程と、
湿式エッチングにより、前記マスクパターン内の開口を大きくする工程と、
前記容量コンタクトホール及び大きくした開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記マスクパターンは窒化シリコンからなる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜は酸化シリコンからなる、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
１５０〜１７０℃に加熱した、Ｈ3ＰＯ4を含有する溶液を用いて前記湿式エッチングを行う、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜を形成する工程の前に更に、
ＭＯＳトランジスタを形成する工程を有し、
前記層間絶縁膜を形成する工程において、
前記ＭＯＳトランジスタのソース領域及びドレイン領域の一方に接続された基板コンタクトプラグと、前記ソース領域及びドレイン領域の他方に接続されたビット線とを有する層間絶縁膜を、前記ＭＯＳトランジスタを覆うように形成し、
前記マスクパターンを形成する工程において、
前記基板コンタクトプラグの上方に前記開口が位置するように、前記マスクパターンを形成し、
前記容量コンタクトホールを形成する工程において、
前記基板コンタクトプラグを露出させるように前記容量コンタクトホールを形成する、請求項１〜４の何れか1項に記載の半導体装置の製造方法。
【請求項６】
前記基板コンタクトプラグは、不純物を含有する多結晶シリコンからなる、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記キャパシタは、円筒状の下部電極と、前記下部電極の内壁面上に順に設けられた容量絶縁膜及び上部電極とを有する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタは、円筒状の下部電極と、前記下部電極の内壁面及び外壁面上に順に設けられた容量絶縁膜及び上部電極とを有する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項１】
層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、開口を有するマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記層間絶縁膜をエッチングすることにより、前記開口の下の層間絶縁膜内に容量コンタクトホールを形成する工程と、
湿式エッチングにより、前記マスクパターン内の開口を大きくする工程と、
前記容量コンタクトホール及び大きくした開口内に導電材料を埋め込むことにより、それぞれ容量コンタクトプラグ及び容量コンタクトパッドを形成する工程と、
前記容量コンタクトパッド上にキャパシタを形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記マスクパターンは窒化シリコンからなる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜は酸化シリコンからなる、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
１５０〜１７０℃に加熱した、Ｈ3ＰＯ4を含有する溶液を用いて前記湿式エッチングを行う、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜を形成する工程の前に更に、
ＭＯＳトランジスタを形成する工程を有し、
前記層間絶縁膜を形成する工程において、
前記ＭＯＳトランジスタのソース領域及びドレイン領域の一方に接続された基板コンタクトプラグと、前記ソース領域及びドレイン領域の他方に接続されたビット線とを有する層間絶縁膜を、前記ＭＯＳトランジスタを覆うように形成し、
前記マスクパターンを形成する工程において、
前記基板コンタクトプラグの上方に前記開口が位置するように、前記マスクパターンを形成し、
前記容量コンタクトホールを形成する工程において、
前記基板コンタクトプラグを露出させるように前記容量コンタクトホールを形成する、請求項１〜４の何れか1項に記載の半導体装置の製造方法。
【請求項６】
前記基板コンタクトプラグは、不純物を含有する多結晶シリコンからなる、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記キャパシタは、円筒状の下部電極と、前記下部電極の内壁面上に順に設けられた容量絶縁膜及び上部電極とを有する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記キャパシタは、円筒状の下部電極と、前記下部電極の内壁面及び外壁面上に順に設けられた容量絶縁膜及び上部電極とを有する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−６９７７８（Ｐ２０１２−６９７７８Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１３９０８（Ｐ２０１０−２１３９０８）
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２４日（２０１０．９．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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