ルチル結晶構造を備えた酸化チタン膜の製造方法
【課題】高温のアニールを必要とせずに、誘電率の高いルチル結晶構造の酸化チタン膜を形成する。
【解決手段】非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成し、３００℃以上の温度でアニールして結晶化することでルチル結晶構造を有する酸化チタン膜が得られる。
【解決手段】非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成し、３００℃以上の温度でアニールして結晶化することでルチル結晶構造を有する酸化チタン膜が得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はルチル結晶構造を備えた酸化チタン（ＴｉＯ２）膜を形成する方法に関し、特に７００℃以下の温度で形成でき、キャパシタ用絶縁膜としてリーク電流特性にも優れた膜を形成する方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ素子等の半導体装置の微細化に伴い、高い誘電率のキャパシタ用絶縁膜（容量絶縁膜）が求められている。
【０００３】
高い誘電率を備えたキャパシタ用絶縁材料として、ＴｉＯ２を挙げることができる。ＴｉＯ２には、良く知られた結晶構造としてアナターゼ型とルチル型の２種類が存在している。アナターゼ結晶は低温で形成されやすい低温相で、比誘電率が４０弱程度と低い。一方、ルチル結晶は通常高温で形成される高温相で、比誘電率が８０以上と高く、特にキャパシタ用絶縁材料として使用した場合、高容量のキャパシタが製造可能である。
【０００４】
ＴｉＯ２膜はスパッタやＣＶＤ（Chemical Vapor Deposition；化学気相蒸着）、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法等、様々な方法で形成できる。半導体素子に用いる場合には、微細化の観点から現在ＡＬＤ法が主流である。
【０００５】
例えば、Gyeong Teak Limらの実験（非特許文献１）では、ＡＬＤ法によりプリカーサＴＤＭＡＴ（テトラキスジメチルアミノチタン）と酸化剤Ｈ２Ｏを用いてシリコン上にＴｉＯ２膜を形成している。ＴｉＯ２膜は成膜直後にはアモルファス状態にあり、アニールをすることによって結晶化している。３００℃以上のアニールでアナターゼ結晶が生じ、７００℃以上になってようやくルチルとアナターゼ結晶が生じ、８００℃以上でルチル結晶が主体の結晶構造となる。しかし、半導体プロセスでは微細化の進展に伴い、トランジスタ等の半導体素子への悪影響を回避するために、高温のアニールを行うことが困難となっている。また、キャパシタへの適用を考慮した場合、高温でのアニールは下部電極、特に汎用される窒化チタン（ＴｉＮ）膜を用いた場合には、電極表面が酸化され、高抵抗化や密着性低下などの問題が生じる。したがって、ルチル結晶を得るためとは言え、上記のような高い温度のアニールは実施できない。
【０００６】
また、特許文献１には、光触媒用にルチル型のＴｉＯ２膜とアナターゼ型のＴｉＯ２膜の積層構造を形成するために、Ａｒイオンビームを照射することでアナターゼ型からルチル型への構造転移温度を低くする技術が開示されている。しかしながら、このような手段によっても、ルチル結晶構造のＴｉＯ２膜を得るためには５００℃以上のアニールが必要であった。また、ＤＲＡＭ素子のキャパシタ等の３次元構造を有する場所にＴｉＯ２膜を形成する場合には、イオン照射で均一にＡｒイオンを導入することも困難であった。
【０００７】
また、特許文献２には、Ｒｕ（ルテニウム）で形成したキャパシタ用下部電極の表面にＲｕＯ２膜を形成することで、４００℃以下の低温でルチル型のＴｉＯ２膜を得る技術が開示されている。しかしながら、下部電極の材料がＲｕに限定されてしまうため、電極の材料を変更して、より高性能なキャパシタを形成することが困難であった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２５４５１９号公報
【特許文献２】特開２００７−１１０１１１号公報
【非特許文献】
【０００９】
【非特許文献１】Thin Solid Films 498 (2006) p254-258
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで本発明者は、できるだけ低温でルチル結晶構造のＴｉＯ２膜が形成でき、３次元構造のキャパシタ等に用いる場合においても、下地の電極形状および電極材料に影響されずに均一なＴｉＯ２膜を容易に形成する方法を鋭意検討した。
【００１１】
ＡＬＤ法を用いてＴｉＯ２膜の成膜実験を行った結果、ＴｉＯ２膜を下部電極に常用される窒化チタン（ＴｉＮ）膜上に直接に成膜する方法では、アナターゼ結晶が生成しやすく、アニール方法を工夫してもルチル結晶のみを有するＴｉＯ２膜を得ることは困難であった。
【課題を解決するための手段】
【００１２】
本発明者らは先に、酸化ジルコニウム（ＺｒＯ２）とＴｉＯ２の積層構造（ＴＺ構造という）を有するキャパシタ用絶縁膜について検討を進めていたが、これらの検討の過程で特定の条件でＺｒＯ２膜上にＴｉＯ２膜を形成すると、ルチル構造のＴｉＯ２膜が高温のアニールを必要とせずに形成できることを見出した。
【００１３】
すなわち、本発明の一実施形態によれば、
非晶質の酸化ジルコニウム膜を形成する工程と、
前記非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
３００℃以上の温度でアニールして、少なくとも前記非晶質の酸化チタン膜を結晶化する工程と
を含むルチル結晶構造を有する酸化チタン膜の形成方法が提供される。
【００１４】
また、本発明の別の実施形態によれば、
キャパシタを含む半導体装置の製造方法であって、
キャパシタ用下部電極上に、非晶質の酸化ジルコニウム膜を形成する工程と、
前記酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
３００℃以上７００℃以下の温度でアニールする工程と、
前記アニール後の酸化チタン膜上にキャパシタの上部電極を形成する工程、
を含む方法が提供される。
【発明の効果】
【００１５】
本発明の一実施形態によれば、従来、低温での形成が困難であったルチル結晶構造を有する酸化チタン膜を容易に製造することが可能となる。
【００１６】
また、下地の酸化ジルコニウム膜の膜厚を最適化することで、リーク電流特性にも優れたキャパシタを有する半導体装置が提供可能となる。
【図面の簡単な説明】
【００１７】
【図１】実験例１において結晶質ＺｒＯ膜上にＴｉＯ膜を形成した時のＸ線回折図である。
【図２】実験例２において、非晶質のＺｒＯ膜上にＴｉＯ膜を形成した時のＸ線回折図である。
【図３】実験例３において、ＺｒＯ膜の膜厚によるＴｉＯ膜の誘電率変化を示すグラフである。
【図４】実験例３において、ＺｒＯ膜の膜厚によるＴｉＯ膜の誘電率変化とリーク電流比との関係を示すグラフである。
【図５】Ａｌドープ層を設けたキャパシタ構造を例示する概略図である。
【図６】本発明の適用例を示す半導体装置の概略断面図である。
【図７】図６のＸ−Ｘで示した位置の平面図である。
【図８−１】図６のキャパシタの製造工程を示す工程断面図である。
【図８−２】図６のキャパシタの製造工程を示す工程断面図である。
【図８−３】図６のキャパシタの製造工程を示す工程断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について具体例を挙げて説明するが、本発明はこれらの例のみに限定されるものではない。
【００１９】
本発明者らは、上記ＴＺ構造について、まず、酸化ジルコニウム（ＺｒＯと記す）膜を主体として酸化チタン（ＴｉＯと記す）膜を保護膜として成膜することを検討していた。この段階では、ＴｉＯ膜はルチル構造とはならず、非晶質であるか結晶化してもアナターゼ構造であった。一旦、アナターゼ構造の結晶が形成されてしまうと、ルチル構造への転換は８００℃以上という極めて高い温度を必要とする。
【００２０】
（実験例１）
まず、キャパシタへの適用を考慮して、基板上に下部電極として厚さ１０ｎｍのＴｉＮ膜を成膜した後、ＺｒＯ膜を形成した。ＺｒＯ膜の形成は、ＡＬＤ法で行い、（１）Ｚｒソースを導入し、ＴｉＮ膜表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出する工程、（３）Ｏ３等の反応ガスでＺｒソースを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。ここでは、厚さ６ｎｍのＺｒＯ膜を形成した。形成されたＺｒＯ膜は結晶質の膜であった。
【００２１】
次に、形成したＺｒＯ膜上にＴｉＯ膜をＡＬＤ法で形成した。ＴｉＯ膜の形成も（１）Ｔｉソースを導入し、ＺｒＯ膜表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＴｉソースを反応室から排出する工程、（３）Ｏ３等の反応ガスでＴｉソースを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。ここでは、厚さ８ｎｍのＴｉＯ膜を形成した。
【００２２】
なお、Ｔｉソース（Ｔｉプリカーサ）として、以下の２つの化合物をそれぞれ用いた。また、ＡＬＤ法における成膜温度は、ＺｒＯ膜及びＴｉＯ膜共に２５０℃で行った。
【００２３】
【表１】
【００２４】
成膜したＴｉＯ膜について、成膜後と６００℃でのアニール後のＸ線回折図を図１に示す。図１において、ＴｉプリカーサとしてＴＩＰＴを用いた場合の成膜後（ａ）と６００℃でのアニール後（ｂ）、ＭＣＰＤＴＭＴを用いた場合の成膜後（ｃ）と６００℃でのアニール後（ｄ）を示す。同結果から分かるように、どちらのＴｉプリカーサを用いた場合でも、２７°付近に現れるルチル結晶構造のピークは確認されず、２５°付近のアナターゼ結晶構造のピークのみが観測された。また、成膜後（ａ及びｃ）にも同ピークが確認されたことから、ＴｉＯ膜は成膜した段階でアナターゼ結晶構造となっていると言える。
【００２５】
（実験例２）
次に、ＺｒＯ膜の膜厚を４ｎｍに変更して実験例１と同様にＺｒＯ膜上にＴｉＯ膜の成膜を行った。同様にＸ線回折を行った結果を図２に示す。なお、アニール温度を２８０℃、３００℃、４００℃、６００℃の４つの条件で実施した。アニールは、酸化性雰囲気中で各温度にて１０分行った。図２において、左側にはＴｉプリカーサとしてＭＣＰＤＴＭＴを用いた場合の成膜後（ｅ）、２８０℃アニール（ｆ）、３００℃アニール（ｇ）、４００℃アニール（ｈ）、６００℃アニール（ｉ）の結果を示し、右側にはＴｉプリカーサとしてＴＩＰＴを用いた場合の成膜後（ｊ）、２８０℃アニール（ｋ）、３００℃アニール（ｌ）、４００℃アニール（ｍ）、６００℃アニール（ｎ）の結果を示す。
【００２６】
ＭＣＰＤＴＭＴを用いた場合の成膜後の結果（ｅ）において、下部電極のＴｉＮのピークのみが観測され、ＺｒＯ２，ＴｉＯ２のピークは確認されないことから、下地のＺｒＯ膜は非晶質であり、成膜されたＴｉＯ膜も非晶質であることが分かる。その後、３００℃以上の温度でのアニールによりルチル結晶構造のピーク（ＴｉＯ２（Ｒ））が観測されている。また、ＺｒＯ膜についても結晶化が進み、ＺｒＯ２ピークが現れている。一方、ＴＩＰＴを用いた場合の成膜後の結果（ｊ）においては、下地のＺｒＯ膜のＺｒＯ２ピークは同様に観測されないが、アナターゼ結晶構造に基づくピーク（ＴｉＯ２（Ａ））が観測されている。一旦、アナターゼ結晶構造となった膜は、その後の６００℃までのアニールではルチル結晶構造へ転換していないことが分かる。
【００２７】
このように、下地ＺｒＯ膜を非晶質状態で形成し、その上に、ＭＣＰＤＴＭＴをＴｉプリカーサとして成膜することで、非晶質のＴｉＯ膜が形成され、これを３００℃以上の温度でアニールすることで、ルチル結晶構造のＴｉＯ膜が形成されることが分かる。
【００２８】
（実験３）
次に、ルチル結晶構造が得られることが確認されたＭＣＰＤＴＭＴによるＴｉＯ膜形成について、下地のＺｒＯ膜の膜厚を変えて、キャパシタの誘電体膜として利用可能かどうかを検証した。実験は、ＴｉＯ膜の膜厚を８ｎｍに固定し、ＺｒＯ膜の膜厚を７ｎｍまで変化させた。生成したＴｉＯ膜（６００℃アニール後）の比誘電率を測定した結果を図３に示す。ＺｒＯ膜の膜厚が０．１から４ｎｍまでは、ルチル相が得られたことで高誘電率のＴｉＯ膜となった。ＺｒＯ膜の膜厚が４ｎｍを超えるとアナターゼ構造となり、比誘電率が低下した。ＴｉＮ膜に直接ＴｉＯ膜を形成した場合（ＺｒＯ膜の膜厚＝０ｎｍ）もアナターゼ構造となって比誘電率が低下している。
【００２９】
次に、ＺｒＯ膜とＴｉＯ膜の合計膜厚を８ｎｍとし、ＴｉＯ膜（６００℃アニール後）の比誘電率とリーク電流比（実リーク値／許容リーク値）＋１．０Ｖを測定した。リーク電流比の測定には、上部電極としてＲｕＯ２膜を形成し、上下電極間に電圧を印加して測定した。結果を図４に示す。ＴｉＯ膜の比誘電率は、図３と同様にＺｒＯ膜の膜厚が０．１〜４ｎｍの範囲で高い結果を示したが、１ｎｍ未満ではリーク電流比が高くなっている。４ｎｍを超え４．５ｎｍまでは、ＴｉＯ膜はアナターゼ相となり、その結果、誘電率が低下している。４．５ｎｍを超えるとＴｉＯ膜の膜厚が減少して３００℃以上のアニールを行っても非晶質のままとなり、比誘電率は２０程度になる。このように、許容リーク値を満たすために、ＺｒＯ膜の膜厚は１ｎｍ以上であることが好ましい。従って、ＺｒＯ膜の膜厚が１〜４ｎｍの範囲で比誘電率に優れ、かつリーク電流特性に優れた膜が得られることが分かった。また、ＴｉＯ膜の膜厚は３．５ｎｍ以上であることで結晶化可能であり、特に４ｎｍ以上であることが好ましい。
【００３０】
実際に、キャパシタに適用する場合、下部電極としては、ＴｉＮを用いることができるが、さらに仕事関数の大きな材料、特に、Ｐｔ，Ｒｕ，ＲｕＯ２などの５．１ｅＶ以上の高い仕事関数を示す材料を用いることができる。本発明において、下部電極としてＴｉＮが使用できることは、３次元構造のキャパシタに適用する場合に特に有利である。一方、ＴｉＯ膜と直接接触する上部電極には、仕事関数の大きな材料を用いることが好ましい。ＴｉＮ膜を形成するとＴｉＯ膜とショットキー接触となり、キャパシタ特性が低下する場合がある。
【００３１】
ＺｒＯ膜の成膜に使用するＺｒソースとしては、従来公知のプリカーサを用いることができる。例えば、テトラキス（エチルメチルアミノ）ジルコニウム（略称ＴＥＭＡＺ）や、本発明に用いるＴｉプリカーサのＭＣＰＤＴＭＴと類似する構造を有するＺｒＣｐ（ＮＭｅ２）３＝シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム（略称「ＣＴＭＡＺ」）やＺｒ（ＭｅＣｐ）（ＮＭｅ２）３＝メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム（略称「ＭＣＴＭＡＺ」）などが挙げられる。
【００３２】
１〜４ｎｍの膜厚に形成されるＺｒＯ膜は非晶質状態で形成され、その後、ＴｉＯ膜の結晶化のアニールに際して同時に結晶化されても良い。膜厚が２ｎｍ以下になると、アニールしても非晶質状態のままであることが多い。
【００３３】
ＴｉＯ膜の成膜時は、ＺｒＯ膜は非晶質状態を維持する必要がある。ＺｒＯ膜の結晶化が進む温度でＴｉＯ膜を形成すると、実験例１に示したようにアナターゼ構造のＴｉＯ膜が生成してしまう。従って、形成するＺｒＯ膜の膜厚にもよるが、ＴｉＯ膜の形成はＺｒＯ膜が結晶化する温度未満であり、３００℃未満、特に２５０℃以下であることが好ましい。
【００３４】
非晶質状態で成膜されたＴｉＯ膜を結晶化するためのアニールは、前記した通り、３００℃以上で行うが、キャパシタの誘電体膜、特に半導体装置のキャパシタ誘電体膜として適用する場合には、７００℃以下であることが好ましく、６００℃以下であることがより好ましい。アニールする際の雰囲気としては、酸化性ガス雰囲気、不活性ガス雰囲気下のいずれでも良いが、酸化性ガス雰囲気下で行うことが好ましい。
【００３５】
キャパシタの誘電体膜として用いる場合に、ＺｒＯ膜やＴｉＯ膜中にアルミニウム（Ａｌ）をドープすることで、リーク電流特性を改善することができる。但し、Ａｌドープを行うと比誘電率が低下するため、その添加量は微量とすることが好ましい。また、ＴｉＯ膜中に添加する場合は、ある程度ＺｒＯ膜上に非ドープのＴｉＯ膜を形成してからＡｌドープを行うことが好ましい。これはＡｌドープを行うと、アナターゼ相が発生しやすくなるためである。
【００３６】
微量のＡｌドープを行う方法として、本発明者らが提案する吸着サイト・ブロッキング原子層堆積法（Adsorption Site Blocking-Atomic Layer Deposition：ASB-ALD）法による方法が有利である。ＡＳＢ−ＡＬＤ法とは、Ａｌプリカーサの吸着サイトを予めＡｌプリカーサと親和性のない官能基を有するＺｒプリカーサまたはＴｉプリカーサでブロックし、その後、Ａｌプリカーサを成膜空間に導入することで、吸着サイトが面内均一性を保った状態で制限され、ＺｒプリカーサまたはＴｉプリカーサ上では、Ａｌプリカーサと親和性のない官能基が存在することで、吸着が起こらず、微量のＡｌドープが可能となる方法である。
【００３７】
Ａｌドープ量が多くなると、Ａｌドープ層によりその上下の結晶層が分断され、いわゆる「サイズ効果」により誘電率が低下することが知られているが、ＡＳＢ−ＡＬＤ法では１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満という微量のＡｌドープが可能となり、サイズ効果を抑制することができる。
【００３８】
このＡＳＢ−ＡＬＤ法に用いるＺｒプリカーサまたはＴｉプリカーサとして、上記のＣＴＭＡＺ、ＭＣＴＭＡＺ及び本発明で使用するＭＣＰＤＴＭＴが好適に使用できる。ＡＳＢ−ＡＬＤ法の工程を簡単に説明すると、（１）上記のＺｒプリカーサまたはＴｉプリカーサを下地表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒプリカーサまたはＴｉプリカーサを反応室から排出する工程、（３）Ａｌプリカーサを導入し、先に吸着させたＺｒプリカーサまたはＴｉプリカーサが吸着していない制限されたサイトにＡｌプリカーサを吸着させる工程、（４）Ｎ２、Ａｒなどのパージガスによって未吸着のＡｌプリカーサを反応室から排出する工程、（５）Ｏ３等の反応ガスで各プリカーサを酸化する工程、（６）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。
【００３９】
なお、膜厚が１〜４ｎｍに制限されたＺｒＯ膜については、既にサイズ効果の影響を受けており、また、膜厚が２ｎｍ以下では非晶質膜状態のままとなることで結晶質の膜よりも比誘電率が低下することから、ＡＳＢ−ＡＬＤ法以外の方法、例えば、ＺｒプリカーサとしてＴＥＭＡＺを用いてＡｌドープを行っても良い。
【００４０】
このように形成するキャパシタの概念図を図５に示す。図５（ａ）では、下部電極１上に非ドープのＺｒＯ膜２と、ＡｌドープＴｉＯ膜３と上部電極４からなる構造である。また、図５（ｂ）では、下部電極１上にＡｌドープＺｒＯ膜５と非ドープＴｉＯ膜６と上部電極４からなる構造である。図５（ｃ）では、下部電極１上にＡｌドープＺｒＯ膜５とＡｌドープＴｉＯ膜３と上部電極４からなる構造である。なお、本発明により形成されるキャパシタ構造としては、これらの例に限定されず、本発明の効果を損なわない範囲で他の層を有していても良い。例えば、下部電極とＺｒＯ膜との間に保護膜として１ｎｍ以下の膜厚の非晶質ＴｉＯ膜を有していても良い。前記したように、薄い膜厚のＴｉＯ膜は、アニールしても結晶化せず、また、誘電率も低いが、結晶化するＺｒＯ膜によるリーク電流の増大を抑える効果を有する。
【００４１】
（立体構造キャパシタへの適用例）
本例では、本発明の方法を用いてアスペクト比２０以上の立体構造のキャパシタに適用した半導体装置について図６〜８を用いて説明する。
【００４２】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図６の断面模式図を用いて説明する。
【００４３】
ｐ型シリコン基板１０１にｎウエル１０２が形成され、その内部に第一のｐウエル１０３が形成されている。また、ｎウエル１０２以外の領域に第二のｐウエル１０４が形成され、素子分離領域１０５で第一のｐウエル１０３と分離されている。第一のｐウエル１０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル１０４は周辺回路領域を各々便宜的に示している。
【００４４】
第一のｐウエル１０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ１０６及び１０７が形成されている。トランジスタ１０６は、ドレイン１０８、ソース１０９とゲート絶縁膜１１０を介してゲート電極１１１で構成されている。ゲート電極１１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ１０７は、ソース１０９を共通としドレイン１１２、ゲート絶縁膜１１０を介してゲート電極１１１で各々構成されている。トランジスタは第一の層間絶縁膜１１３で被覆されている。
【００４５】
ソース１０９に接続するように第一の層間絶縁膜１１３の所定の領域に設けられたコンタクト孔を多結晶シリコン１１４で充填している。多結晶シリコン１１４の表面には、金属シリサイド１１５が設けられている。金属シリサイド１１５に接続するように窒化タングステン及びタングステンからなるビット線１１６が設けられている。ビット線１１６は第二の層間絶縁膜１１９で被覆されている。
【００４６】
トランジスタのドレイン１０８及び１１２に接続するように第一の層間絶縁膜１１３及び第二の層間絶縁膜１１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ１２０が形成されている。シリコンプラグ１２０の上部には金属からなる導体プラグ１２１が設けられている。
【００４７】
導体プラグ１２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜１２２ａ、第四の層間絶縁膜１２２ｂが第二の層間絶縁膜１１９上に積層して設けられる。第四の層間絶縁膜１２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極１２３を形成した後、メモリセル領域の第四の層間絶縁膜１２２ｂは除去されている。誘電体膜１２４が下部電極１２３の内壁及び第四の層間絶縁膜１２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極１２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極１２３の上端部側面の一部には、支持膜１２２ｃが設けられている。支持膜１２２ｃは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜１２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜１２４及び上部電極１２５が設けられている。図６にはＣｐ１とＣｐ２の二つのキャパシタが示されている。下部電極１２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜１２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜１２４及び上部電極１２５の詳細な構成については後述する製造工程で説明する。
【００４８】
一方、第二のｐウエル１０４には周辺回路を構成するトランジスタがソース１０９、ドレイン１１２、ゲート絶縁膜１１０、ゲート電極１１１からなって設けられている。ドレイン１１２に接続するように、第一の層間絶縁膜１１３の所定の領域に設けられたコンタクト孔を金属シリサイド１１６及びタングステン１１７で充填している。タングステン１１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層１１８が設けられている。該第一の配線層１１８の一部は、第二の層間絶縁膜１１９、第三の層間絶縁膜１２２ａ、第四の層間絶縁膜１２２ｂ及び第五の層間絶縁膜１２６を貫通して設けられる金属ビアプラグ１２７を介してアルミニウム又は銅からなる第二の配線層１３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極１２５は、一部の領域で周辺回路領域に引き出し配線１２８として引き出され、第五の層間絶縁膜１２２６の所定の領域に形成された金属プラグ１２９を介して、アルミニウム又は銅からなる第二の配線層１３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【００４９】
図７は、図６の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図７のＹ−Ｙで示した線分領域は、図６のＸ−Ｘ線分領域に相当している。個々の下部電極１２３の外側の全領域を覆う支持膜１２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口１３１が設けられている。個々の下部電極１２３は、その外周の一部がいずれかの開口１３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図７ではキャパシタＣｐ１とＣｐ２が対向する間の領域を中心にして６つの下部電極に跨るように開口１３１が設けられている例を示している。したがって、図６においても、図７に対応してキャパシタＣｐ１の上部、Ｃｐ２の上部、及びＣｐ１とＣｐ２の間の上部には支持膜が設けられていない構成となっている。
【００５０】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【００５１】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図８に、図６に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板１０１上のトランジスタや第一の層間絶縁膜等は省略している。
【００５２】
まず、図８−１に示すように、単結晶シリコンからなる半導体基板１０１上に第二の層間絶縁膜１１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル１２１ａ及びメタル１２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル１２１ａ及びメタル１２１ｂを除去して、導体プラグ１２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜１２２ａ、酸化シリコン膜からなる第四の層間絶縁膜１２２ｂ及び窒化シリコン膜からなる支持膜１２２ｃを全面に積層形成した。
【００５３】
次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜１２２ｃ、第四の層間絶縁膜１２２ｂ及び第三の層間絶縁膜１２２ａにシリンダホール１３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ１２１の上面が露出する。
【００５４】
次に、工程（ｃ）に示すように、シリンダホール１３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜１２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３をソースとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記ソースを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜１２３ａを形成することにより、新たなシリンダホール１３２ａが形成される。ＴｉＮの膜厚はホールの側壁部で実際の膜厚が５ｎｍ〜１５ｎｍになるようにして用いられる。
【００５５】
次に、工程（ｄ）に示すように、シリンダホール１３２ａを埋設するように、シリコン酸化膜などの保護膜１３４を全面に形成した。その後、ＣＭＰ法により支持膜１２２ｃの上面に形成されている保護膜１３４及びＴｉＮ膜１２３ａを除去して下部電極１２３を形成した。
【００５６】
次に、図８−２に示すように、支持膜１２２ｃに開口１３１を形成した（工程（ｅ））。図７の平面図に示したように、開口１３１のパターンは、下部電極の内側に残存している保護膜１３４の一部と、下部電極１２３の一部と、第四の層間絶縁膜１２２ｂの一部とに跨るように形成する。したがって、開口１３１を形成するドライエッチングでは、第四の層間絶縁膜１２２ｂ上に形成されている支持膜１２２ｃの他、保護膜１３４及び下部電極１２３も上端の一部が除去される。
【００５７】
次に、工程（ｆ）に示すように、開口１３１内に露出した第四の層間絶縁膜１２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜１２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜１２２ｂ及び保護膜１３４は全て除去される。溶液エッチングなので開口１３１の直下のみならず、支持膜１２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極１２３と下部電極１２３を支持する支持膜１２２ｃが中空状態で残存し、下部電極１２３表面が露出している。
【００５８】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜１２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜１１９がエッチングされるのを防止している。
【００５９】
次に、工程（ｇ）に示すように、誘電体膜１２４を形成した。誘電体膜１２４は、合計膜厚８ｎｍ、下部電極側から、１〜４ｎｍのＺｒＯ膜、４〜７ｎｍのＡｌドープＴｉＯ膜とした。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜１２４は中空状態で露出している下部電極表面のいずれの部位にも形成される。なお、誘電体膜１２４としては、この例に限定されず、ＡｌドープＺｒＯ膜を下部電極上に形成したもの、あるいはＡｌドープＺｒＯ膜とＡｌドープＴｉＯ膜の積層でも良い。
【００６０】
次に、工程（ｈ）に示すように、第１の上部電極１２５ａとなるＲｕＯ２膜を形成した。膜厚は１０ｎｍとした。
【００６１】
次に、図８−３に示すように、第２の上部電極１２５ｂとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第１の上部電極１２５ａを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレート電極１２５ｃとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【００６２】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）をソースとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。
【００６３】
第２の上部電極１２５ｂとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第３の上部電極１２５ｃとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成することができる。第１の上部電極１２５ａから第３の上部電極１２５ｃまでを併せて、図６の上部電極１２５という。以下、図６に示したように、第五の層間絶縁膜１２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体装置を製造する。
【００６４】
なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、立体構造であっても構造補強が不要な場合には、上記のＢ−ＳｉＧｅの形成工程は不要となる。
【００６５】
ルチル構造のＴｉＯ膜の場合、誘電率を６０〜８０程度まで向上できることから、ＥＯＴはアナターゼ構造のＴｉＯ膜の場合より小さくすることができる。この結果、Ｆ３０ｎｍ以降のＤＲＡＭへの適用が可能となる。
【符号の説明】
【００６６】
１ 下部電極
２ 非ドープＺｒＯ膜
３ ＡｌドープＴｉＯ膜
４ 上部電極
５ ＡｌドープＺｒＯ膜
６ 非ドープＴｉＯ膜
【技術分野】
【０００１】
本発明はルチル結晶構造を備えた酸化チタン（ＴｉＯ２）膜を形成する方法に関し、特に７００℃以下の温度で形成でき、キャパシタ用絶縁膜としてリーク電流特性にも優れた膜を形成する方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ素子等の半導体装置の微細化に伴い、高い誘電率のキャパシタ用絶縁膜（容量絶縁膜）が求められている。
【０００３】
高い誘電率を備えたキャパシタ用絶縁材料として、ＴｉＯ２を挙げることができる。ＴｉＯ２には、良く知られた結晶構造としてアナターゼ型とルチル型の２種類が存在している。アナターゼ結晶は低温で形成されやすい低温相で、比誘電率が４０弱程度と低い。一方、ルチル結晶は通常高温で形成される高温相で、比誘電率が８０以上と高く、特にキャパシタ用絶縁材料として使用した場合、高容量のキャパシタが製造可能である。
【０００４】
ＴｉＯ２膜はスパッタやＣＶＤ（Chemical Vapor Deposition；化学気相蒸着）、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法等、様々な方法で形成できる。半導体素子に用いる場合には、微細化の観点から現在ＡＬＤ法が主流である。
【０００５】
例えば、Gyeong Teak Limらの実験（非特許文献１）では、ＡＬＤ法によりプリカーサＴＤＭＡＴ（テトラキスジメチルアミノチタン）と酸化剤Ｈ２Ｏを用いてシリコン上にＴｉＯ２膜を形成している。ＴｉＯ２膜は成膜直後にはアモルファス状態にあり、アニールをすることによって結晶化している。３００℃以上のアニールでアナターゼ結晶が生じ、７００℃以上になってようやくルチルとアナターゼ結晶が生じ、８００℃以上でルチル結晶が主体の結晶構造となる。しかし、半導体プロセスでは微細化の進展に伴い、トランジスタ等の半導体素子への悪影響を回避するために、高温のアニールを行うことが困難となっている。また、キャパシタへの適用を考慮した場合、高温でのアニールは下部電極、特に汎用される窒化チタン（ＴｉＮ）膜を用いた場合には、電極表面が酸化され、高抵抗化や密着性低下などの問題が生じる。したがって、ルチル結晶を得るためとは言え、上記のような高い温度のアニールは実施できない。
【０００６】
また、特許文献１には、光触媒用にルチル型のＴｉＯ２膜とアナターゼ型のＴｉＯ２膜の積層構造を形成するために、Ａｒイオンビームを照射することでアナターゼ型からルチル型への構造転移温度を低くする技術が開示されている。しかしながら、このような手段によっても、ルチル結晶構造のＴｉＯ２膜を得るためには５００℃以上のアニールが必要であった。また、ＤＲＡＭ素子のキャパシタ等の３次元構造を有する場所にＴｉＯ２膜を形成する場合には、イオン照射で均一にＡｒイオンを導入することも困難であった。
【０００７】
また、特許文献２には、Ｒｕ（ルテニウム）で形成したキャパシタ用下部電極の表面にＲｕＯ２膜を形成することで、４００℃以下の低温でルチル型のＴｉＯ２膜を得る技術が開示されている。しかしながら、下部電極の材料がＲｕに限定されてしまうため、電極の材料を変更して、より高性能なキャパシタを形成することが困難であった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２５４５１９号公報
【特許文献２】特開２００７−１１０１１１号公報
【非特許文献】
【０００９】
【非特許文献１】Thin Solid Films 498 (2006) p254-258
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで本発明者は、できるだけ低温でルチル結晶構造のＴｉＯ２膜が形成でき、３次元構造のキャパシタ等に用いる場合においても、下地の電極形状および電極材料に影響されずに均一なＴｉＯ２膜を容易に形成する方法を鋭意検討した。
【００１１】
ＡＬＤ法を用いてＴｉＯ２膜の成膜実験を行った結果、ＴｉＯ２膜を下部電極に常用される窒化チタン（ＴｉＮ）膜上に直接に成膜する方法では、アナターゼ結晶が生成しやすく、アニール方法を工夫してもルチル結晶のみを有するＴｉＯ２膜を得ることは困難であった。
【課題を解決するための手段】
【００１２】
本発明者らは先に、酸化ジルコニウム（ＺｒＯ２）とＴｉＯ２の積層構造（ＴＺ構造という）を有するキャパシタ用絶縁膜について検討を進めていたが、これらの検討の過程で特定の条件でＺｒＯ２膜上にＴｉＯ２膜を形成すると、ルチル構造のＴｉＯ２膜が高温のアニールを必要とせずに形成できることを見出した。
【００１３】
すなわち、本発明の一実施形態によれば、
非晶質の酸化ジルコニウム膜を形成する工程と、
前記非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
３００℃以上の温度でアニールして、少なくとも前記非晶質の酸化チタン膜を結晶化する工程と
を含むルチル結晶構造を有する酸化チタン膜の形成方法が提供される。
【００１４】
また、本発明の別の実施形態によれば、
キャパシタを含む半導体装置の製造方法であって、
キャパシタ用下部電極上に、非晶質の酸化ジルコニウム膜を形成する工程と、
前記酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
３００℃以上７００℃以下の温度でアニールする工程と、
前記アニール後の酸化チタン膜上にキャパシタの上部電極を形成する工程、
を含む方法が提供される。
【発明の効果】
【００１５】
本発明の一実施形態によれば、従来、低温での形成が困難であったルチル結晶構造を有する酸化チタン膜を容易に製造することが可能となる。
【００１６】
また、下地の酸化ジルコニウム膜の膜厚を最適化することで、リーク電流特性にも優れたキャパシタを有する半導体装置が提供可能となる。
【図面の簡単な説明】
【００１７】
【図１】実験例１において結晶質ＺｒＯ膜上にＴｉＯ膜を形成した時のＸ線回折図である。
【図２】実験例２において、非晶質のＺｒＯ膜上にＴｉＯ膜を形成した時のＸ線回折図である。
【図３】実験例３において、ＺｒＯ膜の膜厚によるＴｉＯ膜の誘電率変化を示すグラフである。
【図４】実験例３において、ＺｒＯ膜の膜厚によるＴｉＯ膜の誘電率変化とリーク電流比との関係を示すグラフである。
【図５】Ａｌドープ層を設けたキャパシタ構造を例示する概略図である。
【図６】本発明の適用例を示す半導体装置の概略断面図である。
【図７】図６のＸ−Ｘで示した位置の平面図である。
【図８−１】図６のキャパシタの製造工程を示す工程断面図である。
【図８−２】図６のキャパシタの製造工程を示す工程断面図である。
【図８−３】図６のキャパシタの製造工程を示す工程断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について具体例を挙げて説明するが、本発明はこれらの例のみに限定されるものではない。
【００１９】
本発明者らは、上記ＴＺ構造について、まず、酸化ジルコニウム（ＺｒＯと記す）膜を主体として酸化チタン（ＴｉＯと記す）膜を保護膜として成膜することを検討していた。この段階では、ＴｉＯ膜はルチル構造とはならず、非晶質であるか結晶化してもアナターゼ構造であった。一旦、アナターゼ構造の結晶が形成されてしまうと、ルチル構造への転換は８００℃以上という極めて高い温度を必要とする。
【００２０】
（実験例１）
まず、キャパシタへの適用を考慮して、基板上に下部電極として厚さ１０ｎｍのＴｉＮ膜を成膜した後、ＺｒＯ膜を形成した。ＺｒＯ膜の形成は、ＡＬＤ法で行い、（１）Ｚｒソースを導入し、ＴｉＮ膜表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒソースを反応室から排出する工程、（３）Ｏ３等の反応ガスでＺｒソースを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。ここでは、厚さ６ｎｍのＺｒＯ膜を形成した。形成されたＺｒＯ膜は結晶質の膜であった。
【００２１】
次に、形成したＺｒＯ膜上にＴｉＯ膜をＡＬＤ法で形成した。ＴｉＯ膜の形成も（１）Ｔｉソースを導入し、ＺｒＯ膜表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＴｉソースを反応室から排出する工程、（３）Ｏ３等の反応ガスでＴｉソースを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。ここでは、厚さ８ｎｍのＴｉＯ膜を形成した。
【００２２】
なお、Ｔｉソース（Ｔｉプリカーサ）として、以下の２つの化合物をそれぞれ用いた。また、ＡＬＤ法における成膜温度は、ＺｒＯ膜及びＴｉＯ膜共に２５０℃で行った。
【００２３】
【表１】
【００２４】
成膜したＴｉＯ膜について、成膜後と６００℃でのアニール後のＸ線回折図を図１に示す。図１において、ＴｉプリカーサとしてＴＩＰＴを用いた場合の成膜後（ａ）と６００℃でのアニール後（ｂ）、ＭＣＰＤＴＭＴを用いた場合の成膜後（ｃ）と６００℃でのアニール後（ｄ）を示す。同結果から分かるように、どちらのＴｉプリカーサを用いた場合でも、２７°付近に現れるルチル結晶構造のピークは確認されず、２５°付近のアナターゼ結晶構造のピークのみが観測された。また、成膜後（ａ及びｃ）にも同ピークが確認されたことから、ＴｉＯ膜は成膜した段階でアナターゼ結晶構造となっていると言える。
【００２５】
（実験例２）
次に、ＺｒＯ膜の膜厚を４ｎｍに変更して実験例１と同様にＺｒＯ膜上にＴｉＯ膜の成膜を行った。同様にＸ線回折を行った結果を図２に示す。なお、アニール温度を２８０℃、３００℃、４００℃、６００℃の４つの条件で実施した。アニールは、酸化性雰囲気中で各温度にて１０分行った。図２において、左側にはＴｉプリカーサとしてＭＣＰＤＴＭＴを用いた場合の成膜後（ｅ）、２８０℃アニール（ｆ）、３００℃アニール（ｇ）、４００℃アニール（ｈ）、６００℃アニール（ｉ）の結果を示し、右側にはＴｉプリカーサとしてＴＩＰＴを用いた場合の成膜後（ｊ）、２８０℃アニール（ｋ）、３００℃アニール（ｌ）、４００℃アニール（ｍ）、６００℃アニール（ｎ）の結果を示す。
【００２６】
ＭＣＰＤＴＭＴを用いた場合の成膜後の結果（ｅ）において、下部電極のＴｉＮのピークのみが観測され、ＺｒＯ２，ＴｉＯ２のピークは確認されないことから、下地のＺｒＯ膜は非晶質であり、成膜されたＴｉＯ膜も非晶質であることが分かる。その後、３００℃以上の温度でのアニールによりルチル結晶構造のピーク（ＴｉＯ２（Ｒ））が観測されている。また、ＺｒＯ膜についても結晶化が進み、ＺｒＯ２ピークが現れている。一方、ＴＩＰＴを用いた場合の成膜後の結果（ｊ）においては、下地のＺｒＯ膜のＺｒＯ２ピークは同様に観測されないが、アナターゼ結晶構造に基づくピーク（ＴｉＯ２（Ａ））が観測されている。一旦、アナターゼ結晶構造となった膜は、その後の６００℃までのアニールではルチル結晶構造へ転換していないことが分かる。
【００２７】
このように、下地ＺｒＯ膜を非晶質状態で形成し、その上に、ＭＣＰＤＴＭＴをＴｉプリカーサとして成膜することで、非晶質のＴｉＯ膜が形成され、これを３００℃以上の温度でアニールすることで、ルチル結晶構造のＴｉＯ膜が形成されることが分かる。
【００２８】
（実験３）
次に、ルチル結晶構造が得られることが確認されたＭＣＰＤＴＭＴによるＴｉＯ膜形成について、下地のＺｒＯ膜の膜厚を変えて、キャパシタの誘電体膜として利用可能かどうかを検証した。実験は、ＴｉＯ膜の膜厚を８ｎｍに固定し、ＺｒＯ膜の膜厚を７ｎｍまで変化させた。生成したＴｉＯ膜（６００℃アニール後）の比誘電率を測定した結果を図３に示す。ＺｒＯ膜の膜厚が０．１から４ｎｍまでは、ルチル相が得られたことで高誘電率のＴｉＯ膜となった。ＺｒＯ膜の膜厚が４ｎｍを超えるとアナターゼ構造となり、比誘電率が低下した。ＴｉＮ膜に直接ＴｉＯ膜を形成した場合（ＺｒＯ膜の膜厚＝０ｎｍ）もアナターゼ構造となって比誘電率が低下している。
【００２９】
次に、ＺｒＯ膜とＴｉＯ膜の合計膜厚を８ｎｍとし、ＴｉＯ膜（６００℃アニール後）の比誘電率とリーク電流比（実リーク値／許容リーク値）＋１．０Ｖを測定した。リーク電流比の測定には、上部電極としてＲｕＯ２膜を形成し、上下電極間に電圧を印加して測定した。結果を図４に示す。ＴｉＯ膜の比誘電率は、図３と同様にＺｒＯ膜の膜厚が０．１〜４ｎｍの範囲で高い結果を示したが、１ｎｍ未満ではリーク電流比が高くなっている。４ｎｍを超え４．５ｎｍまでは、ＴｉＯ膜はアナターゼ相となり、その結果、誘電率が低下している。４．５ｎｍを超えるとＴｉＯ膜の膜厚が減少して３００℃以上のアニールを行っても非晶質のままとなり、比誘電率は２０程度になる。このように、許容リーク値を満たすために、ＺｒＯ膜の膜厚は１ｎｍ以上であることが好ましい。従って、ＺｒＯ膜の膜厚が１〜４ｎｍの範囲で比誘電率に優れ、かつリーク電流特性に優れた膜が得られることが分かった。また、ＴｉＯ膜の膜厚は３．５ｎｍ以上であることで結晶化可能であり、特に４ｎｍ以上であることが好ましい。
【００３０】
実際に、キャパシタに適用する場合、下部電極としては、ＴｉＮを用いることができるが、さらに仕事関数の大きな材料、特に、Ｐｔ，Ｒｕ，ＲｕＯ２などの５．１ｅＶ以上の高い仕事関数を示す材料を用いることができる。本発明において、下部電極としてＴｉＮが使用できることは、３次元構造のキャパシタに適用する場合に特に有利である。一方、ＴｉＯ膜と直接接触する上部電極には、仕事関数の大きな材料を用いることが好ましい。ＴｉＮ膜を形成するとＴｉＯ膜とショットキー接触となり、キャパシタ特性が低下する場合がある。
【００３１】
ＺｒＯ膜の成膜に使用するＺｒソースとしては、従来公知のプリカーサを用いることができる。例えば、テトラキス（エチルメチルアミノ）ジルコニウム（略称ＴＥＭＡＺ）や、本発明に用いるＴｉプリカーサのＭＣＰＤＴＭＴと類似する構造を有するＺｒＣｐ（ＮＭｅ２）３＝シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム（略称「ＣＴＭＡＺ」）やＺｒ（ＭｅＣｐ）（ＮＭｅ２）３＝メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム（略称「ＭＣＴＭＡＺ」）などが挙げられる。
【００３２】
１〜４ｎｍの膜厚に形成されるＺｒＯ膜は非晶質状態で形成され、その後、ＴｉＯ膜の結晶化のアニールに際して同時に結晶化されても良い。膜厚が２ｎｍ以下になると、アニールしても非晶質状態のままであることが多い。
【００３３】
ＴｉＯ膜の成膜時は、ＺｒＯ膜は非晶質状態を維持する必要がある。ＺｒＯ膜の結晶化が進む温度でＴｉＯ膜を形成すると、実験例１に示したようにアナターゼ構造のＴｉＯ膜が生成してしまう。従って、形成するＺｒＯ膜の膜厚にもよるが、ＴｉＯ膜の形成はＺｒＯ膜が結晶化する温度未満であり、３００℃未満、特に２５０℃以下であることが好ましい。
【００３４】
非晶質状態で成膜されたＴｉＯ膜を結晶化するためのアニールは、前記した通り、３００℃以上で行うが、キャパシタの誘電体膜、特に半導体装置のキャパシタ誘電体膜として適用する場合には、７００℃以下であることが好ましく、６００℃以下であることがより好ましい。アニールする際の雰囲気としては、酸化性ガス雰囲気、不活性ガス雰囲気下のいずれでも良いが、酸化性ガス雰囲気下で行うことが好ましい。
【００３５】
キャパシタの誘電体膜として用いる場合に、ＺｒＯ膜やＴｉＯ膜中にアルミニウム（Ａｌ）をドープすることで、リーク電流特性を改善することができる。但し、Ａｌドープを行うと比誘電率が低下するため、その添加量は微量とすることが好ましい。また、ＴｉＯ膜中に添加する場合は、ある程度ＺｒＯ膜上に非ドープのＴｉＯ膜を形成してからＡｌドープを行うことが好ましい。これはＡｌドープを行うと、アナターゼ相が発生しやすくなるためである。
【００３６】
微量のＡｌドープを行う方法として、本発明者らが提案する吸着サイト・ブロッキング原子層堆積法（Adsorption Site Blocking-Atomic Layer Deposition：ASB-ALD）法による方法が有利である。ＡＳＢ−ＡＬＤ法とは、Ａｌプリカーサの吸着サイトを予めＡｌプリカーサと親和性のない官能基を有するＺｒプリカーサまたはＴｉプリカーサでブロックし、その後、Ａｌプリカーサを成膜空間に導入することで、吸着サイトが面内均一性を保った状態で制限され、ＺｒプリカーサまたはＴｉプリカーサ上では、Ａｌプリカーサと親和性のない官能基が存在することで、吸着が起こらず、微量のＡｌドープが可能となる方法である。
【００３７】
Ａｌドープ量が多くなると、Ａｌドープ層によりその上下の結晶層が分断され、いわゆる「サイズ効果」により誘電率が低下することが知られているが、ＡＳＢ−ＡＬＤ法では１層におけるＡｌ原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満という微量のＡｌドープが可能となり、サイズ効果を抑制することができる。
【００３８】
このＡＳＢ−ＡＬＤ法に用いるＺｒプリカーサまたはＴｉプリカーサとして、上記のＣＴＭＡＺ、ＭＣＴＭＡＺ及び本発明で使用するＭＣＰＤＴＭＴが好適に使用できる。ＡＳＢ−ＡＬＤ法の工程を簡単に説明すると、（１）上記のＺｒプリカーサまたはＴｉプリカーサを下地表面に吸着させる工程、（２）Ｎ２、Ａｒなどのパージガスによって未吸着のＺｒプリカーサまたはＴｉプリカーサを反応室から排出する工程、（３）Ａｌプリカーサを導入し、先に吸着させたＺｒプリカーサまたはＴｉプリカーサが吸着していない制限されたサイトにＡｌプリカーサを吸着させる工程、（４）Ｎ２、Ａｒなどのパージガスによって未吸着のＡｌプリカーサを反応室から排出する工程、（５）Ｏ３等の反応ガスで各プリカーサを酸化する工程、（６）未反応の反応ガスをパージする工程というステップを所望の回数繰り返してなされる。
【００３９】
なお、膜厚が１〜４ｎｍに制限されたＺｒＯ膜については、既にサイズ効果の影響を受けており、また、膜厚が２ｎｍ以下では非晶質膜状態のままとなることで結晶質の膜よりも比誘電率が低下することから、ＡＳＢ−ＡＬＤ法以外の方法、例えば、ＺｒプリカーサとしてＴＥＭＡＺを用いてＡｌドープを行っても良い。
【００４０】
このように形成するキャパシタの概念図を図５に示す。図５（ａ）では、下部電極１上に非ドープのＺｒＯ膜２と、ＡｌドープＴｉＯ膜３と上部電極４からなる構造である。また、図５（ｂ）では、下部電極１上にＡｌドープＺｒＯ膜５と非ドープＴｉＯ膜６と上部電極４からなる構造である。図５（ｃ）では、下部電極１上にＡｌドープＺｒＯ膜５とＡｌドープＴｉＯ膜３と上部電極４からなる構造である。なお、本発明により形成されるキャパシタ構造としては、これらの例に限定されず、本発明の効果を損なわない範囲で他の層を有していても良い。例えば、下部電極とＺｒＯ膜との間に保護膜として１ｎｍ以下の膜厚の非晶質ＴｉＯ膜を有していても良い。前記したように、薄い膜厚のＴｉＯ膜は、アニールしても結晶化せず、また、誘電率も低いが、結晶化するＺｒＯ膜によるリーク電流の増大を抑える効果を有する。
【００４１】
（立体構造キャパシタへの適用例）
本例では、本発明の方法を用いてアスペクト比２０以上の立体構造のキャパシタに適用した半導体装置について図６〜８を用いて説明する。
【００４２】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図６の断面模式図を用いて説明する。
【００４３】
ｐ型シリコン基板１０１にｎウエル１０２が形成され、その内部に第一のｐウエル１０３が形成されている。また、ｎウエル１０２以外の領域に第二のｐウエル１０４が形成され、素子分離領域１０５で第一のｐウエル１０３と分離されている。第一のｐウエル１０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル１０４は周辺回路領域を各々便宜的に示している。
【００４４】
第一のｐウエル１０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ１０６及び１０７が形成されている。トランジスタ１０６は、ドレイン１０８、ソース１０９とゲート絶縁膜１１０を介してゲート電極１１１で構成されている。ゲート電極１１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ１０７は、ソース１０９を共通としドレイン１１２、ゲート絶縁膜１１０を介してゲート電極１１１で各々構成されている。トランジスタは第一の層間絶縁膜１１３で被覆されている。
【００４５】
ソース１０９に接続するように第一の層間絶縁膜１１３の所定の領域に設けられたコンタクト孔を多結晶シリコン１１４で充填している。多結晶シリコン１１４の表面には、金属シリサイド１１５が設けられている。金属シリサイド１１５に接続するように窒化タングステン及びタングステンからなるビット線１１６が設けられている。ビット線１１６は第二の層間絶縁膜１１９で被覆されている。
【００４６】
トランジスタのドレイン１０８及び１１２に接続するように第一の層間絶縁膜１１３及び第二の層間絶縁膜１１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ１２０が形成されている。シリコンプラグ１２０の上部には金属からなる導体プラグ１２１が設けられている。
【００４７】
導体プラグ１２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜１２２ａ、第四の層間絶縁膜１２２ｂが第二の層間絶縁膜１１９上に積層して設けられる。第四の層間絶縁膜１２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極１２３を形成した後、メモリセル領域の第四の層間絶縁膜１２２ｂは除去されている。誘電体膜１２４が下部電極１２３の内壁及び第四の層間絶縁膜１２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極１２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極１２３の上端部側面の一部には、支持膜１２２ｃが設けられている。支持膜１２２ｃは隣接する複数の下部電極の一部を接続するように設けられており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜１２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜１２４及び上部電極１２５が設けられている。図６にはＣｐ１とＣｐ２の二つのキャパシタが示されている。下部電極１２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜１２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜１２４及び上部電極１２５の詳細な構成については後述する製造工程で説明する。
【００４８】
一方、第二のｐウエル１０４には周辺回路を構成するトランジスタがソース１０９、ドレイン１１２、ゲート絶縁膜１１０、ゲート電極１１１からなって設けられている。ドレイン１１２に接続するように、第一の層間絶縁膜１１３の所定の領域に設けられたコンタクト孔を金属シリサイド１１６及びタングステン１１７で充填している。タングステン１１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層１１８が設けられている。該第一の配線層１１８の一部は、第二の層間絶縁膜１１９、第三の層間絶縁膜１２２ａ、第四の層間絶縁膜１２２ｂ及び第五の層間絶縁膜１２６を貫通して設けられる金属ビアプラグ１２７を介してアルミニウム又は銅からなる第二の配線層１３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極１２５は、一部の領域で周辺回路領域に引き出し配線１２８として引き出され、第五の層間絶縁膜１２２６の所定の領域に形成された金属プラグ１２９を介して、アルミニウム又は銅からなる第二の配線層１３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【００４９】
図７は、図６の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図７のＹ−Ｙで示した線分領域は、図６のＸ−Ｘ線分領域に相当している。個々の下部電極１２３の外側の全領域を覆う支持膜１２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口１３１が設けられている。個々の下部電極１２３は、その外周の一部がいずれかの開口１３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図７ではキャパシタＣｐ１とＣｐ２が対向する間の領域を中心にして６つの下部電極に跨るように開口１３１が設けられている例を示している。したがって、図６においても、図７に対応してキャパシタＣｐ１の上部、Ｃｐ２の上部、及びＣｐ１とＣｐ２の間の上部には支持膜が設けられていない構成となっている。
【００５０】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【００５１】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図８に、図６に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板１０１上のトランジスタや第一の層間絶縁膜等は省略している。
【００５２】
まず、図８−１に示すように、単結晶シリコンからなる半導体基板１０１上に第二の層間絶縁膜１１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル１２１ａ及びメタル１２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル１２１ａ及びメタル１２１ｂを除去して、導体プラグ１２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜１２２ａ、酸化シリコン膜からなる第四の層間絶縁膜１２２ｂ及び窒化シリコン膜からなる支持膜１２２ｃを全面に積層形成した。
【００５３】
次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜１２２ｃ、第四の層間絶縁膜１２２ｂ及び第三の層間絶縁膜１２２ａにシリンダホール１３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ１２１の上面が露出する。
【００５４】
次に、工程（ｃ）に示すように、シリンダホール１３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜１２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３をソースとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記ソースを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜１２３ａを形成することにより、新たなシリンダホール１３２ａが形成される。ＴｉＮの膜厚はホールの側壁部で実際の膜厚が５ｎｍ〜１５ｎｍになるようにして用いられる。
【００５５】
次に、工程（ｄ）に示すように、シリンダホール１３２ａを埋設するように、シリコン酸化膜などの保護膜１３４を全面に形成した。その後、ＣＭＰ法により支持膜１２２ｃの上面に形成されている保護膜１３４及びＴｉＮ膜１２３ａを除去して下部電極１２３を形成した。
【００５６】
次に、図８−２に示すように、支持膜１２２ｃに開口１３１を形成した（工程（ｅ））。図７の平面図に示したように、開口１３１のパターンは、下部電極の内側に残存している保護膜１３４の一部と、下部電極１２３の一部と、第四の層間絶縁膜１２２ｂの一部とに跨るように形成する。したがって、開口１３１を形成するドライエッチングでは、第四の層間絶縁膜１２２ｂ上に形成されている支持膜１２２ｃの他、保護膜１３４及び下部電極１２３も上端の一部が除去される。
【００５７】
次に、工程（ｆ）に示すように、開口１３１内に露出した第四の層間絶縁膜１２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜１２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜１２２ｂ及び保護膜１３４は全て除去される。溶液エッチングなので開口１３１の直下のみならず、支持膜１２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極１２３と下部電極１２３を支持する支持膜１２２ｃが中空状態で残存し、下部電極１２３表面が露出している。
【００５８】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜１２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜１１９がエッチングされるのを防止している。
【００５９】
次に、工程（ｇ）に示すように、誘電体膜１２４を形成した。誘電体膜１２４は、合計膜厚８ｎｍ、下部電極側から、１〜４ｎｍのＺｒＯ膜、４〜７ｎｍのＡｌドープＴｉＯ膜とした。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜１２４は中空状態で露出している下部電極表面のいずれの部位にも形成される。なお、誘電体膜１２４としては、この例に限定されず、ＡｌドープＺｒＯ膜を下部電極上に形成したもの、あるいはＡｌドープＺｒＯ膜とＡｌドープＴｉＯ膜の積層でも良い。
【００６０】
次に、工程（ｈ）に示すように、第１の上部電極１２５ａとなるＲｕＯ２膜を形成した。膜厚は１０ｎｍとした。
【００６１】
次に、図８−３に示すように、第２の上部電極１２５ｂとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第１の上部電極１２５ａを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレート電極１２５ｃとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【００６２】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）をソースとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。
【００６３】
第２の上部電極１２５ｂとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第３の上部電極１２５ｃとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成することができる。第１の上部電極１２５ａから第３の上部電極１２５ｃまでを併せて、図６の上部電極１２５という。以下、図６に示したように、第五の層間絶縁膜１２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体装置を製造する。
【００６４】
なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、立体構造であっても構造補強が不要な場合には、上記のＢ−ＳｉＧｅの形成工程は不要となる。
【００６５】
ルチル構造のＴｉＯ膜の場合、誘電率を６０〜８０程度まで向上できることから、ＥＯＴはアナターゼ構造のＴｉＯ膜の場合より小さくすることができる。この結果、Ｆ３０ｎｍ以降のＤＲＡＭへの適用が可能となる。
【符号の説明】
【００６６】
１ 下部電極
２ 非ドープＺｒＯ膜
３ ＡｌドープＴｉＯ膜
４ 上部電極
５ ＡｌドープＺｒＯ膜
６ 非ドープＴｉＯ膜
【特許請求の範囲】
【請求項１】
非晶質の酸化ジルコニウム膜を形成する工程と、
前記非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
３００℃以上の温度でアニールして、少なくとも前記非晶質の酸化チタン膜を結晶化する工程と
を含むルチル結晶構造を有する酸化チタン膜の形成方法。
【請求項２】
前記非晶質の酸化ジルコニウム膜を形成する工程は、０．１ｎｍ以上、４ｎｍ以下の膜厚にＡＬＤ法を用いて酸化ジルコニウム膜を形成する工程である請求項１に記載の製造方法。
【請求項３】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、３００℃未満の温度で実施される請求項１または２に記載の製造方法。
【請求項４】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、（１）前記チタンプリカーサを導入し、非晶質酸化ジルコニウム膜表面に吸着させる工程、（２）パージガスによって未吸着のチタンプリカーサを反応室から排出する工程、（３）反応ガスでチタンプリカーサを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを膜厚が３．５ｎｍ以上となるまで繰り返して行う請求項１ないし３のいずれか１項に記載の製造方法。
【請求項５】
キャパシタを含む半導体装置の製造方法であって、
キャパシタ用下部電極上に、非晶質の酸化ジルコニウム膜を形成する工程と、
前記酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
少なくとも前記非晶質の酸化チタン膜を３００℃以上７００℃以下の温度でアニールして結晶化する工程と、
前記アニール後の酸化チタン膜上にキャパシタの上部電極を形成する工程、
を含む方法。
【請求項６】
前記非晶質の酸化ジルコニウム膜を形成する工程は、１ｎｍ以上、４ｎｍ以下の膜厚にＡＬＤ法を用いて酸化ジルコニウム膜を形成する工程である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、３００℃未満の温度で実施される請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、（１）前記チタンプリカーサを導入し、非晶質酸化ジルコニウム膜表面に吸着させる工程、（２）パージガスによって未吸着のチタンプリカーサを反応室から排出する工程、（３）反応ガスでチタンプリカーサを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを膜厚が３．５ｎｍ以上となるまで繰り返して行う請求項５ないし７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記アニールにより結晶化する工程は、酸化性雰囲気下で行われる請求項５ないし８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記非晶質の酸化ジルコニウム膜を形成する工程と前記非晶質の酸化チタン膜を形成する工程の少なくとも一方の工程中に、アルミニウムドープ層を形成する工程を含む請求項５ないし９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記アルミニウムドープ層は、１層におけるアルミニウム原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記下部電極を形成する工程は、ＴｉＮ膜、あるいは５．１ｅＶ以上の仕事関数を有する膜を形成する工程である請求項５ないし１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記上部電極を形成する工程は、少なくとも前記酸化チタン膜に接する部分に５．１ｅＶ以上の仕事関数を有する膜を形成する工程を含む請求項５ないし１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記上部電極を形成する工程は、前記仕事関数の高い膜を形成する工程に続いて、ボロンを含有するシリコンゲルマニウム膜からなる第２の上部電極を形成する工程をさらに有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１】
非晶質の酸化ジルコニウム膜を形成する工程と、
前記非晶質の酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
３００℃以上の温度でアニールして、少なくとも前記非晶質の酸化チタン膜を結晶化する工程と
を含むルチル結晶構造を有する酸化チタン膜の形成方法。
【請求項２】
前記非晶質の酸化ジルコニウム膜を形成する工程は、０．１ｎｍ以上、４ｎｍ以下の膜厚にＡＬＤ法を用いて酸化ジルコニウム膜を形成する工程である請求項１に記載の製造方法。
【請求項３】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、３００℃未満の温度で実施される請求項１または２に記載の製造方法。
【請求項４】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、（１）前記チタンプリカーサを導入し、非晶質酸化ジルコニウム膜表面に吸着させる工程、（２）パージガスによって未吸着のチタンプリカーサを反応室から排出する工程、（３）反応ガスでチタンプリカーサを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを膜厚が３．５ｎｍ以上となるまで繰り返して行う請求項１ないし３のいずれか１項に記載の製造方法。
【請求項５】
キャパシタを含む半導体装置の製造方法であって、
キャパシタ用下部電極上に、非晶質の酸化ジルコニウム膜を形成する工程と、
前記酸化ジルコニウム膜上に、チタンプリカーサとしてメチルシクロペンタジエニルトリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン膜を形成する工程と、
少なくとも前記非晶質の酸化チタン膜を３００℃以上７００℃以下の温度でアニールして結晶化する工程と、
前記アニール後の酸化チタン膜上にキャパシタの上部電極を形成する工程、
を含む方法。
【請求項６】
前記非晶質の酸化ジルコニウム膜を形成する工程は、１ｎｍ以上、４ｎｍ以下の膜厚にＡＬＤ法を用いて酸化ジルコニウム膜を形成する工程である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、３００℃未満の温度で実施される請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記ＡＬＤ法により非晶質の酸化チタン膜を形成する工程は、（１）前記チタンプリカーサを導入し、非晶質酸化ジルコニウム膜表面に吸着させる工程、（２）パージガスによって未吸着のチタンプリカーサを反応室から排出する工程、（３）反応ガスでチタンプリカーサを酸化する工程、（４）未反応の反応ガスをパージする工程というステップを膜厚が３．５ｎｍ以上となるまで繰り返して行う請求項５ないし７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記アニールにより結晶化する工程は、酸化性雰囲気下で行われる請求項５ないし８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記非晶質の酸化ジルコニウム膜を形成する工程と前記非晶質の酸化チタン膜を形成する工程の少なくとも一方の工程中に、アルミニウムドープ層を形成する工程を含む請求項５ないし９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記アルミニウムドープ層は、１層におけるアルミニウム原子の面密度が１．４Ｅ＋１４［ａｔｏｍｓ／ｃｍ２］未満である請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記下部電極を形成する工程は、ＴｉＮ膜、あるいは５．１ｅＶ以上の仕事関数を有する膜を形成する工程である請求項５ないし１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記上部電極を形成する工程は、少なくとも前記酸化チタン膜に接する部分に５．１ｅＶ以上の仕事関数を有する膜を形成する工程を含む請求項５ないし１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記上部電極を形成する工程は、前記仕事関数の高い膜を形成する工程に続いて、ボロンを含有するシリコンゲルマニウム膜からなる第２の上部電極を形成する工程をさらに有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８−１】
【図８−２】
【図８−３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８−１】
【図８−２】
【図８−３】
【公開番号】特開２０１２−２４８８１３（Ｐ２０１２−２４８８１３Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１２１８７７（Ｐ２０１１−１２１８７７）
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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