半導体記憶装置及びその製造方法
【課題】誘電体膜のクラック発生が抑制され、リーク電流特性に優れたキャパシタを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板上に窒化チタン膜を有する立体構造の下部電極を形成した後、下部電極の表面に誘電体膜を形成する。誘電体膜の表面に、誘電体膜が結晶成長しない温度で第一の上部電極を形成した後、誘電体膜が結晶成長する温度で熱処理し、誘電体膜の少なくとも一部を多結晶状態に変換する。この後、第一の上部電極表面に第二の上部電極を形成する。
【解決手段】半導体記憶装置の製造方法は、半導体基板上に窒化チタン膜を有する立体構造の下部電極を形成した後、下部電極の表面に誘電体膜を形成する。誘電体膜の表面に、誘電体膜が結晶成長しない温度で第一の上部電極を形成した後、誘電体膜が結晶成長する温度で熱処理し、誘電体膜の少なくとも一部を多結晶状態に変換する。この後、第一の上部電極表面に第二の上部電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
半導体記憶装置としてキャパシタに要求される特性には、（１）大きな容量が得られること、すなわち誘電率が高いこと（後述するＥＯＴが小さいこと）、（２）容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。
【０００５】
特許文献１には高誘電体膜として、ＳＴＯ（ストロンチウムチタニウムオキサイド）膜を用い、上下部電極としてＴｉＮ（窒化チタン）を用いる構成において、リーク電流を防止する方策が開示されている。具体的には、下部電極と誘電体及び誘電体と上部電極の間に、例えばＴｉＳｉＮ（チタニウムシリコンナイトライド）などの非晶質導電体からなるバッファー電極層を介在させる平坦キャパシタの構成が記載されている。バッファー電極層に非晶質導電体を用いて下部電極を覆うことにより、下部電極表面の凹凸を減少させてリーク電流を低減する効果があるとされている。
【０００６】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００７】
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2、ＺＡＺのＺはＺｒＯ2層、ＡはＡｌ2Ｏ3層をそれぞれ意味する。）や、Ａｌ2Ｏ3とＺｒＯ2の膜を交互に複数回積層した構造を有するもの等がある。
【０００８】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ2）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ2Ｏ3）を組み合わせることで、所望の特性を得ようとするものである。
【０００９】
例えば、特許文献２には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ2薄膜とＡｌ2Ｏ3薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２００９／０９０９７９号
【特許文献２】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記特許文献１の図８に第一実施例として記載された平坦キャパシタは、ＴｉＮ膜からなる第一電極層８３ａおよびＴｉＳｉＮ膜からなる第二電極層８３ｂを有する下部電極層８３と、ＳｉＮ膜からなる第一の誘電体層８４ａ、ＳＴＯ膜からなる第二の誘電体層８４ｂおよびＳｉＮ膜からなる第三の誘電体層８４ｃを有する誘電体層８４と、ＴｉＳｉＮ膜からなる第三電極層８５ａおよびＴｉＮ膜からなる第四電極層８５ｂを有する上部電極８５を備える構成となっている。
【００１２】
上記構成において、第二電極層８３ｂおよび第三電極層８５ａとなるＴｉＳｉＮは、スパッタ法、あるいは熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積しても良いとされている。熱ＣＶＤ法の場合には、原料としてＴｉＣｌ4、ＮＨ3、ＳｉＨ4を用い、堆積温度は約５２０℃で良いとされている。
【００１３】
しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱ＣＶＤ法では３種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。
【００１４】
一方、特許文献１では高誘電体膜となるＳＴＯ膜の上下にシリコン窒化膜（ＳｉＮ膜）を形成しており、その膜厚は各々２ｎｍで良いとされている。ＳｉＮ膜は非晶質であるため表面の平坦性を維持することができるので、ＳｉＮ膜／ＳＴＯ膜／ＳｉＮ膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。
【００１５】
しかし、ＳｉＮ膜の誘電率はシリコン酸化膜の誘電率の高々２倍であり、容量絶縁膜全体としては高誘電率のＳＴＯ膜を用いる効果は皆無に近い結果となる。すなわち、特許文献１に記載されている、厚さ２ｎｍのＳｉＮ膜／厚さ４ｎｍのＳＴＯ膜／厚さ２ｎｍのＳｉＮ膜からなる容量絶縁膜では、ＳｉＮ膜の誘電率が８、ＳＴＯ膜の誘電率が１００であることを考慮するとＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＳｉＯの誘電率４で等価換算した膜厚）は、１ｎｍ＋０．１６ｎｍ＋１ｎｍで２．１６ｎｍとなる。
【００１６】
ＳＴＯ膜が単層膜であればＥＯＴは０．１６ｎｍとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が４ｎｍのＳｉＮ膜が積層された途端にＥＯＴは１３．５倍に厚くなってしまい、容量は１桁以上小さな値となってしまう。
【００１７】
このようなキャパシタ構造では、リーク電流は抑制でき、信頼性も確保できると推定されるが、大きな容量を得ることはできず、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる問題がある。
【００１８】
また、上記特許文献１の図１２に第二実施例として記載された平坦キャパシタは、上記第一実施例の構成に対して、第一の誘電体層８４ａ（ＳｉＮ）と第三の誘電体層８４ｃ（ＳｉＮ）を有していない点のみが異なっている。すなわち、第二の誘電体８４ｂ（ＳＴＯ）が、ＴｉＳｉＮからなる第三の電極層８５ａに直接、接触している構成となっている。この構成では、高誘電体膜であるＳＴＯ膜のみで誘電体膜８４を構成しているので、ＥＯＴは小さくなり、大きな容量を得ることができる。しかし、上述のように、ＴｉＳｉＮをＣＶＤ法で形成する温度は５２０℃とされており、段落［００３６］に記載されているように、ＳＴＯ膜の結晶化アニール温度４００〜６００℃に該当している。すなわち、第三の電極層８５ａが成膜される直前の予備加熱ステップにおいてＳＴＯ膜は結晶化しており、結晶化したＳＴＯ上に第三の電極層８５ａが形成されることを意味している。
【００１９】
このことは、段落［００３８］に「ＳＴＯ膜の表面モフォロジーが悪化する場合があり」と記載されているようにリーク電流が増大する問題がある。第一実施例ではＳＴＯの表面モフォロジーが悪化してもその上に誘電体膜のＳｉＮが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第二実施例では、表面モフォロジーが悪化したＳＴＯ膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。
【００２０】
一方、特許文献２で説明したＺＡＺ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。
【００２１】
しかし、ＤＲＡＭキャパシタのリーク電流密度の許容を１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ2）とすると、ＺＡＺ構造のキャパシタのＥＯＴは０．９ｎｍが限界であった。
【００２２】
前記のように、最小加工寸法Ｆ値が４０ｎｍ以下に縮小されるＤＲＡＭにおいては、ＥＯＴを０．９ｎｍより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。
【００２３】
ＺＡＺ構造でＥＯＴを小さくしにくい理由は、比誘電率の低い（ε＝８．９）酸化アルミニウム（Ａｌ2Ｏ3）を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、ＥＯＴは小さくできるものの、リーク電流が大きく、実用化は困難であった。
【課題を解決するための手段】
【００２４】
上記問題に鑑み、本発明は、上下部電極に窒化チタン膜を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体記憶装置、及びその製造方法を提供する。
【００２５】
本発明の一実施形態は、
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の窒化チタン膜を成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタンを含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法に関する。
【００２６】
本発明の他の実施形態は、
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、熱処理を経ることなく、第一の窒化チタン膜をＡＬＤ法で成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタン膜を含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法に関する。
【００２７】
本発明の他の実施形態は、
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記上部電極は、前記誘電体膜に接する多結晶窒化チタン膜を含む第一の上部電極と、前記第一の上部電極上に積層される多結晶窒化チタン膜を含む第二の上部電極とを含んで構成される半導体記憶装置に関する。
【発明の効果】
【００２８】
本発明によれば、上部電極と接する誘電体膜を少なくとも原子層堆積法で成膜し、該誘電体膜に対してクラック等のダメージを与えることなく、保護膜として窒化チタン膜を形成し、その後加熱により窒化チタン膜を多結晶窒化チタンからなる導電性の第一の上部電極とすることで、誘電体膜のクラック発生が抑制され、リーク電流特性に優れたキャパシタを形成することができる。
【図面の簡単な説明】
【００２９】
【図１】従来のキャパシタ構造を示す概略断面図である。
【図２】従来のキャパシタのリーク電流特性を示すグラフである。
【図３】従来のキャパシタのリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図４】ＺｒＯ膜の結晶状態を模式的に示したイメージ図であり、（ａ）は膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍを示す。
【図５】上部電極形成時に発生するクラックがリーク電流の増大をもたらす理由を説明するための模式図であり、（ａ）は上部電極を室温ＰＶＤ−ＴｉＮで形成した場合、（ｂ）は誘電体膜を加熱処理してから室温ＰＶＤ−ＴｉＮ上部電極を形成した場合、（ｃ）は上部電極をＣＶＤ−ＴｉＮで形成した場合を示す。
【図６】第一実施例の半導体記憶装置を構成するキャパシタの模式的断面図である。
【図７】図６と従来のキャパシタのリーク電流特性を示すグラフである。
【図８】図６に示すキャパシタ構造において、保護膜としての第一の上部電極の効果を説明するためのリーク電流特性を示すグラフである。
【図９】図６に示すキャパシタ構造のリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図１０】図６に示すキャパシタ構造において、第一の上部電極の膜厚がリーク電流特性に及ぼす影響を示すグラフである。
【図１１】第二実施例の半導体記憶装置を構成するキャパシタの模式的断面図である。
【図１２】図６と１１のキャパシタ構造におけるリーク電流特性の第一の誘電体膜の膜厚依存性を示すグラフである。
【図１３】図１１のキャパシタ構造において、保護膜としての第一の上部電極の効果を説明するためのリーク電流特性を示すグラフである。
【図１４】図１４（ａ）は第三実施例の半導体記憶装置を構成するキャパシタの模式的断面図であり、図１４（ｂ）は図１４（ａ）のキャパシタ構造の形成工程のフローシートである。
【図１５】図１１と１４（ａ）のキャパシタ構造における、リーク電流特性を示すグラフである。
【図１６】ポストアニールのリーク電流特性に及ぼす効果について説明するグラフである。
【図１７】種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係を示すグラフである。
【図１８】第五実施例に係る半導体記憶装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図１９】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２０】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２１】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２２】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２３】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２４】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２５】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２６】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２７】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２８】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００３０】
キャパシタの誘電体膜としては、立体構造への適用性、成膜の容易性、高誘電率化の観点で酸化ジルコニウム（ＺｒＯ2：以下、「ＺｒＯ」と記す）膜が有望である。しかし、背景技術で説明したように、ＺｒＯ単層膜ではリーク電流の抑制において問題がある。
【００３１】
以下に、本発明者らが行った、ＺｒＯ単層膜におけるリーク電流特性の検討結果の一例について図１から図５を用いて説明する。
【００３２】
（実験例１）
図１は、シリコン単結晶半導体基板１０１上に、窒化チタン膜（ＴｉＮ膜）からなる下部電極１０２と、同じくＴｉＮ膜からなる上部電極１０４と、上下部電極に挟まれたＺｒＯ膜からなる誘電体膜１０３を有する平坦キャパシタの構造を示している。
【００３３】
ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）を反応ガスとするＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した。堆積温度は４５０℃、膜厚は１０ｎｍとした。以下、ＣＶＤ法により形成したＴｉＮ膜をＣＶＤ−ＴｉＮ膜と記す。
【００３４】
また、ＺｒＯ膜１０３は、有機金属錯体であるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ3）ＣＨ2ＣＨ3］4）をＺｒ原料ガスとし、オゾン（Ｏ3）を反応ガスとするＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した。成膜温度は２５０℃、膜厚は６ｎｍとした。ＡＬＤ法では、具体的には下記（１）〜（４）のプロセスからなる基本シーケンスを所望の膜厚となるまで繰返すことにより、ＺｒＯ膜を成膜する。
（１）半導体基板が設置された反応室にＺｒ原料ガスを導入して下部電極表面に原子層を吸着させるステップ、
（２）気相に残留する原料ガスを窒素パージするステップ、
（３）オゾンを導入して下部電極表面に吸着したＺｒ原料を酸化するステップ、
（４）気相に残留するオゾンを窒素パージするステップ。
【００３５】
ＴｉＮ膜からなる上部電極１０４については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ＺｒＯ膜上面に平板マスクをセットし、その上からスパッタ法（以下、「ＰＶＤ法」と記載する）によりＴｉＮ膜を堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は１０ｎｍとした。
【００３６】
図２の符号Ｂで示される特性は、上記構成のキャパシタにおいて、上部電極１０４に−３Ｖから＋３Ｖの電圧を印加した場合のリーク電流特性を示している。指標となる１Ｅ−７（Ａ／ｃｍ2）レベル（図２中に点線で示した）の電流密度となる印加電圧が＋２．３Ｖ、−２．２Ｖとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に１Ｖ以上であることを考慮すると、上記構成のキャパシタは充分なマージンのあるリーク電流特性を示している。
【００３７】
一方、図２に示した符号Ａの特性は、上部電極として、ＰＶＤ法で形成したＴｉＮ膜（以下、「ＰＶＤ−ＴｉＮ膜」と記載する）に代えて、下部電極と同じＣＶＤ法で形成したＴｉＮ膜（以下、「ＣＶＤ−ＴｉＮ膜」と記載する）を用いた場合の結果を示している。図２から明らかなように、上部電極にＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流は、ＰＶＤ−ＴｉＮ膜の場合に比べて７桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。
【００３８】
前述のように、立体構造のキャパシタに適用するためには上部電極も下部電極と同様に、段差被覆性が良好なＣＶＤ法を用いて形成する必要がある。しかし、符号Ａに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。
【００３９】
本発明者は、上記の上部電極形成法の違い、すなわちＰＶＤ法とＣＶＤ法の各々の条件の内、どの条件が誘電体膜となるＺｒＯ膜のリーク電流を激変させる原因となっているかを種々、検討した。その結果、リーク電流を激変させる主たる原因が成膜温度にあると推定した。すなわち、ＰＶＤ法では室温で形成しており、ＣＶＤ法では４５０℃で形成していることに主たる原因があると考えた。
【００４０】
また、図３は、検討結果の一例として、図１に示したキャパシタ構造で、ＺｒＯ膜の膜厚を４ｎｍ（符号Ｃ）、６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と変化させ、堆積温度４５０℃のＣＶＤ−ＴｉＮ膜を上部電極とした場合のリーク電流特性の比較を示した。通常、酸化シリコン膜や窒化シリコン膜、あるいは酸化アルミニウム膜などのように非晶質の誘電体膜では、膜厚が厚くなるほど膜中の電界強度が弱くなり、リーク電流は低減する。しかし、図３に示したＺｒＯ膜の場合は、このような傾向を示しておらず、膜厚の薄い４ｎｍ（符号Ｃ）で最もリーク電流が少なく、膜厚が６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と厚くなるほどリーク電流が増大する傾向を示している。
【００４１】
図３の結果は、ＺｒＯ膜の結晶化過程との関連を強く示唆していると考えられた。そこで、本発明者は、透過電子顕微鏡像の観察やＸ線回折ピーク強度の測定を実施し、以下の知見を得た。
【００４２】
ＺｒＯ膜は２５０℃で成膜した直後の段階で微結晶からなる多結晶状態となっている。このＺｒＯ膜を成膜温度より高い温度で熱処理すると２次的な結晶粒成長が生じる。２次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。ここで、「２次的な結晶粒成長」とは、成膜中に形成される結晶の成長を１次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。
【００４３】
図４に、上記の結果を模式的に示した結晶状態のイメージを示した。（ａ）はＺｒＯ膜の膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍの場合で、各々、ＣＶＤ−ＴｉＮ膜の堆積温度となる４５０℃で熱処理した後のイメージである。膜厚４ｎｍ（ａ）では結晶粒の成長は認められるが、小さい結晶粒１０５ａの集合からなる多結晶状態である。膜厚６ｎｍ（ｂ）では相対的に大きな結晶粒１０５ｂが生じ、小さな結晶粒１０５ａとが混在する多結晶状態となる。膜厚８ｎｍ（ｃ）では、小さな結晶粒は消滅し、結晶粒１０５ｂよりもさらに大きな結晶粒１０５ｃの集合となり、明確な粒界１０５ｄ（太線）を有する多結晶状態となる。（ｃ）の多結晶状態では結晶化の進展に伴う原子の再配置および膜中不純物の揮発により体積収縮が生じ、粒界にはクラックが発生していると考えられる。
【００４４】
図５は、上記上部電極形成時に発生するクラックの発生がリーク電流の増大をもたらす理由を説明するための模式図である。
【００４５】
図５（ａ）は、ＴｉＮ膜からなる下部電極１０７上に原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＺｒＯ膜からなる誘電体膜１１０ａを形成した後、上部電極１０９として室温形成のＰＶＤ−ＴｉＮ膜１０９を形成した構成である。この場合、微結晶ＺｒＯ膜１１０ａには成膜温度以上の熱処理が加わらないので２次的な結晶粒成長は起こらず、クラックは発生しない。その結果、リーク電流は図２の符号Ｂの特性となる。
【００４６】
図５（ｂ）は、図５（ａ）の構成において、微結晶ＺｒＯ膜１１０ａに、意識的に４５０℃程度の熱処理を加えて２次的な結晶粒成長を促し、クラック１１１が発生した多結晶ＺｒＯ膜１１０ｂからなる誘電体膜に変化させた状態で、上部電極１０９として室温形成のＰＶＤ−ＴｉＮ膜を形成した構成である。ＰＶＤ−ＴｉＮ膜は段差被覆性が悪いため、クラック１１１内部へは膜が形成されない。したがって、この場合もリーク電流は図２の符号Ｂの特性とほぼ同等の特性となる。
【００４７】
図５（ｃ）は、ＴｉＮ膜からなる下部電極１０７上にＡＬＤ法によりＺｒＯ膜からなる誘電体膜１１０ａを形成した後、誘電体膜の上に上部電極１１２として４５０℃で堆積するＣＶＤ−ＴｉＮ膜を形成した構成である。この場合も微結晶ＺｒＯ膜１１０ａは多結晶ＺｒＯ膜１１０ｂに変換され、この２次的な結晶粒成長によるクラック１１１が発生する。ＣＶＤ−ＴｉＮ膜は立体構造電極の形成に適用し得る良好な段差被覆性を有しているため、クラック１１１内部へもＣＶＤ−ＴｉＮ膜１１２が入り込んで形成される。したがって、この場合のリーク電流は図２の符号Ａのように劣化した特性となる。
【００４８】
上記図５（ａ）〜（ｃ）に示したように、成膜装置においては、成膜装置に半導体基板をセットしても、すぐには所定の温度に達しないため、成膜が開始されるまでの間、所定の温度で安定するまで一定時間、予備加熱状態となる。したがって、この予備加熱状態において微結晶ＺｒＯ膜が熱処理され、２次的な結晶粒成長をすることによってクラックが発生する。クラックが発生した後、連続してＣＶＤ−ＴｉＮ膜の成膜が開始されるのでクラック内部はＣＶＤ−ＴｉＮ膜で充填されてしまう。
【００４９】
その結果、クラック１１１の底部では、上部電極となるＣＶＤ−ＴｉＮ膜１１２と下部電極１０７とは極めて薄い誘電体膜１１０ｂを介して対向することとなり、リーク電流が増大する結果となる。極端な場合には短絡状態となる。また、ＺｒＯ膜の膜厚が薄く２次的な結晶粒成長が遅れる場合であっても局所的にクラックが発生しており、リーク電流を増加させる原因となっていると考えられる。更に、明確なクラック発生に至らなくても、２次的な結晶粒成長に伴う表面原子移動により、表面の凹凸が増大して相対的に膜厚の薄い部分が生じるとリーク電流の増加をもたらすこととなる。図２に示したようなリーク電流特性が７桁も変化する劇的な劣化は、このようにクラック発生に起因しているものと推察される。
【００５０】
以上、説明したように、図２において、上部電極にＰＶＤ−ＴｉＮ膜を用いた場合にはリーク電流が少なく、熱処理を伴うＣＶＤ−ＴｉＮ膜を用いた場合にリーク電流が増大する原因は、ＣＶＤ−ＴｉＮ膜を成膜する直前の４５０℃の予備加熱状態において、ＺｒＯ膜が大きな結晶粒からなる多結晶状態となって粒界にクラックが発生し、そのクラック内部へ段差被覆性の良いＣＶＤ−ＴｉＮ膜が成膜されてしまうことにあるものと推定される。ＰＶＤ−ＴｉＮ膜を上部電極とすればクラックの影響を回避できるが、段差被覆性が悪く立体構造には適用できない問題がある。
【００５１】
（第一実施例）
上記の結果より、本発明者はＺｒＯ膜の２次的な結晶粒成長に伴うクラック発生を防止するためには、ＺｒＯ膜の２次的な結晶粒成長を伴わない温度でＺｒＯ膜表面を保護膜で被覆し、その後、上部電極としてのＣＶＤ−ＴｉＮ膜を形成すれば良いと考えた。また、保護膜として種々検討した結果、上部電極として用いる窒化チタン（ＴｉＮ）膜が有望であることを見出した。すなわち、保護膜となる第一の上部電極として、ＺｒＯ膜の結晶成長を伴わない温度で形成するＴｉＮ膜をＺｒＯ膜表面に形成した後、第二の上部電極としてＺｒＯ膜の結晶成長を伴う温度で形成するＴｉＮ膜を第一の上部電極表面に形成する。
【００５２】
以下、誘電体膜となるＺｒＯ膜の表面に第一の上部電極としてＴｉＮ膜が接しているキャパシタについて説明する。
【００５３】
図６は、シリコン単結晶半導体基板１０１上に、ＴｉＮ膜からなる下部電極１０２と、厚さ６ｎｍの多結晶ＺｒＯ膜からなる誘電体膜１１５と、厚さ１ｎｍのＴｉＮ膜からなる第一の上部電極１１６ａと、ＴｉＮ膜からなる第二の上部電極１１６ｂをこの順に備えたキャパシタ構造を示している。なお、本実施例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。
【００５４】
以下、図６に示したキャパシタの製造方法について説明する。
【００５５】
まず、半導体基板１０１上に、下部電極１０２となるＴｉＮ膜は、上記実験例１に記載したように立体構造への適用を考慮して、ＴｉＣｌ4とＮＨ3を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０〜６００℃とすることができ、好ましい温度として本実施例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶状態となっている。
【００５６】
次に、誘電体膜１１５となるＺｒＯ膜を、上記実験例１に記載したように、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。Ｚｒ原料ガスとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ2Ｏを用いても良い。さらに成膜温度は２１０〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなる場合があり、２８０℃より高くなると気相中でのＺｒ原料ガスの分解反応が生じ、ＡＬＤ成膜が困難となる場合がある。また、２１０〜２８０℃の範囲であれば、誘電体膜１１５であるＺｒＯ膜の成膜温度２５０℃とほとんど変わらないので、ＺｒＯ膜の２次的な結晶粒成長は起こらず、ＺｒＯ膜は微結晶状態のままとなる。
【００５７】
次に、第一の上部電極１１６ａとなるＴｉＮ膜を形成した。このＴｉＮ膜は成膜時に微結晶状態又は非晶質状態になっている。四塩化チタン（ＴｉＣｌ4）をＴｉ原料ガスとし、アンモニア（ＮＨ3）を反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。アンモニアはプラズマ化した状態で供給した。ＡＬＤ法による具体的成膜ステップは、下記のとおりとした。
（１）半導体基板が設置された反応室にＴｉ原料ガスを導入して誘電体１１５の表面に原子層レベルでＴｉ原料ガスを吸着させるステップと、
（２）気相に残留するＴｉ原料ガスを窒素パージするステップと、
（３）プラズマ化したアンモニアを導入して、誘電体１１５に吸着しているＴｉ原料ガスを窒化するステップと、
（４）気相に残留するアンモニアを窒素パージするステップ
とした。
【００５８】
上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。アンモニアをプラズマ化することにより、エネルギー準位の高い窒素ラジカルが生成され反応性が向上するので２５０℃の低温でも窒化反応を促進することができる。
【００５９】
また、ここではＴｉ原料ガスとしてＴｉＣｌ4を用いたが、これに限定されるものではない。ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ3）2〕4）やＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ2Ｈ5）2〕4）を用いることができる。これらのＴｉ原料ガスを単独もしくは混合状態で使用することができる。
【００６０】
また、反応ガスとしてアンモニアを用いたが、これに限定されるものではなく、Ｎ2、Ｎ2＋ＮＨ3、Ｎ2＋Ｈ2などを用いても良い。ＴＤＭＡＴやＴＤＥＡＴをＴｉ原料ガスとして用いる場合も反応ガスはプラズマ化した状態で供給する。
【００６１】
次に、第二の上部電極１１６ｂとなるＴｉＮ膜を形成した。第二の上部電極１１６ｂとなるＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。
【００６２】
さらに、面積が既知のマスク材料（図示していない）を第二の上部電極１１６ｂ上に形成し、マスク材料をマスクとして上部電極をエッチング除去し、図６に示すキャパシタ構造を形成した。
【００６３】
本実施例においては、第二の上部電極１１６ｂを４５０℃で形成しているので、既に形成されている誘電体１１５は微結晶ＺｒＯ膜から多結晶ＺｒＯ膜に変換される。また、第一の上部電極１１６ａは、微結晶又は非晶質ＴｉＮ膜から多結晶ＴｉＮ膜に変換される。その結果、本実施例のキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、多結晶ＺｒＯ膜からなる誘電体膜１１５と、多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、同じく多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを有する。すなわち、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆う誘電体膜１１５と、誘電体膜１１５に接して誘電体膜１１５上に形成された上部電極を有し、上部電極は、多結晶ＴｉＮ膜を含み誘電体膜に接する第一の上部電極１１６ａと、多結晶ＴｉＮ膜を含み第一の上部電極上に積層される第二の上部電極１１６ｂとを含んで構成されている。
【００６４】
図７は、図６に示したキャパシタのリーク電流特性を示している。横軸は、上部電極に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ｄで示される特性は、図３の符号Ｄで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｆは、厚さ１ｎｍのＴｉＮ膜からなる第一の上部電極１１６ａを有する、本実施例のキャパシタのリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の上部電極１１６ａがない場合（符号Ｄ）には２Ｅ−２（Ａ／ｃｍ2）であり、第一の上部電極１１６ａがある場合（符号Ｆ）には７Ｅ−８（Ａ／ｃｍ2）となっている。
【００６５】
図７の特性比較から明らかなように、厚さ１ｎｍの多結晶ＴｉＮ膜からなる第一の上部電極１１６ａを有するキャパシタ（Ｆ）では、第一の上部電極１１６ａがない場合（符号Ｄ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。符号Ｆの特性を示すキャパシタではＥＯＴで０．７０ｎｍの値が得られた。なお、ＥＯＴは、容量−電圧特性から得られる容量値Ｃを基に、比誘電率εｒに酸化シリコンの３．８５を用い、ＥＯＴ＝εｏ＊εｒ＊Ｓ／Ｃの式から求めた。εｏは真空の誘電率、Ｓは上部電極の面積である。
【００６６】
上記の結果は、４５０℃の温度で第二の上部電極１１６ｂが成膜される工程において、第一の上部電極１１６ａが誘電体膜１１５の結晶化におけるクラックの発生を有効に防止する保護膜の役割を果たしていることを示唆している。この示唆をさらに検証するために、第一の上部電極１１６ａを形成する前に、微結晶状態のＺｒＯ膜からなる誘電体膜に熱処理が加わるとリーク電流特性がどのように変化するか調べた。すなわち、図６に示したキャパシタの形成方法と同様に、温度２５０℃のＡＬＤ法により、下部電極１０２上に、厚さを６ｎｍとする微結晶ＺｒＯ膜からなる誘電体膜１１５を形成した。この後、窒素雰囲気中で、４５０℃、１０分の熱処理を施した。
【００６７】
誘電体膜１１５はこの熱処理時点で多結晶状態となっている。その後、２５０℃のＡＬＤ法により、厚さを１ｎｍのＴｉＮ膜からなる第一の上部電極１１６ａを熱処理された誘電体膜１１５上に形成した。さらに、４５０℃のＣＶＤ法により、厚さを１０ｎｍとする多結晶状態のＴｉＮからなる第二の上部電極１１６ｂを形成し、図６と同様に電極パターンを形成してキャパシタを構成した。
【００６８】
このキャパシタのリーク電流特性を図８の符号Ｋに示した。同図の符号Ｆは、図７の符号Ｆと同じである。図８から明らかなように、第一の上部電極１１６ａを形成する前に、誘電体膜１１５に熱処理が加わると、リーク電流が増大している。＋１Ｖの印加電圧で２Ｅ−２（Ａ／ｃｍ2）のレベルであり、半導体記憶装置に使用可能な１Ｅ−７（Ａ／ｃｍ2）以下のレベルを維持することはできない。
【００６９】
なお、ここでは、４５０℃で熱処理した場合の結果を示したが、３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のＡＬＤ法の成膜温度（２５０℃）に対して、５０℃高い３００℃では、２次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、誘電体膜のＡＬＤ法の成膜温度より７０℃以上、超える高い温度が付加されなければ、実用上問題がないことが分かった。上記微結晶ＺｒＯ膜１１５のＡＬＤ法の温度範囲（２１０℃〜２８０℃）と、ＴｉＮ膜からなる第一の上部電極１１６ａのＡＬＤ法の温度範囲（２１０℃〜２８０℃）とは同等であることから、その範囲内であれば温度差７０℃の範囲内に収まることになる。もちろん、上記微結晶ＺｒＯ膜１１５の成膜と第一の上部電極１１６ａの成膜の間には不要な熱処理が加わらないことが好ましい。
【００７０】
上記のように、ＴｉＮ膜からなる第一の上部電極１１６ａを形成する前に、ＺｒＯ膜をその成膜温度より７０℃以上、超える温度で熱処理してしまうと、その後にＴｉＮ膜からなる第一の上部電極１１６ａを形成しても、保護膜としての効果は得られないことが明らかである。つまり、図５の模式図に示したように、熱処理によって誘電体膜１１５にクラックが発生してしまった後に保護膜となる第一の上部電極を形成してもリーク電流の増大を防止することはできない。つまり、実用できるキャパシタは得られない。
【００７１】
したがって、リーク電流の増大を防止するためには、誘電体膜１１５に２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、微結晶ＺｒＯ膜１１５の表面を覆うように、保護膜となる第一の上部電極１１６ａを形成してしまうことが肝要である。微結晶ＺｒＯ膜１１５の成膜温度と、第一の上部電極１１６ａの成膜温度が同じかあるいは第一の上部電極１１６ａの成膜温度の方が低ければ、２次的な結晶粒成長は生じない。
【００７２】
第一の上部電極１１６ａを形成することによりリーク電流の増大を防止できる理由は、以下のように考えられる。誘電体膜１１５の２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、第一の上部電極１１６ａを形成することにより、誘電体膜１１５表面の平坦性を維持したまま、第一の上部電極１１６ａが形成される。誘電体膜１１５表面に形成された第一の上部電極１１６ａは、誘電体膜１１５の表面を構成する分子若しくは原子を固定化する。そのため、通常、微結晶ＺｒＯ膜１１５の２次的な結晶粒成長によりクラックが生じる熱処理が加わっても、表面を構成する分子若しくは原子は移動することができず表面形状の変化をもたらさない。その結果、多結晶化した誘電体膜１１５表面の平坦性が維持される。したがって、第一の上部電極１１６ａが形成された後、微結晶ＺｒＯ膜１１５の２次的な結晶粒成長が生じる熱処理が加わった場合、誘電体膜１１５の内部には、膜中応力を緩和するように２次的な結晶粒成長は生じるが、その表面では平坦性が維持され、クラックが発生することはない。クラックの発生を回避できるので、クラック内部に上部電極が形成されてリーク電流が増大する現象が発生しない。
【００７３】
上述のように、本実施例では、誘電体膜をＡＬＤ法により形成した後、成膜された誘電体膜に不要な熱処理を施すことなく保護膜となる第一の上部電極をＡＬＤ法で形成し、誘電体膜表面を被覆してしまうことが必要である。
【００７４】
次に、図６に示した構造において、誘電体膜１１５となるＺｒＯ膜の膜厚を変化させた場合のリーク電流特性について、図９を用いて説明する。
【００７５】
符号ＨはＺｒＯ膜厚が７ｎｍ、符号Ｆは６ｎｍ、符号Ｉは５．５ｎｍ、符号Ｊは５ｎｍ、符号Ｋは４．５ｎｍの場合の結果を示している。なお、符号Ｃは、図３に示した符号Ｃと同じであり、ＺｒＯ膜厚が４ｎｍで、第一の上電極１１６ａ、すなわち保護膜となるＴｉＮ膜がない場合の結果である。
【００７６】
図９から明らかなように、ＺｒＯ膜厚が４．５ｎｍの符号Ｋでは、保護膜となるＴｉＮ膜がない場合のＺｒＯ膜厚４ｎｍと同等のリーク電流特性を示している。すなわち、ＺｒＯ膜の膜厚が４．５ｎｍ以下の領域では、第一の上部電極１１６ａを形成しても、保護膜としての効果は得られないことがわかる。一方、５ｎｍ以上の領域では膜厚の増加にしたがって、単調にリーク電流は減少しており、ＴｉＮ膜からなる第一の上部電極１１６ａが保護膜として機能していることがわかる。ＴｉＮ膜からなる第一の上部電極１１６ａがない場合には、ＺｒＯ膜にクラックが発生することによってＺｒＯ膜厚が厚くなるほどリーク電流が増大していた図３の結果とは全く逆の傾向を示している。この結果は、第一の上部電極１１６ａとなるＴｉＮ膜がＺｒＯ膜のクラック発生を防止するのに有効な保護膜として機能していることを示している。
【００７７】
一方、図９に示した各サンプルのＥＯＴは、ＺｒＯ膜厚５ｎｍで０．５２ｎｍ、ＺｒＯ膜厚５．５ｎｍで０．６３ｎｍ、ＺｒＯ膜厚６ｎｍで０．７ｎｍ、ＺｒＯ膜厚７ｎｍで０．８３ｎｍの値を示した。ＺｒＯ膜厚を８ｎｍとさらに厚くすると、リーク電流はさらに下がる傾向を示すが、ＥＯＴは０．９５ｎｍとなってしまい、本発明において目標とするＥＯＴ０．９ｎｍ以下の値を確保することができない。したがって、本発明の目標に適切な適用可能なＺｒＯ膜の膜厚範囲は、リーク電流改善の観点から５ｎｍ以上であることが好ましく、ＥＯＴ確保の観点から７ｎｍ以下であることが好ましい。なお、本実施例では、膜厚が５ｎｍ及び５．５ｎｍの場合には、半導体記憶装置として実用的な指標となる１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ2）以下を満足できてきていないが、後述する実施例に示すように、下部電極に接する誘電体膜としてＴｉＯ膜の適用、更なる誘電体膜の緻密化などにより、これらの膜厚でも１Ｅ−７（Ａ／ｃｍ2）以下を満足することが可能となる。
【００７８】
次に、第一の上部電極１１６ａとして用いるＴｉＮ膜の膜厚がリーク電流特性に及ぼす影響について図１０を用いて説明する。
【００７９】
図１０は、図６に示した構造のキャパシタにおいて、第一の上部電極１１６ａとして用いるＴｉＮ膜の膜厚を変化させた場合のリーク電流特性の比較を示している。他の構成は図６と同じである。符号Ｄは０ｎｍ、符号Ｏは５ｎｍ、符号Ｎは０．５ｎｍ、符号Ｍは３ｎｍ、符号Ｆは１ｎｍ、符号Ｌは２ｎｍの場合の結果を示している。
【００８０】
これらの結果から以下のことが明らかである。
（１）ＴｉＮ膜を形成しない０ｎｍ（符号Ｄ）の場合、最もリーク電流が大きい。
（２）ＴｉＮ膜を５ｎｍ（符号Ｏ）とした場合も極めてリーク電流は大きい。
（３）ＴｉＮ膜を３ｎｍ（符号Ｍ）とした場合、リーク電流に大きな改善が見られる。しかし、実使用に耐えうる特性としては不十分である。
（４）ＴｉＮ膜を１〜２ｎｍとした場合には、顕著な効果があり、実使用に耐えうる特性を示している。２ｎｍの場合に最もリーク電流が小さくなっている。
（５）ＴｉＮ膜をさらに薄くして０．５ｎｍとした場合には、逆にリーク電流は増大しており、この膜厚では保護膜としての効果が得られないことを示している。
【００８１】
上記の結果から、ＴｉＮ膜を厚く形成しても、また薄く形成しすぎてもリーク電流の低減効果はなく、リーク電流を低減しうるＴｉＮ膜厚には最適範囲が存在することがわかった。上記（１）〜（５）の結果より、誘電体膜のクラック発生を抑制してリーク電流を低減するために好ましいＴｉＮ膜の膜厚範囲は、１〜２ｎｍである。１ｎｍより薄いと誘電体膜のクラック発生を防止する効果がなくなる場合がある。また、２ｎｍより厚くなると上部電極形成時の熱処理によってＴｉＮ膜自体のストレスが増大し始め保護膜としての機能を消失する場合がある。ＴｉＮ膜に生じるストレスにより誘電体の構造が歪むことに起因していると推察される。
【００８２】
（第二実施例）
第一実施例で説明したように、ＺｒＯ膜を誘電体とするキャパシタにおいて、第二の上部電極となるＴｉＮ膜は３８０〜６００℃の温度範囲で成膜される。この場合、ＺｒＯ膜の２次的な結晶粒成長に伴うクラックの発生を回避するためには、第二の上部電極を成膜する前に微結晶ＺｒＯ膜表面をＴｉＮ膜からなる保護膜で覆った状態としておくことが必要である。
【００８３】
本実施例では、さらにリーク電流特性を改良するため、上記の構成に加えて、下部電極となるＴｉＮ膜と誘電体となるＺｒＯ膜の間にＴｉＯ膜を形成したキャパシタの特性について、図１１から図１３を用いて説明する。なお、本実施例のキャパシタでは、第二の上部電極となるＴｉＮ膜１１６ｂ／第一の上部電極となるＴｉＮ膜１１６ａ／第二の誘電体膜となる多結晶ＺｒＯ膜１１５ｂ／第一の誘電体膜となるＴｉＯ膜１１５ａ／下部電極となるＴｉＮ膜１０２の構造となる。この、ＴｉＮ膜／ＴｉＮ膜／ＺｒＯ膜／ＴｉＯ膜／ＴｉＮ膜構造においては、第一の上部電極となるＴｉＮ膜と第二の誘電体膜となるＺｒＯ膜と第一の誘電体膜となるＴｉＯ膜が組み合わされているのでＴＺＴ構造と略称する。
【００８４】
図１１は、本実施例のキャパシタ構造を示している。シリコン単結晶半導体基板１０１上に、多結晶ＴｉＮ膜からなる下部電極１０２と、ＴｉＯ膜からなる第一の誘電体膜１１５ａと、多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、上部電極として多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを備えたキャパシタ構造を示している。
【００８５】
本実施例のキャパシタは、誘電体膜が、ＴｉＯ膜からなる第一の誘電体膜１１５ａと、ＺｒＯ膜からなる第二の誘電体膜１１５ｂとで構成されている点が第二実施例と異なっている。なお、本実施例のキャパシタでは、第一の誘電体膜１１５ａとなるＴｉＯ膜は、後述するように、厚さが０．８ｎｍ以下では非晶質であり、厚さが１ｎｍ以上では多結晶となるので、図１１には結晶性の区別を記載していない。
【００８６】
以下、図１１に示したキャパシタの製造方法について説明する。まず、半導体基板１０１上に、下部電極１０２となる多結晶ＴｉＮ膜を形成した。第一実施例に記載したように立体構造への適用を考慮して、ＴｉＣｌ4とＮＨ3を反応ガスとするＣＶＤ法によりＴｉＮ膜を形成した。成膜温度は３８０〜６００℃とすることができ、好ましい温度として本実施例では４５０℃とした。厚さは、厚さ１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶状態となっている。
【００８７】
次に、第一の誘電体膜１１５ａとなるＴｉＯ膜を形成した。Ｔｉ原料ガスをＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ2）4）とし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により形成した。
【００８８】
ＡＬＤ法による具体的成膜ステップは、
（１）半導体基板が設置された反応室にＴｉ原料ガスを導入して、下部電極１０２の表面に原子層レベルで吸着させるステップと、
（２）気相に残留するＴｉ原料ガスを窒素パージするステップと、
（３）オゾンを導入して吸着しているＴｉ原料を酸化するステップと、
（４）気相に残留するオゾンを窒素パージするステップ
とした。
【００８９】
上記４つのステップからなる基本シーケンスを所望の膜厚となるまで繰返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。ここではＴｉ原料ガスとしてＴＴＩＰを用いたが、これに限定されるものではない。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ2Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０〜２８０℃の範囲であれば好ましい。２１０℃より低いと反応が進まなくなる場合があり、２８０℃より高くなると気相中でのＴｉ原料ガスの分解反応が生じ、ＡＬＤ成膜が困難となる場合がある。本実施例では第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚は特に限定されないが、０．４〜２ｎｍの範囲であれば好ましい。０．４ｎｍより薄くなるとリーク電流低減効果を示さなくなる場合があり、２ｎｍを超えるとＥＯＴが大きくなり、得られる容量が小さくなる場合がある。
【００９０】
次に、第二の誘電体膜１１５ｂとなるＺｒＯ膜を、参考例に記載したように、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。Ｚｒ原料ガスとしてはＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ2Ｏを用いても良い。さらに成膜温度は２１０〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなる場合があり、２８０℃より高くなると気相中でのＺｒ原料ガスの分解反応が生じ、ＡＬＤ成膜が困難となる場合がある。
【００９１】
次に、温度２５０℃のＡＬＤ法により、第一の上部電極１１６ａとなるＴｉＮ膜を形成した。このＴｉＮ膜は成膜時に微結晶状態又は非晶質状態になっている。この際、Ｔｉ原料ガスとしては、四塩化チタン（ＴｉＣｌ4）、ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ3）2〕4）、ＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ2Ｈ5）2〕4）を用いることができる。これらのＴｉ原料ガスを単独もしくは混合状態で使用することができる。反応ガスとしてはプラズマ化した状態で供給し、アンモニア、Ｎ2、Ｎ2＋ＮＨ3、Ｎ2＋Ｈ2などを用いることができる。さらに成膜温度は２５０℃としたが、２１０〜２８０℃の範囲であれば好ましい。
【００９２】
次に、第二の上部電極１１６ｂとなるＴｉＮ膜を形成した。第二の上部電極１１６ｂとなるＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。このＴｉＮ膜は成膜段階で多結晶状態となっている。その後、第一実施例と同様にして、上部電極を加工してキャパシタを形成した。
【００９３】
図１２は、上記のキャパシタにおけるリーク電流特性を示している。なお、図１２には第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚を変化させて形成したキャパシタの特性を併せて示している。すなわち、図中、符号Ｐは膜厚０．５ｎｍ、符号Ｑは１ｎｍ、符号Ｒは２ｎｍの場合を示している。なお、符号Ｆは図７、８、９、１０に示した、第一の誘電体膜１１５ａがない場合の特性である。
【００９４】
図１２から明らかなように、第一の誘電体膜１１５ａは低電界領域（−２Ｖから２Ｖの範囲）におけるリーク電流を低減する効果のあることがわかる。＋１Ｖの印加電圧で比較すると、第一の誘電体膜１１５ａがない符号Ｆでは８Ｅ−８（Ａ／ｃｍ2）、膜厚０．５ｎｍの符号Ｐでは１Ｅ−８（Ａ／ｃｍ2）、膜厚１ｎｍの符号Ｑでは７Ｅ−９（Ａ／ｃｍ2）、膜厚２ｎｍの符号Ｒでは７Ｅ−９（Ａ／ｃｍ2）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。しかし、膜厚２ｎｍ（符号Ｒ）ではリーク電流低減効果が飽和する傾向を示しており、これより膜厚を増加させてもリーク電流低減の効果は期待できないと推察される。
【００９５】
一方、−１Ｖの印加電圧で比較すると、符号Ｆでは６Ｅ−８（Ａ／ｃｍ2）、符号Ｐでは２Ｅ−８（Ａ／ｃｍ2）、符号Ｑでは１Ｅ−８（Ａ／ｃｍ2）、符号Ｒでは１Ｅ−８（Ａ／ｃｍ2）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。しかし、＋１Ｖの印加電圧におけるリーク電流と同様に、膜厚２ｎｍ（符号Ｒ）ではリーク電流低減効果が飽和する傾向を示している。
【００９６】
図１２には示していないが、第一の誘電体膜１１５ａの膜厚を０．３ｎｍまで薄くすると、−１Ｖから１Ｖの範囲では第一の誘電体膜１１５ａを形成しない場合（符号Ｆ）と同等の値となる。したがって、０．３ｎｍより膜厚を薄くするとリーク電流低減の効果は期待できない。上記の結果より、リーク電流の低減に効果のある第一の誘電体１１５ａとしてのＴｉＯ膜の膜厚は０．４ｎｍ以上となる。
【００９７】
また、上記各々のキャパシタにおけるＥＯＴは、第一の誘電体１１５ａを形成しない符号Ｆで０．７０ｎｍ、膜厚０．５ｎｍ（符号Ｐ）で０．７４ｎｍ、膜厚１．０ｎｍ（符号Ｑ）で０．８２ｎｍ、膜厚２．０ｎｍ（符号Ｒ）で０．８９ｎｍとなっており、第一の誘電体１１５ａとなるＴｉＯ膜の膜厚増加にしたがって単調に増加する結果が得られている。膜厚が２．０ｎｍを超えるとＥＯＴは０．９ｎｍを超えてしまい、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる。したがって、本発明における、第一の誘電体１１５ａとなるＴｉＯ膜の好ましい範囲は、リーク電流低減の観点から０．４ｎｍ以上であり、ＥＯＴ確保の観点から２．０ｎｍ以下となる。
【００９８】
上記の第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚増加にしたがってＥＯＴが単調に増加する結果は、ＴｉＯ膜が誘電体として機能していることを示している。本実施例においても、第一の誘電体膜１１５ａとなるＴｉＯ膜は、膜厚が１ｎｍ以上では多結晶状態に変化しているが、膜厚が０．８ｎｍ以下では非晶質状態が保持されており結晶化していない。
【００９９】
したがって、第一の誘電体膜１１５ａの膜厚が０．８ｎｍ以下の範囲では、第二の上部電極１１６ｂを形成する熱処理において、第二の誘電体膜１１５ｂとなるＺｒＯ膜と第一の上部電極１１６ａとなるＴｉＮ膜とが多結晶状態に変換され、第一の誘電体膜１１５ａは結晶化しない。一方、第一の誘電体膜１１５ａの膜厚が１ｎｍ以上の範囲では、第二の上部電極１１６ｂを形成する熱処理において、第一の誘電体膜１１５ａとなるＴｉＯ膜と、第二の誘電体膜１１５ｂとなるＺｒＯ膜と、第一の上部電極１１６ａとなるＴｉＮ膜とが多結晶状態に変換される。なお、第一の誘電体膜１１５ａの膜厚が０．８ｎｍと１ｎｍとの間では非晶質状態のＴｉＯ膜と多結晶状態のＴｉＯ膜が混在した状態を示す。
【０１００】
本実施例においては、第二の上部電極１１６ｂを４５０℃で形成することにより、既に形成されている第二の誘電体膜１１５ｂは微結晶ＺｒＯ膜から多結晶ＺｒＯ膜に変換され、第一の上部電極１１６ａは微結晶又は非晶質ＴｉＮ膜から多結晶ＴｉＮ膜に変換されている。また、第一の誘電体膜１１５ａは、膜厚が０．４〜０．８ｎｍの範囲では非晶質ＴｉＯ膜であり、膜厚が１〜２ｎｍの範囲では非晶質ＴｉＯ膜から多結晶ＴｉＯ膜に変換されている。
【０１０１】
その結果、本実施例において、第一の誘電体膜１１５ａ（ＴｉＯ膜）の膜厚が０．４〜０．８ｎｍの範囲で構成されるキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、非晶質ＴｉＯ膜からなる第一の誘電体膜１１５ａと、多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを有している。また、第一の誘電体膜１１５ａの（ＴｉＯ膜）の膜厚が１〜２ｎｍの範囲で構成されるキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、多結晶ＴｉＯ膜からなる第一の誘電体膜１１５ａと、多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを有している。
【０１０２】
すなわち、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆うように設けられた第一の誘電体膜１１５ａと、第一の誘電体膜１１５ａに接して第一の誘電体膜１１５ａを覆うように設けられた第二の誘電体膜１１５ｂと、第二の誘電体膜１１５ｂに接して第二の誘電体膜１１５ｂを覆うように設けられた上部電極を有し、上部電極は、多結晶窒化チタン膜を含み誘電体膜に接する第一の上部電極１１６ａと、多結晶窒化チタン膜を含み第一の上部電極１１６ａに積層して設けられた第二の上部電極１１６ｂとを含んで構成されている。
【０１０３】
図１３は、本実施例における第一の上部電極１１６の効果を説明するための図である。第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚を０．５ｎｍとするキャパシタを作成し、第一の上部電極１１６ａとなるＴｉＮ膜を形成する前に、４５０℃の窒素雰囲気で１０分間、熱処理した場合のリーク電流特性を示している。その結果を符号Ｓに示している。符号Ｐは図１２に示した符号Ｐと同じであり、第一の上部電極１１６ａとなるＴｉＮ膜を形成した後、第二の上部電極１１６ｂの形成時に熱処理した結果である。図から明らかなように、第一の上部電極１１６ａとなるＴｉＮ膜を形成する前に熱処理した符号Ｓでは、符号Ｐに比べてリーク電流が増大しており、第二の誘電体膜１１５ｂとなるＺｒＯ膜にクラックが発生し始めていることを示唆している。
【０１０４】
なお、図１３には、４５０℃で熱処理した場合の結果を示したが、本実施例においても第一実施例と同様に、３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。したがって、本実施例のキャパシタの構成でも、誘電体膜となる微結晶状態のＺｒＯ膜を形成した後、保護膜となる第一の上部電極すなわちＴｉＮ膜の形成が終了するまでプロセス温度を微結晶ＺｒＯ膜のＡＬＤ法での成膜温度を７０℃以上、超えない温度、好ましくは３００℃以下に保持することが重要である。
【０１０５】
（第三実施例）
本実施例では、誘電体膜の形成方法として、ＺｒＯ膜を２ステップに分けて形成したキャパシタの特性について、図１４および図１５を用いて説明する。まず、第一の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第二の微結晶ＺｒＯ膜を形成した状態で、第一の上部電極となるＴｉＮ膜を積層形成し、第二の上部電極形成時の熱処理により、第二の微結晶ＺｒＯ膜および第一の上部電極となる微結晶又は非晶質ＴｉＮ膜を多結晶に変換する方法を用いる。
【０１０６】
図１４（ａ）は本実施例のキャパシタの構造を示している。シリコン単結晶半導体基板１０１上に、多結晶ＴｉＮ膜からなる下部電極１０２と、厚さ０．５ｎｍの非晶質ＴｉＯ膜からなる第一の誘電体膜１１５ａと、厚さ５ｎｍの多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、厚さ１ｎｍの多結晶ＺｒＯ膜からなる第三の誘電体膜１１５ｃと、第三の誘電体膜１１５ｃの上に形成された厚さ１ｎｍの多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、第一の上部電極１１６ａの上に形成された多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを備えたキャパシタ構造を示している。
【０１０７】
本実施例のキャパシタは、誘電体膜が、第一の誘電体膜１１５ａと、第二の誘電体膜１１５ｂと、第三の誘電体膜１１５ｃの３層膜で構成されている点が、第一および第二実施例とは異なっている。第三の誘電体膜１１５ｃには、第二の誘電体膜１１５ｂと同じ材料であるＺｒＯ膜を用いることができる。また、酸化ハフニウム膜や酸化タンタル膜のような第二の誘電体膜１１５ｂとは異なる材料を用いることもできる。同じ材料であるＺｒＯ膜で構成した場合には、第二の誘電体膜１１５ｂと第三の誘電体膜１１５ｃは一体化した構成となるので、図１１に示した第二実施例の構成と実質的に同じとなる。
【０１０８】
以下、図１４（ａ）に示したキャパシタの形成方法について、図１４（ｂ）を用いて説明する。
【０１０９】
（１）下部電極形成ステップ
まず、半導体基板１０１をＴｉＮ膜形成装置内にセットし、半導体基板１０１上に、下部電極１０２となる多結晶ＴｉＮ膜を形成した。立体構造への適用を考慮して、ＴｉＣｌ4とＮＨ3を反応ガスとするＣＶＤ法により形成した。成膜温度は４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。ＴｉＮ膜の形成後、ＴｉＮ膜形成装置から取り出した。
【０１１０】
（２）第一の誘電体膜となるＴｉＯ膜形成ステップ
第二実施例と同様の方法により、第一の誘電体膜となるＴｉＯ膜１１５ａを形成した。
【０１１１】
（３）第二の誘電体膜となるＺｒＯ膜形成ステップ
第二実施例と同様の方法により、第二の誘電体膜となるＺｒＯ膜１１５ｂを形成した。
【０１１２】
（４）熱処理ステップ
所定数のサイクルを繰り返して厚さ５ｎｍのＺｒＯ膜からなる第二の誘電体膜１１５ｂを形成した後、同一のＡＬＤ成膜装置内に保持したまま、温度を３８０℃まで昇温し、酸素雰囲気下で１０分間、熱処理をした。その後、温度を４５０℃まで昇温し、窒素雰囲気下で１０分間、さらに熱処理した。この段階で、第二の誘電体膜１１５ｂとなるＺｒＯ膜は多結晶化し、図５に示したようにクラックが発生している。第一の誘電体膜１１５ａとなるＴｉＯ膜は非晶質状態が維持される。
【０１１３】
（５）第三の誘電体膜となるＺｒＯ膜形成ステップ
上記熱処理を行なった後、温度を２５０℃まで降温し、クラックが発生している第二の誘電体膜表面に第三の誘電体膜１１５ｃとなるＺｒＯ膜を形成した。ＴＥＭＡＺをＺｒ原料ガスとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜１１５ｃは微結晶状態となっている。
【０１１４】
（６）第一の上部電極となるＴｉＮ膜の形成ステップ
第三の誘電体膜１１５ｃとなるＺｒＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、第一の上部電極１１６ａとなるＴｉＮ膜を形成した。Ｔｉ原料ガスとしては、ＴｉＣｌ4、ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ3）2〕4）、ＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ2Ｈ5）2〕4）を用いることができる。反応ガスとしてオゾンを用い、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＴｉＮ膜１１６ａは非晶質状態となっている。
【０１１５】
（７）第二の上部電極形成ステップ
第二実施例と同様の方法により、第二の上部電極となるＴｉＮ膜を形成した。
【０１１６】
図１５の符合Ｔは、上記方法により形成したキャパシタのリーク電流特性を示している。なお、同図の符号Ｐは、図１２に示した符号Ｐと同じである。上記のように、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜を形成する。この状態で、第一の上部電極となるＴｉＮ膜を積層形成し、第二の上部電極形成時の熱処理で、第二の微結晶ＺｒＯ膜および第一の上部電極となる非晶質ＴｉＮ膜を多結晶に変換する方法を用いたキャパシタでは、符号Ｐと同等の極めてリーク電流の少ない特性が得られている。
【０１１７】
本実施例では第二の誘電体膜１１５ｂとなる第一のＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分の熱処理に加え、４５０℃の窒素雰囲気で１０分の熱処理を行なっている。図１５には示していないが、４５０℃の窒素雰囲気で１０分の熱処理だけを行なった場合も同等の結果が得られている。
【０１１８】
図１３に一例を示したように、本実施例の構造であっても、第一の上部電極１１６ａを形成する前に４５０℃の窒素雰囲気で１０分間熱処理を施すとリーク電流が増大している。しかし、本実施例のように、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を熱処理して結晶化させた後、第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜を形成することによりリーク電流の増大を回避できることを示している。本実施例では、第一の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第二の微結晶ＺｒＯ膜の膜厚を１ｎｍとしている。上述のように、膜厚が６ｎｍの単層膜からなるＺｒＯ膜に４５０℃の熱処理が加わった後、上部電極が形成されると図３のＤに示したように、著しくリーク電流は増大する。そして、リーク電流が増大する原因を図４に示した結晶成長に伴うクラックの発生によるものと推定した。
【０１１９】
本実施例では、第一の微結晶ＺｒＯ膜を形成した後、４５０℃の熱処理を施すことにより、第二の誘電体膜となる第一の多結晶ＺｒＯ膜にクラックを発生させている。しかし、その後、第一の多結晶ＺｒＯ膜上に第二の微結晶ＺｒＯ膜を形成することにより、第二の微結晶ＺｒＯ膜が第一の多結晶ＺｒＯ膜に生じているクラックを埋設してクラックを消滅させる。また、第二の微結晶ＺｒＯ膜１１５ｃと第一の上部電極１１６ａを形成した後、第二の上部電極１１６ｂを４５０℃で形成している。したがって、第一の上部電極１１６ａは第二の微結晶ＺｒＯ膜１１５ｃに対して保護膜として機能し、第二の上部電極１１６ｂを４５０℃で形成した段階で、第三の誘電体膜１１５ｃとなる第二のＺｒＯ膜に新たなクラックが発生することを抑止する効果を有している。
【０１２０】
次に、本実施例のキャパシタで得られるＥＯＴについて説明する。本実施例のキャパシタでは、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分間の熱処理に加え、４５０℃の窒素雰囲気で１０分間の熱処理を行なっている。このキャパシタはＥＯＴ０．６７ｎｍであった。
【０１２１】
また、図１５には示していないが、４５０℃の窒素雰囲気で１０分間の熱処理だけを行なったサンプルは、リーク電流が符号Ｔと同等で、ＥＯＴは０．７１ｎｍであった。一方、第一の微結晶ＺｒＯ膜形成と第二の微結晶ＺｒＯ膜形成の間に熱処理を施さないで形成したサンプルのＥＯＴは０．７４ｎｍであった。さらに、図１５の符号Ｐで示したＺｒＯ膜が６ｎｍ単層で構成されるキャパシタはＥＯＴ０．７３ｎｍであった。すなわち、ＺｒＯ膜に対しては、上部電極形成時の熱処理を加える前に予め熱処理を加える方が、ＥＯＴの薄膜化の観点で得策である。特に、酸化性雰囲気での熱処理がより効果的である。この理由は、酸化性雰囲気での熱処理では、ＺｒＯ膜中に含有される不純物の脱離効果を促進させて、誘電率が向上するものと考えられる。ただし、酸化性雰囲気での熱処理は、温度が高すぎると酸化剤の拡散によって下部電極を酸化させる問題が生じるので、熱処理温度は３５０〜３８０℃の範囲とすることが望ましい。３５０℃より低い温度では上記の熱処理効果が得られなくなる場合がある。
【０１２２】
上記のように、第二の誘電体膜１１５ｂとなる膜厚が５ｎｍの第一の微結晶ＺｒＯ膜を形成した後、一旦、熱処理を施す。これにより、第一の微結晶ＺｒＯ膜は多結晶化しクラックが発生するものの、クラック以外の部分では緻密化され、誘電率が向上する。この状態の第一の多結晶ＺｒＯ膜表面に第三の誘電体膜１１５ｃとなる膜厚が１ｎｍの第二の微結晶ＺｒＯ膜を形成することにより、第二の微結晶ＺｒＯ膜が、第二の誘電体膜１１５ｂである第一の多結晶ＺｒＯ膜に生じているクラックを埋設して消滅させる。次に、第三の誘電体膜１１５ｃと第一の上部電極１１６ａが形成された後、第二の上部電極１１６ｂが４５０℃で形成される。したがって、第一の上部電極１１６ａは、第三の誘電体１１５ｃとなる第二の微結晶ＺｒＯ膜に対して保護膜として機能し、第二の上部電極１１６ｂを４５０℃で形成した段階で、第三の誘電体膜１１５ｃである第二のＺｒＯ膜に新たなクラックが発生することを抑止することができる。その結果、本実施例の方法によれば、低リーク電流レベルを維持すると共に、ＥＯＴを低減させる効果を有する。また、後述するように、本実施例の方法では、第二の上部電極１１６ｂとなるＴｉＮ膜を形成した後、誘電体膜１１５に加わる比較的長時間の熱処理におけるリーク電流特性の劣化を抑制できる効果もある。
【０１２３】
本実施例では、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜の膜厚は１ｎｍとしたが、これに限るものではない。ＺｒＯ膜の緻密化を図るためには第一のＺｒＯ膜の膜厚を厚くして、第二のＺｒＯ膜の膜厚を薄くすることが望ましい。しかし、第二のＺｒＯ膜が第一のＺｒＯ膜に生じているクラックを埋設して消滅させるためには、少なくとも１ｎｍは必要である。また、前述のように、ＥＯＴを０．９ｎｍ以下に維持するためには、全体のＺｒＯ膜厚を７ｎｍ以下とすることが望ましい。したがって、本実施例のキャパシタにおいては、第一の上部電極１１６ａの膜厚を１〜２ｎｍとした上で、第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚を０．４〜０．８ｎｍ、第三の誘電体膜１１５ｃとなるＺｒＯ膜の膜厚を１〜１．５ｎｍとして、全体のＺｒＯ膜厚が５〜７ｎｍの範囲となるように第二の誘電体膜１１５ｂとなるＺｒＯ膜の膜厚を選択すればよい。
【０１２４】
本実施例では、
半導体基板上に窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極の表面に第一の誘電体膜となる第二の非晶質酸化チタン膜を形成する工程と、
第二の非晶質酸化チタン膜表面に第一の微結晶酸化ジルコニウム膜を形成する工程と、
熱処理して、少なくとも前記第一の微結晶酸化ジルコニウム膜を多結晶酸化ジルコニウム膜からなる第二の誘電体膜に変換する工程と、
前記第二の誘電体膜表面に微結晶状態の第三の誘電体膜を形成する工程と、
前記微結晶状態の第三の誘電体膜の表面に、該第三の誘電体膜の２次的な結晶粒成長を伴わない温度で第一の窒化チタン膜を形成する工程と、
前記第一の窒化チタン膜を形成した後、熱処理によって、前記第一の窒化チタン膜を多結晶窒化チタンを含む第一の上部電極にすると共に、前記第三の誘電体膜を多結晶の第三の誘電体膜に変換する工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含んで構成されている。
【０１２５】
（第四実施例）
本実施例では、第三実施例の方法を用いて形成したキャパシタについて、ポストアニール（ＰＡ）を施した結果について、図１６を用いて説明する。
【０１２６】
前述のように、半導体記憶装置の集積度向上に伴い、個々のメモリセルが縮小されてくると、キャパシタを立体的に製造する必要が生ずる。この場合には立体構造に特有の工程が必要となる。例えば、第一〜三実施例までに述べた第二の上部電極１１６ｂの上に、さらに第三の上部電極を形成する工程である。この工程では、例えば、最大５００℃で６時間程度の熱負荷が発生する場合がある。この場合、前述の第一〜三実施例で形成したキャパシタに、さらに上記熱処理が施されることとなる。したがって、第三の上部電極を必要とする立体構造のキャパシタでは上記熱処理に対する耐性を有することが求められる。
【０１２７】
図１６の符号Ｔは図１５の符号Ｔと同じでありＰＡがない場合の結果を表す。符号Ｕは、４５０℃の窒素雰囲気で６時間の熱処理を行なった場合の結果を表す。符号Ｖは、５００℃の窒素雰囲気で６時間の熱処理を行なった場合の結果を表す。なお、各々のサンプルについて、窒素雰囲気での熱処理に加えて、４５０℃の水素雰囲気で２時間の熱処理を追加したサンプルについても評価したが、図１６の結果と差がなく、窒素雰囲気の熱処理が特性変動を支配していることがわかっている。
【０１２８】
図１６から明らかなように、４５０℃で熱処理した符号Ｕでは低電界でのリーク電流がわずかに増加しているものの、−１Ｖから１Ｖの範囲では大きな変化は見られない。このサンプルのＥＯＴは０．６８ｎｍであり、符号ＵのＥＯＴ０．６７ｎｍと大差はない。したがって、４５０℃のＰＡに対しては充分耐性がある。図１６には示していないが、この耐性は、第三実施例に示した単層ＺｒＯ膜のキャパシタにおいても示されており、ＴＺＴ構造は４５０℃のＰＡに対して耐性を有している。一方、５００℃で熱処理した符号Ｖは、ＰＡを行なっていない符号Ｔに比べて明らかにリーク電流の増加が見られている。しかし、この場合であっても、±１Ｖにおけるリーク電流は１Ｅ−７（Ａ／ｃｍ2）であり、充分使用に耐えられるレベルにある。なお、このサンプルのＥＯＴは０．７５ｎｍであった。
【０１２９】
第三実施例では、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜に対して４５０℃を最高温度とする熱処理しか行なっていないので、４５０℃のＰＡに対してはＺｒＯ膜の緻密性が充分であるが、５００℃のＰＡに対しては緻密性が不十分になっているものと推察される。したがって、第一の微結晶ＺｒＯ膜に対して予め５００℃の熱処理を加えておけば緻密性がさらに向上し、５００℃のＰＡに対してもリーク電流の増加を抑制する充分な耐性を示すものと推察される。
【０１３０】
上記のように、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を形成した後、第一の微結晶ＺｒＯ膜に対して予め熱処理を施して多結晶化し、その後、第一の多結晶ＺｒＯ膜の表面に第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜と第一の上部電極１１６ａとなる微結晶又は非晶質ＴｉＮ膜を形成し、さらに第二の上部電極１１６ｂとなるＴｉＮ膜を４５０℃で形成する方法を用いることにより、低リーク電流レベルを維持すると共にＥＯＴを低減させる効果に加えてＰＡに対しても充分な耐性を有する効果がある。ＰＡ耐性を有するキャパシタは、一般的に信頼性にも優れており、第三実施例の方法により形成したキャパシタは高信頼性が要求される半導体記憶装置の構成要素として寄与することができる。
【０１３１】
なお、本実施例では、ＴＺＴ構造（第一の上部電極１１６ａの多結晶ＴｉＮ膜／第三の誘電体膜１１５ｃの多結晶ＺｒＯ膜／第二の誘電体膜１１５ｂの多結晶ＺｒＯ膜／第一の誘電体膜１１４の非晶質又は多結晶ＴｉＯ膜）にＰＡを施した例を示したが、その他の第一〜第三実施例に示した構造においても同様に、第一の上部電極１１６ａを設けていることでＰＡ耐性が得られるものである。
【０１３２】
図１７は、上述の各実施例で得られた種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係について比較したものである。黒塗りの四角は第一の上部電極となるＴｉＮ膜がない場合の単層ＺｒＯ膜からなる誘電体膜を備えたキャパシタである。黒塗りの円は第一の上部電極となるＴｉＮ膜と、単層ＺｒＯ膜からなる誘電体膜を備えた構造のキャパシタである。また、菱形は第一の上部電極となるＴｉＮ膜と、第二もしくは第二と第三の誘電体膜となるＺｒＯ膜と、第一の誘電体膜となるＴｉＯ膜からなる構造のキャパシタである。さらに、２重丸は、ＴＺＴ構造において５００℃の窒素雰囲気で６時間のＰＡを施した結果（第四実施例）である。
【０１３３】
図１７から明らかなように、第一の上部電極となるＴｉＮ膜がないキャパシタでは、ＥＯＴは許容レベルにあるが、リーク電流は極めて大きく半導体記憶装置として使用できる状態にはないことが明らかである。一方、ＺｒＯ膜のクラック発生を防止する保護膜として機能する第一の上部電極となるＴｉＮ膜を備えたＴＺ構造およびＴＺＴ構造では、少なくとも第一の上部電極となるＴｉＮ膜を有することにより０．９ｎｍ以下のＥＯＴを維持しつつ、リーク電流を＋１Ｖにおいて１Ｅ−７（Ａ／ｃｍ2）以下まで激減できる効果のあることが明らかである。
【０１３４】
（第五実施例）
本実施例では、第一〜第四実施例に記載したキャパシタを有する半導体記憶装置について、図１８〜２８を用いて説明する。
【０１３５】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１８の断面模式図を用いて説明する。ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域Ｉを、第二のｐウエル２０４は周辺回路領域ＩＩを各々、便宜的に示している。
【０１３６】
第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造もしくはタングステンを積層したポリメタル構造からなっている。トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々、構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。
【０１３７】
ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステンおよびタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。
【０１３８】
トランジスタのドレイン２０８及び２１２に接続するように、第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後にシリコンで充填されたシリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。
【０１３９】
導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域ＩＩに残存させ、メモリセル領域Ｉに王冠型の下部電極２２３を形成した後、メモリセル領域Ｉの第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁、及び第四の層間絶縁膜２２２ｂを除去して露出した下部電極２２３の外壁を覆うように設けられ、キャパシタが構成されている。
【０１４０】
下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けれており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。
【０１４１】
図１８には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。
【０１４２】
一方、第二のｐウエル２０４には、周辺回路領域ＩＩを構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６およびタングステン２１７で充填している。
【０１４３】
タングステン２１７に接続するように、窒化タングステンおよびタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂおよび第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウムまたは銅からなる第二の配線層２３０に接続されている。
【０１４４】
また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域ＩＩに引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウムまたは銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１４５】
図１９は、図１８の断面模式図において、Ｘ−Ｘで示した位置の平面図であり、誘電体膜及び上部電極は省略している。また、図１９のＹ−Ｙで示した線分領域は、図１８のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。一般的に、従来技術では集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまうことになる。これに対して、本実施例では、開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。
【０１４６】
図１９ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図１８においても、図１９に対応してキャパシタ３０１の上部、３０２の上部、および３０１と３０２の間の上部には支持膜が設けられていない構成となっている。
【０１４７】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレッジの優れた成膜方法が必要となる。
【０１４８】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本実施例に係わるキャパシタの製造工程を抜き出して説明することとする。図２０に、図１８に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１４９】
まず、図２０に示すように、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａおよびメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａおよびメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂおよび窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。
【０１５０】
次に、図２１に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂおよび第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。
【０１５１】
次に、図２２に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ4とＮＨ3を原料ガスとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。
【０１５２】
次に、図２３に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法により支持膜２２２ｃの上面に形成されている保護膜２３４およびＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。
【０１５３】
次に、図２４に示すように、支持膜２２２ｃに開口２３１を形成した。図１９の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４および下部電極２２３も上端の一部が除去される。
【０１５４】
次に、図２５に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂおよび保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。
【０１５５】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。
【０１５６】
次に、図２６に示すように、誘電体膜２２４および第一の上部電極２２５ａとなるＴｉＮ膜を形成した。第一の上部電極２２５ａおよび誘電体膜２２４は、第一実施例に記載したＴＺ構造、もしくは第二〜四実施例に記載したＴＺＴ構造として、ＡＬＤ法を用いて形成することができる。これらＴＺ構造及びＴＺＴ構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４および第一の上部電極２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。
【０１５７】
次に、図２７に示すように、第二の上部電極２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ4とＮＨ3を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の上部電極２２５ａ表面のいずれの部位にも形成することができる。
【０１５８】
第二の上部電極２２５ｂは、４５０℃で形成しているが、誘電体膜２２４は第一の上部電極２２５ａとなるＴｉＮ膜で保護された状態で熱処理を受けるので、前述の実施例で説明したように、誘電体膜２２４にクラックが発生してリーク電流が増大する問題を回避することができる。
【０１５９】
次に、図２８に示すように、第三の上部電極２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した。図２７の第二の上部電極２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために、空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１６０】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ4）とモノシラン（ＳｉＨ4）と三塩化ホウ素（ＢＣｌ3）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。第四実施例で説明したＰＡは、この工程における熱処理を想定したものである。第三の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、第三実施例で述べた方法を採用することにより、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供することができる。
【０１６１】
第三の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第四の上部電極２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図１８に示したように、第五の層間絶縁膜２２６の形成工程およびその後の工程を実施してＤＲＡＭからなる半導体記憶装置を製造する。
【０１６２】
上記のように、全体構成となる図１８に示した上部電極２２５は、詳細構成となる図２８に示したように、第一の上部電極２２５ａとなるＴｉＮ膜と、第二の上部電極２２５ｂとなるＴｉＮ膜と、第三の上部電極となるＢ−ＳｉＧｅ膜と、第四の上部電極２２５ｄとなるＷ膜で構成される。
【０１６３】
なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となり５００℃のＰＡの影響は軽減される。
【０１６４】
以上、説明したように、本実施例によれば、誘電体膜となるＺｒＯ膜の表面を第一の上部電極となるＴｉＮ膜で保護した状態で、４５０℃の熱処理を伴う第二の上部電極を形成することにより、ＺｒＯ膜にクラックが発生することを回避して、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供できる効果がある。
【符号の説明】
【０１６５】
１０１ シリコン単結晶半導体基板
１０２ 下部電極
１０３ 誘電体膜
１０４ 上部電極
１０５ａ、１０５ｂ、１０５ｃ 結晶粒
１０５ｄ 粒界
１０７ 下部電極
１０９ 上部電極
１１０ａ 微結晶ＺｒＯ膜
１１０ｂ 多結晶ＺｒＯ膜
１１１ クラック
１１２ 上部電極
１１５ａ ＴｉＯ膜
１１５、１１５ｂ、１１５ｃ ＺｒＯ膜
１１６ａ 第一の上部電極
１１６ｂ 第二の上部電極
２０１ ｐ型シリコン基板
２０２ ｎウエル
２０３、２０４ ｐウエル
２０５ 素子分離領域
２０６、２０７ スイッチングトランジスタ
２０８、２１２ ドレイン
２０９ ソース
２１０ ゲート絶縁膜
２１１ ゲート電極
２１３、２１９、２２２ａ、２２２ｂ、２２６ 層間絶縁膜
２１４ 多結晶シリコン
２１５ 金属シリサイド
２１６ ビット線
２１７ タングステン
２１８、２３０ 配線層
２２０ シリコンプラグ
２２１ 導体プラグ
２２１ａ バリヤメタル
２２１ｂ メタル
２２２ｃ 支持膜
２２３ 下部電極
２２３ａ ＴｉＮ膜
２２４ 誘電体膜
２２５ 支持膜
２２５ａ 第一の上部電極
２２５ｂ 第二の上部電極
２２５ｃ 第三の上部電極
２２５ｄ 第四の上部電極
２２７ 金属ビアプラグ
２２８ 引き出し配線
２２９ 金属プラグ
２３１ 開口
２３２、２３２ａ シリンダホール
２３４ 保護膜
３０１、３０２ キャパシタ
Ｉ メモリセル領域
ＩＩ 周辺回路領域
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
半導体記憶装置としてキャパシタに要求される特性には、（１）大きな容量が得られること、すなわち誘電率が高いこと（後述するＥＯＴが小さいこと）、（２）容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。
【０００５】
特許文献１には高誘電体膜として、ＳＴＯ（ストロンチウムチタニウムオキサイド）膜を用い、上下部電極としてＴｉＮ（窒化チタン）を用いる構成において、リーク電流を防止する方策が開示されている。具体的には、下部電極と誘電体及び誘電体と上部電極の間に、例えばＴｉＳｉＮ（チタニウムシリコンナイトライド）などの非晶質導電体からなるバッファー電極層を介在させる平坦キャパシタの構成が記載されている。バッファー電極層に非晶質導電体を用いて下部電極を覆うことにより、下部電極表面の凹凸を減少させてリーク電流を低減する効果があるとされている。
【０００６】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００７】
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2、ＺＡＺのＺはＺｒＯ2層、ＡはＡｌ2Ｏ3層をそれぞれ意味する。）や、Ａｌ2Ｏ3とＺｒＯ2の膜を交互に複数回積層した構造を有するもの等がある。
【０００８】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ2）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ2Ｏ3）を組み合わせることで、所望の特性を得ようとするものである。
【０００９】
例えば、特許文献２には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ2薄膜とＡｌ2Ｏ3薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２００９／０９０９７９号
【特許文献２】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記特許文献１の図８に第一実施例として記載された平坦キャパシタは、ＴｉＮ膜からなる第一電極層８３ａおよびＴｉＳｉＮ膜からなる第二電極層８３ｂを有する下部電極層８３と、ＳｉＮ膜からなる第一の誘電体層８４ａ、ＳＴＯ膜からなる第二の誘電体層８４ｂおよびＳｉＮ膜からなる第三の誘電体層８４ｃを有する誘電体層８４と、ＴｉＳｉＮ膜からなる第三電極層８５ａおよびＴｉＮ膜からなる第四電極層８５ｂを有する上部電極８５を備える構成となっている。
【００１２】
上記構成において、第二電極層８３ｂおよび第三電極層８５ａとなるＴｉＳｉＮは、スパッタ法、あるいは熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で堆積しても良いとされている。熱ＣＶＤ法の場合には、原料としてＴｉＣｌ4、ＮＨ3、ＳｉＨ4を用い、堆積温度は約５２０℃で良いとされている。
【００１３】
しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱ＣＶＤ法では３種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。
【００１４】
一方、特許文献１では高誘電体膜となるＳＴＯ膜の上下にシリコン窒化膜（ＳｉＮ膜）を形成しており、その膜厚は各々２ｎｍで良いとされている。ＳｉＮ膜は非晶質であるため表面の平坦性を維持することができるので、ＳｉＮ膜／ＳＴＯ膜／ＳｉＮ膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。
【００１５】
しかし、ＳｉＮ膜の誘電率はシリコン酸化膜の誘電率の高々２倍であり、容量絶縁膜全体としては高誘電率のＳＴＯ膜を用いる効果は皆無に近い結果となる。すなわち、特許文献１に記載されている、厚さ２ｎｍのＳｉＮ膜／厚さ４ｎｍのＳＴＯ膜／厚さ２ｎｍのＳｉＮ膜からなる容量絶縁膜では、ＳｉＮ膜の誘電率が８、ＳＴＯ膜の誘電率が１００であることを考慮するとＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＳｉＯの誘電率４で等価換算した膜厚）は、１ｎｍ＋０．１６ｎｍ＋１ｎｍで２．１６ｎｍとなる。
【００１６】
ＳＴＯ膜が単層膜であればＥＯＴは０．１６ｎｍとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が４ｎｍのＳｉＮ膜が積層された途端にＥＯＴは１３．５倍に厚くなってしまい、容量は１桁以上小さな値となってしまう。
【００１７】
このようなキャパシタ構造では、リーク電流は抑制でき、信頼性も確保できると推定されるが、大きな容量を得ることはできず、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる問題がある。
【００１８】
また、上記特許文献１の図１２に第二実施例として記載された平坦キャパシタは、上記第一実施例の構成に対して、第一の誘電体層８４ａ（ＳｉＮ）と第三の誘電体層８４ｃ（ＳｉＮ）を有していない点のみが異なっている。すなわち、第二の誘電体８４ｂ（ＳＴＯ）が、ＴｉＳｉＮからなる第三の電極層８５ａに直接、接触している構成となっている。この構成では、高誘電体膜であるＳＴＯ膜のみで誘電体膜８４を構成しているので、ＥＯＴは小さくなり、大きな容量を得ることができる。しかし、上述のように、ＴｉＳｉＮをＣＶＤ法で形成する温度は５２０℃とされており、段落［００３６］に記載されているように、ＳＴＯ膜の結晶化アニール温度４００〜６００℃に該当している。すなわち、第三の電極層８５ａが成膜される直前の予備加熱ステップにおいてＳＴＯ膜は結晶化しており、結晶化したＳＴＯ上に第三の電極層８５ａが形成されることを意味している。
【００１９】
このことは、段落［００３８］に「ＳＴＯ膜の表面モフォロジーが悪化する場合があり」と記載されているようにリーク電流が増大する問題がある。第一実施例ではＳＴＯの表面モフォロジーが悪化してもその上に誘電体膜のＳｉＮが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第二実施例では、表面モフォロジーが悪化したＳＴＯ膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。
【００２０】
一方、特許文献２で説明したＺＡＺ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。
【００２１】
しかし、ＤＲＡＭキャパシタのリーク電流密度の許容を１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ2）とすると、ＺＡＺ構造のキャパシタのＥＯＴは０．９ｎｍが限界であった。
【００２２】
前記のように、最小加工寸法Ｆ値が４０ｎｍ以下に縮小されるＤＲＡＭにおいては、ＥＯＴを０．９ｎｍより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。
【００２３】
ＺＡＺ構造でＥＯＴを小さくしにくい理由は、比誘電率の低い（ε＝８．９）酸化アルミニウム（Ａｌ2Ｏ3）を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、ＥＯＴは小さくできるものの、リーク電流が大きく、実用化は困難であった。
【課題を解決するための手段】
【００２４】
上記問題に鑑み、本発明は、上下部電極に窒化チタン膜を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体記憶装置、及びその製造方法を提供する。
【００２５】
本発明の一実施形態は、
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の窒化チタン膜を成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタンを含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法に関する。
【００２６】
本発明の他の実施形態は、
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、熱処理を経ることなく、第一の窒化チタン膜をＡＬＤ法で成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタン膜を含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法に関する。
【００２７】
本発明の他の実施形態は、
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記上部電極は、前記誘電体膜に接する多結晶窒化チタン膜を含む第一の上部電極と、前記第一の上部電極上に積層される多結晶窒化チタン膜を含む第二の上部電極とを含んで構成される半導体記憶装置に関する。
【発明の効果】
【００２８】
本発明によれば、上部電極と接する誘電体膜を少なくとも原子層堆積法で成膜し、該誘電体膜に対してクラック等のダメージを与えることなく、保護膜として窒化チタン膜を形成し、その後加熱により窒化チタン膜を多結晶窒化チタンからなる導電性の第一の上部電極とすることで、誘電体膜のクラック発生が抑制され、リーク電流特性に優れたキャパシタを形成することができる。
【図面の簡単な説明】
【００２９】
【図１】従来のキャパシタ構造を示す概略断面図である。
【図２】従来のキャパシタのリーク電流特性を示すグラフである。
【図３】従来のキャパシタのリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図４】ＺｒＯ膜の結晶状態を模式的に示したイメージ図であり、（ａ）は膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍを示す。
【図５】上部電極形成時に発生するクラックがリーク電流の増大をもたらす理由を説明するための模式図であり、（ａ）は上部電極を室温ＰＶＤ−ＴｉＮで形成した場合、（ｂ）は誘電体膜を加熱処理してから室温ＰＶＤ−ＴｉＮ上部電極を形成した場合、（ｃ）は上部電極をＣＶＤ−ＴｉＮで形成した場合を示す。
【図６】第一実施例の半導体記憶装置を構成するキャパシタの模式的断面図である。
【図７】図６と従来のキャパシタのリーク電流特性を示すグラフである。
【図８】図６に示すキャパシタ構造において、保護膜としての第一の上部電極の効果を説明するためのリーク電流特性を示すグラフである。
【図９】図６に示すキャパシタ構造のリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図１０】図６に示すキャパシタ構造において、第一の上部電極の膜厚がリーク電流特性に及ぼす影響を示すグラフである。
【図１１】第二実施例の半導体記憶装置を構成するキャパシタの模式的断面図である。
【図１２】図６と１１のキャパシタ構造におけるリーク電流特性の第一の誘電体膜の膜厚依存性を示すグラフである。
【図１３】図１１のキャパシタ構造において、保護膜としての第一の上部電極の効果を説明するためのリーク電流特性を示すグラフである。
【図１４】図１４（ａ）は第三実施例の半導体記憶装置を構成するキャパシタの模式的断面図であり、図１４（ｂ）は図１４（ａ）のキャパシタ構造の形成工程のフローシートである。
【図１５】図１１と１４（ａ）のキャパシタ構造における、リーク電流特性を示すグラフである。
【図１６】ポストアニールのリーク電流特性に及ぼす効果について説明するグラフである。
【図１７】種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係を示すグラフである。
【図１８】第五実施例に係る半導体記憶装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図１９】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２０】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２１】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２２】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２３】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２４】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２５】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２６】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２７】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【図２８】第五実施例に係る半導体記憶装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００３０】
キャパシタの誘電体膜としては、立体構造への適用性、成膜の容易性、高誘電率化の観点で酸化ジルコニウム（ＺｒＯ2：以下、「ＺｒＯ」と記す）膜が有望である。しかし、背景技術で説明したように、ＺｒＯ単層膜ではリーク電流の抑制において問題がある。
【００３１】
以下に、本発明者らが行った、ＺｒＯ単層膜におけるリーク電流特性の検討結果の一例について図１から図５を用いて説明する。
【００３２】
（実験例１）
図１は、シリコン単結晶半導体基板１０１上に、窒化チタン膜（ＴｉＮ膜）からなる下部電極１０２と、同じくＴｉＮ膜からなる上部電極１０４と、上下部電極に挟まれたＺｒＯ膜からなる誘電体膜１０３を有する平坦キャパシタの構造を示している。
【００３３】
ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）を反応ガスとするＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した。堆積温度は４５０℃、膜厚は１０ｎｍとした。以下、ＣＶＤ法により形成したＴｉＮ膜をＣＶＤ−ＴｉＮ膜と記す。
【００３４】
また、ＺｒＯ膜１０３は、有機金属錯体であるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ3）ＣＨ2ＣＨ3］4）をＺｒ原料ガスとし、オゾン（Ｏ3）を反応ガスとするＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成した。成膜温度は２５０℃、膜厚は６ｎｍとした。ＡＬＤ法では、具体的には下記（１）〜（４）のプロセスからなる基本シーケンスを所望の膜厚となるまで繰返すことにより、ＺｒＯ膜を成膜する。
（１）半導体基板が設置された反応室にＺｒ原料ガスを導入して下部電極表面に原子層を吸着させるステップ、
（２）気相に残留する原料ガスを窒素パージするステップ、
（３）オゾンを導入して下部電極表面に吸着したＺｒ原料を酸化するステップ、
（４）気相に残留するオゾンを窒素パージするステップ。
【００３５】
ＴｉＮ膜からなる上部電極１０４については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ＺｒＯ膜上面に平板マスクをセットし、その上からスパッタ法（以下、「ＰＶＤ法」と記載する）によりＴｉＮ膜を堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は１０ｎｍとした。
【００３６】
図２の符号Ｂで示される特性は、上記構成のキャパシタにおいて、上部電極１０４に−３Ｖから＋３Ｖの電圧を印加した場合のリーク電流特性を示している。指標となる１Ｅ−７（Ａ／ｃｍ2）レベル（図２中に点線で示した）の電流密度となる印加電圧が＋２．３Ｖ、−２．２Ｖとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に１Ｖ以上であることを考慮すると、上記構成のキャパシタは充分なマージンのあるリーク電流特性を示している。
【００３７】
一方、図２に示した符号Ａの特性は、上部電極として、ＰＶＤ法で形成したＴｉＮ膜（以下、「ＰＶＤ−ＴｉＮ膜」と記載する）に代えて、下部電極と同じＣＶＤ法で形成したＴｉＮ膜（以下、「ＣＶＤ−ＴｉＮ膜」と記載する）を用いた場合の結果を示している。図２から明らかなように、上部電極にＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流は、ＰＶＤ−ＴｉＮ膜の場合に比べて７桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。
【００３８】
前述のように、立体構造のキャパシタに適用するためには上部電極も下部電極と同様に、段差被覆性が良好なＣＶＤ法を用いて形成する必要がある。しかし、符号Ａに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。
【００３９】
本発明者は、上記の上部電極形成法の違い、すなわちＰＶＤ法とＣＶＤ法の各々の条件の内、どの条件が誘電体膜となるＺｒＯ膜のリーク電流を激変させる原因となっているかを種々、検討した。その結果、リーク電流を激変させる主たる原因が成膜温度にあると推定した。すなわち、ＰＶＤ法では室温で形成しており、ＣＶＤ法では４５０℃で形成していることに主たる原因があると考えた。
【００４０】
また、図３は、検討結果の一例として、図１に示したキャパシタ構造で、ＺｒＯ膜の膜厚を４ｎｍ（符号Ｃ）、６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と変化させ、堆積温度４５０℃のＣＶＤ−ＴｉＮ膜を上部電極とした場合のリーク電流特性の比較を示した。通常、酸化シリコン膜や窒化シリコン膜、あるいは酸化アルミニウム膜などのように非晶質の誘電体膜では、膜厚が厚くなるほど膜中の電界強度が弱くなり、リーク電流は低減する。しかし、図３に示したＺｒＯ膜の場合は、このような傾向を示しておらず、膜厚の薄い４ｎｍ（符号Ｃ）で最もリーク電流が少なく、膜厚が６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と厚くなるほどリーク電流が増大する傾向を示している。
【００４１】
図３の結果は、ＺｒＯ膜の結晶化過程との関連を強く示唆していると考えられた。そこで、本発明者は、透過電子顕微鏡像の観察やＸ線回折ピーク強度の測定を実施し、以下の知見を得た。
【００４２】
ＺｒＯ膜は２５０℃で成膜した直後の段階で微結晶からなる多結晶状態となっている。このＺｒＯ膜を成膜温度より高い温度で熱処理すると２次的な結晶粒成長が生じる。２次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。ここで、「２次的な結晶粒成長」とは、成膜中に形成される結晶の成長を１次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。
【００４３】
図４に、上記の結果を模式的に示した結晶状態のイメージを示した。（ａ）はＺｒＯ膜の膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍの場合で、各々、ＣＶＤ−ＴｉＮ膜の堆積温度となる４５０℃で熱処理した後のイメージである。膜厚４ｎｍ（ａ）では結晶粒の成長は認められるが、小さい結晶粒１０５ａの集合からなる多結晶状態である。膜厚６ｎｍ（ｂ）では相対的に大きな結晶粒１０５ｂが生じ、小さな結晶粒１０５ａとが混在する多結晶状態となる。膜厚８ｎｍ（ｃ）では、小さな結晶粒は消滅し、結晶粒１０５ｂよりもさらに大きな結晶粒１０５ｃの集合となり、明確な粒界１０５ｄ（太線）を有する多結晶状態となる。（ｃ）の多結晶状態では結晶化の進展に伴う原子の再配置および膜中不純物の揮発により体積収縮が生じ、粒界にはクラックが発生していると考えられる。
【００４４】
図５は、上記上部電極形成時に発生するクラックの発生がリーク電流の増大をもたらす理由を説明するための模式図である。
【００４５】
図５（ａ）は、ＴｉＮ膜からなる下部電極１０７上に原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＺｒＯ膜からなる誘電体膜１１０ａを形成した後、上部電極１０９として室温形成のＰＶＤ−ＴｉＮ膜１０９を形成した構成である。この場合、微結晶ＺｒＯ膜１１０ａには成膜温度以上の熱処理が加わらないので２次的な結晶粒成長は起こらず、クラックは発生しない。その結果、リーク電流は図２の符号Ｂの特性となる。
【００４６】
図５（ｂ）は、図５（ａ）の構成において、微結晶ＺｒＯ膜１１０ａに、意識的に４５０℃程度の熱処理を加えて２次的な結晶粒成長を促し、クラック１１１が発生した多結晶ＺｒＯ膜１１０ｂからなる誘電体膜に変化させた状態で、上部電極１０９として室温形成のＰＶＤ−ＴｉＮ膜を形成した構成である。ＰＶＤ−ＴｉＮ膜は段差被覆性が悪いため、クラック１１１内部へは膜が形成されない。したがって、この場合もリーク電流は図２の符号Ｂの特性とほぼ同等の特性となる。
【００４７】
図５（ｃ）は、ＴｉＮ膜からなる下部電極１０７上にＡＬＤ法によりＺｒＯ膜からなる誘電体膜１１０ａを形成した後、誘電体膜の上に上部電極１１２として４５０℃で堆積するＣＶＤ−ＴｉＮ膜を形成した構成である。この場合も微結晶ＺｒＯ膜１１０ａは多結晶ＺｒＯ膜１１０ｂに変換され、この２次的な結晶粒成長によるクラック１１１が発生する。ＣＶＤ−ＴｉＮ膜は立体構造電極の形成に適用し得る良好な段差被覆性を有しているため、クラック１１１内部へもＣＶＤ−ＴｉＮ膜１１２が入り込んで形成される。したがって、この場合のリーク電流は図２の符号Ａのように劣化した特性となる。
【００４８】
上記図５（ａ）〜（ｃ）に示したように、成膜装置においては、成膜装置に半導体基板をセットしても、すぐには所定の温度に達しないため、成膜が開始されるまでの間、所定の温度で安定するまで一定時間、予備加熱状態となる。したがって、この予備加熱状態において微結晶ＺｒＯ膜が熱処理され、２次的な結晶粒成長をすることによってクラックが発生する。クラックが発生した後、連続してＣＶＤ−ＴｉＮ膜の成膜が開始されるのでクラック内部はＣＶＤ−ＴｉＮ膜で充填されてしまう。
【００４９】
その結果、クラック１１１の底部では、上部電極となるＣＶＤ−ＴｉＮ膜１１２と下部電極１０７とは極めて薄い誘電体膜１１０ｂを介して対向することとなり、リーク電流が増大する結果となる。極端な場合には短絡状態となる。また、ＺｒＯ膜の膜厚が薄く２次的な結晶粒成長が遅れる場合であっても局所的にクラックが発生しており、リーク電流を増加させる原因となっていると考えられる。更に、明確なクラック発生に至らなくても、２次的な結晶粒成長に伴う表面原子移動により、表面の凹凸が増大して相対的に膜厚の薄い部分が生じるとリーク電流の増加をもたらすこととなる。図２に示したようなリーク電流特性が７桁も変化する劇的な劣化は、このようにクラック発生に起因しているものと推察される。
【００５０】
以上、説明したように、図２において、上部電極にＰＶＤ−ＴｉＮ膜を用いた場合にはリーク電流が少なく、熱処理を伴うＣＶＤ−ＴｉＮ膜を用いた場合にリーク電流が増大する原因は、ＣＶＤ−ＴｉＮ膜を成膜する直前の４５０℃の予備加熱状態において、ＺｒＯ膜が大きな結晶粒からなる多結晶状態となって粒界にクラックが発生し、そのクラック内部へ段差被覆性の良いＣＶＤ−ＴｉＮ膜が成膜されてしまうことにあるものと推定される。ＰＶＤ−ＴｉＮ膜を上部電極とすればクラックの影響を回避できるが、段差被覆性が悪く立体構造には適用できない問題がある。
【００５１】
（第一実施例）
上記の結果より、本発明者はＺｒＯ膜の２次的な結晶粒成長に伴うクラック発生を防止するためには、ＺｒＯ膜の２次的な結晶粒成長を伴わない温度でＺｒＯ膜表面を保護膜で被覆し、その後、上部電極としてのＣＶＤ−ＴｉＮ膜を形成すれば良いと考えた。また、保護膜として種々検討した結果、上部電極として用いる窒化チタン（ＴｉＮ）膜が有望であることを見出した。すなわち、保護膜となる第一の上部電極として、ＺｒＯ膜の結晶成長を伴わない温度で形成するＴｉＮ膜をＺｒＯ膜表面に形成した後、第二の上部電極としてＺｒＯ膜の結晶成長を伴う温度で形成するＴｉＮ膜を第一の上部電極表面に形成する。
【００５２】
以下、誘電体膜となるＺｒＯ膜の表面に第一の上部電極としてＴｉＮ膜が接しているキャパシタについて説明する。
【００５３】
図６は、シリコン単結晶半導体基板１０１上に、ＴｉＮ膜からなる下部電極１０２と、厚さ６ｎｍの多結晶ＺｒＯ膜からなる誘電体膜１１５と、厚さ１ｎｍのＴｉＮ膜からなる第一の上部電極１１６ａと、ＴｉＮ膜からなる第二の上部電極１１６ｂをこの順に備えたキャパシタ構造を示している。なお、本実施例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。
【００５４】
以下、図６に示したキャパシタの製造方法について説明する。
【００５５】
まず、半導体基板１０１上に、下部電極１０２となるＴｉＮ膜は、上記実験例１に記載したように立体構造への適用を考慮して、ＴｉＣｌ4とＮＨ3を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０〜６００℃とすることができ、好ましい温度として本実施例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶状態となっている。
【００５６】
次に、誘電体膜１１５となるＺｒＯ膜を、上記実験例１に記載したように、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。Ｚｒ原料ガスとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ2Ｏを用いても良い。さらに成膜温度は２１０〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなる場合があり、２８０℃より高くなると気相中でのＺｒ原料ガスの分解反応が生じ、ＡＬＤ成膜が困難となる場合がある。また、２１０〜２８０℃の範囲であれば、誘電体膜１１５であるＺｒＯ膜の成膜温度２５０℃とほとんど変わらないので、ＺｒＯ膜の２次的な結晶粒成長は起こらず、ＺｒＯ膜は微結晶状態のままとなる。
【００５７】
次に、第一の上部電極１１６ａとなるＴｉＮ膜を形成した。このＴｉＮ膜は成膜時に微結晶状態又は非晶質状態になっている。四塩化チタン（ＴｉＣｌ4）をＴｉ原料ガスとし、アンモニア（ＮＨ3）を反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。アンモニアはプラズマ化した状態で供給した。ＡＬＤ法による具体的成膜ステップは、下記のとおりとした。
（１）半導体基板が設置された反応室にＴｉ原料ガスを導入して誘電体１１５の表面に原子層レベルでＴｉ原料ガスを吸着させるステップと、
（２）気相に残留するＴｉ原料ガスを窒素パージするステップと、
（３）プラズマ化したアンモニアを導入して、誘電体１１５に吸着しているＴｉ原料ガスを窒化するステップと、
（４）気相に残留するアンモニアを窒素パージするステップ
とした。
【００５８】
上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。アンモニアをプラズマ化することにより、エネルギー準位の高い窒素ラジカルが生成され反応性が向上するので２５０℃の低温でも窒化反応を促進することができる。
【００５９】
また、ここではＴｉ原料ガスとしてＴｉＣｌ4を用いたが、これに限定されるものではない。ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ3）2〕4）やＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ2Ｈ5）2〕4）を用いることができる。これらのＴｉ原料ガスを単独もしくは混合状態で使用することができる。
【００６０】
また、反応ガスとしてアンモニアを用いたが、これに限定されるものではなく、Ｎ2、Ｎ2＋ＮＨ3、Ｎ2＋Ｈ2などを用いても良い。ＴＤＭＡＴやＴＤＥＡＴをＴｉ原料ガスとして用いる場合も反応ガスはプラズマ化した状態で供給する。
【００６１】
次に、第二の上部電極１１６ｂとなるＴｉＮ膜を形成した。第二の上部電極１１６ｂとなるＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。
【００６２】
さらに、面積が既知のマスク材料（図示していない）を第二の上部電極１１６ｂ上に形成し、マスク材料をマスクとして上部電極をエッチング除去し、図６に示すキャパシタ構造を形成した。
【００６３】
本実施例においては、第二の上部電極１１６ｂを４５０℃で形成しているので、既に形成されている誘電体１１５は微結晶ＺｒＯ膜から多結晶ＺｒＯ膜に変換される。また、第一の上部電極１１６ａは、微結晶又は非晶質ＴｉＮ膜から多結晶ＴｉＮ膜に変換される。その結果、本実施例のキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、多結晶ＺｒＯ膜からなる誘電体膜１１５と、多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、同じく多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを有する。すなわち、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆う誘電体膜１１５と、誘電体膜１１５に接して誘電体膜１１５上に形成された上部電極を有し、上部電極は、多結晶ＴｉＮ膜を含み誘電体膜に接する第一の上部電極１１６ａと、多結晶ＴｉＮ膜を含み第一の上部電極上に積層される第二の上部電極１１６ｂとを含んで構成されている。
【００６４】
図７は、図６に示したキャパシタのリーク電流特性を示している。横軸は、上部電極に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ｄで示される特性は、図３の符号Ｄで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｆは、厚さ１ｎｍのＴｉＮ膜からなる第一の上部電極１１６ａを有する、本実施例のキャパシタのリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の上部電極１１６ａがない場合（符号Ｄ）には２Ｅ−２（Ａ／ｃｍ2）であり、第一の上部電極１１６ａがある場合（符号Ｆ）には７Ｅ−８（Ａ／ｃｍ2）となっている。
【００６５】
図７の特性比較から明らかなように、厚さ１ｎｍの多結晶ＴｉＮ膜からなる第一の上部電極１１６ａを有するキャパシタ（Ｆ）では、第一の上部電極１１６ａがない場合（符号Ｄ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。符号Ｆの特性を示すキャパシタではＥＯＴで０．７０ｎｍの値が得られた。なお、ＥＯＴは、容量−電圧特性から得られる容量値Ｃを基に、比誘電率εｒに酸化シリコンの３．８５を用い、ＥＯＴ＝εｏ＊εｒ＊Ｓ／Ｃの式から求めた。εｏは真空の誘電率、Ｓは上部電極の面積である。
【００６６】
上記の結果は、４５０℃の温度で第二の上部電極１１６ｂが成膜される工程において、第一の上部電極１１６ａが誘電体膜１１５の結晶化におけるクラックの発生を有効に防止する保護膜の役割を果たしていることを示唆している。この示唆をさらに検証するために、第一の上部電極１１６ａを形成する前に、微結晶状態のＺｒＯ膜からなる誘電体膜に熱処理が加わるとリーク電流特性がどのように変化するか調べた。すなわち、図６に示したキャパシタの形成方法と同様に、温度２５０℃のＡＬＤ法により、下部電極１０２上に、厚さを６ｎｍとする微結晶ＺｒＯ膜からなる誘電体膜１１５を形成した。この後、窒素雰囲気中で、４５０℃、１０分の熱処理を施した。
【００６７】
誘電体膜１１５はこの熱処理時点で多結晶状態となっている。その後、２５０℃のＡＬＤ法により、厚さを１ｎｍのＴｉＮ膜からなる第一の上部電極１１６ａを熱処理された誘電体膜１１５上に形成した。さらに、４５０℃のＣＶＤ法により、厚さを１０ｎｍとする多結晶状態のＴｉＮからなる第二の上部電極１１６ｂを形成し、図６と同様に電極パターンを形成してキャパシタを構成した。
【００６８】
このキャパシタのリーク電流特性を図８の符号Ｋに示した。同図の符号Ｆは、図７の符号Ｆと同じである。図８から明らかなように、第一の上部電極１１６ａを形成する前に、誘電体膜１１５に熱処理が加わると、リーク電流が増大している。＋１Ｖの印加電圧で２Ｅ−２（Ａ／ｃｍ2）のレベルであり、半導体記憶装置に使用可能な１Ｅ−７（Ａ／ｃｍ2）以下のレベルを維持することはできない。
【００６９】
なお、ここでは、４５０℃で熱処理した場合の結果を示したが、３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のＡＬＤ法の成膜温度（２５０℃）に対して、５０℃高い３００℃では、２次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、誘電体膜のＡＬＤ法の成膜温度より７０℃以上、超える高い温度が付加されなければ、実用上問題がないことが分かった。上記微結晶ＺｒＯ膜１１５のＡＬＤ法の温度範囲（２１０℃〜２８０℃）と、ＴｉＮ膜からなる第一の上部電極１１６ａのＡＬＤ法の温度範囲（２１０℃〜２８０℃）とは同等であることから、その範囲内であれば温度差７０℃の範囲内に収まることになる。もちろん、上記微結晶ＺｒＯ膜１１５の成膜と第一の上部電極１１６ａの成膜の間には不要な熱処理が加わらないことが好ましい。
【００７０】
上記のように、ＴｉＮ膜からなる第一の上部電極１１６ａを形成する前に、ＺｒＯ膜をその成膜温度より７０℃以上、超える温度で熱処理してしまうと、その後にＴｉＮ膜からなる第一の上部電極１１６ａを形成しても、保護膜としての効果は得られないことが明らかである。つまり、図５の模式図に示したように、熱処理によって誘電体膜１１５にクラックが発生してしまった後に保護膜となる第一の上部電極を形成してもリーク電流の増大を防止することはできない。つまり、実用できるキャパシタは得られない。
【００７１】
したがって、リーク電流の増大を防止するためには、誘電体膜１１５に２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、微結晶ＺｒＯ膜１１５の表面を覆うように、保護膜となる第一の上部電極１１６ａを形成してしまうことが肝要である。微結晶ＺｒＯ膜１１５の成膜温度と、第一の上部電極１１６ａの成膜温度が同じかあるいは第一の上部電極１１６ａの成膜温度の方が低ければ、２次的な結晶粒成長は生じない。
【００７２】
第一の上部電極１１６ａを形成することによりリーク電流の増大を防止できる理由は、以下のように考えられる。誘電体膜１１５の２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、第一の上部電極１１６ａを形成することにより、誘電体膜１１５表面の平坦性を維持したまま、第一の上部電極１１６ａが形成される。誘電体膜１１５表面に形成された第一の上部電極１１６ａは、誘電体膜１１５の表面を構成する分子若しくは原子を固定化する。そのため、通常、微結晶ＺｒＯ膜１１５の２次的な結晶粒成長によりクラックが生じる熱処理が加わっても、表面を構成する分子若しくは原子は移動することができず表面形状の変化をもたらさない。その結果、多結晶化した誘電体膜１１５表面の平坦性が維持される。したがって、第一の上部電極１１６ａが形成された後、微結晶ＺｒＯ膜１１５の２次的な結晶粒成長が生じる熱処理が加わった場合、誘電体膜１１５の内部には、膜中応力を緩和するように２次的な結晶粒成長は生じるが、その表面では平坦性が維持され、クラックが発生することはない。クラックの発生を回避できるので、クラック内部に上部電極が形成されてリーク電流が増大する現象が発生しない。
【００７３】
上述のように、本実施例では、誘電体膜をＡＬＤ法により形成した後、成膜された誘電体膜に不要な熱処理を施すことなく保護膜となる第一の上部電極をＡＬＤ法で形成し、誘電体膜表面を被覆してしまうことが必要である。
【００７４】
次に、図６に示した構造において、誘電体膜１１５となるＺｒＯ膜の膜厚を変化させた場合のリーク電流特性について、図９を用いて説明する。
【００７５】
符号ＨはＺｒＯ膜厚が７ｎｍ、符号Ｆは６ｎｍ、符号Ｉは５．５ｎｍ、符号Ｊは５ｎｍ、符号Ｋは４．５ｎｍの場合の結果を示している。なお、符号Ｃは、図３に示した符号Ｃと同じであり、ＺｒＯ膜厚が４ｎｍで、第一の上電極１１６ａ、すなわち保護膜となるＴｉＮ膜がない場合の結果である。
【００７６】
図９から明らかなように、ＺｒＯ膜厚が４．５ｎｍの符号Ｋでは、保護膜となるＴｉＮ膜がない場合のＺｒＯ膜厚４ｎｍと同等のリーク電流特性を示している。すなわち、ＺｒＯ膜の膜厚が４．５ｎｍ以下の領域では、第一の上部電極１１６ａを形成しても、保護膜としての効果は得られないことがわかる。一方、５ｎｍ以上の領域では膜厚の増加にしたがって、単調にリーク電流は減少しており、ＴｉＮ膜からなる第一の上部電極１１６ａが保護膜として機能していることがわかる。ＴｉＮ膜からなる第一の上部電極１１６ａがない場合には、ＺｒＯ膜にクラックが発生することによってＺｒＯ膜厚が厚くなるほどリーク電流が増大していた図３の結果とは全く逆の傾向を示している。この結果は、第一の上部電極１１６ａとなるＴｉＮ膜がＺｒＯ膜のクラック発生を防止するのに有効な保護膜として機能していることを示している。
【００７７】
一方、図９に示した各サンプルのＥＯＴは、ＺｒＯ膜厚５ｎｍで０．５２ｎｍ、ＺｒＯ膜厚５．５ｎｍで０．６３ｎｍ、ＺｒＯ膜厚６ｎｍで０．７ｎｍ、ＺｒＯ膜厚７ｎｍで０．８３ｎｍの値を示した。ＺｒＯ膜厚を８ｎｍとさらに厚くすると、リーク電流はさらに下がる傾向を示すが、ＥＯＴは０．９５ｎｍとなってしまい、本発明において目標とするＥＯＴ０．９ｎｍ以下の値を確保することができない。したがって、本発明の目標に適切な適用可能なＺｒＯ膜の膜厚範囲は、リーク電流改善の観点から５ｎｍ以上であることが好ましく、ＥＯＴ確保の観点から７ｎｍ以下であることが好ましい。なお、本実施例では、膜厚が５ｎｍ及び５．５ｎｍの場合には、半導体記憶装置として実用的な指標となる１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ2）以下を満足できてきていないが、後述する実施例に示すように、下部電極に接する誘電体膜としてＴｉＯ膜の適用、更なる誘電体膜の緻密化などにより、これらの膜厚でも１Ｅ−７（Ａ／ｃｍ2）以下を満足することが可能となる。
【００７８】
次に、第一の上部電極１１６ａとして用いるＴｉＮ膜の膜厚がリーク電流特性に及ぼす影響について図１０を用いて説明する。
【００７９】
図１０は、図６に示した構造のキャパシタにおいて、第一の上部電極１１６ａとして用いるＴｉＮ膜の膜厚を変化させた場合のリーク電流特性の比較を示している。他の構成は図６と同じである。符号Ｄは０ｎｍ、符号Ｏは５ｎｍ、符号Ｎは０．５ｎｍ、符号Ｍは３ｎｍ、符号Ｆは１ｎｍ、符号Ｌは２ｎｍの場合の結果を示している。
【００８０】
これらの結果から以下のことが明らかである。
（１）ＴｉＮ膜を形成しない０ｎｍ（符号Ｄ）の場合、最もリーク電流が大きい。
（２）ＴｉＮ膜を５ｎｍ（符号Ｏ）とした場合も極めてリーク電流は大きい。
（３）ＴｉＮ膜を３ｎｍ（符号Ｍ）とした場合、リーク電流に大きな改善が見られる。しかし、実使用に耐えうる特性としては不十分である。
（４）ＴｉＮ膜を１〜２ｎｍとした場合には、顕著な効果があり、実使用に耐えうる特性を示している。２ｎｍの場合に最もリーク電流が小さくなっている。
（５）ＴｉＮ膜をさらに薄くして０．５ｎｍとした場合には、逆にリーク電流は増大しており、この膜厚では保護膜としての効果が得られないことを示している。
【００８１】
上記の結果から、ＴｉＮ膜を厚く形成しても、また薄く形成しすぎてもリーク電流の低減効果はなく、リーク電流を低減しうるＴｉＮ膜厚には最適範囲が存在することがわかった。上記（１）〜（５）の結果より、誘電体膜のクラック発生を抑制してリーク電流を低減するために好ましいＴｉＮ膜の膜厚範囲は、１〜２ｎｍである。１ｎｍより薄いと誘電体膜のクラック発生を防止する効果がなくなる場合がある。また、２ｎｍより厚くなると上部電極形成時の熱処理によってＴｉＮ膜自体のストレスが増大し始め保護膜としての機能を消失する場合がある。ＴｉＮ膜に生じるストレスにより誘電体の構造が歪むことに起因していると推察される。
【００８２】
（第二実施例）
第一実施例で説明したように、ＺｒＯ膜を誘電体とするキャパシタにおいて、第二の上部電極となるＴｉＮ膜は３８０〜６００℃の温度範囲で成膜される。この場合、ＺｒＯ膜の２次的な結晶粒成長に伴うクラックの発生を回避するためには、第二の上部電極を成膜する前に微結晶ＺｒＯ膜表面をＴｉＮ膜からなる保護膜で覆った状態としておくことが必要である。
【００８３】
本実施例では、さらにリーク電流特性を改良するため、上記の構成に加えて、下部電極となるＴｉＮ膜と誘電体となるＺｒＯ膜の間にＴｉＯ膜を形成したキャパシタの特性について、図１１から図１３を用いて説明する。なお、本実施例のキャパシタでは、第二の上部電極となるＴｉＮ膜１１６ｂ／第一の上部電極となるＴｉＮ膜１１６ａ／第二の誘電体膜となる多結晶ＺｒＯ膜１１５ｂ／第一の誘電体膜となるＴｉＯ膜１１５ａ／下部電極となるＴｉＮ膜１０２の構造となる。この、ＴｉＮ膜／ＴｉＮ膜／ＺｒＯ膜／ＴｉＯ膜／ＴｉＮ膜構造においては、第一の上部電極となるＴｉＮ膜と第二の誘電体膜となるＺｒＯ膜と第一の誘電体膜となるＴｉＯ膜が組み合わされているのでＴＺＴ構造と略称する。
【００８４】
図１１は、本実施例のキャパシタ構造を示している。シリコン単結晶半導体基板１０１上に、多結晶ＴｉＮ膜からなる下部電極１０２と、ＴｉＯ膜からなる第一の誘電体膜１１５ａと、多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、上部電極として多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを備えたキャパシタ構造を示している。
【００８５】
本実施例のキャパシタは、誘電体膜が、ＴｉＯ膜からなる第一の誘電体膜１１５ａと、ＺｒＯ膜からなる第二の誘電体膜１１５ｂとで構成されている点が第二実施例と異なっている。なお、本実施例のキャパシタでは、第一の誘電体膜１１５ａとなるＴｉＯ膜は、後述するように、厚さが０．８ｎｍ以下では非晶質であり、厚さが１ｎｍ以上では多結晶となるので、図１１には結晶性の区別を記載していない。
【００８６】
以下、図１１に示したキャパシタの製造方法について説明する。まず、半導体基板１０１上に、下部電極１０２となる多結晶ＴｉＮ膜を形成した。第一実施例に記載したように立体構造への適用を考慮して、ＴｉＣｌ4とＮＨ3を反応ガスとするＣＶＤ法によりＴｉＮ膜を形成した。成膜温度は３８０〜６００℃とすることができ、好ましい温度として本実施例では４５０℃とした。厚さは、厚さ１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶状態となっている。
【００８７】
次に、第一の誘電体膜１１５ａとなるＴｉＯ膜を形成した。Ｔｉ原料ガスをＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ2）4）とし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により形成した。
【００８８】
ＡＬＤ法による具体的成膜ステップは、
（１）半導体基板が設置された反応室にＴｉ原料ガスを導入して、下部電極１０２の表面に原子層レベルで吸着させるステップと、
（２）気相に残留するＴｉ原料ガスを窒素パージするステップと、
（３）オゾンを導入して吸着しているＴｉ原料を酸化するステップと、
（４）気相に残留するオゾンを窒素パージするステップ
とした。
【００８９】
上記４つのステップからなる基本シーケンスを所望の膜厚となるまで繰返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。ここではＴｉ原料ガスとしてＴＴＩＰを用いたが、これに限定されるものではない。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ2Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０〜２８０℃の範囲であれば好ましい。２１０℃より低いと反応が進まなくなる場合があり、２８０℃より高くなると気相中でのＴｉ原料ガスの分解反応が生じ、ＡＬＤ成膜が困難となる場合がある。本実施例では第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚は特に限定されないが、０．４〜２ｎｍの範囲であれば好ましい。０．４ｎｍより薄くなるとリーク電流低減効果を示さなくなる場合があり、２ｎｍを超えるとＥＯＴが大きくなり、得られる容量が小さくなる場合がある。
【００９０】
次に、第二の誘電体膜１１５ｂとなるＺｒＯ膜を、参考例に記載したように、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。Ｚｒ原料ガスとしてはＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ2Ｏを用いても良い。さらに成膜温度は２１０〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなる場合があり、２８０℃より高くなると気相中でのＺｒ原料ガスの分解反応が生じ、ＡＬＤ成膜が困難となる場合がある。
【００９１】
次に、温度２５０℃のＡＬＤ法により、第一の上部電極１１６ａとなるＴｉＮ膜を形成した。このＴｉＮ膜は成膜時に微結晶状態又は非晶質状態になっている。この際、Ｔｉ原料ガスとしては、四塩化チタン（ＴｉＣｌ4）、ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ3）2〕4）、ＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ2Ｈ5）2〕4）を用いることができる。これらのＴｉ原料ガスを単独もしくは混合状態で使用することができる。反応ガスとしてはプラズマ化した状態で供給し、アンモニア、Ｎ2、Ｎ2＋ＮＨ3、Ｎ2＋Ｈ2などを用いることができる。さらに成膜温度は２５０℃としたが、２１０〜２８０℃の範囲であれば好ましい。
【００９２】
次に、第二の上部電極１１６ｂとなるＴｉＮ膜を形成した。第二の上部電極１１６ｂとなるＴｉＮ膜は、上記下部電極１０２と同様に、立体構造への適用を考慮して３８０〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。このＴｉＮ膜は成膜段階で多結晶状態となっている。その後、第一実施例と同様にして、上部電極を加工してキャパシタを形成した。
【００９３】
図１２は、上記のキャパシタにおけるリーク電流特性を示している。なお、図１２には第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚を変化させて形成したキャパシタの特性を併せて示している。すなわち、図中、符号Ｐは膜厚０．５ｎｍ、符号Ｑは１ｎｍ、符号Ｒは２ｎｍの場合を示している。なお、符号Ｆは図７、８、９、１０に示した、第一の誘電体膜１１５ａがない場合の特性である。
【００９４】
図１２から明らかなように、第一の誘電体膜１１５ａは低電界領域（−２Ｖから２Ｖの範囲）におけるリーク電流を低減する効果のあることがわかる。＋１Ｖの印加電圧で比較すると、第一の誘電体膜１１５ａがない符号Ｆでは８Ｅ−８（Ａ／ｃｍ2）、膜厚０．５ｎｍの符号Ｐでは１Ｅ−８（Ａ／ｃｍ2）、膜厚１ｎｍの符号Ｑでは７Ｅ−９（Ａ／ｃｍ2）、膜厚２ｎｍの符号Ｒでは７Ｅ−９（Ａ／ｃｍ2）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。しかし、膜厚２ｎｍ（符号Ｒ）ではリーク電流低減効果が飽和する傾向を示しており、これより膜厚を増加させてもリーク電流低減の効果は期待できないと推察される。
【００９５】
一方、−１Ｖの印加電圧で比較すると、符号Ｆでは６Ｅ−８（Ａ／ｃｍ2）、符号Ｐでは２Ｅ−８（Ａ／ｃｍ2）、符号Ｑでは１Ｅ−８（Ａ／ｃｍ2）、符号Ｒでは１Ｅ−８（Ａ／ｃｍ2）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。しかし、＋１Ｖの印加電圧におけるリーク電流と同様に、膜厚２ｎｍ（符号Ｒ）ではリーク電流低減効果が飽和する傾向を示している。
【００９６】
図１２には示していないが、第一の誘電体膜１１５ａの膜厚を０．３ｎｍまで薄くすると、−１Ｖから１Ｖの範囲では第一の誘電体膜１１５ａを形成しない場合（符号Ｆ）と同等の値となる。したがって、０．３ｎｍより膜厚を薄くするとリーク電流低減の効果は期待できない。上記の結果より、リーク電流の低減に効果のある第一の誘電体１１５ａとしてのＴｉＯ膜の膜厚は０．４ｎｍ以上となる。
【００９７】
また、上記各々のキャパシタにおけるＥＯＴは、第一の誘電体１１５ａを形成しない符号Ｆで０．７０ｎｍ、膜厚０．５ｎｍ（符号Ｐ）で０．７４ｎｍ、膜厚１．０ｎｍ（符号Ｑ）で０．８２ｎｍ、膜厚２．０ｎｍ（符号Ｒ）で０．８９ｎｍとなっており、第一の誘電体１１５ａとなるＴｉＯ膜の膜厚増加にしたがって単調に増加する結果が得られている。膜厚が２．０ｎｍを超えるとＥＯＴは０．９ｎｍを超えてしまい、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる。したがって、本発明における、第一の誘電体１１５ａとなるＴｉＯ膜の好ましい範囲は、リーク電流低減の観点から０．４ｎｍ以上であり、ＥＯＴ確保の観点から２．０ｎｍ以下となる。
【００９８】
上記の第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚増加にしたがってＥＯＴが単調に増加する結果は、ＴｉＯ膜が誘電体として機能していることを示している。本実施例においても、第一の誘電体膜１１５ａとなるＴｉＯ膜は、膜厚が１ｎｍ以上では多結晶状態に変化しているが、膜厚が０．８ｎｍ以下では非晶質状態が保持されており結晶化していない。
【００９９】
したがって、第一の誘電体膜１１５ａの膜厚が０．８ｎｍ以下の範囲では、第二の上部電極１１６ｂを形成する熱処理において、第二の誘電体膜１１５ｂとなるＺｒＯ膜と第一の上部電極１１６ａとなるＴｉＮ膜とが多結晶状態に変換され、第一の誘電体膜１１５ａは結晶化しない。一方、第一の誘電体膜１１５ａの膜厚が１ｎｍ以上の範囲では、第二の上部電極１１６ｂを形成する熱処理において、第一の誘電体膜１１５ａとなるＴｉＯ膜と、第二の誘電体膜１１５ｂとなるＺｒＯ膜と、第一の上部電極１１６ａとなるＴｉＮ膜とが多結晶状態に変換される。なお、第一の誘電体膜１１５ａの膜厚が０．８ｎｍと１ｎｍとの間では非晶質状態のＴｉＯ膜と多結晶状態のＴｉＯ膜が混在した状態を示す。
【０１００】
本実施例においては、第二の上部電極１１６ｂを４５０℃で形成することにより、既に形成されている第二の誘電体膜１１５ｂは微結晶ＺｒＯ膜から多結晶ＺｒＯ膜に変換され、第一の上部電極１１６ａは微結晶又は非晶質ＴｉＮ膜から多結晶ＴｉＮ膜に変換されている。また、第一の誘電体膜１１５ａは、膜厚が０．４〜０．８ｎｍの範囲では非晶質ＴｉＯ膜であり、膜厚が１〜２ｎｍの範囲では非晶質ＴｉＯ膜から多結晶ＴｉＯ膜に変換されている。
【０１０１】
その結果、本実施例において、第一の誘電体膜１１５ａ（ＴｉＯ膜）の膜厚が０．４〜０．８ｎｍの範囲で構成されるキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、非晶質ＴｉＯ膜からなる第一の誘電体膜１１５ａと、多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを有している。また、第一の誘電体膜１１５ａの（ＴｉＯ膜）の膜厚が１〜２ｎｍの範囲で構成されるキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、多結晶ＴｉＯ膜からなる第一の誘電体膜１１５ａと、多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを有している。
【０１０２】
すなわち、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆うように設けられた第一の誘電体膜１１５ａと、第一の誘電体膜１１５ａに接して第一の誘電体膜１１５ａを覆うように設けられた第二の誘電体膜１１５ｂと、第二の誘電体膜１１５ｂに接して第二の誘電体膜１１５ｂを覆うように設けられた上部電極を有し、上部電極は、多結晶窒化チタン膜を含み誘電体膜に接する第一の上部電極１１６ａと、多結晶窒化チタン膜を含み第一の上部電極１１６ａに積層して設けられた第二の上部電極１１６ｂとを含んで構成されている。
【０１０３】
図１３は、本実施例における第一の上部電極１１６の効果を説明するための図である。第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚を０．５ｎｍとするキャパシタを作成し、第一の上部電極１１６ａとなるＴｉＮ膜を形成する前に、４５０℃の窒素雰囲気で１０分間、熱処理した場合のリーク電流特性を示している。その結果を符号Ｓに示している。符号Ｐは図１２に示した符号Ｐと同じであり、第一の上部電極１１６ａとなるＴｉＮ膜を形成した後、第二の上部電極１１６ｂの形成時に熱処理した結果である。図から明らかなように、第一の上部電極１１６ａとなるＴｉＮ膜を形成する前に熱処理した符号Ｓでは、符号Ｐに比べてリーク電流が増大しており、第二の誘電体膜１１５ｂとなるＺｒＯ膜にクラックが発生し始めていることを示唆している。
【０１０４】
なお、図１３には、４５０℃で熱処理した場合の結果を示したが、本実施例においても第一実施例と同様に、３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。したがって、本実施例のキャパシタの構成でも、誘電体膜となる微結晶状態のＺｒＯ膜を形成した後、保護膜となる第一の上部電極すなわちＴｉＮ膜の形成が終了するまでプロセス温度を微結晶ＺｒＯ膜のＡＬＤ法での成膜温度を７０℃以上、超えない温度、好ましくは３００℃以下に保持することが重要である。
【０１０５】
（第三実施例）
本実施例では、誘電体膜の形成方法として、ＺｒＯ膜を２ステップに分けて形成したキャパシタの特性について、図１４および図１５を用いて説明する。まず、第一の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第二の微結晶ＺｒＯ膜を形成した状態で、第一の上部電極となるＴｉＮ膜を積層形成し、第二の上部電極形成時の熱処理により、第二の微結晶ＺｒＯ膜および第一の上部電極となる微結晶又は非晶質ＴｉＮ膜を多結晶に変換する方法を用いる。
【０１０６】
図１４（ａ）は本実施例のキャパシタの構造を示している。シリコン単結晶半導体基板１０１上に、多結晶ＴｉＮ膜からなる下部電極１０２と、厚さ０．５ｎｍの非晶質ＴｉＯ膜からなる第一の誘電体膜１１５ａと、厚さ５ｎｍの多結晶ＺｒＯ膜からなる第二の誘電体膜１１５ｂと、厚さ１ｎｍの多結晶ＺｒＯ膜からなる第三の誘電体膜１１５ｃと、第三の誘電体膜１１５ｃの上に形成された厚さ１ｎｍの多結晶ＴｉＮ膜からなる第一の上部電極１１６ａと、第一の上部電極１１６ａの上に形成された多結晶ＴｉＮ膜からなる第二の上部電極１１６ｂを備えたキャパシタ構造を示している。
【０１０７】
本実施例のキャパシタは、誘電体膜が、第一の誘電体膜１１５ａと、第二の誘電体膜１１５ｂと、第三の誘電体膜１１５ｃの３層膜で構成されている点が、第一および第二実施例とは異なっている。第三の誘電体膜１１５ｃには、第二の誘電体膜１１５ｂと同じ材料であるＺｒＯ膜を用いることができる。また、酸化ハフニウム膜や酸化タンタル膜のような第二の誘電体膜１１５ｂとは異なる材料を用いることもできる。同じ材料であるＺｒＯ膜で構成した場合には、第二の誘電体膜１１５ｂと第三の誘電体膜１１５ｃは一体化した構成となるので、図１１に示した第二実施例の構成と実質的に同じとなる。
【０１０８】
以下、図１４（ａ）に示したキャパシタの形成方法について、図１４（ｂ）を用いて説明する。
【０１０９】
（１）下部電極形成ステップ
まず、半導体基板１０１をＴｉＮ膜形成装置内にセットし、半導体基板１０１上に、下部電極１０２となる多結晶ＴｉＮ膜を形成した。立体構造への適用を考慮して、ＴｉＣｌ4とＮＨ3を反応ガスとするＣＶＤ法により形成した。成膜温度は４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。ＴｉＮ膜の形成後、ＴｉＮ膜形成装置から取り出した。
【０１１０】
（２）第一の誘電体膜となるＴｉＯ膜形成ステップ
第二実施例と同様の方法により、第一の誘電体膜となるＴｉＯ膜１１５ａを形成した。
【０１１１】
（３）第二の誘電体膜となるＺｒＯ膜形成ステップ
第二実施例と同様の方法により、第二の誘電体膜となるＺｒＯ膜１１５ｂを形成した。
【０１１２】
（４）熱処理ステップ
所定数のサイクルを繰り返して厚さ５ｎｍのＺｒＯ膜からなる第二の誘電体膜１１５ｂを形成した後、同一のＡＬＤ成膜装置内に保持したまま、温度を３８０℃まで昇温し、酸素雰囲気下で１０分間、熱処理をした。その後、温度を４５０℃まで昇温し、窒素雰囲気下で１０分間、さらに熱処理した。この段階で、第二の誘電体膜１１５ｂとなるＺｒＯ膜は多結晶化し、図５に示したようにクラックが発生している。第一の誘電体膜１１５ａとなるＴｉＯ膜は非晶質状態が維持される。
【０１１３】
（５）第三の誘電体膜となるＺｒＯ膜形成ステップ
上記熱処理を行なった後、温度を２５０℃まで降温し、クラックが発生している第二の誘電体膜表面に第三の誘電体膜１１５ｃとなるＺｒＯ膜を形成した。ＴＥＭＡＺをＺｒ原料ガスとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜１１５ｃは微結晶状態となっている。
【０１１４】
（６）第一の上部電極となるＴｉＮ膜の形成ステップ
第三の誘電体膜１１５ｃとなるＺｒＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、第一の上部電極１１６ａとなるＴｉＮ膜を形成した。Ｔｉ原料ガスとしては、ＴｉＣｌ4、ＴＤＭＡＴ（テトラキスジメチルアミノチタン：Ｔｉ〔Ｎ（ＣＨ3）2〕4）、ＴＤＥＡＴ（テトラキスジエチルアミノチタン：Ｔｉ〔Ｎ（Ｃ2Ｈ5）2〕4）を用いることができる。反応ガスとしてオゾンを用い、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＴｉＮ膜１１６ａは非晶質状態となっている。
【０１１５】
（７）第二の上部電極形成ステップ
第二実施例と同様の方法により、第二の上部電極となるＴｉＮ膜を形成した。
【０１１６】
図１５の符合Ｔは、上記方法により形成したキャパシタのリーク電流特性を示している。なお、同図の符号Ｐは、図１２に示した符号Ｐと同じである。上記のように、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜を形成する。この状態で、第一の上部電極となるＴｉＮ膜を積層形成し、第二の上部電極形成時の熱処理で、第二の微結晶ＺｒＯ膜および第一の上部電極となる非晶質ＴｉＮ膜を多結晶に変換する方法を用いたキャパシタでは、符号Ｐと同等の極めてリーク電流の少ない特性が得られている。
【０１１７】
本実施例では第二の誘電体膜１１５ｂとなる第一のＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分の熱処理に加え、４５０℃の窒素雰囲気で１０分の熱処理を行なっている。図１５には示していないが、４５０℃の窒素雰囲気で１０分の熱処理だけを行なった場合も同等の結果が得られている。
【０１１８】
図１３に一例を示したように、本実施例の構造であっても、第一の上部電極１１６ａを形成する前に４５０℃の窒素雰囲気で１０分間熱処理を施すとリーク電流が増大している。しかし、本実施例のように、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を熱処理して結晶化させた後、第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜を形成することによりリーク電流の増大を回避できることを示している。本実施例では、第一の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第二の微結晶ＺｒＯ膜の膜厚を１ｎｍとしている。上述のように、膜厚が６ｎｍの単層膜からなるＺｒＯ膜に４５０℃の熱処理が加わった後、上部電極が形成されると図３のＤに示したように、著しくリーク電流は増大する。そして、リーク電流が増大する原因を図４に示した結晶成長に伴うクラックの発生によるものと推定した。
【０１１９】
本実施例では、第一の微結晶ＺｒＯ膜を形成した後、４５０℃の熱処理を施すことにより、第二の誘電体膜となる第一の多結晶ＺｒＯ膜にクラックを発生させている。しかし、その後、第一の多結晶ＺｒＯ膜上に第二の微結晶ＺｒＯ膜を形成することにより、第二の微結晶ＺｒＯ膜が第一の多結晶ＺｒＯ膜に生じているクラックを埋設してクラックを消滅させる。また、第二の微結晶ＺｒＯ膜１１５ｃと第一の上部電極１１６ａを形成した後、第二の上部電極１１６ｂを４５０℃で形成している。したがって、第一の上部電極１１６ａは第二の微結晶ＺｒＯ膜１１５ｃに対して保護膜として機能し、第二の上部電極１１６ｂを４５０℃で形成した段階で、第三の誘電体膜１１５ｃとなる第二のＺｒＯ膜に新たなクラックが発生することを抑止する効果を有している。
【０１２０】
次に、本実施例のキャパシタで得られるＥＯＴについて説明する。本実施例のキャパシタでは、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分間の熱処理に加え、４５０℃の窒素雰囲気で１０分間の熱処理を行なっている。このキャパシタはＥＯＴ０．６７ｎｍであった。
【０１２１】
また、図１５には示していないが、４５０℃の窒素雰囲気で１０分間の熱処理だけを行なったサンプルは、リーク電流が符号Ｔと同等で、ＥＯＴは０．７１ｎｍであった。一方、第一の微結晶ＺｒＯ膜形成と第二の微結晶ＺｒＯ膜形成の間に熱処理を施さないで形成したサンプルのＥＯＴは０．７４ｎｍであった。さらに、図１５の符号Ｐで示したＺｒＯ膜が６ｎｍ単層で構成されるキャパシタはＥＯＴ０．７３ｎｍであった。すなわち、ＺｒＯ膜に対しては、上部電極形成時の熱処理を加える前に予め熱処理を加える方が、ＥＯＴの薄膜化の観点で得策である。特に、酸化性雰囲気での熱処理がより効果的である。この理由は、酸化性雰囲気での熱処理では、ＺｒＯ膜中に含有される不純物の脱離効果を促進させて、誘電率が向上するものと考えられる。ただし、酸化性雰囲気での熱処理は、温度が高すぎると酸化剤の拡散によって下部電極を酸化させる問題が生じるので、熱処理温度は３５０〜３８０℃の範囲とすることが望ましい。３５０℃より低い温度では上記の熱処理効果が得られなくなる場合がある。
【０１２２】
上記のように、第二の誘電体膜１１５ｂとなる膜厚が５ｎｍの第一の微結晶ＺｒＯ膜を形成した後、一旦、熱処理を施す。これにより、第一の微結晶ＺｒＯ膜は多結晶化しクラックが発生するものの、クラック以外の部分では緻密化され、誘電率が向上する。この状態の第一の多結晶ＺｒＯ膜表面に第三の誘電体膜１１５ｃとなる膜厚が１ｎｍの第二の微結晶ＺｒＯ膜を形成することにより、第二の微結晶ＺｒＯ膜が、第二の誘電体膜１１５ｂである第一の多結晶ＺｒＯ膜に生じているクラックを埋設して消滅させる。次に、第三の誘電体膜１１５ｃと第一の上部電極１１６ａが形成された後、第二の上部電極１１６ｂが４５０℃で形成される。したがって、第一の上部電極１１６ａは、第三の誘電体１１５ｃとなる第二の微結晶ＺｒＯ膜に対して保護膜として機能し、第二の上部電極１１６ｂを４５０℃で形成した段階で、第三の誘電体膜１１５ｃである第二のＺｒＯ膜に新たなクラックが発生することを抑止することができる。その結果、本実施例の方法によれば、低リーク電流レベルを維持すると共に、ＥＯＴを低減させる効果を有する。また、後述するように、本実施例の方法では、第二の上部電極１１６ｂとなるＴｉＮ膜を形成した後、誘電体膜１１５に加わる比較的長時間の熱処理におけるリーク電流特性の劣化を抑制できる効果もある。
【０１２３】
本実施例では、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜の膜厚は１ｎｍとしたが、これに限るものではない。ＺｒＯ膜の緻密化を図るためには第一のＺｒＯ膜の膜厚を厚くして、第二のＺｒＯ膜の膜厚を薄くすることが望ましい。しかし、第二のＺｒＯ膜が第一のＺｒＯ膜に生じているクラックを埋設して消滅させるためには、少なくとも１ｎｍは必要である。また、前述のように、ＥＯＴを０．９ｎｍ以下に維持するためには、全体のＺｒＯ膜厚を７ｎｍ以下とすることが望ましい。したがって、本実施例のキャパシタにおいては、第一の上部電極１１６ａの膜厚を１〜２ｎｍとした上で、第一の誘電体膜１１５ａとなるＴｉＯ膜の膜厚を０．４〜０．８ｎｍ、第三の誘電体膜１１５ｃとなるＺｒＯ膜の膜厚を１〜１．５ｎｍとして、全体のＺｒＯ膜厚が５〜７ｎｍの範囲となるように第二の誘電体膜１１５ｂとなるＺｒＯ膜の膜厚を選択すればよい。
【０１２４】
本実施例では、
半導体基板上に窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極の表面に第一の誘電体膜となる第二の非晶質酸化チタン膜を形成する工程と、
第二の非晶質酸化チタン膜表面に第一の微結晶酸化ジルコニウム膜を形成する工程と、
熱処理して、少なくとも前記第一の微結晶酸化ジルコニウム膜を多結晶酸化ジルコニウム膜からなる第二の誘電体膜に変換する工程と、
前記第二の誘電体膜表面に微結晶状態の第三の誘電体膜を形成する工程と、
前記微結晶状態の第三の誘電体膜の表面に、該第三の誘電体膜の２次的な結晶粒成長を伴わない温度で第一の窒化チタン膜を形成する工程と、
前記第一の窒化チタン膜を形成した後、熱処理によって、前記第一の窒化チタン膜を多結晶窒化チタンを含む第一の上部電極にすると共に、前記第三の誘電体膜を多結晶の第三の誘電体膜に変換する工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含んで構成されている。
【０１２５】
（第四実施例）
本実施例では、第三実施例の方法を用いて形成したキャパシタについて、ポストアニール（ＰＡ）を施した結果について、図１６を用いて説明する。
【０１２６】
前述のように、半導体記憶装置の集積度向上に伴い、個々のメモリセルが縮小されてくると、キャパシタを立体的に製造する必要が生ずる。この場合には立体構造に特有の工程が必要となる。例えば、第一〜三実施例までに述べた第二の上部電極１１６ｂの上に、さらに第三の上部電極を形成する工程である。この工程では、例えば、最大５００℃で６時間程度の熱負荷が発生する場合がある。この場合、前述の第一〜三実施例で形成したキャパシタに、さらに上記熱処理が施されることとなる。したがって、第三の上部電極を必要とする立体構造のキャパシタでは上記熱処理に対する耐性を有することが求められる。
【０１２７】
図１６の符号Ｔは図１５の符号Ｔと同じでありＰＡがない場合の結果を表す。符号Ｕは、４５０℃の窒素雰囲気で６時間の熱処理を行なった場合の結果を表す。符号Ｖは、５００℃の窒素雰囲気で６時間の熱処理を行なった場合の結果を表す。なお、各々のサンプルについて、窒素雰囲気での熱処理に加えて、４５０℃の水素雰囲気で２時間の熱処理を追加したサンプルについても評価したが、図１６の結果と差がなく、窒素雰囲気の熱処理が特性変動を支配していることがわかっている。
【０１２８】
図１６から明らかなように、４５０℃で熱処理した符号Ｕでは低電界でのリーク電流がわずかに増加しているものの、−１Ｖから１Ｖの範囲では大きな変化は見られない。このサンプルのＥＯＴは０．６８ｎｍであり、符号ＵのＥＯＴ０．６７ｎｍと大差はない。したがって、４５０℃のＰＡに対しては充分耐性がある。図１６には示していないが、この耐性は、第三実施例に示した単層ＺｒＯ膜のキャパシタにおいても示されており、ＴＺＴ構造は４５０℃のＰＡに対して耐性を有している。一方、５００℃で熱処理した符号Ｖは、ＰＡを行なっていない符号Ｔに比べて明らかにリーク電流の増加が見られている。しかし、この場合であっても、±１Ｖにおけるリーク電流は１Ｅ−７（Ａ／ｃｍ2）であり、充分使用に耐えられるレベルにある。なお、このサンプルのＥＯＴは０．７５ｎｍであった。
【０１２９】
第三実施例では、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜に対して４５０℃を最高温度とする熱処理しか行なっていないので、４５０℃のＰＡに対してはＺｒＯ膜の緻密性が充分であるが、５００℃のＰＡに対しては緻密性が不十分になっているものと推察される。したがって、第一の微結晶ＺｒＯ膜に対して予め５００℃の熱処理を加えておけば緻密性がさらに向上し、５００℃のＰＡに対してもリーク電流の増加を抑制する充分な耐性を示すものと推察される。
【０１３０】
上記のように、第二の誘電体膜１１５ｂとなる第一の微結晶ＺｒＯ膜を形成した後、第一の微結晶ＺｒＯ膜に対して予め熱処理を施して多結晶化し、その後、第一の多結晶ＺｒＯ膜の表面に第三の誘電体膜１１５ｃとなる第二の微結晶ＺｒＯ膜と第一の上部電極１１６ａとなる微結晶又は非晶質ＴｉＮ膜を形成し、さらに第二の上部電極１１６ｂとなるＴｉＮ膜を４５０℃で形成する方法を用いることにより、低リーク電流レベルを維持すると共にＥＯＴを低減させる効果に加えてＰＡに対しても充分な耐性を有する効果がある。ＰＡ耐性を有するキャパシタは、一般的に信頼性にも優れており、第三実施例の方法により形成したキャパシタは高信頼性が要求される半導体記憶装置の構成要素として寄与することができる。
【０１３１】
なお、本実施例では、ＴＺＴ構造（第一の上部電極１１６ａの多結晶ＴｉＮ膜／第三の誘電体膜１１５ｃの多結晶ＺｒＯ膜／第二の誘電体膜１１５ｂの多結晶ＺｒＯ膜／第一の誘電体膜１１４の非晶質又は多結晶ＴｉＯ膜）にＰＡを施した例を示したが、その他の第一〜第三実施例に示した構造においても同様に、第一の上部電極１１６ａを設けていることでＰＡ耐性が得られるものである。
【０１３２】
図１７は、上述の各実施例で得られた種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係について比較したものである。黒塗りの四角は第一の上部電極となるＴｉＮ膜がない場合の単層ＺｒＯ膜からなる誘電体膜を備えたキャパシタである。黒塗りの円は第一の上部電極となるＴｉＮ膜と、単層ＺｒＯ膜からなる誘電体膜を備えた構造のキャパシタである。また、菱形は第一の上部電極となるＴｉＮ膜と、第二もしくは第二と第三の誘電体膜となるＺｒＯ膜と、第一の誘電体膜となるＴｉＯ膜からなる構造のキャパシタである。さらに、２重丸は、ＴＺＴ構造において５００℃の窒素雰囲気で６時間のＰＡを施した結果（第四実施例）である。
【０１３３】
図１７から明らかなように、第一の上部電極となるＴｉＮ膜がないキャパシタでは、ＥＯＴは許容レベルにあるが、リーク電流は極めて大きく半導体記憶装置として使用できる状態にはないことが明らかである。一方、ＺｒＯ膜のクラック発生を防止する保護膜として機能する第一の上部電極となるＴｉＮ膜を備えたＴＺ構造およびＴＺＴ構造では、少なくとも第一の上部電極となるＴｉＮ膜を有することにより０．９ｎｍ以下のＥＯＴを維持しつつ、リーク電流を＋１Ｖにおいて１Ｅ−７（Ａ／ｃｍ2）以下まで激減できる効果のあることが明らかである。
【０１３４】
（第五実施例）
本実施例では、第一〜第四実施例に記載したキャパシタを有する半導体記憶装置について、図１８〜２８を用いて説明する。
【０１３５】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図１８の断面模式図を用いて説明する。ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域Ｉを、第二のｐウエル２０４は周辺回路領域ＩＩを各々、便宜的に示している。
【０１３６】
第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造もしくはタングステンを積層したポリメタル構造からなっている。トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々、構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。
【０１３７】
ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステンおよびタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。
【０１３８】
トランジスタのドレイン２０８及び２１２に接続するように、第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後にシリコンで充填されたシリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。
【０１３９】
導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域ＩＩに残存させ、メモリセル領域Ｉに王冠型の下部電極２２３を形成した後、メモリセル領域Ｉの第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁、及び第四の層間絶縁膜２２２ｂを除去して露出した下部電極２２３の外壁を覆うように設けられ、キャパシタが構成されている。
【０１４０】
下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けれており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。
【０１４１】
図１８には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。
【０１４２】
一方、第二のｐウエル２０４には、周辺回路領域ＩＩを構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６およびタングステン２１７で充填している。
【０１４３】
タングステン２１７に接続するように、窒化タングステンおよびタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂおよび第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウムまたは銅からなる第二の配線層２３０に接続されている。
【０１４４】
また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域ＩＩに引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウムまたは銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１４５】
図１９は、図１８の断面模式図において、Ｘ−Ｘで示した位置の平面図であり、誘電体膜及び上部電極は省略している。また、図１９のＹ−Ｙで示した線分領域は、図１８のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。一般的に、従来技術では集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまうことになる。これに対して、本実施例では、開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。
【０１４６】
図１９ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図１８においても、図１９に対応してキャパシタ３０１の上部、３０２の上部、および３０１と３０２の間の上部には支持膜が設けられていない構成となっている。
【０１４７】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレッジの優れた成膜方法が必要となる。
【０１４８】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本実施例に係わるキャパシタの製造工程を抜き出して説明することとする。図２０に、図１８に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１４９】
まず、図２０に示すように、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａおよびメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａおよびメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂおよび窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。
【０１５０】
次に、図２１に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂおよび第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。
【０１５１】
次に、図２２に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ4とＮＨ3を原料ガスとするＣＶＤ法により、形成温度３８０〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。
【０１５２】
次に、図２３に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法により支持膜２２２ｃの上面に形成されている保護膜２３４およびＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。
【０１５３】
次に、図２４に示すように、支持膜２２２ｃに開口２３１を形成した。図１９の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４および下部電極２２３も上端の一部が除去される。
【０１５４】
次に、図２５に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂおよび保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。
【０１５５】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。
【０１５６】
次に、図２６に示すように、誘電体膜２２４および第一の上部電極２２５ａとなるＴｉＮ膜を形成した。第一の上部電極２２５ａおよび誘電体膜２２４は、第一実施例に記載したＴＺ構造、もしくは第二〜四実施例に記載したＴＺＴ構造として、ＡＬＤ法を用いて形成することができる。これらＴＺ構造及びＴＺＴ構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４および第一の上部電極２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。
【０１５７】
次に、図２７に示すように、第二の上部電極２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ4とＮＨ3を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の上部電極２２５ａ表面のいずれの部位にも形成することができる。
【０１５８】
第二の上部電極２２５ｂは、４５０℃で形成しているが、誘電体膜２２４は第一の上部電極２２５ａとなるＴｉＮ膜で保護された状態で熱処理を受けるので、前述の実施例で説明したように、誘電体膜２２４にクラックが発生してリーク電流が増大する問題を回避することができる。
【０１５９】
次に、図２８に示すように、第三の上部電極２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した。図２７の第二の上部電極２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために、空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１６０】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ4）とモノシラン（ＳｉＨ4）と三塩化ホウ素（ＢＣｌ3）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。第四実施例で説明したＰＡは、この工程における熱処理を想定したものである。第三の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、第三実施例で述べた方法を採用することにより、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供することができる。
【０１６１】
第三の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第四の上部電極２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図１８に示したように、第五の層間絶縁膜２２６の形成工程およびその後の工程を実施してＤＲＡＭからなる半導体記憶装置を製造する。
【０１６２】
上記のように、全体構成となる図１８に示した上部電極２２５は、詳細構成となる図２８に示したように、第一の上部電極２２５ａとなるＴｉＮ膜と、第二の上部電極２２５ｂとなるＴｉＮ膜と、第三の上部電極となるＢ−ＳｉＧｅ膜と、第四の上部電極２２５ｄとなるＷ膜で構成される。
【０１６３】
なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となり５００℃のＰＡの影響は軽減される。
【０１６４】
以上、説明したように、本実施例によれば、誘電体膜となるＺｒＯ膜の表面を第一の上部電極となるＴｉＮ膜で保護した状態で、４５０℃の熱処理を伴う第二の上部電極を形成することにより、ＺｒＯ膜にクラックが発生することを回避して、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供できる効果がある。
【符号の説明】
【０１６５】
１０１ シリコン単結晶半導体基板
１０２ 下部電極
１０３ 誘電体膜
１０４ 上部電極
１０５ａ、１０５ｂ、１０５ｃ 結晶粒
１０５ｄ 粒界
１０７ 下部電極
１０９ 上部電極
１１０ａ 微結晶ＺｒＯ膜
１１０ｂ 多結晶ＺｒＯ膜
１１１ クラック
１１２ 上部電極
１１５ａ ＴｉＯ膜
１１５、１１５ｂ、１１５ｃ ＺｒＯ膜
１１６ａ 第一の上部電極
１１６ｂ 第二の上部電極
２０１ ｐ型シリコン基板
２０２ ｎウエル
２０３、２０４ ｐウエル
２０５ 素子分離領域
２０６、２０７ スイッチングトランジスタ
２０８、２１２ ドレイン
２０９ ソース
２１０ ゲート絶縁膜
２１１ ゲート電極
２１３、２１９、２２２ａ、２２２ｂ、２２６ 層間絶縁膜
２１４ 多結晶シリコン
２１５ 金属シリサイド
２１６ ビット線
２１７ タングステン
２１８、２３０ 配線層
２２０ シリコンプラグ
２２１ 導体プラグ
２２１ａ バリヤメタル
２２１ｂ メタル
２２２ｃ 支持膜
２２３ 下部電極
２２３ａ ＴｉＮ膜
２２４ 誘電体膜
２２５ 支持膜
２２５ａ 第一の上部電極
２２５ｂ 第二の上部電極
２２５ｃ 第三の上部電極
２２５ｄ 第四の上部電極
２２７ 金属ビアプラグ
２２８ 引き出し配線
２２９ 金属プラグ
２３１ 開口
２３２、２３２ａ シリンダホール
２３４ 保護膜
３０１、３０２ キャパシタ
Ｉ メモリセル領域
ＩＩ 周辺回路領域
【特許請求の範囲】
【請求項１】
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の窒化チタン膜を成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタンを含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法。
【請求項２】
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、熱処理を経ることなく、第一の窒化チタン膜をＡＬＤ法で成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタン膜を含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法。
【請求項３】
前記誘電体膜は、酸化ジルコニウムの単層膜であり、
前記ＡＬＤ法での成膜段階で微結晶状態であり、
前記第一の窒化チタン膜を第一の多結晶窒化チタン膜を含む第一の上部電極とする熱処理により２次的な結晶粒成長した多結晶状態となる請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記誘電体膜は、下部電極上に形成される酸化チタン膜からなる第一の誘電体膜と、多結晶酸化ジルコニウム膜からなる第二の誘電体膜の積層構造であり、
前記第二の誘電体膜は、前記ＡＬＤ法での成膜段階で微結晶状態であり、
前記第一の窒化チタン膜を第一の多結晶窒化チタン膜を含む第一の上部電極とする熱処理により２次的な結晶粒成長した多結晶状態となる請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項５】
前記第一の誘電体膜となる酸化チタン膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上０．８ｎｍ以下であり、非晶質状態で成膜され、前記熱処理後も非晶質である請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が１ｎｍ以上２ｎｍ以下であり、非晶質状態で成膜され、前記熱処理後は多結晶質である請求項５に記載の半導体記憶装置の製造方法。
【請求項８】
前記多結晶酸化ジルコニウム膜の膜厚は、５ｎｍ〜７ｎｍであることを特徴とする請求項４乃至７のいずれか一に記載の半導体記憶装置の製造方法。
【請求項９】
前記第一の上部電極となる第一の多結晶窒化チタン膜の膜厚が、１〜２ｎｍの範囲である請求項１乃至８のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１０】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の窒化チタン膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１乃至９のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１１】
前記誘電体膜は、下部電極上に形成される酸化チタン膜からなる第一の誘電体膜と、多結晶酸化ジルコニウム膜からなる第二の誘電体膜と、第二の誘電体膜上に形成された第三の誘電体膜の積層膜からなり、
前記第二の誘電体膜は、前記第三の誘電体膜を形成する前に熱処理により緻密化されている請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上２ｎｍ以下である請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上０．８ｎｍ以下であり、非晶質状態で成膜され、前記第二の誘電体膜の緻密化のための熱処理後にも非晶質である請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が１ｎｍ以上２ｎｍ以下であり、非晶質状態で成膜され、前記第二の誘電体膜の緻密化のための熱処理後は多結晶である請求項１２に記載の半導体記憶装置の製造方法。
【請求項１５】
前記第三の誘電体膜の膜厚は１ｎｍ〜１．５ｎｍの範囲であり、前記第三の誘電体膜と前記第二の誘電体膜との合計膜厚が５〜７ｎｍの範囲であることを特徴とする請求項１１乃至１４のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第一の上部電極となる第一の多結晶窒化チタン膜が、１〜２ｎｍの範囲である請求項１１乃至１５のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１７】
前記第三の誘電体膜は、前記第二の誘電体膜と同一、若しくは異種の誘電体膜であることを特徴とする請求項１１乃至１６のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１８】
前記第二の誘電体膜の緻密化のための熱処理工程は、３５０〜３８０℃の酸化性雰囲気での熱処理を含む請求項１１乃至１７のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１９】
前記第三の誘電体膜の形成から、該第三の誘電体膜表面に第一の窒化チタン膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１１乃至１８のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２０】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の窒化チタン膜を成膜する工程まで、同一の装置内で連続して行う請求項１乃至１９のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２１】
前記誘電体膜の全て及び第一の上部電極となる第一の窒化チタン膜の成膜を、成膜温度２１０℃〜２８０℃のＡＬＤ法で実施する請求項１乃至２０のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２２】
前記第二の上部電極を形成する工程における前記多結晶窒化チタン膜の成膜は、温度が３８０℃〜６００℃のＣＶＤ法で行われることを特徴とする請求項１乃至２１のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２３】
前記第二の上部電極を形成する工程が、前記第一の上部電極となる第一の窒化チタン膜を多結晶状態に変換する工程の熱処理を兼ねることを特徴とする請求項２２に記載の半導体記憶装置の製造方法。
【請求項２４】
前記誘電体膜のＳｉＯ2等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項１乃至２３のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２５】
前記下部電極は立体構造である請求項１乃至２４のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２６】
前記第二の上部電極を形成する工程の後、ボロンを含有するシリコンゲルマニウム膜からなる第三の上部電極を形成する工程をさらに有することを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項２７】
前記ボロンを含有するシリコンゲルマニウム膜は、成膜温度が４００℃〜５００℃のＣＶＤ法で形成されることを特徴とする請求項２６に記載の半導体記憶装置の製造方法。
【請求項２８】
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記上部電極は、前記誘電体膜に接する多結晶窒化チタン膜を含む第一の上部電極と、前記第一の上部電極上に積層される多結晶窒化チタン膜を含む第二の上部電極とを含んで構成される半導体記憶装置。
【請求項２９】
前記誘電体膜は、多結晶酸化ジルコニウム膜からなることを特徴とする請求項２８に記載の半導体記憶装置。
【請求項３０】
前記多結晶酸化ジルコニウム膜の膜厚は、５ｎｍ以上７ｎｍ以下であることを特徴とする請求項２９に記載の半導体記憶装置。
【請求項３１】
前記誘電体膜は、前記下部電極に接する酸化チタン膜からなる第一の誘電体膜と、前記第一の誘電体膜上に設けられ多結晶酸化ジルコニウム膜からなる第二の誘電体膜を含むことを特徴とする請求項２８に記載の半導体記憶装置。
【請求項３２】
前記酸化チタン膜からなる第一の誘電体膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項３１に記載の半導体記憶装置。
【請求項３３】
前記第一の誘電体膜の膜厚が０．４ｎｍ〜０．８ｎｍであり、非晶質酸化チタン膜であることを特徴とする請求項３２に記載の半導体記憶装置。
【請求項３４】
前記第一の誘電体膜の膜厚が１ｎｍ〜２ｎｍであり、多結晶酸化チタン膜であることを特徴とする請求項３２に記載の半導体記憶装置。
【請求項３５】
前記誘電体膜のＳｉＯ2等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項２８乃至３４のいずれか一に記載の半導体記憶装置。
【請求項３６】
前記第一の上部電極となる多結晶窒化チタン膜の膜厚は、１ｎｍ〜２ｎｍであることを特徴とする請求項２８乃至３５のいずれか一に記載の半導体記憶装置。
【請求項３７】
前記下部電極は立体構造である請求項２８乃至３６のいずれか一に記載の半導体記憶装置。
【請求項３８】
前記第二の上部電極の上に、ボロンを含有するシリコンゲルマニウム膜からなる第三の上部電極が設けられていることを特徴とする請求項３７に記載の半導体記憶装置。
【請求項３９】
前記キャパシタに±１Ｖの範囲の電圧を印加したときのリーク電流が、１Ｅ−７（Ａ／ｃｍ2）以下である請求項２８乃至３８のいずれか一に記載の半導体記憶装置。
【請求項１】
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の窒化チタン膜を成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタンを含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法。
【請求項２】
半導体基板上に、
窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と、
を含むキャパシタの形成工程を備えた半導体記憶装置の製造方法であって、
前記誘電体膜の少なくとも上部電極と接する膜を、原子層堆積（ＡＬＤ）法で成膜し、
該成膜された膜上に、熱処理を経ることなく、第一の窒化チタン膜をＡＬＤ法で成膜し、
前記上部電極の形成工程が、前記第一の窒化チタン膜を熱処理によって第一の多結晶窒化チタン膜を含む第一の上部電極にする工程と、
前記第一の上部電極表面に多結晶窒化チタン膜を含む第二の上部電極を形成する工程と、
を含む半導体記憶装置の製造方法。
【請求項３】
前記誘電体膜は、酸化ジルコニウムの単層膜であり、
前記ＡＬＤ法での成膜段階で微結晶状態であり、
前記第一の窒化チタン膜を第一の多結晶窒化チタン膜を含む第一の上部電極とする熱処理により２次的な結晶粒成長した多結晶状態となる請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記誘電体膜は、下部電極上に形成される酸化チタン膜からなる第一の誘電体膜と、多結晶酸化ジルコニウム膜からなる第二の誘電体膜の積層構造であり、
前記第二の誘電体膜は、前記ＡＬＤ法での成膜段階で微結晶状態であり、
前記第一の窒化チタン膜を第一の多結晶窒化チタン膜を含む第一の上部電極とする熱処理により２次的な結晶粒成長した多結晶状態となる請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項５】
前記第一の誘電体膜となる酸化チタン膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上０．８ｎｍ以下であり、非晶質状態で成膜され、前記熱処理後も非晶質である請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が１ｎｍ以上２ｎｍ以下であり、非晶質状態で成膜され、前記熱処理後は多結晶質である請求項５に記載の半導体記憶装置の製造方法。
【請求項８】
前記多結晶酸化ジルコニウム膜の膜厚は、５ｎｍ〜７ｎｍであることを特徴とする請求項４乃至７のいずれか一に記載の半導体記憶装置の製造方法。
【請求項９】
前記第一の上部電極となる第一の多結晶窒化チタン膜の膜厚が、１〜２ｎｍの範囲である請求項１乃至８のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１０】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の窒化チタン膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１乃至９のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１１】
前記誘電体膜は、下部電極上に形成される酸化チタン膜からなる第一の誘電体膜と、多結晶酸化ジルコニウム膜からなる第二の誘電体膜と、第二の誘電体膜上に形成された第三の誘電体膜の積層膜からなり、
前記第二の誘電体膜は、前記第三の誘電体膜を形成する前に熱処理により緻密化されている請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上２ｎｍ以下である請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上０．８ｎｍ以下であり、非晶質状態で成膜され、前記第二の誘電体膜の緻密化のための熱処理後にも非晶質である請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記第一の誘電体膜となる酸化チタン膜は、膜厚が１ｎｍ以上２ｎｍ以下であり、非晶質状態で成膜され、前記第二の誘電体膜の緻密化のための熱処理後は多結晶である請求項１２に記載の半導体記憶装置の製造方法。
【請求項１５】
前記第三の誘電体膜の膜厚は１ｎｍ〜１．５ｎｍの範囲であり、前記第三の誘電体膜と前記第二の誘電体膜との合計膜厚が５〜７ｎｍの範囲であることを特徴とする請求項１１乃至１４のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第一の上部電極となる第一の多結晶窒化チタン膜が、１〜２ｎｍの範囲である請求項１１乃至１５のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１７】
前記第三の誘電体膜は、前記第二の誘電体膜と同一、若しくは異種の誘電体膜であることを特徴とする請求項１１乃至１６のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１８】
前記第二の誘電体膜の緻密化のための熱処理工程は、３５０〜３８０℃の酸化性雰囲気での熱処理を含む請求項１１乃至１７のいずれか一に記載の半導体記憶装置の製造方法。
【請求項１９】
前記第三の誘電体膜の形成から、該第三の誘電体膜表面に第一の窒化チタン膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１１乃至１８のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２０】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の窒化チタン膜を成膜する工程まで、同一の装置内で連続して行う請求項１乃至１９のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２１】
前記誘電体膜の全て及び第一の上部電極となる第一の窒化チタン膜の成膜を、成膜温度２１０℃〜２８０℃のＡＬＤ法で実施する請求項１乃至２０のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２２】
前記第二の上部電極を形成する工程における前記多結晶窒化チタン膜の成膜は、温度が３８０℃〜６００℃のＣＶＤ法で行われることを特徴とする請求項１乃至２１のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２３】
前記第二の上部電極を形成する工程が、前記第一の上部電極となる第一の窒化チタン膜を多結晶状態に変換する工程の熱処理を兼ねることを特徴とする請求項２２に記載の半導体記憶装置の製造方法。
【請求項２４】
前記誘電体膜のＳｉＯ2等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項１乃至２３のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２５】
前記下部電極は立体構造である請求項１乃至２４のいずれか一に記載の半導体記憶装置の製造方法。
【請求項２６】
前記第二の上部電極を形成する工程の後、ボロンを含有するシリコンゲルマニウム膜からなる第三の上部電極を形成する工程をさらに有することを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
【請求項２７】
前記ボロンを含有するシリコンゲルマニウム膜は、成膜温度が４００℃〜５００℃のＣＶＤ法で形成されることを特徴とする請求項２６に記載の半導体記憶装置の製造方法。
【請求項２８】
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記上部電極は、前記誘電体膜に接する多結晶窒化チタン膜を含む第一の上部電極と、前記第一の上部電極上に積層される多結晶窒化チタン膜を含む第二の上部電極とを含んで構成される半導体記憶装置。
【請求項２９】
前記誘電体膜は、多結晶酸化ジルコニウム膜からなることを特徴とする請求項２８に記載の半導体記憶装置。
【請求項３０】
前記多結晶酸化ジルコニウム膜の膜厚は、５ｎｍ以上７ｎｍ以下であることを特徴とする請求項２９に記載の半導体記憶装置。
【請求項３１】
前記誘電体膜は、前記下部電極に接する酸化チタン膜からなる第一の誘電体膜と、前記第一の誘電体膜上に設けられ多結晶酸化ジルコニウム膜からなる第二の誘電体膜を含むことを特徴とする請求項２８に記載の半導体記憶装置。
【請求項３２】
前記酸化チタン膜からなる第一の誘電体膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項３１に記載の半導体記憶装置。
【請求項３３】
前記第一の誘電体膜の膜厚が０．４ｎｍ〜０．８ｎｍであり、非晶質酸化チタン膜であることを特徴とする請求項３２に記載の半導体記憶装置。
【請求項３４】
前記第一の誘電体膜の膜厚が１ｎｍ〜２ｎｍであり、多結晶酸化チタン膜であることを特徴とする請求項３２に記載の半導体記憶装置。
【請求項３５】
前記誘電体膜のＳｉＯ2等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項２８乃至３４のいずれか一に記載の半導体記憶装置。
【請求項３６】
前記第一の上部電極となる多結晶窒化チタン膜の膜厚は、１ｎｍ〜２ｎｍであることを特徴とする請求項２８乃至３５のいずれか一に記載の半導体記憶装置。
【請求項３７】
前記下部電極は立体構造である請求項２８乃至３６のいずれか一に記載の半導体記憶装置。
【請求項３８】
前記第二の上部電極の上に、ボロンを含有するシリコンゲルマニウム膜からなる第三の上部電極が設けられていることを特徴とする請求項３７に記載の半導体記憶装置。
【請求項３９】
前記キャパシタに±１Ｖの範囲の電圧を印加したときのリーク電流が、１Ｅ−７（Ａ／ｃｍ2）以下である請求項２８乃至３８のいずれか一に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
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【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−１０４５５１（Ｐ２０１２−１０４５５１Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２４９７９１（Ｐ２０１０−２４９７９１）
【出願日】平成２２年１１月８日（２０１０．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月８日（２０１０．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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