半導体装置及びその製造方法
【課題】立体構造キャパシタを備えた半導体装置であって、上下部電極に金属若しくは金属化合物を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置を提供する。
【解決手段】ＴｉＮ下部電極１０２上に酸化ジルコニウム誘電体膜１１３を形成し、誘電体膜上にＴｉＮを含む上部電極１１７を形成する際、誘電体膜をＡＬＤ法で形成し、上部電極を形成する前に誘電体膜形成時のＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜１１６を成膜する。
【解決手段】ＴｉＮ下部電極１０２上に酸化ジルコニウム誘電体膜１１３を形成し、誘電体膜上にＴｉＮを含む上部電極１１７を形成する際、誘電体膜をＡＬＤ法で形成し、上部電極を形成する前に誘電体膜形成時のＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜１１６を成膜する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭが用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
半導体記憶装置としてキャパシタに要求される特性には、（１）大きな容量が得られること、すなわち誘電率が高いこと（後述するＥＯＴが小さいこと）、（２）容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。
【０００５】
特許文献１には高誘電体膜として、ＳＴＯ（ストロンチウムチタニウムオキサイド）膜を用い、上下部電極としてＴｉＮ（窒化チタン）を用いる構成において、リーク電流を防止する方策が開示されている。具体的には、下部電極と誘電体及び誘電体と上部電極の間に、例えばＴｉＳｉＮ（チタニウムシリコンナイトライド）などの非晶質導電体からなるバッファー電極層を介在させる平坦キャパシタの構成が記載されている。バッファー電極層に非晶質導電体を用いて下部電極を覆うことにより、下部電極表面の凹凸を減少させてリーク電流を低減する効果があるとされている。
【０００６】
また、ＤＲＡＭのキャパシタとして、ＭＩＭ構造、例えば、ＴｉＮ／ＺｒＯ２／ＴｉＮ構造のキャパシタが用いられるようになってきた。
【０００７】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００８】
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２、ＺＡＺのＺはＺｒＯ２層、ＡはＡｌ２Ｏ３層をそれぞれ意味する。）や、Ａｌ２Ｏ３とＺｒＯ２の膜を交互に複数回積層した構造を有するもの等がある。
【０００９】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ２Ｏ３）を組み合わせることで、所望の特性を得ようとするものである。
【００１０】
例えば、特許文献２には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】ＷＯ ２００９／０９０９７９
【特許文献２】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１の図８に第１実施例として記載された平坦キャパシタは、ＴｉＮ膜からなる第１電極層８３ａ及び非晶質導電層のＴｉＳｉＮ膜からなる第２電極層８３ｂを有する下部電極層８３と、ＳｉＮ膜からなる第１の誘電体層８４ａ、ＳＴＯ膜からなる第２の誘電体層８４ｂ及びＳｉＮ膜からなる第３の誘電体層８４ｃを有する誘電体層８４と、非晶質導電層のＴｉＳｉＮ膜からなる第３電極層８５ａ及びＴｉＮ膜からなる第４電極層８５ｂを有する上部電極８５を備える構成となっている。上記構成において、第２電極層８３ｂ及び第３電極層８５ａとなる非晶質導電体のＴｉＳｉＮは、スパッタ法、あるいは熱ＣＶＤ（Chemical Vapor Deposition）法で堆積しても良いとされている。熱ＣＶＤ法の場合には、原料としてＴｉＣｌ４、ＮＨ３、ＳｉＨ４を用い、堆積温度は約５２０℃で良いとされている。しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱ＣＶＤ法では３種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。
【００１３】
さらに、特許文献１では高誘電体膜となるＳＴＯ膜の上下にシリコン窒化膜(ＳｉＮ膜)を形成しており、その膜厚は各々２ｎｍで良いとされている。ＳｉＮ膜は非晶質であることで表面の平坦性を維持することができ、ＳｉＮ膜／ＳＴＯ膜／ＳｉＮ膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。しかし、ＳｉＮ膜の誘電率はシリコン酸化膜の誘電率の高々２倍であり、容量絶縁膜全体としては高誘電率のＳＴＯ膜を用いる効果は皆無に近い結果となる。すなわち、特許文献１に記載されている、厚さ２ｎｍのＳｉＮ膜／厚さ４ｎｍのＳＴＯ膜／厚さ２ｎｍのＳｉＮ膜からなる容量絶縁膜では、ＳｉＮ膜の誘電率が８、ＳＴＯ膜の誘電率が１００であることを考慮するとＥＯＴ（Equivalent Oxide Thickness：ＳｉＯの誘電率４で等価換算した膜厚）は、１ｎｍ＋０．１６ｎｍ＋１ｎｍで２．１６ｎｍとなる。ＳＴＯ膜が単層膜であればＥＯＴは０．１６ｎｍとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が４ｎｍのＳｉＮ膜が積層された途端にＥＯＴは１３．５倍に厚くなってしまい、容量は１桁以上小さな値となってしまう。このようなキャパシタ構造では、リーク電流の抑制及び信頼性の確保は可能と推定されるが、大きな容量を得ることはできず、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる問題がある。
【００１４】
また、上記特許文献１の図１２に第２実施例として記載された平坦キャパシタは、上記第１実施例の構成に対して、第１の誘電体層８４ａ（ＳｉＮ）と第３の誘電体層８４ｃ（ＳｉＮ）を有していない点のみが異なっている。すなわち、第２の誘電体８４ｂ（ＳＴＯ）が、非晶質導電体のＴｉＳｉＮからなる第３の電極層８５ａに接触している構成となっている。この構成では、高誘電体膜であるＳＴＯ膜のみで誘電体膜８４を構成しているので、ＥＯＴは小さくなり、大きな容量を得ることができる。しかし、上述のように、非晶質導電体のＴｉＳｉＮをＣＶＤ法で形成する温度は５２０℃とされており、段落［００３６]に記載されているように、ＳＴＯ膜の結晶化アニール温度４００〜６００℃に該当している。すなわち、第３の電極層８５ａが成膜される直前の予備加熱ステップにおいてＳＴＯ膜は結晶化しており、結晶化したＳＴＯ上に第３の電極層８５ａが形成されることを意味している。
【００１５】
このことは、段落［００３８］に、ＳＴＯ膜の表面モフォロジーが悪化する場合があり、と記載されているようにリーク電流が増大する問題がある。第１実施例ではＳＴＯの表面モフォロジーが悪化してもその上に誘電体膜のＳＩＮが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第２実施例では、表面モフォロジーが悪化したＳＴＯ膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。
【００１６】
一方、特許文献２で説明したＺＡＺ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。
【００１７】
しかし、ＤＲＡＭキャパシタのリーク電流密度の許容を１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ２）とすると、ＺＡＺ構造のキャパシタのＥＯＴは０．９ｎｍが限界であった。
【００１８】
前記のように、最小加工寸法Ｆ値が４０ｎｍ以下に縮小されるＤＲＡＭにおいては、ＥＯＴを０．９ｎｍより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。
【００１９】
ＺＡＺ構造でＥＯＴを小さくしにくい理由は、比誘電率の低い（ε＝８．９）酸化アルミニウム（Ａｌ２Ｏ３）を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、ＥＯＴは小さくできるものの、リーク電流が大きく、実用化は困難であった。
【課題を解決するための手段】
【００２０】
上記問題に鑑み、本発明は、立体構造キャパシタを備えた半導体装置であって、上下部電極に金属若しくは金属化合物を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置、及びその製造方法を提供する。
【００２１】
すなわち、本発明の一実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウム膜からなる誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、前記誘電体膜の少なくとも最上層に形成される膜を、原子層堆積（ＡＬＤ）法で成膜する工程を含み、
前記誘電体膜を形成する工程と、前記上部電極を形成する工程との間であって、前記誘電体膜の最上層に成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜を成膜する工程をさらに有する半導体装置の製造方法、が提供される。
【００２２】
また、本発明の別の実施形態によれば、誘電体膜と下部電極との間に第二の保護膜を有していても良い。
【００２３】
さらに本発明のもう一つの実施形態によれば、
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記誘電体膜と上部電極との間に、前記誘電体膜に接する酸化チタン膜を含む第一の保護膜を有し、前記上部電極は前記第一の保護膜に接する多結晶窒化チタン膜を含む半導体装置が提供される。
【発明の効果】
【００２４】
本発明によれば、最上層の誘電体膜を少なくともＡＬＤ法で成膜し、該誘電体膜に対してクラック等のダメージを与えることなく、該誘電体膜上に保護膜を形成しているので、保護膜形成後、保護膜上に形成する上部電極の成膜熱処理が付加されても、誘電体膜にクラック等のダメージが発生することを回避してリーク電流特性に優れたキャパシタを形成することができる。
【図面の簡単な説明】
【００２５】
【図１】従来のキャパシタ構造を示す概略断面図である。
【図２】従来のキャパシタのリーク電流特性を示すグラフである。
【図３】従来のキャパシタのリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図４】ＺｒＯ膜の結晶状態を模式的に示したイメージ図であり、（ａ）は膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍを示す。
【図５】上部電極形成時に発生するクラックがリーク電流の増大をもたらす理由を説明するための模式図であり、（ａ）は上部電極を室温ＰＶＤ−ＴｉＮで形成した場合、（ｂ）は誘電体膜を加熱処理してから室温ＰＶＤ−ＴｉＮ上部電極を形成した場合、（ｃ）は上部電極をＣＶＤ−ＴｉＮで形成した場合を示す。
【図６】本発明の一実施形態に係るキャパシタ構造を評価するための平坦キャパシタの模式的断面図である。
【図７】図６のキャパシタ構造を製造する工程を説明する工程断面図である。
【図８】図６に示すキャパシタ構造のリーク電流特性を示すグラフである。
【図９】図６に示すキャパシタ構造において、第一の保護膜の効果を説明するためのリーク電流特性を示すグラフである。
【図１０】図６に示すキャパシタ構造のリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図１１】図６に示すキャパシタ構造において、第一の保護膜の膜厚がリーク電流特性に及ぼす影響を示すグラフである。
【図１２】ＺｒＯ膜とＴｉＯ膜の合計膜厚に対するＥＯＴの関係を示した結果の図である。
【図１３】本発明の別の実施形態に係るキャパシタ構造を評価するための平坦キャパシタの模式的断面図である。
【図１４】図１３のキャパシタ構造におけるリーク電流特性の第二の保護膜の膜厚依存性を示すグラフである。
【図１５】図１３のキャパシタ構造において、第一の保護膜の効果を説明するためのリーク電流特性を示すグラフである。
【図１６】図１３のキャパシタ構造において、第二の保護膜、誘電体膜、第一の保護膜を同一装置内で連続成膜する処理ステップを示す図である。
【図１７】図１６の処理ステップで連続成膜したキャパシタにおける、リーク電流特性を示すグラフである。
【図１８】本発明のさらに別の実施形態に係るキャパシタ構造の形成方法を説明する模式的断面図（ａ）及び形成工程のフローシート（ｂ）である。
【図１９】図１８の形成方法で作製したキャパシタ構造のリーク電流特性を説明するグラフである。
【図２０】ポストアニールのリーク電流特性に及ぼす効果について説明するグラフである。
【図２１】種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係を示すグラフである。
【図２２】本発明に係る半導体記憶装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図２３】図２２のＸ−Ｘで示した位置の平面図である。
【図２４−１】図２２のキャパシタの製造工程を示す工程断面図である。
【図２４−２】図２２のキャパシタの製造工程を示す工程断面図である。
【図２４−３】図２２のキャパシタの製造工程を示す工程断面図である。
【発明を実施するための形態】
【００２６】
キャパシタの誘電体膜としては、立体構造への適用性、成膜の容易性、高誘電率化の観点で酸化ジルコニウム（ＺｒＯ２：以下ＺｒＯと記す）膜が有望である。しかし、背景技術で説明したように、ＺｒＯ単層膜ではリーク電流の抑制において問題がある。
【００２７】
以下に、本発明者らが行った、ＺｒＯ単層膜におけるリーク電流特性の検討結果の一例について図１から図５を用いて説明する。
【００２８】
（実験例１）
図１は、シリコン単結晶半導体基板１０１上に、窒化チタン膜（以下、ＴｉＮ膜と記す）からなる下部電極１０２と、同じくＴｉＮ膜からなる上部電極１０４と、上下部電極に挟まれたＺｒＯ膜からなる誘電体膜１０３を有する平坦キャパシタの構造を示している。
【００２９】
ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を反応ガスとするＣＶＤ（Chemical Vapor Deposition）法により形成した。堆積温度は４５０℃、膜厚は１０ｎｍとした。以下、ＣＶＤ法により形成したＴｉＮ膜をＣＶＤ−ＴｉＮ膜と記す。ＣＶＤ−ＴｉＮ膜は多結晶状態の導体となっている。
【００３０】
また、誘電体膜１０３となるＺｒＯ膜は、有機金属錯体であるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒプリカーサとし、オゾン（Ｏ３）を反応ガスとするＡＬＤ（Atomic Layer Deposition）法で形成した。成膜温度は２５０℃、膜厚は６ｎｍとした。誘電体膜１０３は、半導体基板が設置された反応室にＺｒプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。
【００３１】
ＴｉＮ膜からなる上部電極１０４については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ＺｒＯ膜上面に平板マスクをセットし、その上からスパッタ法によりＴｉＮ膜（以下ＰＶＤ−ＴｉＮ膜と記す）を堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は１０ｎｍとした。
【００３２】
図２の符号Ｂで示される特性は、上記構成のキャパシタにおいて、上部電極１０４に−３Ｖから＋３Ｖの電圧を印加した場合のリーク電流特性を示している。指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が＋２．３Ｖ、−２．２Ｖとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に１Ｖ以上であることを考慮すると、上記構成のキャパシタは充分マージンのある良好なリーク電流特性を示している。
【００３３】
一方、図２に示した符号Ａの特性は、上部電極として、ＰＶＤ−ＴｉＮ膜に代えて、下部電極と同じＣＶＤ−ＴｉＮ膜を用いた場合の結果を示している。図から明らかなように、上部電極にＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流は、ＰＶＤ−ＴｉＮ膜の場合に比べて７桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。
【００３４】
立体構造のキャパシタに適用するためには、前述のように、上部電極も下部電極と同様に、段差被覆性の良好なＣＶＤ法を用いて形成する必要がある。しかし、符号Ａに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。
【００３５】
本発明者らは、上記の上部電極形成法の違い、すなわちスパッタ法とＣＶＤ法の各々の条件の内、どの条件が誘電体膜となるＺｒＯ膜のリーク電流を激変させる原因となっているか種々検討した。その結果、リーク電流を激変させる主たる原因が成膜温度にあると推定した。つまり、スパッタ法では室温で形成しており、ＣＶＤ法では４５０℃で形成していることに主たる原因があると考えた。
【００３６】
また、図３は、検討結果の一例として、図１に示したキャパシタ構造で、ＺｒＯ膜の膜厚を４ｎｍ（符号Ｃ）、６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と変化させ、上部電極として堆積温度４５０℃のＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流特性の比較を示した。通常、酸化シリコン膜や窒化シリコン膜、あるいは酸化アルミニウム膜などのように非晶質の誘電体膜では、膜厚が厚くなるほど膜中の電界強度が弱くなり、リーク電流は低減する。しかし、図３に示したＺｒＯ膜の場合は、その傾向を示しておらず、膜厚の薄い４ｎｍ（符号Ｃ）で最もリーク電流が少なく、膜厚が６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と厚くなるほどリーク電流が増大する傾向を示している。
【００３７】
図３の結果は、ＺｒＯ膜の結晶化過程との関連を強く示唆していると考えられた。そこで、本発明者らは、透過電子顕微鏡像の観察やＸ線回折ピーク強度の測定を実施し、以下の知見を得た。
【００３８】
ＺｒＯ膜は２５０℃で成膜した直後の段階では微結晶状態であるが、ＣＶＤ−ＴｉＮ膜を形成した段階では多結晶状態となっている。微結晶状態のＺｒＯ膜を成膜温度より高い温度で熱処理すると２次的な結晶粒成長が生じる。２次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。ここで、「２次的な結晶粒成長」とは、成膜中に形成される結晶の成長を１次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。
【００３９】
図４に、観察された透過電子顕微鏡像を模式的に示した結晶粒状態のイメージを示した。（ａ）はＺｒＯ膜の膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍの場合で、各々、ＣＶＤ−ＴｉＮ膜の堆積温度となる４５０℃で熱処理した後のイメージである。いずれの場合も明確な結晶粒界が観察されている。膜厚４ｎｍ（ａ）では結晶粒の成長は認められるが、小さい結晶粒１０５ａの集合からなる多結晶状態である。膜厚６ｎｍの（ｂ）では相対的に大きな結晶粒１０５ｂが生じ、小さな結晶粒１０５ａとが混在する多結晶状態となる。膜厚８ｎｍの（ｃ）では、小さな結晶粒は消滅し、結晶粒１０５ｂよりもさらに大きな結晶粒１０５ｃの集合となり、明確な粒界１０５ｄ（太線）を有する多結晶状態となる。（ｃ）の多結晶状態では結晶化の進展に伴う原子の再配置及び膜中不純物の揮発により体積収縮を生じ、太線で示した結晶粒界にはクラックが発生していると考えられる。
【００４０】
なお、微結晶状態とは、Ｘ線回折では結晶起因の小さなピークが観察されるが、透過電子顕微鏡像では明確な結晶粒界が観察されない状態であり、図４の各図に示した透過電子顕微鏡像で明確な結晶粒が観察される状態とは異なる状態である。
【００４１】
図５は、上記上部電極形成時に発生するクラックがリーク電流の増大をもたらす理由を説明するための模式図である。
【００４２】
図５（ａ）は、ＴｉＮ膜からなる下部電極１０２上にＡＬＤ法により誘電体膜１０３として微結晶ＺｒＯ膜１０３−ａを形成した後、上部電極として室温形成のＰＶＤ−ＴｉＮ膜１０６を形成した構成である。この場合、微結晶ＺｒＯ膜１０３−ａには成膜温度以上の熱処理が加わらないので２次的な結晶粒成長は起こらず、クラックは発生しない。その結果、リーク電流は図２の符号Ｂの特性となる。
【００４３】
図５（ｂ）は、図５（ａ）の構成において、微結晶ＺｒＯ膜１０３−ａに、意図的に４５０℃程度の熱処理を加えて２次的な結晶粒成長を促し、クラック１０７が発生している多結晶ＺｒＯ膜１０３−ｃからなる誘電体膜に変化させた状態で、上部電極として室温形成のＰＶＤ−ＴｉＮ膜１０６を形成した構成である。ＰＶＤ−ＴｉＮ膜１０６は段差被覆性が悪いためクラック１０７内部へは膜が形成されない。したがって、この場合もリーク電流は図２の符号Ｂの特性とほぼ同等の特性となる。
【００４４】
図５（ｃ）は、ＴｉＮ膜からなる下部電極１０２上にＡＬＤ法により誘電体膜として微結晶ＺｒＯ膜１０３−ａを形成した後、誘電体膜の上に上部電極として４５０℃で堆積するＣＶＤ−ＴｉＮ膜１０８を形成した構成である。この場合も微結晶ＺｒＯ膜１０３−ａは多結晶ＺｒＯ膜１０３−ｃに変換され、この２次的な結晶粒成長によるクラック１０７が発生する。さらにＣＶＤ−ＴｉＮ膜１０８は立体構造電極の形成に適用し得る良好な段差被覆性を有しているためクラック１０７内部へもＣＶＤ−ＴｉＮ膜１０８が入り込んで形成される。したがって、この場合のリーク電流は図２の符号Ａのように劣化した特性となる。
【００４５】
ＴｉＮ膜に限らず、ＣＶＤ成膜装置においては、成膜装置に基板をセットしても、すぐには所定の温度に安定しないため、成膜が開始されるまでの間、所定の温度で安定するまで一定時間予備加熱状態となる。したがって、この予備加熱状態において微結晶ＺｒＯ膜１０３−ａが熱処理され、結晶粒が成長することによってクラックが発生する。クラックが発生した後、連続してＣＶＤ−ＴｉＮ膜１０８の成膜が開始されるので、段差被覆性の良好なＣＶＤ法では、クラック内部がＣＶＤ−ＴｉＮ膜１０８で充填されてしまう。その結果、クラック１０７の底部では、上部電極となるＣＶＤ−ＴｉＮ膜１０８と下部電極１０２とは極めて薄い誘電体膜を介して対向することとなり、リーク電流が増大する結果となる。極端な場合には短絡状態となる。また、ＺｒＯ膜の膜厚が薄く２次的な結晶粒成長が遅れる場合であっても局所的にクラックが発生しており、リーク電流を増加させる原因となっていると考えられる。また、明確なクラック発生に至らなくても、２次的な結晶粒成長に伴う表面原子移動により、表面の凹凸が増大して相対的に膜厚の薄い部分が生じるとリーク電流の増加をもたらすこととなる。図２に示したようなリーク電流特性が７桁も変化する劇的な劣化は、クラック発生に起因しているものと推察される。
【００４６】
以上、説明したように、図２において、上部電極にＰＶＤ−ＴｉＮ膜を用いた場合にはリーク電流が少なく、熱処理を伴うＣＶＤ−ＴｉＮ膜を用いた場合にリーク電流が増大する原因は、ＣＶＤ−ＴｉＮ膜を成膜する直前の４５０℃の予備加熱状態において、ＺｒＯ膜が多結晶となって粒界にクラックが発生し、そのクラック内部へ段差被覆性の良いＣＶＤ−ＴｉＮ膜が成膜されてしまうことにあると推定される。ＰＶＤ−ＴｉＮ膜を上部電極とすればクラックの影響を回避できるが、段差被覆性が悪く立体構造には適用できない。
【００４７】
上記のように、ＺｒＯ膜の２次的な結晶粒成長に伴うクラック発生を防止するためには、ＺｒＯ膜の２次的な結晶粒成長を伴わない温度でＺｒＯ膜表面を保護膜で被覆し、その後上部電極としてのＣＶＤ−ＴｉＮ膜を形成すれば良いと考えた。そこで、本発明者らは、保護膜として種々の材料を検討した結果、酸化チタン（ＴｉＯｘ：ｘは２以下の正の実数。以下ＴｉＯ膜と記す）膜が有望であることを見出した。
【００４８】
以下、誘電体膜となるＺｒＯ膜の上に保護膜となるＴｉＯ膜が形成され、さらにその上に上部電極となるＣＶＤ−ＴｉＮ膜が形成された本発明の実施形態に係るキャパシタ構造について説明する。
【００４９】
（実験例２）
図６は、シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、多結晶ＺｒＯ膜１１３−ｃからなる誘電体膜１１３と、ＴｉＯ膜１１６−ｃからなる第一の保護膜１１６と、ＣＶＤ−ＴｉＮ膜からなる上部電極１１７を備えたキャパシタ構造を示している。なお、本実験例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。
【００５０】
以下、図６に示したキャパシタの製造方法について図７を参照して説明する。
まず、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜は、立体構造への適用を考慮して、上記実験例１と同様にＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実験例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている（図７（ａ））。
【００５１】
次に、誘電体膜１１３となるＺｒＯ膜を、上記実験例１と同様に、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜１１３−ａは微結晶状態となっている（図７（ａ））。ＺｒプリカーサとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏ（水蒸気）を用いても良い。さらに成膜温度は２１０℃〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中でのＺｒプリカーサの分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５２】
次に、第一の保護膜１１６となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した（図７（ｂ））。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して誘電体１１３となる微結晶ＺｒＯ膜１１３−ａの表面に原子層レベルでＴｉプリカーサ吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）オゾンを導入して吸着しているＴｉプリカーサを酸化するステップと、（４）気相に残留するオゾンを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰り返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態（第一の非晶質ＴｉＯ膜１１６−ａ）となっている。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。ＴＴＩＰと同じ成膜条件が適用できるＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３）を用いることもできる。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中でのＴｉプリカーサの分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５３】
次に、上部電極１１７となるＣＶＤ−ＴｉＮ膜を形成した。ＣＶＤ−上記下部電極１０２と同様に、立体構造への適用を考慮して３８０℃〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。最初に半導体基板１０１をＣＶＤ成膜装置にセットし、温度が安定するまで放置する。この温度安定化ステップにおいて、微結晶状態のＺｒＯ膜１１３−ａおよび非晶質状態のＴｉＯ膜１１６−ａは４５０℃で熱処理され、微結晶状態のＺｒＯ膜１１３−ａは多結晶状態のＺｒＯ膜１１３−ｃに変化し、非晶質状態のＴｉＯ膜１１６−ａは多結晶状態のＴｉＯ膜１１６−ｃに変化する。温度が安定した段階で上部電極１１７となる厚さ１０ｎｍのＣＶＤ−ＴｉＮ膜を形成する。ＣＶＤ−ＴｉＮ膜は成膜段階で多結晶となっている（図７（ｄ））。なお、第一の保護膜として形成したＴｉＯ膜は、成膜した段階では膜厚によらず非晶質状態であるが、熱処理により多結晶状態に変化する段階では膜厚依存性を有する。後で詳しく説明するように、厚さが１ｎｍ未満のＴｉＯ膜を熱処理しても多結晶にはならず非晶質状態が維持される。一方、厚さが１ｎｍ以上のＴｉＯ膜は熱処理すると非晶質状態から多結晶状態へと変化する。多結晶状態のＴｉＯ膜は導体として振舞う特性を有している。本実験例では第一の保護膜１１６を１ｎｍで形成しているので、熱処理される上部電極形成後には多結晶ＴｉＯ膜１１６−ｃに変化している。
【００５４】
さらに、上部電極１１７を形成した後、面積が既知のマスク材料（不図示）を上部電極１１７上に形成し、マスク材料をマスクとして上部電極１１７をエッチング除去し、図６に示すキャパシタ構造を形成した。なお、このエッチングによりマスクのない部分に露出するＴｉＯ膜１１６もエッチングされる。
【００５５】
本実験例においては、上部電極１１７を４５０℃で形成しているので、既に形成されている誘電体膜１１３は微結晶ＺｒＯ膜１１３−ａから多結晶ＺｒＯ膜１１３−ｃに変換され、第一の非晶質ＴｉＯ膜１１６−ａは第一の保護膜１１６としての多結晶ＴｉＯ膜１１６−ｃに変換されている。その結果、本実験例のキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、多結晶ＺｒＯ膜１１３−ｃからなる誘電体膜１１３と、多結晶ＴｉＯ膜１１６−ｃからなる第一の保護膜１１６と、多結晶ＴｉＮ膜からなる上部電極１１７を有している。すなわち、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆う誘電体膜１１３と、誘電体膜１１３に接して誘電体膜１１３上に形成された第一の保護膜１１６と、第一の保護膜１１６に接して第一の保護膜１１６上に形成された上部電極１１７を有している。なお、本実験例における厚さ１ｎｍの第一の保護膜１１６は多結晶ＴｉＯ膜に変化して導体として振舞うことから、保護膜として機能すると共に上部電極の一部としても機能する。
【００５６】
図８は、図６に示したキャパシタのリーク電流特性を示している。横軸は、上部電極１１７に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ｄで示される特性は、第一の保護膜がないキャパシタの例として図３の符号Ｄで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｆは、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１６を有する本実験例のリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の保護膜１１６がない場合（符号Ｄ）には２Ｅ−２（Ａ／ｃｍ２）であり、第一の保護膜１１６がある場合（符号Ｆ）には７Ｅ−８（Ａ／ｃｍ２）となっている。図８の特性比較から明らかなように、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１６を有するキャパシタでは、第一の保護膜１１６がない場合（符号Ｄ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。符号Ｆの特性を示すキャパシタではＥＯＴで０．７０ｎｍの値が得られた。なお、ＥＯＴは、容量−電圧特性から得られる容量値Ｃを基に、比誘電率εｒに酸化シリコンの３．８５を用い、ＥＯＴ＝εｏ×εｒ×Ｓ／Ｃの式から求めた。εｏは真空の誘電率、Ｓは上部電極の面積である。
【００５７】
上記の結果は、４５０℃の温度で上部電極１１７が成膜される工程において、第一の保護膜１１６が誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａの結晶化におけるクラックの発生を有効に防止する保護膜の役割を果たしていることを示唆している。この示唆をさらに検証するために、第一の保護膜１１６を形成する前に、微結晶ＺｒＯ膜１１３−ａからなる誘電体膜に熱処理が加わるとリーク電流特性がどのように変化するか調べた。すなわち、図７に示したキャパシタの形成方法と同様に、温度２５０℃のＡＬＤ法により、誘電体膜１１３として厚さを６ｎｍとする微結晶ＺｒＯ膜１１３−ａを下部電極１０２上に成膜した後、窒素雰囲気中で、４００℃、１０分の熱処理を施した。誘電体膜１１３はこの熱処理時点で多結晶ＺｒＯ膜１１３−ｃとなっている。その後、２５０℃のＡＬＤ法により、厚さを１ｎｍとする第一の非晶質ＴｉＯ膜１１６−ａを熱処理された誘電体膜１１３上に形成した。さらに、４５０℃のＣＶＤ法により、厚さを１０ｎｍとする多結晶ＴｉＮからなる上部電極１１７を形成し、図６と同様に電極パターンを形成してキャパシタを構成した。
【００５８】
このキャパシタのリーク電流特性を図９の符号Ｇに示した。同図の符号Ｆは、図８の符号Ｆと同じである。図９から明らかなように、第一の非晶質ＴｉＯ膜１１６−ａを形成する前に、誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａに熱処理が加わると、リーク電流が増大している。ここでは誘電体膜１１３の熱処理を４００℃で行っているので、図８の符号Ｄに示された４５０℃で熱処理した場合に比べるとリーク電流の増加量は少なくなっている。しかし、＋１Ｖの印加電圧で１Ｅ−５（Ａ／ｃｍ２）のレベルであり、半導体記憶装置に使用可能な１Ｅ−７（Ａ／ｃｍ２）以下のレベルを維持することはできない。４５０℃で熱処理した場合には図８の符号Ｄのレベルまでリーク電流は増大していたものと推察される。ここでは、４００℃で熱処理した場合の結果を示したが、３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のＡＬＤ法の成膜温度（２５０℃）に対して、５０℃高い３００℃では、２次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加されなければ、実用上問題がないことが分かった。また、上記微結晶ＺｒＯ膜１１３−ａからなる誘電体膜の成膜工程と第一の非晶質ＴｉＯ膜１１６−ａからなる第一の保護膜の成膜工程との間には、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加される工程がないことが必要である。
【００５９】
上記のように、第一の保護膜１１６を形成する前に、微結晶ＺｒＯ膜１１３−ａをその成膜温度より７０℃を超える温度で熱処理してしまうと、その後に第一の保護膜１１６を形成しても、保護膜としての効果は得られないことが明らかである。つまり、図５の模式図に示したように、熱処理によって誘電体膜１１３にクラックが発生してしまった後に保護膜となる材料を形成してもリーク電流の増大を防止することはできない。つまり、実用できるキャパシタは得られない。
【００６０】
したがって、リーク電流の増大を防止するためには、誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、第一の保護膜となる第一の非晶質ＴｉＯ膜１１６−ａを、微結晶ＺｒＯ膜１１３−ａ表面を覆うように形成してしまうことが肝要である。誘電体１１３となる微結晶ＺｒＯ膜１１３−ａの成膜温度と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａの成膜温度が同じかあるいは第一の非晶質ＴｉＯ膜１１６−ａの成膜温度の方が低ければ、２次的な結晶粒成長は生じない。
【００６１】
第一の保護膜１１６を形成することによりリーク電流の増大を防止できる理由は以下のように考えられる。誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａを形成することにより、微結晶ＺｒＯ膜１１３−ａ表面の平坦性を維持したまま、第一の非晶質ＴｉＯ膜１１６−ａが成膜される。微結晶ＺｒＯ膜１１３−ａ表面に形成された第一の非晶質ＴｉＯ膜１１６−ａは、微結晶ＺｒＯ膜１１３−ａの表面を構成する分子若しくは原子を固定化する。そのため、通常、微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長によりクラックが生じる熱処理が加わっても、表面を構成する分子若しくは原子は移動することができず表面形状の変化をもたらさない。その結果、多結晶化した誘電体膜１１３表面の平坦性が維持される。したがって、第一の非晶質ＴｉＯ膜１１６−ａが形成された後、微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長が生じる熱処理が加わった場合、誘電体膜１１３の内部には、膜中応力を緩和するように２次的な結晶粒成長は生じるが、表面では平坦性が維持され、クラックが発生することはない。クラックの発生を回避できるので、クラック内部に上部電極が形成されてリーク電流が増大する現象が発生しない。
【００６２】
上述のように、本実験例では、誘電体膜をＡＬＤ法で形成した後、成膜された誘電体膜に、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加される熱処理を施すことなく、第一の保護膜を誘電体膜のＡＬＤ法の成膜温度より７０℃を超えない温度のＡＬＤ法で形成し、誘電体膜表面を被覆してしまうことが必要である。
【００６３】
次に、図６に示した構造において、誘電体膜１１３となるＺｒＯ膜の膜厚を変化させた場合のリーク電流特性について、図１０を用いて説明する。
【００６４】
符号ＨはＺｒＯ膜厚が７ｎｍ、符号Ｆは６ｎｍ、符号Ｉは５．５ｎｍ、符号Ｊは５ｎｍ、符号Ｋは４．５ｎｍの場合の結果を示している。なお、符号Ｃは、図２に示した符号Ｃと同じであり、ＺｒＯ膜厚が４ｎｍで、すなわち第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａがない場合の結果である。
【００６５】
図１０から明らかなように、ＺｒＯ膜厚が４．５ｎｍの符号Ｋでは、第一の保護膜１１６となるＴｉＯ膜がない場合のＺｒＯ膜厚４ｎｍと同等のリーク電流特性を示している。すなわち、ＺｒＯ膜の膜厚が４．５ｎｍ以下の領域では、第一の保護膜１１６を形成しも、保護膜としての効果は得られないことがわかる。一方、５ｎｍ以上の領域では膜厚の増加にしたがって、単調にリーク電流は減少しており、第一の保護膜１１６がリーク電流の増大を抑制する保護膜として機能していることがわかる。第一の保護膜１１６がない場合には、ＺｒＯ膜にクラックが発生することによってＺｒＯ膜厚が厚くなるほどリーク電流が増大していた図２の結果とは全く逆の傾向を示している。この結果は、第一の保護膜１１６が誘電体膜１１３のクラック発生を防止するのに有効な保護膜として機能していることを示している。
【００６６】
一方、図１０に示した各サンプルのＥＯＴは、ＺｒＯ膜厚５ｎｍで０．５２ｎｍ、ＺｒＯ膜厚５．５ｎｍで０．６３ｎｍ、ＺｒＯ膜厚６ｎｍで０．７０ｎｍ、ＺｒＯ膜厚７ｎｍで０．８３ｎｍの値を示した。ＺｒＯ膜厚を８ｎｍとさらに厚くすると、リーク電流はさらに下がる傾向を示すが、ＥＯＴは０．９５ｎｍとなってしまい、本発明において目標とするＥＯＴが０．９０ｎｍ以下の値を確保することができない。したがって、本発明の目標に適切なＺｒＯ膜の膜厚範囲は、誘電体膜のリーク電流改善の観点から５ｎｍ以上であることが好ましく、ＥＯＴ確保の観点から７ｎｍ以下であることが好ましい。なお、本実験例では、膜厚が５ｎｍ及び５．５ｎｍの場合には、半導体装置として実用的な指標となる１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ２）以下を満足できていないが、後述する実験例に示すように、連続成膜法の適用、下部電極に接する第二の保護膜としてのＴｉＯ膜の適用、更なる誘電体膜の緻密化などにより、これらの膜厚でも１Ｅ−７（Ａ／ｃｍ２）以下を満足することが可能となる。
【００６７】
次に、第一の保護膜１１６として用いるＴｉＯ膜の膜厚がリーク電流特性に及ぼす影響について図１１を用いて説明する。
【００６８】
図１１は、図６に示した構造のキャパシタにおいて、第一の保護膜１１６として用いるＴｉＯ膜の膜厚を変化させた場合のリーク電流特性の比較を示している。他の構成は図６と同じである。符号ＯはＴｉＯ膜の膜厚が０ｎｍ、符号Ｎは８ｎｍ、符号Ｍは５ｎｍ、符号Ｆは１ｎｍ、符号Ｌは２ｎｍの場合の結果を示している。
【００６９】
これらの結果から以下のことが明らかである。
・ＴｉＯ膜を形成しない０ｎｍ（符号Ｏ）の場合、最もリーク電流が大きい。
・ＴｉＯ膜を８ｎｍ（符号Ｎ）とした場合も極めてリーク電流は大きい。
・ＴｉＯ膜を５ｎｍ（符号Ｍ）及びそれ以下（符号Ｆ及びＬ）とした場合、リーク電流に大きな改善が見られる。特に正電圧印加の場合に顕著な効果がある。中でも、ＴｉＯ膜を１〜２ｎｍ（符号Ｆ及びＬ）とした場合には、負電圧印加の場合にも顕著な効果がある。
【００７０】
上記の結果から、第一の保護膜となるＴｉＯ膜を厚く形成し過ぎてもリーク電流の低減効果はなく、リーク電流を低減しうる第一の保護膜の膜厚には最適範囲が存在することがわかった。さらに詳細な検討を行なった結果、誘電体膜１１３のクラック発生を抑制してリーク電流を低減するために好ましい第一の保護膜の膜厚範囲は、０．４〜５．０ｎｍであり、０．４〜２．０ｎｍであれば好ましく、０．４〜１．０ｎｍであればより好ましい範囲となる。０．４ｎｍより薄い場合は誘電体膜のクラック発生を防止する効果がなくなる。また、５．０ｎｍより厚くなると上部電極形成時の熱処理によって第一の保護膜自体にクラックが発生し始め、保護膜としての機能を消失する。第一の保護膜にクラックが発生すると同時にその下に位置する誘電体膜にもクラックが発生すると推察される。
【００７１】
図１２は、誘電体膜１１３となるＺｒＯ膜と第一の保護膜１１６となるＴｉＯ膜の合計膜厚に対するＥＯＴの関係を示した結果の図である。いずれのデータも、上部電極１１７としてＣＶＤ−ＴｉＮ膜を形成する際の４５０℃の熱処理が加えられているものである。
【００７２】
図１２には、ＺｒＯ膜の単層膜からなる物理膜厚４〜６ｎｍの範囲と、厚さ６ｎｍのＺｒＯ膜上に厚さ０〜８ｎｍのＴｉＯ膜を形成した積層膜からなる物理膜厚６〜１４ｎｍの範囲とが一つの横軸に合体して示されている。図中に示すように、物理膜厚４〜６ｎｍの範囲はＴｉＮ／ＺｒＯ／ＴｉＮ構造であり、物理膜厚が６ｎｍより厚く１４ｎｍまでの範囲はＴｉＮ／ＴｉＯ／ＺｒＯ／ＴｉＮ構造である。ＴｉＮ／ＴｉＯ／ＺｒＯ／ＴｉＮ構造は、第一の保護膜となるＴｉＯ膜と誘電体となるＺｒＯ膜が組み合わされていることからＴＺ構造と略称する。
【００７３】
物理膜厚が４ｎｍ未満（ＺｒＯ単層膜）の膜厚では、直接トンネル電流が大きくなり、容量が測定できなかった。したがって、ＥＯＴは示されていない。物理膜厚が４〜６ｎｍの範囲ではＺｒＯ膜厚の増大に伴ってＥＯＴも直線的に増大している。例えば、膜厚４ｎｍではＥＯＴが０．４８ｎｍを示し、膜厚６ｎｍではＥＯＴが０．６９ｎｍを示している。その直線の傾きから求められる比誘電率は約３８であった。物理膜厚が４〜６ｎｍの範囲では、上記のようにＥＯＴの小さな値が得られるものの、図１１の符号Ｏに示したように、ＺｒＯ膜単層ではリーク電流が著しく大きく、半導体装置に使用可能な状態にはない。
【００７４】
厚さ６ｎｍのＺｒＯ膜の上にＴｉＯ膜を積層した場合、ＴｉＯ膜の膜厚が１ｎｍ未満（物理膜厚６〜７ｎｍ未満）の範囲では、ＴｉＯ膜の膜厚増加に伴ってＥＯＴが０．８５ｎｍ程度まで増加するが、ＴｉＯ膜の膜厚が１ｎｍ（物理膜厚７ｎｍ）になるとＥＯＴは急激に減少し、ＴｉＯ膜の膜厚が５ｎｍ（物理膜厚１１ｎｍ）の範囲までほぼ一定となり、ＥＯＴが約０．７ｎｍの値を示した。
【００７５】
これは、ＴｉＯ膜厚が１ｎｍ未満では４５０℃の熱処理を受けてさえもＴｉＯ膜が依然として非晶質状態を保持しており、誘電体膜として振る舞う結果ＥＯＴの増加となって現れていると考えられる。一方、ＴｉＯ膜厚が１〜５ｎｍの範囲（物理膜厚７〜１１ｎｍ）では、ＴｉＯ膜が非晶質状態から多結晶状態に変化し、結晶化に伴う酸素欠損等により、導体すなわち電極として振る舞うためにＥＯＴに変化が現れないと考えられる。このように、ＴｉＯ膜厚が１〜５ｎｍの範囲は、０．７ｎｍの小さなＥＯＴ（大きな容量）が安定して得られると共に、図１１に示したリーク電流も使用可能状態にあることから、本発明の半導体記憶装置におけるＴｉＯ膜、すなわち第一の保護膜に適用し得る膜厚範囲といえる。また、ＴｉＯ膜厚が１未満の領域ではＴｉＯ膜の膜厚増加に応じてＥＯＴが増加する変化を示しているが０．９ｎｍ以下の範囲であり問題とならない。さらに、リーク電流低減の観点では０．４ｎｍ以上とすることにより、その効果が発現することを確認している。したがって、目標ＥＯＴを維持しつつ、誘電体膜１１３のリーク電流低減に効果を有する第一の保護膜の膜厚範囲は０．４〜５．０ｎｍである。 さらに、ＴｉＯ膜厚が５ｎｍを超えると再びＥＯＴの増加傾向が現れる。この領域では、容量の印加電圧依存性が大きくなることから導体として振る舞うＴｉＯ膜が一部空乏化している為であると考えられる。ＴｉＯ膜厚が５ｎｍを超える膜厚範囲ではＥＯＴの増大とリーク電流の増大を伴うため、半導体記憶装置に使用可能な状態にはない。また、上記の通り、ＴｉＯ膜厚自体にクラックが発生し、保護膜としての効果もなくなる。
【００７６】
上記のように、ＴｉＯ膜からなる第一の保護膜の膜厚が１．０〜５．０ｎｍの範囲では、熱処理によって多結晶化し導体としての振る舞いが発現する。本実験例では上部電極１１７となるＴｉＮ膜形成時の熱処理で結晶化させる方法について述べたが、より積極的に結晶化を促進する手段として、第一の保護膜１１６を形成した後、上部電極１１７を形成する前に、還元性雰囲気で熱処理する方法も有効である（図７（ｃ）参照）。例えば、還元性雰囲気としてアンモニア（ＮＨ３）を用いれば、３８０℃〜４６０℃の温度範囲で２〜２０分の熱処理を行うことにより、第一の非晶質ＴｉＯ膜１１６−ａ中に含有されている有機不純物の還元離脱及びＴｉＯ膜中の酸素欠損の導入（低酸化状態（ＴｉＯｘ：ｘは２未満の正の実数）への移行）、あるいは窒素不純物の導入を行うことができ、結果的に結晶化を促進することができる。したがって、上部電極１１７となるＴｉＮ膜を形成する前に、アンモニアや水素雰囲気で熱処理して、誘電体１１３となる微結晶ＺｒＯ膜１１３−ａと第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａを予め多結晶状態（１１３−ｃ，１１６−ｃ）に変換しておくことも有効である。なお、上部電極１１７となるＴｉＮ膜の形成には、原料ガスとしてＴｉＣｌ４及びＮＨ３を用いるので、ＴｉＮ膜のＣＶＤ成膜装置内に半導体基板を設置した後、ＴｉＮ膜を形成する直前に前処理としてＮＨ３雰囲気での熱処理を行う方法を実施することもできる。この場合には、ＴｉＮ膜ＣＶＤ成膜装置内で還元性雰囲気の熱処理を実施できるので工程を簡略化できる。
【００７７】
なお、本実験例では、ＥＯＴ低減の観点から誘電体膜としてＺｒＯ膜を用いる場合について説明したが、成膜段階では結晶粒が小さく、透過型電子顕微鏡下に粒界が確認できない微結晶状態であって、上部電極としてＣＶＤ−ＴｉＮ膜の成膜過程で２次的な結晶粒成長し、同様にクラックが発生する問題のある他の誘電体膜に対しても、第一の保護膜を適用し、リーク電流特性の改善が可能となる。
【００７８】
（実験例３）
実験例２で説明したように、ＺｒＯ膜を誘電体とするキャパシタにおいて、上部電極１１７となるＣＶＤ−ＴｉＮ膜は３８０℃〜６００℃の温度範囲で成膜される。この場合、ＺｒＯ膜の２次的な結晶粒成長に伴うクラックの発生を回避するためには、上部電極１１７を成膜する前に微結晶ＺｒＯ膜１１３−ａからなる誘電体膜表面を第一の非晶質ＴｉＯ膜１１６−ａからなる第一の保護膜１１６で覆った状態としておくことが必要である。
【００７９】
本実験例では、さらにリーク電流特性を改良するため、上記の構成に加えて、下部電極となるＴｉＮ膜と誘電体となるＺｒＯ膜の間にも第二の保護膜となるＴｉＯ膜を形成するキャパシタの特性について、図１３から図１５を用いて説明する。なお、本実験例のキャパシタでは、上部電極１１７となるＴｉＮ膜／第一の保護膜１１６となるＴｉＯ膜／誘電体膜１１５となる多結晶ＺｒＯ膜／第二の保護膜１１４となるＴｉＯ膜／下部電極１０２となるＴｉＮ膜の積層構造となる。この、ＴｉＮ膜／ＴｉＯ膜／ＺｒＯ膜／ＴｉＯ膜／ＴｉＮ膜構造においては、第一の保護膜となるＴｉＯ膜と誘電体膜となるＺｒＯ膜と第二の保護膜となるＴｉＯ膜が組み合わされているのでＴＺＴ構造と略称する。
図１３は、本実験例のキャパシタ構造を示している。
【００８０】
シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、ＴｉＯ膜からなる第二の保護膜１１４と、多結晶ＺｒＯ膜からなる誘電体膜１１５と、ＴｉＯ膜からなる第一の保護膜１１６と、ＣＶＤ−ＴｉＮ膜からなる上部電極１１７を備えたキャパシタ構造を示している。
【００８１】
なお、本実験例のキャパシタでは、第二の保護膜１１４となるＴｉＯ膜は、後述するように、熱処理後において第一の保護膜１１６と同様に、厚さが１．０ｎｍ未満では非晶質であり、厚さが１ｎｍ以上では多結晶となるので、図１３には結晶性の区別を記載していない。
【００８２】
以下、図１３に示したキャパシタの製造方法について説明する。
まず、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜を形成した。立体構造への適用を考慮して、実験例１と同様にＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実験例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。
【００８３】
次に、第二の保護膜１１４となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ０．５ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して下部電極１０２の表面に原子層レベルで吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）オゾンを導入して吸着しているＴｉプリカーサを酸化するステップと、（４）気相に残留するオゾンを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを０．５ｎｍの膜厚となるまで５回繰り返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中でのＴｉプリカーサの分解反応が生じ、ＡＬＤ成膜が困難となる。本実験例では第二の保護膜１１４となるＴｉＯ膜の膜厚を０．５ｎｍとしたが、０．４ｎｍ以上２ｎｍ以下の範囲であれば好ましい。０．４ｎｍより薄くなるとリーク電流低減効果を示さなくなり、２ｎｍを超えるとリーク電流低減効果が飽和する。
【００８４】
次に、誘電体膜１１５となるＺｒＯ膜を、実験例１に記載したように、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。ＺｒプリカーサとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏを用いても良い。さらに成膜温度は２１０℃〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００８５】
次に、第一の保護膜１１６となるＴｉＯ膜を形成した。第二の保護膜と同じ条件で厚さが１ｎｍとなるように形成した。このＴｉＯ膜も形成段階では非晶質状態である。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。ＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３を、ＴＴＩＰを用いる場合と同じ条件で用いることができる。ＴｉＭＣＴＡは窒素を含有しているので、成膜段階でＴｉＯ膜中に窒素を含有させることができる。これにより、後の熱処理で結晶化を促進できる利点がある。なお、本実験例では、ＴｉＯ膜の成膜とＺｒＯ膜の成膜とは異なる装置で実施した。
【００８６】
次に、上部電極１１７となるＣＶＤ−ＴｉＮ膜を形成した。上部電極１１７となるＣＶＤ−ＴｉＮ膜は、下部電極１０２と同様に、立体構造への適用を考慮して３８０℃〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。このＣＶＤ−ＴｉＮ膜は成膜段階で多結晶となっている。その後、実験例２と同様に、上部電極を加工してキャパシタを形成した。
【００８７】
図１４は、上記のキャパシタにおけるリーク電流特性を示している。なお、図１４には第二の保護膜１１４となるＴｉＯ膜の膜厚を変化させて形成したキャパシタの特性を併せて示している。すなわち、図中、符号Ｐは膜厚０．５ｎｍ、符号Ｑは１ｎｍ、符号Ｒは２ｎｍの場合を示している。なお、符号Ｆは図８、９、１０に示した、第二の保護膜１１４がない場合の特性である。図から明らかなように、第二の保護膜１１４は低電界領域（±２Ｖの範囲）におけるリーク電流を低減する効果のあることがわかる。＋１Ｖの印加電圧で比較すると、第二の保護膜１１４がない符号Ｆでは８Ｅ−８（Ａ／ｃｍ２）、膜厚０．５ｎｍの符号Ｐでは３Ｅ−８（Ａ／ｃｍ２）、膜厚１ｎｍの符号Ｑでは９Ｅ−９（Ａ／ｃｍ２）、膜厚２ｎｍの符号Ｒでは８Ｅ−９（Ａ／ｃｍ２）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。しかし、膜厚２ｎｍ（符号Ｒ）ではリーク電流低減効果が飽和する傾向を示しており、これより膜厚を増加させてもリーク電流低減の効果は得られない。一方、−１Ｖの印加電圧で比較すると、符号Ｆでは２Ｅ−７（Ａ／ｃｍ２）、符号Ｐでも２Ｅ−７（Ａ／ｃｍ２）、符号Ｑでは６Ｅ−８（Ａ／ｃｍ２）、符号Ｒでは３Ｅ−８（Ａ／ｃｍ２）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。図には示していないが、第二の保護膜１１４の膜厚を０．３ｎｍまで薄くすると、±１Ｖの範囲では第二の保護膜１１４を形成しない場合（符号Ｆ）と同等の値となる。したがって、０．３ｎｍ以下に膜厚を薄くするとリーク電流低減の効果は得られない。一方、２．０ｎｍを超えてもリーク電流低減効果は飽和する。上記の結果より、誘電体膜１１５のリーク電流の低減に効果のある第二の保護膜１１４としてのＴｉＯ膜の膜厚は０．４〜２．０ｎｍの範囲となる。
【００８８】
また、上記各々のキャパシタにおけるＥＯＴは、第二の保護膜１１４を形成しない符号Ｆで０．７０ｎｍ、膜厚０．５ｎｍ（符号Ｐ）で０．７４ｎｍ、膜厚１．０ｎｍ（符号Ｑ）で０．８２ｎｍ、膜厚２．０ｎｍ（符号Ｒ）で０．８３ｎｍとなっている。したがって、第二の保護膜１１４となるＴｉＯ膜の膜厚が０〜１．０ｎｍ未満の範囲ではＴｉＯ膜の膜厚増加にしたがってＥＯＴは単調に増加し、１．０〜２．０ｎｍの範囲ではＥＯＴが飽和する傾向を示している。すなわち、熱処理の前後における第二の保護膜１１４のリーク電流およびＥＯＴに対する寄与は第一の保護膜１１６と同様の変化を示している。すなわち、第二の保護膜１１４の膜厚が０〜１．０ｎｍ未満の範囲では誘電体として振る舞い、１．０〜２．０ｎｍの範囲では導体としての振る舞いを示している。
【００８９】
したがって、第二の保護膜１１４の膜厚が１．０ｎｍ未満の範囲では、上部電極１１７を形成する熱処理において、誘電体膜１１５となるＺｒＯ膜と第一の保護膜１１６となるＴｉＯ膜（膜厚１ｎｍ以上の場合）とが多結晶状態に変換され、第二の保護膜１１４は結晶化しない。一方、第二の保護膜１１４の膜厚が１ｎｍ以上の範囲では、上部電極１１７を形成する熱処理において、第二の保護膜１１４となるＴｉＯ膜と、誘電体膜１１５となるＺｒＯ膜と、第一の保護膜１１６となるＴｉＯ膜（膜厚１ｎｍ以上の場合）とが多結晶状態に変換される。なお、第一の保護膜１１６は、膜厚が１ｎｍ未満の場合は非晶質の状態が維持される。
【００９０】
本実験例のキャパシタは、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆うように設けられた第二の保護膜１１４と、第二の保護膜１１４に接して第二の保護膜１１４を覆うように設けられた誘電体膜１１５と、誘電体膜１１５に接して誘電体膜１１５を覆うように設けられた第一の保護膜１１６と、第一の保護膜１１６に接して第一の保護膜１１６を覆うように設けられた上部電極１１７と、で構成されている。
【００９１】
図１５は、本実験例における第一の保護膜１１６の効果を説明するための図である。第二の保護膜１１４となるＴｉＯ膜の膜厚を０．５ｎｍとするキャパシタを作成し、第一の保護膜１１６となるＴｉＯ膜を形成する前に、４００℃の窒素雰囲気で１０分間熱処理した場合のリーク電流特性を示している。その結果を符号Ｓに示している。符号Ｐは図１４に示した符号Ｐと同じであり、第一の保護膜１１６となるＴｉＯ膜を形成した後、上部電極１１７の形成時に熱処理した結果である。図から明らかなように、第一の保護膜１１６となるＴｉＯ膜を形成する前に熱処理した符号Ｓでは、符号Ｐに比べてリーク電流が増大しており、誘電体膜１１５となるＺｒＯ膜にクラックが発生していることを示唆している。
【００９２】
なお、図１５には、４００℃で熱処理した場合の結果を示したが、本実験例においても実験例２と同様に３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。したがって、本実施例のキャパシタの構成でも、誘電体膜となる微結晶ＺｒＯ膜を形成した後、第一の保護膜となるＴｉＯ膜の形成が終了するまでプロセス温度を微結晶ＺｒＯ膜のＡＬＤ法での成膜温度を７０℃以上超えない温度に維持することが必要である。好ましくは３００℃以下に保持することが重要である。
【００９３】
（実験例４）
前述の実験例３までは、保護膜となるＴｉＯ膜と誘電体膜となるＺｒＯ膜の成膜は各々別の装置を用いて行っている。本実験例では、図１３に示したキャパシタの構成において、第二の保護膜１１４となるＴｉＯ膜と、誘電体膜１１５となるＺｒＯ膜と、第一の保護膜１１６となるＴｉＯ膜をＡＬＤ法で形成するにあたり、同一装置内で連続成膜するキャパシタの製造方法とその特性について説明する。
【００９４】
実験例２及び３に記載したように、まず、半導体基板１０１をＴｉＮ膜形成装置内にセットし、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜を形成した。実験例１に記載したように立体構造への適用を考慮して、ＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実施例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。ＴｉＮ膜の形成後、ＴｉＮ膜形成装置から取り出した。
【００９５】
次に、ＡＬＤ成膜装置内に半導体基板１０１をセットし、図１６に示した処理ステップに基づき、第二の保護膜１１４となるＴｉＯ膜、誘電体膜１１５となるＺｒＯ膜、第一の保護膜１１６となるＴｉＯ膜を連続して積層形成した。成膜温度は２５０℃とした。
【００９６】
最初に、第二の保護膜１１４となるＴｉＯ膜を下部電極１０２上に形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ０．５ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、成膜開始状態にした後、（１）半導体基板が設置された反応室にＴｉプリカーサを供給して下部電極１０２の表面に原子層で吸着させるステップと、（２）気相中に残留している未吸着のＴｉプリカーサを窒素パージするステップと、（３）オゾンを供給して吸着しているＴｉプリカーサを酸化してＴｉＯ膜を形成するステップと、（４）気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記（１）〜（４）のステップからなる基本シーケンスを０．５ｎｍの膜厚となるまで所定数のサイクルを繰り返すことにより成膜した。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【００９７】
所定数のサイクルを繰り返して厚さ０．５ｎｍの第二の保護膜１１４となるＴｉＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して誘電体膜１１５となるＺｒＯ膜を形成した。ＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（５）反応室にＺｒプリカーサを供給して第一の誘電体膜１１４となるＴｉＯ膜表面に原子層で吸着させるステップと、（６）気相中に残留している未吸着のＺｒプリカーサを窒素パージするステップと、（７）オゾンを供給して吸着しているＺｒプリカーサを酸化してＺｒＯ膜を形成するステップと、（８）気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記（５）〜（８）のステップからなる基本シーケンスを６ｎｍの膜厚となるまで所定数のサイクルを繰り返すことによりＺｒＯ膜を成膜した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。
【００９８】
所定数のサイクルを繰り返して厚さ６ｎｍの誘電体膜１１５となるＺｒＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して第一の保護膜１１６となるＴｉＯ膜を形成した。Ｔｉプリカーサとして、第二の保護膜１１４となるＴｉＯ膜の形成に用いたＴＴＩＰを用いることもできるが、ここではＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３を用いた。反応ガスとしてオゾンを用い、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（９）反応室にＴｉプリカーサを供給して誘電体膜１１５となるＺｒＯ膜表面に原子層で吸着させるステップと、（１０）気相中に残留している未吸着のＴｉプリカーサを窒素パージするステップと、（１１）オゾンを供給して吸着しているＴｉプリカーサを酸化してＴｉＯ膜を形成するステップと、（１２）気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記（９）〜（１２）のステップからなる基本シーケンスを１ｎｍの膜厚となるまで所定数のサイクルを繰り返すことにより第一の保護膜１１６となるＴｉＯ膜を成膜した。ＡＬＤ法で成膜した段階の第一の保護膜１１６となるＴｉＯ膜は非晶質状態となっている。第一の保護膜１１６となるＴｉＯ膜の形成が完了した時点で成膜は終了し、ＡＬＤ成膜装置から半導体基板を取り出す。
【００９９】
次に、半導体基板をＴｉＮ成膜装置にセットし、上部電極１１７となるＴｉＮ膜を形成した。上部電極１１７となるＴｉＮ膜は、下部電極１０２と同様に、立体構造への適用を考慮してＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実験例では４５０℃とした。厚さは１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。その後、実験例２と同様に、上部電極を加工してキャパシタを形成した。
【０１００】
図１７の符号Ｔは、図１６に示したステップに基き、第二の保護膜１１４となるＴｉＯ膜（厚さ０．５ｎｍ）、誘電体膜１１５となるＺｒＯ膜（６ｎｍ）、第一の保護膜１１６となるＴｉＯ膜（１ｎｍ）を連続して積層形成した上記キャパシタのリーク電流特性を示している。上部電極１１７を形成した段階で、誘電体膜１１５となるＺｒＯ膜と、第一の保護膜１１６となるＴｉＯ膜は多結晶状態となっている。なお、同図の符号Ｐは、別々の装置で上記３種類の膜を積層した場合の結果で、図１４、１５に示した符号Ｐと同じである。
【０１０１】
図１７の結果から明らかなように、同一のＡＬＤ成膜装置内で上記３種類の膜を連続して形成したキャパシタでは、別々の装置で形成した場合に比べて、印加電圧が±２Ｖの範囲におけるリーク電流が減少しており、特に負バイアス側での改善効果が大きくなっている。この結果、指標となる１Ｅ−７（Ａ／ｃｍ２）レベルとなる印加電圧は、正バイアス側で＋１．４Ｖから＋１．８Ｖまで拡大し、負バイアス側で−０．９Ｖから−１．５Ｖまで拡大しており、指標となる±１Ｖに対して大きくマージンが拡大している。本実験例におけるＥＯＴは０．７３ｎｍとなっており、実験例３で述べた同じ物理膜厚構成のキャパシタで得られたＥＯＴ０．７４ｎｍと同等の値が得られている。すなわち、本実験例のように、第二の保護膜１１４となるＴｉＯ膜（厚さ０．５ｎｍ）、誘電体膜１１５となるＺｒＯ膜（６ｎｍ）、第一の保護膜１１６となるＴｉＯ膜（１ｎｍ）を連続して積層形成したキャパシタでは、ＥＯＴを維持したまま、誘電体膜１１５のリーク電流を低減できる効果がある。
【０１０２】
本実験例の連続成膜方式でリーク電流特性が改善される理由は明白ではないが、定性的には以下のように考えられる。図１７の結果は、連続成膜による改善効果が正バイアス側でも現れているが、負バイアス側でより顕著に生じている。すなわち、上部電極に負バイアスが印加された場合の特性改善が著しい。上部電極に負バイアスを印加する状態は、上部電極側から電子が注入される状態を意味する。したがって、上部電極と誘電体との間で形成される電位障壁を下げるような因子が界面に存在するとリーク電流は増加することとなる。実験例３では、誘電体膜１１５となるＺｒＯ膜を形成した後、別のＡＬＤ成膜装置で第一の保護膜１１６となるＴｉＯ膜を形成するために、装置間を搬送する工程が必要となる。この搬送工程において、環境に存在する有機物等が半導体基板表面、すなわちＺｒＯ膜表面に付着すると、その上に第一の保護膜１１６となるＴｉＯ膜が形成されることになる。その結果、界面に残存する有機物が電位障壁を下げるような因子になり得ると推察される。本実験例では一つのＡＬＤ成膜装置で連続成膜しており、搬送工程を要しないので、有機物等の付着物がなく、リーク電流は低減されている。また、本実験例では負バイアスの場合により顕著な改善効果が見られることから、少なくとも、誘電体膜１１５を形成する工程と第一の保護膜１１６を形成する工程を連続成膜することが好ましい。本実験例の場合も、一つのＡＬＤ成膜装置内で連続成膜し、成膜温度を全て２５０℃としている。したがって、誘電体膜１１５となるＺｒＯ膜の成膜と第一の保護膜１１６となるＴｉＯ膜の成膜との間には誘電体膜のＡＬＤ法による成膜温度を７０℃以上超える熱処理は含まれていない。
【０１０３】
なお、本実験例では、ＴｉプリカーサにＴＴＩＰあるいはＴｉＭＣＴＡを用い、ＺｒプリカーサにＴＥＭＡＺを用いている。これらのプリカーサを用いることにより同じ温度で成膜が可能となる。したがって、装置の温度変更を伴うことなく、ＴｉＯ膜、ＺｒＯ膜、ＴｉＯ膜を連続成膜でき、生産効率の低下を回避できる利点がある。同一温度で成膜可能なプリカーサであれば、上記プリカーサに限るものではない。
【０１０４】
（実験例５）
本実験例では、誘電体膜の形成方法として、ＺｒＯ膜を２ステップに分けて形成したキャパシタの特性について、図１８及び図１９を用いて説明する。第１の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第２の微結晶ＺｒＯ膜を形成した状態で、第一の保護膜となる非晶質ＴｉＯ膜を積層形成し、上部電極形成時の熱処理で第２の微結晶ＺｒＯ膜及び第一の保護膜となる非晶質ＴｉＯ膜（膜厚１ｎｍ以上の場合）を多結晶に変換する方法を用いる。
【０１０５】
図１８（ａ）は本実験例のキャパシタの構造を示している。シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、厚さ０．５ｎｍの非晶質ＴｉＯ膜からなる第二の保護膜１１４と、厚さ５ｎｍの多結晶ＺｒＯ膜からなる第一の誘電体膜１１５と、厚さ１ｎｍの多結晶ＺｒＯ膜からなる第二の誘電体膜１１９と、第二の誘電体膜１１９の上に形成され厚さ１ｎｍの多結晶ＴｉＯ膜からなる第一の保護膜１１６と、第一の保護膜１１６の上に形成されたＣＶＤ−ＴｉＮ膜からなる上部電極１１７を備えたキャパシタ構造を示している。
【０１０６】
本実験例のキャパシタは、誘電体膜が、第一の誘電体膜１１５と、第二の誘電体膜１１９の２層膜で構成されている点が、実験例３及び４と異なっている。第二の誘電体膜１１９には、第一の誘電体膜１１５と同じ材料であるＺｒＯ膜を用いることができる。また、酸化ハフニウム膜や酸化タンタル膜のような第一の誘電体膜１１５と異なる材料を用いることもできる。同じ材料であるＺｒＯ膜で構成した場合には、第一の誘電体膜１１５と第二の誘電体膜１１９は一体化した構成となるので、図１３に示した実験例３と構成上同じとなる。
【０１０７】
以下、図１８（ａ）に示したキャパシタの形成方法について、図１８（ｂ）を用いて説明する。
【０１０８】
（１）下部電極形成ステップ
実験例４で説明したように、まず、半導体基板１０１をＴｉＮ膜形成装置内にセットし、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜を形成した。立体構造への適用を考慮して、ＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。ＴｉＮ膜の形成後、ＴｉＮ膜形成装置から取り出した。
【０１０９】
（２）第二の保護膜となるＴｉＯ膜形成ステップ
次に、ＡＬＤ成膜装置内に半導体基板１０１をセットし、図１６に示した処理ステップに基き、第二の保護膜１１４となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ０．５ｎｍで形成した。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【０１１０】
（３）第一の誘電体膜となるＺｒＯ膜形成ステップ
第二の保護膜１１４を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して第一の誘電体膜１１５となるＺｒＯ膜を形成した。ＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ５ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。
【０１１１】
（４）熱処理ステップ
第一の誘電体膜１１５を形成した後、同一のＡＬＤ成膜装置内に保持したまま、温度を３８０℃まで昇温し、酸素雰囲気で１０分間熱処理した。その後、温度を４５０℃まで昇温し、窒素雰囲気で１０分間、さらに熱処理した。この段階で、第一の誘電体膜１１５となるＺｒＯ膜は多結晶化し、図５に示したようにクラックが発生している。第二の保護膜１１４となるＴｉＯ膜は非晶質状態が維持される。
【０１１２】
（５）第二の誘電体膜となるＺｒＯ膜形成ステップ
上記熱処理を行った後、温度を２５０℃まで降温し、クラックが発生している第一の誘電体膜表面に第二の誘電体膜１１９となるＺｒＯ膜を形成した。ＴＥＭＡＺをＺｒのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。
【０１１３】
（６）第一の保護膜となる第一の非晶質ＴｉＯ膜形成ステップ
第二の誘電体膜１１９となる微結晶ＺｒＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して第一の保護膜１１６となるＴｉＯ膜を形成した。Ｔｉプリカーサには、ＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３を用いた。反応ガスとしてオゾンを用い、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【０１１４】
（７）上部電極形成ステップ
第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を成膜した後、半導体基板１０１をＡＬＤ成膜装置から取り出し、ＴｉＮ膜形成装置内にセットした。続いて、第一の保護膜１１６となるＴｉＯ膜表面に、上部電極１１７となるＣＶＤ−ＴｉＮ膜を形成した。立体構造への適用を考慮して、ＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。また、この段階で第二の誘電体膜となる第二の微結晶ＺｒＯ膜と第一の保護膜となる第一の非晶質ＴｉＯ膜は多結晶化されている。その後、実験例２に記載したように上部電極を上部電極パターンに加工してキャパシタを形成した。
【０１１５】
図１９の符合Ｕは、上記方法により形成したキャパシタのリーク電流特性を示している。なお、同図の符号Ｔは、図１７に示した符号Ｔと同じである。上記のように、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜を形成した状態で、第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を積層形成し、上部電極１１７形成時の熱処理で第二の誘電体膜及び第一の保護膜を多結晶に変換する方法を用いたキャパシタでは、符号Ｔと同等の極めてリーク電流の少ない特性が得られている。本実験例では第一の誘電体膜１１５となる第１のＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分の熱処理に加え、４５０℃の窒素雰囲気で１０分の熱処理を行っている。図には示していないが、４５０℃の窒素雰囲気で１０分の熱処理だけを行った場合も同等の結果が得られている。図１５に一例を示したように、ＴＺＴ構造であっても、第一の保護膜１１６を形成する前に４００℃の窒素雰囲気で１０分間熱処理を施すとリーク電流が増大している。しかし、本実験例のように、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を熱処理して多結晶化させた後、第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜を形成することによりリーク電流の増大を回避できることを示している。本実験例では、第１の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第２の微結晶ＺｒＯ膜の膜厚を１ｎｍとしている。膜厚が６ｎｍの単層膜からなるＺｒＯ膜に４５０℃の熱処理が加わった後、上部電極が形成されると図３に示したように、著しくリーク電流は増大する。そして、リーク電流が増大する原因を図４に示した２次的な結晶粒成長に伴うクラックの発生によるものと推定した。本実験例では、第１の微結晶ＺｒＯ膜を形成した後、４５０℃の熱処理を施すことにより、第一の誘電体膜となる多結晶ＺｒＯ膜にクラックを発生させているが、その後、第２の微結晶ＺｒＯ膜を形成することにより、第２の微結晶ＺｒＯ膜が第一の誘電体膜であるＺｒＯ膜に生じているクラックを埋設してクラックを消滅させる。また、第２の微結晶ＺｒＯ膜と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を連続して形成した後、上部電極１１７を４５０℃で形成している。したがって、第一の非晶質ＴｉＯ膜は第２の微結晶ＺｒＯ膜に対して保護膜として機能し、上部電極１１７を４５０℃で形成した段階で、第二の誘電体膜１１９となる多結晶ＺｒＯ膜に新たなクラックが発生することを抑止する効果を有している。
【０１１６】
次に、本実験例のキャパシタで得られるＥＯＴについて説明する。本実験例のキャパシタでは、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分間の熱処理に加え、４５０℃の窒素雰囲気で１０分間の熱処理を行っている。このキャパシタはＥＯＴ０．６７ｎｍであった。また、図には示していないが、４５０℃の窒素雰囲気で１０分間の熱処理だけを行ったサンプルは、リーク電流が符号Ｕと同等で、ＥＯＴは０．７１ｎｍであった。一方、第１の微結晶ＺｒＯ膜形成と第２の微結晶ＺｒＯ膜形成の間に熱処理を施さないで形成したサンプルのＥＯＴは０．７４ｎｍであった。さらに、図１９の符号Ｔで示したＺｒＯ膜が６ｎｍ単層で構成されるキャパシタはＥＯＴ０．７３ｎｍであった（実験例４）。すなわち、ＺｒＯ膜に対しては、上部電極形成時の熱処理が加わる前に予め熱処理を加える方が、ＥＯＴの薄膜化の観点で得策である。特に、酸化性雰囲気での熱処理がより効果的である。酸化性雰囲気での熱処理では、ＺｒＯ膜中に含有される不純物の脱離効果を促進させ誘電率が向上するものと考えられる。ただし、酸化性雰囲気での熱処理は、温度が高すぎると酸化剤の拡散によって下部電極を酸化させる問題が生じるので、熱処理温度は３５０℃〜３８０℃の範囲とすることが望ましい。３５０℃より低い温度では上記の熱処理効果が得られなくなる。
【０１１７】
上記のように、第一の誘電体膜１１５となる膜厚が５ｎｍの第１の微結晶ＺｒＯ膜を形成した後、一旦熱処理を施す。これにより、第１の微結晶ＺｒＯ膜は多結晶化しクラックが発生するものの、クラック以外の部分では緻密化され、誘電率が向上する。この状態の第一の誘電体膜表面に第二の誘電体膜１１９となる膜厚が１ｎｍの第２の微結晶ＺｒＯ膜を形成することにより、第２の微結晶ＺｒＯ膜が第一の誘電体膜１１５である多結晶ＺｒＯ膜に生じているクラックを埋設して消滅させる。第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜が連続して形成された後、上部電極１１７が４５０℃で形成される。したがって、第一の保護膜１１６となる第一の非晶質ＴｉＯ膜は、第二の誘電体１１９となる第２の微結晶ＺｒＯ膜に対して保護膜として機能し、上部電極１１７を４５０℃で形成した段階で、第二の誘電体膜１１９である多結晶ＺｒＯ膜に新たなクラックが発生することを抑止することができる。その結果、本実験例の方法によれば、低リーク電流レベルを維持すると共に、ＥＯＴを低減させる効果を有する。また、後述するように、本実験例の方法では、上部電極１１７となるＴｉＮ膜を形成した後、誘電体膜１１３に加わる比較的長時間の熱処理におけるリーク電流特性の劣化を抑制できる効果もある。
【０１１８】
本実験例では、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜の膜厚は１ｎｍとしたが、これに限るものではない。ＺｒＯ膜の緻密化を図るためには第１の微結晶ＺｒＯ膜の膜厚を厚くして、第２の微結晶ＺｒＯ膜の膜厚を薄くすることが望ましい。しかし、第２の微結晶ＺｒＯ膜が第一の誘電体膜である多結晶ＺｒＯ膜に生じているクラックを埋設して消滅させるためには、少なくとも１ｎｍは必要である。また、前述のように、ＥＯＴを０．９ｎｍ以下に維持するためには、全体のＺｒＯ膜厚を７ｎｍ以下とすることが望ましい。したがって、本実験例のキャパシタにおいては、第一の保護膜１１６の膜厚を０．４〜５．０ｎｍとした上で、第二の保護膜１１４となるＴｉＯ膜の膜厚を０．４〜２．０ｎｍ、第二の誘電体膜１１９となるＺｒＯ膜の膜厚を１．０〜１．５ｎｍとして、全体のＺｒＯ膜厚が５〜７ｎｍの範囲となるように第一の誘電体膜１１５となるＺｒＯ膜の膜厚を選択すればよい。
【０１１９】
本実験例では、半導体基板上にＴｉＮ膜からなる下部電極を形成する工程と、前記下部電極の表面に第二の保護膜となる第二のＴｉＯ膜を形成する工程と、第二のＴｉＯ膜表面に第一の微結晶ＺｒＯ膜を形成する工程と、熱処理して、少なくとも前記第一の微結晶ＺｒＯ膜を多結晶ＺｒＯ膜からなる第一の誘電体膜に変換する工程と、前記第一の誘電体膜表面に微結晶状態の第二の誘電体膜を形成する工程と、前記微結晶状態の第二の誘電体膜の表面に、該第二の誘電体膜の２次的な結晶粒成長を伴わない温度で第一の保護膜となる第一の非晶質ＴｉＯ膜を形成する工程と、前記第一の非晶質ＴｉＯ膜を形成した後、熱処理によって少なくとも前記第二の誘電体膜を多結晶の第二の誘電体膜に変換する工程と、前記第一の保護膜表面にＴｉＮ膜からなる上部電極を形成する工程と、を含んで構成されている。本実験例においても、第二の保護膜から第一の保護膜となる第一の非晶質ＴｉＯ膜の成膜工程までを同一のＡＬＤ成膜装置内で実施しているが、各膜種を別の成膜装置で成膜しても良い。
【０１２０】
（実験例６）
本実験例では、実験例５の方法を用いて形成したキャパシタについて、ポストアニール（ＰＡ）を施した結果について、図２０を用いて説明する。
【０１２１】
前述のように、半導体記憶装置の集積度向上に伴い、個々のメモリセルが縮小されてくると、キャパシタを立体的に製造する必要が生ずる。この場合には立体構造に特有の工程が必要となる。例えば、実験例２〜５までに述べた上部電極１１７の上に、さらに第二の上部電極を形成する工程である。この工程では、例えば、最大５００℃で６時間程度の熱負荷が発生する場合がある。この場合、前述の実験例２〜５で形成したキャパシタに、さらに上記熱処理が施されることとなる。したがって、第二の上部電極を必要とする立体構造のキャパシタでは上記熱処理に対する耐性を有することが求められる。
【０１２２】
図２０の符号Ｕは図１９の符号Ｕと同じでありＰＡがない場合である。符号Ｘは、４５０℃の窒素雰囲気で６時間の熱処理を行った場合の結果である。符号Ｙは、５００℃の窒素雰囲気で６時間の熱処理を行った場合の結果である。なお、各々のサンプルについて、窒素雰囲気での熱処理に加えて、４５０℃の水素雰囲気で２時間の熱処理を追加したサンプルについても評価したが、図２０の結果と差がなく、窒素雰囲気の熱処理が特性変動を支配していることがわかっている。
【０１２３】
図２０から明らかなように、４５０℃で熱処理した符号Ｘでは低電界でのリーク電流がわずかに増加しているものの、±１Ｖの範囲では大きな変化は見られない。このサンプルのＥＯＴは０．６８ｎｍであり、符号ＵのＥＯＴ０．６７ｎｍと大差はない。したがって、４５０℃のＰＡに対しては充分耐性がある。図には示していないが、この耐性は、実験例４に示した単層ＺｒＯ膜のキャパシタにおいても示されており、ＴＺＴ構造は４５０℃のＰＡに対して耐性を有している。一方、５００℃で熱処理した符号Ｙは、ＰＡを行っていない符号Ｕに比べて明らかにリーク電流の増加が見られている。しかし、この場合であっても、±１Ｖにおけるリーク電流は１Ｅ−７（Ａ／ｃｍ２）以下であり、充分使用に耐えられるレベルにある。なお、このサンプルのＥＯＴは０．７５ｎｍであった。
【０１２４】
実験例５では、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜に対して４５０℃を最高温度とする熱処理しか行っていないので、４５０℃のＰＡに対してはＺｒＯ膜の緻密性が充分であるが、５００℃のＰＡに対しては緻密性が不十分になっていると推察される。したがって、第１の微結晶ＺｒＯ膜に対して予め５００℃の熱処理を加えておけば緻密性がさらに向上し、５００℃のＰＡに対してもリーク電流の増加を抑制する充分な耐性を示すものと推察される。
【０１２５】
上記のように、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を形成した後、第１の微結晶ＺｒＯ膜に対して予め熱処理を施して多結晶化し、その後、多結晶ＺｒＯ膜の表面に第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を連続して形成し、さらに第一の上部電極１１７となるＴｉＮ膜を４５０℃で形成する方法を用いることにより、低リーク電流レベルを維持すると共にＥＯＴを低減させる効果に加えて、ＰＡに対しても充分な耐性を有する効果がある。ＰＡ耐性を有するキャパシタは、一般的に信頼性にも優れており、実験例５の方法により形成したキャパシタは高信頼性が要求される半導体記憶装置の構成要素として寄与することができる。なお、本実験例では、実験例５のＴＺＴ構造（第一の保護膜１１６の非晶質又は多結晶ＴｉＯ膜／第二の誘電体膜１１９の多結晶ＺｒＯ膜／第一の誘電体膜１１５の多結晶ＺｒＯ膜／第二の保護膜１１４の非晶質又は多結晶ＴｉＯ膜）にＰＡを施した例を示したが、その他の実験例２〜４に示した構造においても同様に、第一の保護膜１１６を設けていることでＰＡ耐性が得られるものである。
【０１２６】
図２１は、上述の各実験例で得られた種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係について比較したものである。■は第一の保護膜となるＴｉＯ膜がない場合の単層ＺｒＯ膜からなる誘電体膜を備えたキャパシタ（実験例１）である。●は第一の保護膜となるＴｉＯ膜と、単層ＺｒＯ膜からなる誘電体膜を備えたＴＺ構造のキャパシタ（実験例２）である。また、◇は第一の保護膜となるＴｉＯ膜と、第一若しくは、第一と第二の誘電体膜となるＺｒＯ膜と、第二の保護膜となるＴｉＯ膜からなるＴＺＴ構造のキャパシタ（実験例３〜５）である。さらに、◎は、ＴＺＴ構造において５００℃の窒素雰囲気で６時間のＰＡを施した結果（実験例６）を示す。
【０１２７】
図２１から明らかなように、第一の保護膜となるＴｉＯ膜がないキャパシタでは、ＥＯＴは許容レベルにあるが、リーク電流は極めて大きく半導体記憶装置として使用できる状態にはないことが明らかである。一方、ＺｒＯ膜のクラック発生を防止する保護膜となるＴｉＯ膜を備えたＴＺ構造及びＴＺＴ構造では、少なくとも第一の保護膜となるＴｉＯ膜を有することにより０．９ｎｍ以下のＥＯＴを維持しつつ、リーク電流を＋１Ｖにおいて１Ｅ−７（Ａ／ｃｍ２）以下まで低減できる効果のあることが明らかである。
【０１２８】
（実施例１〜４）
本実施例では、実験例６（誘電体膜及び第一の保護膜の積層構造は実験例２〜５）に記載したキャパシタ構造を立体構造に適用した半導体記憶装置について図２２〜２４を用いて説明する。
【０１２９】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図２２の断面模式図を用いて説明する。
【０１３０】
ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル２０４は周辺回路領域を各々便宜的に示している。
【０１３１】
第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。
【０１３２】
ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステン及びタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。
【０１３３】
トランジスタのドレイン２０８及び２１２に接続するように第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。
【０１３４】
導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極２２３を形成した後、メモリセル領域の第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁及び第四の層間絶縁膜２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けれており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。図２２には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）膜を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。
【０１３５】
一方、第二のｐウエル２０４には周辺回路を構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６及びタングステン２１７で充填している。タングステン２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂ及び第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウム又は銅からなる第二の配線層２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域に引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウム又は銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１３６】
図２３は、図２２の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図２３のＹ−Ｙで示した線分領域は、図２２のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図２３ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図２２においても、図２３に対応してキャパシタ３０１の上部、３０２の上部、及び３０１と３０２の間の上部には支持膜が設けられていない構成となっている。
【０１３７】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【０１３８】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図２４に、図２２に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１３９】
まず、図２４−１に示すように、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａ及びメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａ及びメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂ及び窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。
【０１４０】
次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂ及び第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。
【０１４１】
次に、工程（ｃ）に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、形成温度３８０℃〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。
【０１４２】
次に、工程（ｄ）に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法により支持膜２２２ｃの上面に形成されている保護膜２３４及びＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。
【０１４３】
次に、図２４−２に示すように、支持膜２２２ｃに開口２３１を形成した（工程（ｅ））。図２３の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４及び下部電極２２３も上端の一部が除去される。
【０１４４】
次に、工程（ｆ）に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂ及び保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。
【０１４５】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。
【０１４６】
次に、工程（ｇ）に示すように、誘電体膜２２４及び第一の保護膜２２５ａとなるＴｉＯ膜を形成した。第一の保護膜２２５ａ及び誘電体膜２２４は、実験例２に記載したＴＺ構造、若しくは実験例３〜５に記載したＴＺＴ構造として、ＡＬＤ法を用いて形成することができる。これらＴＺ構造及びＴＺＴ構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４及び第一の保護膜２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。
【０１４７】
次に、工程（ｈ）に示すように、第一の上部電極２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の保護膜２２５ａ表面のいずれの部位にも形成することができる。
【０１４８】
第一の上部電極２２５ｂは、４５０℃で形成しているが、誘電体膜２２４は第一の保護膜２２５ａとなるＴｉＯ膜で保護された状態で熱処理を受けるので、前述の実験例で説明したように、誘電体膜２２４にクラックが発生してリーク電流が増大する問題を回避することができる。
【０１４９】
次に、図２４−３に示すように、第二の上部電極２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第一の上部電極２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１５０】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。実験例６で説明したＰＡは、この工程における熱処理を想定したものである。第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、実験例２〜５で述べた方法を採用することにより、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供することができる。
【０１５１】
第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図２２に示したように、第五の層間絶縁膜２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体記憶装置を製造する。
【０１５２】
上記のように、全体構成となる図２２に示した上部電極２２５は、詳細構成となる図２４−３に示したように、第一の上部電極２２５ｂとなる多結晶ＴｉＮ膜と、第二の上部電極となるＢ−ＳｉＧｅ膜と、第三の上部電極２２５ｄとなるＷ膜で構成される。なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となり５００℃のＰＡの影響は軽減される。
【０１５３】
なお、ＴＺＴ構造のキャパシタを用いる場合、第二の保護膜をＡＬＤ法で形成できる膜厚には制限が生じる。段落００９２で説明したように、ＡＬＤ法で形成した第二保護膜となるＴｉＯ膜は厚さが１ｎｍ未満では非晶質状態を維持するが、１ｎｍ以上では多結晶化して導体に変化する。図２４（ｆ）の下部電極２２３を形成した後、厚さ１ｎｍ以上の第二の保護膜となるＴｉＯ膜を全面に形成すると、上部電極２２５ｂを形成した段階で第二の保護膜が導体に変化して隣接する下部電極２２３同士が短絡した状態となってしまい、半導体記憶装置として機能しなくなってしまう。したがって、短絡を回避するためにはＡＬＤ法で形成する第二の保護膜の膜厚は１ｎｍ未満とする必要がある。この場合には、下部電極２２３を構成するＴｉＮ膜の表面を酸化する方法とＡＬＤ法を併用する方法を用いて１ｎｍ以上のＴｉＯ膜を形成する。酸化法では下部電極となるＴｉＮ膜以外は酸化されないので、隣接下部電極間にはＴｉＯ膜が形成されない。したがって、例えば第二の保護膜の膜厚を１．５ｎｍに形成する場合には、最初に酸化法を用いて下部電極ＴｉＮ表面にのみ厚さ０．６ｎｍのＴｉＯ膜を形成し、その後ＡｌＤ法により０．９ｎｍのＴｉＯ膜を形成する。これにより、ＴｉＮ下部電極上のは厚さ１．５ｎｍのＴｉＯ膜が形成され、下部電極間の絶縁膜上には０．９ｎｍのＴｉＯ膜しか形成されないので、結晶化を回避して下部電極間の短絡を防止することができる。
【０１５４】
以上説明したように、本発明によれば、誘電体膜となるＺｒＯ膜の表面を第一の保護膜となるＴｉＯ膜で保護した状態で、４５０℃の熱処理を伴う上部電極を形成することにより、ＺｒＯ膜にクラックが発生することを回避して、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供できる効果がある。
【符号の説明】
【０１５５】
１０１ 半導体基板
１０２ 下部電極
１０３ 誘電体膜
１０３−ａ 微結晶状態
１０３−ｃ 多結晶状態
１０４ 上部電極
１０５ 結晶粒
１０６ ＰＶＤ−ＴｉＮ膜
１０７ クラック
１０８ ＣＶＤ−ＴｉＮ膜
１１３ 誘電体膜
１１３−ａ 微結晶ＺｒＯ膜
１１３−ｃ 多結晶ＺｒＯ膜
１１４ 第二の保護膜
１１５ 第一の誘電体膜
１１６ 第一の保護膜
１１６−ａ 第一の非晶質ＴｉＯ膜
１１６−ｃ 多結晶ＴｉＯ膜
１１７ 上部電極
１１９ 第二の誘電体膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関わり、特に、高誘電率、低リーク電流特性を備えたキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭが用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基づくキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
半導体記憶装置としてキャパシタに要求される特性には、（１）大きな容量が得られること、すなわち誘電率が高いこと（後述するＥＯＴが小さいこと）、（２）容量絶縁膜のリーク電流が小さいこと、が挙げられる。しかし、一般的に言えることであるが、大きな誘電率を有する高誘電体膜は絶縁破壊耐性が小さく、リーク電流が大きい特性を示す。すなわち、高誘電率化と低リーク電流化はトレードオフの関係にある。より微細化されたメモリセルを実現するためには、高誘電体膜を用いてもリーク電流が増大せず、信頼性に優れたキャパシタ構造及びその製造技術の開発が望まれている。
【０００５】
特許文献１には高誘電体膜として、ＳＴＯ（ストロンチウムチタニウムオキサイド）膜を用い、上下部電極としてＴｉＮ（窒化チタン）を用いる構成において、リーク電流を防止する方策が開示されている。具体的には、下部電極と誘電体及び誘電体と上部電極の間に、例えばＴｉＳｉＮ（チタニウムシリコンナイトライド）などの非晶質導電体からなるバッファー電極層を介在させる平坦キャパシタの構成が記載されている。バッファー電極層に非晶質導電体を用いて下部電極を覆うことにより、下部電極表面の凹凸を減少させてリーク電流を低減する効果があるとされている。
【０００６】
また、ＤＲＡＭのキャパシタとして、ＭＩＭ構造、例えば、ＴｉＮ／ＺｒＯ２／ＴｉＮ構造のキャパシタが用いられるようになってきた。
【０００７】
ＤＲＡＭはキャパシタ形成後に、不可避な工程として４５０℃〜５００℃程度の熱処理が存在するが、このとき、酸化ジルコニウム膜単体の誘電体膜では充分な熱安定性が得られず、熱処理後にリーク電流が増大するなどの問題が発生する。
【０００８】
そこで、熱安定性を付加するさまざまな試みが成されており、誘電体膜の多層化、例えば、ＺＡＺ構造（ＺｒＯ２／Ａｌ２Ｏ３／ＺｒＯ２、ＺＡＺのＺはＺｒＯ２層、ＡはＡｌ２Ｏ３層をそれぞれ意味する。）や、Ａｌ２Ｏ３とＺｒＯ２の膜を交互に複数回積層した構造を有するもの等がある。
【０００９】
これらの構造は、誘電率の高い酸化ジルコニウム（ＺｒＯ２）と、誘電率は高くないが熱安定性に優れる酸化アルミニウム（Ａｌ２Ｏ３）を組み合わせることで、所望の特性を得ようとするものである。
【００１０】
例えば、特許文献２には、Ｆ７０ｎｍ以下のＤＲＡＭ用として、ＡＺ構造、ＺＡ構造、ＺＡＺ構造や、ＺｒＯ２薄膜とＡｌ２Ｏ３薄膜を交互に積層した多重誘電膜の形成方法が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】ＷＯ ２００９／０９０９７９
【特許文献２】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１の図８に第１実施例として記載された平坦キャパシタは、ＴｉＮ膜からなる第１電極層８３ａ及び非晶質導電層のＴｉＳｉＮ膜からなる第２電極層８３ｂを有する下部電極層８３と、ＳｉＮ膜からなる第１の誘電体層８４ａ、ＳＴＯ膜からなる第２の誘電体層８４ｂ及びＳｉＮ膜からなる第３の誘電体層８４ｃを有する誘電体層８４と、非晶質導電層のＴｉＳｉＮ膜からなる第３電極層８５ａ及びＴｉＮ膜からなる第４電極層８５ｂを有する上部電極８５を備える構成となっている。上記構成において、第２電極層８３ｂ及び第３電極層８５ａとなる非晶質導電体のＴｉＳｉＮは、スパッタ法、あるいは熱ＣＶＤ（Chemical Vapor Deposition）法で堆積しても良いとされている。熱ＣＶＤ法の場合には、原料としてＴｉＣｌ４、ＮＨ３、ＳｉＨ４を用い、堆積温度は約５２０℃で良いとされている。しかし、スパッタ法では平坦キャパシタに用いる場合は問題ないが、段差被覆性が悪いために、立体構造キャパシタへの適用は困難となる問題がある。また、熱ＣＶＤ法では３種類の原料ガスを用いていることから、立体構造における深い孔の底に至るまで、膜厚均一性や組成均一性の確保が困難となることが危惧される。
【００１３】
さらに、特許文献１では高誘電体膜となるＳＴＯ膜の上下にシリコン窒化膜(ＳｉＮ膜)を形成しており、その膜厚は各々２ｎｍで良いとされている。ＳｉＮ膜は非晶質であることで表面の平坦性を維持することができ、ＳｉＮ膜／ＳＴＯ膜／ＳｉＮ膜からなる容量絶縁膜のリーク電流の増大は抑制されると考えられる。しかし、ＳｉＮ膜の誘電率はシリコン酸化膜の誘電率の高々２倍であり、容量絶縁膜全体としては高誘電率のＳＴＯ膜を用いる効果は皆無に近い結果となる。すなわち、特許文献１に記載されている、厚さ２ｎｍのＳｉＮ膜／厚さ４ｎｍのＳＴＯ膜／厚さ２ｎｍのＳｉＮ膜からなる容量絶縁膜では、ＳｉＮ膜の誘電率が８、ＳＴＯ膜の誘電率が１００であることを考慮するとＥＯＴ（Equivalent Oxide Thickness：ＳｉＯの誘電率４で等価換算した膜厚）は、１ｎｍ＋０．１６ｎｍ＋１ｎｍで２．１６ｎｍとなる。ＳＴＯ膜が単層膜であればＥＯＴは０．１６ｎｍとなって大きな容量を得ることができるが、上下部に位置する物理膜厚が４ｎｍのＳｉＮ膜が積層された途端にＥＯＴは１３．５倍に厚くなってしまい、容量は１桁以上小さな値となってしまう。このようなキャパシタ構造では、リーク電流の抑制及び信頼性の確保は可能と推定されるが、大きな容量を得ることはできず、ＥＯＴで０．９ｎｍより小さい値が要求されるＦ値が４０ｎｍ以下の高集積記憶装置への適用は困難となる問題がある。
【００１４】
また、上記特許文献１の図１２に第２実施例として記載された平坦キャパシタは、上記第１実施例の構成に対して、第１の誘電体層８４ａ（ＳｉＮ）と第３の誘電体層８４ｃ（ＳｉＮ）を有していない点のみが異なっている。すなわち、第２の誘電体８４ｂ（ＳＴＯ）が、非晶質導電体のＴｉＳｉＮからなる第３の電極層８５ａに接触している構成となっている。この構成では、高誘電体膜であるＳＴＯ膜のみで誘電体膜８４を構成しているので、ＥＯＴは小さくなり、大きな容量を得ることができる。しかし、上述のように、非晶質導電体のＴｉＳｉＮをＣＶＤ法で形成する温度は５２０℃とされており、段落［００３６]に記載されているように、ＳＴＯ膜の結晶化アニール温度４００〜６００℃に該当している。すなわち、第３の電極層８５ａが成膜される直前の予備加熱ステップにおいてＳＴＯ膜は結晶化しており、結晶化したＳＴＯ上に第３の電極層８５ａが形成されることを意味している。
【００１５】
このことは、段落［００３８］に、ＳＴＯ膜の表面モフォロジーが悪化する場合があり、と記載されているようにリーク電流が増大する問題がある。第１実施例ではＳＴＯの表面モフォロジーが悪化してもその上に誘電体膜のＳＩＮが表面モフォロジーを改善するように形成され、さらにその上に電極が形成されるのでリーク電流は増大しない。しかし、第２実施例では、表面モフォロジーが悪化したＳＴＯ膜の上に直接電極が形成されることとなるので、リーク電流の増大を回避することは困難となる。
【００１６】
一方、特許文献２で説明したＺＡＺ構造は、リーク電流を抑制できる、優れたキャパシタ構造である。
【００１７】
しかし、ＤＲＡＭキャパシタのリーク電流密度の許容を１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ２）とすると、ＺＡＺ構造のキャパシタのＥＯＴは０．９ｎｍが限界であった。
【００１８】
前記のように、最小加工寸法Ｆ値が４０ｎｍ以下に縮小されるＤＲＡＭにおいては、ＥＯＴを０．９ｎｍより小さくして、単位電極面積当たりの容量を大きくすることが要求されている。
【００１９】
ＺＡＺ構造でＥＯＴを小さくしにくい理由は、比誘電率の低い（ε＝８．９）酸化アルミニウム（Ａｌ２Ｏ３）を誘電体の一部に用いているのが一因であるが、これまでのところ、結晶化した酸化ジルコニウム単層を誘電体膜としたキャパシタは、ＥＯＴは小さくできるものの、リーク電流が大きく、実用化は困難であった。
【課題を解決するための手段】
【００２０】
上記問題に鑑み、本発明は、立体構造キャパシタを備えた半導体装置であって、上下部電極に金属若しくは金属化合物を用いるＭＩＭ構造で、容量絶縁膜に高誘電体膜を用いるキャパシタにおいて、高誘電率でリーク電流が抑制された信頼性の高いキャパシタを備える半導体装置、及びその製造方法を提供する。
【００２１】
すなわち、本発明の一実施形態によれば、
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウム膜からなる誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、前記誘電体膜の少なくとも最上層に形成される膜を、原子層堆積（ＡＬＤ）法で成膜する工程を含み、
前記誘電体膜を形成する工程と、前記上部電極を形成する工程との間であって、前記誘電体膜の最上層に成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜を成膜する工程をさらに有する半導体装置の製造方法、が提供される。
【００２２】
また、本発明の別の実施形態によれば、誘電体膜と下部電極との間に第二の保護膜を有していても良い。
【００２３】
さらに本発明のもう一つの実施形態によれば、
半導体基板上に、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体記憶装置であって、
前記誘電体膜と上部電極との間に、前記誘電体膜に接する酸化チタン膜を含む第一の保護膜を有し、前記上部電極は前記第一の保護膜に接する多結晶窒化チタン膜を含む半導体装置が提供される。
【発明の効果】
【００２４】
本発明によれば、最上層の誘電体膜を少なくともＡＬＤ法で成膜し、該誘電体膜に対してクラック等のダメージを与えることなく、該誘電体膜上に保護膜を形成しているので、保護膜形成後、保護膜上に形成する上部電極の成膜熱処理が付加されても、誘電体膜にクラック等のダメージが発生することを回避してリーク電流特性に優れたキャパシタを形成することができる。
【図面の簡単な説明】
【００２５】
【図１】従来のキャパシタ構造を示す概略断面図である。
【図２】従来のキャパシタのリーク電流特性を示すグラフである。
【図３】従来のキャパシタのリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図４】ＺｒＯ膜の結晶状態を模式的に示したイメージ図であり、（ａ）は膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍを示す。
【図５】上部電極形成時に発生するクラックがリーク電流の増大をもたらす理由を説明するための模式図であり、（ａ）は上部電極を室温ＰＶＤ−ＴｉＮで形成した場合、（ｂ）は誘電体膜を加熱処理してから室温ＰＶＤ−ＴｉＮ上部電極を形成した場合、（ｃ）は上部電極をＣＶＤ−ＴｉＮで形成した場合を示す。
【図６】本発明の一実施形態に係るキャパシタ構造を評価するための平坦キャパシタの模式的断面図である。
【図７】図６のキャパシタ構造を製造する工程を説明する工程断面図である。
【図８】図６に示すキャパシタ構造のリーク電流特性を示すグラフである。
【図９】図６に示すキャパシタ構造において、第一の保護膜の効果を説明するためのリーク電流特性を示すグラフである。
【図１０】図６に示すキャパシタ構造のリーク電流特性の誘電体膜厚依存性を示すグラフである。
【図１１】図６に示すキャパシタ構造において、第一の保護膜の膜厚がリーク電流特性に及ぼす影響を示すグラフである。
【図１２】ＺｒＯ膜とＴｉＯ膜の合計膜厚に対するＥＯＴの関係を示した結果の図である。
【図１３】本発明の別の実施形態に係るキャパシタ構造を評価するための平坦キャパシタの模式的断面図である。
【図１４】図１３のキャパシタ構造におけるリーク電流特性の第二の保護膜の膜厚依存性を示すグラフである。
【図１５】図１３のキャパシタ構造において、第一の保護膜の効果を説明するためのリーク電流特性を示すグラフである。
【図１６】図１３のキャパシタ構造において、第二の保護膜、誘電体膜、第一の保護膜を同一装置内で連続成膜する処理ステップを示す図である。
【図１７】図１６の処理ステップで連続成膜したキャパシタにおける、リーク電流特性を示すグラフである。
【図１８】本発明のさらに別の実施形態に係るキャパシタ構造の形成方法を説明する模式的断面図（ａ）及び形成工程のフローシート（ｂ）である。
【図１９】図１８の形成方法で作製したキャパシタ構造のリーク電流特性を説明するグラフである。
【図２０】ポストアニールのリーク電流特性に及ぼす効果について説明するグラフである。
【図２１】種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係を示すグラフである。
【図２２】本発明に係る半導体記憶装置となるＤＲＡＭの全体構成の概略を示す断面模式図である。
【図２３】図２２のＸ−Ｘで示した位置の平面図である。
【図２４−１】図２２のキャパシタの製造工程を示す工程断面図である。
【図２４−２】図２２のキャパシタの製造工程を示す工程断面図である。
【図２４−３】図２２のキャパシタの製造工程を示す工程断面図である。
【発明を実施するための形態】
【００２６】
キャパシタの誘電体膜としては、立体構造への適用性、成膜の容易性、高誘電率化の観点で酸化ジルコニウム（ＺｒＯ２：以下ＺｒＯと記す）膜が有望である。しかし、背景技術で説明したように、ＺｒＯ単層膜ではリーク電流の抑制において問題がある。
【００２７】
以下に、本発明者らが行った、ＺｒＯ単層膜におけるリーク電流特性の検討結果の一例について図１から図５を用いて説明する。
【００２８】
（実験例１）
図１は、シリコン単結晶半導体基板１０１上に、窒化チタン膜（以下、ＴｉＮ膜と記す）からなる下部電極１０２と、同じくＴｉＮ膜からなる上部電極１０４と、上下部電極に挟まれたＺｒＯ膜からなる誘電体膜１０３を有する平坦キャパシタの構造を示している。
【００２９】
ＴｉＮ膜からなる下部電極１０２は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を反応ガスとするＣＶＤ（Chemical Vapor Deposition）法により形成した。堆積温度は４５０℃、膜厚は１０ｎｍとした。以下、ＣＶＤ法により形成したＴｉＮ膜をＣＶＤ−ＴｉＮ膜と記す。ＣＶＤ−ＴｉＮ膜は多結晶状態の導体となっている。
【００３０】
また、誘電体膜１０３となるＺｒＯ膜は、有機金属錯体であるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒプリカーサとし、オゾン（Ｏ３）を反応ガスとするＡＬＤ（Atomic Layer Deposition）法で形成した。成膜温度は２５０℃、膜厚は６ｎｍとした。誘電体膜１０３は、半導体基板が設置された反応室にＺｒプリカーサを導入して下部電極表面に原子層で吸着させるステップと、気相に残留するプリカーサを窒素パージするステップと、オゾンを導入して吸着プリカーサを酸化するステップと、気相に残留するオゾンを窒素パージするステップからなる基本シーケンスを所望の膜厚となるまで繰り返すことにより成膜する。
【００３１】
ＴｉＮ膜からなる上部電極１０４については、面積が既知のマスクスパッタ法を用いて形成した。マスクスパッタ法は、ＺｒＯ膜上面に平板マスクをセットし、その上からスパッタ法によりＴｉＮ膜（以下ＰＶＤ−ＴｉＮ膜と記す）を堆積し、ドット形状の上部電極を形成するものである。堆積温度は室温、膜厚は１０ｎｍとした。
【００３２】
図２の符号Ｂで示される特性は、上記構成のキャパシタにおいて、上部電極１０４に−３Ｖから＋３Ｖの電圧を印加した場合のリーク電流特性を示している。指標となる１Ｅ−７（Ａ／ｃｍ２）レベルの電流密度となる印加電圧が＋２．３Ｖ、−２．２Ｖとなっていることがわかる。半導体記憶装置として使用可能なリーク電流基準が、上記電流密度レベルで正負共に１Ｖ以上であることを考慮すると、上記構成のキャパシタは充分マージンのある良好なリーク電流特性を示している。
【００３３】
一方、図２に示した符号Ａの特性は、上部電極として、ＰＶＤ−ＴｉＮ膜に代えて、下部電極と同じＣＶＤ−ＴｉＮ膜を用いた場合の結果を示している。図から明らかなように、上部電極にＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流は、ＰＶＤ−ＴｉＮ膜の場合に比べて７桁も増加しており、キャパシタに情報を保持することは困難であり使用可能な状態にはない。
【００３４】
立体構造のキャパシタに適用するためには、前述のように、上部電極も下部電極と同様に、段差被覆性の良好なＣＶＤ法を用いて形成する必要がある。しかし、符号Ａに示された特性ではリーク電流が著しく大きく半導体記憶装置として機能させることができない。
【００３５】
本発明者らは、上記の上部電極形成法の違い、すなわちスパッタ法とＣＶＤ法の各々の条件の内、どの条件が誘電体膜となるＺｒＯ膜のリーク電流を激変させる原因となっているか種々検討した。その結果、リーク電流を激変させる主たる原因が成膜温度にあると推定した。つまり、スパッタ法では室温で形成しており、ＣＶＤ法では４５０℃で形成していることに主たる原因があると考えた。
【００３６】
また、図３は、検討結果の一例として、図１に示したキャパシタ構造で、ＺｒＯ膜の膜厚を４ｎｍ（符号Ｃ）、６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と変化させ、上部電極として堆積温度４５０℃のＣＶＤ−ＴｉＮ膜を用いた場合のリーク電流特性の比較を示した。通常、酸化シリコン膜や窒化シリコン膜、あるいは酸化アルミニウム膜などのように非晶質の誘電体膜では、膜厚が厚くなるほど膜中の電界強度が弱くなり、リーク電流は低減する。しかし、図３に示したＺｒＯ膜の場合は、その傾向を示しておらず、膜厚の薄い４ｎｍ（符号Ｃ）で最もリーク電流が少なく、膜厚が６ｎｍ（符号Ｄ）、８ｎｍ（符号Ｅ）と厚くなるほどリーク電流が増大する傾向を示している。
【００３７】
図３の結果は、ＺｒＯ膜の結晶化過程との関連を強く示唆していると考えられた。そこで、本発明者らは、透過電子顕微鏡像の観察やＸ線回折ピーク強度の測定を実施し、以下の知見を得た。
【００３８】
ＺｒＯ膜は２５０℃で成膜した直後の段階では微結晶状態であるが、ＣＶＤ−ＴｉＮ膜を形成した段階では多結晶状態となっている。微結晶状態のＺｒＯ膜を成膜温度より高い温度で熱処理すると２次的な結晶粒成長が生じる。２次的な結晶粒成長には膜厚依存性があり、同じ熱処理条件では膜厚が厚いほど大きな粒径を有する多結晶構造に変化する。ここで、「２次的な結晶粒成長」とは、成膜中に形成される結晶の成長を１次的な結晶粒成長と呼ぶのに対し、成膜後の熱処理等によって、構成原子の再配置、結晶粒界の再形成によって、より大きな結晶粒に変化することをさしている。
【００３９】
図４に、観察された透過電子顕微鏡像を模式的に示した結晶粒状態のイメージを示した。（ａ）はＺｒＯ膜の膜厚が４ｎｍ、（ｂ）は６ｎｍ、（ｃ）は８ｎｍの場合で、各々、ＣＶＤ−ＴｉＮ膜の堆積温度となる４５０℃で熱処理した後のイメージである。いずれの場合も明確な結晶粒界が観察されている。膜厚４ｎｍ（ａ）では結晶粒の成長は認められるが、小さい結晶粒１０５ａの集合からなる多結晶状態である。膜厚６ｎｍの（ｂ）では相対的に大きな結晶粒１０５ｂが生じ、小さな結晶粒１０５ａとが混在する多結晶状態となる。膜厚８ｎｍの（ｃ）では、小さな結晶粒は消滅し、結晶粒１０５ｂよりもさらに大きな結晶粒１０５ｃの集合となり、明確な粒界１０５ｄ（太線）を有する多結晶状態となる。（ｃ）の多結晶状態では結晶化の進展に伴う原子の再配置及び膜中不純物の揮発により体積収縮を生じ、太線で示した結晶粒界にはクラックが発生していると考えられる。
【００４０】
なお、微結晶状態とは、Ｘ線回折では結晶起因の小さなピークが観察されるが、透過電子顕微鏡像では明確な結晶粒界が観察されない状態であり、図４の各図に示した透過電子顕微鏡像で明確な結晶粒が観察される状態とは異なる状態である。
【００４１】
図５は、上記上部電極形成時に発生するクラックがリーク電流の増大をもたらす理由を説明するための模式図である。
【００４２】
図５（ａ）は、ＴｉＮ膜からなる下部電極１０２上にＡＬＤ法により誘電体膜１０３として微結晶ＺｒＯ膜１０３−ａを形成した後、上部電極として室温形成のＰＶＤ−ＴｉＮ膜１０６を形成した構成である。この場合、微結晶ＺｒＯ膜１０３−ａには成膜温度以上の熱処理が加わらないので２次的な結晶粒成長は起こらず、クラックは発生しない。その結果、リーク電流は図２の符号Ｂの特性となる。
【００４３】
図５（ｂ）は、図５（ａ）の構成において、微結晶ＺｒＯ膜１０３−ａに、意図的に４５０℃程度の熱処理を加えて２次的な結晶粒成長を促し、クラック１０７が発生している多結晶ＺｒＯ膜１０３−ｃからなる誘電体膜に変化させた状態で、上部電極として室温形成のＰＶＤ−ＴｉＮ膜１０６を形成した構成である。ＰＶＤ−ＴｉＮ膜１０６は段差被覆性が悪いためクラック１０７内部へは膜が形成されない。したがって、この場合もリーク電流は図２の符号Ｂの特性とほぼ同等の特性となる。
【００４４】
図５（ｃ）は、ＴｉＮ膜からなる下部電極１０２上にＡＬＤ法により誘電体膜として微結晶ＺｒＯ膜１０３−ａを形成した後、誘電体膜の上に上部電極として４５０℃で堆積するＣＶＤ−ＴｉＮ膜１０８を形成した構成である。この場合も微結晶ＺｒＯ膜１０３−ａは多結晶ＺｒＯ膜１０３−ｃに変換され、この２次的な結晶粒成長によるクラック１０７が発生する。さらにＣＶＤ−ＴｉＮ膜１０８は立体構造電極の形成に適用し得る良好な段差被覆性を有しているためクラック１０７内部へもＣＶＤ−ＴｉＮ膜１０８が入り込んで形成される。したがって、この場合のリーク電流は図２の符号Ａのように劣化した特性となる。
【００４５】
ＴｉＮ膜に限らず、ＣＶＤ成膜装置においては、成膜装置に基板をセットしても、すぐには所定の温度に安定しないため、成膜が開始されるまでの間、所定の温度で安定するまで一定時間予備加熱状態となる。したがって、この予備加熱状態において微結晶ＺｒＯ膜１０３−ａが熱処理され、結晶粒が成長することによってクラックが発生する。クラックが発生した後、連続してＣＶＤ−ＴｉＮ膜１０８の成膜が開始されるので、段差被覆性の良好なＣＶＤ法では、クラック内部がＣＶＤ−ＴｉＮ膜１０８で充填されてしまう。その結果、クラック１０７の底部では、上部電極となるＣＶＤ−ＴｉＮ膜１０８と下部電極１０２とは極めて薄い誘電体膜を介して対向することとなり、リーク電流が増大する結果となる。極端な場合には短絡状態となる。また、ＺｒＯ膜の膜厚が薄く２次的な結晶粒成長が遅れる場合であっても局所的にクラックが発生しており、リーク電流を増加させる原因となっていると考えられる。また、明確なクラック発生に至らなくても、２次的な結晶粒成長に伴う表面原子移動により、表面の凹凸が増大して相対的に膜厚の薄い部分が生じるとリーク電流の増加をもたらすこととなる。図２に示したようなリーク電流特性が７桁も変化する劇的な劣化は、クラック発生に起因しているものと推察される。
【００４６】
以上、説明したように、図２において、上部電極にＰＶＤ−ＴｉＮ膜を用いた場合にはリーク電流が少なく、熱処理を伴うＣＶＤ−ＴｉＮ膜を用いた場合にリーク電流が増大する原因は、ＣＶＤ−ＴｉＮ膜を成膜する直前の４５０℃の予備加熱状態において、ＺｒＯ膜が多結晶となって粒界にクラックが発生し、そのクラック内部へ段差被覆性の良いＣＶＤ−ＴｉＮ膜が成膜されてしまうことにあると推定される。ＰＶＤ−ＴｉＮ膜を上部電極とすればクラックの影響を回避できるが、段差被覆性が悪く立体構造には適用できない。
【００４７】
上記のように、ＺｒＯ膜の２次的な結晶粒成長に伴うクラック発生を防止するためには、ＺｒＯ膜の２次的な結晶粒成長を伴わない温度でＺｒＯ膜表面を保護膜で被覆し、その後上部電極としてのＣＶＤ−ＴｉＮ膜を形成すれば良いと考えた。そこで、本発明者らは、保護膜として種々の材料を検討した結果、酸化チタン（ＴｉＯｘ：ｘは２以下の正の実数。以下ＴｉＯ膜と記す）膜が有望であることを見出した。
【００４８】
以下、誘電体膜となるＺｒＯ膜の上に保護膜となるＴｉＯ膜が形成され、さらにその上に上部電極となるＣＶＤ−ＴｉＮ膜が形成された本発明の実施形態に係るキャパシタ構造について説明する。
【００４９】
（実験例２）
図６は、シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、多結晶ＺｒＯ膜１１３−ｃからなる誘電体膜１１３と、ＴｉＯ膜１１６−ｃからなる第一の保護膜１１６と、ＣＶＤ−ＴｉＮ膜からなる上部電極１１７を備えたキャパシタ構造を示している。なお、本実験例のキャパシタ構造は、後述する立体構造の半導体記憶装置ではなく、製造が容易で、特性を評価できる構造とするために、平坦キャパシタとした。
【００５０】
以下、図６に示したキャパシタの製造方法について図７を参照して説明する。
まず、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜は、立体構造への適用を考慮して、上記実験例１と同様にＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実験例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている（図７（ａ））。
【００５１】
次に、誘電体膜１１３となるＺｒＯ膜を、上記実験例１と同様に、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜１１３−ａは微結晶状態となっている（図７（ａ））。ＺｒプリカーサとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏ（水蒸気）を用いても良い。さらに成膜温度は２１０℃〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中でのＺｒプリカーサの分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５２】
次に、第一の保護膜１１６となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した（図７（ｂ））。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して誘電体１１３となる微結晶ＺｒＯ膜１１３−ａの表面に原子層レベルでＴｉプリカーサ吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）オゾンを導入して吸着しているＴｉプリカーサを酸化するステップと、（４）気相に残留するオゾンを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを１ｎｍの膜厚となるまで繰り返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態（第一の非晶質ＴｉＯ膜１１６−ａ）となっている。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。ＴＴＩＰと同じ成膜条件が適用できるＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３）を用いることもできる。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中でのＴｉプリカーサの分解反応が生じ、ＡＬＤ成膜が困難となる。
【００５３】
次に、上部電極１１７となるＣＶＤ−ＴｉＮ膜を形成した。ＣＶＤ−上記下部電極１０２と同様に、立体構造への適用を考慮して３８０℃〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。最初に半導体基板１０１をＣＶＤ成膜装置にセットし、温度が安定するまで放置する。この温度安定化ステップにおいて、微結晶状態のＺｒＯ膜１１３−ａおよび非晶質状態のＴｉＯ膜１１６−ａは４５０℃で熱処理され、微結晶状態のＺｒＯ膜１１３−ａは多結晶状態のＺｒＯ膜１１３−ｃに変化し、非晶質状態のＴｉＯ膜１１６−ａは多結晶状態のＴｉＯ膜１１６−ｃに変化する。温度が安定した段階で上部電極１１７となる厚さ１０ｎｍのＣＶＤ−ＴｉＮ膜を形成する。ＣＶＤ−ＴｉＮ膜は成膜段階で多結晶となっている（図７（ｄ））。なお、第一の保護膜として形成したＴｉＯ膜は、成膜した段階では膜厚によらず非晶質状態であるが、熱処理により多結晶状態に変化する段階では膜厚依存性を有する。後で詳しく説明するように、厚さが１ｎｍ未満のＴｉＯ膜を熱処理しても多結晶にはならず非晶質状態が維持される。一方、厚さが１ｎｍ以上のＴｉＯ膜は熱処理すると非晶質状態から多結晶状態へと変化する。多結晶状態のＴｉＯ膜は導体として振舞う特性を有している。本実験例では第一の保護膜１１６を１ｎｍで形成しているので、熱処理される上部電極形成後には多結晶ＴｉＯ膜１１６−ｃに変化している。
【００５４】
さらに、上部電極１１７を形成した後、面積が既知のマスク材料（不図示）を上部電極１１７上に形成し、マスク材料をマスクとして上部電極１１７をエッチング除去し、図６に示すキャパシタ構造を形成した。なお、このエッチングによりマスクのない部分に露出するＴｉＯ膜１１６もエッチングされる。
【００５５】
本実験例においては、上部電極１１７を４５０℃で形成しているので、既に形成されている誘電体膜１１３は微結晶ＺｒＯ膜１１３−ａから多結晶ＺｒＯ膜１１３−ｃに変換され、第一の非晶質ＴｉＯ膜１１６−ａは第一の保護膜１１６としての多結晶ＴｉＯ膜１１６−ｃに変換されている。その結果、本実験例のキャパシタは、多結晶ＴｉＮからなる下部電極１０２と、多結晶ＺｒＯ膜１１３−ｃからなる誘電体膜１１３と、多結晶ＴｉＯ膜１１６−ｃからなる第一の保護膜１１６と、多結晶ＴｉＮ膜からなる上部電極１１７を有している。すなわち、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆う誘電体膜１１３と、誘電体膜１１３に接して誘電体膜１１３上に形成された第一の保護膜１１６と、第一の保護膜１１６に接して第一の保護膜１１６上に形成された上部電極１１７を有している。なお、本実験例における厚さ１ｎｍの第一の保護膜１１６は多結晶ＴｉＯ膜に変化して導体として振舞うことから、保護膜として機能すると共に上部電極の一部としても機能する。
【００５６】
図８は、図６に示したキャパシタのリーク電流特性を示している。横軸は、上部電極１１７に印加される電圧を、縦軸は印加電圧に対応する単位面積当りのリーク電流値を示している。符号Ｄで示される特性は、第一の保護膜がないキャパシタの例として図３の符号Ｄで示したＺｒＯ膜厚６ｎｍの場合のリーク電流特性である。これに対して符号Ｆは、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１６を有する本実験例のリーク電流特性を示している。＋１Ｖの印加電圧における両者のリーク電流を比較すると、第一の保護膜１１６がない場合（符号Ｄ）には２Ｅ−２（Ａ／ｃｍ２）であり、第一の保護膜１１６がある場合（符号Ｆ）には７Ｅ−８（Ａ／ｃｍ２）となっている。図８の特性比較から明らかなように、厚さ１ｎｍのＴｉＯ膜からなる第一の保護膜１１６を有するキャパシタでは、第一の保護膜１１６がない場合（符号Ｄ）に比べて５桁もリーク電流は低減されており、劇的な改善が見られている。符号Ｆの特性を示すキャパシタではＥＯＴで０．７０ｎｍの値が得られた。なお、ＥＯＴは、容量−電圧特性から得られる容量値Ｃを基に、比誘電率εｒに酸化シリコンの３．８５を用い、ＥＯＴ＝εｏ×εｒ×Ｓ／Ｃの式から求めた。εｏは真空の誘電率、Ｓは上部電極の面積である。
【００５７】
上記の結果は、４５０℃の温度で上部電極１１７が成膜される工程において、第一の保護膜１１６が誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａの結晶化におけるクラックの発生を有効に防止する保護膜の役割を果たしていることを示唆している。この示唆をさらに検証するために、第一の保護膜１１６を形成する前に、微結晶ＺｒＯ膜１１３−ａからなる誘電体膜に熱処理が加わるとリーク電流特性がどのように変化するか調べた。すなわち、図７に示したキャパシタの形成方法と同様に、温度２５０℃のＡＬＤ法により、誘電体膜１１３として厚さを６ｎｍとする微結晶ＺｒＯ膜１１３−ａを下部電極１０２上に成膜した後、窒素雰囲気中で、４００℃、１０分の熱処理を施した。誘電体膜１１３はこの熱処理時点で多結晶ＺｒＯ膜１１３−ｃとなっている。その後、２５０℃のＡＬＤ法により、厚さを１ｎｍとする第一の非晶質ＴｉＯ膜１１６−ａを熱処理された誘電体膜１１３上に形成した。さらに、４５０℃のＣＶＤ法により、厚さを１０ｎｍとする多結晶ＴｉＮからなる上部電極１１７を形成し、図６と同様に電極パターンを形成してキャパシタを構成した。
【００５８】
このキャパシタのリーク電流特性を図９の符号Ｇに示した。同図の符号Ｆは、図８の符号Ｆと同じである。図９から明らかなように、第一の非晶質ＴｉＯ膜１１６−ａを形成する前に、誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａに熱処理が加わると、リーク電流が増大している。ここでは誘電体膜１１３の熱処理を４００℃で行っているので、図８の符号Ｄに示された４５０℃で熱処理した場合に比べるとリーク電流の増加量は少なくなっている。しかし、＋１Ｖの印加電圧で１Ｅ−５（Ａ／ｃｍ２）のレベルであり、半導体記憶装置に使用可能な１Ｅ−７（Ａ／ｃｍ２）以下のレベルを維持することはできない。４５０℃で熱処理した場合には図８の符号Ｄのレベルまでリーク電流は増大していたものと推察される。ここでは、４００℃で熱処理した場合の結果を示したが、３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。つまり、誘電体膜のＡＬＤ法の成膜温度（２５０℃）に対して、５０℃高い３００℃では、２次的な結晶粒成長は少なく、実用上、問題のないレベルであることが確認された。さらに、検討した結果、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加されなければ、実用上問題がないことが分かった。また、上記微結晶ＺｒＯ膜１１３−ａからなる誘電体膜の成膜工程と第一の非晶質ＴｉＯ膜１１６−ａからなる第一の保護膜の成膜工程との間には、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加される工程がないことが必要である。
【００５９】
上記のように、第一の保護膜１１６を形成する前に、微結晶ＺｒＯ膜１１３−ａをその成膜温度より７０℃を超える温度で熱処理してしまうと、その後に第一の保護膜１１６を形成しても、保護膜としての効果は得られないことが明らかである。つまり、図５の模式図に示したように、熱処理によって誘電体膜１１３にクラックが発生してしまった後に保護膜となる材料を形成してもリーク電流の増大を防止することはできない。つまり、実用できるキャパシタは得られない。
【００６０】
したがって、リーク電流の増大を防止するためには、誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、第一の保護膜となる第一の非晶質ＴｉＯ膜１１６−ａを、微結晶ＺｒＯ膜１１３−ａ表面を覆うように形成してしまうことが肝要である。誘電体１１３となる微結晶ＺｒＯ膜１１３−ａの成膜温度と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａの成膜温度が同じかあるいは第一の非晶質ＴｉＯ膜１１６−ａの成膜温度の方が低ければ、２次的な結晶粒成長は生じない。
【００６１】
第一の保護膜１１６を形成することによりリーク電流の増大を防止できる理由は以下のように考えられる。誘電体膜１１３となる微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長が少ない温度、好ましくは２次的な結晶粒成長がほとんど生じない温度で、第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａを形成することにより、微結晶ＺｒＯ膜１１３−ａ表面の平坦性を維持したまま、第一の非晶質ＴｉＯ膜１１６−ａが成膜される。微結晶ＺｒＯ膜１１３−ａ表面に形成された第一の非晶質ＴｉＯ膜１１６−ａは、微結晶ＺｒＯ膜１１３−ａの表面を構成する分子若しくは原子を固定化する。そのため、通常、微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長によりクラックが生じる熱処理が加わっても、表面を構成する分子若しくは原子は移動することができず表面形状の変化をもたらさない。その結果、多結晶化した誘電体膜１１３表面の平坦性が維持される。したがって、第一の非晶質ＴｉＯ膜１１６−ａが形成された後、微結晶ＺｒＯ膜１１３−ａの２次的な結晶粒成長が生じる熱処理が加わった場合、誘電体膜１１３の内部には、膜中応力を緩和するように２次的な結晶粒成長は生じるが、表面では平坦性が維持され、クラックが発生することはない。クラックの発生を回避できるので、クラック内部に上部電極が形成されてリーク電流が増大する現象が発生しない。
【００６２】
上述のように、本実験例では、誘電体膜をＡＬＤ法で形成した後、成膜された誘電体膜に、誘電体膜のＡＬＤ法の成膜温度より７０℃を超える高い温度が付加される熱処理を施すことなく、第一の保護膜を誘電体膜のＡＬＤ法の成膜温度より７０℃を超えない温度のＡＬＤ法で形成し、誘電体膜表面を被覆してしまうことが必要である。
【００６３】
次に、図６に示した構造において、誘電体膜１１３となるＺｒＯ膜の膜厚を変化させた場合のリーク電流特性について、図１０を用いて説明する。
【００６４】
符号ＨはＺｒＯ膜厚が７ｎｍ、符号Ｆは６ｎｍ、符号Ｉは５．５ｎｍ、符号Ｊは５ｎｍ、符号Ｋは４．５ｎｍの場合の結果を示している。なお、符号Ｃは、図２に示した符号Ｃと同じであり、ＺｒＯ膜厚が４ｎｍで、すなわち第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａがない場合の結果である。
【００６５】
図１０から明らかなように、ＺｒＯ膜厚が４．５ｎｍの符号Ｋでは、第一の保護膜１１６となるＴｉＯ膜がない場合のＺｒＯ膜厚４ｎｍと同等のリーク電流特性を示している。すなわち、ＺｒＯ膜の膜厚が４．５ｎｍ以下の領域では、第一の保護膜１１６を形成しも、保護膜としての効果は得られないことがわかる。一方、５ｎｍ以上の領域では膜厚の増加にしたがって、単調にリーク電流は減少しており、第一の保護膜１１６がリーク電流の増大を抑制する保護膜として機能していることがわかる。第一の保護膜１１６がない場合には、ＺｒＯ膜にクラックが発生することによってＺｒＯ膜厚が厚くなるほどリーク電流が増大していた図２の結果とは全く逆の傾向を示している。この結果は、第一の保護膜１１６が誘電体膜１１３のクラック発生を防止するのに有効な保護膜として機能していることを示している。
【００６６】
一方、図１０に示した各サンプルのＥＯＴは、ＺｒＯ膜厚５ｎｍで０．５２ｎｍ、ＺｒＯ膜厚５．５ｎｍで０．６３ｎｍ、ＺｒＯ膜厚６ｎｍで０．７０ｎｍ、ＺｒＯ膜厚７ｎｍで０．８３ｎｍの値を示した。ＺｒＯ膜厚を８ｎｍとさらに厚くすると、リーク電流はさらに下がる傾向を示すが、ＥＯＴは０．９５ｎｍとなってしまい、本発明において目標とするＥＯＴが０．９０ｎｍ以下の値を確保することができない。したがって、本発明の目標に適切なＺｒＯ膜の膜厚範囲は、誘電体膜のリーク電流改善の観点から５ｎｍ以上であることが好ましく、ＥＯＴ確保の観点から７ｎｍ以下であることが好ましい。なお、本実験例では、膜厚が５ｎｍ及び５．５ｎｍの場合には、半導体装置として実用的な指標となる１Ｖのバイアス下で１Ｅ−７（Ａ／ｃｍ２）以下を満足できていないが、後述する実験例に示すように、連続成膜法の適用、下部電極に接する第二の保護膜としてのＴｉＯ膜の適用、更なる誘電体膜の緻密化などにより、これらの膜厚でも１Ｅ−７（Ａ／ｃｍ２）以下を満足することが可能となる。
【００６７】
次に、第一の保護膜１１６として用いるＴｉＯ膜の膜厚がリーク電流特性に及ぼす影響について図１１を用いて説明する。
【００６８】
図１１は、図６に示した構造のキャパシタにおいて、第一の保護膜１１６として用いるＴｉＯ膜の膜厚を変化させた場合のリーク電流特性の比較を示している。他の構成は図６と同じである。符号ＯはＴｉＯ膜の膜厚が０ｎｍ、符号Ｎは８ｎｍ、符号Ｍは５ｎｍ、符号Ｆは１ｎｍ、符号Ｌは２ｎｍの場合の結果を示している。
【００６９】
これらの結果から以下のことが明らかである。
・ＴｉＯ膜を形成しない０ｎｍ（符号Ｏ）の場合、最もリーク電流が大きい。
・ＴｉＯ膜を８ｎｍ（符号Ｎ）とした場合も極めてリーク電流は大きい。
・ＴｉＯ膜を５ｎｍ（符号Ｍ）及びそれ以下（符号Ｆ及びＬ）とした場合、リーク電流に大きな改善が見られる。特に正電圧印加の場合に顕著な効果がある。中でも、ＴｉＯ膜を１〜２ｎｍ（符号Ｆ及びＬ）とした場合には、負電圧印加の場合にも顕著な効果がある。
【００７０】
上記の結果から、第一の保護膜となるＴｉＯ膜を厚く形成し過ぎてもリーク電流の低減効果はなく、リーク電流を低減しうる第一の保護膜の膜厚には最適範囲が存在することがわかった。さらに詳細な検討を行なった結果、誘電体膜１１３のクラック発生を抑制してリーク電流を低減するために好ましい第一の保護膜の膜厚範囲は、０．４〜５．０ｎｍであり、０．４〜２．０ｎｍであれば好ましく、０．４〜１．０ｎｍであればより好ましい範囲となる。０．４ｎｍより薄い場合は誘電体膜のクラック発生を防止する効果がなくなる。また、５．０ｎｍより厚くなると上部電極形成時の熱処理によって第一の保護膜自体にクラックが発生し始め、保護膜としての機能を消失する。第一の保護膜にクラックが発生すると同時にその下に位置する誘電体膜にもクラックが発生すると推察される。
【００７１】
図１２は、誘電体膜１１３となるＺｒＯ膜と第一の保護膜１１６となるＴｉＯ膜の合計膜厚に対するＥＯＴの関係を示した結果の図である。いずれのデータも、上部電極１１７としてＣＶＤ−ＴｉＮ膜を形成する際の４５０℃の熱処理が加えられているものである。
【００７２】
図１２には、ＺｒＯ膜の単層膜からなる物理膜厚４〜６ｎｍの範囲と、厚さ６ｎｍのＺｒＯ膜上に厚さ０〜８ｎｍのＴｉＯ膜を形成した積層膜からなる物理膜厚６〜１４ｎｍの範囲とが一つの横軸に合体して示されている。図中に示すように、物理膜厚４〜６ｎｍの範囲はＴｉＮ／ＺｒＯ／ＴｉＮ構造であり、物理膜厚が６ｎｍより厚く１４ｎｍまでの範囲はＴｉＮ／ＴｉＯ／ＺｒＯ／ＴｉＮ構造である。ＴｉＮ／ＴｉＯ／ＺｒＯ／ＴｉＮ構造は、第一の保護膜となるＴｉＯ膜と誘電体となるＺｒＯ膜が組み合わされていることからＴＺ構造と略称する。
【００７３】
物理膜厚が４ｎｍ未満（ＺｒＯ単層膜）の膜厚では、直接トンネル電流が大きくなり、容量が測定できなかった。したがって、ＥＯＴは示されていない。物理膜厚が４〜６ｎｍの範囲ではＺｒＯ膜厚の増大に伴ってＥＯＴも直線的に増大している。例えば、膜厚４ｎｍではＥＯＴが０．４８ｎｍを示し、膜厚６ｎｍではＥＯＴが０．６９ｎｍを示している。その直線の傾きから求められる比誘電率は約３８であった。物理膜厚が４〜６ｎｍの範囲では、上記のようにＥＯＴの小さな値が得られるものの、図１１の符号Ｏに示したように、ＺｒＯ膜単層ではリーク電流が著しく大きく、半導体装置に使用可能な状態にはない。
【００７４】
厚さ６ｎｍのＺｒＯ膜の上にＴｉＯ膜を積層した場合、ＴｉＯ膜の膜厚が１ｎｍ未満（物理膜厚６〜７ｎｍ未満）の範囲では、ＴｉＯ膜の膜厚増加に伴ってＥＯＴが０．８５ｎｍ程度まで増加するが、ＴｉＯ膜の膜厚が１ｎｍ（物理膜厚７ｎｍ）になるとＥＯＴは急激に減少し、ＴｉＯ膜の膜厚が５ｎｍ（物理膜厚１１ｎｍ）の範囲までほぼ一定となり、ＥＯＴが約０．７ｎｍの値を示した。
【００７５】
これは、ＴｉＯ膜厚が１ｎｍ未満では４５０℃の熱処理を受けてさえもＴｉＯ膜が依然として非晶質状態を保持しており、誘電体膜として振る舞う結果ＥＯＴの増加となって現れていると考えられる。一方、ＴｉＯ膜厚が１〜５ｎｍの範囲（物理膜厚７〜１１ｎｍ）では、ＴｉＯ膜が非晶質状態から多結晶状態に変化し、結晶化に伴う酸素欠損等により、導体すなわち電極として振る舞うためにＥＯＴに変化が現れないと考えられる。このように、ＴｉＯ膜厚が１〜５ｎｍの範囲は、０．７ｎｍの小さなＥＯＴ（大きな容量）が安定して得られると共に、図１１に示したリーク電流も使用可能状態にあることから、本発明の半導体記憶装置におけるＴｉＯ膜、すなわち第一の保護膜に適用し得る膜厚範囲といえる。また、ＴｉＯ膜厚が１未満の領域ではＴｉＯ膜の膜厚増加に応じてＥＯＴが増加する変化を示しているが０．９ｎｍ以下の範囲であり問題とならない。さらに、リーク電流低減の観点では０．４ｎｍ以上とすることにより、その効果が発現することを確認している。したがって、目標ＥＯＴを維持しつつ、誘電体膜１１３のリーク電流低減に効果を有する第一の保護膜の膜厚範囲は０．４〜５．０ｎｍである。 さらに、ＴｉＯ膜厚が５ｎｍを超えると再びＥＯＴの増加傾向が現れる。この領域では、容量の印加電圧依存性が大きくなることから導体として振る舞うＴｉＯ膜が一部空乏化している為であると考えられる。ＴｉＯ膜厚が５ｎｍを超える膜厚範囲ではＥＯＴの増大とリーク電流の増大を伴うため、半導体記憶装置に使用可能な状態にはない。また、上記の通り、ＴｉＯ膜厚自体にクラックが発生し、保護膜としての効果もなくなる。
【００７６】
上記のように、ＴｉＯ膜からなる第一の保護膜の膜厚が１．０〜５．０ｎｍの範囲では、熱処理によって多結晶化し導体としての振る舞いが発現する。本実験例では上部電極１１７となるＴｉＮ膜形成時の熱処理で結晶化させる方法について述べたが、より積極的に結晶化を促進する手段として、第一の保護膜１１６を形成した後、上部電極１１７を形成する前に、還元性雰囲気で熱処理する方法も有効である（図７（ｃ）参照）。例えば、還元性雰囲気としてアンモニア（ＮＨ３）を用いれば、３８０℃〜４６０℃の温度範囲で２〜２０分の熱処理を行うことにより、第一の非晶質ＴｉＯ膜１１６−ａ中に含有されている有機不純物の還元離脱及びＴｉＯ膜中の酸素欠損の導入（低酸化状態（ＴｉＯｘ：ｘは２未満の正の実数）への移行）、あるいは窒素不純物の導入を行うことができ、結果的に結晶化を促進することができる。したがって、上部電極１１７となるＴｉＮ膜を形成する前に、アンモニアや水素雰囲気で熱処理して、誘電体１１３となる微結晶ＺｒＯ膜１１３−ａと第一の保護膜１１６となる第一の非晶質ＴｉＯ膜１１６−ａを予め多結晶状態（１１３−ｃ，１１６−ｃ）に変換しておくことも有効である。なお、上部電極１１７となるＴｉＮ膜の形成には、原料ガスとしてＴｉＣｌ４及びＮＨ３を用いるので、ＴｉＮ膜のＣＶＤ成膜装置内に半導体基板を設置した後、ＴｉＮ膜を形成する直前に前処理としてＮＨ３雰囲気での熱処理を行う方法を実施することもできる。この場合には、ＴｉＮ膜ＣＶＤ成膜装置内で還元性雰囲気の熱処理を実施できるので工程を簡略化できる。
【００７７】
なお、本実験例では、ＥＯＴ低減の観点から誘電体膜としてＺｒＯ膜を用いる場合について説明したが、成膜段階では結晶粒が小さく、透過型電子顕微鏡下に粒界が確認できない微結晶状態であって、上部電極としてＣＶＤ−ＴｉＮ膜の成膜過程で２次的な結晶粒成長し、同様にクラックが発生する問題のある他の誘電体膜に対しても、第一の保護膜を適用し、リーク電流特性の改善が可能となる。
【００７８】
（実験例３）
実験例２で説明したように、ＺｒＯ膜を誘電体とするキャパシタにおいて、上部電極１１７となるＣＶＤ−ＴｉＮ膜は３８０℃〜６００℃の温度範囲で成膜される。この場合、ＺｒＯ膜の２次的な結晶粒成長に伴うクラックの発生を回避するためには、上部電極１１７を成膜する前に微結晶ＺｒＯ膜１１３−ａからなる誘電体膜表面を第一の非晶質ＴｉＯ膜１１６−ａからなる第一の保護膜１１６で覆った状態としておくことが必要である。
【００７９】
本実験例では、さらにリーク電流特性を改良するため、上記の構成に加えて、下部電極となるＴｉＮ膜と誘電体となるＺｒＯ膜の間にも第二の保護膜となるＴｉＯ膜を形成するキャパシタの特性について、図１３から図１５を用いて説明する。なお、本実験例のキャパシタでは、上部電極１１７となるＴｉＮ膜／第一の保護膜１１６となるＴｉＯ膜／誘電体膜１１５となる多結晶ＺｒＯ膜／第二の保護膜１１４となるＴｉＯ膜／下部電極１０２となるＴｉＮ膜の積層構造となる。この、ＴｉＮ膜／ＴｉＯ膜／ＺｒＯ膜／ＴｉＯ膜／ＴｉＮ膜構造においては、第一の保護膜となるＴｉＯ膜と誘電体膜となるＺｒＯ膜と第二の保護膜となるＴｉＯ膜が組み合わされているのでＴＺＴ構造と略称する。
図１３は、本実験例のキャパシタ構造を示している。
【００８０】
シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、ＴｉＯ膜からなる第二の保護膜１１４と、多結晶ＺｒＯ膜からなる誘電体膜１１５と、ＴｉＯ膜からなる第一の保護膜１１６と、ＣＶＤ−ＴｉＮ膜からなる上部電極１１７を備えたキャパシタ構造を示している。
【００８１】
なお、本実験例のキャパシタでは、第二の保護膜１１４となるＴｉＯ膜は、後述するように、熱処理後において第一の保護膜１１６と同様に、厚さが１．０ｎｍ未満では非晶質であり、厚さが１ｎｍ以上では多結晶となるので、図１３には結晶性の区別を記載していない。
【００８２】
以下、図１３に示したキャパシタの製造方法について説明する。
まず、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜を形成した。立体構造への適用を考慮して、実験例１と同様にＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実験例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。
【００８３】
次に、第二の保護膜１１４となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ０．５ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（１）半導体基板が設置された反応室にＴｉプリカーサを導入して下部電極１０２の表面に原子層レベルで吸着させるステップと、（２）気相に残留するＴｉプリカーサを窒素パージするステップと、（３）オゾンを導入して吸着しているＴｉプリカーサを酸化するステップと、（４）気相に残留するオゾンを窒素パージするステップとした。上記４つのステップからなる基本シーケンスを０．５ｎｍの膜厚となるまで５回繰り返すことにより成膜した。ＡＬＤ法による成膜では、表面吸着反応を利用しているので、段差被覆性に優れ立体構造への適用が容易となる利点がある。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。また、反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏなどを用いても良い。さらに成膜温度は２５０℃としたが、２１０℃〜２８０℃の範囲であれば好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中でのＴｉプリカーサの分解反応が生じ、ＡＬＤ成膜が困難となる。本実験例では第二の保護膜１１４となるＴｉＯ膜の膜厚を０．５ｎｍとしたが、０．４ｎｍ以上２ｎｍ以下の範囲であれば好ましい。０．４ｎｍより薄くなるとリーク電流低減効果を示さなくなり、２ｎｍを超えるとリーク電流低減効果が飽和する。
【００８４】
次に、誘電体膜１１５となるＺｒＯ膜を、実験例１に記載したように、ＴＥＭＡＺとオゾンを用いた２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。ＺｒプリカーサとしてＴＥＭＡＺを用いたが、これに限定されるものではない。反応ガスとしてオゾンを用いたが、これに限定されるものではなく、Ｈ２Ｏを用いても良い。さらに成膜温度は２１０℃〜２８０℃の範囲であることが好ましい。２１０℃より低い場合は反応が進まなくなり、２８０℃より高くなると気相中での分解反応が生じ、ＡＬＤ成膜が困難となる。
【００８５】
次に、第一の保護膜１１６となるＴｉＯ膜を形成した。第二の保護膜と同じ条件で厚さが１ｎｍとなるように形成した。このＴｉＯ膜も形成段階では非晶質状態である。ここではＴｉプリカーサとしてＴＴＩＰを用いたが、これに限定されるものではない。ＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３を、ＴＴＩＰを用いる場合と同じ条件で用いることができる。ＴｉＭＣＴＡは窒素を含有しているので、成膜段階でＴｉＯ膜中に窒素を含有させることができる。これにより、後の熱処理で結晶化を促進できる利点がある。なお、本実験例では、ＴｉＯ膜の成膜とＺｒＯ膜の成膜とは異なる装置で実施した。
【００８６】
次に、上部電極１１７となるＣＶＤ−ＴｉＮ膜を形成した。上部電極１１７となるＣＶＤ−ＴｉＮ膜は、下部電極１０２と同様に、立体構造への適用を考慮して３８０℃〜６００℃、好ましくは４５０℃のＣＶＤ法により、厚さ１０ｎｍで形成した。このＣＶＤ−ＴｉＮ膜は成膜段階で多結晶となっている。その後、実験例２と同様に、上部電極を加工してキャパシタを形成した。
【００８７】
図１４は、上記のキャパシタにおけるリーク電流特性を示している。なお、図１４には第二の保護膜１１４となるＴｉＯ膜の膜厚を変化させて形成したキャパシタの特性を併せて示している。すなわち、図中、符号Ｐは膜厚０．５ｎｍ、符号Ｑは１ｎｍ、符号Ｒは２ｎｍの場合を示している。なお、符号Ｆは図８、９、１０に示した、第二の保護膜１１４がない場合の特性である。図から明らかなように、第二の保護膜１１４は低電界領域（±２Ｖの範囲）におけるリーク電流を低減する効果のあることがわかる。＋１Ｖの印加電圧で比較すると、第二の保護膜１１４がない符号Ｆでは８Ｅ−８（Ａ／ｃｍ２）、膜厚０．５ｎｍの符号Ｐでは３Ｅ−８（Ａ／ｃｍ２）、膜厚１ｎｍの符号Ｑでは９Ｅ−９（Ａ／ｃｍ２）、膜厚２ｎｍの符号Ｒでは８Ｅ−９（Ａ／ｃｍ２）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。しかし、膜厚２ｎｍ（符号Ｒ）ではリーク電流低減効果が飽和する傾向を示しており、これより膜厚を増加させてもリーク電流低減の効果は得られない。一方、−１Ｖの印加電圧で比較すると、符号Ｆでは２Ｅ−７（Ａ／ｃｍ２）、符号Ｐでも２Ｅ−７（Ａ／ｃｍ２）、符号Ｑでは６Ｅ−８（Ａ／ｃｍ２）、符号Ｒでは３Ｅ−８（Ａ／ｃｍ２）、となっており、膜厚増加にしたがってリーク電流は低減する傾向を示している。図には示していないが、第二の保護膜１１４の膜厚を０．３ｎｍまで薄くすると、±１Ｖの範囲では第二の保護膜１１４を形成しない場合（符号Ｆ）と同等の値となる。したがって、０．３ｎｍ以下に膜厚を薄くするとリーク電流低減の効果は得られない。一方、２．０ｎｍを超えてもリーク電流低減効果は飽和する。上記の結果より、誘電体膜１１５のリーク電流の低減に効果のある第二の保護膜１１４としてのＴｉＯ膜の膜厚は０．４〜２．０ｎｍの範囲となる。
【００８８】
また、上記各々のキャパシタにおけるＥＯＴは、第二の保護膜１１４を形成しない符号Ｆで０．７０ｎｍ、膜厚０．５ｎｍ（符号Ｐ）で０．７４ｎｍ、膜厚１．０ｎｍ（符号Ｑ）で０．８２ｎｍ、膜厚２．０ｎｍ（符号Ｒ）で０．８３ｎｍとなっている。したがって、第二の保護膜１１４となるＴｉＯ膜の膜厚が０〜１．０ｎｍ未満の範囲ではＴｉＯ膜の膜厚増加にしたがってＥＯＴは単調に増加し、１．０〜２．０ｎｍの範囲ではＥＯＴが飽和する傾向を示している。すなわち、熱処理の前後における第二の保護膜１１４のリーク電流およびＥＯＴに対する寄与は第一の保護膜１１６と同様の変化を示している。すなわち、第二の保護膜１１４の膜厚が０〜１．０ｎｍ未満の範囲では誘電体として振る舞い、１．０〜２．０ｎｍの範囲では導体としての振る舞いを示している。
【００８９】
したがって、第二の保護膜１１４の膜厚が１．０ｎｍ未満の範囲では、上部電極１１７を形成する熱処理において、誘電体膜１１５となるＺｒＯ膜と第一の保護膜１１６となるＴｉＯ膜（膜厚１ｎｍ以上の場合）とが多結晶状態に変換され、第二の保護膜１１４は結晶化しない。一方、第二の保護膜１１４の膜厚が１ｎｍ以上の範囲では、上部電極１１７を形成する熱処理において、第二の保護膜１１４となるＴｉＯ膜と、誘電体膜１１５となるＺｒＯ膜と、第一の保護膜１１６となるＴｉＯ膜（膜厚１ｎｍ以上の場合）とが多結晶状態に変換される。なお、第一の保護膜１１６は、膜厚が１ｎｍ未満の場合は非晶質の状態が維持される。
【００９０】
本実験例のキャパシタは、半導体基板１０１に接続される下部電極１０２と、下部電極１０２に接して下部電極１０２を覆うように設けられた第二の保護膜１１４と、第二の保護膜１１４に接して第二の保護膜１１４を覆うように設けられた誘電体膜１１５と、誘電体膜１１５に接して誘電体膜１１５を覆うように設けられた第一の保護膜１１６と、第一の保護膜１１６に接して第一の保護膜１１６を覆うように設けられた上部電極１１７と、で構成されている。
【００９１】
図１５は、本実験例における第一の保護膜１１６の効果を説明するための図である。第二の保護膜１１４となるＴｉＯ膜の膜厚を０．５ｎｍとするキャパシタを作成し、第一の保護膜１１６となるＴｉＯ膜を形成する前に、４００℃の窒素雰囲気で１０分間熱処理した場合のリーク電流特性を示している。その結果を符号Ｓに示している。符号Ｐは図１４に示した符号Ｐと同じであり、第一の保護膜１１６となるＴｉＯ膜を形成した後、上部電極１１７の形成時に熱処理した結果である。図から明らかなように、第一の保護膜１１６となるＴｉＯ膜を形成する前に熱処理した符号Ｓでは、符号Ｐに比べてリーク電流が増大しており、誘電体膜１１５となるＺｒＯ膜にクラックが発生していることを示唆している。
【００９２】
なお、図１５には、４００℃で熱処理した場合の結果を示したが、本実験例においても実験例２と同様に３５０℃でもリーク電流の増大が確認されている。しかし、３００℃で熱処理した場合にはリーク電流の変化は認められなかった。したがって、本実施例のキャパシタの構成でも、誘電体膜となる微結晶ＺｒＯ膜を形成した後、第一の保護膜となるＴｉＯ膜の形成が終了するまでプロセス温度を微結晶ＺｒＯ膜のＡＬＤ法での成膜温度を７０℃以上超えない温度に維持することが必要である。好ましくは３００℃以下に保持することが重要である。
【００９３】
（実験例４）
前述の実験例３までは、保護膜となるＴｉＯ膜と誘電体膜となるＺｒＯ膜の成膜は各々別の装置を用いて行っている。本実験例では、図１３に示したキャパシタの構成において、第二の保護膜１１４となるＴｉＯ膜と、誘電体膜１１５となるＺｒＯ膜と、第一の保護膜１１６となるＴｉＯ膜をＡＬＤ法で形成するにあたり、同一装置内で連続成膜するキャパシタの製造方法とその特性について説明する。
【００９４】
実験例２及び３に記載したように、まず、半導体基板１０１をＴｉＮ膜形成装置内にセットし、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜を形成した。実験例１に記載したように立体構造への適用を考慮して、ＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実施例では４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。ＴｉＮ膜の形成後、ＴｉＮ膜形成装置から取り出した。
【００９５】
次に、ＡＬＤ成膜装置内に半導体基板１０１をセットし、図１６に示した処理ステップに基づき、第二の保護膜１１４となるＴｉＯ膜、誘電体膜１１５となるＺｒＯ膜、第一の保護膜１１６となるＴｉＯ膜を連続して積層形成した。成膜温度は２５０℃とした。
【００９６】
最初に、第二の保護膜１１４となるＴｉＯ膜を下部電極１０２上に形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ０．５ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、成膜開始状態にした後、（１）半導体基板が設置された反応室にＴｉプリカーサを供給して下部電極１０２の表面に原子層で吸着させるステップと、（２）気相中に残留している未吸着のＴｉプリカーサを窒素パージするステップと、（３）オゾンを供給して吸着しているＴｉプリカーサを酸化してＴｉＯ膜を形成するステップと、（４）気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記（１）〜（４）のステップからなる基本シーケンスを０．５ｎｍの膜厚となるまで所定数のサイクルを繰り返すことにより成膜した。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【００９７】
所定数のサイクルを繰り返して厚さ０．５ｎｍの第二の保護膜１１４となるＴｉＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して誘電体膜１１５となるＺｒＯ膜を形成した。ＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ６ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（５）反応室にＺｒプリカーサを供給して第一の誘電体膜１１４となるＴｉＯ膜表面に原子層で吸着させるステップと、（６）気相中に残留している未吸着のＺｒプリカーサを窒素パージするステップと、（７）オゾンを供給して吸着しているＺｒプリカーサを酸化してＺｒＯ膜を形成するステップと、（８）気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記（５）〜（８）のステップからなる基本シーケンスを６ｎｍの膜厚となるまで所定数のサイクルを繰り返すことによりＺｒＯ膜を成膜した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。
【００９８】
所定数のサイクルを繰り返して厚さ６ｎｍの誘電体膜１１５となるＺｒＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して第一の保護膜１１６となるＴｉＯ膜を形成した。Ｔｉプリカーサとして、第二の保護膜１１４となるＴｉＯ膜の形成に用いたＴＴＩＰを用いることもできるが、ここではＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３を用いた。反応ガスとしてオゾンを用い、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法による具体的成膜ステップは、（９）反応室にＴｉプリカーサを供給して誘電体膜１１５となるＺｒＯ膜表面に原子層で吸着させるステップと、（１０）気相中に残留している未吸着のＴｉプリカーサを窒素パージするステップと、（１１）オゾンを供給して吸着しているＴｉプリカーサを酸化してＴｉＯ膜を形成するステップと、（１２）気相中に残留している未反応のオゾン並びに酸化反応で生じる揮発性の反応生成物を窒素パージするステップとした。上記（９）〜（１２）のステップからなる基本シーケンスを１ｎｍの膜厚となるまで所定数のサイクルを繰り返すことにより第一の保護膜１１６となるＴｉＯ膜を成膜した。ＡＬＤ法で成膜した段階の第一の保護膜１１６となるＴｉＯ膜は非晶質状態となっている。第一の保護膜１１６となるＴｉＯ膜の形成が完了した時点で成膜は終了し、ＡＬＤ成膜装置から半導体基板を取り出す。
【００９９】
次に、半導体基板をＴｉＮ成膜装置にセットし、上部電極１１７となるＴｉＮ膜を形成した。上部電極１１７となるＴｉＮ膜は、下部電極１０２と同様に、立体構造への適用を考慮してＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は３８０℃〜６００℃とすることができ、好ましい温度として本実験例では４５０℃とした。厚さは１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。その後、実験例２と同様に、上部電極を加工してキャパシタを形成した。
【０１００】
図１７の符号Ｔは、図１６に示したステップに基き、第二の保護膜１１４となるＴｉＯ膜（厚さ０．５ｎｍ）、誘電体膜１１５となるＺｒＯ膜（６ｎｍ）、第一の保護膜１１６となるＴｉＯ膜（１ｎｍ）を連続して積層形成した上記キャパシタのリーク電流特性を示している。上部電極１１７を形成した段階で、誘電体膜１１５となるＺｒＯ膜と、第一の保護膜１１６となるＴｉＯ膜は多結晶状態となっている。なお、同図の符号Ｐは、別々の装置で上記３種類の膜を積層した場合の結果で、図１４、１５に示した符号Ｐと同じである。
【０１０１】
図１７の結果から明らかなように、同一のＡＬＤ成膜装置内で上記３種類の膜を連続して形成したキャパシタでは、別々の装置で形成した場合に比べて、印加電圧が±２Ｖの範囲におけるリーク電流が減少しており、特に負バイアス側での改善効果が大きくなっている。この結果、指標となる１Ｅ−７（Ａ／ｃｍ２）レベルとなる印加電圧は、正バイアス側で＋１．４Ｖから＋１．８Ｖまで拡大し、負バイアス側で−０．９Ｖから−１．５Ｖまで拡大しており、指標となる±１Ｖに対して大きくマージンが拡大している。本実験例におけるＥＯＴは０．７３ｎｍとなっており、実験例３で述べた同じ物理膜厚構成のキャパシタで得られたＥＯＴ０．７４ｎｍと同等の値が得られている。すなわち、本実験例のように、第二の保護膜１１４となるＴｉＯ膜（厚さ０．５ｎｍ）、誘電体膜１１５となるＺｒＯ膜（６ｎｍ）、第一の保護膜１１６となるＴｉＯ膜（１ｎｍ）を連続して積層形成したキャパシタでは、ＥＯＴを維持したまま、誘電体膜１１５のリーク電流を低減できる効果がある。
【０１０２】
本実験例の連続成膜方式でリーク電流特性が改善される理由は明白ではないが、定性的には以下のように考えられる。図１７の結果は、連続成膜による改善効果が正バイアス側でも現れているが、負バイアス側でより顕著に生じている。すなわち、上部電極に負バイアスが印加された場合の特性改善が著しい。上部電極に負バイアスを印加する状態は、上部電極側から電子が注入される状態を意味する。したがって、上部電極と誘電体との間で形成される電位障壁を下げるような因子が界面に存在するとリーク電流は増加することとなる。実験例３では、誘電体膜１１５となるＺｒＯ膜を形成した後、別のＡＬＤ成膜装置で第一の保護膜１１６となるＴｉＯ膜を形成するために、装置間を搬送する工程が必要となる。この搬送工程において、環境に存在する有機物等が半導体基板表面、すなわちＺｒＯ膜表面に付着すると、その上に第一の保護膜１１６となるＴｉＯ膜が形成されることになる。その結果、界面に残存する有機物が電位障壁を下げるような因子になり得ると推察される。本実験例では一つのＡＬＤ成膜装置で連続成膜しており、搬送工程を要しないので、有機物等の付着物がなく、リーク電流は低減されている。また、本実験例では負バイアスの場合により顕著な改善効果が見られることから、少なくとも、誘電体膜１１５を形成する工程と第一の保護膜１１６を形成する工程を連続成膜することが好ましい。本実験例の場合も、一つのＡＬＤ成膜装置内で連続成膜し、成膜温度を全て２５０℃としている。したがって、誘電体膜１１５となるＺｒＯ膜の成膜と第一の保護膜１１６となるＴｉＯ膜の成膜との間には誘電体膜のＡＬＤ法による成膜温度を７０℃以上超える熱処理は含まれていない。
【０１０３】
なお、本実験例では、ＴｉプリカーサにＴＴＩＰあるいはＴｉＭＣＴＡを用い、ＺｒプリカーサにＴＥＭＡＺを用いている。これらのプリカーサを用いることにより同じ温度で成膜が可能となる。したがって、装置の温度変更を伴うことなく、ＴｉＯ膜、ＺｒＯ膜、ＴｉＯ膜を連続成膜でき、生産効率の低下を回避できる利点がある。同一温度で成膜可能なプリカーサであれば、上記プリカーサに限るものではない。
【０１０４】
（実験例５）
本実験例では、誘電体膜の形成方法として、ＺｒＯ膜を２ステップに分けて形成したキャパシタの特性について、図１８及び図１９を用いて説明する。第１の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第２の微結晶ＺｒＯ膜を形成した状態で、第一の保護膜となる非晶質ＴｉＯ膜を積層形成し、上部電極形成時の熱処理で第２の微結晶ＺｒＯ膜及び第一の保護膜となる非晶質ＴｉＯ膜（膜厚１ｎｍ以上の場合）を多結晶に変換する方法を用いる。
【０１０５】
図１８（ａ）は本実験例のキャパシタの構造を示している。シリコン単結晶半導体基板１０１上に、ＣＶＤ−ＴｉＮ膜からなる下部電極１０２と、厚さ０．５ｎｍの非晶質ＴｉＯ膜からなる第二の保護膜１１４と、厚さ５ｎｍの多結晶ＺｒＯ膜からなる第一の誘電体膜１１５と、厚さ１ｎｍの多結晶ＺｒＯ膜からなる第二の誘電体膜１１９と、第二の誘電体膜１１９の上に形成され厚さ１ｎｍの多結晶ＴｉＯ膜からなる第一の保護膜１１６と、第一の保護膜１１６の上に形成されたＣＶＤ−ＴｉＮ膜からなる上部電極１１７を備えたキャパシタ構造を示している。
【０１０６】
本実験例のキャパシタは、誘電体膜が、第一の誘電体膜１１５と、第二の誘電体膜１１９の２層膜で構成されている点が、実験例３及び４と異なっている。第二の誘電体膜１１９には、第一の誘電体膜１１５と同じ材料であるＺｒＯ膜を用いることができる。また、酸化ハフニウム膜や酸化タンタル膜のような第一の誘電体膜１１５と異なる材料を用いることもできる。同じ材料であるＺｒＯ膜で構成した場合には、第一の誘電体膜１１５と第二の誘電体膜１１９は一体化した構成となるので、図１３に示した実験例３と構成上同じとなる。
【０１０７】
以下、図１８（ａ）に示したキャパシタの形成方法について、図１８（ｂ）を用いて説明する。
【０１０８】
（１）下部電極形成ステップ
実験例４で説明したように、まず、半導体基板１０１をＴｉＮ膜形成装置内にセットし、半導体基板１０１上に、下部電極１０２となるＣＶＤ−ＴｉＮ膜を形成した。立体構造への適用を考慮して、ＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。ＴｉＮ膜の形成後、ＴｉＮ膜形成装置から取り出した。
【０１０９】
（２）第二の保護膜となるＴｉＯ膜形成ステップ
次に、ＡＬＤ成膜装置内に半導体基板１０１をセットし、図１６に示した処理ステップに基き、第二の保護膜１１４となるＴｉＯ膜を形成した。ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）をＴｉのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ０．５ｎｍで形成した。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【０１１０】
（３）第一の誘電体膜となるＺｒＯ膜形成ステップ
第二の保護膜１１４を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して第一の誘電体膜１１５となるＺｒＯ膜を形成した。ＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ［Ｎ（ＣＨ３）ＣＨ２ＣＨ３］４）をＺｒのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ５ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。
【０１１１】
（４）熱処理ステップ
第一の誘電体膜１１５を形成した後、同一のＡＬＤ成膜装置内に保持したまま、温度を３８０℃まで昇温し、酸素雰囲気で１０分間熱処理した。その後、温度を４５０℃まで昇温し、窒素雰囲気で１０分間、さらに熱処理した。この段階で、第一の誘電体膜１１５となるＺｒＯ膜は多結晶化し、図５に示したようにクラックが発生している。第二の保護膜１１４となるＴｉＯ膜は非晶質状態が維持される。
【０１１２】
（５）第二の誘電体膜となるＺｒＯ膜形成ステップ
上記熱処理を行った後、温度を２５０℃まで降温し、クラックが発生している第一の誘電体膜表面に第二の誘電体膜１１９となるＺｒＯ膜を形成した。ＴＥＭＡＺをＺｒのプリカーサとし、オゾンを反応ガスとして、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＺｒＯ膜は微結晶状態となっている。
【０１１３】
（６）第一の保護膜となる第一の非晶質ＴｉＯ膜形成ステップ
第二の誘電体膜１１９となる微結晶ＺｒＯ膜を形成した後、同一のＡＬＤ成膜装置内に保持したまま、連続して第一の保護膜１１６となるＴｉＯ膜を形成した。Ｔｉプリカーサには、ＴｉＭＣＴＡ（メチルシクロペンタジエニルトリスジメチルアミノチタン：（ＭｅＣｐ）Ｔｉ（ＮＭｅ２）３を用いた。反応ガスとしてオゾンを用い、温度２５０℃のＡＬＤ法により、厚さ１ｎｍで形成した。ＡＬＤ法で成膜した段階のＴｉＯ膜は非晶質状態となっている。
【０１１４】
（７）上部電極形成ステップ
第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を成膜した後、半導体基板１０１をＡＬＤ成膜装置から取り出し、ＴｉＮ膜形成装置内にセットした。続いて、第一の保護膜１１６となるＴｉＯ膜表面に、上部電極１１７となるＣＶＤ−ＴｉＮ膜を形成した。立体構造への適用を考慮して、ＴｉＣｌ４とＮＨ３を反応ガスとするＣＶＤ法により形成した。成膜温度は４５０℃とした。厚さは、１０ｎｍとした。このＴｉＮ膜は成膜段階で多結晶となっている。また、この段階で第二の誘電体膜となる第二の微結晶ＺｒＯ膜と第一の保護膜となる第一の非晶質ＴｉＯ膜は多結晶化されている。その後、実験例２に記載したように上部電極を上部電極パターンに加工してキャパシタを形成した。
【０１１５】
図１９の符合Ｕは、上記方法により形成したキャパシタのリーク電流特性を示している。なお、同図の符号Ｔは、図１７に示した符号Ｔと同じである。上記のように、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を形成して、熱処理を施し、多結晶化させた後、その上に第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜を形成した状態で、第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を積層形成し、上部電極１１７形成時の熱処理で第二の誘電体膜及び第一の保護膜を多結晶に変換する方法を用いたキャパシタでは、符号Ｔと同等の極めてリーク電流の少ない特性が得られている。本実験例では第一の誘電体膜１１５となる第１のＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分の熱処理に加え、４５０℃の窒素雰囲気で１０分の熱処理を行っている。図には示していないが、４５０℃の窒素雰囲気で１０分の熱処理だけを行った場合も同等の結果が得られている。図１５に一例を示したように、ＴＺＴ構造であっても、第一の保護膜１１６を形成する前に４００℃の窒素雰囲気で１０分間熱処理を施すとリーク電流が増大している。しかし、本実験例のように、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を熱処理して多結晶化させた後、第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜を形成することによりリーク電流の増大を回避できることを示している。本実験例では、第１の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第２の微結晶ＺｒＯ膜の膜厚を１ｎｍとしている。膜厚が６ｎｍの単層膜からなるＺｒＯ膜に４５０℃の熱処理が加わった後、上部電極が形成されると図３に示したように、著しくリーク電流は増大する。そして、リーク電流が増大する原因を図４に示した２次的な結晶粒成長に伴うクラックの発生によるものと推定した。本実験例では、第１の微結晶ＺｒＯ膜を形成した後、４５０℃の熱処理を施すことにより、第一の誘電体膜となる多結晶ＺｒＯ膜にクラックを発生させているが、その後、第２の微結晶ＺｒＯ膜を形成することにより、第２の微結晶ＺｒＯ膜が第一の誘電体膜であるＺｒＯ膜に生じているクラックを埋設してクラックを消滅させる。また、第２の微結晶ＺｒＯ膜と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を連続して形成した後、上部電極１１７を４５０℃で形成している。したがって、第一の非晶質ＴｉＯ膜は第２の微結晶ＺｒＯ膜に対して保護膜として機能し、上部電極１１７を４５０℃で形成した段階で、第二の誘電体膜１１９となる多結晶ＺｒＯ膜に新たなクラックが発生することを抑止する効果を有している。
【０１１６】
次に、本実験例のキャパシタで得られるＥＯＴについて説明する。本実験例のキャパシタでは、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を形成した後、３８０℃の酸素雰囲気で１０分間の熱処理に加え、４５０℃の窒素雰囲気で１０分間の熱処理を行っている。このキャパシタはＥＯＴ０．６７ｎｍであった。また、図には示していないが、４５０℃の窒素雰囲気で１０分間の熱処理だけを行ったサンプルは、リーク電流が符号Ｕと同等で、ＥＯＴは０．７１ｎｍであった。一方、第１の微結晶ＺｒＯ膜形成と第２の微結晶ＺｒＯ膜形成の間に熱処理を施さないで形成したサンプルのＥＯＴは０．７４ｎｍであった。さらに、図１９の符号Ｔで示したＺｒＯ膜が６ｎｍ単層で構成されるキャパシタはＥＯＴ０．７３ｎｍであった（実験例４）。すなわち、ＺｒＯ膜に対しては、上部電極形成時の熱処理が加わる前に予め熱処理を加える方が、ＥＯＴの薄膜化の観点で得策である。特に、酸化性雰囲気での熱処理がより効果的である。酸化性雰囲気での熱処理では、ＺｒＯ膜中に含有される不純物の脱離効果を促進させ誘電率が向上するものと考えられる。ただし、酸化性雰囲気での熱処理は、温度が高すぎると酸化剤の拡散によって下部電極を酸化させる問題が生じるので、熱処理温度は３５０℃〜３８０℃の範囲とすることが望ましい。３５０℃より低い温度では上記の熱処理効果が得られなくなる。
【０１１７】
上記のように、第一の誘電体膜１１５となる膜厚が５ｎｍの第１の微結晶ＺｒＯ膜を形成した後、一旦熱処理を施す。これにより、第１の微結晶ＺｒＯ膜は多結晶化しクラックが発生するものの、クラック以外の部分では緻密化され、誘電率が向上する。この状態の第一の誘電体膜表面に第二の誘電体膜１１９となる膜厚が１ｎｍの第２の微結晶ＺｒＯ膜を形成することにより、第２の微結晶ＺｒＯ膜が第一の誘電体膜１１５である多結晶ＺｒＯ膜に生じているクラックを埋設して消滅させる。第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜が連続して形成された後、上部電極１１７が４５０℃で形成される。したがって、第一の保護膜１１６となる第一の非晶質ＴｉＯ膜は、第二の誘電体１１９となる第２の微結晶ＺｒＯ膜に対して保護膜として機能し、上部電極１１７を４５０℃で形成した段階で、第二の誘電体膜１１９である多結晶ＺｒＯ膜に新たなクラックが発生することを抑止することができる。その結果、本実験例の方法によれば、低リーク電流レベルを維持すると共に、ＥＯＴを低減させる効果を有する。また、後述するように、本実験例の方法では、上部電極１１７となるＴｉＮ膜を形成した後、誘電体膜１１３に加わる比較的長時間の熱処理におけるリーク電流特性の劣化を抑制できる効果もある。
【０１１８】
本実験例では、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜の膜厚を５ｎｍ、第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜の膜厚は１ｎｍとしたが、これに限るものではない。ＺｒＯ膜の緻密化を図るためには第１の微結晶ＺｒＯ膜の膜厚を厚くして、第２の微結晶ＺｒＯ膜の膜厚を薄くすることが望ましい。しかし、第２の微結晶ＺｒＯ膜が第一の誘電体膜である多結晶ＺｒＯ膜に生じているクラックを埋設して消滅させるためには、少なくとも１ｎｍは必要である。また、前述のように、ＥＯＴを０．９ｎｍ以下に維持するためには、全体のＺｒＯ膜厚を７ｎｍ以下とすることが望ましい。したがって、本実験例のキャパシタにおいては、第一の保護膜１１６の膜厚を０．４〜５．０ｎｍとした上で、第二の保護膜１１４となるＴｉＯ膜の膜厚を０．４〜２．０ｎｍ、第二の誘電体膜１１９となるＺｒＯ膜の膜厚を１．０〜１．５ｎｍとして、全体のＺｒＯ膜厚が５〜７ｎｍの範囲となるように第一の誘電体膜１１５となるＺｒＯ膜の膜厚を選択すればよい。
【０１１９】
本実験例では、半導体基板上にＴｉＮ膜からなる下部電極を形成する工程と、前記下部電極の表面に第二の保護膜となる第二のＴｉＯ膜を形成する工程と、第二のＴｉＯ膜表面に第一の微結晶ＺｒＯ膜を形成する工程と、熱処理して、少なくとも前記第一の微結晶ＺｒＯ膜を多結晶ＺｒＯ膜からなる第一の誘電体膜に変換する工程と、前記第一の誘電体膜表面に微結晶状態の第二の誘電体膜を形成する工程と、前記微結晶状態の第二の誘電体膜の表面に、該第二の誘電体膜の２次的な結晶粒成長を伴わない温度で第一の保護膜となる第一の非晶質ＴｉＯ膜を形成する工程と、前記第一の非晶質ＴｉＯ膜を形成した後、熱処理によって少なくとも前記第二の誘電体膜を多結晶の第二の誘電体膜に変換する工程と、前記第一の保護膜表面にＴｉＮ膜からなる上部電極を形成する工程と、を含んで構成されている。本実験例においても、第二の保護膜から第一の保護膜となる第一の非晶質ＴｉＯ膜の成膜工程までを同一のＡＬＤ成膜装置内で実施しているが、各膜種を別の成膜装置で成膜しても良い。
【０１２０】
（実験例６）
本実験例では、実験例５の方法を用いて形成したキャパシタについて、ポストアニール（ＰＡ）を施した結果について、図２０を用いて説明する。
【０１２１】
前述のように、半導体記憶装置の集積度向上に伴い、個々のメモリセルが縮小されてくると、キャパシタを立体的に製造する必要が生ずる。この場合には立体構造に特有の工程が必要となる。例えば、実験例２〜５までに述べた上部電極１１７の上に、さらに第二の上部電極を形成する工程である。この工程では、例えば、最大５００℃で６時間程度の熱負荷が発生する場合がある。この場合、前述の実験例２〜５で形成したキャパシタに、さらに上記熱処理が施されることとなる。したがって、第二の上部電極を必要とする立体構造のキャパシタでは上記熱処理に対する耐性を有することが求められる。
【０１２２】
図２０の符号Ｕは図１９の符号Ｕと同じでありＰＡがない場合である。符号Ｘは、４５０℃の窒素雰囲気で６時間の熱処理を行った場合の結果である。符号Ｙは、５００℃の窒素雰囲気で６時間の熱処理を行った場合の結果である。なお、各々のサンプルについて、窒素雰囲気での熱処理に加えて、４５０℃の水素雰囲気で２時間の熱処理を追加したサンプルについても評価したが、図２０の結果と差がなく、窒素雰囲気の熱処理が特性変動を支配していることがわかっている。
【０１２３】
図２０から明らかなように、４５０℃で熱処理した符号Ｘでは低電界でのリーク電流がわずかに増加しているものの、±１Ｖの範囲では大きな変化は見られない。このサンプルのＥＯＴは０．６８ｎｍであり、符号ＵのＥＯＴ０．６７ｎｍと大差はない。したがって、４５０℃のＰＡに対しては充分耐性がある。図には示していないが、この耐性は、実験例４に示した単層ＺｒＯ膜のキャパシタにおいても示されており、ＴＺＴ構造は４５０℃のＰＡに対して耐性を有している。一方、５００℃で熱処理した符号Ｙは、ＰＡを行っていない符号Ｕに比べて明らかにリーク電流の増加が見られている。しかし、この場合であっても、±１Ｖにおけるリーク電流は１Ｅ−７（Ａ／ｃｍ２）以下であり、充分使用に耐えられるレベルにある。なお、このサンプルのＥＯＴは０．７５ｎｍであった。
【０１２４】
実験例５では、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜に対して４５０℃を最高温度とする熱処理しか行っていないので、４５０℃のＰＡに対してはＺｒＯ膜の緻密性が充分であるが、５００℃のＰＡに対しては緻密性が不十分になっていると推察される。したがって、第１の微結晶ＺｒＯ膜に対して予め５００℃の熱処理を加えておけば緻密性がさらに向上し、５００℃のＰＡに対してもリーク電流の増加を抑制する充分な耐性を示すものと推察される。
【０１２５】
上記のように、第一の誘電体膜１１５となる第１の微結晶ＺｒＯ膜を形成した後、第１の微結晶ＺｒＯ膜に対して予め熱処理を施して多結晶化し、その後、多結晶ＺｒＯ膜の表面に第二の誘電体膜１１９となる第２の微結晶ＺｒＯ膜と第一の保護膜１１６となる第一の非晶質ＴｉＯ膜を連続して形成し、さらに第一の上部電極１１７となるＴｉＮ膜を４５０℃で形成する方法を用いることにより、低リーク電流レベルを維持すると共にＥＯＴを低減させる効果に加えて、ＰＡに対しても充分な耐性を有する効果がある。ＰＡ耐性を有するキャパシタは、一般的に信頼性にも優れており、実験例５の方法により形成したキャパシタは高信頼性が要求される半導体記憶装置の構成要素として寄与することができる。なお、本実験例では、実験例５のＴＺＴ構造（第一の保護膜１１６の非晶質又は多結晶ＴｉＯ膜／第二の誘電体膜１１９の多結晶ＺｒＯ膜／第一の誘電体膜１１５の多結晶ＺｒＯ膜／第二の保護膜１１４の非晶質又は多結晶ＴｉＯ膜）にＰＡを施した例を示したが、その他の実験例２〜４に示した構造においても同様に、第一の保護膜１１６を設けていることでＰＡ耐性が得られるものである。
【０１２６】
図２１は、上述の各実験例で得られた種々のキャパシタにおける、ＥＯＴと＋１Ｖにおけるリーク電流との関係について比較したものである。■は第一の保護膜となるＴｉＯ膜がない場合の単層ＺｒＯ膜からなる誘電体膜を備えたキャパシタ（実験例１）である。●は第一の保護膜となるＴｉＯ膜と、単層ＺｒＯ膜からなる誘電体膜を備えたＴＺ構造のキャパシタ（実験例２）である。また、◇は第一の保護膜となるＴｉＯ膜と、第一若しくは、第一と第二の誘電体膜となるＺｒＯ膜と、第二の保護膜となるＴｉＯ膜からなるＴＺＴ構造のキャパシタ（実験例３〜５）である。さらに、◎は、ＴＺＴ構造において５００℃の窒素雰囲気で６時間のＰＡを施した結果（実験例６）を示す。
【０１２７】
図２１から明らかなように、第一の保護膜となるＴｉＯ膜がないキャパシタでは、ＥＯＴは許容レベルにあるが、リーク電流は極めて大きく半導体記憶装置として使用できる状態にはないことが明らかである。一方、ＺｒＯ膜のクラック発生を防止する保護膜となるＴｉＯ膜を備えたＴＺ構造及びＴＺＴ構造では、少なくとも第一の保護膜となるＴｉＯ膜を有することにより０．９ｎｍ以下のＥＯＴを維持しつつ、リーク電流を＋１Ｖにおいて１Ｅ−７（Ａ／ｃｍ２）以下まで低減できる効果のあることが明らかである。
【０１２８】
（実施例１〜４）
本実施例では、実験例６（誘電体膜及び第一の保護膜の積層構造は実験例２〜５）に記載したキャパシタ構造を立体構造に適用した半導体記憶装置について図２２〜２４を用いて説明する。
【０１２９】
初めに、半導体記憶装置となるＤＲＡＭの全体構成の概略について図２２の断面模式図を用いて説明する。
【０１３０】
ｐ型シリコン基板２０１にｎウエル２０２が形成され、その内部に第一のｐウエル２０３が形成されている。また、ｎウエル２０２以外の領域に第二のｐウエル２０４が形成され、素子分離領域２０５で第一のｐウエル２０３と分離されている。第一のｐウエル２０３は複数のメモリセルが配置されるメモリセル領域を、第二のｐウエル２０４は周辺回路領域を各々便宜的に示している。
【０１３１】
第一のｐウエル２０３には個々のメモリセルの構成要素でワード線となるゲート電極を備えたスイッチングトランジスタ２０６及び２０７が形成されている。トランジスタ２０６は、ドレイン２０８、ソース２０９とゲート絶縁膜２１０を介してゲート電極２１１で構成されている。ゲート電極２１１は、多結晶シリコン上にタングステンシリサイドを積層したポリサイド構造若しくはタングステンを積層したポリメタル構造からなっている。トランジスタ２０７は、ソース２０９を共通としドレイン２１２、ゲート絶縁膜２１０を介してゲート電極２１１で各々構成されている。トランジスタは第一の層間絶縁膜２１３で被覆されている。
【０１３２】
ソース２０９に接続するように第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を多結晶シリコン２１４で充填している。多結晶シリコン２１４の表面には、金属シリサイド２１５が設けられている。金属シリサイド２１５に接続するように窒化タングステン及びタングステンからなるビット線２１６が設けられている。ビット線２１６は第二の層間絶縁膜２１９で被覆されている。
【０１３３】
トランジスタのドレイン２０８及び２１２に接続するように第一の層間絶縁膜２１３及び第二の層間絶縁膜２１９の所定の領域にコンタクト孔を設けた後シリコンで充填し、シリコンプラグ２２０が形成されている。シリコンプラグ２２０の上部には金属からなる導体プラグ２２１が設けられている。
【０１３４】
導体プラグ２２１に接続するようにキャパシタが形成される。下部電極を形成するための第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂが第二の層間絶縁膜２１９上に積層して設けられる。第四の層間絶縁膜２２２ｂを周辺回路領域に残存させ、メモリセル領域に王冠型の下部電極２２３を形成した後、メモリセル領域の第四の層間絶縁膜２２２ｂは除去されている。誘電体膜２２４が下部電極２２３の内壁及び第四の層間絶縁膜２２２ｂを除去して露出した外壁を覆うように設けられ、さらに上部電極２２５がメモリセル領域全体を覆うように設けられ、キャパシタが構成されている。下部電極２２３の上端部側面の一部には、支持膜２２２ｃが設けられている。支持膜２２２ｃは隣接する複数の下部電極の一部を接続するように設けれており、これにより、機械的強度を増加させて下部電極自身の倒壊を回避している。支持膜２２２ｃの下方は空間となっているので、その空間内に露出している下部電極表面にも誘電体膜２２４及び上部電極２２５が設けられている。図２２には３０１と３０２の二つのキャパシタが示されている。下部電極２２３には段差被覆性に優れたＣＶＤ法で形成する窒化チタン（ＴｉＮ）膜を用いる。キャパシタは、第五の層間絶縁膜２２６で被覆されている。なお、プラグ材料は、キャパシタの下部電極に合わせて変更可能であり、シリコンに限ることはなく、キャパシタの下部電極と同一材料もしくは異なる材料の金属で構成することもできる。また、誘電体膜２２４及び上部電極２２５の詳細な構成については後述する製造工程で説明する。
【０１３５】
一方、第二のｐウエル２０４には周辺回路を構成するトランジスタがソース２０９、ドレイン２１２、ゲート絶縁膜２１０、ゲート電極２１１からなって設けられている。ドレイン２１２に接続するように、第一の層間絶縁膜２１３の所定の領域に設けられたコンタクト孔を金属シリサイド２１６及びタングステン２１７で充填している。タングステン２１７に接続するように、窒化タングステン及びタングステンからなる第一の配線層２１８が設けられている。該第一の配線層２１８の一部は、第二の層間絶縁膜２１９、第三の層間絶縁膜２２２ａ、第四の層間絶縁膜２２２ｂ及び第五の層間絶縁膜２２６を貫通して設けられる金属ビアプラグ２２７を介してアルミニウム又は銅からなる第二の配線層２３０に接続されている。また、メモリセル領域に設けられたキャパシタの上部電極２２５は、一部の領域で周辺回路領域に引き出し配線２２８として引き出され、第五の層間絶縁膜２２６の所定の領域に形成された金属プラグ２２９を介して、アルミニウム又は銅からなる第二の配線層２３０に接続されている。以下、層間絶縁膜の形成、コンタクトの形成、配線層の形成を必要に応じて繰り返し、ＤＲＡＭを構成している。
【０１３６】
図２３は、図２２の断面模式図において、Ｘ−Ｘで示した位置の概略平面図であり、誘電体膜及び上部電極は省略している。また、図２３のＹ−Ｙで示した線分領域は、図２２のＸ−Ｘ線分領域に相当している。個々の下部電極２２３の外側の全領域を覆う支持膜２２２ｃには複数の下部電極に跨るように、メモリセル領域全域にわたり複数の開口２３１が設けられている。個々の下部電極２２３は、その外周の一部がいずれかの開口２３１に接する構成となる。開口以外の支持膜は連続しているので、個々の下部電極は支持膜を介して連結されることになり、縦／横比の横方向の長さを拡大できるので下部電極自身の倒壊を回避することができる。集積度が高くなり、セルが微細化されると、キャパシタの下部電極の縦／横比（アスペクト比）が大きくなり、下部電極を支持する手段が備えられていないと、下部電極は製造途中で倒壊してしまう場合がある。図２３ではキャパシタ３０１と３０２が対向する間の領域を中心にして６つの下部電極に跨るように開口２３１が設けられている例を示している。したがって、図２２においても、図２３に対応してキャパシタ３０１の上部、３０２の上部、及び３０１と３０２の間の上部には支持膜が設けられていない構成となっている。
【０１３７】
このように、支持膜が設けられることで、支持膜下の下部電極表面に誘電体膜や上部電極を形成するためには、より一層カバレジの良い成膜方法が必要となる。
【０１３８】
以下、上記半導体記憶装置となるＤＲＡＭの製造工程の内、キャパシタ製造工程以外の工程は省略し、本発明に係るキャパシタの製造工程を抜き出して説明することとする。図２４に、図２２に示す一つのキャパシタについて工程断面図を示す。なお、説明のため、半導体基板２０１上のトランジスタや第一の層間絶縁膜等は省略している。
【０１３９】
まず、図２４−１に示すように、単結晶シリコンからなる半導体基板２０１上に第二の層間絶縁膜２１９を形成した（工程（ａ））。その後、所定の位置にコンタクトホールを開口後、バリヤメタル２２１ａ及びメタル２２１ｂを全面に形成した。次に、ＣＭＰ法を用いて第二の層間絶縁膜上に形成されているバリヤメタル２２１ａ及びメタル２２１ｂを除去して、導体プラグ２２１を形成した。続いて、窒化シリコン膜からなる第三の層間絶縁膜２２２ａ、酸化シリコン膜からなる第四の層間絶縁膜２２２ｂ及び窒化シリコン膜からなる支持膜２２２ｃを全面に積層形成した。
【０１４０】
次に、工程（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、支持膜２２２ｃ、第四の層間絶縁膜２２２ｂ及び第三の層間絶縁膜２２２ａにシリンダホール２３２を形成した。シリンダホールは平面視で直径６０ｎｍの円となるように形成した。また、隣接するシリンダホールとの最近接間隔も６０ｎｍとなるように形成した。これによりシリンダホール底面には導体プラグ２２１の上面が露出する。
【０１４１】
次に、工程（ｃ）に示すように、シリンダホール２３２の内面を含む全面に、キャパシタの下部電極材料となるＴｉＮ膜２２３ａを形成した。ＴｉＮ膜は、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、形成温度３８０℃〜６５０℃の範囲で形成することができる。本実施例では４５０℃で形成した。膜厚は１０ｎｍとした。なお、ＴｉＮ膜は、上記原料ガスを用いてＡＬＤ法により形成することもできる。ＴｉＮ膜２２３ａを形成することにより、新たなシリンダホール２３２ａが形成される。
【０１４２】
次に、工程（ｄ）に示すように、シリンダホール２３２ａを埋設するように、シリコン酸化膜などの保護膜２３４を全面に形成した。その後、ＣＭＰ法により支持膜２２２ｃの上面に形成されている保護膜２３４及びＴｉＮ膜２２３ａを除去して下部電極２２３を形成した。
【０１４３】
次に、図２４−２に示すように、支持膜２２２ｃに開口２３１を形成した（工程（ｅ））。図２３の平面図に示したように、開口２３１のパターンは、下部電極の内側に残存している保護膜２３４の一部と、下部電極２２３の一部と、第四の層間絶縁膜２２２ｂの一部とに跨るように形成する。したがって、開口２３１を形成するドライエッチングでは、第四の層間絶縁膜２２２ｂ上に形成されている支持膜２２２ｃの他、保護膜２３４及び下部電極２２３も上端の一部が除去される。
【０１４４】
次に、工程（ｆ）に示すように、開口２３１内に露出した第四の層間絶縁膜２２２ｂを除去した。例えば、フッ化水素酸溶液（ＨＦ液）を用いてエッチングすると、支持膜２２２ｃは窒化シリコン膜で形成されているので、ほとんどエッチングされないが、酸化シリコン膜で形成されている第四の層間絶縁膜２２２ｂ及び保護膜２３４は全て除去される。溶液エッチングなので開口２３１の直下のみならず、支持膜２２２ｃの下に位置する酸化シリコン膜も除去される。これにより、下部電極２２３と下部電極２２３を支持する支持膜２２２ｃが中空状態で残存し、下部電極２２３表面が露出している。
【０１４５】
このエッチング時、窒化シリコン膜からなる第三の層間絶縁膜２２２ａはエッチングストッパーとして機能し、第二の層間絶縁膜２１９がエッチングされるのを防止している。
【０１４６】
次に、工程（ｇ）に示すように、誘電体膜２２４及び第一の保護膜２２５ａとなるＴｉＯ膜を形成した。第一の保護膜２２５ａ及び誘電体膜２２４は、実験例２に記載したＴＺ構造、若しくは実験例３〜５に記載したＴＺＴ構造として、ＡＬＤ法を用いて形成することができる。これらＴＺ構造及びＴＺＴ構造は、各パラメータを所望の特性が得られるように最適化される。ＡＬＤ法で形成する膜は段差被覆性に優れているので、誘電体膜２２４及び第一の保護膜２２５ａは中空状態で露出している下部電極表面のいずれの部位にも形成される。
【０１４７】
次に、工程（ｈ）に示すように、第一の上部電極２２５ｂとなるＴｉＮ膜を形成した。下部電極の場合と同様に、ＴｉＣｌ４とＮＨ３を原料ガスとするＣＶＤ法により、温度４５０℃で形成した。膜厚は１０ｎｍとした。ＣＶＤ法で形成するＴｉＮ膜も極めて段差被覆性が良いので、中空状態の空間に入り込んで第一の保護膜２２５ａ表面のいずれの部位にも形成することができる。
【０１４８】
第一の上部電極２２５ｂは、４５０℃で形成しているが、誘電体膜２２４は第一の保護膜２２５ａとなるＴｉＯ膜で保護された状態で熱処理を受けるので、前述の実験例で説明したように、誘電体膜２２４にクラックが発生してリーク電流が増大する問題を回避することができる。
【０１４９】
次に、図２４−３に示すように、第二の上部電極２２５ｃとなるボロンドープシリコンゲルマニウム膜（Ｂ−ＳｉＧｅ膜）を形成した（工程（ｉ））。工程（ｈ）の第一の上部電極２２５ｂを形成した段階では、中空状態が解消されておらず、至る所に空間が残存している。この状態でプレートとなるタングステンをＰＶＤ法で形成すると、ＰＶＤ法は段差被覆性が悪いために空間を埋めきることができず、半導体記憶装置が完成した段階でも、キャパシタの周囲には空間が残存することとなる。このような空間の残存は機械的強度の低下を招き、後工程のパッケージング時に生じるストレスによりキャパシタの特性が変動する問題をもたらす。したがって、Ｂ−ＳｉＧｅ膜を形成することの目的は、残存している空間を埋め込んで消滅させ、機械的ストレスに対する耐性を向上させることにある。
【０１５０】
Ｂ−ＳｉＧｅ膜は、ゲルマン（ＧｅＨ４）とモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を原料ガスとするＣＶＤ法により形成することができる。この方法により形成するＢ−ＳｉＧｅ膜は段差被覆性に優れており、中空空間を埋設することができる。ただし、このＣＶＤ法では形成温度として４２０〜５００℃を必要とし、生産性を考慮してバッチ方式で形成する場合には６時間程度の熱処理がキャパシタに加えられることとなる。実験例６で説明したＰＡは、この工程における熱処理を想定したものである。第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成する工程において、最大５００℃の熱処理が加わったとしても、実験例２〜５で述べた方法を採用することにより、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供することができる。
【０１５１】
第二の上部電極２２５ｃとなるＢ−ＳｉＧｅ膜を形成した後、メモリセル領域全体を覆う給電プレートとして用いるため、第三の上部電極２２５ｄとなるタングステン膜（Ｗ膜）を形成した。Ｗ膜は、温度が２５〜３００℃のＰＶＤ法で形成するので、誘電体膜のリーク電流が増大するような熱的影響は及ぼさない。以下、図２２に示したように、第五の層間絶縁膜２２６の形成工程及びその後の工程を実施してＤＲＡＭからなる半導体記憶装置を製造する。
【０１５２】
上記のように、全体構成となる図２２に示した上部電極２２５は、詳細構成となる図２４−３に示したように、第一の上部電極２２５ｂとなる多結晶ＴｉＮ膜と、第二の上部電極となるＢ−ＳｉＧｅ膜と、第三の上部電極２２５ｄとなるＷ膜で構成される。なお、本実施例で説明したＤＲＡＭは、超高密度の最先端ＤＲＡＭを形成する場合の構成とその製造方法であって、平坦キャパシタや立体構造であっても倒壊防止用の支持膜２２２ｃを必要としないキャパシタを用いる場合には、上記のＢ−ＳｉＧｅの形成工程は不要となり５００℃のＰＡの影響は軽減される。
【０１５３】
なお、ＴＺＴ構造のキャパシタを用いる場合、第二の保護膜をＡＬＤ法で形成できる膜厚には制限が生じる。段落００９２で説明したように、ＡＬＤ法で形成した第二保護膜となるＴｉＯ膜は厚さが１ｎｍ未満では非晶質状態を維持するが、１ｎｍ以上では多結晶化して導体に変化する。図２４（ｆ）の下部電極２２３を形成した後、厚さ１ｎｍ以上の第二の保護膜となるＴｉＯ膜を全面に形成すると、上部電極２２５ｂを形成した段階で第二の保護膜が導体に変化して隣接する下部電極２２３同士が短絡した状態となってしまい、半導体記憶装置として機能しなくなってしまう。したがって、短絡を回避するためにはＡＬＤ法で形成する第二の保護膜の膜厚は１ｎｍ未満とする必要がある。この場合には、下部電極２２３を構成するＴｉＮ膜の表面を酸化する方法とＡＬＤ法を併用する方法を用いて１ｎｍ以上のＴｉＯ膜を形成する。酸化法では下部電極となるＴｉＮ膜以外は酸化されないので、隣接下部電極間にはＴｉＯ膜が形成されない。したがって、例えば第二の保護膜の膜厚を１．５ｎｍに形成する場合には、最初に酸化法を用いて下部電極ＴｉＮ表面にのみ厚さ０．６ｎｍのＴｉＯ膜を形成し、その後ＡｌＤ法により０．９ｎｍのＴｉＯ膜を形成する。これにより、ＴｉＮ下部電極上のは厚さ１．５ｎｍのＴｉＯ膜が形成され、下部電極間の絶縁膜上には０．９ｎｍのＴｉＯ膜しか形成されないので、結晶化を回避して下部電極間の短絡を防止することができる。
【０１５４】
以上説明したように、本発明によれば、誘電体膜となるＺｒＯ膜の表面を第一の保護膜となるＴｉＯ膜で保護した状態で、４５０℃の熱処理を伴う上部電極を形成することにより、ＺｒＯ膜にクラックが発生することを回避して、ＥＯＴを確保しつつ低リーク電流のキャパシタを提供できる効果がある。
【符号の説明】
【０１５５】
１０１ 半導体基板
１０２ 下部電極
１０３ 誘電体膜
１０３−ａ 微結晶状態
１０３−ｃ 多結晶状態
１０４ 上部電極
１０５ 結晶粒
１０６ ＰＶＤ−ＴｉＮ膜
１０７ クラック
１０８ ＣＶＤ−ＴｉＮ膜
１１３ 誘電体膜
１１３−ａ 微結晶ＺｒＯ膜
１１３−ｃ 多結晶ＺｒＯ膜
１１４ 第二の保護膜
１１５ 第一の誘電体膜
１１６ 第一の保護膜
１１６−ａ 第一の非晶質ＴｉＯ膜
１１６−ｃ 多結晶ＴｉＯ膜
１１７ 上部電極
１１９ 第二の誘電体膜
【特許請求の範囲】
【請求項１】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウム膜からなる誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、前記誘電体膜の少なくとも最上層に形成される膜を、原子層堆積（ＡＬＤ）法で成膜する工程を含み、
前記誘電体膜を形成する工程と、前記上部電極を形成する工程との間であって、前記誘電体膜の最上層に成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜を成膜する工程をさらに有する半導体装置の製造方法。
【請求項２】
前記誘電体膜の少なくとも最上層に形成される膜を原子層堆積（ＡＬＤ）法で成膜する工程と、該成膜された膜上に前記第一の保護膜を成膜する工程と、の間に前記ＡＬＤ法で成膜された該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度の熱処理工程がない請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に前記第一の保護膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記誘電体膜の成膜を、成膜温度２１０℃〜２８０℃のＡＬＤ法で実施する請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第一の保護膜の成膜を、成膜温度２１０℃〜２８０℃のＡＬＤ法で実施する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第一の保護膜は、第一の非晶質酸化チタン膜からなり、膜厚が０．４〜５．０ｎｍの範囲である請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記誘電体膜は、酸化ジルコニウムの単層膜からなり、膜厚が５．０〜７．０ｎｍの範囲である請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記誘電体膜は、前記第一の保護膜を成膜した段階では微結晶状態であり、３８０℃以上の温度で熱処理を施すことにより２次的な結晶粒成長した多結晶状態に変換する工程を有する請求項１ないし７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記上部電極は、多結晶窒化チタン膜からなり、成膜温度が３８０℃〜６００℃のＣＶＤ法で形成され、該上部電極を形成する工程が、前記誘電体膜を微結晶状態から多結晶状態に変換する工程の熱処理を兼ねる請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極を形成する工程の後、前記誘電体膜を形成する工程の前に、前記下部電極上に第二の保護膜を形成する工程をさらに有する請求項１ないし９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第二の保護膜は、酸化チタン膜からなり、膜厚が０．４〜２．０ｎｍの範囲である請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第二の保護膜は、成膜温度２１０℃〜２８０℃のＡＬＤ法で形成される請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１３】
前記誘電体膜を形成する工程は、ＡＬＤ法により酸化ジルコニウムからなる第一の誘電体膜を形成する工程の後、前記第一の誘電体膜を熱処理して緻密化された第一の誘電体膜に変換する工程と、前記緻密化された第一の誘電体膜上にＡＬＤ法により第二の誘電体膜を形成する工程と、を含む請求項１ないし１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第二の誘電体膜の膜厚は１ｎｍ〜１．５ｎｍの範囲であり、前記第二の誘電体膜と前記第一の誘電体膜との合計膜厚が５ｎｍ〜７ｎｍの範囲である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第二の誘電体膜は、前記第一の誘電体膜と同一、若しくは異種の誘電体膜である請求項１３又は１４記載の半導体装置の製造方法。
【請求項１６】
前記第一の誘電体膜の緻密化のための熱処理工程は、３５０〜３８０℃の酸化性雰囲気での熱処理を含む請求項１３ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第二の誘電体膜の形成から、該第二の誘電体膜表面に第一の保護膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１３ないし１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の保護膜を成膜する工程まで、同一の装置内で連続して行う請求項１ないし１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
誘電体膜の形成工程は、ＳｉＯ２等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下となるように誘電体膜を形成する工程である請求項１ないし１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記下部電極は立体構造に形成される請求項１ないし１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
半導体基板と、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体装置であって、
前記誘電体膜と上部電極との間に、前記誘電体膜に接する酸化チタン膜を含む第一の保護膜を有し、前記上部電極は前記第一の保護膜に接する多結晶窒化チタン膜を含む半導体装置。
【請求項２２】
前記誘電体膜は、多結晶酸化ジルコニウム膜からなる請求項２１に記載の半導体装置。
【請求項２３】
前記多結晶酸化ジルコニウム膜の膜厚は、５ｎｍ以上７ｎｍ以下である請求項２２に記載の半導体装置。
【請求項２４】
前記誘電体膜と下部電極との間に、酸化チタン膜からなる第二の保護膜を含む請求項２１ないし２３のいずれか１項に記載の半導体装置。
【請求項２５】
前記酸化チタン膜からなる第二の保護膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項２４に記載の半導体装置。
【請求項２６】
前記第二の保護膜は、膜厚が１ｎｍ未満の非晶質酸化チタン膜を含む請求項２５に記載の半導体装置。
【請求項２７】
前記第二の保護膜は、膜厚が１ｎｍ〜２ｎｍの多結晶酸化チタン膜を含む請求項２５に記載の半導体装置。
【請求項２８】
誘電体膜のＳｉＯ２等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項２１ないし２７のいずれか１項に記載の半導体装置。
【請求項２９】
前記第一の保護膜となる酸化チタン膜の膜厚は、０．４ｎｍ〜５ｎｍである請求項２１ないし２８のいずれか１項にに記載の半導体装置。
【請求項３０】
前記第一の保護膜となる酸化チタン膜は、膜厚が１ｎｍ〜２ｎｍの多結晶酸化チタン膜である請求項２９に記載の半導体装置。
【請求項３１】
前記第一の保護膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上１ｎｍ未満の非晶質酸化チタン膜である請求項２９に記載の半導体装置。
【請求項３２】
前記下部電極は立体構造である請求項２１ないし３１のいずれか１項に記載の半導体装置。
【請求項３３】
前記上部電極は、前記多結晶窒化チタン膜上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極が設けられている請求項３２に記載の半導体装置。
【請求項３４】
前記キャパシタに±１Ｖの範囲の電圧を印加したときのリーク電流が、１Ｅ−７（Ａ／ｃｍ2）以下である請求項２１ないし３３のいずれか１項に記載の半導体装置。
【請求項１】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に、窒化チタン膜からなる下部電極を形成する工程と、
前記下部電極上に酸化ジルコニウム膜からなる誘電体膜を形成する工程と、
前記誘電体膜上に窒化チタン膜を含む上部電極を形成する工程と
を備え、
前記誘電体膜を形成する工程は、前記誘電体膜の少なくとも最上層に形成される膜を、原子層堆積（ＡＬＤ）法で成膜する工程を含み、
前記誘電体膜を形成する工程と、前記上部電極を形成する工程との間であって、前記誘電体膜の最上層に成膜された膜上に、該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度を付加することなく、第一の保護膜を成膜する工程をさらに有する半導体装置の製造方法。
【請求項２】
前記誘電体膜の少なくとも最上層に形成される膜を原子層堆積（ＡＬＤ）法で成膜する工程と、該成膜された膜上に前記第一の保護膜を成膜する工程と、の間に前記ＡＬＤ法で成膜された該膜の前記ＡＬＤ法の成膜温度を７０℃以上超える温度の熱処理工程がない請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に前記第一の保護膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記誘電体膜の成膜を、成膜温度２１０℃〜２８０℃のＡＬＤ法で実施する請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第一の保護膜の成膜を、成膜温度２１０℃〜２８０℃のＡＬＤ法で実施する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第一の保護膜は、第一の非晶質酸化チタン膜からなり、膜厚が０．４〜５．０ｎｍの範囲である請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記誘電体膜は、酸化ジルコニウムの単層膜からなり、膜厚が５．０〜７．０ｎｍの範囲である請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記誘電体膜は、前記第一の保護膜を成膜した段階では微結晶状態であり、３８０℃以上の温度で熱処理を施すことにより２次的な結晶粒成長した多結晶状態に変換する工程を有する請求項１ないし７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記上部電極は、多結晶窒化チタン膜からなり、成膜温度が３８０℃〜６００℃のＣＶＤ法で形成され、該上部電極を形成する工程が、前記誘電体膜を微結晶状態から多結晶状態に変換する工程の熱処理を兼ねる請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記下部電極を形成する工程の後、前記誘電体膜を形成する工程の前に、前記下部電極上に第二の保護膜を形成する工程をさらに有する請求項１ないし９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第二の保護膜は、酸化チタン膜からなり、膜厚が０．４〜２．０ｎｍの範囲である請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第二の保護膜は、成膜温度２１０℃〜２８０℃のＡＬＤ法で形成される請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１３】
前記誘電体膜を形成する工程は、ＡＬＤ法により酸化ジルコニウムからなる第一の誘電体膜を形成する工程の後、前記第一の誘電体膜を熱処理して緻密化された第一の誘電体膜に変換する工程と、前記緻密化された第一の誘電体膜上にＡＬＤ法により第二の誘電体膜を形成する工程と、を含む請求項１ないし１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第二の誘電体膜の膜厚は１ｎｍ〜１．５ｎｍの範囲であり、前記第二の誘電体膜と前記第一の誘電体膜との合計膜厚が５ｎｍ〜７ｎｍの範囲である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第二の誘電体膜は、前記第一の誘電体膜と同一、若しくは異種の誘電体膜である請求項１３又は１４記載の半導体装置の製造方法。
【請求項１６】
前記第一の誘電体膜の緻密化のための熱処理工程は、３５０〜３８０℃の酸化性雰囲気での熱処理を含む請求項１３ないし１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第二の誘電体膜の形成から、該第二の誘電体膜表面に第一の保護膜を成膜する工程まで、プロセス温度が３００℃以下に保持される請求項１３ないし１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記下部電極上に誘電体膜を形成する工程から、前記誘電体膜上に第一の保護膜を成膜する工程まで、同一の装置内で連続して行う請求項１ないし１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
誘電体膜の形成工程は、ＳｉＯ２等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下となるように誘電体膜を形成する工程である請求項１ないし１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記下部電極は立体構造に形成される請求項１ないし１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
半導体基板と、
前記半導体基板に接続される下部電極と、
前記下部電極に接して前記下部電極を覆う誘電体膜と、
前記誘電体膜に接して前記誘電体膜を覆う上部電極と
を有するキャパシタを含む半導体装置であって、
前記誘電体膜と上部電極との間に、前記誘電体膜に接する酸化チタン膜を含む第一の保護膜を有し、前記上部電極は前記第一の保護膜に接する多結晶窒化チタン膜を含む半導体装置。
【請求項２２】
前記誘電体膜は、多結晶酸化ジルコニウム膜からなる請求項２１に記載の半導体装置。
【請求項２３】
前記多結晶酸化ジルコニウム膜の膜厚は、５ｎｍ以上７ｎｍ以下である請求項２２に記載の半導体装置。
【請求項２４】
前記誘電体膜と下部電極との間に、酸化チタン膜からなる第二の保護膜を含む請求項２１ないし２３のいずれか１項に記載の半導体装置。
【請求項２５】
前記酸化チタン膜からなる第二の保護膜の膜厚が、０．４ｎｍ以上２ｎｍ以下である請求項２４に記載の半導体装置。
【請求項２６】
前記第二の保護膜は、膜厚が１ｎｍ未満の非晶質酸化チタン膜を含む請求項２５に記載の半導体装置。
【請求項２７】
前記第二の保護膜は、膜厚が１ｎｍ〜２ｎｍの多結晶酸化チタン膜を含む請求項２５に記載の半導体装置。
【請求項２８】
誘電体膜のＳｉＯ２等価換算膜厚（ＥＯＴ）が０．９ｎｍ以下である請求項２１ないし２７のいずれか１項に記載の半導体装置。
【請求項２９】
前記第一の保護膜となる酸化チタン膜の膜厚は、０．４ｎｍ〜５ｎｍである請求項２１ないし２８のいずれか１項にに記載の半導体装置。
【請求項３０】
前記第一の保護膜となる酸化チタン膜は、膜厚が１ｎｍ〜２ｎｍの多結晶酸化チタン膜である請求項２９に記載の半導体装置。
【請求項３１】
前記第一の保護膜となる酸化チタン膜は、膜厚が０．４ｎｍ以上１ｎｍ未満の非晶質酸化チタン膜である請求項２９に記載の半導体装置。
【請求項３２】
前記下部電極は立体構造である請求項２１ないし３１のいずれか１項に記載の半導体装置。
【請求項３３】
前記上部電極は、前記多結晶窒化チタン膜上にボロンを含有するシリコンゲルマニウム膜からなる第二の上部電極が設けられている請求項３２に記載の半導体装置。
【請求項３４】
前記キャパシタに±１Ｖの範囲の電圧を印加したときのリーク電流が、１Ｅ−７（Ａ／ｃｍ2）以下である請求項２１ないし３３のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４−１】
【図２４−２】
【図２４−３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４−１】
【図２４−２】
【図２４−３】
【公開番号】特開２０１２−８００９５（Ｐ２０１２−８００９５Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１１−１９６４８３（Ｐ２０１１−１９６４８３）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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