半導体装置の製造方法
【課題】 半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。
【解決手段】 半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記ゲート電極の上面及び側面を覆う絶縁膜と、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールと、前記ドレイン拡散層上に開口した第２のスルーホールとが形成された第１の層間絶縁膜と、
前記第１のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、
前記第２のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、
前記メモリセル上に形成され、ビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第１のコンタクト用導電膜に接続されたビット線と
を有することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記ゲート電極の上面及び側面を覆う絶縁膜と、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールとが形成された第１の層間絶縁膜と、
前記第１のスルーホールの底部に埋め込まれ、前記ソース拡散層に接続された第１の埋め込み導電体と、
前記第２のスルーホールの底部に埋め込まれ、前記ドレイン拡散層に接続された第２の埋め込み導電体と、
前記第１のスルーホールの内壁と、前記第１の埋め込み導電体の上面とに形成され、前記第１の埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、
前記第２のスルーホールの内壁と、前記第２の埋め込み導電体の上面とに形成され、前記第２の埋め込み導電体を介して前記ドレイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、
前記メモリセル上に形成され、ビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第１のコンタクト用導電膜に接続されたビット線と
を有することを特徴とする半導体記憶装置。
【請求項３】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールと、前記ドレイン拡散層上に開口した第２のスルーホールと、前記半導体基板より離間した領域の前記第１のスルーホールを囲うように形成され、前記第１のスルーホールより開口径が広い開口と、が形成された第１の層間絶縁膜と、
前記開口の内壁及び底部、前記第１のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、
前記第２のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、
前記メモリセル上に形成され、ビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第１のコンタクト用導電膜に接続されたビット線と
を有することを特徴とする半導体記憶装置。
【請求項４】
請求項１又は２記載の半導体記憶装置において、
前記キャパシタ蓄積電極は、前記第１のスルーホールの内部に、前記第１のスルーホール内壁とは離間して形成された第１の柱状導電体を有し、
前記コンタクト用導電膜は、前記第２のスルーホールの内部に、前記第２のスルーホール内壁とは離間して形成された第２の柱状導電体を有する
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１、２又は４記載の半導体記憶装置において、
前記絶縁膜と接する領域の前記第１の層間絶縁膜は、前記絶縁膜とはエッチング特性が異なる材料により構成されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
前記絶縁膜はシリコン窒化膜であり、
前記絶縁膜とエッチング特性が異なる前記材料は、シリコン酸化膜又は不純物を添加したシリコン酸化膜である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項３記載の半導体記憶装置において、
前記キャパシタ蓄積電極は、前記第１のスルーホールより前記開口内に柱状に突出する柱状導電体を更に有する
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体記憶装置において、
前記ビット線コンタクトホールの内壁に形成されたサイドウォール絶縁膜を更に有し、
前記ビット線は、前記サイドウォール絶縁膜により前記キャパシタ対向電極と絶縁されている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記第１の層間絶縁膜上に形成され、前記ビット線と同一導電層からなる配線層とを更に有し、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記ビット線上に形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜上に形成された配線層とを更に有し、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層若しくはドレイン拡散層、前記キャパシタ対向電極、又は前記ビット線に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、
前記ビット線と前記配線層とを接続する領域の前記ビット線直下に、前記キャパシタ対向電極と、前記第２の層間絶縁膜との積層膜と同一の構造よりなるエッチング保護パターンを更に有する
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記第２の層間絶縁膜上に形成され、前記ビット線と同一導電層からなる配線層とを更に有し、
前記キャパシタ対向電極及び前記第２の層間絶縁膜は、前記周辺回路用トランジスタの形成された領域に延在して形成されており、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記周辺回路用トランジスタのゲート電極、ソース拡散層、又はドレイン拡散層上の前記第１の層間絶縁膜に形成された第３のスルーホールの内壁及び底部に形成された第２のコンタクト用導電膜とを更に有し、
前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層は、前記第２のコンタクト用導電膜を介して前記第１の層間絶縁膜上に形成された配線層に接続されている
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、
前記第３のスルーホールの底部に形成された第３の埋め込み導電体を更に有し、
前記第２のコンタクト用導電膜は、前記第３の埋め込み導電体を介して前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に接続されている
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の半導体記憶装置において、
前記第１の層間絶縁膜は、エッチング特性が異なる複数の絶縁材料を積層した積層膜である
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記積層膜は、シリコン窒化膜をシリコン酸化膜により挟んで積層されている
ことを特徴とする半導体記憶装置。
【請求項１８】
請求項１６記載の半導体記憶装置において、
前記積層膜は、シリコン酸化膜上にシリコン窒化膜が積層された膜である
ことを特徴とする半導体記憶装置。
【請求項１９】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記ゲート電極の上面及び側面を覆う絶縁膜と、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールが形成された第１の層間絶縁膜と、
前記第１のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたコンタクト部と、前記コンタクト部に接続され、前記第１の層間絶縁膜上に突出して形成された突出部とを有するキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極と、を有するキャパシタと
を有するメモリセル
を有することを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、
前記メモリセル上に形成され、前記第１の層間絶縁膜を介して前記ドレイン拡散層に達するビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記ドレイン拡散層に接続されたビット線とを更に有する
ことを特徴とする半導体記憶装置。
【請求項２１】
請求項１９又は２０記載の半導体記憶装置において、
前記第１の層間絶縁膜には、前記ドレイン拡散層上に開口された第２のスルーホールが形成されており、
前記第２のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続されたコンタクト用導電膜と、
前記メモリセル上に、第２の層間絶縁膜を介して形成され、前記コンタクト用導電膜接続されたビット線とを更に有する
ことを特徴とする半導体記憶装置。
【請求項２２】
請求項１９乃至２１のいずれかに記載の半導体記憶装置において、
前記第１の層間絶縁膜は、シリコン窒化膜とシリコン酸化膜とを有し、
前記シリコン窒化膜は、前記ゲート電極上に形成されており、
前記シリコン酸化膜は、前記シリコン窒化膜上に形成されており、
前記第２の層間絶縁膜はシリコン酸化膜により形成されている
ことを特徴とする半導体記憶装置。
【請求項２３】
請求項１乃至２２のいずれかに記載の半導体記憶装置において、
前記第１のコンタクト用導電膜、前記第２のコンタクト用導電膜又は前記キャパシタ蓄積電極は、Ｎ形シリコン及びＰ形シリコンにコンタクトする導電材料である
ことを特徴とする半導体記憶装置。
【請求項２４】
請求項１乃至２３のいずれかに記載の半導体記憶装置において、
前記ビット線コンタクトホールは、ビット線の延在する方向に長く伸びた形状である
ことを特徴とする半導体記憶装置。
【請求項２５】
請求項１乃至２４のいずれかに記載の半導体記憶装置において、
前記ビット線は、前記ビット線間の間隔の半分以下の膜厚である
ことを特徴とする半導体記憶装置。
【請求項２６】
並行に配された複数のビット線と
複数の前記ビット線に交差する方向に並行に配された複数のワード線と、
それぞれの前記ビット線の一方の端に設けられたセンスアンプと
それぞれの前記ワード線の一方の端に設けられたデコーダと
前記ビット線と前記ワード線のそれぞれの交差部に設けられた請求項１乃至２５のいずれかに記載のメモリセルとを有し、
複数の前記センスアンプは２組に分けられ、前記メモリセルが形成されたメモリセル領域の対向する側部にそれぞれの組が設けられており、
複数の前記デコーダは２組に分けられ、前記メモリセル領域の他の対向する側部にそれぞれの組が設けられている
ことを特徴とする半導体記憶装置。
【請求項２７】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールと、前記ドレイン拡散層上に開口した第２のスルーホールとが形成された第１の層間絶縁膜と、
前記第１のスルーホール内に埋め込まれた埋め込み導電体と、
前記第１の層間絶縁膜上に形成され、前記埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと
を有するメモリセルと、
前記第１の層間絶縁膜上に形成され、前記第２のスルーホールを介して前記ドレイン拡散層に接続されたビット線と
を有し、
前記埋め込み導電体と前記ビット線は、同一の導電層により形成されている
ことを特徴とする半導体記憶装置。
【請求項２８】
請求項２７記載の半導体記憶装置において、
前記埋め込み導電体は、前記第１のスルーホールの側壁及び底部に形成されている
ことを特徴とする半導体記憶装置。
【請求項２９】
請求項２７又は２８記載の半導体記憶装置において、
前記第１のスルーホール及び前記第２のスルーホールは、前記ゲート電極の外側に離間して形成されている
ことを特徴とする半導体記憶装置。
【請求項３０】
請求項２７乃至２９のいずれかに記載の半導体記憶装置において、
前記ビット線の上面及び側面は、前記ビット線上に形成する第２の層間絶縁膜に対してエッチングストッパとして機能する絶縁膜により覆われている
ことを特徴とする半導体記憶装置。
【請求項３１】
請求項３０記載の半導体記憶装置において、
前記第２の層間絶縁膜には、その内部に前記埋め込み導電体が露出する第３のスルーホールが形成されており、
前記キャパシタ誘電体膜は、前記第３のスルーホールの側壁及び底面に形成されている
ことを特徴とする半導体記憶装置。
【請求項３２】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなるゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと前記第２のスルーホールの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜とを堆積した後、前記第３の導電膜をパターニングし、前記キャパシタ対向電極を形成するキャパシタ対向電極形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３３】
請求項３２記載の半導体記憶装置の製造方法において、
前記キャパシタ対向電極形成工程では、前記第３の導電膜上に堆積した第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールを形成し、
前記キャパシタ対向電極形成工程の後、第４の絶縁膜を堆積し、前記第４の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第２のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第２の絶縁膜を除去する第２のサイドウォール絶縁膜形成工程と、
前記第３の絶縁膜上に形成され、前記ビット線コンタクトホール内に露出した前記第１のコンタクト用導電膜と接続されたビット線を形成するビット線形成工程と
を更に有することを特徴とする半導体記憶装置の製造方法。
【請求項３４】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記メモリセルトランジスタの前記ソース拡散層上に開口された第１のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第２のスルーホールとが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと、前記第２のスルーホールとの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜と、第３の絶縁膜とを堆積した後、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールとを形成するビット線コンタクトホール形成工程と、
前記ビット線コンタクトホールが形成された前記第３の絶縁膜上に第４の絶縁膜を堆積した後、前記第４の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第２のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第２の絶縁膜を除去する第２のサイドウォール絶縁膜形成工程と、
前記キャパシタ対向電極上の前記第３の絶縁膜に開口された第３のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上の前記第１の層間絶縁膜に開口された第４のスルーホールとを形成する第２のスルーホール形成工程と、
前記ビット線コンタクトホール内に露出した前記第１のコンタクト用導電膜と接続されたビット線と、前記第３のスルーホールを介して前記キャパシタ対向電極と接続された第１の配線層と、前記第４のスルーホールを介して前記周辺回路用トランジスタと接続された第２の配線層とを形成する配線層形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３５】
請求項３４記載の半導体記憶装置の製造方法において、
前記第２のサイドウォール絶縁膜形成工程の後に、
前記ビット線コンタクトホール内に露出した前記コンタクト用導電膜と接続されたビット線を形成するビット線形成工程と、
前記ビット線が形成された前記半導体基板上に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、を更に有し、
前記第２のスルーホール形成工程では、前記第２の層間絶縁膜と前記第３の絶縁膜に、前記キャパシタ対向電極に達する第３のスルーホールを形成するとともに、前記第２の層間絶縁膜と前記第１の層間絶縁膜に、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極に達する第４のスルーホールを形成し、
前記配線層形成工程では、前記第３のスルーホールを介して前記キャパシタ対向電極と接続された第１の配線層と、前記第４のスルーホールを介して前記周辺回路用トランジスタと接続された第２の配線層を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項３６】
請求項３５記載の半導体記憶装置の製造方法において、
前記第２のスルーホール形成工程において、前記ビット線と前記配線層とを接続する第５のスルーホールを形成する場合には、
前記ビット線コンタクトホール形成工程において、前記ビット線と前記配線層とを接続するコンタクトホールを形成する領域の前記第１の層間絶縁膜上に、前記第３の導電膜と前記第３の絶縁膜との積層膜よりなるエッチング保護パターンを形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項３７】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記メモリセルトランジスタの前記ソース拡散層上に開口された第１のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第２のスルーホールとが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと、前記第２のスルーホールとの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜と、第３の絶縁膜とを堆積した後、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールとを形成し、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上に開口する第３のスルーホールを前記第２の絶縁膜上まで開口するビット線コンタクトホール形成工程と、
前記ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、前記第３のスルーホール内の前記第２の絶縁膜と、前記第１の層間絶縁膜とをエッチングし、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上まで達する前記第３のスルーホールを形成する第２のスルーホール形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３８】
請求項３７記載の半導体記憶装置の製造方法において、
前記ビット線コンタクトホール形成工程では、前記キャパシタ蓄積電極と、前記第２の導電膜上に、キャパシタ誘電体膜となる前記第２の絶縁膜と、キャパシタ対向電極となる前記第３の導電膜と、前記第３の絶縁膜と、エッチングストッパーとして機能するマスク膜を連続して堆積した後、前記マスク膜、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールとを形成し、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上に開口する前記第３のスルーホールを前記第２の絶縁膜上まで開口し、
前記第２のスルーホール形成工程では、前記ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、前記マスク膜と前記フォトレジストをエッチングマスクとして前記第３のスルーホール内の前記第２の絶縁膜と、前記第１の層間絶縁膜とをエッチングし、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上まで達する前記第３のスルーホールを形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項３９】
請求項３８記載の半導体記憶装置の製造方法において、
前記マスク膜は、シリコン膜である
ことを特徴とする半導体記憶装置の製造方法。
【請求項４０】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記メモリセルトランジスタの前記ソース拡散層上に開口された第１のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第２のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層又は前記第２のゲート電極上に開口する第３のスルーホールとが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと、前記第２のスルーホールと、前記第３のスルーホールの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された前記第２の導電膜からなる第１のコンタクト用導電膜と、前記第３のスルーホール内に形成された第２の導電膜からなる第２のコンタクト用導電膜とを形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜と、前記第２のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜と、第３の絶縁膜とを堆積した後、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールを形成するビット線コンタクトホール形成工程と、
前記ビット線コンタクトホールが形成された前記第３の絶縁膜上に第４の絶縁膜を堆積した後、前記第４の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第２のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第２の絶縁膜を除去する第２のサイドウォール絶縁膜形成工程と、
前記ビット線コンタクトホール内に露出した前記第１のコンタクト用導電膜と接続されたビット線と、前記第３のスルーホール内に形成された前記第２のコンタクト用導電膜に接続された配線層を形成する配線層形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項４１】
請求項３２乃至４０のいずれかに記載の半導体記憶装置の製造方法において、
前記キャパシタ対向電極形成工程では、前記第３の導電膜表面が平坦になるように、前記第３の導電膜を前記第１のスルーホール又は前記第２のスルーホール内に埋め込む
ことを特徴とする半導体記憶装置の製造方法。
【請求項４２】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、
第５の絶縁膜を堆積して前記第５の絶縁膜を異方性エッチングすることにより、前記第２の導電膜が形成された前記第１のスルーホール及び前記第２のスルーホールの内壁に第３のサイドウォール絶縁膜を形成する第３のサイドウォール絶縁膜形成工程と、
前記第３のサイドウォール絶縁膜が形成された前記第１のスルーホール及び前記第２のスルーホールを埋め込む第４の導電膜を堆積する第４の導電膜堆積工程とを、
前記導電膜除去工程の後に、前記第３のサイドウォール絶縁膜を除去することにより前記第１のスルーホール内に前記第４の導電膜よりなる第１の柱状導電体を、前記第２のスルーホール内に前記第４の導電膜よりなる第２の柱状導電体を形成する柱状導電体形成工程とを更に有し、
前記導電膜除去工程では、前記第３のサイドウォール絶縁膜が表面に露出するまで、前記第４の導電膜、前記第２の導電膜、前記第１の層間絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４３】
請求項３２乃至４２のいずれかに記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜形成工程では、前記第１の層間絶縁膜を堆積後、前記スルーホール形成前に、前記第１の層間絶縁膜の表面を研磨により平坦化する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４４】
請求項３２乃至４３のいずれかに記載の半導体記憶装置の製造方法において、
前記導電膜除去工程では、前記半導体基板表面を研磨し、前記第１の層間絶縁膜上の前記第２の導電膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４５】
請求項３２乃至４４のいずれかに記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜形成工程では、エッチング特性の異なる複数の絶縁材料を積層した積層膜により前記第１の層間絶縁膜を形成し、前記絶縁材料を一層づつエッチングすることにより前記スルーホールを開口する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４６】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第２の導電膜上にフォトレジストを塗布し、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込むフォトレジスト塗布工程を、
前記導電膜除去工程の後に、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込まれた前記フォトレジストを剥離するフォトレジスト剥離工程を更に有し、
前記導電膜除去工程では、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内部に前記第２の導電膜及び前記フォトレジストを残存させるように、前記第１の層間絶縁膜上の前記第２の導電膜及び前記フォトレジストを除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４７】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第１の層間絶縁膜とはエッチング特性の異なる第６の絶縁膜を堆積し、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込む絶縁膜堆積工程を、
前記導電膜除去工程の後に、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込まれた前記第６の絶縁膜を除去する第６の絶縁膜除去工程を更に有し、
前記導電膜除去工程では、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内部に前記第２の導電膜及び前記第６の絶縁膜を残存させるように、前記第１の層間絶縁膜上の前記第２の導電膜及び前記第６の絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４８】
請求項４７記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜は、その表面に、前記第６の絶縁膜とエッチング特性が異なる絶縁膜を有する積層膜である
ことを特徴とする半導体記憶装置の製造方法。
【請求項４９】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第１の層間絶縁膜とエッチング特性がほぼ等しい第６の絶縁膜を堆積し、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込む絶縁膜堆積工程を、
前記導電膜除去工程の後に、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込まれた前記第６の絶縁膜及び前記第１の層間絶縁膜を除去する絶縁膜除去工程を更に有し、
前記導電膜除去工程では、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内部に前記第２の導電膜及び前記第６の絶縁膜を残存させるように、前記第１の層間絶縁膜上の前記第２の導電膜及び前記第６の絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５０】
請求項４９記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜は、前記第６の絶縁膜とはエッチング特性の異なる絶縁膜上に、前記第６の絶縁膜とエッチング特性がほぼ等しい絶縁膜が堆積された積層膜であり、
前記絶縁膜除去工程では、前記第６の絶縁膜及び前記第６の絶縁膜とエッチング特性がほぼ等しい絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５１】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記第１のサイドウォールが形成された前記半導体基板上に第１の層間絶縁膜を堆積した後、前記第１の層間絶縁膜の表面を平坦化する第１の層間絶縁膜形成工程と、
平坦化した前記第１の層間絶縁膜上に、前記第１の層間絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第１の層間絶縁膜と前記第２の絶縁膜をパターニングし、前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上に開口する第３のスルーホールとを形成するスルーホール形成工程と、
前記スルーホールが開口された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第２の導電膜の表面を、前記第２の絶縁膜が表面に露出するまで研磨し、前記第１のスルーホールに埋め込まれた第１の埋め込み導電体と、前記第２のスルーホールに埋め込まれた第２の埋め込み導電体と、前記第３のスルーホールに埋め込まれた第３の埋め込み導電体とを形成する埋め込み導電体形成工程と、
前記第１の埋め込み導電体上に開口された第４のスルーホールと、前記第２の埋め込み導電体上に開口された第５のスルーホールと、前記第３の埋め込み導電体上に開口する第６のスルーホールとが形成された、第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、
前記第２の層間絶縁膜が形成された前記半導体基板上に第３の導電膜を堆積する第３の導電膜堆積工程と、
前記第４のスルーホールと、前記第５のスルーホールと、前記第６のスルーホールの内部に前記第２の導電膜を残存させるように前記第２の層間絶縁膜上の前記第３の導電膜を除去し、前記第４のスルーホール内に形成された前記第３の導電膜からなるキャパシタ蓄積電極と、前記第５のスルーホール内に形成された前記第３の導電膜からなる第１のコンタクト用導電膜と、前記第６のスルーホール内に形成された前記第３の導電膜からなる第２のコンタクト用導電膜とを形成する導電膜除去工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５２】
請求項５１記載の半導体記憶装置の製造方法において、
前記導電膜除去工程では、前記半導体基板表面を研磨し、前記第２の層間絶縁膜表面の前記第３の導電膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５３】
請求項３２乃至５２のいずれかに記載の半導体記憶装置の製造方法において、
前記第１の絶縁膜及び前記第１のサイドウォールは、前記スルーホールを形成する際にエッチングストッパーとして機能し、
前記スルーホールは、前記第１の絶縁膜及び前記第１のサイドウォール絶縁膜に自己整合で形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５４】
半導体基板上に、第１の導電膜を堆積してパターニングし、前記第１の導電膜からなるゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、
前記第１のスルーホールより開口径が広く、前記半導体基板上に達しない開口を、前記第１のスルーホールを囲うように前記層間絶縁膜に形成する開口形成工程と、
前記層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第２のスルーホール及び前記開口の内部に前記第２の導電膜を残存させるように前記層間絶縁膜上の前記第２の導電膜を除去し、前記開口内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された前記第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる絶縁膜と、キャパシタ対向電極となる第３の導電膜とを堆積した後、前記第３の導電膜をパターニングし、前記キャパシタ対向電極を形成するキャパシタ対向電極形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５５】
請求項５４記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程の後に、第４の導電膜を堆積して前記第１のスルーホール及び前記第２のスルーホールを埋め込む第４の導電膜堆積工程を更に有し、
前記開口形成工程では、前記第１のスルーホール内に埋め込まれた前記第４の導電膜よりなる柱状導電体が、前記開口内に突出した状態で残留するように前記開口を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５６】
請求項５４又は５５記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程において、前記第１のスルーホール及び前記第２のスルーホールは同時に形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５７】
請求項５４乃至５６のいずれかに記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程では、前記層間絶縁膜は、エッチング特性の異なる２層以上の絶縁膜よりなる積層膜により形成し、
前記開口形成工程では、前記開口は、前記エッチング特性の異なる絶縁膜間の界面まで開口する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５８】
半導体基板上に、第１の導電膜を堆積してパターニングし、前記第１の導電膜からなるゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第２の導電膜をパターニングし、前記第１のスルーホールを介して前記ドレイン拡散層に接続されたビット線と、前記第２のスルーホールに埋め込まれた埋め込み導電体とを形成する第２の導電膜パターニング工程と、
前記層間絶縁膜上に、前記埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うキャパシタ対向電極とを有するキャパシタを形成するキャパシタ形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５９】
請求項５８記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第２の導電膜上に第１の絶縁膜を堆積する第１の絶縁膜堆積工程を、
前記第２の導電膜パターニング工程の後に、前記ビット線側壁にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程を、更に有し、
前記第２の導電膜パターニング工程では、前記第１の絶縁膜と前記第２の導電膜を同一パターンに加工する
ことを特徴とする半導体記憶装置の製造方法。
【請求項６０】
請求項５８記載の半導体記憶装置の製造方法において、
前記第２の導電膜パターニング工程の後に、前記埋め込み導電体上に開口が形成された第２の絶縁膜を形成する第２の絶縁膜形成工程を更に有し、
前記キャパシタ形成工程では、前記キャパシタ蓄積電極を、前記開口の側壁及び底部に選択的に形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項６１】
請求項５４乃至６０のいずれかに記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程は、
前記半導体基板上に、層間絶縁膜を堆積する層間絶縁膜形成工程と、
前記層間絶縁膜上に、前記第１のスルーホール及び前記第２のスルーホールを形成すべき領域に開口が形成され、前記層間絶縁膜とはエッチング特性が異なるエッチングストッパ膜を形成するエッチングストッパ膜形成工程と、
前記エッチングストッパ膜の側壁部に、前記層間絶縁膜とはエッチング特性の異なるサイドウォールを形成するサイドウォール形成工程と、
前記エッチングストッパ膜と前記サイドウォールをマスクとして、前記第２層間絶縁膜をエッチングし、前記第１のスルーホールと、前記第２のスルーホールが形成された前記層間絶縁膜を形成するスルーホール開口工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項６２】
請求項５４乃至６０のいずれかに記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程では、前記半導体基板上に前記層間絶縁膜を堆積した後、電子線描画法を用いてパターニングされたフォトレジストをマスクとして前記層間絶縁膜をエッチングし、前記第１のスルーホール及び前記第２のスルーホールを開口する
ことを特徴とする半導体記憶装置の製造方法。
【請求項１】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記ゲート電極の上面及び側面を覆う絶縁膜と、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールと、前記ドレイン拡散層上に開口した第２のスルーホールとが形成された第１の層間絶縁膜と、
前記第１のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、
前記第２のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、
前記メモリセル上に形成され、ビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第１のコンタクト用導電膜に接続されたビット線と
を有することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記ゲート電極の上面及び側面を覆う絶縁膜と、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールとが形成された第１の層間絶縁膜と、
前記第１のスルーホールの底部に埋め込まれ、前記ソース拡散層に接続された第１の埋め込み導電体と、
前記第２のスルーホールの底部に埋め込まれ、前記ドレイン拡散層に接続された第２の埋め込み導電体と、
前記第１のスルーホールの内壁と、前記第１の埋め込み導電体の上面とに形成され、前記第１の埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、
前記第２のスルーホールの内壁と、前記第２の埋め込み導電体の上面とに形成され、前記第２の埋め込み導電体を介して前記ドレイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、
前記メモリセル上に形成され、ビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第１のコンタクト用導電膜に接続されたビット線と
を有することを特徴とする半導体記憶装置。
【請求項３】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールと、前記ドレイン拡散層上に開口した第２のスルーホールと、前記半導体基板より離間した領域の前記第１のスルーホールを囲うように形成され、前記第１のスルーホールより開口径が広い開口と、が形成された第１の層間絶縁膜と、
前記開口の内壁及び底部、前記第１のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、
前記第２のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続された第１のコンタクト用導電膜と
を有するメモリセルと、
前記メモリセル上に形成され、ビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第１のコンタクト用導電膜に接続されたビット線と
を有することを特徴とする半導体記憶装置。
【請求項４】
請求項１又は２記載の半導体記憶装置において、
前記キャパシタ蓄積電極は、前記第１のスルーホールの内部に、前記第１のスルーホール内壁とは離間して形成された第１の柱状導電体を有し、
前記コンタクト用導電膜は、前記第２のスルーホールの内部に、前記第２のスルーホール内壁とは離間して形成された第２の柱状導電体を有する
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１、２又は４記載の半導体記憶装置において、
前記絶縁膜と接する領域の前記第１の層間絶縁膜は、前記絶縁膜とはエッチング特性が異なる材料により構成されている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
前記絶縁膜はシリコン窒化膜であり、
前記絶縁膜とエッチング特性が異なる前記材料は、シリコン酸化膜又は不純物を添加したシリコン酸化膜である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項３記載の半導体記憶装置において、
前記キャパシタ蓄積電極は、前記第１のスルーホールより前記開口内に柱状に突出する柱状導電体を更に有する
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体記憶装置において、
前記ビット線コンタクトホールの内壁に形成されたサイドウォール絶縁膜を更に有し、
前記ビット線は、前記サイドウォール絶縁膜により前記キャパシタ対向電極と絶縁されている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記第１の層間絶縁膜上に形成され、前記ビット線と同一導電層からなる配線層とを更に有し、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記ビット線上に形成された第３の層間絶縁膜と、
前記第３の層間絶縁膜上に形成された配線層とを更に有し、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層若しくはドレイン拡散層、前記キャパシタ対向電極、又は前記ビット線に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、
前記ビット線と前記配線層とを接続する領域の前記ビット線直下に、前記キャパシタ対向電極と、前記第２の層間絶縁膜との積層膜と同一の構造よりなるエッチング保護パターンを更に有する
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記第２の層間絶縁膜上に形成され、前記ビット線と同一導電層からなる配線層とを更に有し、
前記キャパシタ対向電極及び前記第２の層間絶縁膜は、前記周辺回路用トランジスタの形成された領域に延在して形成されており、
前記配線層は、前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に直接接続されている
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１乃至８のいずれかに記載の半導体記憶装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタと、
前記周辺回路用トランジスタのゲート電極、ソース拡散層、又はドレイン拡散層上の前記第１の層間絶縁膜に形成された第３のスルーホールの内壁及び底部に形成された第２のコンタクト用導電膜とを更に有し、
前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層は、前記第２のコンタクト用導電膜を介して前記第１の層間絶縁膜上に形成された配線層に接続されている
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、
前記第３のスルーホールの底部に形成された第３の埋め込み導電体を更に有し、
前記第２のコンタクト用導電膜は、前記第３の埋め込み導電体を介して前記周辺回路用トランジスタのゲート電極、ソース拡散層又はドレイン拡散層に接続されている
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１乃至１５のいずれかに記載の半導体記憶装置において、
前記第１の層間絶縁膜は、エッチング特性が異なる複数の絶縁材料を積層した積層膜である
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記積層膜は、シリコン窒化膜をシリコン酸化膜により挟んで積層されている
ことを特徴とする半導体記憶装置。
【請求項１８】
請求項１６記載の半導体記憶装置において、
前記積層膜は、シリコン酸化膜上にシリコン窒化膜が積層された膜である
ことを特徴とする半導体記憶装置。
【請求項１９】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記ゲート電極の上面及び側面を覆う絶縁膜と、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールが形成された第１の層間絶縁膜と、
前記第１のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたコンタクト部と、前記コンタクト部に接続され、前記第１の層間絶縁膜上に突出して形成された突出部とを有するキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極と、を有するキャパシタと
を有するメモリセル
を有することを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、
前記メモリセル上に形成され、前記第１の層間絶縁膜を介して前記ドレイン拡散層に達するビット線コンタクトホールが形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記ドレイン拡散層に接続されたビット線とを更に有する
ことを特徴とする半導体記憶装置。
【請求項２１】
請求項１９又は２０記載の半導体記憶装置において、
前記第１の層間絶縁膜には、前記ドレイン拡散層上に開口された第２のスルーホールが形成されており、
前記第２のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続されたコンタクト用導電膜と、
前記メモリセル上に、第２の層間絶縁膜を介して形成され、前記コンタクト用導電膜接続されたビット線とを更に有する
ことを特徴とする半導体記憶装置。
【請求項２２】
請求項１９乃至２１のいずれかに記載の半導体記憶装置において、
前記第１の層間絶縁膜は、シリコン窒化膜とシリコン酸化膜とを有し、
前記シリコン窒化膜は、前記ゲート電極上に形成されており、
前記シリコン酸化膜は、前記シリコン窒化膜上に形成されており、
前記第２の層間絶縁膜はシリコン酸化膜により形成されている
ことを特徴とする半導体記憶装置。
【請求項２３】
請求項１乃至２２のいずれかに記載の半導体記憶装置において、
前記第１のコンタクト用導電膜、前記第２のコンタクト用導電膜又は前記キャパシタ蓄積電極は、Ｎ形シリコン及びＰ形シリコンにコンタクトする導電材料である
ことを特徴とする半導体記憶装置。
【請求項２４】
請求項１乃至２３のいずれかに記載の半導体記憶装置において、
前記ビット線コンタクトホールは、ビット線の延在する方向に長く伸びた形状である
ことを特徴とする半導体記憶装置。
【請求項２５】
請求項１乃至２４のいずれかに記載の半導体記憶装置において、
前記ビット線は、前記ビット線間の間隔の半分以下の膜厚である
ことを特徴とする半導体記憶装置。
【請求項２６】
並行に配された複数のビット線と
複数の前記ビット線に交差する方向に並行に配された複数のワード線と、
それぞれの前記ビット線の一方の端に設けられたセンスアンプと
それぞれの前記ワード線の一方の端に設けられたデコーダと
前記ビット線と前記ワード線のそれぞれの交差部に設けられた請求項１乃至２５のいずれかに記載のメモリセルとを有し、
複数の前記センスアンプは２組に分けられ、前記メモリセルが形成されたメモリセル領域の対向する側部にそれぞれの組が設けられており、
複数の前記デコーダは２組に分けられ、前記メモリセル領域の他の対向する側部にそれぞれの組が設けられている
ことを特徴とする半導体記憶装置。
【請求項２７】
半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、
前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第１のスルーホールと、前記ドレイン拡散層上に開口した第２のスルーホールとが形成された第１の層間絶縁膜と、
前記第１のスルーホール内に埋め込まれた埋め込み導電体と、
前記第１の層間絶縁膜上に形成され、前記埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと
を有するメモリセルと、
前記第１の層間絶縁膜上に形成され、前記第２のスルーホールを介して前記ドレイン拡散層に接続されたビット線と
を有し、
前記埋め込み導電体と前記ビット線は、同一の導電層により形成されている
ことを特徴とする半導体記憶装置。
【請求項２８】
請求項２７記載の半導体記憶装置において、
前記埋め込み導電体は、前記第１のスルーホールの側壁及び底部に形成されている
ことを特徴とする半導体記憶装置。
【請求項２９】
請求項２７又は２８記載の半導体記憶装置において、
前記第１のスルーホール及び前記第２のスルーホールは、前記ゲート電極の外側に離間して形成されている
ことを特徴とする半導体記憶装置。
【請求項３０】
請求項２７乃至２９のいずれかに記載の半導体記憶装置において、
前記ビット線の上面及び側面は、前記ビット線上に形成する第２の層間絶縁膜に対してエッチングストッパとして機能する絶縁膜により覆われている
ことを特徴とする半導体記憶装置。
【請求項３１】
請求項３０記載の半導体記憶装置において、
前記第２の層間絶縁膜には、その内部に前記埋め込み導電体が露出する第３のスルーホールが形成されており、
前記キャパシタ誘電体膜は、前記第３のスルーホールの側壁及び底面に形成されている
ことを特徴とする半導体記憶装置。
【請求項３２】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなるゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと前記第２のスルーホールの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜とを堆積した後、前記第３の導電膜をパターニングし、前記キャパシタ対向電極を形成するキャパシタ対向電極形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３３】
請求項３２記載の半導体記憶装置の製造方法において、
前記キャパシタ対向電極形成工程では、前記第３の導電膜上に堆積した第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールを形成し、
前記キャパシタ対向電極形成工程の後、第４の絶縁膜を堆積し、前記第４の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第２のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第２の絶縁膜を除去する第２のサイドウォール絶縁膜形成工程と、
前記第３の絶縁膜上に形成され、前記ビット線コンタクトホール内に露出した前記第１のコンタクト用導電膜と接続されたビット線を形成するビット線形成工程と
を更に有することを特徴とする半導体記憶装置の製造方法。
【請求項３４】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記メモリセルトランジスタの前記ソース拡散層上に開口された第１のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第２のスルーホールとが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと、前記第２のスルーホールとの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜と、第３の絶縁膜とを堆積した後、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールとを形成するビット線コンタクトホール形成工程と、
前記ビット線コンタクトホールが形成された前記第３の絶縁膜上に第４の絶縁膜を堆積した後、前記第４の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第２のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第２の絶縁膜を除去する第２のサイドウォール絶縁膜形成工程と、
前記キャパシタ対向電極上の前記第３の絶縁膜に開口された第３のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上の前記第１の層間絶縁膜に開口された第４のスルーホールとを形成する第２のスルーホール形成工程と、
前記ビット線コンタクトホール内に露出した前記第１のコンタクト用導電膜と接続されたビット線と、前記第３のスルーホールを介して前記キャパシタ対向電極と接続された第１の配線層と、前記第４のスルーホールを介して前記周辺回路用トランジスタと接続された第２の配線層とを形成する配線層形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３５】
請求項３４記載の半導体記憶装置の製造方法において、
前記第２のサイドウォール絶縁膜形成工程の後に、
前記ビット線コンタクトホール内に露出した前記コンタクト用導電膜と接続されたビット線を形成するビット線形成工程と、
前記ビット線が形成された前記半導体基板上に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、を更に有し、
前記第２のスルーホール形成工程では、前記第２の層間絶縁膜と前記第３の絶縁膜に、前記キャパシタ対向電極に達する第３のスルーホールを形成するとともに、前記第２の層間絶縁膜と前記第１の層間絶縁膜に、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極に達する第４のスルーホールを形成し、
前記配線層形成工程では、前記第３のスルーホールを介して前記キャパシタ対向電極と接続された第１の配線層と、前記第４のスルーホールを介して前記周辺回路用トランジスタと接続された第２の配線層を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項３６】
請求項３５記載の半導体記憶装置の製造方法において、
前記第２のスルーホール形成工程において、前記ビット線と前記配線層とを接続する第５のスルーホールを形成する場合には、
前記ビット線コンタクトホール形成工程において、前記ビット線と前記配線層とを接続するコンタクトホールを形成する領域の前記第１の層間絶縁膜上に、前記第３の導電膜と前記第３の絶縁膜との積層膜よりなるエッチング保護パターンを形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項３７】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記メモリセルトランジスタの前記ソース拡散層上に開口された第１のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第２のスルーホールとが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと、前記第２のスルーホールとの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜と、第３の絶縁膜とを堆積した後、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールとを形成し、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上に開口する第３のスルーホールを前記第２の絶縁膜上まで開口するビット線コンタクトホール形成工程と、
前記ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、前記第３のスルーホール内の前記第２の絶縁膜と、前記第１の層間絶縁膜とをエッチングし、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上まで達する前記第３のスルーホールを形成する第２のスルーホール形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３８】
請求項３７記載の半導体記憶装置の製造方法において、
前記ビット線コンタクトホール形成工程では、前記キャパシタ蓄積電極と、前記第２の導電膜上に、キャパシタ誘電体膜となる前記第２の絶縁膜と、キャパシタ対向電極となる前記第３の導電膜と、前記第３の絶縁膜と、エッチングストッパーとして機能するマスク膜を連続して堆積した後、前記マスク膜、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールとを形成し、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上に開口する前記第３のスルーホールを前記第２の絶縁膜上まで開口し、
前記第２のスルーホール形成工程では、前記ビット線コンタクトホールを覆うフォトレジストを選択的に形成した後、前記マスク膜と前記フォトレジストをエッチングマスクとして前記第３のスルーホール内の前記第２の絶縁膜と、前記第１の層間絶縁膜とをエッチングし、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上まで達する前記第３のスルーホールを形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項３９】
請求項３８記載の半導体記憶装置の製造方法において、
前記マスク膜は、シリコン膜である
ことを特徴とする半導体記憶装置の製造方法。
【請求項４０】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記メモリセルトランジスタの前記ソース拡散層上に開口された第１のスルーホールと、前記メモリセルトランジスタの前記ドレイン拡散層上に開口された第２のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層又は前記第２のゲート電極上に開口する第３のスルーホールとが形成された第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、
前記第１の層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第１のスルーホールと、前記第２のスルーホールと、前記第３のスルーホールの内部に前記第２の導電膜を残存させるように前記第１の層間絶縁膜上の前記第２の導電膜を除去し、前記第１のスルーホール内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された前記第２の導電膜からなる第１のコンタクト用導電膜と、前記第３のスルーホール内に形成された第２の導電膜からなる第２のコンタクト用導電膜とを形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜と、前記第２のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる第２の絶縁膜と、キャパシタ対向電極となる第３の導電膜と、第３の絶縁膜とを堆積した後、前記第３の絶縁膜と前記第３の導電膜をパターニングし、前記キャパシタ対向電極と、前記第２のスルーホール上に開口されたビット線コンタクトホールを形成するビット線コンタクトホール形成工程と、
前記ビット線コンタクトホールが形成された前記第３の絶縁膜上に第４の絶縁膜を堆積した後、前記第４の絶縁膜を異方性エッチングすることにより前記ビット線コンタクトホールの内壁に第２のサイドウォール絶縁膜を形成すると同時に、前記ビット線コンタクトホール底部の前記第２の絶縁膜を除去する第２のサイドウォール絶縁膜形成工程と、
前記ビット線コンタクトホール内に露出した前記第１のコンタクト用導電膜と接続されたビット線と、前記第３のスルーホール内に形成された前記第２のコンタクト用導電膜に接続された配線層を形成する配線層形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項４１】
請求項３２乃至４０のいずれかに記載の半導体記憶装置の製造方法において、
前記キャパシタ対向電極形成工程では、前記第３の導電膜表面が平坦になるように、前記第３の導電膜を前記第１のスルーホール又は前記第２のスルーホール内に埋め込む
ことを特徴とする半導体記憶装置の製造方法。
【請求項４２】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、
第５の絶縁膜を堆積して前記第５の絶縁膜を異方性エッチングすることにより、前記第２の導電膜が形成された前記第１のスルーホール及び前記第２のスルーホールの内壁に第３のサイドウォール絶縁膜を形成する第３のサイドウォール絶縁膜形成工程と、
前記第３のサイドウォール絶縁膜が形成された前記第１のスルーホール及び前記第２のスルーホールを埋め込む第４の導電膜を堆積する第４の導電膜堆積工程とを、
前記導電膜除去工程の後に、前記第３のサイドウォール絶縁膜を除去することにより前記第１のスルーホール内に前記第４の導電膜よりなる第１の柱状導電体を、前記第２のスルーホール内に前記第４の導電膜よりなる第２の柱状導電体を形成する柱状導電体形成工程とを更に有し、
前記導電膜除去工程では、前記第３のサイドウォール絶縁膜が表面に露出するまで、前記第４の導電膜、前記第２の導電膜、前記第１の層間絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４３】
請求項３２乃至４２のいずれかに記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜形成工程では、前記第１の層間絶縁膜を堆積後、前記スルーホール形成前に、前記第１の層間絶縁膜の表面を研磨により平坦化する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４４】
請求項３２乃至４３のいずれかに記載の半導体記憶装置の製造方法において、
前記導電膜除去工程では、前記半導体基板表面を研磨し、前記第１の層間絶縁膜上の前記第２の導電膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４５】
請求項３２乃至４４のいずれかに記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜形成工程では、エッチング特性の異なる複数の絶縁材料を積層した積層膜により前記第１の層間絶縁膜を形成し、前記絶縁材料を一層づつエッチングすることにより前記スルーホールを開口する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４６】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第２の導電膜上にフォトレジストを塗布し、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込むフォトレジスト塗布工程を、
前記導電膜除去工程の後に、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込まれた前記フォトレジストを剥離するフォトレジスト剥離工程を更に有し、
前記導電膜除去工程では、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内部に前記第２の導電膜及び前記フォトレジストを残存させるように、前記第１の層間絶縁膜上の前記第２の導電膜及び前記フォトレジストを除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４７】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第１の層間絶縁膜とはエッチング特性の異なる第６の絶縁膜を堆積し、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込む絶縁膜堆積工程を、
前記導電膜除去工程の後に、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込まれた前記第６の絶縁膜を除去する第６の絶縁膜除去工程を更に有し、
前記導電膜除去工程では、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内部に前記第２の導電膜及び前記第６の絶縁膜を残存させるように、前記第１の層間絶縁膜上の前記第２の導電膜及び前記第６の絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４８】
請求項４７記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜は、その表面に、前記第６の絶縁膜とエッチング特性が異なる絶縁膜を有する積層膜である
ことを特徴とする半導体記憶装置の製造方法。
【請求項４９】
請求項３２乃至４１のいずれかに記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第１の層間絶縁膜とエッチング特性がほぼ等しい第６の絶縁膜を堆積し、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込む絶縁膜堆積工程を、
前記導電膜除去工程の後に、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内に埋め込まれた前記第６の絶縁膜及び前記第１の層間絶縁膜を除去する絶縁膜除去工程を更に有し、
前記導電膜除去工程では、前記第１のスルーホール、前記第２のスルーホール、又は前記第３のスルーホール内部に前記第２の導電膜及び前記第６の絶縁膜を残存させるように、前記第１の層間絶縁膜上の前記第２の導電膜及び前記第６の絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５０】
請求項４９記載の半導体記憶装置の製造方法において、
前記第１の層間絶縁膜は、前記第６の絶縁膜とはエッチング特性の異なる絶縁膜上に、前記第６の絶縁膜とエッチング特性がほぼ等しい絶縁膜が堆積された積層膜であり、
前記絶縁膜除去工程では、前記第６の絶縁膜及び前記第６の絶縁膜とエッチング特性がほぼ等しい絶縁膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５１】
半導体基板上に、第１の導電膜と第１の絶縁膜を積層して堆積した後、前記第１の導電膜と前記第１の絶縁膜をパターニングし、メモリセルトランジスタを形成する第１の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第１のゲート電極を、周辺回路用トランジスタを形成する第２の領域に、上面が前記第１の絶縁膜で覆われた前記第１の導電膜からなる第２のゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、前記第１の領域に前記メモリセルトランジスタのソース拡散層及びドレイン拡散層を形成し、前記第２の領域に前記周辺回路用トランジスタのソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ゲート電極の側壁に第１のサイドウォール絶縁膜を形成する第１のサイドウォール絶縁膜形成工程と、
前記第１のサイドウォールが形成された前記半導体基板上に第１の層間絶縁膜を堆積した後、前記第１の層間絶縁膜の表面を平坦化する第１の層間絶縁膜形成工程と、
平坦化した前記第１の層間絶縁膜上に、前記第１の層間絶縁膜とはエッチング特性が異なる第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第１の層間絶縁膜と前記第２の絶縁膜をパターニングし、前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールと、前記周辺回路用トランジスタの前記ソース拡散層、前記ドレイン拡散層、又は前記第２のゲート電極上に開口する第３のスルーホールとを形成するスルーホール形成工程と、
前記スルーホールが開口された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第２の導電膜の表面を、前記第２の絶縁膜が表面に露出するまで研磨し、前記第１のスルーホールに埋め込まれた第１の埋め込み導電体と、前記第２のスルーホールに埋め込まれた第２の埋め込み導電体と、前記第３のスルーホールに埋め込まれた第３の埋め込み導電体とを形成する埋め込み導電体形成工程と、
前記第１の埋め込み導電体上に開口された第４のスルーホールと、前記第２の埋め込み導電体上に開口された第５のスルーホールと、前記第３の埋め込み導電体上に開口する第６のスルーホールとが形成された、第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、
前記第２の層間絶縁膜が形成された前記半導体基板上に第３の導電膜を堆積する第３の導電膜堆積工程と、
前記第４のスルーホールと、前記第５のスルーホールと、前記第６のスルーホールの内部に前記第２の導電膜を残存させるように前記第２の層間絶縁膜上の前記第３の導電膜を除去し、前記第４のスルーホール内に形成された前記第３の導電膜からなるキャパシタ蓄積電極と、前記第５のスルーホール内に形成された前記第３の導電膜からなる第１のコンタクト用導電膜と、前記第６のスルーホール内に形成された前記第３の導電膜からなる第２のコンタクト用導電膜とを形成する導電膜除去工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５２】
請求項５１記載の半導体記憶装置の製造方法において、
前記導電膜除去工程では、前記半導体基板表面を研磨し、前記第２の層間絶縁膜表面の前記第３の導電膜を除去する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５３】
請求項３２乃至５２のいずれかに記載の半導体記憶装置の製造方法において、
前記第１の絶縁膜及び前記第１のサイドウォールは、前記スルーホールを形成する際にエッチングストッパーとして機能し、
前記スルーホールは、前記第１の絶縁膜及び前記第１のサイドウォール絶縁膜に自己整合で形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５４】
半導体基板上に、第１の導電膜を堆積してパターニングし、前記第１の導電膜からなるゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、
前記第１のスルーホールより開口径が広く、前記半導体基板上に達しない開口を、前記第１のスルーホールを囲うように前記層間絶縁膜に形成する開口形成工程と、
前記層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第２のスルーホール及び前記開口の内部に前記第２の導電膜を残存させるように前記層間絶縁膜上の前記第２の導電膜を除去し、前記開口内に形成された前記第２の導電膜からなるキャパシタ蓄積電極と、前記第２のスルーホール内に形成された前記第２の導電膜からなる第１のコンタクト用導電膜を形成する導電膜除去工程と、
前記キャパシタ蓄積電極と、前記第１のコンタクト用導電膜とが形成された前記半導体基板上に、キャパシタ誘電体膜となる絶縁膜と、キャパシタ対向電極となる第３の導電膜とを堆積した後、前記第３の導電膜をパターニングし、前記キャパシタ対向電極を形成するキャパシタ対向電極形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５５】
請求項５４記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程の後に、第４の導電膜を堆積して前記第１のスルーホール及び前記第２のスルーホールを埋め込む第４の導電膜堆積工程を更に有し、
前記開口形成工程では、前記第１のスルーホール内に埋め込まれた前記第４の導電膜よりなる柱状導電体が、前記開口内に突出した状態で残留するように前記開口を形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５６】
請求項５４又は５５記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程において、前記第１のスルーホール及び前記第２のスルーホールは同時に形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５７】
請求項５４乃至５６のいずれかに記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程では、前記層間絶縁膜は、エッチング特性の異なる２層以上の絶縁膜よりなる積層膜により形成し、
前記開口形成工程では、前記開口は、前記エッチング特性の異なる絶縁膜間の界面まで開口する
ことを特徴とする半導体記憶装置の製造方法。
【請求項５８】
半導体基板上に、第１の導電膜を堆積してパターニングし、前記第１の導電膜からなるゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、ソース拡散層及びドレイン拡散層を形成する拡散層形成工程と、
前記ソース拡散層上に開口された第１のスルーホールと、前記ドレイン拡散層上に開口された第２のスルーホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜が形成された前記半導体基板上に第２の導電膜を堆積する第２の導電膜堆積工程と、
前記第２の導電膜をパターニングし、前記第１のスルーホールを介して前記ドレイン拡散層に接続されたビット線と、前記第２のスルーホールに埋め込まれた埋め込み導電体とを形成する第２の導電膜パターニング工程と、
前記層間絶縁膜上に、前記埋め込み導電体を介して前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うキャパシタ対向電極とを有するキャパシタを形成するキャパシタ形成工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５９】
請求項５８記載の半導体記憶装置の製造方法において、
前記第２の導電膜堆積工程の後に、前記第２の導電膜上に第１の絶縁膜を堆積する第１の絶縁膜堆積工程を、
前記第２の導電膜パターニング工程の後に、前記ビット線側壁にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程を、更に有し、
前記第２の導電膜パターニング工程では、前記第１の絶縁膜と前記第２の導電膜を同一パターンに加工する
ことを特徴とする半導体記憶装置の製造方法。
【請求項６０】
請求項５８記載の半導体記憶装置の製造方法において、
前記第２の導電膜パターニング工程の後に、前記埋め込み導電体上に開口が形成された第２の絶縁膜を形成する第２の絶縁膜形成工程を更に有し、
前記キャパシタ形成工程では、前記キャパシタ蓄積電極を、前記開口の側壁及び底部に選択的に形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項６１】
請求項５４乃至６０のいずれかに記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程は、
前記半導体基板上に、層間絶縁膜を堆積する層間絶縁膜形成工程と、
前記層間絶縁膜上に、前記第１のスルーホール及び前記第２のスルーホールを形成すべき領域に開口が形成され、前記層間絶縁膜とはエッチング特性が異なるエッチングストッパ膜を形成するエッチングストッパ膜形成工程と、
前記エッチングストッパ膜の側壁部に、前記層間絶縁膜とはエッチング特性の異なるサイドウォールを形成するサイドウォール形成工程と、
前記エッチングストッパ膜と前記サイドウォールをマスクとして、前記第２層間絶縁膜をエッチングし、前記第１のスルーホールと、前記第２のスルーホールが形成された前記層間絶縁膜を形成するスルーホール開口工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項６２】
請求項５４乃至６０のいずれかに記載の半導体記憶装置の製造方法において、
前記層間絶縁膜形成工程では、前記半導体基板上に前記層間絶縁膜を堆積した後、電子線描画法を用いてパターニングされたフォトレジストをマスクとして前記層間絶縁膜をエッチングし、前記第１のスルーホール及び前記第２のスルーホールを開口する
ことを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【公開番号】特開２０１２−８９９０２（Ｐ２０１２−８９９０２Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１２−２７０２０（Ｐ２０１２−２７０２０）
【出願日】平成２４年２月１０日（２０１２．２．１０）
【分割の表示】特願２００６−３３８２２９（Ｐ２００６−３３８２２９）の分割
【原出願日】平成７年１１月２９日（１９９５．１１．２９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２４年２月１０日（２０１２．２．１０）
【分割の表示】特願２００６−３３８２２９（Ｐ２００６−３３８２２９）の分割
【原出願日】平成７年１１月２９日（１９９５．１１．２９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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