【課題】３次元的に複雑な形状のシリコン構造体を提供する。また、当該シリコン構造体を、自然と秩序が生じて自分自身で秩序的なパターン形成が行われる現象を用いて簡便に作製する方法を提供する。
【解決手段】アモルファスシリコン層に水素雰囲気下でプラズマ処理を行って、当該シリコン層表面に微結晶シリコンを成長させる反応過程と、露出しているアモルファスシリコン層をエッチングする反応過程を並行して進行させ、当該シリコン層上に微結晶状の上部構造体とアモルファス状の下部構造体からなるナノ構造体を形成することにより、３次元的に複雑な形状のシリコン構造体を提供することができる。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】ＤＲＡＭセルのキャパシタ下部電極の形成方法、及び該方法により形成されたキャパシタの提供。
【解決手段】コンテナの絶縁層の上に炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積してテクスチャライジング層３８”を形成し、紫外線照射及びオゾンへの暴露によりレリーフ又はポーラス・ナノ構造へ高分子フィルムを変換して、テクスチャライジングされたポーラス又はレリーフのシリコンオキシカーバイドフィルムを得る。次いで、前記テクスチャライジング層の上に導電材料４０”を堆積させ、下部電極が上部粗面を有する。別の態様において、第一及び第二の導電金属層を堆積させ、該金属層をアニーリングして周期的ネットワークとして構造化された表面転位を形成し、前記テクスチャライジング下層を形成し、導電金属を気相堆積させて前記テクスチャライジング層の表面転位の上に凝集して、アイランドクラスタ形態のナノ構造を形成する。 （もっと読む）

【課題】メモリセルの高集積化およびメモリセルのキャパシタの容量増大を図る。
【解決手段】半導体基板の活性領域４０を規定する分離トレンチ２内にはフィールドシールド電極であるＮ型導電性膜４ｎが形成される。各活性領域４０には、その両端に形成されたキャパシタと、ゲート電極１２を有する２つのトランジスタとから成る２つのＤＲＡＭセルが形成される。活性領域４０の両端のキャパシタは、分離トレンチ２の内壁（活性領域４０の側壁）の不純物拡散層をストレージ電極とし、分離トレンチ２内のＮ型導電性膜４ｎをセルプレート電極とする。活性領域４０の両端のキャパシタのセルプレート電極であるＮ型導電性膜４ｎは、互いに分離トレンチ２内で繋がっている。 （もっと読む）

【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

【課題】金属電極を用いるキャパシタの容量増大を、主に誘電体膜を高誘電率化することで達成する。一般に、より高誘電率の材料は同時に禁制帯幅が小さくなる傾向がある。また、チタン酸ストロンチウムを代表とする比誘電率５０程度以上の誘電体は、多くの場合結晶化によって初めて高い誘電率が発現するが、いずれの場合もリーク電流増大という副作用が伴う。材料の置換えは製造装置や工程の大幅変更になり、製造コスト増大となる。
【解決手段】二酸化ハフニウムを他材料に置き換えるのではなく、それ自身の誘電率を向上させることで容量増大を図る。イットリウムなど、イオン半径の大きな元素の微量添加がハフニウムの誘電率を非晶質のまま向上させることを利用する。この非晶質を保持するキャパシタ工程を適用して、低コストで作製可能なＤＲＡＭを実現する。 （もっと読む）

【課題】ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減することにより、容量絶縁膜の劣化を抑制する。
【解決手段】溝部１２内に形成された下部電極１３と、下部電極１３の上を覆う容量絶縁膜１４と、容量絶縁膜１４を挟んで複数の下部電極１３を覆う上部電極１５とを備え、上部電極１５には、開口部である応力緩衝部１７が形成されている。応力緩衝部１７である開口部は、上部電極１５の上にマスクを形成してエッチングを行うことにより形成されている。 （もっと読む）

【課題】製造工程の簡素化及び製造コストの低減が図れる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１からなる活性領域上にゲート絶縁膜１３ａ、１３ｂを介してゲート電極１４ａ、１４ｂを形成する。その後、ゲート電極１４ａ、１４ｂの側面上にサイドウォール１６ａ、１６ｂを形成する。そして、半導体基板１１上の全面に、絶縁膜１７を形成した後、絶縁膜１７にソース・ドレイン形成領域に到達するコンタクトホール１８ａ、１８ｂ、１８ｃを形成する。その後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにして、Ｎ型不純物のイオン注入を行い、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。そして、コンタクトホール１８ａ、１８ｂ、１８ｃ内にコンタクトプラグ２０ａ、２０ｂ、２０ｃを形成する。 （もっと読む）

【課題】ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造において、ＤＲＡＭのコンタクトホール形成プロセス（ゲート−ＳＡＣ）とロジックＬＳＩのコンタクトホール形成プロセス（Ｌ−ＳＡＣ）とを両立させる。
【解決手段】ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化シリコン膜９を残し、ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの上部には窒化シリコン膜９を残さないようにする。その後、上記窒化シリコン膜９とフォトレジスト膜１０とをマスクに用いたエッチングで、ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ〜８Ｄを同時にパターン形成する。 （もっと読む）

【課題】ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造プロセスを簡略化する。
【解決手段】ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ^＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。 （もっと読む）

【課題】ナノスケールを有する新規なカーボン構造物を利用した新規なデバイス、カーボンナノウォール、カーボンナノウォールの製造方法を提供する。
【解決手段】デバイスは、伝導領域がカーボンナノウォールを基材として形成されている。カーボンナノウォールはヘテロ原子が含有されているものでも、ヘテロ原子を含有しないものでも良い。ヘテロ原子を含むカーボンナノウォールは、ヘテロ原子と炭素源とを含む原料ガスをプラズマＣＶＤ法により製造できる。 （もっと読む）

【課題】ＤＲＡＭキャパシタにおいて、上部電極内に発生する応力を低減することにより、容量絶縁膜の劣化を抑制する。
【解決手段】本発明の半導体装置は、第１の層間絶縁膜１１内に設けられた複数の溝部１２の表面を覆う下部電極１３と、下部電極１３の上を覆う容量絶縁膜１４と、容量絶縁膜１４を挟んで複数の下部電極の上方を覆う上部電極１５とを備えている。上部電極１５には、クラック１７ａ、溝１７ｂまたは凹部１７ｃといった応力緩衝部１７が設けられている。 （もっと読む）

【課題】 縮小化されたセル面積でも大きな静電容量を有するキャパシタを得る。
【解決手段】 メモリセルの製造工程において、下部電極となる多結晶シリコンをフッ酸と酸化剤とを含むエッチング液で洗浄して、その表面を粗面化されて表面積を増大する。 （もっと読む）

【課題】水素供給が容易かつ効率的な構造を有する半導体記憶装置と、その製造方法を提供する。
【解決手段】セルトランジスタＴＲのソース領域３に接続するキャパシタを形成する際に、層間絶縁膜８を形成し、これにソース領域３を開口するコンタクトホール８Ｄを形成する。コンタクトホール８Ｄの側面および底面を覆う水素含有絶縁膜、たとえば第１のプラズマ窒化膜９Ａを形成し、水素雰囲気中で熱処理を行う。このとき水素がソース領域に供給され、ダングリングボンドを終端させる。その後、第１のプラズマ窒化膜９Ａをエッチングし、これをコンタクトホール８Ｄの側面に残存させ、コンタクトホール８Ｄをプラグ１０で埋め込んで、プラグ１０上に下部電極１２Ａが接続するようにキャパシタＣＡＰを形成する。 （もっと読む）

【課題】キャパシタ容量およびデータ保持特性をさらに向上させることができる半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板と、半導体基板に形成されたトランジスタＴｒと、半導体基板に形成されたトレンチに形成され、トランジスタの一方のノードに接続する第１記憶ノード電極を有する第１メモリキャパシタＣｔと、トランジスタを被覆して形成された層間絶縁膜と、層間絶縁膜上に形成され、一方のノードに接続する第２記憶ノード電極を有する第２メモリキャパシタＣｓと、層間絶縁膜を貫通して形成され、第１記憶ノード電極と第２記憶ノード電極を接続する記憶ノードコンタクトプラグとを有し、第１メモリキャパシタ、第２メモリキャパシタおよびトランジスタを有するメモリセルが複数個配置されている構成とする。 （もっと読む）

【課題】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】 ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）