半導体装置及びその製造方法
【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ソース／ドレイン領域上にエピタキシャル層が形成された構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭセルのフィールドピッチの縮小に伴い、メモリセルトランジスタのチャネル幅Ｗの確保が困難となってきており、トランジスタ特性の低下、書込特性やリフレッシュ特性など、ＤＲＡＭの重要特性に悪影響を与えている。また、ＤＲＡＭセルの微細化により、縦型トランジスタのアスペクト比も増加し、ソース／ドレイン領域とセルコンタクトとの接続不良或いはコンタクト抵抗の増加、ＳＡＣ（Self Align Contact）やエッチングにおける加工マージンの減少等が大きな問題となってきている。特に、最近になって量産化が進められている６Ｆ２のセル面積を有するＤＲＡＭのフィールドピッチは、８Ｆ２のセル面積を有する同一デザインルール下のＤＲＡＭよりもさらに縮小されることから、トランジスタ特性の確保はさらに厳しいものなる。
【０００３】
そこで最近、活性領域を素子分離領域よりも突出させ、これにより形成された活性領域の側面を利用してチャネル幅Ｗを確保する方法が提案されている（特許文献１参照）。この方法によれば、フィールドピッチを一定としたまま、より広いチャネル幅Ｗを確保することが可能である。換言すれば、トランジスタ特性を低下させることなく、フィールドピッチの大幅な縮小が可能となる。
【０００４】
また、選択的エピタキシャル成長法（Selective Epitaxial Growth：ＳＥＧ）によってシリコン基板をせり上げ、ソース／ドレイン領域上シリコンエピタキシャル層を形成する方法も提案されている（特許文献２参照）。この方法によれば、ソース／ドレイン領域とセルコンタクトの電気的接続を確実にすることができ、メモリセルトランジスタの短チャネル効果を抑制すると共にコンタクト抵抗やビット線容量（Ｃｂ）の増加を抑制することも可能となる。
【特許文献１】特開２００１−３５９８３号公報
【特許文献２】特開２００５−１０９３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、選択的エピタキシャル成長法はシリコン基板上にシリコン結晶を選択的に成長させる技術であるため、シリコン結晶の成長方向によっては、隣接するエピタキシャル層同士がショートするおそれがある。特に、突出した活性領域を有するシリコン基板では、活性領域の側面においてシリコンエピタキシャル層の横方向への成長が進行し、隣接するシリコンエピタキシャル層同士がショートしやすいという問題がある。
【０００６】
図３９は、従来のＤＲＡＭセルトランジスタの平面レイアウトを模式的に示す略平面図であり、図４０（ａ）は図３９のP−P線に沿った略断面図、図４０（ｂ）は図３９のQ−Q線に沿った略断面図、図４０（ｃ）は図３９のR−R線に沿った略断面図である。
【０００７】
図３９に示すように、シリコン基板１１上の活性領域１３は、周囲を素子分離領域１２に囲まれた細長い島状の領域であり、その長手方向はワード線（ゲート電極）１５の配線方向と直交する方向（Ｘ方向）に対して所定の角度をなしている。複数の活性領域１３はその長手方向に一直線上に配列されており、かつ、ワード線１５の配線方向（Ｙ方向）に対しても等間隔に配列されている。図４０（ａ）乃至（ｃ）に示すように、活性領域１３の表面は素子分離領域１２よりも突出しており、活性領域１３の側面部分を利用してより広いチャネル幅Ｗが確保されている。なお、図示の活性領域１３は、側面の立ち上がりが緩やかなラウンドタイプの活性領域である。
【０００８】
図示のように、ワード線１５に覆われていない活性領域１３の露出面には不純物拡散領域が形成されるが、不純物拡散領域の直上にはシリコンエピタキシャル層１９が形成され、その直上にはセルコンタクト２２が形成されている。さらに、セルコンタクト２２の上層には、Ｘ方向に延びるビット線２４が配線されている。ビット線は、活性領域１３の中央のセルコンタクト２２上を通過し、且つ両端のセルコンタクト２２の上方を避けるように蛇行して配線される。
【０００９】
ここで、図４０（ｂ）に示すように、活性領域１３の側面が露出している場合には、シリコンエピタキシャル層は基板面と垂直な方向のみならず平行な方向（Ｙ方向）にも成長しやすく、このまま成長すれば隣接するシリコンエピタキシャル層１９、１９同士がショートするおそれがある。シリコンエピタキシャル層１９、１９同士がショートしてしまう前にシリコンエピタキシャル層の成長を止めれば問題ないと思われるが、この場合はシリコンエピタキシャル層１９の十分な厚みを確保することができず、メモリセルトランジスタの短チャネル効果を抑制することが困難となる。したがって、互いに隣接するシリコンエピタキシャル層同士のショートを確実に回避する新たな方法が切望されている。
【００１０】
したがって、本発明の目的は、不純物拡散領域上にシリコンエピタキシャル層を形成する場合において、互いに隣接するシリコンエピタキシャル層同士のショートを防止することが可能な半導体装置の構造を提供することにある。
【００１１】
また、本発明の他の目的は、不純物拡散領域上にシリコンエピタキシャル層を形成する場合において、互いに隣接するシリコンエピタキシャル層同士のショートを防止することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の上記目的は、半導体基板と、前記半導体基板上に形成された素子分離領域によって互いに分離された複数の活性領域と、前記活性領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ゲート電極の側面に形成されたサイドウォール絶縁膜と、前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に形成された凹部と、前記凹部の周囲に設けられたダム絶縁膜と、前記凹部内に形成されたシリコンエピタキシャル層とを備えることを特徴とする半導体装置によって達成される。ここで、ダム絶縁膜とは、後に詳述するように、シリコンエピタキシャル層の横方向への成長を物理的に抑止するための壁となる絶縁膜を意味しているので、このように呼称している。
【００１３】
本発明において、活性領域は、素子分離領域よりも突出した形状を有することが好ましい。活性領域が突出している場合、活性領域の側面部分によってシリコンエピタキシャル層の横方向への成長が進行しやすくなるが、そのような場合でもシリコンエピタキシャル層の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。すなわち、活性領域が突出している場合には、本発明による顕著な効果を得ることができる。ここで、活性領域としては、ピラータイプであってもよく、ラウンドタイプであってもよい。活性領域がピラータイプの場合、ダム絶縁膜は、サイドウォール絶縁膜と同時に形成された同一の絶縁材料からなることが好ましい。また、活性領域がラウンドタイプの場合、ダム絶縁膜は、素子分離領域を構成する絶縁膜からなることが好ましい。
【００１４】
本発明の上記目的はまた、半導体基板上に素子分離領域を形成する素子分離工程と、前記素子分離領域によって互いに分離された複数の活性領域上にゲート酸化膜を形成するゲート酸化膜形成工程と、前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側面にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に凹部を形成する掘り下げ工程と、前記凹部が形成された前記活性領域の露出面にエピタキシャル層を形成するエピタキシャル層形成工程とを備えることを特徴とする半導体装置の製造方法によっても達成される。
【００１５】
本発明において、素子分離工程は、素子分離領域を掘り下げて、活性領域を素子分離領域よりも突出させる工程を含むことが好ましい。このようにすることで、ピラータイプ又はラウンドタイプの活性領域を形成することができ、チャネル幅をより広く確保することができる。だたし、活性領域が平面のみならず側面も有することから、シリコンエピタキシャル層の横方向への成長が進行しやすくなるが、そのような場合でもシリコンエピタキシャル層の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。すなわち、活性領域を突出させる場合には、本発明による顕著な効果を得ることができる。
【００１６】
本発明において、掘り下げ工程は、活性領域の周囲にサイドウォール絶縁膜と同時に形成されるダム絶縁膜よりも低くなるように、活性領域の露出面を掘り下げる工程を含むことが好ましい。このように、サイドウォール絶縁膜の形成時に残存する絶縁材料をダム絶縁膜として利用すれば、活性領域を素子分離領域よりも低く掘り下げることなく、所望の掘り下げ量を確保することができる。
【００１７】
本発明において、素子分離工程は、活性領域のコーナー部分をラウンドさせる工程をさらに含むことが好ましい。これによれば、ラウンドタイプの活性領域を形成することができ、ピラータイプよりもゲート酸化膜の絶縁耐圧を向上させることができる。この場合、掘り下げ工程は、素子分離領域よりも低くなるように、活性領域の露出面を掘り下げる工程を含むことが好ましい。このようにすることで、素子分離領域の側面部分をダム絶縁膜として利用することができる。
【００１８】
本発明においては、メモリ領域及び周辺回路領域を略同時に形成する工程を含み、メモリ領域に対してのみ掘り下げ工程を適用することが好ましい。このようにすれば、周辺回路領域において、シリコンエピタキシャル層の平面方向の面積を広げることができ、メタルコンタクトに対する十分な重ねマージンを確保することができる。
【発明の効果】
【００１９】
本発明によれば、活性領域の周囲に存在する素子分離領域、或いはサイドウォール絶縁膜の形成時に活性領域の周囲に残存する絶縁膜が、ゲート電極及びサイドウォール絶縁膜によって覆われていない活性領域の露出面の周囲を覆う壁の一部となり、シリコンエピタキシャル層の横方向への成長を抑制するダム絶縁膜としての役割を果たすので、たとえ活性領域がピラータイプやラウンドタイプであったとしても、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２１】
図１乃至図１１は、本発明の第１の実施形態に係る半導体装置の一つであるＤＲＡＭのメモリアレイ領域の製造工程を示す図であって、図１は略平面図、図２乃至１１は略断面図である。特に、図１は活性領域の平面レイアウト、図２（ａ）乃至１０（ａ）並びに図１１は図１のＰ−Ｐ断面、図２（ｂ）乃至１０（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応している。
【００２２】
ＤＲＡＭ１０のメモリアレイ１０ａの製造では、まず図１及び図２（ａ）及び（ｂ）に示すように、ｐ型シリコン基板１１上にＳＴＩ（Shallow Trench Isolation）等の方法により素子分離領域１２を形成し、素子分離領域１２によって互いに分離された複数の活性領域１３を形成する。活性領域１３は、図１に示すように、周囲を素子分離領域１２に囲まれた細長い島状の領域であり、その長手方向は、後述するワード線の配線方向と直交する方向（Ｘ方向）に対して約１８度の角度をなしている。複数の活性領域１３はその長手方向に一直線上に配列されており、且つ、ワード線の配線方向（Ｙ方向）に対しても等間隔に配列されている。なお、活性領域１３がＸ方向となす角度θ０は、約１８度であることが好ましい。活性領域をＸ方向と約１８度をなす直線上に整列させた場合には、最適化された６Ｆ２レイアウトを実現することができる。活性領域１３の幅Ｗ０は約１Ｆ（［Ｆ」は最小加工寸法）、活性領域１３の長さＬ０は約５．１Ｆ、Ｙ方向に隣接する活性領域１３、１３間の中心距離Ｌ１は約２Ｆに設定されることが好ましい。
【００２３】
素子分離領域１２の形成では、ｐ型シリコン基板１１の主面に約０.３μｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜（フィールド酸化膜）をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１１上の不要なフィールド酸化膜をＣＭＰ(Chemical Mechanical Polishing)により除去して、フィールド酸化膜を溝の内部にのみ残すことにより、素子分離領域１２が形成される。
【００２４】
次に、図３（ａ）及び（ｂ）に示すように、活性領域１３の表面にゲート酸化膜１４を形成する。ゲート酸化膜１４の形成では、まず活性領域１３の表面を熱酸化することにより薄いシリコン酸化膜（犠牲酸化膜）を形成し、この犠牲酸化膜を除去することにより、活性領域１３の表面のダメージを修復する。その後、活性領域１３を８００〜１１００℃で熱酸化し、６〜８ｎｍ程度の厚みを有するシリコン酸化膜を形成することにより、ゲート酸化膜１４が形成される。
【００２５】
次に、図４（ａ）及び（ｂ）に示すように、ＤＲＡＭアレイのワード線となるメモリセルトランジスタのゲート電極１５を形成すると共に、ゲート電極１５の上面を保護するゲートキャップ絶縁膜１６を形成する。ゲート電極１５及びゲートキャップ絶縁膜１６の形成では、まずゲート酸化膜１４が形成された基板全面に膜厚約７０ｎｍのＤＯＰＯＳ（Doped Polysilicon）膜、膜厚約５ｎｍのタングステンシリサイド膜、膜厚５〜１０ｎｍの窒化タングステン膜、及び膜厚３０〜６０ｎｍのタングステン膜を順次積層してなる導電膜を形成し、さらにゲートキャップ絶縁膜１６となるシリコン窒化膜を形成する。次に、これらの多層膜を直線状にパターニングすることにより、Ｙ方向に延びる複数のゲート電極１５及びゲートキャップ絶縁膜１６が形成される。その後、パターニングされたゲート電極１５をライト酸化処理することにより、ＤＯＰＯＳ膜の側面に薄いシリコン酸化膜（不図示）が形成される。ライト酸化処理には、窒化タングステン膜及びタングステン膜が酸化されず、ＤＯＰＯＳ膜及びシリコン基板が選択的に酸化される選択酸化条件を用いることができる。
【００２６】
次に、図５（ａ）及び（ｂ）に示すように、ゲートキャップ絶縁膜１６及びゲート電極１５をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面に、シリコン基板１１中の不純物とは反対の導電型を有する不純物をイオン注入することにより、セルトランジスタのＬＤＤ（Lightly Doped Drain）領域１７を形成する。ＬＤＤ領域１７の形成では、活性領域１３の表面に形成されたシリコン酸化膜１４を介して、ｐ型シリコン基板１１中に５×１０１２〜１×１０１４ｃｍ−2程度のリン（Ｐ）を１０〜４０ｋｅＶで注入してもよく、５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を５〜３０ｋｅＶで注入してもよい。
【００２７】
次に、図６（ａ）及び（ｂ）に示すように、ゲート電極１５の両側面を保護するサイドウォール絶縁膜１８を形成する。サイドウォール絶縁膜１８の形成では、基板全面に２０〜３０ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、シリコン窒化膜を異方性エッチング（エッチバック）することにより、シリコン窒化膜をゲート電極１５及びゲートキャップ絶縁膜１６の側面にのみ残存させる。なお、このエッチバックにより活性領域１３の露出面上のゲート酸化膜１４も除去される。こうしてサイドウォール絶縁膜１８が形成され、ゲート電極１５はゲートキャップ絶縁膜１６とサイドウォール絶縁膜１８からなる保護絶縁膜で覆われた状態となる。
【００２８】
次に、図７（ａ）及び（ｂ）に示すように、ゲートキャップ絶縁膜１６及びサイドウォール絶縁膜１８をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面に凹部１３ａを形成する。凹部１３ａの深さは、２０ｎｍ〜５０ｎｍであることが好ましく、３０〜４０ｎｍであることがより好ましい。浅すぎると掘り下げによる十分な効果が得られず、深すぎるとシリコンエピタキシャル層の形成が困難となるからである。これにより、図７（ｂ）に示すように、素子分離領域１２を構成するフィールド酸化膜の側面部分１２ａが露出し、凹部１３ａの周囲のうち、活性領域１３の幅方向の両端がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。すなわち、この側面部分１２ａによって凹部１３ａの内壁面の一部が形成された状態となる。この素子分離領域１２を構成するフィールド酸化膜の側面部分１２ａがダム絶縁に相当する。
【００２９】
次に、図８（ａ）及び（ｂ）に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。シリコンエピタキシャル層１９は、リン（Ｐ）、ヒ素（Ａｓ）等の不純物が含まれない状態で形成されてもよく、そのような不純物が含まれた状態で形成されてもよい。ここで、図７（ｂ）に示したように、活性領域１３の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜（素子分離領域１２）の側面部分１２ａで囲われていることから、シリコンエピタキシャル層１９の横方向への成長が抑制される。したがって、図８（ｂ）に示すように、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９を確実に分離することができる。なお、シリコンエピタキシャル層１９のＹ方向の幅は１２０〜１６０ｎｍ程度、シリコンエピタキシャル層１９の厚みは３０〜８０ｎｍ程度、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９間の分離マージンは３０ｎｍ程度であることが好ましい。
【００３０】
次に、図９（ａ）及び（ｂ）に示すように、シリコン基板１１中の不純物とは反対の導電型を有する不純物をさらにイオン注入することにより、シリコンエピタキシャル層１９内に不純物拡散領域２０を形成する。図９（ａ）及び（ｂ）では便宜上シリコンエピタキシャル層１９の下に位置するシリコン基板まで不純物拡散領域２０が形成されたように示しているが、このように深い位置まで形成する必要はない。後の工程で付加される熱処理を考慮して、最終的にＬＤＤ領域１７に接続するように調整することができる。不純物拡散領域２０の形成では、シリコンエピタキシャル層１９を介して、ｐ型シリコン基板１１中に５×１０１２〜１×１０１４ｃｍ−2程度のリン（Ｐ）を１０〜４０ｋｅＶで注入してもよく、あるいは５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を５〜３０ｋｅｖで注入してもよい。こうして形成された不純物拡散領域２０はセルトランジスタのソース／ドレイン領域となる。
【００３１】
次に、図１０（ａ）及び（ｂ）に示すように、各シリコンエピタキシャル層１９の上方にコンタクトプラグ（セルコンタクト）２２を形成する。セルコンタクト２２の形成では、まず基板全面に所定の厚みを有するＢＰＳＧ（Boro-Phospho Silicate Glass）からなる層間絶縁膜２１ａを形成する。次に、レジストマスクを用いたフォトリソグラフィ及びドライエッチングにより、シリコンエピタキシャル層１９の上方において層間絶縁膜２１ａを貫通するコンタクトホールを形成する。そして、コンタクトホール内をＤＯＰＯＳ等の導電性材料で埋めることにより、セルコンタクト２２が形成される。こうして形成されたセルコンタクト２２は、シリコンエピタキシャル層１９を介してメモリセルトランジスタのソース／ドレイン領域となる不純物拡散領域２０と電気的に接続される。
【００３２】
以上により、ＤＲＡＭのメモリセルトランジスタが完成する。その後、図１１に示すように、メモリセルトランジスタの上層に、層間絶縁膜２１ｂ乃至２１ｅ、ビット線コンタクト２３、ビット線２４、ストレージノードコンタクト２５、ストレージキャパシタ２６等を形成することにより、本実施形態のＤＲＡＭが完成する。なお、ストレージキャパシタ２６の容量を大きくするため、ストレージキャパシタ２６の下部電極を図示のようにＨＳＧ（Hemi-spherical Silicon Grain）で構成することが好ましい。
【００３３】
以上説明したように、本実施形態によれば、活性領域の露出面に凹部を形成することにより、素子分離領域を構成するフィールド酸化膜の側面部分が活性領域の露出面の周囲の一部を囲うダム絶縁膜となり、シリコンエピタキシャル層の横方向への成長を抑制するので、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【００３４】
一方、ＤＲＡＭの周辺回路領域については以下のように製造することができる。
【００３５】
図１２乃至図２３は、ＤＲＡＭの周辺回路領域の製造工程をメモリアレイ領域と対比しながら説明するための図であって、特に、図１２は略平面図、図１３（ａ）乃至２３（ａ）は、図２（ａ）乃至図１０（ａ）と同様、メモリアレイ領域１０ａのＰ−Ｐ断面、図１３（ｂ）乃至２３（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面にそれぞれ対応している。
【００３６】
ＤＲＡＭ１０の周辺回路領域１０ｂの製造では、図１２及び図１３（ｂ）に示すように、まずｐ型シリコン基板１１上に素子分離領域１２を形成し、これによって互いに分離された複数の活性領域１３を形成する。この活性領域１３は、図１２に示すように、周囲を素子分離領域１２に囲まれた略矩形状の領域であって、メモリアレイ領域１０ａ内の活性領域１３に比べて十分に広い面積を有している。図１３に示すように、周辺回路領域１０ｂ内の活性領域１３は、メモリアレイ領域１０ａ内の活性領域１３と同時に形成される。その後、図１４乃至１７に示すように、ゲート酸化膜１４、ゲート電極１５、ゲートキャップ絶縁膜１６、ＬＤＤ領域１７及びサイドウォール絶縁膜１８がそれぞれ形成されるが、これらの形成工程も前述のメモリアレイ領域１０ａと同じであるため、詳細な説明を省略する。
【００３７】
次に、図１８に示すように、メモリアレイ領域１０ａにおいては、活性領域１３の露出面がドライエッチング又はウェットエッチングにより掘り下げられ、活性領域１３の露出面に凹部１３ａが形成されるが、周辺回路領域１０ｂに対してはそのような凹部の形成を行わず、平坦な活性領域１３が使用される。そのため、メモリアレイ領域１０ａ内の活性領域１３の露出面をエッチングする前に周辺回路領域１０ｂ上にレジストマスク２９が施され、エッチング完了後にはレジストマスク２９が除去される。
【００３８】
次に、図１９に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、メモリアレイ領域１０ａと異なり、周辺回路領域１０ｂ内の活性領域１３には凹部１３ａが形成されていないため、活性領域１３の幅方向の両端に素子分離領域１２による壁が存在せず、シリコンエピタキシャル層１９の横方向への成長は進行する。しかし、周辺回路領域１０ｂにおいては、互いに隣接するシリコンエピタキシャル層１９、１９間がショートするほど両者が隣接していないことから、メモリアレイ領域のような問題が発生することはない。それよりもむしろ、シリコンエピタキシャル層１９の横方向への成長により、シリコンエピタキシャル層１９の平面方向の面積を広げることができるので、シリコンエピタキシャル層１９に対するメタルコンタクトの重ね余裕を広げることができるという利点がある。
【００３９】
次に、図２０に示すように、周辺回路領域１０ｂをフォトレジスト３０で被覆した状態で、シリコン基板１１中の不純物とは反対の導電型を有する不純物をメモリセル領域１０ａにイオン注入し、不純物拡散領域２０を形成する。その後、フォトレジスト３０は除去される。
【００４０】
次に、図２１に示すように、メモリセル領域１０ａをフォトレジスト３１で被覆した状態で、シリコン基板１１中の不純物とは反対の導電型を有する不純物を周辺回路領域１０ｂにイオン注入し、不純物拡散領域２０ａを形成する。周辺回路領域１０ｂを、ｎチャネルＭＯＳトランジスタ領域とｐチャネルＭＯＳトランジスタ領域との組み合わせで構成する場合には、一方のトランジスタ領域をフォトレジストで被覆した状態で他方のトランジスタ領域へイオン注入する工程を繰り返して、双方のトランジスタ領域への不純物拡散領域２０ａを形成する。ｎチャネルＭＯＳトランジスタ領域へは、１×１０１５〜５×１０１５ｃｍ−２程度のヒ素（Ａｓ）を１０〜５０ｋeｖで注入する。また、ｐチャネルＭＯＳトランジスタ領域へは、１×１０１５〜５×１０１５ｃｍ−２程度の二フッ化ホウ素（ＢＦ２）を１０〜３０ｋeｖで注入する。
【００４１】
次に、図２２に示すように、メモリセル領域１０ａの各シリコンエピタキシャル層１９の上方にセルコンタクト２２を形成する。セルコンタクト２２の形成方法は、図１０と同じであるため、説明を省略する。このとき、周辺回路領域１０ｂは、層間絶縁膜２１ａで覆われた状態となっている。
【００４２】
次に、図２３に示すように、メモリセル領域１０ａにはビット線コンタクト２３を、周辺回路領域１０ｂにはメタルコンタクト２７をそれぞれ形成する。まず基板全面に所定の厚みを有するＢＰＳＧからなる層間絶縁膜２１ｂを形成する。その後、リソグラフィとドライエッチングを用いて、メモリセル領域１０ａには層間絶縁膜２１ｂを貫通するビット線コンタクトホールを、周辺回路領域１０ｂには層間絶縁膜２１ａ及び２１ｂを貫通するメタルコンタクトホールを同時に形成する。その後、各コンタクトホール内をタングステン等の高融点金属材料で埋め込むことにより、メモリセル領域１０ａにはビット線コンタクト２３を、周辺回路領域１０ｂにはメタルコンタクト２７を形成する。こうして形成されたメタルコンタクト２７は、シリコンエピタキシャル層１９を介して不純物拡散領域２０ａと電気的に接続される。
【００４３】
このように、ＤＲＡＭの周辺回路領域１０ｂの形成では、周辺回路トランジスタの不純物拡散領域に凹部を形成せず、シリコンエピタキシャル層１９の横方向への成長を許容することにより、シリコンエピタキシャル層１９の平面方向の面積を広げることができる。したがって、メタルコンタクト２７に対するシリコンエピタキシャル層の重ねマージンを十分に確保することができる。
【００４４】
次に、本発明の第２の実施形態について詳細に説明する。第２の実施形態は、ピラータイプの活性領域を有するシリコン基板を用いたものである。
【００４５】
図２４乃至図３９は、本発明の第２の実施形態に係る半導体装置の一つであるＤＲＡＭのメモリアレイ領域の製造工程を示す略断面図である。特に、図２４乃至２９の（ａ）は図１のＰ−Ｐ断面、図２４乃至２９の（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応している。
【００４６】
ＤＲＡＭ１０のメモリアレイ領域の製造では、第１の実施形態と同様、まずｐ型シリコン基板１１上にＳＴＩ等の方法により素子分離領域１２を形成し、素子分離領域１２によって互いに分離された複数の活性領域１３を形成する（図１及び図２（ａ）及び（ｂ）参照）。次に、図２４（ａ）及び（ｂ）に示すように、素子分離領域１２を構成するフィールド酸化膜の表面部分をドライエッチングにより除去し、素子分離領域１２を掘り下げることにより、活性領域１３の表面を素子分離領域１２よりも突出させる。こうして、シリコン基板１１上にピラータイプの活性領域１３が形成される。なお、活性領域１３の突出量は１０〜３０ｎｍであることが好ましく、１５〜２５ｎｍであることがさらに好ましい。
【００４７】
その後、第１の実施形態と同様、ゲート酸化膜１４、ゲート電極１５、ゲートキャップ絶縁膜１６及びＬＤＤ領域１７を順次形成して（図３乃至図５参照）、図２５（ａ）及び（ｂ）に示すような構造を有するシリコン基板１１を形成する。
【００４８】
次に、図２６（ａ）及び（ｂ）に示すように、ゲート電極１５の両側面を保護するサイドウォール絶縁膜１８を形成する。サイドウォール絶縁膜１８の形成では、第１の実施形態と同様、基板全面に２０〜３０ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、シリコン窒化膜をエッチバックすることにより、シリコン窒化膜をゲート電極１５及びゲートキャップ絶縁膜１６の側面にのみ残存させる。なお、このエッチバックにより活性領域１３の露出面上のゲート酸化膜１４も除去される。ここで、本実施形態の活性領域１３はピラータイプであり、平面のみならず側面も有することから、図３０（ａ）の斜視図に示すように、シリコン窒化膜は活性領域１３の周縁にも残存することになる。詳細は後述するが、本実施形態においてはこのシリコン窒化膜がシリコンエピタキシャル層の横方向への成長を抑制するダム絶縁膜１８ａとして用いられる。
【００４９】
次に、図２７（ａ）及び（ｂ）並びに図３０（ｂ）に示すように、ゲートキャップ絶縁膜１６及びサイドウォール絶縁膜１８をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面に凹部１３ａを形成する。特に、本実施形態においては、ダム絶縁膜１８ａよりも低くなるまで活性領域１３の表面が掘を下げるが、第１の実施形態のように素子分離領域１２よりも低くなるまで活性領域１３を掘り下げなくてもよい。凹部１３ａの深さは、２０〜４０ｎｍであることが好ましく、２５〜３５ｎｍであることがより好ましい。これにより、凹部１３ａの周囲のうち、活性領域１３の幅方向の両端がダム絶縁膜１８ａに囲まれた状態となる。
【００５０】
次に、図２８（ａ）及び（ｂ）に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、ピラータイプの活性領域上に形成されるシリコンエピタキシャル層１９は横方向に成長しやすいが、活性領域の幅方向の両端にはサイドウォール絶縁膜１８と共に形成されたシリコン窒化膜（ダム絶縁膜）で囲まれていることから、シリコンエピタキシャル層１９の横方向への成長が抑制される。したがって、図８（ｂ）に示すように、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９を確実に分離することができる。
【００５１】
その後、第１の実施形態と同様、不純物拡散領域２０及びセルコンタクト２２を順次形成することにより、図２９に示すＤＲＡＭセルトランジスタが完成する。さらに、第１の実施形態と同様、セルトランジスタの上層に、層間絶縁膜２１ｂ乃至２１ｄ、ビット線コンタクト２３、ビット線２４、ストレージノードコンタクト２５、ストレージキャパシタ２６等を形成することにより、本実施形態のＤＲＡＭが完成する。
【００５２】
以上説明したように、本実施形態によれば、ピラータイプの活性領域の露出面に凹部を形成することにより、サイドウォール絶縁膜の形成時に活性領域の周縁に残存するシリコン窒化膜が活性領域の露出面の周囲の一部を囲うダム絶縁膜となり、シリコンエピタキシャル層の横方向への成長を抑制するので、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【００５３】
一方、第２の実施形態に係るＤＲＡＭの周辺回路領域の製造については、第１の実施形態と同様である。つまり、メモリアレイ領域１０ａ内の活性領域１３の露出面がドライエッチング又はウェットエッチングにより掘り下げられ、活性領域１３の露出面には凹部１３ａが形成されるが、周辺回路領域１０ｂ内の活性領域１３の露出面にはそのような凹部１３ａを形成せず、平坦な活性領域１３のまま用いる。そのため、メモリアレイ領域１０ａ内の活性領域１３の露出面をエッチングする前に周辺回路領域１０ｂ上にレジストマスクが施され、エッチング完了後にはレジストマスクが除去される。
【００５４】
その後、図３１に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、メモリアレイ領域１０ａと異なり、周辺回路領域１０ｂ内の活性領域１３には凹部１３ａが形成されていないため、活性領域１３の幅方向の両端に素子分離領域１２による壁が存在せず、シリコンエピタキシャル層１９の横方向への成長は進行する。特に、本実施形態の場合、活性領域１３がピラータイプであるため、シリコンエピタキシャル層１９の横方向への成長が進行しやすい。しかし、シリコンエピタキシャル層１９の横方向への成長を許容することにより、シリコンエピタキシャル層１９の平面方向の面積を広げることができ、セルコンタクトに対する十分な重ねマージンを確保することができる。
【００５５】
次に、本発明の第３の実施形態について詳細に説明する。第３の実施形態は、ラウンドタイプの活性領域を有するシリコン基板を用いたものである。
【００５６】
図３２乃至図３７は、本発明の第３の実施形態に係る半導体装置の一つであるＤＲＡＭのメモリアレイ領域の製造工程を示す略断面図である。特に、図３２乃至３７の（ａ）は図１のＰ−Ｐ断面、図３２乃至３７の（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応している。
【００５７】
ＤＲＡＭ１０のメモリアレイ領域の製造では、第２の実施形態と同様、まずｐ型シリコン基板１１上にピラータイプの活性領域１３を形成する（図２４（ａ）及び（ｂ）参照）。その後、図３２（ａ）及び（ｂ）に示すように、シリコン基板１１を水素雰囲気中でアニールすることにより、ピラータイプの活性領域１３のコーナー部分をラウンドさせる。こうして、シリコン基板１１上にラウンドタイプの活性領域１３が形成される。なお、活性領域１３の突出量は１０〜３０ｎｍであることが好ましく、１５〜２５ｎｍであることがさらに好ましい。ラウンドタイプの活性領域は電界集中が起こりにくいため、ピラータイプよりも絶縁耐圧の点で優れている。
【００５８】
その後、第１の実施形態と同様、ゲート酸化膜１４、ゲート電極１５、ゲートキャップ絶縁膜１６及びＬＤＤ領域１７を順次形成して（図３乃至図５参照）、図３３（ａ）及び（ｂ）に示すような構造を有するシリコン基板１１を形成する。
【００５９】
次に、図３４（ａ）及び（ｂ）に示すように、ゲート電極１５の両側面を保護するサイドウォール絶縁膜１８を形成する。サイドウォール絶縁膜１８の形成では、第１の実施形態と同様、基板全面に２０〜３０ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、シリコン窒化膜をエッチバックすることにより、シリコン窒化膜をゲート電極１５及びゲートキャップ絶縁膜１６の側面にのみ残存させる。なお、このエッチバックにより活性領域１３の露出面上のゲート酸化膜１４も除去される。ここで、本実施形態の活性領域１３はラウンドタイプであり、平面のみならず側面も有するが、第２の実施形態に示したピラータイプと異なり、側面の傾斜が緩やかなことから、活性領域１３の周縁にシリコン窒化膜が残存することはない。
【００６０】
次に、図３５（ａ）及び（ｂ）に示すように、ゲートキャップ絶縁膜１６及びサイドウォール絶縁膜１８をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面に凹部１３ａを形成する。特に、本実施形態においては、素子分離領域１２の表面よりも低くなるまで活性領域１３の表面が掘り下げられる。凹部１３ａの深さは、２０ｎｍ〜５０ｎｍであることが好ましく、３０〜４０ｎｍであることがより好ましい。これにより、図３５（ｂ）に示すように、素子分離領域１２を構成するフィールド酸化膜の側面部分１２ａが露出し、凹部１３ａの周囲のうち、活性領域１３の幅方向の両端がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。すなわち、この側面部分１２ａによって凹部１３ａの内壁面の一部が形成された状態となる。
【００６１】
次に、図３６（ａ）及び（ｂ）に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、ラウンドタイプの活性領域１３はシリコンエピタキシャル層１９が横方向に成長しやすいが、活性領域１３の幅方向の両端はフィールド酸化膜の側面部分１２ａで囲われていることから、シリコンエピタキシャル層１９の横方向への成長が抑制される。したがって、図３６（ｂ）に示すように、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９を確実に分離することができる。
【００６２】
その後、第１の実施形態と同様、不純物拡散領域２０及びセルコンタクト２２を順次形成することにより、図３７（ａ）及び（ｂ）に示すＤＲＡＭのセルトランジスタが完成する。さらに、第１の実施形態と同様、セルトランジスタの上層に、層間絶縁膜２１ｂ乃至２１ｄ、ビット線コンタクト２３、ビット線２４、ストレージノードコンタクト２５、ストレージキャパシタ２６等を形成することにより、本実施形態のＤＲＡＭが完成する。
【００６３】
以上説明したように、本実施形態によれば、ラウンドタイプの活性領域の露出面に凹部を形成することにより、素子分離領域を構成するフィールド酸化膜の側面部分が活性領域の露出面の周囲の一部を囲うダム絶縁膜となり、シリコンエピタキシャル層の横方向への成長を抑制するので、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【００６４】
一方、第３の実施形態に係るＤＲＡＭの周辺回路領域の製造については、第１の実施形態と同様である。つまり、メモリアレイ領域１０ａにおいては、活性領域１３の露出面がドライエッチング又はウェットエッチングにより掘り下げられ、活性領域１３の露出面に凹部１３ａが形成されるが、周辺回路領域１０ｂに対してはそのような凹部１３ａは形成されず、平坦な活性領域１３が使用される。そのため、メモリアレイ領域１０ａ内の活性領域１３の露出面をエッチングする前に周辺回路領域１０ｂ上にレジストマスクが施され、エッチング完了後にはレジストマスクが除去される。
【００６５】
その後、図３８に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、メモリアレイ領域１０ａと異なり、周辺回路領域１０ｂ内の活性領域１３には凹部１３ａが形成されていないため、活性領域１３の幅方向の両端に素子分離領域１２による壁が存在せず、シリコンエピタキシャル層１９の横方向への成長は進行する。特に、本実施形態の場合、活性領域１３がピラータイプであるため、シリコンエピタキシャル層１９の横方向への成長が進行しやすい。しかし、シリコンエピタキシャル層１９の横方向への成長を許容することにより、シリコンエピタキシャル層１９の平面方向の面積を広げることができ、セルコンタクトに対する十分な重ねマージンを確保することができる。
【００６６】
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００６７】
例えば、上記各実施形態においては、図１に示したように、Ｘ方向に対して約１８度の角度をなす活性領域１３がその長手方向に一直線上に配列され、且つ、Ｙ方向に対しても等間隔に配列されている場合について説明したが、本発明はこのようなレイアウトに限定されるものではなく、種々のフィールドレイアウトに適用することができる。また、上記実施形態においては、６Ｆ２のセル面積を有するＤＲＡＭセルを例に説明したが、それ以外のセル面積を有するＤＲＡＭセルに適用することも可能である。
【００６８】
また、上記実施形態においては、活性領域１３内にＬＤＤ領域１７を形成しているが、本発明においてＬＤＤ領域１７の形成は必須ではない。また、上記実施形態においては、不純物拡散領域２０を形成するため、リン（Ｐ）又はヒ素（Ａｓ）をイオン注入しているが、本発明においてイオン注入工程は必須ではない。例えば、他の熱処理工程によって、シリコンエピタキシャル層１９中の不純物を活性領域１３中に拡散させてもよく、或いは、セルコンタクト２２を構成するＤＯＰＯＳ膜に含まれる不純物がシリコンエピタキシャル層１９を介して活性領域１３中に拡散されるようにしてもよい。
【図面の簡単な説明】
【００６９】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の一つであるＤＲＡＭアレイの製造工程の一部（活性領域の平面レイアウト）を示す略平面図である。
【図２】図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（素子分離領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３】図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート酸化膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図４】図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート電極の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図５】図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ＬＤＤ領域を形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図６】図６（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（サイドウォール絶縁膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図７】図７（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（活性領域の掘り下げ）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図８】図８（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（シリコンエピタキシャル層の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図９】図９（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（不純物拡散領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図１０】図１０（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（セルコンタクトを形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図１１】図１１は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ストレージキャパシタ等の形成）を示す略断面図であって、図１のＰ−Ｐ断面に対応するものである。
【図１２】図１２は、ＤＲＡＭの周辺回路領域の平面レイアウトを示す略平面図である。
【図１３】図１３（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（素子分離領域の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１４】図１４（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ゲート酸化膜の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１５】図１５（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ゲート電極及びゲートキャップ絶縁膜の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１６】図１６（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ＬＤＤ領域の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１７】図１７（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（サイドウォール絶縁膜の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１８】図１８（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（活性領域の掘り下げ）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１９】図１９（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（シリコンエピタキシャル層の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２０】図２０（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（イオン注入）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２１】図２１（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（イオン注入）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２２】図２２（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（セルコンタクトの形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２３】図２３（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ビット線コンタクト及びメタルコンタクトの形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２４】図２４（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（ピラータイプ活性領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２５】図２５（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート酸化膜等の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２６】図２６（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（サイドウォール絶縁膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２７】図２７（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（活性領域の掘り下げ）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２８】図２８（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（シリコンエピタキシャル層の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２９】図２９（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（不純物拡散領域及びセルコンタクトの形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３０】図３０（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部を示す略斜視図である。
【図３１】図３１（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭの周辺回路領域の製造工程をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域の断面図、（ｂ）は周辺回路領域の断面図である。
【図３２】図３２（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（ラウンドタイプ活性領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３３】図３３（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート酸化膜等の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３４】図３４（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（サイドウォール絶縁膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３５】図３５（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（活性領域の掘り下げ）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３６】図３６（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（シリコンエピタキシャル層の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３７】図３７（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（不純物拡散領域及びセルコンタクトの形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３８】図３８（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭの周辺回路領域の製造工程をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域の断面図、（ｂ）は周辺回路領域の断面図である。
【図３９】図３９は、従来のＤＲＡＭアレイの製造工程の一部を示す略平面図である。
【図４０】図４０（ａ）及び（ｂ）は、従来のＤＲＡＭアレイの製造工程の一部を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【符号の説明】
【００７０】
１０ａ メモリアレイ領域
１０ｂ 周辺回路領域
１１ ｐシリコン基板
１２ 素子分離領域（フィールド酸化膜）
１２ａ フィールド酸化膜の側面部分
１３ 活性領域
１３ａ 活性領域内の凹部
１４ ゲート酸化膜
１５ ゲート電極（ワード線）
１６ ゲートキャップ絶縁膜
１７ ＬＤＤ領域
１８ サイドウォール絶縁膜
１８ａ ダム絶縁膜
１９ シリコンエピタキシャル層
２０ 不純物拡散領域（ソース／ドレイン領域）
２０ａ 不純物拡散領域（ソース／ドレイン領域）
２１ａ-２１ｅ 層間絶縁膜
２２ セルコンタクト
２３ ビット線コンタクト
２４ ビット線
２５ ストレージノードコンタクト
２６ ストレージキャパシタ
２７ メタルコンタクト
２９ レジストマスク
３０ フォトレジスト
３１ フォトレジスト
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ソース／ドレイン領域上にエピタキシャル層が形成された構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭセルのフィールドピッチの縮小に伴い、メモリセルトランジスタのチャネル幅Ｗの確保が困難となってきており、トランジスタ特性の低下、書込特性やリフレッシュ特性など、ＤＲＡＭの重要特性に悪影響を与えている。また、ＤＲＡＭセルの微細化により、縦型トランジスタのアスペクト比も増加し、ソース／ドレイン領域とセルコンタクトとの接続不良或いはコンタクト抵抗の増加、ＳＡＣ（Self Align Contact）やエッチングにおける加工マージンの減少等が大きな問題となってきている。特に、最近になって量産化が進められている６Ｆ２のセル面積を有するＤＲＡＭのフィールドピッチは、８Ｆ２のセル面積を有する同一デザインルール下のＤＲＡＭよりもさらに縮小されることから、トランジスタ特性の確保はさらに厳しいものなる。
【０００３】
そこで最近、活性領域を素子分離領域よりも突出させ、これにより形成された活性領域の側面を利用してチャネル幅Ｗを確保する方法が提案されている（特許文献１参照）。この方法によれば、フィールドピッチを一定としたまま、より広いチャネル幅Ｗを確保することが可能である。換言すれば、トランジスタ特性を低下させることなく、フィールドピッチの大幅な縮小が可能となる。
【０００４】
また、選択的エピタキシャル成長法（Selective Epitaxial Growth：ＳＥＧ）によってシリコン基板をせり上げ、ソース／ドレイン領域上シリコンエピタキシャル層を形成する方法も提案されている（特許文献２参照）。この方法によれば、ソース／ドレイン領域とセルコンタクトの電気的接続を確実にすることができ、メモリセルトランジスタの短チャネル効果を抑制すると共にコンタクト抵抗やビット線容量（Ｃｂ）の増加を抑制することも可能となる。
【特許文献１】特開２００１−３５９８３号公報
【特許文献２】特開２００５−１０９３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、選択的エピタキシャル成長法はシリコン基板上にシリコン結晶を選択的に成長させる技術であるため、シリコン結晶の成長方向によっては、隣接するエピタキシャル層同士がショートするおそれがある。特に、突出した活性領域を有するシリコン基板では、活性領域の側面においてシリコンエピタキシャル層の横方向への成長が進行し、隣接するシリコンエピタキシャル層同士がショートしやすいという問題がある。
【０００６】
図３９は、従来のＤＲＡＭセルトランジスタの平面レイアウトを模式的に示す略平面図であり、図４０（ａ）は図３９のP−P線に沿った略断面図、図４０（ｂ）は図３９のQ−Q線に沿った略断面図、図４０（ｃ）は図３９のR−R線に沿った略断面図である。
【０００７】
図３９に示すように、シリコン基板１１上の活性領域１３は、周囲を素子分離領域１２に囲まれた細長い島状の領域であり、その長手方向はワード線（ゲート電極）１５の配線方向と直交する方向（Ｘ方向）に対して所定の角度をなしている。複数の活性領域１３はその長手方向に一直線上に配列されており、かつ、ワード線１５の配線方向（Ｙ方向）に対しても等間隔に配列されている。図４０（ａ）乃至（ｃ）に示すように、活性領域１３の表面は素子分離領域１２よりも突出しており、活性領域１３の側面部分を利用してより広いチャネル幅Ｗが確保されている。なお、図示の活性領域１３は、側面の立ち上がりが緩やかなラウンドタイプの活性領域である。
【０００８】
図示のように、ワード線１５に覆われていない活性領域１３の露出面には不純物拡散領域が形成されるが、不純物拡散領域の直上にはシリコンエピタキシャル層１９が形成され、その直上にはセルコンタクト２２が形成されている。さらに、セルコンタクト２２の上層には、Ｘ方向に延びるビット線２４が配線されている。ビット線は、活性領域１３の中央のセルコンタクト２２上を通過し、且つ両端のセルコンタクト２２の上方を避けるように蛇行して配線される。
【０００９】
ここで、図４０（ｂ）に示すように、活性領域１３の側面が露出している場合には、シリコンエピタキシャル層は基板面と垂直な方向のみならず平行な方向（Ｙ方向）にも成長しやすく、このまま成長すれば隣接するシリコンエピタキシャル層１９、１９同士がショートするおそれがある。シリコンエピタキシャル層１９、１９同士がショートしてしまう前にシリコンエピタキシャル層の成長を止めれば問題ないと思われるが、この場合はシリコンエピタキシャル層１９の十分な厚みを確保することができず、メモリセルトランジスタの短チャネル効果を抑制することが困難となる。したがって、互いに隣接するシリコンエピタキシャル層同士のショートを確実に回避する新たな方法が切望されている。
【００１０】
したがって、本発明の目的は、不純物拡散領域上にシリコンエピタキシャル層を形成する場合において、互いに隣接するシリコンエピタキシャル層同士のショートを防止することが可能な半導体装置の構造を提供することにある。
【００１１】
また、本発明の他の目的は、不純物拡散領域上にシリコンエピタキシャル層を形成する場合において、互いに隣接するシリコンエピタキシャル層同士のショートを防止することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の上記目的は、半導体基板と、前記半導体基板上に形成された素子分離領域によって互いに分離された複数の活性領域と、前記活性領域上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ゲート電極の側面に形成されたサイドウォール絶縁膜と、前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に形成された凹部と、前記凹部の周囲に設けられたダム絶縁膜と、前記凹部内に形成されたシリコンエピタキシャル層とを備えることを特徴とする半導体装置によって達成される。ここで、ダム絶縁膜とは、後に詳述するように、シリコンエピタキシャル層の横方向への成長を物理的に抑止するための壁となる絶縁膜を意味しているので、このように呼称している。
【００１３】
本発明において、活性領域は、素子分離領域よりも突出した形状を有することが好ましい。活性領域が突出している場合、活性領域の側面部分によってシリコンエピタキシャル層の横方向への成長が進行しやすくなるが、そのような場合でもシリコンエピタキシャル層の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。すなわち、活性領域が突出している場合には、本発明による顕著な効果を得ることができる。ここで、活性領域としては、ピラータイプであってもよく、ラウンドタイプであってもよい。活性領域がピラータイプの場合、ダム絶縁膜は、サイドウォール絶縁膜と同時に形成された同一の絶縁材料からなることが好ましい。また、活性領域がラウンドタイプの場合、ダム絶縁膜は、素子分離領域を構成する絶縁膜からなることが好ましい。
【００１４】
本発明の上記目的はまた、半導体基板上に素子分離領域を形成する素子分離工程と、前記素子分離領域によって互いに分離された複数の活性領域上にゲート酸化膜を形成するゲート酸化膜形成工程と、前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側面にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に凹部を形成する掘り下げ工程と、前記凹部が形成された前記活性領域の露出面にエピタキシャル層を形成するエピタキシャル層形成工程とを備えることを特徴とする半導体装置の製造方法によっても達成される。
【００１５】
本発明において、素子分離工程は、素子分離領域を掘り下げて、活性領域を素子分離領域よりも突出させる工程を含むことが好ましい。このようにすることで、ピラータイプ又はラウンドタイプの活性領域を形成することができ、チャネル幅をより広く確保することができる。だたし、活性領域が平面のみならず側面も有することから、シリコンエピタキシャル層の横方向への成長が進行しやすくなるが、そのような場合でもシリコンエピタキシャル層の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。すなわち、活性領域を突出させる場合には、本発明による顕著な効果を得ることができる。
【００１６】
本発明において、掘り下げ工程は、活性領域の周囲にサイドウォール絶縁膜と同時に形成されるダム絶縁膜よりも低くなるように、活性領域の露出面を掘り下げる工程を含むことが好ましい。このように、サイドウォール絶縁膜の形成時に残存する絶縁材料をダム絶縁膜として利用すれば、活性領域を素子分離領域よりも低く掘り下げることなく、所望の掘り下げ量を確保することができる。
【００１７】
本発明において、素子分離工程は、活性領域のコーナー部分をラウンドさせる工程をさらに含むことが好ましい。これによれば、ラウンドタイプの活性領域を形成することができ、ピラータイプよりもゲート酸化膜の絶縁耐圧を向上させることができる。この場合、掘り下げ工程は、素子分離領域よりも低くなるように、活性領域の露出面を掘り下げる工程を含むことが好ましい。このようにすることで、素子分離領域の側面部分をダム絶縁膜として利用することができる。
【００１８】
本発明においては、メモリ領域及び周辺回路領域を略同時に形成する工程を含み、メモリ領域に対してのみ掘り下げ工程を適用することが好ましい。このようにすれば、周辺回路領域において、シリコンエピタキシャル層の平面方向の面積を広げることができ、メタルコンタクトに対する十分な重ねマージンを確保することができる。
【発明の効果】
【００１９】
本発明によれば、活性領域の周囲に存在する素子分離領域、或いはサイドウォール絶縁膜の形成時に活性領域の周囲に残存する絶縁膜が、ゲート電極及びサイドウォール絶縁膜によって覆われていない活性領域の露出面の周囲を覆う壁の一部となり、シリコンエピタキシャル層の横方向への成長を抑制するダム絶縁膜としての役割を果たすので、たとえ活性領域がピラータイプやラウンドタイプであったとしても、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２１】
図１乃至図１１は、本発明の第１の実施形態に係る半導体装置の一つであるＤＲＡＭのメモリアレイ領域の製造工程を示す図であって、図１は略平面図、図２乃至１１は略断面図である。特に、図１は活性領域の平面レイアウト、図２（ａ）乃至１０（ａ）並びに図１１は図１のＰ−Ｐ断面、図２（ｂ）乃至１０（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応している。
【００２２】
ＤＲＡＭ１０のメモリアレイ１０ａの製造では、まず図１及び図２（ａ）及び（ｂ）に示すように、ｐ型シリコン基板１１上にＳＴＩ（Shallow Trench Isolation）等の方法により素子分離領域１２を形成し、素子分離領域１２によって互いに分離された複数の活性領域１３を形成する。活性領域１３は、図１に示すように、周囲を素子分離領域１２に囲まれた細長い島状の領域であり、その長手方向は、後述するワード線の配線方向と直交する方向（Ｘ方向）に対して約１８度の角度をなしている。複数の活性領域１３はその長手方向に一直線上に配列されており、且つ、ワード線の配線方向（Ｙ方向）に対しても等間隔に配列されている。なお、活性領域１３がＸ方向となす角度θ０は、約１８度であることが好ましい。活性領域をＸ方向と約１８度をなす直線上に整列させた場合には、最適化された６Ｆ２レイアウトを実現することができる。活性領域１３の幅Ｗ０は約１Ｆ（［Ｆ」は最小加工寸法）、活性領域１３の長さＬ０は約５．１Ｆ、Ｙ方向に隣接する活性領域１３、１３間の中心距離Ｌ１は約２Ｆに設定されることが好ましい。
【００２３】
素子分離領域１２の形成では、ｐ型シリコン基板１１の主面に約０.３μｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜（フィールド酸化膜）をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１１上の不要なフィールド酸化膜をＣＭＰ(Chemical Mechanical Polishing)により除去して、フィールド酸化膜を溝の内部にのみ残すことにより、素子分離領域１２が形成される。
【００２４】
次に、図３（ａ）及び（ｂ）に示すように、活性領域１３の表面にゲート酸化膜１４を形成する。ゲート酸化膜１４の形成では、まず活性領域１３の表面を熱酸化することにより薄いシリコン酸化膜（犠牲酸化膜）を形成し、この犠牲酸化膜を除去することにより、活性領域１３の表面のダメージを修復する。その後、活性領域１３を８００〜１１００℃で熱酸化し、６〜８ｎｍ程度の厚みを有するシリコン酸化膜を形成することにより、ゲート酸化膜１４が形成される。
【００２５】
次に、図４（ａ）及び（ｂ）に示すように、ＤＲＡＭアレイのワード線となるメモリセルトランジスタのゲート電極１５を形成すると共に、ゲート電極１５の上面を保護するゲートキャップ絶縁膜１６を形成する。ゲート電極１５及びゲートキャップ絶縁膜１６の形成では、まずゲート酸化膜１４が形成された基板全面に膜厚約７０ｎｍのＤＯＰＯＳ（Doped Polysilicon）膜、膜厚約５ｎｍのタングステンシリサイド膜、膜厚５〜１０ｎｍの窒化タングステン膜、及び膜厚３０〜６０ｎｍのタングステン膜を順次積層してなる導電膜を形成し、さらにゲートキャップ絶縁膜１６となるシリコン窒化膜を形成する。次に、これらの多層膜を直線状にパターニングすることにより、Ｙ方向に延びる複数のゲート電極１５及びゲートキャップ絶縁膜１６が形成される。その後、パターニングされたゲート電極１５をライト酸化処理することにより、ＤＯＰＯＳ膜の側面に薄いシリコン酸化膜（不図示）が形成される。ライト酸化処理には、窒化タングステン膜及びタングステン膜が酸化されず、ＤＯＰＯＳ膜及びシリコン基板が選択的に酸化される選択酸化条件を用いることができる。
【００２６】
次に、図５（ａ）及び（ｂ）に示すように、ゲートキャップ絶縁膜１６及びゲート電極１５をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面に、シリコン基板１１中の不純物とは反対の導電型を有する不純物をイオン注入することにより、セルトランジスタのＬＤＤ（Lightly Doped Drain）領域１７を形成する。ＬＤＤ領域１７の形成では、活性領域１３の表面に形成されたシリコン酸化膜１４を介して、ｐ型シリコン基板１１中に５×１０１２〜１×１０１４ｃｍ−2程度のリン（Ｐ）を１０〜４０ｋｅＶで注入してもよく、５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を５〜３０ｋｅＶで注入してもよい。
【００２７】
次に、図６（ａ）及び（ｂ）に示すように、ゲート電極１５の両側面を保護するサイドウォール絶縁膜１８を形成する。サイドウォール絶縁膜１８の形成では、基板全面に２０〜３０ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、シリコン窒化膜を異方性エッチング（エッチバック）することにより、シリコン窒化膜をゲート電極１５及びゲートキャップ絶縁膜１６の側面にのみ残存させる。なお、このエッチバックにより活性領域１３の露出面上のゲート酸化膜１４も除去される。こうしてサイドウォール絶縁膜１８が形成され、ゲート電極１５はゲートキャップ絶縁膜１６とサイドウォール絶縁膜１８からなる保護絶縁膜で覆われた状態となる。
【００２８】
次に、図７（ａ）及び（ｂ）に示すように、ゲートキャップ絶縁膜１６及びサイドウォール絶縁膜１８をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面に凹部１３ａを形成する。凹部１３ａの深さは、２０ｎｍ〜５０ｎｍであることが好ましく、３０〜４０ｎｍであることがより好ましい。浅すぎると掘り下げによる十分な効果が得られず、深すぎるとシリコンエピタキシャル層の形成が困難となるからである。これにより、図７（ｂ）に示すように、素子分離領域１２を構成するフィールド酸化膜の側面部分１２ａが露出し、凹部１３ａの周囲のうち、活性領域１３の幅方向の両端がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。すなわち、この側面部分１２ａによって凹部１３ａの内壁面の一部が形成された状態となる。この素子分離領域１２を構成するフィールド酸化膜の側面部分１２ａがダム絶縁に相当する。
【００２９】
次に、図８（ａ）及び（ｂ）に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。シリコンエピタキシャル層１９は、リン（Ｐ）、ヒ素（Ａｓ）等の不純物が含まれない状態で形成されてもよく、そのような不純物が含まれた状態で形成されてもよい。ここで、図７（ｂ）に示したように、活性領域１３の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜（素子分離領域１２）の側面部分１２ａで囲われていることから、シリコンエピタキシャル層１９の横方向への成長が抑制される。したがって、図８（ｂ）に示すように、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９を確実に分離することができる。なお、シリコンエピタキシャル層１９のＹ方向の幅は１２０〜１６０ｎｍ程度、シリコンエピタキシャル層１９の厚みは３０〜８０ｎｍ程度、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９間の分離マージンは３０ｎｍ程度であることが好ましい。
【００３０】
次に、図９（ａ）及び（ｂ）に示すように、シリコン基板１１中の不純物とは反対の導電型を有する不純物をさらにイオン注入することにより、シリコンエピタキシャル層１９内に不純物拡散領域２０を形成する。図９（ａ）及び（ｂ）では便宜上シリコンエピタキシャル層１９の下に位置するシリコン基板まで不純物拡散領域２０が形成されたように示しているが、このように深い位置まで形成する必要はない。後の工程で付加される熱処理を考慮して、最終的にＬＤＤ領域１７に接続するように調整することができる。不純物拡散領域２０の形成では、シリコンエピタキシャル層１９を介して、ｐ型シリコン基板１１中に５×１０１２〜１×１０１４ｃｍ−2程度のリン（Ｐ）を１０〜４０ｋｅＶで注入してもよく、あるいは５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を５〜３０ｋｅｖで注入してもよい。こうして形成された不純物拡散領域２０はセルトランジスタのソース／ドレイン領域となる。
【００３１】
次に、図１０（ａ）及び（ｂ）に示すように、各シリコンエピタキシャル層１９の上方にコンタクトプラグ（セルコンタクト）２２を形成する。セルコンタクト２２の形成では、まず基板全面に所定の厚みを有するＢＰＳＧ（Boro-Phospho Silicate Glass）からなる層間絶縁膜２１ａを形成する。次に、レジストマスクを用いたフォトリソグラフィ及びドライエッチングにより、シリコンエピタキシャル層１９の上方において層間絶縁膜２１ａを貫通するコンタクトホールを形成する。そして、コンタクトホール内をＤＯＰＯＳ等の導電性材料で埋めることにより、セルコンタクト２２が形成される。こうして形成されたセルコンタクト２２は、シリコンエピタキシャル層１９を介してメモリセルトランジスタのソース／ドレイン領域となる不純物拡散領域２０と電気的に接続される。
【００３２】
以上により、ＤＲＡＭのメモリセルトランジスタが完成する。その後、図１１に示すように、メモリセルトランジスタの上層に、層間絶縁膜２１ｂ乃至２１ｅ、ビット線コンタクト２３、ビット線２４、ストレージノードコンタクト２５、ストレージキャパシタ２６等を形成することにより、本実施形態のＤＲＡＭが完成する。なお、ストレージキャパシタ２６の容量を大きくするため、ストレージキャパシタ２６の下部電極を図示のようにＨＳＧ（Hemi-spherical Silicon Grain）で構成することが好ましい。
【００３３】
以上説明したように、本実施形態によれば、活性領域の露出面に凹部を形成することにより、素子分離領域を構成するフィールド酸化膜の側面部分が活性領域の露出面の周囲の一部を囲うダム絶縁膜となり、シリコンエピタキシャル層の横方向への成長を抑制するので、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【００３４】
一方、ＤＲＡＭの周辺回路領域については以下のように製造することができる。
【００３５】
図１２乃至図２３は、ＤＲＡＭの周辺回路領域の製造工程をメモリアレイ領域と対比しながら説明するための図であって、特に、図１２は略平面図、図１３（ａ）乃至２３（ａ）は、図２（ａ）乃至図１０（ａ）と同様、メモリアレイ領域１０ａのＰ−Ｐ断面、図１３（ｂ）乃至２３（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面にそれぞれ対応している。
【００３６】
ＤＲＡＭ１０の周辺回路領域１０ｂの製造では、図１２及び図１３（ｂ）に示すように、まずｐ型シリコン基板１１上に素子分離領域１２を形成し、これによって互いに分離された複数の活性領域１３を形成する。この活性領域１３は、図１２に示すように、周囲を素子分離領域１２に囲まれた略矩形状の領域であって、メモリアレイ領域１０ａ内の活性領域１３に比べて十分に広い面積を有している。図１３に示すように、周辺回路領域１０ｂ内の活性領域１３は、メモリアレイ領域１０ａ内の活性領域１３と同時に形成される。その後、図１４乃至１７に示すように、ゲート酸化膜１４、ゲート電極１５、ゲートキャップ絶縁膜１６、ＬＤＤ領域１７及びサイドウォール絶縁膜１８がそれぞれ形成されるが、これらの形成工程も前述のメモリアレイ領域１０ａと同じであるため、詳細な説明を省略する。
【００３７】
次に、図１８に示すように、メモリアレイ領域１０ａにおいては、活性領域１３の露出面がドライエッチング又はウェットエッチングにより掘り下げられ、活性領域１３の露出面に凹部１３ａが形成されるが、周辺回路領域１０ｂに対してはそのような凹部の形成を行わず、平坦な活性領域１３が使用される。そのため、メモリアレイ領域１０ａ内の活性領域１３の露出面をエッチングする前に周辺回路領域１０ｂ上にレジストマスク２９が施され、エッチング完了後にはレジストマスク２９が除去される。
【００３８】
次に、図１９に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、メモリアレイ領域１０ａと異なり、周辺回路領域１０ｂ内の活性領域１３には凹部１３ａが形成されていないため、活性領域１３の幅方向の両端に素子分離領域１２による壁が存在せず、シリコンエピタキシャル層１９の横方向への成長は進行する。しかし、周辺回路領域１０ｂにおいては、互いに隣接するシリコンエピタキシャル層１９、１９間がショートするほど両者が隣接していないことから、メモリアレイ領域のような問題が発生することはない。それよりもむしろ、シリコンエピタキシャル層１９の横方向への成長により、シリコンエピタキシャル層１９の平面方向の面積を広げることができるので、シリコンエピタキシャル層１９に対するメタルコンタクトの重ね余裕を広げることができるという利点がある。
【００３９】
次に、図２０に示すように、周辺回路領域１０ｂをフォトレジスト３０で被覆した状態で、シリコン基板１１中の不純物とは反対の導電型を有する不純物をメモリセル領域１０ａにイオン注入し、不純物拡散領域２０を形成する。その後、フォトレジスト３０は除去される。
【００４０】
次に、図２１に示すように、メモリセル領域１０ａをフォトレジスト３１で被覆した状態で、シリコン基板１１中の不純物とは反対の導電型を有する不純物を周辺回路領域１０ｂにイオン注入し、不純物拡散領域２０ａを形成する。周辺回路領域１０ｂを、ｎチャネルＭＯＳトランジスタ領域とｐチャネルＭＯＳトランジスタ領域との組み合わせで構成する場合には、一方のトランジスタ領域をフォトレジストで被覆した状態で他方のトランジスタ領域へイオン注入する工程を繰り返して、双方のトランジスタ領域への不純物拡散領域２０ａを形成する。ｎチャネルＭＯＳトランジスタ領域へは、１×１０１５〜５×１０１５ｃｍ−２程度のヒ素（Ａｓ）を１０〜５０ｋeｖで注入する。また、ｐチャネルＭＯＳトランジスタ領域へは、１×１０１５〜５×１０１５ｃｍ−２程度の二フッ化ホウ素（ＢＦ２）を１０〜３０ｋeｖで注入する。
【００４１】
次に、図２２に示すように、メモリセル領域１０ａの各シリコンエピタキシャル層１９の上方にセルコンタクト２２を形成する。セルコンタクト２２の形成方法は、図１０と同じであるため、説明を省略する。このとき、周辺回路領域１０ｂは、層間絶縁膜２１ａで覆われた状態となっている。
【００４２】
次に、図２３に示すように、メモリセル領域１０ａにはビット線コンタクト２３を、周辺回路領域１０ｂにはメタルコンタクト２７をそれぞれ形成する。まず基板全面に所定の厚みを有するＢＰＳＧからなる層間絶縁膜２１ｂを形成する。その後、リソグラフィとドライエッチングを用いて、メモリセル領域１０ａには層間絶縁膜２１ｂを貫通するビット線コンタクトホールを、周辺回路領域１０ｂには層間絶縁膜２１ａ及び２１ｂを貫通するメタルコンタクトホールを同時に形成する。その後、各コンタクトホール内をタングステン等の高融点金属材料で埋め込むことにより、メモリセル領域１０ａにはビット線コンタクト２３を、周辺回路領域１０ｂにはメタルコンタクト２７を形成する。こうして形成されたメタルコンタクト２７は、シリコンエピタキシャル層１９を介して不純物拡散領域２０ａと電気的に接続される。
【００４３】
このように、ＤＲＡＭの周辺回路領域１０ｂの形成では、周辺回路トランジスタの不純物拡散領域に凹部を形成せず、シリコンエピタキシャル層１９の横方向への成長を許容することにより、シリコンエピタキシャル層１９の平面方向の面積を広げることができる。したがって、メタルコンタクト２７に対するシリコンエピタキシャル層の重ねマージンを十分に確保することができる。
【００４４】
次に、本発明の第２の実施形態について詳細に説明する。第２の実施形態は、ピラータイプの活性領域を有するシリコン基板を用いたものである。
【００４５】
図２４乃至図３９は、本発明の第２の実施形態に係る半導体装置の一つであるＤＲＡＭのメモリアレイ領域の製造工程を示す略断面図である。特に、図２４乃至２９の（ａ）は図１のＰ−Ｐ断面、図２４乃至２９の（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応している。
【００４６】
ＤＲＡＭ１０のメモリアレイ領域の製造では、第１の実施形態と同様、まずｐ型シリコン基板１１上にＳＴＩ等の方法により素子分離領域１２を形成し、素子分離領域１２によって互いに分離された複数の活性領域１３を形成する（図１及び図２（ａ）及び（ｂ）参照）。次に、図２４（ａ）及び（ｂ）に示すように、素子分離領域１２を構成するフィールド酸化膜の表面部分をドライエッチングにより除去し、素子分離領域１２を掘り下げることにより、活性領域１３の表面を素子分離領域１２よりも突出させる。こうして、シリコン基板１１上にピラータイプの活性領域１３が形成される。なお、活性領域１３の突出量は１０〜３０ｎｍであることが好ましく、１５〜２５ｎｍであることがさらに好ましい。
【００４７】
その後、第１の実施形態と同様、ゲート酸化膜１４、ゲート電極１５、ゲートキャップ絶縁膜１６及びＬＤＤ領域１７を順次形成して（図３乃至図５参照）、図２５（ａ）及び（ｂ）に示すような構造を有するシリコン基板１１を形成する。
【００４８】
次に、図２６（ａ）及び（ｂ）に示すように、ゲート電極１５の両側面を保護するサイドウォール絶縁膜１８を形成する。サイドウォール絶縁膜１８の形成では、第１の実施形態と同様、基板全面に２０〜３０ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、シリコン窒化膜をエッチバックすることにより、シリコン窒化膜をゲート電極１５及びゲートキャップ絶縁膜１６の側面にのみ残存させる。なお、このエッチバックにより活性領域１３の露出面上のゲート酸化膜１４も除去される。ここで、本実施形態の活性領域１３はピラータイプであり、平面のみならず側面も有することから、図３０（ａ）の斜視図に示すように、シリコン窒化膜は活性領域１３の周縁にも残存することになる。詳細は後述するが、本実施形態においてはこのシリコン窒化膜がシリコンエピタキシャル層の横方向への成長を抑制するダム絶縁膜１８ａとして用いられる。
【００４９】
次に、図２７（ａ）及び（ｂ）並びに図３０（ｂ）に示すように、ゲートキャップ絶縁膜１６及びサイドウォール絶縁膜１８をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面に凹部１３ａを形成する。特に、本実施形態においては、ダム絶縁膜１８ａよりも低くなるまで活性領域１３の表面が掘を下げるが、第１の実施形態のように素子分離領域１２よりも低くなるまで活性領域１３を掘り下げなくてもよい。凹部１３ａの深さは、２０〜４０ｎｍであることが好ましく、２５〜３５ｎｍであることがより好ましい。これにより、凹部１３ａの周囲のうち、活性領域１３の幅方向の両端がダム絶縁膜１８ａに囲まれた状態となる。
【００５０】
次に、図２８（ａ）及び（ｂ）に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、ピラータイプの活性領域上に形成されるシリコンエピタキシャル層１９は横方向に成長しやすいが、活性領域の幅方向の両端にはサイドウォール絶縁膜１８と共に形成されたシリコン窒化膜（ダム絶縁膜）で囲まれていることから、シリコンエピタキシャル層１９の横方向への成長が抑制される。したがって、図８（ｂ）に示すように、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９を確実に分離することができる。
【００５１】
その後、第１の実施形態と同様、不純物拡散領域２０及びセルコンタクト２２を順次形成することにより、図２９に示すＤＲＡＭセルトランジスタが完成する。さらに、第１の実施形態と同様、セルトランジスタの上層に、層間絶縁膜２１ｂ乃至２１ｄ、ビット線コンタクト２３、ビット線２４、ストレージノードコンタクト２５、ストレージキャパシタ２６等を形成することにより、本実施形態のＤＲＡＭが完成する。
【００５２】
以上説明したように、本実施形態によれば、ピラータイプの活性領域の露出面に凹部を形成することにより、サイドウォール絶縁膜の形成時に活性領域の周縁に残存するシリコン窒化膜が活性領域の露出面の周囲の一部を囲うダム絶縁膜となり、シリコンエピタキシャル層の横方向への成長を抑制するので、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【００５３】
一方、第２の実施形態に係るＤＲＡＭの周辺回路領域の製造については、第１の実施形態と同様である。つまり、メモリアレイ領域１０ａ内の活性領域１３の露出面がドライエッチング又はウェットエッチングにより掘り下げられ、活性領域１３の露出面には凹部１３ａが形成されるが、周辺回路領域１０ｂ内の活性領域１３の露出面にはそのような凹部１３ａを形成せず、平坦な活性領域１３のまま用いる。そのため、メモリアレイ領域１０ａ内の活性領域１３の露出面をエッチングする前に周辺回路領域１０ｂ上にレジストマスクが施され、エッチング完了後にはレジストマスクが除去される。
【００５４】
その後、図３１に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、メモリアレイ領域１０ａと異なり、周辺回路領域１０ｂ内の活性領域１３には凹部１３ａが形成されていないため、活性領域１３の幅方向の両端に素子分離領域１２による壁が存在せず、シリコンエピタキシャル層１９の横方向への成長は進行する。特に、本実施形態の場合、活性領域１３がピラータイプであるため、シリコンエピタキシャル層１９の横方向への成長が進行しやすい。しかし、シリコンエピタキシャル層１９の横方向への成長を許容することにより、シリコンエピタキシャル層１９の平面方向の面積を広げることができ、セルコンタクトに対する十分な重ねマージンを確保することができる。
【００５５】
次に、本発明の第３の実施形態について詳細に説明する。第３の実施形態は、ラウンドタイプの活性領域を有するシリコン基板を用いたものである。
【００５６】
図３２乃至図３７は、本発明の第３の実施形態に係る半導体装置の一つであるＤＲＡＭのメモリアレイ領域の製造工程を示す略断面図である。特に、図３２乃至３７の（ａ）は図１のＰ−Ｐ断面、図３２乃至３７の（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応している。
【００５７】
ＤＲＡＭ１０のメモリアレイ領域の製造では、第２の実施形態と同様、まずｐ型シリコン基板１１上にピラータイプの活性領域１３を形成する（図２４（ａ）及び（ｂ）参照）。その後、図３２（ａ）及び（ｂ）に示すように、シリコン基板１１を水素雰囲気中でアニールすることにより、ピラータイプの活性領域１３のコーナー部分をラウンドさせる。こうして、シリコン基板１１上にラウンドタイプの活性領域１３が形成される。なお、活性領域１３の突出量は１０〜３０ｎｍであることが好ましく、１５〜２５ｎｍであることがさらに好ましい。ラウンドタイプの活性領域は電界集中が起こりにくいため、ピラータイプよりも絶縁耐圧の点で優れている。
【００５８】
その後、第１の実施形態と同様、ゲート酸化膜１４、ゲート電極１５、ゲートキャップ絶縁膜１６及びＬＤＤ領域１７を順次形成して（図３乃至図５参照）、図３３（ａ）及び（ｂ）に示すような構造を有するシリコン基板１１を形成する。
【００５９】
次に、図３４（ａ）及び（ｂ）に示すように、ゲート電極１５の両側面を保護するサイドウォール絶縁膜１８を形成する。サイドウォール絶縁膜１８の形成では、第１の実施形態と同様、基板全面に２０〜３０ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、シリコン窒化膜をエッチバックすることにより、シリコン窒化膜をゲート電極１５及びゲートキャップ絶縁膜１６の側面にのみ残存させる。なお、このエッチバックにより活性領域１３の露出面上のゲート酸化膜１４も除去される。ここで、本実施形態の活性領域１３はラウンドタイプであり、平面のみならず側面も有するが、第２の実施形態に示したピラータイプと異なり、側面の傾斜が緩やかなことから、活性領域１３の周縁にシリコン窒化膜が残存することはない。
【００６０】
次に、図３５（ａ）及び（ｂ）に示すように、ゲートキャップ絶縁膜１６及びサイドウォール絶縁膜１８をマスクとして用い、これらによって覆われた領域を除く活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面に凹部１３ａを形成する。特に、本実施形態においては、素子分離領域１２の表面よりも低くなるまで活性領域１３の表面が掘り下げられる。凹部１３ａの深さは、２０ｎｍ〜５０ｎｍであることが好ましく、３０〜４０ｎｍであることがより好ましい。これにより、図３５（ｂ）に示すように、素子分離領域１２を構成するフィールド酸化膜の側面部分１２ａが露出し、凹部１３ａの周囲のうち、活性領域１３の幅方向の両端がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。すなわち、この側面部分１２ａによって凹部１３ａの内壁面の一部が形成された状態となる。
【００６１】
次に、図３６（ａ）及び（ｂ）に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、ラウンドタイプの活性領域１３はシリコンエピタキシャル層１９が横方向に成長しやすいが、活性領域１３の幅方向の両端はフィールド酸化膜の側面部分１２ａで囲われていることから、シリコンエピタキシャル層１９の横方向への成長が抑制される。したがって、図３６（ｂ）に示すように、Ｙ方向において互いに隣接するシリコンエピタキシャル層１９、１９を確実に分離することができる。
【００６２】
その後、第１の実施形態と同様、不純物拡散領域２０及びセルコンタクト２２を順次形成することにより、図３７（ａ）及び（ｂ）に示すＤＲＡＭのセルトランジスタが完成する。さらに、第１の実施形態と同様、セルトランジスタの上層に、層間絶縁膜２１ｂ乃至２１ｄ、ビット線コンタクト２３、ビット線２４、ストレージノードコンタクト２５、ストレージキャパシタ２６等を形成することにより、本実施形態のＤＲＡＭが完成する。
【００６３】
以上説明したように、本実施形態によれば、ラウンドタイプの活性領域の露出面に凹部を形成することにより、素子分離領域を構成するフィールド酸化膜の側面部分が活性領域の露出面の周囲の一部を囲うダム絶縁膜となり、シリコンエピタキシャル層の横方向への成長を抑制するので、互いに隣接するシリコンエピタキシャル層間のショートを防止することができる。
【００６４】
一方、第３の実施形態に係るＤＲＡＭの周辺回路領域の製造については、第１の実施形態と同様である。つまり、メモリアレイ領域１０ａにおいては、活性領域１３の露出面がドライエッチング又はウェットエッチングにより掘り下げられ、活性領域１３の露出面に凹部１３ａが形成されるが、周辺回路領域１０ｂに対してはそのような凹部１３ａは形成されず、平坦な活性領域１３が使用される。そのため、メモリアレイ領域１０ａ内の活性領域１３の露出面をエッチングする前に周辺回路領域１０ｂ上にレジストマスクが施され、エッチング完了後にはレジストマスクが除去される。
【００６５】
その後、図３８に示すように、選択的エピタキシャル成長により、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、メモリアレイ領域１０ａと異なり、周辺回路領域１０ｂ内の活性領域１３には凹部１３ａが形成されていないため、活性領域１３の幅方向の両端に素子分離領域１２による壁が存在せず、シリコンエピタキシャル層１９の横方向への成長は進行する。特に、本実施形態の場合、活性領域１３がピラータイプであるため、シリコンエピタキシャル層１９の横方向への成長が進行しやすい。しかし、シリコンエピタキシャル層１９の横方向への成長を許容することにより、シリコンエピタキシャル層１９の平面方向の面積を広げることができ、セルコンタクトに対する十分な重ねマージンを確保することができる。
【００６６】
本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００６７】
例えば、上記各実施形態においては、図１に示したように、Ｘ方向に対して約１８度の角度をなす活性領域１３がその長手方向に一直線上に配列され、且つ、Ｙ方向に対しても等間隔に配列されている場合について説明したが、本発明はこのようなレイアウトに限定されるものではなく、種々のフィールドレイアウトに適用することができる。また、上記実施形態においては、６Ｆ２のセル面積を有するＤＲＡＭセルを例に説明したが、それ以外のセル面積を有するＤＲＡＭセルに適用することも可能である。
【００６８】
また、上記実施形態においては、活性領域１３内にＬＤＤ領域１７を形成しているが、本発明においてＬＤＤ領域１７の形成は必須ではない。また、上記実施形態においては、不純物拡散領域２０を形成するため、リン（Ｐ）又はヒ素（Ａｓ）をイオン注入しているが、本発明においてイオン注入工程は必須ではない。例えば、他の熱処理工程によって、シリコンエピタキシャル層１９中の不純物を活性領域１３中に拡散させてもよく、或いは、セルコンタクト２２を構成するＤＯＰＯＳ膜に含まれる不純物がシリコンエピタキシャル層１９を介して活性領域１３中に拡散されるようにしてもよい。
【図面の簡単な説明】
【００６９】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の一つであるＤＲＡＭアレイの製造工程の一部（活性領域の平面レイアウト）を示す略平面図である。
【図２】図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（素子分離領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３】図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート酸化膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図４】図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート電極の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図５】図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ＬＤＤ領域を形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図６】図６（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（サイドウォール絶縁膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図７】図７（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（活性領域の掘り下げ）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図８】図８（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（シリコンエピタキシャル層の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図９】図９（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（不純物拡散領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図１０】図１０（ａ）及び（ｂ）は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（セルコンタクトを形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図１１】図１１は、本発明の第１の実施形態に係るＤＲＡＭアレイの製造工程の一部（ストレージキャパシタ等の形成）を示す略断面図であって、図１のＰ−Ｐ断面に対応するものである。
【図１２】図１２は、ＤＲＡＭの周辺回路領域の平面レイアウトを示す略平面図である。
【図１３】図１３（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（素子分離領域の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１４】図１４（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ゲート酸化膜の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１５】図１５（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ゲート電極及びゲートキャップ絶縁膜の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１６】図１６（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ＬＤＤ領域の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１７】図１７（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（サイドウォール絶縁膜の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１８】図１８（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（活性領域の掘り下げ）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図１９】図１９（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（シリコンエピタキシャル層の形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２０】図２０（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（イオン注入）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２１】図２１（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（イオン注入）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２２】図２２（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（セルコンタクトの形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２３】図２３（ａ）及び（ｂ）は、ＤＲＡＭの周辺回路領域の製造工程の一部（ビット線コンタクト及びメタルコンタクトの形成）をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域１０ａのＰ−Ｐ断面、（ｂ）は周辺回路領域１０ｂのＰ−Ｐ断面である。
【図２４】図２４（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（ピラータイプ活性領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２５】図２５（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート酸化膜等の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２６】図２６（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（サイドウォール絶縁膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２７】図２７（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（活性領域の掘り下げ）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２８】図２８（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（シリコンエピタキシャル層の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図２９】図２９（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部（不純物拡散領域及びセルコンタクトの形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３０】図３０（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭアレイの製造工程の一部を示す略斜視図である。
【図３１】図３１（ａ）及び（ｂ）は、本発明の第２の実施形態に係るＤＲＡＭの周辺回路領域の製造工程をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域の断面図、（ｂ）は周辺回路領域の断面図である。
【図３２】図３２（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（ラウンドタイプ活性領域の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３３】図３３（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（ゲート酸化膜等の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３４】図３４（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（サイドウォール絶縁膜の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３５】図３５（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（活性領域の掘り下げ）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３６】図３６（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（シリコンエピタキシャル層の形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３７】図３７（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭアレイの製造工程の一部（不純物拡散領域及びセルコンタクトの形成）を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【図３８】図３８（ａ）及び（ｂ）は、本発明の第３の実施形態に係るＤＲＡＭの周辺回路領域の製造工程をメモリアレイ領域と対比しながら説明するための図であって、特に、（ａ）メモリアレイ領域の断面図、（ｂ）は周辺回路領域の断面図である。
【図３９】図３９は、従来のＤＲＡＭアレイの製造工程の一部を示す略平面図である。
【図４０】図４０（ａ）及び（ｂ）は、従来のＤＲＡＭアレイの製造工程の一部を示す略断面図であって、（ａ）は図１のＰ−Ｐ断面、（ｂ）は図１のＱ−Ｑ断面にそれぞれ対応するものである。
【符号の説明】
【００７０】
１０ａ メモリアレイ領域
１０ｂ 周辺回路領域
１１ ｐシリコン基板
１２ 素子分離領域（フィールド酸化膜）
１２ａ フィールド酸化膜の側面部分
１３ 活性領域
１３ａ 活性領域内の凹部
１４ ゲート酸化膜
１５ ゲート電極（ワード線）
１６ ゲートキャップ絶縁膜
１７ ＬＤＤ領域
１８ サイドウォール絶縁膜
１８ａ ダム絶縁膜
１９ シリコンエピタキシャル層
２０ 不純物拡散領域（ソース／ドレイン領域）
２０ａ 不純物拡散領域（ソース／ドレイン領域）
２１ａ-２１ｅ 層間絶縁膜
２２ セルコンタクト
２３ ビット線コンタクト
２４ ビット線
２５ ストレージノードコンタクト
２６ ストレージキャパシタ
２７ メタルコンタクト
２９ レジストマスク
３０ フォトレジスト
３１ フォトレジスト
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された素子分離領域によって互いに分離された複数の活性領域と、
前記活性領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォール絶縁膜と、
前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に形成された凹部と、
前記凹部の周囲に設けられたダム絶縁膜と、
前記凹部内に形成されたエピタキシャル層とを備えることを特徴とする半導体装置。
【請求項２】
前記活性領域は、前記素子分離領域よりも突出した形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域がピラータイプであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ダム絶縁膜は、前記サイドウォール絶縁膜と同時に形成された同一の絶縁材料からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記活性領域がラウンドタイプであることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ダム絶縁膜が前記素子分離領域を構成する絶縁膜からなることを特徴とする請求項４に記載の半導体装置。
【請求項７】
半導体基板上に素子分離領域を形成する素子分離工程と、
前記素子分離領域によって互いに分離された複数の活性領域上にゲート酸化膜を形成するゲート酸化膜形成工程と、
前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側面にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、
前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に凹部を形成する掘り下げ工程と、
前記凹部が形成された前記活性領域の露出面にエピタキシャル層を形成するエピタキシャル層形成工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記素子分離工程は、前記素子分離領域を掘り下げて、前記活性領域を素子分離領域よりも突出させる工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離工程は、前記活性領域のコーナー部分をラウンドさせる工程をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記掘り下げ工程は、前記活性領域の周囲に前記サイドウォール絶縁膜と同時に形成されるダム絶縁膜よりも低くなるように、前記活性領域の露出面を掘り下げる工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記掘り下げ工程は、前記素子分離領域よりも低くなるように、前記活性領域の露出面を掘り下げる工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
メモリ領域及び周辺回路領域を略同時に形成する工程を含み、前記メモリ領域に対してのみ前記掘り下げ工程を適用することを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成された素子分離領域によって互いに分離された複数の活性領域と、
前記活性領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォール絶縁膜と、
前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に形成された凹部と、
前記凹部の周囲に設けられたダム絶縁膜と、
前記凹部内に形成されたエピタキシャル層とを備えることを特徴とする半導体装置。
【請求項２】
前記活性領域は、前記素子分離領域よりも突出した形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域がピラータイプであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ダム絶縁膜は、前記サイドウォール絶縁膜と同時に形成された同一の絶縁材料からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記活性領域がラウンドタイプであることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ダム絶縁膜が前記素子分離領域を構成する絶縁膜からなることを特徴とする請求項４に記載の半導体装置。
【請求項７】
半導体基板上に素子分離領域を形成する素子分離工程と、
前記素子分離領域によって互いに分離された複数の活性領域上にゲート酸化膜を形成するゲート酸化膜形成工程と、
前記ゲート酸化膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側面にサイドウォール絶縁膜を形成するサイドウォール絶縁膜形成工程と、
前記ゲート電極及び前記サイドウォール絶縁膜によって覆われた領域を除く前記活性領域の露出面に凹部を形成する掘り下げ工程と、
前記凹部が形成された前記活性領域の露出面にエピタキシャル層を形成するエピタキシャル層形成工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記素子分離工程は、前記素子分離領域を掘り下げて、前記活性領域を素子分離領域よりも突出させる工程を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離工程は、前記活性領域のコーナー部分をラウンドさせる工程をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記掘り下げ工程は、前記活性領域の周囲に前記サイドウォール絶縁膜と同時に形成されるダム絶縁膜よりも低くなるように、前記活性領域の露出面を掘り下げる工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記掘り下げ工程は、前記素子分離領域よりも低くなるように、前記活性領域の露出面を掘り下げる工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
メモリ領域及び周辺回路領域を略同時に形成する工程を含み、前記メモリ領域に対してのみ前記掘り下げ工程を適用することを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
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【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
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【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【公開番号】特開２００８−４８９４（Ｐ２００８−４８９４Ａ）
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願番号】特願２００６−１７５６３６（Ｐ２００６−１７５６３６）
【出願日】平成１８年６月２６日（２００６．６．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願日】平成１８年６月２６日（２００６．６．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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