半導体装置
【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般に半導体装置に関するものであり、より特定的には、縦型サラウンドゲートＭＯＳＦＥＴ（以下ＶΦＴという）を利用した半導体装置に関する。
【背景技術】
【０００２】
図１１４は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルサイズのトレンドを示す図である。図１１４には、各世代のデザインルールも併記されている。従来のＤＲＡＭセルは、構成要素として、ビットライン（ＢＬ）、ワードライン（ＷＬ）、ビットラインコンタクト（ＢＫ）、ストレージノードコンタクト（ＳＫ）の４つを含んでいる。そのため、次式のＦ（feature size）を用いてセルサイズを表わすと、セルサイズは８Ｆ2の大きさになる。
【０００３】
Ｆ（feature size）＝ｒ＋α
式中、Ｆはゲート幅、ｒは最小線幅、αはプロセスマージンを表している。
【０００４】
図１１４では、デザインルール（最小線幅）を単純にＦとして、８Ｆ2と４Ｆ2が重ねてプロットされている（白丸と黒丸の部分）。これから明らかなように、８Ｆ2のセルでは、２５６ＭＤＲＡＭを作るのが限界である。一方、セルサイズが４Ｆ2ならば、従来通りの縮小則の踏襲によって、Ｇビット世代のＤＲＡＭが実現できることがわかる。
【０００５】
４Ｆ2のセルは、たとえば、ＢＬとＷＬの交点に、縦型のトランジスタを設けることによって得られる。上述のような背景から、さまざまな縦型のトランジスタが提案されている。
【０００６】
図１１５は、特開平５−１６０４０８号公報に開示されている、縦型サラウンドゲートトランジスタの第１の従来例の断面図である。図１１５を参照して、チャネルとなるシリコンの柱５の周囲に、ゲート絶縁膜４を介在させて、ゲート３が設けられている。シリコンの柱５には、ソース６ａとドレイン６ｂが接続されている。
【０００７】
このトランジスタをＤＲＡＭへ応用する場合の最大の問題点は、ワード線となるゲート電極３の形成である。
【０００８】
図１１６は、図１１５に示すサラウンドゲートトランジスタの製造方法を示す、半導体装置の断面図である。シリコンの柱５を覆うように、ゲート絶縁膜４を形成する。その後、ゲート絶縁膜４を介在させて、シリコンの柱５を覆うように、ポリシリコン（３）を堆積する。ポリシリコン（３）を異方性エッチングすることによって、シリコンの柱５の側壁にゲート電極３を形成する。この方法では、ゲート長ｌが、ポリシリコン（３）の異方性エッチングレートによって決定される。そのため、ゲート長ｌの変動ｖが非常に大きくなる。結果として、この方法では、４Ｆ2のセルを、安定に得ることが非常に難しいという問題点があった。
【０００９】
図１１７と図１１８は特開平４−２８２８６５号公報に開示されている、縦型サラウンドゲートトランジスタの製造方法の各工程における断面図である。
【００１０】
図１１７を参照して、ビットライン２６の上に、ＳｉＯ2層２ａ、ワード線であるポリシリコン３、ＳｉＯ2層２ｂが順次設けられている。ＳｉＯ2層２ｂ、ポリシリコン３、ＳｉＯ2層２ａを貫通するように、コンタクトホール８が設けられている。コンタクトホール８の側壁面にゲート絶縁膜４が形成されている。
【００１１】
図１１７と図１１８を参照して、コンタクトホール８の側壁を被覆するように、ポリシリコン５が形成されている。ポリシリコン５は、ソース６ａとチャネル７とドレイン６ｂに区分される。このように構成されるトランジスタには次のような問題点があった。すなわち、図１１７を参照して、ゲート絶縁膜４を形成する際に、エッチング量の変動ｖを受けやすく、ときには、ゲート電極の上端の角３ｃが露出し、ひいては、ゲートの角３ｃとドレイン６ｂとの間でリークを生じるという問題点があった。
【００１２】
また、そのトランジスタ動作に関して、次のような問題がある。
ゲートポリシリコンとチャネルポリシリコンを逆の導電型にして、かつそのワークファンクションの差を利用して、チャネルポリシリコンを空乏化させることにより、ソース・ドレイン間をＯＦＦ状態にするため、チャネルポリシリコンの膜厚は、チャネルポリシリコン中の不純物濃度から決定される最大空乏層幅より小さくしなければならない。
【００１３】
一方、ソース・ドレインの抵抗が高いと、ＯＮ電流が十分得られないので、チャネルポリシリコン中の不純物を多くして、抵抗を下げる必要がある。通常のＴＦＴでは、ソース・ドレインの不純物の量は多くて１０20／ｃｍ3である。しかし、１０20／ｃｍ2もの不純物を導入すると、最大空乏層幅は約４０Åとなる。したがって、チャネルポリシリコンの膜厚をこれ以下にしなければならないという制約から、このトランジスタを、特性を犠牲にすることなく、安定に製造することは、ほとんど不可能であることがわかる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平４−１７６１６８号公報
【特許文献２】特開平２−１５９０５８号公報
【特許文献３】特開平５−２９５７３号公報
【特許文献４】特開平４−３０５７３号公報
【特許文献５】特開昭６０−１０９２４９号公報
【特許文献６】特開平１−２８２８５９号公報
【特許文献７】特開平５−１６０４０８号公報
【特許文献８】特開平４−２８２８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述の問題点を解決するために、出願人らは、図１１９に示すような、バーチカルファイ−シェイプトランジスタ（ＶΦＴ）を提案している（特願平５−３４５１２６）。
【００１６】
図１１９は、ＶΦＴの要部を抽出して示した斜視図である。図１２０は、ＶΦＴの断面図である。
【００１７】
これらの図を参照して、ＭＯＳＦＥＴは、基板１を備える。基板１の主表面中に、ソース領域６ａが設けられている。基板１の上に第１の層間絶縁膜２ａが設けられている。第１の層間絶縁膜２ａの上には、基板の表面と実質的に平行な上面を有するゲート電極３が設けられる。ゲート電極３を覆うように第１の層間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設けられる。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、ソース領域６ａの表面の一部を露出させるためのコンタクトホール１９が設けられている。コンタクトホール１９の側壁面をゲート絶縁膜４が被覆している。コンタクトホール１９中であって、ソース領域６ａの表面９に接触するように、ソース領域６ａの表面からゲート電極３の下面の高さまで、Ｐ型の第１の半導体層２０が設けられている。コンタクトホール１９中であって、第１の半導体層２０の表面に接触するように、第１の半導体層２０の表面からゲート電極３の上面の高さまで、チャネル半導体層７が設けられている。チャネル半導体層７の表面に接触するように、チャネル半導体層７の上に、ドレイン領域６ｂになるＰ型の第２の半導体層５が設けられている。
【００１８】
ドレイン領域６ｂを覆うように基板の上に第３の層間絶縁膜２ｃが設けられている。第３の層間絶縁膜２ｃ中には、ドレイン領域６ｂの表面の一部を露出させるための接続孔１１ａが設けられている。接続孔１１ａを通って、アルミニウム電極１０ａがドレイン領域６ｂに接続されている。
【００１９】
図１１９および図１２０に示すＶΦＴは、図１１５および図１１７に示す先行技術の問題点を解決するが、ビット線の容量を小さくするのに限界があるという問題点があった。
【００２０】
それゆえに、この発明の目的は、ビット線の容量を小さくし、高速動作に耐えられるように改良された、ＶΦＴを利用した半導体装置を提供することを目的とする。
【００２１】
この発明のさらに他の目的は、ＶΦＴを用いたＡＮＤ回路を提供することを目的とする。
【００２２】
この発明のさらに他の目的は、ＶΦＴを用いたＯＲ回路を提供することを目的とする。
この発明のさらに他の目的は、ＶΦＴを用いたインバータ回路を提供することを目的とする。
【００２３】
この発明のさらに他の目的は、ＶΦＴを用いたフリップフロップを提供することを目的とする。
【００２４】
この発明のさらに他の目的は、ＶΦＴを用いたゲインセルを提供することを目的とする。
【００２５】
この発明のさらに他の目的は、ＶΦＴを用いた液晶ディスプレイのマトリックスを提供することを目的とする。
【課題を解決するための手段】
【００２６】
この発明の第１の局面に従う半導体装置は、多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置に係るものである。当該半導体装置は、主表面を有する基板を備える。上記基板の主表面中に、ソース／ドレイン領域の一方になる第１導電型の第１の導電層が設けられている。上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に、上面と下面を有するゲート電極が設けられている。上記ゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記ゲート電極および上記第２の層間絶縁膜を貫通するように、上第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面を、第１のゲート絶縁膜が被覆している。当該半導体装置は、上記第１の導電層と接触し、かつ上記コンタクトホールの内壁面を上記第１のゲート絶縁膜を介在させて連続的に被覆するように設けられ、かつ、該コンタクトホール部分においてその底面の位置が上記第１のゲート電極の下面の高さ以下にある凹部を有するシリコン薄膜を備える。上記シリコン薄膜は、上記第１のゲート電極に取囲まれた部分に位置する筒状のチャネル部と、上記チャネル部を上下から挟むソース領域とドレイン領域との３つの部分に区分されている。当該装置は、さらに、上記シリコン薄膜の上記凹部内であって、上記チャネル部の上端の位置よりも低い位置に埋込まれたシリコン酸化膜を備える。上記シリコン薄膜の上記凹部内には、上記チャネル部に接触するようにポリシリコンが埋込まれている。当該半導体装置においては、上記ポリシリコンを引出電極として、上記チャネル部の電位を固定する。
【００２７】
この発明の第２の局面に従う半導体装置は、多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置に係るものである。当該半導体装置は、主表面を有する基板を備える。上記基板の主表面中に、ソース／ドレイン領域の一方になる第１導電型の第１の導電層が設けられている。上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上にゲート電極が設けられている。上記ゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記ゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面を、導電体が被覆している。上記導電体の表面を、ゲート絶縁膜が被覆している。上記コンタクトホール中には、上記第１の導電層の表面に接触するように、第１導電型の第１の半導体層が設けられている。上記コンタクトホール中には、上記第１の半導体層の表面に接触するように、チャネル半導体層が設けられている。上記コンタクトホール中には、上記チャネル半導体層の表面に接触するように、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。
【００２８】
この発明の第３の局面に従う半導体装置は、ＯＲ回路を含む半導体装置に係るものである。当該半導体装置は、主表面を有する基板を備える。上記基板の主表面中には、ソース／ドレイン領域の一方になる第１導電型の第１の導電層が設けられている。上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に互いに隣接して、上面と下面を有する、第１のゲート電極と第２のゲート電極が設けられている。上記第１および第２のゲート電極を覆うように、上記第１の層間絶縁膜の上に第２の層間絶縁膜が設けられている。上記第１および第２のゲート電極にまたがるように、かつ上記第１の層間絶縁膜、上記第１および第２のゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面をゲート絶縁膜が被覆している。上記コンタクトホール中であって、上記第１の導電層の表面に接触するように、該第１の導電層の表面から、実質的に上記ゲート電極の下面の高さまで、第１導電型の第１の半導体層が形成されている。上記コンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から、実質的に上記ゲート電極の上面の高さまで、チャネル半導体層が形成されている。上記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。
【００２９】
この発明の第４の局面に従う半導体装置は、ＡＮＤ回路を含む半導体装置に係るものである。当該半導体装置は、基板と、上記基板の上に設けられた第１導電型の第１の導電層と、上記第１の導電層を覆うように上記基板の上に設けられた第１の層間絶縁膜と、を備える。上記第１の層間絶縁膜の上に、上面と下面を有する第１のゲート電極が設けられている。上記第１のゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第２の層間絶縁膜の上に、上面と下面を有する第２のゲート電極が設けられている。上記第２のゲート電極を覆うように、上記第２の層間絶縁膜の上に第３の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記第１のゲート電極、上記第２の層間絶縁膜、上記第２のゲート電極および上記第３の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホール内に露出した上記第１および第２のゲート電極の側壁面をゲート絶縁膜が被覆している。上記コンタクトホール中であって、上記第１の導電層の表面に接触するように、上記第１の導電層の表面から、実質的に上記第１のゲート電極の下面の高さまで、第１導電型の第１の半導体層が形成されている。上記コンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から上記第１のゲート電極の上面の高さまで、第１のチャネル半導体層が形成されている。上記コンタクトホール中であって、上記第２のゲート電極の下面から該第２のゲート電極の上面の高さまで、第２導電型の第２のチャネル半導体層が形成されている。上記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。
【００３０】
この発明の第５の局面に従う半導体装置は、インバータ回路を含む半導体装置に係る。当該半導体装置は、第１のｎ+導電層を備える。上記ｎ+導電層の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に、上面と下面を有する第１のゲート電極が設けられている。上記第１のゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記第１のゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１のｎ+導電層の表面の一部を露出させるための第１のコンタクトホールが設けられている。上記第１のコンタクトホールの側壁面を、第１のゲート絶縁膜が被覆している。上記第１のコンタクトホール中であって、上記第１のｎ+導電層の表面に接触するように、該第１のｎ+導電層の表面から、実質的に上記第１のゲート電極の下面の高さまで、第１のｎ+半導体層が形成されている。上記第１のコンタクトホール中であって、上記ｎ+半導体層の表面に接触するように、該ｎ+半導体層の表面から、実質的に上記第１のゲート電極の上面の高さまで、ｐ-半導体層が形成されている。上記コンタクトホール中であって、上記ｐ-半導体層の表面に接触するように、該ｐ-半導体層の上に、ソース／ドレイン領域の他方になる第２のｎ+半導体層が設けられている。上記第２のｎ+半導体層に接触するように、上記第２の層間絶縁膜の上に第２のｎ+導電層が設けられている。上記第２のｎ+導電層の上に第１のｐ+導電層が設けられている。上記第１のｐ+導電層の上に第３の層間絶縁膜が設けられている。上記第３の層間絶縁膜の上に第２のゲート電極が設けられている。上記第２のゲート電極を覆うように上記第３の層間絶縁膜の上に第４の層間絶縁膜が設けられている。上記第４の層間絶縁膜、上記第２のゲート電極、上記第３の層間絶縁膜を貫通するように、上記第１のｐ+導電層の表面の一部を露出させるための第２のコンタクトホールが設けられている。上記第２のコンタクトホールの側壁面を、第２のゲート絶縁膜が被覆している。上記第２のコンタクトホール中であって、上記第１のｐ+導電層の表面に接触するように、該第１のｐ+導電層の表面から実質的に上記第２のゲート電極の下面の高さまで、第１のｐ+半導体層が形成されている。上記コンタクトホール中であって、上記第１のｐ+半導体層の表面に接触するように、該第１のｐ+半導体層の表面から上記第２のゲート電極の上面の高さまで、ｎ-半導体層形成されている。上記コンタクトホール中であって、上記ｎ-半導体層の表面に接触するように、該ｎ-半導体層の上に、ソース／ドレイン領域の他方になる第２のｐ+半導体層が設けられている。上記第２のｐ+半導体層に接触するように、上記第４の層間絶縁膜の上に第２のｐ+導電層が設けられている。
【００３１】
この発明の第６の局面に従う半導体装置は、フリップフロップ回路を含む半導体装置に係るものである。当該半導体装置は、基板と、上記基板の上に設けられた第１導電型の第１の導電層と、を含む。上記第１の導電層を覆うように上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に、上面と下面を有する、第１導電型の第１のゲート電極が設けられている。上記第１のゲート電極を覆うように、上記第１の層間絶縁膜の上に第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記第１のゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるための第１のコンタクトホールが設けられている。上記第１のコンタクトホールの側壁面を第１のゲート絶縁膜が被覆している。上記第１のコンタクトホール中であって、上記第１の導電層の表面に接触するように、該第１の導電層の表面から上記第１のゲート電極の下面の高さまで、第１導電型の第１の半導体層が形成されている。上記第１のコンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から上記第１のゲート電極の上面の高さまで、第２導電型の第１のチャネル半導体層が形成されている。上記第１のコンタクトホール中であって、上記第１のチャネル半導体層の表面に接触するように、該第１のチャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。上記第２の半導体層に接触するように、上記第２の層間絶縁膜の上に第１導電型の第２のゲート電極が設けられている。上記第２のゲート電極を覆うように、上前記第２の層間絶縁膜の上に第３の層間絶縁膜が設けられている。上記第３の層間絶縁膜、上記第２のゲート電極、上記第２の層間絶縁膜を貫通するように、上記第１のゲート電極の表面の一部を露出させるための第２のコンタクトホールが設けられている。上記第２のコンタクトホールの側壁面を、第２のゲート絶縁膜が被覆している。上記第２のコンタクトホール中であって、上記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から上記第２のゲート電極の下面の高さまで、第１導電型の第３の半導体層が形成されている。上記第２のコンタクトホール中であって、上記第３の半導体層の表面に接触するように、該第３の半導体層の表面から上記第２のゲート電極の上面の高さまで、第２導電型の第２のチャネル半導体層が形成されている。上記第２のコンタクトホール中であって、上記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第４の半導体層が設けられている。上記第４の半導体層に接続されるように、上記第３の層間絶縁膜の上に、第１導電型の第２の導電層が設けられている。
【００３２】
この発明の第７の局面に従う半導体装置は、ゲインセルを含む半導体装置に係るものである。当該半導体装置は、基板と、上記基板の上に設けられた第２導電型の第１のゲート電極とを含む。上記基板の主表面中であって、上記第１のゲート電極の両側に、第１導電型のソース／ドレイン領域が設けられている。上記第１のゲート電極を覆うように、上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に第２のゲート電極が設けられている。上記第２のゲート電極を覆うように、上記第１の層間絶縁膜の上に第２の層間絶縁膜が設けられている。上記第２のゲート電極および上記第１の層間絶縁膜を貫通するように、上記第１のゲート電極の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面をゲート絶縁膜が被覆している。上記コンタクトホール中であって、上記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から上記第２のゲート電極の下面の高さまで、第２導電型の第１の半導体層が形成されている。上記コンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から上記第２のゲート電極の上面の高さまで、第１導電型のチャネル半導体層が形成されている。上記コンタクトホール中であって、上記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に、ソース／ドレイン領域の他方になる第２導電型の第３の半導体層が設けられている。上記第３の半導体層に接続されるように、上記第２の層間絶縁膜の上に第２導電型の導電層が設けられている。
【発明の効果】
【００３３】
この発明の第１の局面に従う半導体装置によれば、シリコン薄膜の凹部内であって、チャネル部に接触するように埋込まれたポリシリコンを備え、上記ポリシリコンを引出電極としているので、チャネル部の電位を固定することができる。
【００３４】
この発明の第２の局面に従う半導体装置によれば、コンタクトホールの側壁面を被覆するように設けられた導電体を備えているので、リソグラフィ技術で決まる最小のホール径よりも小さい直径のボディーを持つＶΦＴを形成することができる。その結果、ボディーを完全に空乏化することができる。
【００３５】
この発明の第３の局面に従う、ＯＲ回路を含む半導体装置によれば、ＶΦＴのコンタクトホールの２本のゲート間にまたがるように形成しているので、回路を非常に小さい面積で作ることができる。
【００３６】
この発明の第４の局面に従うＡＮＤ回路を含む半導体装置によれば、ＶΦＴを用いてＡＮＤ回路を形成しているので、占有面積を小さくすることができる。
【００３７】
この発明の第５の局面に従うインバータ回路を含む半導体装置によれば、ＶΦＴを用いているので、占有面積を小さくすることができる。
【００３８】
この発明の第６の局面に従うフリップフロップ回路を含む半導体装置によれば、ＶΦＴを用いているので、占有面積を小さくすることができる。
【００３９】
この発明の第７の局面に従うゲインセルを含む半導体装置によれば、ＶΦＴを用いているので、占有面積を小さくすることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１に係るＶΦＴの斜視図である。
【図２】図１におけるＩＩ−ＩＩ線に沿う断面図である。
【図３】ＶΦＴを用いたＤＲＡＭのセルアレイのレイアウト図である。
【図４】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１の工程における半導体装置の断面図である。
【図５】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第２の工程における半導体装置の断面図である。
【図６】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第３の工程における半導体装置の断面図である。
【図７】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第４の工程における半導体装置の断面図である。
【図８】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第５の工程における半導体装置の断面図である。
【図９】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第６の工程における半導体装置の断面図である。
【図１０】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第７の工程における半導体装置の断面図である。
【図１１】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第８の工程における半導体装置の断面図である。
【図１２】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第９の工程における半導体装置の断面図である。
【図１３】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１０の工程における半導体装置の断面図である。
【図１４】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１１の工程における半導体装置の断面図である。
【図１５】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１２の工程における半導体装置の断面図である。
【図１６】実施例１に係るＤＲＡＭアレイの等価回路図である。
【図１７】実施例２に係る、ＶΦＴを用いたＤＲＡＭセルの要部の断面図である。
【図１８】実施例３に係るＤＲＡＭセルの要部の断面図である。
【図１９】実施例４に係るＤＲＡＭセルの主要部の断面図である。
【図２０】実施例４に係る他のＤＲＡＭセルの主要部の断面図である。
【図２１】実施例４に係る、さらに他のＤＲＡＭセルの主要部の断面図である。
【図２２】実施例５に係るＤＲＡＭセルアレイの要部の斜視図である。
【図２３】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第１の工程における半導体装置の断面図である。
【図２４】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第２の工程における半導体装置の断面図である。
【図２５】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第３の工程における半導体装置の断面図である。
【図２６】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第４の工程における半導体装置の断面図である。
【図２７】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第５の工程における半導体装置の断面図である。
【図２８】実施例６に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図２９】実施例６に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３０】実施例７に係る半導体装置の断面図である。
【図３１】実施例７に係る他の半導体装置の断面図である。
【図３２】実施例８に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図３３】実施例８に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３４】実施例９に係る半導体装置の製造方法を説明するための図である。
【図３５】実施例９に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図３６】実施例９に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３７】実施例１０に係る半導体装置の断面図である。
【図３８】実施例１０に係る他の半導体装置の断面図である。
【図３９】実施例１１に係る半導体装置の断面図である。
【図４０】実施例１２に係る半導体装置の断面図である。
【図４１】実施例１３〜１６を行なった目的を説明するための図である。
【図４２】実施例１３に係る半導体装置の断面図である。
【図４３】実施例１４に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図４４】実施例１４に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図４５】実施例１４に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図４６】実施例１５に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図４７】実施例１５に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図４８】実施例１６に係る半導体装置の断面図である。
【図４９】実施例１６に係る、他の半導体装置の断面図である。
【図５０】実施例１７に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図５１】実施例１７に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図５２】実施例１７に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図５３】実施例１７に係る半導体装置の製造方法の順序の第３の工程における、他の断面図である。
【図５４】実施例１８Ａにおいて用いるフォトマスクの平面図である。
【図５５】実施例１８Ａに係るＶΦＴＤＲＡＭセルの平面図である。
【図５６】実施例１８Ｂにおいて用いられるフォトマスクの平面図である。
【図５７】実施例１８Ｂに係るＶΦＴのコンタクトホールの配置図である。
【図５８】実施例１９に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図５９】実施例１９に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図６０】実施例２０に係る半導体装置の断面図である。
【図６１】実施例２１に係る半導体装置の断面図である。
【図６２】実施例２２に係るＶΦＴ−ＤＲＡＭの断面図である。
【図６３】実施例２３に係るＶΦＴ−ＤＲＡＭの断面図である。
【図６４】図６２におけるＣ−Ｃ′線に沿って切ったＶΦＴチャネルプラグ中の不純物プロファイルである。
【図６５】図６２におけるＣ−Ｃ′線に沿って切ったチャネルの不純物プロファイルである。
【図６６】実施例２６に係る半導体装置の断面図である。
【図６７】実施例２７に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図６８】実施例２７に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図６９】実施例２７に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図７０】従来の半導体装置の断面図である。
【図７１】従来の半導体装置の断面図である。
【図７２】実施例２７に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図７３】実施例２７に係る半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図７４】実施例２７に係る半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図７５】実施例２８に係る半導体装置の断面図である。
【図７６】実施例２９に係る、ＶΦＴのコンタクトホールの配置図である。
【図７７】実施例２９に係る、ＢＬとＷＬの配置図である。
【図７８】実施例３０に係る、半導体装置の周辺回路のレイアウトである。
【図７９】実施例３１を行なった目的を説明するための図である。
【図８０】実施例３１に係る半導体装置の断面図である。
【図８１】実施例３２に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図８２】実施例３２に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図８３】実施例３２に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図８４】実施例３２に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図８５】実施例３３に係る半導体装置の断面図である。
【図８６】従来のＳＯＩ構造のトランジスタの問題点を説明するための図である。
【図８７】従来のＳＯＩ構造のトランジスタにおいて発生する問題点を説明するための図である。
【図８８】実施例３４に係る半導体装置の断面図である。
【図８９】実施例３４に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図９０】実施例３４に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図９１】実施例３５に係る半導体装置の断面図である。
【図９２】実施例３６に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図９３】実施例３６に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図９４】実施例３６に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図９５】実施例３６に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図９６】実施例３７に係る、他の半導体装置の断面図である。
【図９７】実施例３８に係る、ＶΦＴを用いた２入力のＯＲ回路の平面図である。
【図９８】図９７に示す半導体装置の回路図である。
【図９９】実施例３８に係る、他の半導体装置の平面図である。
【図１００】図９９に示す半導体装置の回路図である。
【図１０１】実施例３９に係る半導体装置の断面図である。
【図１０２】実施例３９に係る、他の半導体装置の断面図である。
【図１０３】図１０１に示すＡＮＤ回路の回路図である。
【図１０４】実施例３９に係る、さらに他の半導体装置の断面図である。
【図１０５】実施例４０に係る半導体装置の断面図である。
【図１０６】実施例４１に係る半導体装置の断面図である。
【図１０７】実施例４１に係る半導体装置の回路図である。
【図１０８】実施例４１に係るフリップフロップ回路の回路図である。
【図１０９】実施例４２に係るゲインセルの断面図である。
【図１１０】実施例４２に係るゲインセルを用いて作った回路の回路図である。
【図１１１】実施例４２に係る半導体装置の動作を説明するための図である。
【図１１２】実施例４０に係る、他の半導体装置の断面図である。
【図１１３】実施例４３に係る液晶ディスプレイのマトリックスの平面図である。
【図１１４】ＤＲＡＭセルサイズのトレンドの図である。
【図１１５】従来の縦型サラウンドゲートトランジスタの断面図である。
【図１１６】図１１５に示す半導体装置の製造方法を説明するための断面図である。
【図１１７】従来の縦型サラウンドゲートトランジスタの製造方法の順序の第１の工程における半導体装置の断面図である。
【図１１８】従来の縦型サラウンドゲートトランジスタの製造方法の順序の第２の工程における半導体装置の断面図である。
【図１１９】出願人が先に提案している、バーチカルファイ−シェイプトランジスタの斜視図である。
【図１２０】図１１９に示す半導体装置の断面図である。
【図１２１】図５６に示すフォトマスクの製造方法の順序の第１の工程における基板の断面図である。
【図１２２】図５６に示すフォトマスクの製造方法の順序の第２の工程における基板の断面図である。
【図１２３】図５６に示すフォトマスクの製造方法の順序の第３の工程における基板の断面図である。
【図１２４】図５６に示すフォトマスクの製造方法の順序の第４の工程における基板の断面図である。
【図１２５】図５６に示すフォトマスクの製造方法の順序の第５の工程における基板の断面図である。
【図１２６】図５６に示すフォトマスクの製造方法の順序の第６の工程における基板の断面図である。
【図１２７】図５６に示すフォトマスクの他の製造方法を説明するための図である。
【図１２８】周辺回路をＳＯＩトランジスタで形成した他の半導体装置の製造方法の問題点を示す半導体装置の断面図である。
【図１２９】周辺回路をＳＯＩトランジスタで形成した他の半導体装置の改良された製造方法を示す半導体装置の断面図である。
【発明を実施するための形態】
【００４１】
実施例１
図１は、実施例１に係るサラウンドゲートトランジスタ（以下、バーチカルアイ−シェイプトランジスタ（Vertical Φ-shape transistor）といい、ＶΦＴと省略する）の斜視図であり、図２は、図１におけるＩＩ−ＩＩ線に沿う断面図であり、図３はＶΦＴを用いたＤＲＡＭのセルアレイのレイアウト図である。実施例１に係るＤＲＡＭは、これらの図を参照して、ビット線２４とワード線２５の交点に設けられた、ストレージノード２６、キャパシタ絶縁膜２１およびセルプレート電極２２からなるキャパシタに、ゲートトランジスタによって、情報を記憶させるものである。
【００４２】
基板（Ｓｉ）１の上に、埋込ＳｉＯ2層（誘電体層）２０１が設けられている。埋込ＳｉＯ2層２０１の上に、第１導電型不純物が注入され、ソース／ドレイン領域の一方になり、かつビット線にもなる第１導電型の第１の不純物拡散層２４が設けられている。第１の不純物拡散層２４を覆うように、埋込ＳｉＯ2層２０１の上に第１の層間絶縁膜８が設けられている。第１の層間絶縁膜８の上に、ワード線にもなる、上面と下面を有するゲート電極３が設けられている。ゲート電極３を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９が設けられている。第１の層間絶縁膜８、ゲート電極３および第２の層間絶縁膜９を貫通するように、第１の不純物拡散層２４の表面の一部を露出させるためのコンタクトホール１０が設けられている。コンタクトホール１０の側壁面をゲート絶縁膜４が被覆している。
【００４３】
コンタクトホール１０中であって、第１の不純物拡散層２４の表面に接触するように、第１の不純物拡散層２４の表面から、実質的に、ゲート電極３の下面の高さまで、第１導電型の第１の半導体層１１が形成されている。コンタクトホール１０中であって、第１の半導体層１１の表面に接触するように、該第１の半導体層１１の表面から、実質的にゲート電極３の上面の高さまで、チャネル半導体層１２が形成されている。チャネル半導体層１２の表面に接触するように、チャネル半導体層１２の上に、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第１導電型の第２の導電層１３が設けられている。第２の導電層１３の表面を被覆するように、第２の層間絶縁膜の上にキャパシタ絶縁膜２１が設けられている。キャパシタ絶縁膜２１を介在させて、ストレージノード２６でもある第２の導電層１３を被覆するように、セルプレート電極２２が、第２の層間絶縁膜９の上に設けられている。
【００４４】
次に、本実施例に係るＤＲＡＭの利点について説明する。まず、ＶΦＴを用いているので、占有面積を小さくすることができる。また、Ｓｉ層（ＳＯＩ）またはポリＳｉ層（poly-ＳＯＩ）をビット線（２４）に用いているので、ビット線（２４）は厚い絶縁膜（２０１）の上に形成されていることになり、ひいてはビット線の容量を小さくすることができる。その結果、高速動作を行なうＤＲＡＭが得られるという効果を奏する。
【００４５】
また、ＳＯＩを用いた場合には、チャネル半導体層１２を、エピタキシャル成長によって形成することができるという利点も生じる。
【００４６】
また、ビット線容量が小さいので、ストレージノードの容量も小さくできるという効果を奏する。すなわち、センスアンプの感度は、一定の値に決まっている。したがって、ＣS（ストレージノードの容量）／ＣB（ビット線の容量）の値が一定であれば、情報を読取ることができる。したがって、ＣBを小さくすれば、ＣSも小さくできる。
【００４７】
また、ビット線容量が小さいので、図１６にその等価回路図を示すようなオープンビットライン方式が可能となり、４Ｆ2のセルが容易に得られる。
【００４８】
また、通常のシリコン基板を用いたときには、Ｐ−チャネルとＮ−チャネルを分離するためにウェルを形成する必要があったが、ＳＯＩまたはｐｏｌｙ−ＳＯＩ構造とすることで、ウェルの形成が不要となり、ひいては、製造のためのプロセスが簡略化される。
【００４９】
また、通常のシリコン基板を用いたときには、隣接するトランジスタを分離するために、ＬＯＣＯＳ酸化膜でこれらを分離する必要があったが、本実施例では、図２を参照して、ビットライン２４を形成することが、そのまま、隣接するトランジスタの分離となる。したがって、この点において、製造プロセスが簡略化される。
【００５０】
また、ビット線２４と隣接するビット線２４との間にリーク電流は生じない。ビット線とビット線との間にリーク電流が生じないということは、リフレッシュ（再度の書込み）する時間の間隔を長くすることができる。
【００５１】
また、ＳＯＩ構造であるため、通常のＳｉ基板を用いる場合に比べて、ソフトエラーに強いＤＲＡＭになる。
【００５２】
トランジスタをＶΦＴ構造にすることによる利点は次のとおりである。
図２を参照して、チャネル半導体層１２の半径を小さくすることにより、チャネル全体を空乏化させることができる。チャネル全体を空乏化させることができると、サブスレッショルド電流（弱反転状態でのリーク電流）を抑制でき、回路特性を向上させることができる。また、サブスレッショルド係数Ｓは最小値（６０ｍＶ／ｄｅｃ）となる。
【００５３】
また、チャネル半導体層１２の周囲から電界がかけられるので、パンチスルーを起こしにくいという効果を奏する。
【００５４】
また、パンチスルーを起こしにくいため、ディスターブリフレッシュに強いという効果を奏する。また、基板バイアス効果がないため、高速動作が可能となる。チャネル幅を広くとれるので、流す電流を多くすることができる。
【００５５】
エピタキシャル成長法で、チャネル半導体層１２を単結晶化できる。ワードラインを形成し、このワードライン中にコンタクトホールを開孔するという方法を採用しているので、ワードラインの形成が容易である。トランジスタとビットライン、トランジスタとキャパシタとの接続が容易である。ワードラインの膜厚が、ゲート長となるので、ゲート長を容易に制御することができる。ソースのオフセットの長さは第１の層間絶縁膜８の膜厚で決まり、ドレインのオフセットの長さは第２の絶縁膜９の膜厚で決まるので、これらの長さを容易に制御することができる。
【００５６】
ソース・ドレインの不純物を、簡単なイオン注入プロセスで注入することができる。同様に、チャネルのイオン注入も容易である。ゲート絶縁膜を酸化によって形成するので、ゲートのエッジ部でゲート絶縁膜は薄くならない。ひいては、ゲートのエッジ部でリーク電流が生じない。
【００５７】
次に、図２に示す、ＶΦＴを用いたＤＲＡＭの製造方法について説明する。以下述べる製造プロセスは、図３におけるＡ−Ａ線に沿う断面図で説明される。
【００５８】
図４を参照して、基板（Ｓｉ）１上に、埋込ＳｉＯ2層２０１が形成され、埋込ＳｉＯ2層２０１の上に、ＳＯＩ層（Silicon On Insulator）２０２が形成されたＳＯＩ基板４０を準備する。
【００５９】
ＳＯＩ基板９０は、ＳＩＭＯＸ（Separation by IMplanted Oxgzen）法、ＺＭＲ（Zone Melting Recrystallization)法、レーザ・アニール法、貼合わせ法等によって形成される。また、ＳＯＩ基板の代わりに、ＳＯＳ（Silicon On Sapphire）のような、他の誘電体で分離された基板を用いることも可能である。また、ＳＯＩ基板の代わりに、ｐｏｌｙ−ＳＯＩ基板を用いてもよい。
【００６０】
埋込ＳｉＯ2層２０１の膜厚は５０００Åとし、ＳＯＩ層２０２の膜厚は２０００Åとする。ＳＯＩ層２０２はビット線となるので、図４に示すように、不純物９１の注入を行なって、その抵抗を下げておく。たとえば、ＶΦＴをＰ−チャネルタイプにする場合には、Ｐ型不純物をＳＯＩ層２０２に注入する。
【００６１】
図５を参照して、ＳＯＩ層２０２の上に、ＳｉＮ層１４を、１０００Å堆積する。ＳｉＮ層１４は、後述するように、ＶΦＴのゲート絶縁膜を形成するときに、コンタクトホールの底が酸化されるのを防止するためのものである。
【００６２】
図６を参照して、ＳＯＩ層２０２を、ビット線２４の形状にパターニングする。
なお、図４の不純物注入工程と、図５に示すＳｉＮ層の堆積工程と、図６に示すビット線のパターニング工程は、次のように順序を変えて行なってもよい。
【００６３】
（１） 注入→ＳｉＮ→パターニング
（２） 注入→パターニング→ＳｉＮ
（３） ＳｉＮ→注入→パターニング
（４） ＳｉＮ→パターニング→注入
（５） パターニング→注入→ＳｉＮ
（６） パターニング→ＳｉＮ→注入
なお、上述の工程のうち、（２）、（５）、（６）に示す工程を経由すると、図６に示す構造と異なり、図７に示す構造が得られる。図７に示す構造の場合、ビット線２４とビット線２４との間に、ＳｉＯ2よりも誘電率の高いＳｉＮ層１４が形成されるので、ビット線−ビット線間の容量が増加する。そのため、ＳｉＮ層１４の膜厚は、５００Å程度に、薄くする必要がある。
【００６４】
図６と図８を参照して、ビット線２４を覆うように、埋込ＳｉＯ2層２０１の上に第１の層間絶縁膜８を、１０００Å堆積する。第１の層間絶縁膜８の上に、ポリシリコンを３０００Å堆積し、これをパターニングし、ワード線２５を形成する。なお、抵抗を下げるために、不純物が注入されたポリシリコンをパターニングし、ワード線２５を形成する。不純物が注入されたポリシリコンには、ドープトポリシリコンを用いてもよい。また、ノンドープのポリシリコンに不純物を注入してもよい。
【００６５】
図９は図８と同じ段階における、ビット線方向に沿って切った半導体装置の断面図（すなわち、図３におけるＢ−Ｂ線に沿う断面図）である。
【００６６】
図８と図９を参照して、ワード線２５の膜厚は、ＶΦＴのゲート長になる。ワード線２５の膜厚の制御は容易であるから、ゲート長の制御性が非常によくなる。
【００６７】
図１０を参照して、ワード線２５を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９を形成する。
【００６８】
その後、ワード線２５とビット線２４の交点に、第２の層間絶縁膜９、ワード線２５、第１の層間絶縁膜８を貫通するコンタクトホール１０を形成する。
【００６９】
図１１を参照して、コンタクトホール１０内に露出しているワード線２５の側壁を酸化し、ＶΦＴのゲート絶縁膜４を形成する。酸化法によってゲート絶縁膜４を形成するので、ゲート電極（２５）の上端部において、ゲート絶縁膜４の膜厚は薄くならない。
【００７０】
図１１と図１２を参照して、熱リン酸等を用いて、コンタクトホール１０の底部のＳｉＮ層１４を除去し、ビット線２４の表面２４ａを露出させる。
【００７１】
図１３を参照して、コンタクトホール１０内に、アモルファスシリコン１５で埋込む。アモルファスシリコン１５を、ビット線２４の表面からエピタキシャル成長させる。このエピタキシャル成長によって得られた単結晶シリコン９２が、ＶΦＴのチャネルになる。ビット線２４の表面２４ａはビット線のコンタクトを兼ねているため、トランジスタとビット線２４との接続が非常に簡単になる。
【００７２】
エピタキシャル成長が完全に終わった後、ＶΦＴのドレインとチャネルを形成するためのイオン注入を行なう。その後、プロセス中の熱処理によって、注入されたイオンが拡散し、図１４に示すように、ソース６ａとドレイン６ｂが形成される。また、注入法によって、ソース６ａとドレイン６ｂとチャネル１２の不純物が導入されるので、それぞれの不純物濃度の制御が容易となる。また第１の層間絶縁膜８と第２の層間絶縁膜９の膜厚を制御することによって、オフセット部２０４ａ，２０４ｂの長さを容易に制御できる。
【００７３】
図１５を参照して、ＶΦＴのドレイン部をパターニングして、ストレージノード２６を生成する。ストレージノード２６を覆うように、第２の層間絶縁膜９の上にキャパシタ絶縁膜２１を形成する。キャパシタ絶縁膜２１を介在させて、ストレージノード２６を覆うように、セルプレート電極２２を第２の層間絶縁膜９の上に形成する。これによってＶΦＴを用いたＤＲＡＭセルが完成する。
【００７４】
ＶΦＴのドレイン部６ｂがストレージノード２６でもあるため、トランジスタとキャパシタとの接続が非常に容易である。こうして、４Ｆ2のＤＲＡＭセルが得られる。
【００７５】
次に述べる実施例２−６は、ワード線の抵抗を低くする方法に関する。実施例７−１２は、ビット線の抵抗を低くし、これによって、ＶΦＴ−ＤＲＡＭを高速動作させる方法に関する。
【００７６】
実施例１では、ワード線はドープポリシリコン、ビット線はＳＯＩ層で形成されているため、ＶΦＴを複数個連ねた場合、ワード線およびビット線の抵抗が高くなってくる。また、図３から明らかなように、ワード線２５は、ＶΦＴの存在する部分で細くなるため、さらに抵抗が高くなる。ワード線およびビット線の抵抗が高いと、ＤＲＡＭの動作の速度が遅くなる。実施例２−１２は、これらの問題点を解決するためになされたものである。
【００７７】
実施例２
図１７は、実施例２に係る、ＶΦＴを用いたＤＲＡＭセルの要部の断面図である。実施例２に係るＤＲＡＭセルは、以下の点を除いて、図２に示すＤＲＡＭセルと実質的に同一である。それゆえに、図２に示すＤＲＡＭセルと同一または相当する部分については、その図示を省略している。また、図２に示すＤＲＡＭセルと同一部分については、同一の参照番号を付し、その説明を繰返さない。
【００７８】
図１７に示すＤＲＡＭセルにおいては、ワード線２５が、ポリシリコン１６と、ポリシリコン１６の上に形成されたシリサイド１７との２層構造で形成されている。ポリシリコン１６とシリサイド１７との２層構造にすることによって、ワード線２５の抵抗を下げることができ、ひいては、ＤＲＡＭの高速動作が可能となる。
【００７９】
シリサイドの材料は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、白金シリサイド、モリブデンシリサイド等が挙げられるが、シリサイドに限らず、同程度の抵抗率を持つ物質なら、いずれのものも使用することができる。
【００８０】
実施例３
図１８は、実施例３に係るＤＲＡＭセルの要部の断面図である。本実施例に係るＤＲＡＭセルが、図１７に示すＤＲＡＭセルと異なる点は、ポリシリコン１６の下にシリサイド１７が形成されている点である。実施例２と同様に、ワード線２５をポリシリコンとシリサイドの２層構造にすることによって、ワード線２５の抵抗を下げることができる。
【００８１】
実施例４
図１９は、実施例４に係るＤＲＡＭセルの主要部の断面図である。本実施例においては、ポリシリコン１６の上および下にシリサイド１７が設けられている。このように構成すると、ワード線２５の抵抗を一層下げることができる。
【００８２】
また、ｎチャネルトランジスタの場合、仕事関数の関係上、金属やシリサイドで作ったゲートのほうが、ポリシリコンで作ったゲートよりも、しきい値電圧Ｖthが高い。ワード線２５をシリサイド１７とポリシリコン１６との積層構造にすることによって、局所的にＶΦＴのしきい値電圧Ｖthを変化させることができる。たとえば、図１７のように、ドレイン側にシリサイド１７を配置すると、シリサイド１７に囲まれたチャネル部７は、ポリシリコン２５に囲まれたチャネル部７に比べて、しきい値電圧Ｖthが高いので、反転しにくい。そのため、ドレイン電圧が上がっても、ソース６ａとドレイン６ｂとの間で、パンチスルーを起こしにくいという利点が生じる。
【００８３】
逆にｐ−チャネルの場合は、シリサイド１７で囲まれたチャネル部分７は、しきい値電圧Ｖthが下がるため、パンチスルーに弱くなる。そのため、図２０のように、ｎ-チャネル領域９３中の不純物量よりも、少しｎ型不純物の量を増やした領域１８を設けることにより、パンチスルーを防ぐことができる。また、図２１に示すように、シリサイド１７をポリシリコン１６で挟むようにワード線２５を形成しても、ｐ−チャネル７において、ワード線の抵抗を下げることができるとともに、パンチスルーを防止する効果も得られる。
【００８４】
実施例５
図２２は、実施例５に係るＤＲＡＭセルアレイの要部の斜視図であり、図８および図９に示す段階のものに相当する。図２２においては、図面を簡単にするために、ワード線２５とビット線２４以外の部材は省略されている。本実施例では、シリサイド１７をポリシリコン１６の上面だけでなく、側面にも形成している。すなわち、ワード線２５の３面を、シリサイド１７で覆っているので、ワード線２５の抵抗をさらに下げることができる。
【００８５】
次に、図２２に示す装置の製造方法について説明する。
図２３を参照して、第１の層間絶縁膜８の上にワード線２５を形成する。
【００８６】
図２４を参照して、ワード線２５の表面を、スパッタ法により、膜厚２００Åのチタン膜１９で被覆する。
【００８７】
６００〜７００℃で、Ｎ2雰囲気中で、３０秒間、ランプアニールを行なう。これにより、図２５を参照して、チタンとシリコンの接した部分にのみ、チタンとシリコンとの化合物であるチタンシリサイド膜１９ａが生成する。図２５と図２６を参照して、未反応のチタン膜１９を除去する。
【００８８】
なお、本実施例ではチタンの場合を例示したが、コバルト、白金、ニッケル等を用いてもよい。このように、シリコンの露出した箇所にのみシリサイドを形成する方法は、サリサイドと呼ばれている。
【００８９】
図２７は、チタンシリサイド膜１９ａで覆われたワード線２５に、コンタクトホールを形成し、ＶΦＴを形成したときの断面図である。この場合、ワード線と、ＶΦＴのコンタクトホールの間のマージンＭは、次式で与えられる。
【００９０】
Ｍ＝写真製版の重ね合わせマージン＋シリサイド膜厚（ｔ1）＋酸化される部分の膜厚（ｔ2）
このマージンＭを考慮して、ワード線２５中にコンタクトホールを形成する必要がある。
【００９１】
実施例６
本実施例は、ワード線の側壁にのみシリサイドを形成する方法に係る。
【００９２】
図２８を参照して、ワード線２５の上にＳｉＯ2層２０を形成する。図２９を参照して、ワード線２５の側壁にシリサイド膜１７を形成する。ワード線２５の両側の側壁にシリサイド膜１７を形成するので、ワード線３５の抵抗を下げることができる。
【００９３】
また、ＶΦＴのコンタクトホールを形成する際に、ワード線２５の上面にシリサイド膜が存在しないので、シリサイド膜を貫通するためのエッチングをする必要が無くなり、プロセスの安定度が向上するという効果を奏する。
【００９４】
実施例７
実施例７−１２は、ビット線の抵抗を低くし、ひいてはＶΦＴ−ＤＲＡＭの高速化を図るに関する。
【００９５】
図３０は、ＳＯＩ層３０（ＢＬ）の上にシリサイド３１を形成し、ＳｉＮ膜３２を順に形成し、これらを、ビット線の形状にパターニングしたところの断面図である。ＳＯＩ層３０への不純物の注入は、実施例１に述べたように、どの工程を行なってもよい。
【００９６】
また、ＳＯＩ層３０とシリサイド３１を先にパターニングして、次にＳｉＮ膜３２を堆積すると、図３１に示すような断面図を有する装置となる。図３０と図３１は、それぞれ、実施例１の図６と図７に相当する。
【００９７】
以後、図８〜図１４に示す工程と、同様の工程を経ることによって、ビット線の抵抗の低い、高速動作が可能なＶΦＴ−ＤＲＡＭが得られる。
【００９８】
なお、本実施例では、図３２を参照して、ＶΦＴのコンタクトホール１０を形成し、ゲート絶縁膜４を酸化により形成し、次に、ビット線が酸化されるのを防ぐために設けられたＳｉＮ膜を除去したとき、図に示すような断面構造を有する装置となる。このとき、ＳＯＩ層３０の上面が、シリサイド３１により覆われているため、このままの状態で、コンタクトホール１０内にアモルファスシリコンを埋込んで、これを固相成長させても、ＶΦＴのチャネルは単結晶にはならない。次に述べる実施例８は、これを改良させたものである。
【００９９】
実施例８
図３２と図３３を参照して、ＶΦＴのコンタクトホール１０の底部のシリサイド３１をエッチングする。シリサイド３１のエッチングを行なうと、ＳＯＩ層３０の表面３０ａが露出するので、ＶΦＴのチャネルをエピタキシャル成長により単結晶化することができる。
【０１００】
実施例９
本実施例は、ビットラインの下にシリサイドを設けることによって、ビットラインの抵抗を下げることに関する。
【０１０１】
図３４を参照して、ＳｉＯ2層２０の上にシリサイド１７を形成する。シリサイド１７の上に、ビット線であるポリシリコン１６を形成する。このようにして、ビット線の抵抗を下げることができる。しかしながら、ビット線はポリシリコンなので、ポリシリコン１６の上にＶΦＴを形成した場合、ＶΦＴのチャネルをエピタキシャル成長により、単結晶にすることはできない。
【０１０２】
このような場合に、貼合わせ方法により、シリサイド上に単結晶シリコンが設けられてなるビット線の形成が可能となる。
【０１０３】
すなわち、図３５を参照して、その上にシリサイド１７とＳｉＯ2層２０が形成された第１のシリコン基板３３に、第２のシリコン基板３４を貼合わせる。貼合わせは、高温熱処理を行なうことにより、両者を癒着させることによって行なわれる。第２のシリコン基板３４は、単なる支持基板であるため、その材質は、問わない。
【０１０４】
図３５と図３６を参照して、上と下を逆にして、第１のシリコン基板３３を、化学的機械的研磨法（ＣＭＰ）により研磨し、薄膜化する。これによって、シリサイド１７の上に単結晶シリコン層（ＳＯＩ層）を持つ、ビット線の層（３３）を形成できる。
【０１０５】
その後、実施例１と全く同じ工程を経ることにより、チャネルが単結晶のＶΦＴ−ＤＲＡＭを製造することができるとともに、ビット線の抵抗を下げることもできる。
【０１０６】
実施例１０
本実施例は、ビット線の抵抗をさらに低くすることに関する。図３６と図３７を参照して、単結晶シリコン層３０の上に、さらにシリサイド１７を形成すれば、単結晶シリコン層３０の上下にシリサイド１７を持つ、さらに抵抗が低くされたビット線を形成することが可能である。また、図３５に示す装置において、シリサイド１７とＳｉＯ2層２０との間にポリシリコン９４を挟んでおけば、図３８に示すように、シリサイド１７の下にポリシリコン３０、シリサイド１７の上に単結晶シリコン層３３を持つビット線を得ることができる。このような構造であっても、ビット線の抵抗を下げることができる。
【０１０７】
実施例１１
本実施例もまた、ビット線の抵抗を下げることに関する。
【０１０８】
図３９を参照して、ビット線となるＳＯＩ層３０を、パターニングにより形成した後に、サリサイド化する。これによって、ビット線（３０）の上面と左右の側面が、シリサイド１７で覆われる。ビット線（３０）の３面をシリサイド１７で覆うことができるので、ビット線の抵抗をさらに下げることができる。
【０１０９】
また、実施例９に示す貼合わせの方法を組合わすことによって、ビット線の上、下、左、右の４面をシリサイドで覆うことも可能である。
【０１１０】
実施例１２
本実施例もビット線の抵抗を下げることに関する。図４０を参照して、ビット線であるＳＯＩ層３０の上に、シリサイド化を防止するための膜３５を設ける。シリサイド化を防止するための膜３５をＳＯＩ層３０のうえに設けることによって、ビット線であるＳＯＩ層３０の側面のみにシリサイド１７を形成することができる。この場合、図３９に示すものに比べて、ビット線の抵抗は高くなるが、ビット線の両側がシリサイド化されているので、ビット線の抵抗は十分低くなる。
【０１１１】
なお、シリサイド化を防止するための膜３５は、酸化膜であってもよいが、実施例１で用いたような、ＳＯＩ層の上に設けた窒化膜で、これを構成してもよい。このようにすると、実施例８のように、シリサイドに孔を形成する工程が不要となる。その結果、実施例１に、シリサイド化の工程を加えるだけで、ビット線の抵抗の低い、ＶΦＴ−ＤＲＡＭを得ることができる。
【０１１２】
次の実施例１３〜１６は、ビット線の容量を減らすことに関する。
実施例１３
実施例１３は、ビット線の容量を減らすことにより、ＶΦＴ−ＤＲＡＭの高速化を図ることに関する。
【０１１３】
図４１を参照して、ＶΦＴ−ＤＲＡＭのビット線容量は、主に、ビット線−シリコン基板間の容量３６と、ビット線−ビット線間の容量３７と、ビット線−ワード線間の容量３８の和である。
【０１１４】
図４１を参照して、ＳＯＩ基板においては、ビット線２４であるＳＯＩ層の下に埋込ＳｉＯ2層２０が存在するので、ビット線２４と基板１間の容量３６は非常に小さい。しかし、ＳＩＭＯＸ法によって、ＳＯＩ基板を形成する場合には、その製造方法が原因で、埋込ＳｉＯ2層２０の膜厚を任意に決めることはできない。埋込ＳｉＯ2層２０の膜厚は、約４０００Åである。しかし、貼合わせたＳＯＩ基板を用いると、埋込ＳｉＯ2層の膜厚を自由に選ぶことができる。図４２を参照して、０．５μｍ以上の膜厚を有する埋込ＳｉＯ2層２０を持つＳＯＩ基板を用いて、ＶΦＴ−ＤＲＡＭを形成すれば、ビット線２４と基板１間の容量３６を十分小さくできるので、ＶΦＴ−ＤＲＡＭをさらに高速化することができる。
【０１１５】
実施例１４
本実施例は、ビット線とワード線間の容量を下げることに関する。
【０１１６】
図４１を参照して、ワード線２５の一部２５ａは、ビット線２４とビット線２４との間の溝にはまり込んでいるため、ワード線２５とビット線２４間の容量３８が大きくなっている。
【０１１７】
図４３〜図４５は、ビット線とワード線間の容量を下げることができるように改良された、ＶΦＴ−ＤＲＡＭの製造方法に関する。
【０１１８】
図４３を参照して埋込ＳｉＯ2層２０の表面中に、ビット線の形に溝３６を形成する。図４４を参照して、溝３６を埋込むように、埋込ＳｉＯ2層２０の上にポリシリコン層３７を形成する。図４４と図４５を参照して、ポリシリコン層３７をエッチバックすることにより、溝３６の中に埋込まれたビット線２４が形成される。ビット線２４の上にＶΦＴ−ＤＲＡＭを形成すると、その下面２５ｂが平坦なワード線２５が形成され、これにより、ビット線２４とワード線２５間の容量３８を小さくすることができる。
【０１１９】
実施例１５
本実施例も、ビット線とワード線間の容量を小さくすることに関する。
【０１２０】
図４６を参照して、埋込ＳｉＯ2層２０の上にビット線２４を形成するビット線２４を覆うように埋込ＳｉＯ2層２０の上に層間ＳｉＯ2膜３８を堆積する。層間ＳｉＯ2膜３８を所望の高さまでエッチバックし、その上に図４７のように、ビット線２４の上にＶΦＴ−ＤＲＡＭを形成する。ビット線２４とビット線２４との隙間部分に、層間ＳｉＯ2膜３８が埋込まれているので、ビット線２４−ワード線２５間の容量３８が小さい、ＶΦＴ−ＤＲＡＭとなる。この場合に、ビット線２４を単結晶で形成すると、ＶΦＴのチャネル７は単結晶となる。
【０１２１】
実施例１６
本実施例も、また、ビット線−ワード線間の容量を小さくすることに関する。
【０１２２】
図４８は、実施例１６に係るＶΦＴ−ＤＲＡＭの断面図である。図４８を参照して、本実施例では、ビット線２４がＬＯＣＯＳ酸化膜３９で分離されている。ワード線２５とビット線２４がＬＯＣＯＳ酸化膜３９によってさらに隔てられるので、ビット線２４とワード線２５間の容量３８を小さくすることができる。ＬＯＣＯＳ酸化膜３９により分離されたビット線２４を得る方法は、次のとおりである。すなわち、ＳＯＩ層（２４）の表面を、所定の形状にパターニングされたシリコン窒化膜（図示せず）をマスクとして、酸化し、ＬＯＣＯＳ酸化膜３９を形成する。その後、シリコン窒化膜ごしに不純物を注入し、ビット線２４を形成する。ＬＯＣＯＳ工程において使用されたシリコン窒化膜は、ＶΦＴゲート絶縁膜を酸化により形成する場合に、再度利用される。
【０１２３】
なお、実施例１１に示したようなビット線のシリサイド化と組合わせる場合には、図４９を参照して、ビット線２４の表面にシリサイド層４０（ＴｉＳｉ，ＷＳｉ）を形成した後、再度ＶΦＴのゲート絶縁膜を形成するために必要なＳｉＮ膜４２を堆積する必要がある。
【０１２４】
実施例１７
本実施例は、ビット線とＶΦＴコンタクトの間のマージン、およびワード線とＶΦＴコンタクトの間のマージンに関する。
【０１２５】
図５０を参照して、埋込ＳｉＯ2層２０の上にビット線２４を形成する。ビット線２４を覆うように、埋込ＳｉＯ2層２０の上に第１の層間絶縁膜８を形成する。第１の層間絶縁膜８の上にワード線２５を形成する。ワード線２５を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９を形成する。第２の層間絶縁膜９中に、ＶΦＴのコンタクトホールを形成する位置に開口部９ａを形成する。なお、図５０中、ビット線２４のエッジ２４ａとＶΦＴのコンタクトホールのエッジ（９ａ）の一致した場合を図示しているが、マスクずれによって、少々ずれても、後述するように問題はない。
【０１２６】
なお、本実施例においては、ビット線２４の幅を０．２μｍ（これは最少線幅に相当する）にした場合を例示する。
【０１２７】
図５０と図５１を参照して、第２の層間絶縁膜９の開口部９ａを均一に被覆するように、ＳｉＯ2膜４２を、５００Å堆積する。ＳｉＯ2膜４２をドライエッチングすることにより、点線で示すように、サイドウォール状にＳｉＯ2膜４３が残される。
【０１２８】
その後、サイドウォール状のＳｉＯ2膜４３をマスクにして、ＶΦＴのコンタクトホールを形成する。得られたコンタクトホール１０の、ワード線方向の断面図を図５２に示し、ビット線方向の断面図を図５３に示す。この方法によると、図５２を参照して、ＶΦＴコンタクトとビット線間のマージンｍ1を最少線幅ｗの中に設けることができる。また、図５３を参照して、ＶΦＴコンタクトとワード線間のマージンｍ2を最少線幅ｗの中に設けることができる。その結果、セルサイズを４Ｆ2よりさらに小さく、４ｒ2とすることができる。ここで、ｒは最少線幅を表わしており、Ｆ（feature size）＝ｒ＋α（αはプロセスマージンである）である。
【０１２９】
また、この方法により、ＶΦＴのチャネルの径をさらに小さくできるので、高速で、安定で、面積の小さいＶΦＴ−ＤＲＡＭが得られる。
【０１３０】
実施例１８
実施例１８Ａ
本実施例は、セルサイズが４ｒ2であるＶΦＴ−ＤＲＡＭセルを得る方法に関する。
【０１３１】
図５４は、位相シフトマスクを用いた、ビット線またはワード線を形成するためのフォトマスクの平面図である。図５４において、斜線部９５は、光の位相が１８０°ずれる部分（シフタ）である。斜線部９５と斜線部９５との間の部分９６は、光の位相のずれが０°の部分である。シフタの幅Ｗ3とシフタ間の幅Ｗ4を、それぞれ最少線幅の２倍としている。図５４には、上述のフォトマスクに光を照射したときの、ウェハ面上での光の強度が示されている。上述のマスクと、ネガレジストを用いると、現像後に、光のあたった部分が残るので、露光時間をうまく調節すると、図５５のように、最少線幅×２（Ｗ5）の中に太いビット線（ＢＬ）と、細いＢＬ−ＢＬ間のスペースＳを形成することができる。
【０１３２】
同様に、ワード線を形成すれば、ワード線とビット線の交点に、最少線幅（最少寸法）の、ＶΦＴ用のコンタクトホールを形成することができ、ひいてはセルサイズが４ｒ2のＶΦＴ−ＤＲＡＭセルが実現できる。
【０１３３】
なお、以後、本明細書中では、特にことわらない限り、４Ｆ2と言った場合、４ｒ2も含まれるものとする。
【０１３４】
実施例１８Ｂ
図５６は、本実施例に用いられるフォトマスクの平面図である。フォトマスクは、０°位相シフタと、９０°位相シフタと、１８０°位相シフタと、２７０°位相シフタとからなる。０°，９０°，１８０°，２７０°は位相シフタによりずれる光の位相を表わしている。４つのシフタから出てくる光が重なる部分で、光の強度が０になるので、シフタの境界の交点部分のごく近傍のみが小さく開口される。
【０１３５】
図５６のようなフォトマスクと、ネガレジストを用いてＶΦＴのコンタクトホールを形成すれば、図５７を参照して、最少寸法より小さいコンタクトホール１０を開口することができる。図中、ｍ2はプロセスマージンを表わしている。
【０１３６】
次に、図５６に示すフォトマスクの製造方法について説明する。図１２１を参照して、石英基板９０の上に、第１のＳｉＮ膜９０ａ、第１のＳｉＯ2膜９０ｂ、第２のＳｉＮ膜９０ｃ、第２のＳｉＯ2膜９０ｄ、第３のＳｉＮ膜９０ｅ、第３のＳｉＯ2膜９０ｆ、第４のＳｉＮ膜９０ｇを順に堆積する。ＳｉＮ膜とＳｉＯ2膜の膜厚の和は、光の位相に換算して９０°になるように、される。
【０１３７】
次に、第４のＳｉＮ膜９０ｇの上にレジスト９０ｈを形成する。位相差を０°、９０°、１８０°にしたい部分の上のみに、開口部９０ｉができるように、レジスト９０ｈをパターニングする。図１２１では、便宜上０°、９０°、１８０°、２７０°のシフタを横に並べて図示したが、実際には、図５６に示すように、シフタは格子状に配置されている。
【０１３８】
図１２２を参照して、レジスト９０ｈをマスクにして、第４のＳｉＮ膜９０ｇと第３のＳｉＯ2膜９０ｆをエッチングする。このとき、第３のＳｉＮ膜９０ｅが、エッチングストッパとして働く。そのため、エッチングされる膜厚は一定となる。エッチング終了後、レジスト９０ｈを除去する。
【０１３９】
図１２３を参照して、石英基板９０の上にレジスト９０ｊを形成する。レジスト９０ｊ中であって、位相差を０°、９０°にしたい部分の上のみに、開口部９０ｋを設ける。図１２４を参照して、レジスト９０ｊをマスクにして、第３のＳｉＮ膜９０ｅと第２のＳｉＯ2膜９０ｄをエッチングする。このとき、第２のＳｉＮ膜９０ｃが、エッチングストッパとなる。エッチング終了後、レジスト９０ｊを除去する。
【０１４０】
図１２５を参照して、石英基板９０の上にレジスト９０ｌを形成する。レジスト９０ｌ中であって、位相差０°にしたい部分の上のみに、開口部９０ｍができるように、レジスト９０ｌをパターニングする。図１２６を参照して、レジスト９０ｌをマスクにして、第２のＳｉＮ膜９０ｃと第１のＳｉＯ2膜９０ｂをエッチングする。このとき、第１のＳｉＮ膜９０ａがエッチングストッパとなる。エッチング終了後、レジストを除去することにより、フォトマスクが完成する。
【０１４１】
さて、第１のＳｉＮ膜９０ａを除いて、石英基板９０の上であって、かつ位相０°の部分には何もない。位相９０°の部分の上には、第１のＳｉＮ膜９０ａ、第１のＳｉＯ2膜９０ｂ、第２のＳｉＮ膜９０ｃが存在し、その膜厚の和は、光の位相差に換算して９０°となる。
【０１４２】
それゆえ、この位相９０°の部分を透過した光は、位相０°の部分に対して９０°の位相差を持つ。
【０１４３】
同様に、位相１８０°、位相２７０°の部分を透過した光は、位相０°の部分に対してそれぞれ１８０°、２７０°の位相差を持つ。
【０１４４】
なお、図１２７を参照して、石英基板９０の表面を、ＦＩＢで、各位相差の分だけ、削る方法でも、図５６に示すようなフォトマスクを得ることができる。
【０１４５】
次の実施例１９−２１は、ＶΦＴのゲート耐圧を向上させることに関する。
実施例１９
実施例１９は、ＶΦＴのゲート耐圧を向上させることに関する。
【０１４６】
図５８は、第２の層間絶縁膜（ＳｉＯ2）９、ワード線（ＷＬ）３、第１の層間絶縁膜（ＳｉＯ2）８を貫通する、ビット線（ＢＬ）の表面を露出させるためのコンタクトホール１０を形成したときの装置の断面図である。なお、ビット線（ＢＬ）の表面には、ビット線の表面が酸化されるのを防止するためのシリコン窒化膜（ＳｉＮ）が設けられている。
【０１４７】
図５８と図５９を参照して、ゲート絶縁膜４の形成を、１１００℃のドライＯ2酸化法により形成すると、ワード線（ＷＬ）のエッジ部４５に丸みをもたせることができる。ワード線（ＷＬ）のエッジ部４５に丸みを持たせることにより、エッジ部４５に集中する電界を緩和することができ、ひいてはゲート耐圧を向上させることができる。
【０１４８】
実施例２０
本実施例もまた、ＶΦＴのゲート耐圧を向上させることに関する。
【０１４９】
図６０は、本実施例を説明するための図である。埋込ＳｉＯ2層２０の上に、ビット線（ＢＬ）が形成されている。ビット線（ＢＬ）の上にシリコン窒化膜（ＳｉＮ）が形成されている。ビット線（ＢＬ）を覆うように、埋込ＳｉＯ2層２０の上に第１の層間絶縁膜（ＳｉＯ2）８が形成されている。第１の層間絶縁膜８の上に、ドープトポリシリコンで形成されたワード線（ＷＬ）が設けられている。ワード線（ＷＬ）を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９が形成されている。第２の層間絶縁膜９、ワード線（ＷＬ）、第１の層間絶縁膜８を貫通するコンタクトホール１０が形成されている。ドープトポリシリコンで形成されたワード線（ＷＬ）の側面を酸化することによってゲート絶縁膜４を形成する。図６０を参照して、ドープトポリシリコンのグレインが細かい場合、ドープトポリシリコンのグレインの面方位に従って、ゲート絶縁膜４の表面に凹凸が生じ、ひいてはゲート耐圧が下がる。そこで、図６１を参照して、ワード線（ＷＬ）の膜を堆積する際、ドープトアモルファスシリコンを堆積する。次に６００℃程度のアニールによって、このドープとアモルファスシリコンを固相成長させ、大粒径のポリシリコン９７にする。すると、図６１に示すように、凹凸がなく、耐圧の高いゲート絶縁膜４が形成できる。
【０１５０】
実施例２１
実施例２０と同じように、ドープトアモルファスシリコンの状態で、ワード線の膜を堆積させる。次に、アモルファスシリコンの状態のままで、ＶΦＴのコンタクトホールを開口する。その後、ゲート絶縁膜の酸化と同時に、このアモルファスシリコンを固相成長させる。この方法で、ゲート絶縁膜を形成しても、実施例２０と同様の効果が得られ、図６１に示すものと同一の装置が得られる。
【０１５１】
実施例２２〜２５は、ＶΦＴトランジスタのパンチスルー耐圧をさらに向上させ、これによって、さらにディスターブリフレッシュに強いＶΦＴ−ＤＲＡＭを得ることに関する。
【０１５２】
実施例２２
図６２は、実施例２２にかかるＶΦＴ−ＤＲＡＭの断面図である。ビット線２４に電圧がかかっているか、または、ストレージノード２６に電荷が蓄積されている場合、ＶΦＴのソースまたはドレインから空乏層が延びる。この空乏層により、ソースとドレインが接続された状態が、パンチスルー状態である。空乏層の延びＸｄｍａｘは、ドレインにかかっている電圧をＶR、チャネルの不純物濃度をＮAとすると、次式で表わされる。
【０１５３】
【数１】
【０１５４】
数式中、Ｋsはシリコンの比誘電率、ε0は真空の誘電率、ｑは素電荷量である。また、φFPはチャネルの擬フェルミレベル、次式で表わされる。
【０１５５】
【数２】
【０１５６】
数式中、ｋはボルツマン定数、Ｔは絶対温度、ｎiは真性キャリア濃度である。
パンチスルー耐圧を向上させるためには、この空乏層の延びＸdmaxに応じて、ＶΦＴのゲートの上下に存在する層間絶縁膜の膜厚（ｔ1，ｔ2）を変える。具体的には、第１の層間絶縁膜および第２の層間絶縁膜の膜厚は、それぞれ次の式を満足するように選べばよい。
【０１５７】
層間絶縁膜の膜厚（ｔ1，ｔ2）＝Ｘdmax＋不純物拡散長（ｌ1，ｌ2）
たとえば、電源電圧１．５Ｖ（ＶR＝１．５Ｖ）、ＮA＝１×１０18／ｃｍ3の場合、Ｘdmax＝７００Åとなる。
【０１５８】
また、ＮA＝１×１０17／ｃｍ3の場合、Ｘdmax＝２２００Åとなる。
仮に、不純物の拡散長（ｌ1，ｌ2）が３００Åであるとすれば、上記の場合の層間絶縁膜の膜厚は、それぞれ１０００Å、２５００Åとなる。
【０１５９】
層間絶縁膜の膜厚をこのように選ぶことによって、ＶΦＴのチャネルの、第１および第２の層間絶縁膜で囲まれた領域（オフセット領域）で電界が緩和されるので、パンチスルーを起こしにくくなり、ひいてはディスターブリフレッシュに強くなる。
【０１６０】
また、ＣＶＤ等により、層間絶縁膜（８，９）を堆積すれば、非常に制御性よく、このオフセット領域を形成することができる。
【０１６１】
実施例２３
図６３は実施例２３に係るＶΦＴ−ＤＲＡＭの断面図である。図６３に示すＤＲＡＭは、以下の点を除いて、図２に示すＤＲＡＭと同一であるので、同一または相当する部分には同一の参照番号を付し、その説明を繰返さない。
【０１６２】
図６３に示す装置は、図６２中のオフセットの代わりにＬＤＤ部４６ａ，４６ｂを設けている。ＬＤＤを使えば、オフセットと同様に、パンチスルー耐圧を上げることができる。ＬＤＤの形成方法は、特願平５−３４５１２６に記載されているように、ビット線２４、ＬＤＤ部４６ａ、チャネル領域７、ＬＤＤ部４６ｂ、ストレージノード２６中に、不純物イオンを、注入電圧と注入量を変えて、注入することによって形成する。
【０１６３】
また、エピタキシャル成長の途中で、ＬＤＤ部の不純物を導入することによっても形成できる。
【０１６４】
実施例２４
本実施例は、リンの異常拡散を利用したＬＤＤの形成方法である。
【０１６５】
図６４は、図６２におけるＣ−Ｃ′線に沿って切ったＶΦＴチャネルプラグ中の不純物プロファイルである。
【０１６６】
Ｎチャネルの場合、ソース・ドレインの不純物として、砒素（Ａｓ）、リン（Ｐ）が一般に用いられるが、その分布はガウス分布のようになる。砒素の場合と異なり、リンの場合は、低濃度の部分で、図のように、テールをひくような分布になる。この現象をＶΦＴに適用すると、自動的にＬＤＤの構造ができ上がる。これにより、パンチスルー耐圧が向上する。
【０１６７】
なお、また、上述の実施例２２〜２４のオフセットやＬＤＤは、チャネル−ドレイン間の電界を緩和することになるので、寄生バイポーラ効果も防ぐことができる。
【０１６８】
実施例２５
実施例２５は、チャネルの不純物プロファイルを変えることによって、パンチスルー耐圧を高めることに関する。
【０１６９】
図６５は、図６２におけるＣ−Ｃ′線に沿って切ったチャネルの不純物プロファイルである。図６５中に示したように、注入深さの異なる２回のチャネル注入（１と２）を行なうと、チャネルの両端にピークを持つチャネルプロファイルが得られる。
【０１７０】
両端のピークの部分で、ソース・ドレインからの空乏層の延びを抑えることができる。また、ピークとピークの間の濃度が低い部分で、ＶΦＴのチャネル全体が空乏化または反転するので、理想的なＳファクタが得られ、かつ高い電流駆動能力が得られる。
【０１７１】
これにより、ＶΦＴの利点を損なわずに、パンチスルー耐圧を向上させることができる。なお、図中には、１回でチャネル注入を行なう場合が、比較例として点線３で図示されている。
【０１７２】
実施例２６
実施例２６は、寄生バイポーラ効果を抑制することに関する。チャネルの電位がウェル電位で固定された通常のＭＯＳトランジスタと異なり、ＶΦＴではチャネルの電位が電気的に浮遊している。それゆえ、チャネルとドレイン間の高電界部で多数キャリアが加速されて、これらがＳｉの格子と衝突する。この衝突によって発生した少数キャリアがチャネルに閉じ込められる。これをインパクトイオン化現象という。たとえば、Ｎ−チャネルのＶΦＴの場合、電子が加速されて、インパクトイオン化により、ホールが発生して、これがチャネル内に閉じ込められるので、チャネルの電位が下がる。そして、新たにソースからの電子の注入を誘い、ドレイン電流が増加する。この増加したドレイン電流が、さらにインパクトイオン化を起こし、正帰還（positive feed back）がかかるので、チャネル−ドレイン間の電界が強くなってくる。その結果、ドレイン電流が不連続に増加するという現象が生じる。これは、バイポーラトランジスタの動作と似ているため、寄生バイポーラ効果と呼ばれている。ドレイン電流が不連続に増加する現象は、ＶΦＴ−ＤＲＡＭの動作を不安定にする。これを抑えるには、チャネル−ドレイン間の電界を緩和する方法あるいは、実施例２２−２４に示したように、オフセットを形成する方法やＬＤＤを形成する方法がある。
【０１７３】
また、図６６に示すように、ＶΦＴ−ＤＲＡＭのメモリセルに、Ｐ−チャネルのＶΦＴを用いれば、ホールのほうが電子よりインパクトイオン化効率が小さいので、寄生バイポーラ効果を抑えることができる。
【０１７４】
実施例２７
実施例２７と２８は、ＶΦＴ−ＤＲＡＭのキャパシタ容量を増加させることに関する。
【０１７５】
図６７は、アモルファスシリコンで埋込まれたＶΦＴのコンタクトホールの上部を表わしている。キャパシタ以外の、ＶΦＴ−ＤＲＡＭの構成要素は図示されていない。第２の層間絶縁膜９中に、ＶΦＴのコンタクトホール１０が形成されている。コンタクトホール１０中に、アモルファスシリコン１５が埋込まれている。エピタキシャル成長により、アモルファスシリコン１５を単結晶化させる。
【０１７６】
図６７と図６８を参照して、ＶΦＴのチャネル部を単結晶化させた後、この単結晶をエッチバックし、第２の層間絶縁膜９の表面を露出させる。
【０１７７】
図６８と図６９を参照して、第２の層間絶縁膜９の上に微小粒径のポリシリコン４７を堆積する。
【０１７８】
従来、キャパシタ容量を増大させる方法として、ストレージノードに、凹凸の大きい表面を持ったポリシリコンを用いて、その表面積を大きくして、ひいては、キャパシタ容量を増大させる方法があった。たとえば、図６９に示す微小粒径のポリシリコンの代わりに、図７０に示すような、凹凸の大きい表面を持つポリシリコンを堆積し、図７１のように、ストレージノード形状に加工する。すると、ストレージノード２６の上面に凹凸ができるので、その分キャパシタの容量を多くすることができる。しかし、この方法では、ストレージノード２６の、エッチングにより露出した側面２６ａは平坦な平面になってしまうので、側面２６ａの表面積を増加させることはできなかった。
【０１７９】
そこで、本実施例では、図６９と図７２を参照して、ポリシリコン４７をパターニングして、ストレージノード２６を形成する。図７２と図７３を参照して、ストレージノード２６の表面を酸化する。ポリシリコンのグレインバウンダリは、グレインより酸化速度が速いため、ポリシリコンのグレインバウンダリが優先的に酸化される。その結果、グレインの大きさに応じた凹凸がストレージノード２６の上面と側面に形成される。
【０１８０】
ストレージノード２６の表面に形成されたＳｉＯ2膜９９をそのままキャパシタ絶縁膜に利用することもできるが、図７４のように、ＳｉＯ2膜を取除いて、再度、ＳｉＮとＳｉＯ2の２層膜等の誘電率の高い膜４９をつけることも可能である。
【０１８１】
上述の方法によって、ストレージノード２６の側面にも凹凸を形成することができるので、キャパシタの容量を十分に大きくすることができる。なお、このようなストレージノードは、ＶΦＴ−ＤＲＡＭ以外のＤＲＡＭにも適用できる。
【０１８２】
実施例２８
本実施例は、高誘電体を用いて、キャパシタ容量を増加させることに関する。図６８と図７５を参照して、アモルファスシリコンのエッチバックが終了した後、チタンナイトライド膜５０を堆積し、その上に第１のＰｔ膜５１を堆積し、その後、これらをストレージノード２６の形状に加工する。次に高誘電体膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜５２を、第２層間絶縁膜９の上に堆積する。（Ｂａ，Ｓｒ）ＴｉＯ3膜５２の上に、第２の白金膜５３を堆積する。第２の白金膜５３の上に、ポリシリコンのセルプレート２２を形成する。
【０１８３】
４Ｆ2のＤＲＡＭセルにおいては、キャパシタを形成するための面積が非常に小さいので、（Ｂａ，Ｓｒ）ＴｉＯ3膜のような高誘電体膜を使って、キャパシタ容量を増加させることが有効である。本実施例においては、高誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ3膜を使用する場合を例示したが、この発明はこれに限定されものではなく、他の高誘電体膜を用いることもできる。
【０１８４】
実施例２９
本実施例は、４Ｆ2または４ｒ2よりさらに、集積度を上げることに関する。
【０１８５】
図７６を参照して、ＶΦＴのコンタクトホール１０を、各辺が最少線幅の２倍の正三角形の各頂点に配置すると、ＶΦＴのコンタクトホール１０は、最も高密度で配列される。このとき１つのセルの面積１００は２√３ｒ2≒３．５ｒ2となり、実施例１７，１８の４ｒ2より、さらに集積度が高いセルとなっていることがわかる。
【０１８６】
しかし、このセルをＤＲＡＭセルアレイにする場合、ワード線（ＷＬ）、ビット線（ＢＬ）で、隣のセルを繋がなければならないが、ワード線（ＷＬ）やビット線（ＢＬ）を形成するために与えられた幅Ｗ４は√３ｒ≒１．７３ｒである。
【０１８７】
ＢＬを作る場合、通常、ＢＬの幅（＝ｒ）とＢＬ−ＢＬ間の幅（＝ｒ）を加えて、少なくとも、２ｒの幅が必要だが、１．７３ｒでは不十分である。同様に、ＷＬを作る場合、通常ＷＬの幅（＝ｒ）とＷＬ−ＷＬ間の幅（＝ｒ）を足して、少なくとも２ｒの幅が必要だが、１．７３ｒでは不十分である。
【０１８８】
そのため、３．５ｒ2のセルは得られないが、ＢＬ，ＷＬを、図５４のように１．７３ｒ間隔で１８０°位相をずらすことができる位相シフタを備えるマスクを用いてパターニングすれば、図７７に示すようなＢＬ，ＷＬを形成することができ、３．５ｒ2セルが得られる。
【０１８９】
実施例３０
実施例３０と実施例３１は、周辺回路のレイアウトに関する。
【０１９０】
４Ｆ2のセルアレイの場合、周辺回路を作るスペースも非常に小さくなる。図７８に示すように、ビット線ＢＬ１本おきにセンスアンプをメモリセルの上下に配置したり、ワード線ＷＬ１本おきにデコーダをメモリセルの左右に配置することにより、周辺回路を作るスペースを大きくとることができる。なお、上記の考えかたは、センスアンプかデコーダのどちらか一方のみに適用してもよい。
【０１９１】
実施例３１
本実施例はＤＲＡＭセルアレイ中、または周辺回路中で、ＶΦＴとＶΦＴの間であって、かつコンタクトをとりたい位置が非常に深いところにある場合の接続方法に関する。
【０１９２】
図７９を参照して、ＶΦＴとＶΦＴの間であって、コンタクトをとりたい位置が非常に深いところにある場合、Ａｌ配線５４で、直接コンタクトをとるのは非常に難しく、断線のおそれがある。
【０１９３】
そこで、図８０のように、第１のＶΦＴ５５と第２のＶΦＴ５６との間に、ダミーのＶΦＴ５７を設ければ、Ａｌ配線５４のコンタクトをとりやすくすることができる。
【０１９４】
ただし、ダミーのＶΦＴのチャネル部７は、図８０に示したように、ソース・ドレインと同じ導電型の高濃度不純物を導入しておく必要がある。
【０１９５】
実施例３２
実施例３２は、ＶΦＴ−ＤＲＡＭの周辺回路をＳＯＩトランジスタで形成するプロセスに関する。
【０１９６】
図８１を参照して、シリコン基板１の上に埋込ＳｉＯ2層２０とＳＯＩ層３０が形成された基板を準備する。ＳＯＩ層３０をパターニングし、ＳＯＩトランジスタの活性領域５８と、ＶΦＴ−ＤＲＡＭのセルアレイのＢＬを同時に形成する。ここでは、ドライエッチングによりＳＯＩ層３０をパターニングすることにより、活性領域５８とＢＬを分離したが、実施例１６のように、これらをＬＯＣＯＳ酸化膜で分離してもよい。
【０１９７】
ＳＯＩトランジスタ述べ活性領域５８とＶΦＴ−ＤＲＡＭのＢＬを同時にパターニングすることにより、工程を簡略化することができる。
【０１９８】
図８２を参照して、ＳＯＩトランジスタのゲート絶縁膜５９とゲート電極６０を形成する。図８３を参照して、活性領域５８、ゲート電極６０、ＢＬのそれぞれの側壁にサイドウォールスペーサ１０１を形成する。ＳＯＩトランジスタのソース・ドレイン部１０２ａ，１０２ｂにイオン注入を行なうと同時に、ＢＬにもイオン注入を行なう。この同時注入により、さらに工程が簡略化される。
【０１９９】
図８４を参照して、ＳＯＩトランジスタのソース１０２ａの表面、ゲート電極６０の表面、ドレイン１０２ｂの表面とＢＬの表面を、同時にシリサイド化し、それぞれの表面にシリサイド膜６２を形成する。それぞれの表面を同時にシリサイド化するので、工程の簡略化が図れる。その後、ＢＬの上にＶΦＴＤＲＡＭを形成する。
【０２００】
次に、ＶΦＴＤＲＡＭの周辺回路をＳＯＩトランジスタで形成する他のプロセスについて説明する。
【０２０１】
図１２８を参照して、基板８０の上に埋込ＳｉＯ2膜８０ａが設けられている。埋込ＳｉＯ2膜８０ａの上に、ＳＯＩトランジスタのソース８０ｂ、ＳＯＩトランジスタのチャネル８０ｃ、ＳＯＩトランジスタのドレイン８０ｄ、ＶΦＴのソース８０ｅが設けられている。ＶΦＴ８０ｅのソースの上にＶΦＴのゲート８０ｆが設けられている。ＶΦＴのゲート８０ｆを貫通するように、ＶΦＴのチャネル８０ｇが設けられている。
【０２０２】
ＶΦＴのチャネル８０ｇは、アモルファスシリコンによって埋込まれて結晶化させて形成されている。次に、ＶΦＴのチャネル注入８０ｈを行なうが、このときＶΦＴのチャネル注入８０ｈを全面に行なうと、ＳＯＩトランジスタのチャネル８０ｃにも、ＶΦＴのチャネル注入用不純物が導入されてしまい、ひいてはＳＯＩトランジスタのしきい値が狂ってしまう。これを避けるためには、ＳＯＩトランジスタ部をレジストマスクで覆って、ＶΦＴのチャネル注入を行なえばよい。しかしながら、そのようにすると、マスクを１枚増やすことになり、製造コストが上昇する。
【０２０３】
そこで、この問題点を解決するために、図１２９を参照して、ＶΦＴのゲートのダミーパターン８０ｉを、ＳＯＩトランジスタのチャネル８０ｃの上に配置する。このＶΦＴのゲートのダミーパターン８０ｉにより、ＶΦＴのチャネル注入８０ｈを全面に行なっても、ＳＯＩトランジスタのチャネル８０ｃには不純物が導入されない。この方法によると、マスクを用いないので、製造コストは上昇しない。
【０２０４】
実施例３３
本実施例は、ビットラインを上下のＶΦＴＤＲＡＭが共有する積層構造に関する。図８５は、実施例３７に係るＶΦＴＤＲＡＭの断面図である。ビットライン２４の上に第１のＶΦＴ６３が形成されており、第１のＶΦＴの上にトレンチ型のキャパシタ６４が接続されている。またビットライン２４の下に第２のＶΦＴ６５が接続されており、第２のＶΦＴには、トレンチ型の第２のキャパシタ６５が接続されている。このような積層構造は、メモリセル１とメモリセル２を貼合わせることによって作られる。ＶΦＴの構造は、図１および図２に示すものと同じである。
【０２０５】
本実施例によると、ビット線を作成する工程が１回で済む。そのため、工程数が減り、コストの削減が図れる。また、ビット線１層分の厚さが低減できるため、メモリセル部の高さが抑えられ、メモリセル部と周辺回路との高さの差を少なくできる。そのため、半導体装置の作成が容易となる。さらに、配線間の容量結合も低減でき、高速化、高性能化が図れる。また、貼合わせで作る場合には、チャネルを単結晶化できる。
【０２０６】
実施例３４
従来のＳＯＩ構造のトランジスタにおいては、ボディの電極を固定するのが困難であった。その結果、次のような問題があった。それは、ラッチと呼ばれる現象である。図８６において、曲線（ａ）は、通常のバルクＳｉトランジスタの電気特性を表している。曲線（ｂ）は、ＳＯＩ構造のトランジスタの電気特性を表している。ＳＯＩ構造のトランジスタにおいては、通常のバルクＳｉトランジスタの特性（ａ）と異なり、ゲート電圧を上げていくと、ある電圧から、急激にドレイン電流が流れ出してしまう。この現象は、次のような原因によると考えられている。
【０２０７】
図８７を参照して、ゲート電極３０５に正の電圧を印加していくと、ボディ３０１の表面に電子３０７がソース３０２からドレイン３０３に流れ出す。ドレイン３０３の近傍では、電界が強いため、加速された電子がシリコンの結晶格子と衝突して、電子・正孔対を発生させるインパクトイオン化という現象が起きる。発生した電子はドレイン３０３に吸収されるが、正孔３０６はボディ３０１中に蓄積されて、ボディ３０１の電位を持上げる。ボディ３０１の電位が上がると、ソース３０２からさらに電子が注入され、上記の現象が正帰還に働き、ドレイン電流が過剰に流れてしまう。この問題は、ボディ３０１がフローティングであるために発生する。
【０２０８】
実施例３４は、上記のような問題点を解決するためになされたものである。
図８８は、実施例３４に係るＶΦＴの断面図である。基板１の主表面中に、ソース／ドレイン領域の一方になる第１の不純物拡散層６ａが設けられている。基板１の上に、第１の層間絶縁膜２ａが設けられる。第１の層間絶縁膜２ａの上に、ゲート電極３が設けられる。ゲート電極３を覆うように、第１の層間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設けられている。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、第１の不純物拡散層６ａの表面の一部を露出させるためのコンタクトホール１９が設けられる。コンタクトホール１９の側壁面をゲート絶縁膜４が被覆している。当該装置は、第１の不純物拡散層６ａと接触し、かつコンタクトホール１９の側壁面をゲート絶縁膜を介在させて連続的に被覆するように設けられ、該コンタクトホール１９部分において凹部を有するシリコン薄膜３９を備える。シリコン薄膜３９は、ゲート電極３に取囲まれた部分に位置する筒状のチャネル領域７と、該チャネル領域７を上下から挟むソース領域６ａａとドレイン領域６ｂとの３つの部分に区分される。シリコン薄膜をシリコン薄膜３９の凹部内であって、チャネル領域７よりも低い位置に、シリコン酸化膜３２が埋込まれている。シリコン薄膜３９の凹部内であって、シリコン酸化膜３２の上に、ボディーポリシリコン６６が埋込まれている。ボディーポリシリコン６６は、チャネル領域７と接触している。ボディーポリシリコン６６を引出電極とすることにより、チャネル領域７の電位を固定することができる。ボディーポリシリコン６６は、シリコン酸化膜１０３中に設けられたボディーコンタクト６７を通じて、アルミ電極６８と接触する。ボディーポリシリコン６６の表面にはＰ+層６９が形成されている。アルミ電極６８とボディーシリコン６６とは、Ｐ+層６９を介して、オーミックに接続される。
【０２０９】
図８８に示す装置は、次のようにして作られる。
図８９を参照して、コンタクト部１９内にシリコン酸化膜３２を埋込み、該シリコン酸化膜３２の表面をエッチングにより削り、チャネル領域７の上端を露出させる。その後、図８９と図９０を参照して、全面にＰ型不純物が添加されたボディーポリシリコン６６をＬＰＣＶＤ法で、堆積する。ボディーポリシリコン６６の膜厚は、コンタクトホール１９が埋まる以上とする。ボディーポリシリコン６６を、ドレイン領域６ｂが露出するまでエッチングする。これによって、ボディーポリシリコン６６がコンタクトホール１９の中に埋まる。次に、図８８に戻って、シリコン酸化膜１０３を堆積し、ボディーコンタクト６７を開口する。開口部に砒素を注入し、Ｐ+層６９を、ボディーコンタクトの表面に、セルフアライメントで形成する。Ｐ+層６９にアルミ電極６８を接続する。
【０２１０】
なお、上記実施例ではボディーポリシリコン６６にアルミ電極６８を接触させる場合を例示したが、この発明はこれに限られるものではなく、アルミの代わりにポリシリコンを用いてもよい。
【０２１１】
また、ボディーポリシリコン６６をエッチングする際にエンドポイントの検出は、図９０のみでは、難しいように思える。しかし、実際にはドレイン領域６ｂはパターニングされており、ほとんどの領域では第２の層間絶縁膜２ｂが露出している。そのため、エンドポイントはこの第２の層間絶縁膜２ｂが露出した時とすればよいので、問題ない。
【０２１２】
実施例３５
図９１は、実施例３５に係るＶΦＴの断面図である。本実施例では、実施例３４と異なって、ボディーポリシリコン６６が、コンタクトホール１９の中のすべてを埋め尽くしていない。このような構造でも、チャネル領域７の電位を固定できる。ただし、本実施例では、トランジスタ上でボディーポリシリコン６６に、アルミ電極を接続できないので、トランジスタ以外の場所で、アルミを接続しなければならない。一方、実施例３４では、ボディーポリシリコンを厚く堆積しなければならないが、実施例３５によると、薄膜でよいという利点がある。
【０２１３】
上記実施例３４および３５では、チャネル領域の上側をドレイン領域、下側をソース領域としたが、これらを逆にしてもよい。上側をドレインとすると、ドレインとボディーポリシリコンとの間の接合面積が大きくなり、ひいてはドレインのリーク電流が増したり、ドレイン耐圧が低下するおそれがある。したがって、実施例に係る構造においては、上側がソースのほうがよい。
【０２１４】
実施例３４および実施例３５によると、チャネル領域のボディ電位を、ボディーポリシリコンによって固定できるので、寄生バイポーラ効果によるラッチが発生しなくなり、ひいては異常なドレイン電流の発生を抑えることができる。
【０２１５】
実施例３６
特願平５−３４５１２６のＶΦＴでは、ＶΦＴの円柱状のボディの直径は、コンタクトホールの内径で決まっていた。したがって、リソグラフィ技術で決まる最小のホール径よりも小さい直径のボディを持つＶΦＴを得ることはできなかった。ボディの直径が大きいと、ドレイン端の接合面積が大きくなり、ひいては、その面積に比例するリーク電流が大きくなる。また、ボディが太いと、これを完全に空乏化することが困難となり、ドレイン電流を大きくできないという問題点があった。
【０２１６】
本実施例は、上記のような問題点を解決するためになされたものである。
図９２を参照して、ｎ-型基板１の上にシリコン窒化膜１２を、５００Å堆積する。シリコン窒化膜１２を所定の形状にパターニングする。シリコン窒化膜１２が覆われていない部分を酸化し、分離酸化膜１３を、基板１の主表面に形成する。シリコン窒化膜１２越しに、基板１の主表面中に不純物を注入し、ソース領域６を形成する。シリコン窒化膜１２および分離酸化膜１３を覆うように基板１の上に第１の層間絶縁膜２ａを、２００Å堆積する。第１の層間絶縁膜２ａの上に、ポリシリコンを５００Å堆積し、これをパターニングして、ゲート電極３を形成する。ゲート電極３を覆うように、基板１の上に第２の層間絶縁膜２ｂを２０００Å堆積する。第１の層間絶縁膜２ａ，ゲート電極３，第２の層間絶縁膜２ｂを貫通し、シリコン窒化膜１２の表面９ａを露出させるためのコンタクトホール８を形成する。全面に、ｎ型不純物を添加したポリシリコン７０を、２００ｎｍ、ＬＰ−ＣＶＤ法で堆積する。
【０２１７】
図９２と図９３を参照して、異方性のドライエッチング法により、ポリシリコン７０の全面をエッチングすると、コンタクトホール８の内壁に、ポリシリコンのサイドウォール７１が、２００ｎｍの厚さで、形成される。今、コンタクトホール８の内径を６００ｎｍとすると、残ったコンタクトホール内の空間の内径は２００ｎｍとなる。
【０２１８】
図９４を参照して、８００℃〜１０００℃の熱酸化法により、サイドウォールスペーサ７１の表面を酸化して、シリコン酸化膜からなるゲート絶縁膜４を形成する。このとき、コンタクトホール８の底のシリコン基板１の表面は、シリコン窒化膜１２で覆われているため、酸化されない。図９４と図９５を参照して、リン酸液を用いて、コンタクトホールの底に露出しているシリコン窒化膜１２を除去する。
【０２１９】
このとき、エッチングは横方向にも進むので、エッチングが過剰になると、サイドウォールスペーサ７１の下部にあるシリコン窒化膜１２まで除去されるので、後の工程で堆積されるチャネルポリシリコンとサイドウォールスペーサ７１とが接触する。よって、このリン酸によるエッチングは、過剰に行なわないことが重要である。もし問題があれば、異方性のドライエッチングを用いるのが好ましい。ただしこの場合ゲート絶縁膜４もエッチングにさらされるので、このエッチングは、シリコン酸化膜とシリコン窒化膜とのエッチング選択比が大きく、かつダメージの少ないものであることが要求される。
【０２２０】
図９５を参照して、トランジスタのボディとなるシリコン１０３をＬＰ−ＣＶＤ法で堆積して、これでコンタクトホール８内を埋める。その後、このシリコン１０３を固相成長法（６００℃のアニール）により結晶化させる。その後、シリコンの表面に不純物を注入し、ドレイン領域６ｂを形成する。Ｐ−チャネルの場合には、Ｐ型不純物たとえばボロンを、注入エネルギ８ｋｅＶで、濃度５×１０15／ｃｍ2の条件で注入する。８５０℃で、３０分程度の熱処理を行なうと、ソース領域６からシリコン１０３中に不純物が拡散し、かつドレイン領域６ｂからシリコン１０３中に不純物が拡散していく。これによって、ＶΦＴが完成する。本実施例においては、コンタクトホール８の内壁にポリシリコンのサイドウォールスペーサ７１を形成したので、円柱状のチャネル７の直径が、コンタクトホール８の内径より、サイドウォールスペーサ７１の厚さとゲート絶縁膜４の厚さを加えたものの２倍だけ、小さくなる。ポリシリコンのサイドウォールスペーサ７１は、ゲート電極３と接触しているので、トランジスタのゲートとして作用するのは、このサイドウォールスペーサ７１となり、動作上、全く問題はない。
【０２２１】
実施例３７
図９６は、実施例３７に係るＶΦＴの断面図である。
【０２２２】
図９５に示すＶΦＴでは、サイドウォールスペーサ７１の上端は、第２の層間絶縁膜２ｂの上面と一致していた。このような構造であると、ドレイン部６ｂとゲート（サイドウォールスペーサ７１）との重なりが大きく、容量が増え、ひいては回路のスピードが遅くなったり、ドレイン電圧で誘起されるリーク電流も増加するおそれがある。本実施例は、この問題点を解決するためになされたものである。
【０２２３】
図９６を参照して、第２のゲートであるサイドウォールスペーサ７１の上端を、第２の層間絶縁膜２ｂの上面より低くする。このように構成すると、ドレイン部６ｂとゲート（サイドウォールスペーサ７１）との重なりがなくなり、上述の問題点は解決される。ただし、ドレイン６ｂとチャネル７との接合面積は、元のように、コンタクトホール８の内径で決まり、広くなる。
【０２２４】
なお、実施例３６と実施例３７では、上部がドレイン、下部がソースである場合を例示したが、その逆であってもよい。特に、実施例３７では、下がドレインとしたほうが、ドレイン端の接合面積を小さくでき、ひいてはリーク電流を小さくできる。この場合、シリコン窒化膜１２の膜厚を厚くしておけば、ドレイン６ｂとゲート（７１）の静電容量を小さくできる。シリコン窒化膜１２の厚さは、シリコン窒化膜の誘電率がシリコン酸化膜の２倍あるので、ゲート絶縁膜４であるシリコン酸化膜の２倍以上の厚さが必要である（容量＝誘電率／膜厚）。
【０２２５】
本実施例によれば、コンタクトホールの内壁にシリコンのサイドウォールスペーサを形成してこれをゲート電極としたため、ボディのチャネル部の直径を小さくできる。その結果、リーク電流を小さく、かつオン時のドレイン電流を大きくすることができる。
【０２２６】
実施例３８
本実施例は、ＶΦＴを用いた２入力のＯＲ回路に関する。
【０２２７】
図９７を参照して、ＶΦＴのコンタクトホールを２本のゲート（第１のゲート７２，第２のゲート７３）間に跨がるように形成すると、図９８の点線内に示すような回路を非常に小さい面積で作ることができる。図９８に示すように、この回路に抵抗などの負荷を付けることにより、簡単に、２入力のＯＲ回路を形成することができる。このＯＲ回路は、マスクに対して、非常に敏感である。たとえば、図９７において、ＶΦＴのコンタクトホール７４が上にずれると、第１のチャネル１０４が広くなり、第２のチャネル１０５が狭くなる。逆にすれば、第１のチャネル１０４が狭くなり、第２のチャネル１０５が広くなる。
【０２２８】
図９８において、第１のゲート７２と第２のゲート７３を別にＯＮにしたときの、Ｖcc−ＧＮＤ間の電流を比較してやることにより、マスクずれの量を電気的に知ることができる。このように、マスクずれの検出回路として使う場合には、図９８において、負荷を付ける必要はない。また、ＶΦＴのコンタクトホールの形を変えると、ずれに対して、チャネル幅の変化の仕方が変わるので、感度を変えることができる。
【０２２９】
上記実施例と全く同様に、図９９を参照して、十字型にパターニングしたゲートの交点に、ＶΦＴのコンタクトホールを設ければ、図１００に示すような、４入力のＯＲ回路ができる。また、ＶΦＴのコンタクトホールの形状を変えることにより、さらに多くの入力を持つＯＲ回路を作ることができる。
【０２３０】
実施例３９
本実施例は、ＶΦＴを用いて、２入力のＡＮＤ回路を形成することに関する。
【０２３１】
図１０１は、実施例３９に係るＶΦＴを用いたＡＮＤ回路の断面図である。ＧＮＤを覆うように、第１のＳｉＯ2膜７５が設けられている。第１のＳｉＯ2膜７５の上に、第１のゲート７６が設けられている。第１のゲート７６を覆うように第１のＳｉＯ2膜７５の上に第２のＳｉＯ2膜７７が設けられている。第２のＳｉＯ2膜７７の上に第２のゲート電極７８が設けられている。第２のゲート電極７８を覆うように、第２のＳｉＯ2膜７７の上に第３のＳｉＯ2膜７９が設けられている。第３のＳｉＯ2膜７９、第２のゲート電極７８、第２のＳｉＯ2膜７７、第１のゲート電極７６および第１のＳｉＯ2膜７５を貫通し、ＧＮＤの表面を露出させるためのコンタクトホール１０が設けられている。コンタクトホール１０中には、Ｎ+半導体層１０６とＮ-半導体層１０７とＮ+半導体層１０８が順に形成されている。第１のゲート電極７６で取囲まれるｐ-半導体層は、第１のチャネルであり、第２のゲート電極７８で取囲まれるｐ-半導体層は第２のチャネルである。
【０２３２】
上述のように、２枚のゲート７６，７８を貫くようにＶΦＴのコンタクトホールを形成すれば、図１０３に示すような、２入力のＡＮＤ回路が形成される。さらにゲートを重ねて、ＶΦＴのコンタクトホールを形成すれば、もっと入力数を増やすことができる。
【０２３３】
図１０１に示すように、２つのゲート間の層間膜（第２のＳｉＯ2膜７７）が薄いときは、ＶΦＴのチャネル間にソース・ドレインと同じ導電型の高濃度の不純物を導入する必要はないが、図１０２のように第２のＳｉＯ2膜７７の膜厚が厚い場合、２つのチャネル間にソース・ドレインと同じ導電型の高濃度不純物を導入する必要がある。不純物の導入の方法は、イオン注入による方法あるいはエピタキシャル成長の方法がある。
【０２３４】
また、図１０４に示すように、第１のＶΦＴ８０を形成した上に第２のＶΦＴ８１を形成してもよい。
【０２３５】
また、実施例３８と実施例３９に示す回路において、Ｐ型とＮ型を入れ替えてもよい。
実施例４０
図１０５は、実施例４０に係る半導体装置の断面図であり、ＰチャネルのＶΦＴとＮチャネルのＶΦＴを、縦に重ねてインバータ回路を形成したものである。両ＶΦＴ間に形成されるＰ−Ｎ接合を消滅させるために、両者の間に、シリサイド８２を挟んでいる。
【０２３６】
ＰチャネルＶΦＴのチャネルを単結晶化するため、シリサイド８２の一部に開口部８２ａが設けられている。しかし、ＰチャネルＶΦＴのチャネルを単結晶化する必要がなければ、シリサイド８２中にこのような開口部８２ａを設ける必要はない。
【０２３７】
実施例４１
図１０６は、実施例４１に係る半導体装置の断面図である。図１０６を参照して、２つのＶΦＴにおいて、第１のＶΦＴのゲート部と第２のＶΦＴのソースを共有し、かつ第１のＶΦＴのドレインと第２のＶΦＴのゲートを共有するように構成すると、図１０７に示すような回路を作ることができる。ＰチャネルＶΦＴとＮチャネルＶΦＴとで、このような構造を作り、図１０８に示すように接続すると、フリップフロップを形成することができる。
【０２３８】
図１０６において、第２のＶΦＴのチャネルを単結晶化するには、第１のＶΦＴのゲートも単結晶になっている必要がある。第１のＶΦＴのソース上の層からＳｉＯ2膜上に、単結晶の第１のＶΦＴのゲートを貼合わせることによって、単結晶の第１のＶΦＴのゲートを得ることができる。
【０２３９】
実施例４２
本実施例は、ＶΦＴを用いるゲインセルに関する。
【０２４０】
図１０９を参照して、バルクのＭＯＳトランジスタのゲート電極上にＶΦＴを形成すると、図１１０に示すような回路を形成することができ、その結果、ゲインセル（ストレージノードに蓄積された電荷を、セル内で増幅して読出すことができるセル）を得ることができる。書込みは、ＤＲＡＭと同じように、ＷＬと書込ＢＬを用いて行なう。
【０２４１】
ストレージノードに蓄えられた電荷を読出すときは、図１１１に示すように、ＷＬ電圧と書込ＢＬ電圧を変化させる。ストレージノードが充電されているときは、ＭＯＳトランジスタがすぐにＯＮして、読出ＢＬにすぐ電流が流れ出す。しかし、ストレージノードに電荷が蓄えられていないときは、ＭＯＳトランジスタをＯＮさせるのに余分な電荷を書込用ＢＬから流入させる必要があるために、なかなか読出ＢＬに電流が流れない。また、セルにアクセスしていないときに、ＭＯＳトランジスタにリーク電流が流れないように、ＭＯＳトランジスタのＶthは高めに設定しておく。ＭＯＳトランジスタは、ゲート電荷量が少し変化しただけで、電流が大きく増幅されて変化するので、ゲート電荷量を検出する感度は非常に高い。
【０２４２】
ゲートの電荷を検出したら、書込ＢＬ電圧を変化させて、再書込みをする。
ＤＲＡＭと同じように、このゲインセルは、ＶΦＴのリーク電流で、ストレージノードの電荷がリークしていくので、ある一定周期ごとに、この読出動作を行なって、データのリフレッシュをする必要がある。このような回路動作は、図１１０に示す回路であれば、どんな構造のものでも適用され得る。
【０２４３】
ＭＯＳトランジスタには、ＳＯＩトランジスタを用いてもよい。
また、図１１２に示すように、図１０９のものと、上下が逆になっている構造であってもよい。
【０２４４】
図１０９に示す装置の場合、ＶΦＴのコンタクトがＭＯＳトランジスタのゲートポリシリコンの上に来るので、ＶΦＴのチャネルをエピタキシャル成長によって単結晶化できない。しかし、図１１２に示す装置の場合には、エピタキシャル成長によって、ＶΦＴのチャネルを単結晶化することができる。このとき、上にくるＭＯＳトランジスタは、ポリシリコンＴＦＴであってもよい。
【０２４５】
実施例４３
図１１３は実施例４３に係る装置の概念図である。図１１３に示すように、ＶΦＴを液晶ディスプレイのマトリックスに適用することができる。
【０２４６】
すなわち、図３に示すＤＲＡＭセルアレイにおけるストレージノード部を画素電極に置き換えることによって、図１１３に示す構造を得ることができる。
【符号の説明】
【０２４７】
１ 基板、３ ゲート電極、４ ゲート絶縁膜、８ 第１の層間絶縁膜、９ 第２の層間絶縁膜、１０ コンタクトホール、１１ 第１の半導体層、１２ チャネル半導体層、１３ 第２の導電層、２１ キャパシタ絶縁膜、２２ セルプレート、２４ ビット線、２６ ストレージノード、２０１ 埋込ＳｉＯ2層。
【技術分野】
【０００１】
この発明は、一般に半導体装置に関するものであり、より特定的には、縦型サラウンドゲートＭＯＳＦＥＴ（以下ＶΦＴという）を利用した半導体装置に関する。
【背景技術】
【０００２】
図１１４は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルサイズのトレンドを示す図である。図１１４には、各世代のデザインルールも併記されている。従来のＤＲＡＭセルは、構成要素として、ビットライン（ＢＬ）、ワードライン（ＷＬ）、ビットラインコンタクト（ＢＫ）、ストレージノードコンタクト（ＳＫ）の４つを含んでいる。そのため、次式のＦ（feature size）を用いてセルサイズを表わすと、セルサイズは８Ｆ2の大きさになる。
【０００３】
Ｆ（feature size）＝ｒ＋α
式中、Ｆはゲート幅、ｒは最小線幅、αはプロセスマージンを表している。
【０００４】
図１１４では、デザインルール（最小線幅）を単純にＦとして、８Ｆ2と４Ｆ2が重ねてプロットされている（白丸と黒丸の部分）。これから明らかなように、８Ｆ2のセルでは、２５６ＭＤＲＡＭを作るのが限界である。一方、セルサイズが４Ｆ2ならば、従来通りの縮小則の踏襲によって、Ｇビット世代のＤＲＡＭが実現できることがわかる。
【０００５】
４Ｆ2のセルは、たとえば、ＢＬとＷＬの交点に、縦型のトランジスタを設けることによって得られる。上述のような背景から、さまざまな縦型のトランジスタが提案されている。
【０００６】
図１１５は、特開平５−１６０４０８号公報に開示されている、縦型サラウンドゲートトランジスタの第１の従来例の断面図である。図１１５を参照して、チャネルとなるシリコンの柱５の周囲に、ゲート絶縁膜４を介在させて、ゲート３が設けられている。シリコンの柱５には、ソース６ａとドレイン６ｂが接続されている。
【０００７】
このトランジスタをＤＲＡＭへ応用する場合の最大の問題点は、ワード線となるゲート電極３の形成である。
【０００８】
図１１６は、図１１５に示すサラウンドゲートトランジスタの製造方法を示す、半導体装置の断面図である。シリコンの柱５を覆うように、ゲート絶縁膜４を形成する。その後、ゲート絶縁膜４を介在させて、シリコンの柱５を覆うように、ポリシリコン（３）を堆積する。ポリシリコン（３）を異方性エッチングすることによって、シリコンの柱５の側壁にゲート電極３を形成する。この方法では、ゲート長ｌが、ポリシリコン（３）の異方性エッチングレートによって決定される。そのため、ゲート長ｌの変動ｖが非常に大きくなる。結果として、この方法では、４Ｆ2のセルを、安定に得ることが非常に難しいという問題点があった。
【０００９】
図１１７と図１１８は特開平４−２８２８６５号公報に開示されている、縦型サラウンドゲートトランジスタの製造方法の各工程における断面図である。
【００１０】
図１１７を参照して、ビットライン２６の上に、ＳｉＯ2層２ａ、ワード線であるポリシリコン３、ＳｉＯ2層２ｂが順次設けられている。ＳｉＯ2層２ｂ、ポリシリコン３、ＳｉＯ2層２ａを貫通するように、コンタクトホール８が設けられている。コンタクトホール８の側壁面にゲート絶縁膜４が形成されている。
【００１１】
図１１７と図１１８を参照して、コンタクトホール８の側壁を被覆するように、ポリシリコン５が形成されている。ポリシリコン５は、ソース６ａとチャネル７とドレイン６ｂに区分される。このように構成されるトランジスタには次のような問題点があった。すなわち、図１１７を参照して、ゲート絶縁膜４を形成する際に、エッチング量の変動ｖを受けやすく、ときには、ゲート電極の上端の角３ｃが露出し、ひいては、ゲートの角３ｃとドレイン６ｂとの間でリークを生じるという問題点があった。
【００１２】
また、そのトランジスタ動作に関して、次のような問題がある。
ゲートポリシリコンとチャネルポリシリコンを逆の導電型にして、かつそのワークファンクションの差を利用して、チャネルポリシリコンを空乏化させることにより、ソース・ドレイン間をＯＦＦ状態にするため、チャネルポリシリコンの膜厚は、チャネルポリシリコン中の不純物濃度から決定される最大空乏層幅より小さくしなければならない。
【００１３】
一方、ソース・ドレインの抵抗が高いと、ＯＮ電流が十分得られないので、チャネルポリシリコン中の不純物を多くして、抵抗を下げる必要がある。通常のＴＦＴでは、ソース・ドレインの不純物の量は多くて１０20／ｃｍ3である。しかし、１０20／ｃｍ2もの不純物を導入すると、最大空乏層幅は約４０Åとなる。したがって、チャネルポリシリコンの膜厚をこれ以下にしなければならないという制約から、このトランジスタを、特性を犠牲にすることなく、安定に製造することは、ほとんど不可能であることがわかる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平４−１７６１６８号公報
【特許文献２】特開平２−１５９０５８号公報
【特許文献３】特開平５−２９５７３号公報
【特許文献４】特開平４−３０５７３号公報
【特許文献５】特開昭６０−１０９２４９号公報
【特許文献６】特開平１−２８２８５９号公報
【特許文献７】特開平５−１６０４０８号公報
【特許文献８】特開平４−２８２８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述の問題点を解決するために、出願人らは、図１１９に示すような、バーチカルファイ−シェイプトランジスタ（ＶΦＴ）を提案している（特願平５−３４５１２６）。
【００１６】
図１１９は、ＶΦＴの要部を抽出して示した斜視図である。図１２０は、ＶΦＴの断面図である。
【００１７】
これらの図を参照して、ＭＯＳＦＥＴは、基板１を備える。基板１の主表面中に、ソース領域６ａが設けられている。基板１の上に第１の層間絶縁膜２ａが設けられている。第１の層間絶縁膜２ａの上には、基板の表面と実質的に平行な上面を有するゲート電極３が設けられる。ゲート電極３を覆うように第１の層間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設けられる。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、ソース領域６ａの表面の一部を露出させるためのコンタクトホール１９が設けられている。コンタクトホール１９の側壁面をゲート絶縁膜４が被覆している。コンタクトホール１９中であって、ソース領域６ａの表面９に接触するように、ソース領域６ａの表面からゲート電極３の下面の高さまで、Ｐ型の第１の半導体層２０が設けられている。コンタクトホール１９中であって、第１の半導体層２０の表面に接触するように、第１の半導体層２０の表面からゲート電極３の上面の高さまで、チャネル半導体層７が設けられている。チャネル半導体層７の表面に接触するように、チャネル半導体層７の上に、ドレイン領域６ｂになるＰ型の第２の半導体層５が設けられている。
【００１８】
ドレイン領域６ｂを覆うように基板の上に第３の層間絶縁膜２ｃが設けられている。第３の層間絶縁膜２ｃ中には、ドレイン領域６ｂの表面の一部を露出させるための接続孔１１ａが設けられている。接続孔１１ａを通って、アルミニウム電極１０ａがドレイン領域６ｂに接続されている。
【００１９】
図１１９および図１２０に示すＶΦＴは、図１１５および図１１７に示す先行技術の問題点を解決するが、ビット線の容量を小さくするのに限界があるという問題点があった。
【００２０】
それゆえに、この発明の目的は、ビット線の容量を小さくし、高速動作に耐えられるように改良された、ＶΦＴを利用した半導体装置を提供することを目的とする。
【００２１】
この発明のさらに他の目的は、ＶΦＴを用いたＡＮＤ回路を提供することを目的とする。
【００２２】
この発明のさらに他の目的は、ＶΦＴを用いたＯＲ回路を提供することを目的とする。
この発明のさらに他の目的は、ＶΦＴを用いたインバータ回路を提供することを目的とする。
【００２３】
この発明のさらに他の目的は、ＶΦＴを用いたフリップフロップを提供することを目的とする。
【００２４】
この発明のさらに他の目的は、ＶΦＴを用いたゲインセルを提供することを目的とする。
【００２５】
この発明のさらに他の目的は、ＶΦＴを用いた液晶ディスプレイのマトリックスを提供することを目的とする。
【課題を解決するための手段】
【００２６】
この発明の第１の局面に従う半導体装置は、多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置に係るものである。当該半導体装置は、主表面を有する基板を備える。上記基板の主表面中に、ソース／ドレイン領域の一方になる第１導電型の第１の導電層が設けられている。上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に、上面と下面を有するゲート電極が設けられている。上記ゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記ゲート電極および上記第２の層間絶縁膜を貫通するように、上第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面を、第１のゲート絶縁膜が被覆している。当該半導体装置は、上記第１の導電層と接触し、かつ上記コンタクトホールの内壁面を上記第１のゲート絶縁膜を介在させて連続的に被覆するように設けられ、かつ、該コンタクトホール部分においてその底面の位置が上記第１のゲート電極の下面の高さ以下にある凹部を有するシリコン薄膜を備える。上記シリコン薄膜は、上記第１のゲート電極に取囲まれた部分に位置する筒状のチャネル部と、上記チャネル部を上下から挟むソース領域とドレイン領域との３つの部分に区分されている。当該装置は、さらに、上記シリコン薄膜の上記凹部内であって、上記チャネル部の上端の位置よりも低い位置に埋込まれたシリコン酸化膜を備える。上記シリコン薄膜の上記凹部内には、上記チャネル部に接触するようにポリシリコンが埋込まれている。当該半導体装置においては、上記ポリシリコンを引出電極として、上記チャネル部の電位を固定する。
【００２７】
この発明の第２の局面に従う半導体装置は、多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置に係るものである。当該半導体装置は、主表面を有する基板を備える。上記基板の主表面中に、ソース／ドレイン領域の一方になる第１導電型の第１の導電層が設けられている。上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上にゲート電極が設けられている。上記ゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記ゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面を、導電体が被覆している。上記導電体の表面を、ゲート絶縁膜が被覆している。上記コンタクトホール中には、上記第１の導電層の表面に接触するように、第１導電型の第１の半導体層が設けられている。上記コンタクトホール中には、上記第１の半導体層の表面に接触するように、チャネル半導体層が設けられている。上記コンタクトホール中には、上記チャネル半導体層の表面に接触するように、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。
【００２８】
この発明の第３の局面に従う半導体装置は、ＯＲ回路を含む半導体装置に係るものである。当該半導体装置は、主表面を有する基板を備える。上記基板の主表面中には、ソース／ドレイン領域の一方になる第１導電型の第１の導電層が設けられている。上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に互いに隣接して、上面と下面を有する、第１のゲート電極と第２のゲート電極が設けられている。上記第１および第２のゲート電極を覆うように、上記第１の層間絶縁膜の上に第２の層間絶縁膜が設けられている。上記第１および第２のゲート電極にまたがるように、かつ上記第１の層間絶縁膜、上記第１および第２のゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面をゲート絶縁膜が被覆している。上記コンタクトホール中であって、上記第１の導電層の表面に接触するように、該第１の導電層の表面から、実質的に上記ゲート電極の下面の高さまで、第１導電型の第１の半導体層が形成されている。上記コンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から、実質的に上記ゲート電極の上面の高さまで、チャネル半導体層が形成されている。上記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。
【００２９】
この発明の第４の局面に従う半導体装置は、ＡＮＤ回路を含む半導体装置に係るものである。当該半導体装置は、基板と、上記基板の上に設けられた第１導電型の第１の導電層と、上記第１の導電層を覆うように上記基板の上に設けられた第１の層間絶縁膜と、を備える。上記第１の層間絶縁膜の上に、上面と下面を有する第１のゲート電極が設けられている。上記第１のゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第２の層間絶縁膜の上に、上面と下面を有する第２のゲート電極が設けられている。上記第２のゲート電極を覆うように、上記第２の層間絶縁膜の上に第３の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記第１のゲート電極、上記第２の層間絶縁膜、上記第２のゲート電極および上記第３の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホール内に露出した上記第１および第２のゲート電極の側壁面をゲート絶縁膜が被覆している。上記コンタクトホール中であって、上記第１の導電層の表面に接触するように、上記第１の導電層の表面から、実質的に上記第１のゲート電極の下面の高さまで、第１導電型の第１の半導体層が形成されている。上記コンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から上記第１のゲート電極の上面の高さまで、第１のチャネル半導体層が形成されている。上記コンタクトホール中であって、上記第２のゲート電極の下面から該第２のゲート電極の上面の高さまで、第２導電型の第２のチャネル半導体層が形成されている。上記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。
【００３０】
この発明の第５の局面に従う半導体装置は、インバータ回路を含む半導体装置に係る。当該半導体装置は、第１のｎ+導電層を備える。上記ｎ+導電層の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に、上面と下面を有する第１のゲート電極が設けられている。上記第１のゲート電極を覆うように、上記第１の層間絶縁膜の上に、第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記第１のゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１のｎ+導電層の表面の一部を露出させるための第１のコンタクトホールが設けられている。上記第１のコンタクトホールの側壁面を、第１のゲート絶縁膜が被覆している。上記第１のコンタクトホール中であって、上記第１のｎ+導電層の表面に接触するように、該第１のｎ+導電層の表面から、実質的に上記第１のゲート電極の下面の高さまで、第１のｎ+半導体層が形成されている。上記第１のコンタクトホール中であって、上記ｎ+半導体層の表面に接触するように、該ｎ+半導体層の表面から、実質的に上記第１のゲート電極の上面の高さまで、ｐ-半導体層が形成されている。上記コンタクトホール中であって、上記ｐ-半導体層の表面に接触するように、該ｐ-半導体層の上に、ソース／ドレイン領域の他方になる第２のｎ+半導体層が設けられている。上記第２のｎ+半導体層に接触するように、上記第２の層間絶縁膜の上に第２のｎ+導電層が設けられている。上記第２のｎ+導電層の上に第１のｐ+導電層が設けられている。上記第１のｐ+導電層の上に第３の層間絶縁膜が設けられている。上記第３の層間絶縁膜の上に第２のゲート電極が設けられている。上記第２のゲート電極を覆うように上記第３の層間絶縁膜の上に第４の層間絶縁膜が設けられている。上記第４の層間絶縁膜、上記第２のゲート電極、上記第３の層間絶縁膜を貫通するように、上記第１のｐ+導電層の表面の一部を露出させるための第２のコンタクトホールが設けられている。上記第２のコンタクトホールの側壁面を、第２のゲート絶縁膜が被覆している。上記第２のコンタクトホール中であって、上記第１のｐ+導電層の表面に接触するように、該第１のｐ+導電層の表面から実質的に上記第２のゲート電極の下面の高さまで、第１のｐ+半導体層が形成されている。上記コンタクトホール中であって、上記第１のｐ+半導体層の表面に接触するように、該第１のｐ+半導体層の表面から上記第２のゲート電極の上面の高さまで、ｎ-半導体層形成されている。上記コンタクトホール中であって、上記ｎ-半導体層の表面に接触するように、該ｎ-半導体層の上に、ソース／ドレイン領域の他方になる第２のｐ+半導体層が設けられている。上記第２のｐ+半導体層に接触するように、上記第４の層間絶縁膜の上に第２のｐ+導電層が設けられている。
【００３１】
この発明の第６の局面に従う半導体装置は、フリップフロップ回路を含む半導体装置に係るものである。当該半導体装置は、基板と、上記基板の上に設けられた第１導電型の第１の導電層と、を含む。上記第１の導電層を覆うように上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に、上面と下面を有する、第１導電型の第１のゲート電極が設けられている。上記第１のゲート電極を覆うように、上記第１の層間絶縁膜の上に第２の層間絶縁膜が設けられている。上記第１の層間絶縁膜、上記第１のゲート電極および上記第２の層間絶縁膜を貫通するように、上記第１の導電層の表面の一部を露出させるための第１のコンタクトホールが設けられている。上記第１のコンタクトホールの側壁面を第１のゲート絶縁膜が被覆している。上記第１のコンタクトホール中であって、上記第１の導電層の表面に接触するように、該第１の導電層の表面から上記第１のゲート電極の下面の高さまで、第１導電型の第１の半導体層が形成されている。上記第１のコンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から上記第１のゲート電極の上面の高さまで、第２導電型の第１のチャネル半導体層が形成されている。上記第１のコンタクトホール中であって、上記第１のチャネル半導体層の表面に接触するように、該第１のチャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層が設けられている。上記第２の半導体層に接触するように、上記第２の層間絶縁膜の上に第１導電型の第２のゲート電極が設けられている。上記第２のゲート電極を覆うように、上前記第２の層間絶縁膜の上に第３の層間絶縁膜が設けられている。上記第３の層間絶縁膜、上記第２のゲート電極、上記第２の層間絶縁膜を貫通するように、上記第１のゲート電極の表面の一部を露出させるための第２のコンタクトホールが設けられている。上記第２のコンタクトホールの側壁面を、第２のゲート絶縁膜が被覆している。上記第２のコンタクトホール中であって、上記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から上記第２のゲート電極の下面の高さまで、第１導電型の第３の半導体層が形成されている。上記第２のコンタクトホール中であって、上記第３の半導体層の表面に接触するように、該第３の半導体層の表面から上記第２のゲート電極の上面の高さまで、第２導電型の第２のチャネル半導体層が形成されている。上記第２のコンタクトホール中であって、上記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に、ソース／ドレイン領域の他方になる第１導電型の第４の半導体層が設けられている。上記第４の半導体層に接続されるように、上記第３の層間絶縁膜の上に、第１導電型の第２の導電層が設けられている。
【００３２】
この発明の第７の局面に従う半導体装置は、ゲインセルを含む半導体装置に係るものである。当該半導体装置は、基板と、上記基板の上に設けられた第２導電型の第１のゲート電極とを含む。上記基板の主表面中であって、上記第１のゲート電極の両側に、第１導電型のソース／ドレイン領域が設けられている。上記第１のゲート電極を覆うように、上記基板の上に第１の層間絶縁膜が設けられている。上記第１の層間絶縁膜の上に第２のゲート電極が設けられている。上記第２のゲート電極を覆うように、上記第１の層間絶縁膜の上に第２の層間絶縁膜が設けられている。上記第２のゲート電極および上記第１の層間絶縁膜を貫通するように、上記第１のゲート電極の表面の一部を露出させるためのコンタクトホールが設けられている。上記コンタクトホールの側壁面をゲート絶縁膜が被覆している。上記コンタクトホール中であって、上記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から上記第２のゲート電極の下面の高さまで、第２導電型の第１の半導体層が形成されている。上記コンタクトホール中であって、上記第１の半導体層の表面に接触するように、該第１の半導体層の表面から上記第２のゲート電極の上面の高さまで、第１導電型のチャネル半導体層が形成されている。上記コンタクトホール中であって、上記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に、ソース／ドレイン領域の他方になる第２導電型の第３の半導体層が設けられている。上記第３の半導体層に接続されるように、上記第２の層間絶縁膜の上に第２導電型の導電層が設けられている。
【発明の効果】
【００３３】
この発明の第１の局面に従う半導体装置によれば、シリコン薄膜の凹部内であって、チャネル部に接触するように埋込まれたポリシリコンを備え、上記ポリシリコンを引出電極としているので、チャネル部の電位を固定することができる。
【００３４】
この発明の第２の局面に従う半導体装置によれば、コンタクトホールの側壁面を被覆するように設けられた導電体を備えているので、リソグラフィ技術で決まる最小のホール径よりも小さい直径のボディーを持つＶΦＴを形成することができる。その結果、ボディーを完全に空乏化することができる。
【００３５】
この発明の第３の局面に従う、ＯＲ回路を含む半導体装置によれば、ＶΦＴのコンタクトホールの２本のゲート間にまたがるように形成しているので、回路を非常に小さい面積で作ることができる。
【００３６】
この発明の第４の局面に従うＡＮＤ回路を含む半導体装置によれば、ＶΦＴを用いてＡＮＤ回路を形成しているので、占有面積を小さくすることができる。
【００３７】
この発明の第５の局面に従うインバータ回路を含む半導体装置によれば、ＶΦＴを用いているので、占有面積を小さくすることができる。
【００３８】
この発明の第６の局面に従うフリップフロップ回路を含む半導体装置によれば、ＶΦＴを用いているので、占有面積を小さくすることができる。
【００３９】
この発明の第７の局面に従うゲインセルを含む半導体装置によれば、ＶΦＴを用いているので、占有面積を小さくすることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１に係るＶΦＴの斜視図である。
【図２】図１におけるＩＩ−ＩＩ線に沿う断面図である。
【図３】ＶΦＴを用いたＤＲＡＭのセルアレイのレイアウト図である。
【図４】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１の工程における半導体装置の断面図である。
【図５】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第２の工程における半導体装置の断面図である。
【図６】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第３の工程における半導体装置の断面図である。
【図７】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第４の工程における半導体装置の断面図である。
【図８】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第５の工程における半導体装置の断面図である。
【図９】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第６の工程における半導体装置の断面図である。
【図１０】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第７の工程における半導体装置の断面図である。
【図１１】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第８の工程における半導体装置の断面図である。
【図１２】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第９の工程における半導体装置の断面図である。
【図１３】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１０の工程における半導体装置の断面図である。
【図１４】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１１の工程における半導体装置の断面図である。
【図１５】実施例１に係る、ＶΦＴを用いたＤＲＡＭの製造方法の順序の第１２の工程における半導体装置の断面図である。
【図１６】実施例１に係るＤＲＡＭアレイの等価回路図である。
【図１７】実施例２に係る、ＶΦＴを用いたＤＲＡＭセルの要部の断面図である。
【図１８】実施例３に係るＤＲＡＭセルの要部の断面図である。
【図１９】実施例４に係るＤＲＡＭセルの主要部の断面図である。
【図２０】実施例４に係る他のＤＲＡＭセルの主要部の断面図である。
【図２１】実施例４に係る、さらに他のＤＲＡＭセルの主要部の断面図である。
【図２２】実施例５に係るＤＲＡＭセルアレイの要部の斜視図である。
【図２３】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第１の工程における半導体装置の断面図である。
【図２４】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第２の工程における半導体装置の断面図である。
【図２５】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第３の工程における半導体装置の断面図である。
【図２６】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第４の工程における半導体装置の断面図である。
【図２７】実施例５に係るＤＲＡＭセルアレイの製造方法の順序の第５の工程における半導体装置の断面図である。
【図２８】実施例６に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図２９】実施例６に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３０】実施例７に係る半導体装置の断面図である。
【図３１】実施例７に係る他の半導体装置の断面図である。
【図３２】実施例８に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図３３】実施例８に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３４】実施例９に係る半導体装置の製造方法を説明するための図である。
【図３５】実施例９に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図３６】実施例９に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３７】実施例１０に係る半導体装置の断面図である。
【図３８】実施例１０に係る他の半導体装置の断面図である。
【図３９】実施例１１に係る半導体装置の断面図である。
【図４０】実施例１２に係る半導体装置の断面図である。
【図４１】実施例１３〜１６を行なった目的を説明するための図である。
【図４２】実施例１３に係る半導体装置の断面図である。
【図４３】実施例１４に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図４４】実施例１４に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図４５】実施例１４に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図４６】実施例１５に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図４７】実施例１５に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図４８】実施例１６に係る半導体装置の断面図である。
【図４９】実施例１６に係る、他の半導体装置の断面図である。
【図５０】実施例１７に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図５１】実施例１７に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図５２】実施例１７に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図５３】実施例１７に係る半導体装置の製造方法の順序の第３の工程における、他の断面図である。
【図５４】実施例１８Ａにおいて用いるフォトマスクの平面図である。
【図５５】実施例１８Ａに係るＶΦＴＤＲＡＭセルの平面図である。
【図５６】実施例１８Ｂにおいて用いられるフォトマスクの平面図である。
【図５７】実施例１８Ｂに係るＶΦＴのコンタクトホールの配置図である。
【図５８】実施例１９に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図５９】実施例１９に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図６０】実施例２０に係る半導体装置の断面図である。
【図６１】実施例２１に係る半導体装置の断面図である。
【図６２】実施例２２に係るＶΦＴ−ＤＲＡＭの断面図である。
【図６３】実施例２３に係るＶΦＴ−ＤＲＡＭの断面図である。
【図６４】図６２におけるＣ−Ｃ′線に沿って切ったＶΦＴチャネルプラグ中の不純物プロファイルである。
【図６５】図６２におけるＣ−Ｃ′線に沿って切ったチャネルの不純物プロファイルである。
【図６６】実施例２６に係る半導体装置の断面図である。
【図６７】実施例２７に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図６８】実施例２７に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図６９】実施例２７に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図７０】従来の半導体装置の断面図である。
【図７１】従来の半導体装置の断面図である。
【図７２】実施例２７に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図７３】実施例２７に係る半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図７４】実施例２７に係る半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図７５】実施例２８に係る半導体装置の断面図である。
【図７６】実施例２９に係る、ＶΦＴのコンタクトホールの配置図である。
【図７７】実施例２９に係る、ＢＬとＷＬの配置図である。
【図７８】実施例３０に係る、半導体装置の周辺回路のレイアウトである。
【図７９】実施例３１を行なった目的を説明するための図である。
【図８０】実施例３１に係る半導体装置の断面図である。
【図８１】実施例３２に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図８２】実施例３２に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図８３】実施例３２に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図８４】実施例３２に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図８５】実施例３３に係る半導体装置の断面図である。
【図８６】従来のＳＯＩ構造のトランジスタの問題点を説明するための図である。
【図８７】従来のＳＯＩ構造のトランジスタにおいて発生する問題点を説明するための図である。
【図８８】実施例３４に係る半導体装置の断面図である。
【図８９】実施例３４に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図９０】実施例３４に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図９１】実施例３５に係る半導体装置の断面図である。
【図９２】実施例３６に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図９３】実施例３６に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図９４】実施例３６に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図９５】実施例３６に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図９６】実施例３７に係る、他の半導体装置の断面図である。
【図９７】実施例３８に係る、ＶΦＴを用いた２入力のＯＲ回路の平面図である。
【図９８】図９７に示す半導体装置の回路図である。
【図９９】実施例３８に係る、他の半導体装置の平面図である。
【図１００】図９９に示す半導体装置の回路図である。
【図１０１】実施例３９に係る半導体装置の断面図である。
【図１０２】実施例３９に係る、他の半導体装置の断面図である。
【図１０３】図１０１に示すＡＮＤ回路の回路図である。
【図１０４】実施例３９に係る、さらに他の半導体装置の断面図である。
【図１０５】実施例４０に係る半導体装置の断面図である。
【図１０６】実施例４１に係る半導体装置の断面図である。
【図１０７】実施例４１に係る半導体装置の回路図である。
【図１０８】実施例４１に係るフリップフロップ回路の回路図である。
【図１０９】実施例４２に係るゲインセルの断面図である。
【図１１０】実施例４２に係るゲインセルを用いて作った回路の回路図である。
【図１１１】実施例４２に係る半導体装置の動作を説明するための図である。
【図１１２】実施例４０に係る、他の半導体装置の断面図である。
【図１１３】実施例４３に係る液晶ディスプレイのマトリックスの平面図である。
【図１１４】ＤＲＡＭセルサイズのトレンドの図である。
【図１１５】従来の縦型サラウンドゲートトランジスタの断面図である。
【図１１６】図１１５に示す半導体装置の製造方法を説明するための断面図である。
【図１１７】従来の縦型サラウンドゲートトランジスタの製造方法の順序の第１の工程における半導体装置の断面図である。
【図１１８】従来の縦型サラウンドゲートトランジスタの製造方法の順序の第２の工程における半導体装置の断面図である。
【図１１９】出願人が先に提案している、バーチカルファイ−シェイプトランジスタの斜視図である。
【図１２０】図１１９に示す半導体装置の断面図である。
【図１２１】図５６に示すフォトマスクの製造方法の順序の第１の工程における基板の断面図である。
【図１２２】図５６に示すフォトマスクの製造方法の順序の第２の工程における基板の断面図である。
【図１２３】図５６に示すフォトマスクの製造方法の順序の第３の工程における基板の断面図である。
【図１２４】図５６に示すフォトマスクの製造方法の順序の第４の工程における基板の断面図である。
【図１２５】図５６に示すフォトマスクの製造方法の順序の第５の工程における基板の断面図である。
【図１２６】図５６に示すフォトマスクの製造方法の順序の第６の工程における基板の断面図である。
【図１２７】図５６に示すフォトマスクの他の製造方法を説明するための図である。
【図１２８】周辺回路をＳＯＩトランジスタで形成した他の半導体装置の製造方法の問題点を示す半導体装置の断面図である。
【図１２９】周辺回路をＳＯＩトランジスタで形成した他の半導体装置の改良された製造方法を示す半導体装置の断面図である。
【発明を実施するための形態】
【００４１】
実施例１
図１は、実施例１に係るサラウンドゲートトランジスタ（以下、バーチカルアイ−シェイプトランジスタ（Vertical Φ-shape transistor）といい、ＶΦＴと省略する）の斜視図であり、図２は、図１におけるＩＩ−ＩＩ線に沿う断面図であり、図３はＶΦＴを用いたＤＲＡＭのセルアレイのレイアウト図である。実施例１に係るＤＲＡＭは、これらの図を参照して、ビット線２４とワード線２５の交点に設けられた、ストレージノード２６、キャパシタ絶縁膜２１およびセルプレート電極２２からなるキャパシタに、ゲートトランジスタによって、情報を記憶させるものである。
【００４２】
基板（Ｓｉ）１の上に、埋込ＳｉＯ2層（誘電体層）２０１が設けられている。埋込ＳｉＯ2層２０１の上に、第１導電型不純物が注入され、ソース／ドレイン領域の一方になり、かつビット線にもなる第１導電型の第１の不純物拡散層２４が設けられている。第１の不純物拡散層２４を覆うように、埋込ＳｉＯ2層２０１の上に第１の層間絶縁膜８が設けられている。第１の層間絶縁膜８の上に、ワード線にもなる、上面と下面を有するゲート電極３が設けられている。ゲート電極３を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９が設けられている。第１の層間絶縁膜８、ゲート電極３および第２の層間絶縁膜９を貫通するように、第１の不純物拡散層２４の表面の一部を露出させるためのコンタクトホール１０が設けられている。コンタクトホール１０の側壁面をゲート絶縁膜４が被覆している。
【００４３】
コンタクトホール１０中であって、第１の不純物拡散層２４の表面に接触するように、第１の不純物拡散層２４の表面から、実質的に、ゲート電極３の下面の高さまで、第１導電型の第１の半導体層１１が形成されている。コンタクトホール１０中であって、第１の半導体層１１の表面に接触するように、該第１の半導体層１１の表面から、実質的にゲート電極３の上面の高さまで、チャネル半導体層１２が形成されている。チャネル半導体層１２の表面に接触するように、チャネル半導体層１２の上に、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第１導電型の第２の導電層１３が設けられている。第２の導電層１３の表面を被覆するように、第２の層間絶縁膜の上にキャパシタ絶縁膜２１が設けられている。キャパシタ絶縁膜２１を介在させて、ストレージノード２６でもある第２の導電層１３を被覆するように、セルプレート電極２２が、第２の層間絶縁膜９の上に設けられている。
【００４４】
次に、本実施例に係るＤＲＡＭの利点について説明する。まず、ＶΦＴを用いているので、占有面積を小さくすることができる。また、Ｓｉ層（ＳＯＩ）またはポリＳｉ層（poly-ＳＯＩ）をビット線（２４）に用いているので、ビット線（２４）は厚い絶縁膜（２０１）の上に形成されていることになり、ひいてはビット線の容量を小さくすることができる。その結果、高速動作を行なうＤＲＡＭが得られるという効果を奏する。
【００４５】
また、ＳＯＩを用いた場合には、チャネル半導体層１２を、エピタキシャル成長によって形成することができるという利点も生じる。
【００４６】
また、ビット線容量が小さいので、ストレージノードの容量も小さくできるという効果を奏する。すなわち、センスアンプの感度は、一定の値に決まっている。したがって、ＣS（ストレージノードの容量）／ＣB（ビット線の容量）の値が一定であれば、情報を読取ることができる。したがって、ＣBを小さくすれば、ＣSも小さくできる。
【００４７】
また、ビット線容量が小さいので、図１６にその等価回路図を示すようなオープンビットライン方式が可能となり、４Ｆ2のセルが容易に得られる。
【００４８】
また、通常のシリコン基板を用いたときには、Ｐ−チャネルとＮ−チャネルを分離するためにウェルを形成する必要があったが、ＳＯＩまたはｐｏｌｙ−ＳＯＩ構造とすることで、ウェルの形成が不要となり、ひいては、製造のためのプロセスが簡略化される。
【００４９】
また、通常のシリコン基板を用いたときには、隣接するトランジスタを分離するために、ＬＯＣＯＳ酸化膜でこれらを分離する必要があったが、本実施例では、図２を参照して、ビットライン２４を形成することが、そのまま、隣接するトランジスタの分離となる。したがって、この点において、製造プロセスが簡略化される。
【００５０】
また、ビット線２４と隣接するビット線２４との間にリーク電流は生じない。ビット線とビット線との間にリーク電流が生じないということは、リフレッシュ（再度の書込み）する時間の間隔を長くすることができる。
【００５１】
また、ＳＯＩ構造であるため、通常のＳｉ基板を用いる場合に比べて、ソフトエラーに強いＤＲＡＭになる。
【００５２】
トランジスタをＶΦＴ構造にすることによる利点は次のとおりである。
図２を参照して、チャネル半導体層１２の半径を小さくすることにより、チャネル全体を空乏化させることができる。チャネル全体を空乏化させることができると、サブスレッショルド電流（弱反転状態でのリーク電流）を抑制でき、回路特性を向上させることができる。また、サブスレッショルド係数Ｓは最小値（６０ｍＶ／ｄｅｃ）となる。
【００５３】
また、チャネル半導体層１２の周囲から電界がかけられるので、パンチスルーを起こしにくいという効果を奏する。
【００５４】
また、パンチスルーを起こしにくいため、ディスターブリフレッシュに強いという効果を奏する。また、基板バイアス効果がないため、高速動作が可能となる。チャネル幅を広くとれるので、流す電流を多くすることができる。
【００５５】
エピタキシャル成長法で、チャネル半導体層１２を単結晶化できる。ワードラインを形成し、このワードライン中にコンタクトホールを開孔するという方法を採用しているので、ワードラインの形成が容易である。トランジスタとビットライン、トランジスタとキャパシタとの接続が容易である。ワードラインの膜厚が、ゲート長となるので、ゲート長を容易に制御することができる。ソースのオフセットの長さは第１の層間絶縁膜８の膜厚で決まり、ドレインのオフセットの長さは第２の絶縁膜９の膜厚で決まるので、これらの長さを容易に制御することができる。
【００５６】
ソース・ドレインの不純物を、簡単なイオン注入プロセスで注入することができる。同様に、チャネルのイオン注入も容易である。ゲート絶縁膜を酸化によって形成するので、ゲートのエッジ部でゲート絶縁膜は薄くならない。ひいては、ゲートのエッジ部でリーク電流が生じない。
【００５７】
次に、図２に示す、ＶΦＴを用いたＤＲＡＭの製造方法について説明する。以下述べる製造プロセスは、図３におけるＡ−Ａ線に沿う断面図で説明される。
【００５８】
図４を参照して、基板（Ｓｉ）１上に、埋込ＳｉＯ2層２０１が形成され、埋込ＳｉＯ2層２０１の上に、ＳＯＩ層（Silicon On Insulator）２０２が形成されたＳＯＩ基板４０を準備する。
【００５９】
ＳＯＩ基板９０は、ＳＩＭＯＸ（Separation by IMplanted Oxgzen）法、ＺＭＲ（Zone Melting Recrystallization)法、レーザ・アニール法、貼合わせ法等によって形成される。また、ＳＯＩ基板の代わりに、ＳＯＳ（Silicon On Sapphire）のような、他の誘電体で分離された基板を用いることも可能である。また、ＳＯＩ基板の代わりに、ｐｏｌｙ−ＳＯＩ基板を用いてもよい。
【００６０】
埋込ＳｉＯ2層２０１の膜厚は５０００Åとし、ＳＯＩ層２０２の膜厚は２０００Åとする。ＳＯＩ層２０２はビット線となるので、図４に示すように、不純物９１の注入を行なって、その抵抗を下げておく。たとえば、ＶΦＴをＰ−チャネルタイプにする場合には、Ｐ型不純物をＳＯＩ層２０２に注入する。
【００６１】
図５を参照して、ＳＯＩ層２０２の上に、ＳｉＮ層１４を、１０００Å堆積する。ＳｉＮ層１４は、後述するように、ＶΦＴのゲート絶縁膜を形成するときに、コンタクトホールの底が酸化されるのを防止するためのものである。
【００６２】
図６を参照して、ＳＯＩ層２０２を、ビット線２４の形状にパターニングする。
なお、図４の不純物注入工程と、図５に示すＳｉＮ層の堆積工程と、図６に示すビット線のパターニング工程は、次のように順序を変えて行なってもよい。
【００６３】
（１） 注入→ＳｉＮ→パターニング
（２） 注入→パターニング→ＳｉＮ
（３） ＳｉＮ→注入→パターニング
（４） ＳｉＮ→パターニング→注入
（５） パターニング→注入→ＳｉＮ
（６） パターニング→ＳｉＮ→注入
なお、上述の工程のうち、（２）、（５）、（６）に示す工程を経由すると、図６に示す構造と異なり、図７に示す構造が得られる。図７に示す構造の場合、ビット線２４とビット線２４との間に、ＳｉＯ2よりも誘電率の高いＳｉＮ層１４が形成されるので、ビット線−ビット線間の容量が増加する。そのため、ＳｉＮ層１４の膜厚は、５００Å程度に、薄くする必要がある。
【００６４】
図６と図８を参照して、ビット線２４を覆うように、埋込ＳｉＯ2層２０１の上に第１の層間絶縁膜８を、１０００Å堆積する。第１の層間絶縁膜８の上に、ポリシリコンを３０００Å堆積し、これをパターニングし、ワード線２５を形成する。なお、抵抗を下げるために、不純物が注入されたポリシリコンをパターニングし、ワード線２５を形成する。不純物が注入されたポリシリコンには、ドープトポリシリコンを用いてもよい。また、ノンドープのポリシリコンに不純物を注入してもよい。
【００６５】
図９は図８と同じ段階における、ビット線方向に沿って切った半導体装置の断面図（すなわち、図３におけるＢ−Ｂ線に沿う断面図）である。
【００６６】
図８と図９を参照して、ワード線２５の膜厚は、ＶΦＴのゲート長になる。ワード線２５の膜厚の制御は容易であるから、ゲート長の制御性が非常によくなる。
【００６７】
図１０を参照して、ワード線２５を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９を形成する。
【００６８】
その後、ワード線２５とビット線２４の交点に、第２の層間絶縁膜９、ワード線２５、第１の層間絶縁膜８を貫通するコンタクトホール１０を形成する。
【００６９】
図１１を参照して、コンタクトホール１０内に露出しているワード線２５の側壁を酸化し、ＶΦＴのゲート絶縁膜４を形成する。酸化法によってゲート絶縁膜４を形成するので、ゲート電極（２５）の上端部において、ゲート絶縁膜４の膜厚は薄くならない。
【００７０】
図１１と図１２を参照して、熱リン酸等を用いて、コンタクトホール１０の底部のＳｉＮ層１４を除去し、ビット線２４の表面２４ａを露出させる。
【００７１】
図１３を参照して、コンタクトホール１０内に、アモルファスシリコン１５で埋込む。アモルファスシリコン１５を、ビット線２４の表面からエピタキシャル成長させる。このエピタキシャル成長によって得られた単結晶シリコン９２が、ＶΦＴのチャネルになる。ビット線２４の表面２４ａはビット線のコンタクトを兼ねているため、トランジスタとビット線２４との接続が非常に簡単になる。
【００７２】
エピタキシャル成長が完全に終わった後、ＶΦＴのドレインとチャネルを形成するためのイオン注入を行なう。その後、プロセス中の熱処理によって、注入されたイオンが拡散し、図１４に示すように、ソース６ａとドレイン６ｂが形成される。また、注入法によって、ソース６ａとドレイン６ｂとチャネル１２の不純物が導入されるので、それぞれの不純物濃度の制御が容易となる。また第１の層間絶縁膜８と第２の層間絶縁膜９の膜厚を制御することによって、オフセット部２０４ａ，２０４ｂの長さを容易に制御できる。
【００７３】
図１５を参照して、ＶΦＴのドレイン部をパターニングして、ストレージノード２６を生成する。ストレージノード２６を覆うように、第２の層間絶縁膜９の上にキャパシタ絶縁膜２１を形成する。キャパシタ絶縁膜２１を介在させて、ストレージノード２６を覆うように、セルプレート電極２２を第２の層間絶縁膜９の上に形成する。これによってＶΦＴを用いたＤＲＡＭセルが完成する。
【００７４】
ＶΦＴのドレイン部６ｂがストレージノード２６でもあるため、トランジスタとキャパシタとの接続が非常に容易である。こうして、４Ｆ2のＤＲＡＭセルが得られる。
【００７５】
次に述べる実施例２−６は、ワード線の抵抗を低くする方法に関する。実施例７−１２は、ビット線の抵抗を低くし、これによって、ＶΦＴ−ＤＲＡＭを高速動作させる方法に関する。
【００７６】
実施例１では、ワード線はドープポリシリコン、ビット線はＳＯＩ層で形成されているため、ＶΦＴを複数個連ねた場合、ワード線およびビット線の抵抗が高くなってくる。また、図３から明らかなように、ワード線２５は、ＶΦＴの存在する部分で細くなるため、さらに抵抗が高くなる。ワード線およびビット線の抵抗が高いと、ＤＲＡＭの動作の速度が遅くなる。実施例２−１２は、これらの問題点を解決するためになされたものである。
【００７７】
実施例２
図１７は、実施例２に係る、ＶΦＴを用いたＤＲＡＭセルの要部の断面図である。実施例２に係るＤＲＡＭセルは、以下の点を除いて、図２に示すＤＲＡＭセルと実質的に同一である。それゆえに、図２に示すＤＲＡＭセルと同一または相当する部分については、その図示を省略している。また、図２に示すＤＲＡＭセルと同一部分については、同一の参照番号を付し、その説明を繰返さない。
【００７８】
図１７に示すＤＲＡＭセルにおいては、ワード線２５が、ポリシリコン１６と、ポリシリコン１６の上に形成されたシリサイド１７との２層構造で形成されている。ポリシリコン１６とシリサイド１７との２層構造にすることによって、ワード線２５の抵抗を下げることができ、ひいては、ＤＲＡＭの高速動作が可能となる。
【００７９】
シリサイドの材料は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、白金シリサイド、モリブデンシリサイド等が挙げられるが、シリサイドに限らず、同程度の抵抗率を持つ物質なら、いずれのものも使用することができる。
【００８０】
実施例３
図１８は、実施例３に係るＤＲＡＭセルの要部の断面図である。本実施例に係るＤＲＡＭセルが、図１７に示すＤＲＡＭセルと異なる点は、ポリシリコン１６の下にシリサイド１７が形成されている点である。実施例２と同様に、ワード線２５をポリシリコンとシリサイドの２層構造にすることによって、ワード線２５の抵抗を下げることができる。
【００８１】
実施例４
図１９は、実施例４に係るＤＲＡＭセルの主要部の断面図である。本実施例においては、ポリシリコン１６の上および下にシリサイド１７が設けられている。このように構成すると、ワード線２５の抵抗を一層下げることができる。
【００８２】
また、ｎチャネルトランジスタの場合、仕事関数の関係上、金属やシリサイドで作ったゲートのほうが、ポリシリコンで作ったゲートよりも、しきい値電圧Ｖthが高い。ワード線２５をシリサイド１７とポリシリコン１６との積層構造にすることによって、局所的にＶΦＴのしきい値電圧Ｖthを変化させることができる。たとえば、図１７のように、ドレイン側にシリサイド１７を配置すると、シリサイド１７に囲まれたチャネル部７は、ポリシリコン２５に囲まれたチャネル部７に比べて、しきい値電圧Ｖthが高いので、反転しにくい。そのため、ドレイン電圧が上がっても、ソース６ａとドレイン６ｂとの間で、パンチスルーを起こしにくいという利点が生じる。
【００８３】
逆にｐ−チャネルの場合は、シリサイド１７で囲まれたチャネル部分７は、しきい値電圧Ｖthが下がるため、パンチスルーに弱くなる。そのため、図２０のように、ｎ-チャネル領域９３中の不純物量よりも、少しｎ型不純物の量を増やした領域１８を設けることにより、パンチスルーを防ぐことができる。また、図２１に示すように、シリサイド１７をポリシリコン１６で挟むようにワード線２５を形成しても、ｐ−チャネル７において、ワード線の抵抗を下げることができるとともに、パンチスルーを防止する効果も得られる。
【００８４】
実施例５
図２２は、実施例５に係るＤＲＡＭセルアレイの要部の斜視図であり、図８および図９に示す段階のものに相当する。図２２においては、図面を簡単にするために、ワード線２５とビット線２４以外の部材は省略されている。本実施例では、シリサイド１７をポリシリコン１６の上面だけでなく、側面にも形成している。すなわち、ワード線２５の３面を、シリサイド１７で覆っているので、ワード線２５の抵抗をさらに下げることができる。
【００８５】
次に、図２２に示す装置の製造方法について説明する。
図２３を参照して、第１の層間絶縁膜８の上にワード線２５を形成する。
【００８６】
図２４を参照して、ワード線２５の表面を、スパッタ法により、膜厚２００Åのチタン膜１９で被覆する。
【００８７】
６００〜７００℃で、Ｎ2雰囲気中で、３０秒間、ランプアニールを行なう。これにより、図２５を参照して、チタンとシリコンの接した部分にのみ、チタンとシリコンとの化合物であるチタンシリサイド膜１９ａが生成する。図２５と図２６を参照して、未反応のチタン膜１９を除去する。
【００８８】
なお、本実施例ではチタンの場合を例示したが、コバルト、白金、ニッケル等を用いてもよい。このように、シリコンの露出した箇所にのみシリサイドを形成する方法は、サリサイドと呼ばれている。
【００８９】
図２７は、チタンシリサイド膜１９ａで覆われたワード線２５に、コンタクトホールを形成し、ＶΦＴを形成したときの断面図である。この場合、ワード線と、ＶΦＴのコンタクトホールの間のマージンＭは、次式で与えられる。
【００９０】
Ｍ＝写真製版の重ね合わせマージン＋シリサイド膜厚（ｔ1）＋酸化される部分の膜厚（ｔ2）
このマージンＭを考慮して、ワード線２５中にコンタクトホールを形成する必要がある。
【００９１】
実施例６
本実施例は、ワード線の側壁にのみシリサイドを形成する方法に係る。
【００９２】
図２８を参照して、ワード線２５の上にＳｉＯ2層２０を形成する。図２９を参照して、ワード線２５の側壁にシリサイド膜１７を形成する。ワード線２５の両側の側壁にシリサイド膜１７を形成するので、ワード線３５の抵抗を下げることができる。
【００９３】
また、ＶΦＴのコンタクトホールを形成する際に、ワード線２５の上面にシリサイド膜が存在しないので、シリサイド膜を貫通するためのエッチングをする必要が無くなり、プロセスの安定度が向上するという効果を奏する。
【００９４】
実施例７
実施例７−１２は、ビット線の抵抗を低くし、ひいてはＶΦＴ−ＤＲＡＭの高速化を図るに関する。
【００９５】
図３０は、ＳＯＩ層３０（ＢＬ）の上にシリサイド３１を形成し、ＳｉＮ膜３２を順に形成し、これらを、ビット線の形状にパターニングしたところの断面図である。ＳＯＩ層３０への不純物の注入は、実施例１に述べたように、どの工程を行なってもよい。
【００９６】
また、ＳＯＩ層３０とシリサイド３１を先にパターニングして、次にＳｉＮ膜３２を堆積すると、図３１に示すような断面図を有する装置となる。図３０と図３１は、それぞれ、実施例１の図６と図７に相当する。
【００９７】
以後、図８〜図１４に示す工程と、同様の工程を経ることによって、ビット線の抵抗の低い、高速動作が可能なＶΦＴ−ＤＲＡＭが得られる。
【００９８】
なお、本実施例では、図３２を参照して、ＶΦＴのコンタクトホール１０を形成し、ゲート絶縁膜４を酸化により形成し、次に、ビット線が酸化されるのを防ぐために設けられたＳｉＮ膜を除去したとき、図に示すような断面構造を有する装置となる。このとき、ＳＯＩ層３０の上面が、シリサイド３１により覆われているため、このままの状態で、コンタクトホール１０内にアモルファスシリコンを埋込んで、これを固相成長させても、ＶΦＴのチャネルは単結晶にはならない。次に述べる実施例８は、これを改良させたものである。
【００９９】
実施例８
図３２と図３３を参照して、ＶΦＴのコンタクトホール１０の底部のシリサイド３１をエッチングする。シリサイド３１のエッチングを行なうと、ＳＯＩ層３０の表面３０ａが露出するので、ＶΦＴのチャネルをエピタキシャル成長により単結晶化することができる。
【０１００】
実施例９
本実施例は、ビットラインの下にシリサイドを設けることによって、ビットラインの抵抗を下げることに関する。
【０１０１】
図３４を参照して、ＳｉＯ2層２０の上にシリサイド１７を形成する。シリサイド１７の上に、ビット線であるポリシリコン１６を形成する。このようにして、ビット線の抵抗を下げることができる。しかしながら、ビット線はポリシリコンなので、ポリシリコン１６の上にＶΦＴを形成した場合、ＶΦＴのチャネルをエピタキシャル成長により、単結晶にすることはできない。
【０１０２】
このような場合に、貼合わせ方法により、シリサイド上に単結晶シリコンが設けられてなるビット線の形成が可能となる。
【０１０３】
すなわち、図３５を参照して、その上にシリサイド１７とＳｉＯ2層２０が形成された第１のシリコン基板３３に、第２のシリコン基板３４を貼合わせる。貼合わせは、高温熱処理を行なうことにより、両者を癒着させることによって行なわれる。第２のシリコン基板３４は、単なる支持基板であるため、その材質は、問わない。
【０１０４】
図３５と図３６を参照して、上と下を逆にして、第１のシリコン基板３３を、化学的機械的研磨法（ＣＭＰ）により研磨し、薄膜化する。これによって、シリサイド１７の上に単結晶シリコン層（ＳＯＩ層）を持つ、ビット線の層（３３）を形成できる。
【０１０５】
その後、実施例１と全く同じ工程を経ることにより、チャネルが単結晶のＶΦＴ−ＤＲＡＭを製造することができるとともに、ビット線の抵抗を下げることもできる。
【０１０６】
実施例１０
本実施例は、ビット線の抵抗をさらに低くすることに関する。図３６と図３７を参照して、単結晶シリコン層３０の上に、さらにシリサイド１７を形成すれば、単結晶シリコン層３０の上下にシリサイド１７を持つ、さらに抵抗が低くされたビット線を形成することが可能である。また、図３５に示す装置において、シリサイド１７とＳｉＯ2層２０との間にポリシリコン９４を挟んでおけば、図３８に示すように、シリサイド１７の下にポリシリコン３０、シリサイド１７の上に単結晶シリコン層３３を持つビット線を得ることができる。このような構造であっても、ビット線の抵抗を下げることができる。
【０１０７】
実施例１１
本実施例もまた、ビット線の抵抗を下げることに関する。
【０１０８】
図３９を参照して、ビット線となるＳＯＩ層３０を、パターニングにより形成した後に、サリサイド化する。これによって、ビット線（３０）の上面と左右の側面が、シリサイド１７で覆われる。ビット線（３０）の３面をシリサイド１７で覆うことができるので、ビット線の抵抗をさらに下げることができる。
【０１０９】
また、実施例９に示す貼合わせの方法を組合わすことによって、ビット線の上、下、左、右の４面をシリサイドで覆うことも可能である。
【０１１０】
実施例１２
本実施例もビット線の抵抗を下げることに関する。図４０を参照して、ビット線であるＳＯＩ層３０の上に、シリサイド化を防止するための膜３５を設ける。シリサイド化を防止するための膜３５をＳＯＩ層３０のうえに設けることによって、ビット線であるＳＯＩ層３０の側面のみにシリサイド１７を形成することができる。この場合、図３９に示すものに比べて、ビット線の抵抗は高くなるが、ビット線の両側がシリサイド化されているので、ビット線の抵抗は十分低くなる。
【０１１１】
なお、シリサイド化を防止するための膜３５は、酸化膜であってもよいが、実施例１で用いたような、ＳＯＩ層の上に設けた窒化膜で、これを構成してもよい。このようにすると、実施例８のように、シリサイドに孔を形成する工程が不要となる。その結果、実施例１に、シリサイド化の工程を加えるだけで、ビット線の抵抗の低い、ＶΦＴ−ＤＲＡＭを得ることができる。
【０１１２】
次の実施例１３〜１６は、ビット線の容量を減らすことに関する。
実施例１３
実施例１３は、ビット線の容量を減らすことにより、ＶΦＴ−ＤＲＡＭの高速化を図ることに関する。
【０１１３】
図４１を参照して、ＶΦＴ−ＤＲＡＭのビット線容量は、主に、ビット線−シリコン基板間の容量３６と、ビット線−ビット線間の容量３７と、ビット線−ワード線間の容量３８の和である。
【０１１４】
図４１を参照して、ＳＯＩ基板においては、ビット線２４であるＳＯＩ層の下に埋込ＳｉＯ2層２０が存在するので、ビット線２４と基板１間の容量３６は非常に小さい。しかし、ＳＩＭＯＸ法によって、ＳＯＩ基板を形成する場合には、その製造方法が原因で、埋込ＳｉＯ2層２０の膜厚を任意に決めることはできない。埋込ＳｉＯ2層２０の膜厚は、約４０００Åである。しかし、貼合わせたＳＯＩ基板を用いると、埋込ＳｉＯ2層の膜厚を自由に選ぶことができる。図４２を参照して、０．５μｍ以上の膜厚を有する埋込ＳｉＯ2層２０を持つＳＯＩ基板を用いて、ＶΦＴ−ＤＲＡＭを形成すれば、ビット線２４と基板１間の容量３６を十分小さくできるので、ＶΦＴ−ＤＲＡＭをさらに高速化することができる。
【０１１５】
実施例１４
本実施例は、ビット線とワード線間の容量を下げることに関する。
【０１１６】
図４１を参照して、ワード線２５の一部２５ａは、ビット線２４とビット線２４との間の溝にはまり込んでいるため、ワード線２５とビット線２４間の容量３８が大きくなっている。
【０１１７】
図４３〜図４５は、ビット線とワード線間の容量を下げることができるように改良された、ＶΦＴ−ＤＲＡＭの製造方法に関する。
【０１１８】
図４３を参照して埋込ＳｉＯ2層２０の表面中に、ビット線の形に溝３６を形成する。図４４を参照して、溝３６を埋込むように、埋込ＳｉＯ2層２０の上にポリシリコン層３７を形成する。図４４と図４５を参照して、ポリシリコン層３７をエッチバックすることにより、溝３６の中に埋込まれたビット線２４が形成される。ビット線２４の上にＶΦＴ−ＤＲＡＭを形成すると、その下面２５ｂが平坦なワード線２５が形成され、これにより、ビット線２４とワード線２５間の容量３８を小さくすることができる。
【０１１９】
実施例１５
本実施例も、ビット線とワード線間の容量を小さくすることに関する。
【０１２０】
図４６を参照して、埋込ＳｉＯ2層２０の上にビット線２４を形成するビット線２４を覆うように埋込ＳｉＯ2層２０の上に層間ＳｉＯ2膜３８を堆積する。層間ＳｉＯ2膜３８を所望の高さまでエッチバックし、その上に図４７のように、ビット線２４の上にＶΦＴ−ＤＲＡＭを形成する。ビット線２４とビット線２４との隙間部分に、層間ＳｉＯ2膜３８が埋込まれているので、ビット線２４−ワード線２５間の容量３８が小さい、ＶΦＴ−ＤＲＡＭとなる。この場合に、ビット線２４を単結晶で形成すると、ＶΦＴのチャネル７は単結晶となる。
【０１２１】
実施例１６
本実施例も、また、ビット線−ワード線間の容量を小さくすることに関する。
【０１２２】
図４８は、実施例１６に係るＶΦＴ−ＤＲＡＭの断面図である。図４８を参照して、本実施例では、ビット線２４がＬＯＣＯＳ酸化膜３９で分離されている。ワード線２５とビット線２４がＬＯＣＯＳ酸化膜３９によってさらに隔てられるので、ビット線２４とワード線２５間の容量３８を小さくすることができる。ＬＯＣＯＳ酸化膜３９により分離されたビット線２４を得る方法は、次のとおりである。すなわち、ＳＯＩ層（２４）の表面を、所定の形状にパターニングされたシリコン窒化膜（図示せず）をマスクとして、酸化し、ＬＯＣＯＳ酸化膜３９を形成する。その後、シリコン窒化膜ごしに不純物を注入し、ビット線２４を形成する。ＬＯＣＯＳ工程において使用されたシリコン窒化膜は、ＶΦＴゲート絶縁膜を酸化により形成する場合に、再度利用される。
【０１２３】
なお、実施例１１に示したようなビット線のシリサイド化と組合わせる場合には、図４９を参照して、ビット線２４の表面にシリサイド層４０（ＴｉＳｉ，ＷＳｉ）を形成した後、再度ＶΦＴのゲート絶縁膜を形成するために必要なＳｉＮ膜４２を堆積する必要がある。
【０１２４】
実施例１７
本実施例は、ビット線とＶΦＴコンタクトの間のマージン、およびワード線とＶΦＴコンタクトの間のマージンに関する。
【０１２５】
図５０を参照して、埋込ＳｉＯ2層２０の上にビット線２４を形成する。ビット線２４を覆うように、埋込ＳｉＯ2層２０の上に第１の層間絶縁膜８を形成する。第１の層間絶縁膜８の上にワード線２５を形成する。ワード線２５を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９を形成する。第２の層間絶縁膜９中に、ＶΦＴのコンタクトホールを形成する位置に開口部９ａを形成する。なお、図５０中、ビット線２４のエッジ２４ａとＶΦＴのコンタクトホールのエッジ（９ａ）の一致した場合を図示しているが、マスクずれによって、少々ずれても、後述するように問題はない。
【０１２６】
なお、本実施例においては、ビット線２４の幅を０．２μｍ（これは最少線幅に相当する）にした場合を例示する。
【０１２７】
図５０と図５１を参照して、第２の層間絶縁膜９の開口部９ａを均一に被覆するように、ＳｉＯ2膜４２を、５００Å堆積する。ＳｉＯ2膜４２をドライエッチングすることにより、点線で示すように、サイドウォール状にＳｉＯ2膜４３が残される。
【０１２８】
その後、サイドウォール状のＳｉＯ2膜４３をマスクにして、ＶΦＴのコンタクトホールを形成する。得られたコンタクトホール１０の、ワード線方向の断面図を図５２に示し、ビット線方向の断面図を図５３に示す。この方法によると、図５２を参照して、ＶΦＴコンタクトとビット線間のマージンｍ1を最少線幅ｗの中に設けることができる。また、図５３を参照して、ＶΦＴコンタクトとワード線間のマージンｍ2を最少線幅ｗの中に設けることができる。その結果、セルサイズを４Ｆ2よりさらに小さく、４ｒ2とすることができる。ここで、ｒは最少線幅を表わしており、Ｆ（feature size）＝ｒ＋α（αはプロセスマージンである）である。
【０１２９】
また、この方法により、ＶΦＴのチャネルの径をさらに小さくできるので、高速で、安定で、面積の小さいＶΦＴ−ＤＲＡＭが得られる。
【０１３０】
実施例１８
実施例１８Ａ
本実施例は、セルサイズが４ｒ2であるＶΦＴ−ＤＲＡＭセルを得る方法に関する。
【０１３１】
図５４は、位相シフトマスクを用いた、ビット線またはワード線を形成するためのフォトマスクの平面図である。図５４において、斜線部９５は、光の位相が１８０°ずれる部分（シフタ）である。斜線部９５と斜線部９５との間の部分９６は、光の位相のずれが０°の部分である。シフタの幅Ｗ3とシフタ間の幅Ｗ4を、それぞれ最少線幅の２倍としている。図５４には、上述のフォトマスクに光を照射したときの、ウェハ面上での光の強度が示されている。上述のマスクと、ネガレジストを用いると、現像後に、光のあたった部分が残るので、露光時間をうまく調節すると、図５５のように、最少線幅×２（Ｗ5）の中に太いビット線（ＢＬ）と、細いＢＬ−ＢＬ間のスペースＳを形成することができる。
【０１３２】
同様に、ワード線を形成すれば、ワード線とビット線の交点に、最少線幅（最少寸法）の、ＶΦＴ用のコンタクトホールを形成することができ、ひいてはセルサイズが４ｒ2のＶΦＴ−ＤＲＡＭセルが実現できる。
【０１３３】
なお、以後、本明細書中では、特にことわらない限り、４Ｆ2と言った場合、４ｒ2も含まれるものとする。
【０１３４】
実施例１８Ｂ
図５６は、本実施例に用いられるフォトマスクの平面図である。フォトマスクは、０°位相シフタと、９０°位相シフタと、１８０°位相シフタと、２７０°位相シフタとからなる。０°，９０°，１８０°，２７０°は位相シフタによりずれる光の位相を表わしている。４つのシフタから出てくる光が重なる部分で、光の強度が０になるので、シフタの境界の交点部分のごく近傍のみが小さく開口される。
【０１３５】
図５６のようなフォトマスクと、ネガレジストを用いてＶΦＴのコンタクトホールを形成すれば、図５７を参照して、最少寸法より小さいコンタクトホール１０を開口することができる。図中、ｍ2はプロセスマージンを表わしている。
【０１３６】
次に、図５６に示すフォトマスクの製造方法について説明する。図１２１を参照して、石英基板９０の上に、第１のＳｉＮ膜９０ａ、第１のＳｉＯ2膜９０ｂ、第２のＳｉＮ膜９０ｃ、第２のＳｉＯ2膜９０ｄ、第３のＳｉＮ膜９０ｅ、第３のＳｉＯ2膜９０ｆ、第４のＳｉＮ膜９０ｇを順に堆積する。ＳｉＮ膜とＳｉＯ2膜の膜厚の和は、光の位相に換算して９０°になるように、される。
【０１３７】
次に、第４のＳｉＮ膜９０ｇの上にレジスト９０ｈを形成する。位相差を０°、９０°、１８０°にしたい部分の上のみに、開口部９０ｉができるように、レジスト９０ｈをパターニングする。図１２１では、便宜上０°、９０°、１８０°、２７０°のシフタを横に並べて図示したが、実際には、図５６に示すように、シフタは格子状に配置されている。
【０１３８】
図１２２を参照して、レジスト９０ｈをマスクにして、第４のＳｉＮ膜９０ｇと第３のＳｉＯ2膜９０ｆをエッチングする。このとき、第３のＳｉＮ膜９０ｅが、エッチングストッパとして働く。そのため、エッチングされる膜厚は一定となる。エッチング終了後、レジスト９０ｈを除去する。
【０１３９】
図１２３を参照して、石英基板９０の上にレジスト９０ｊを形成する。レジスト９０ｊ中であって、位相差を０°、９０°にしたい部分の上のみに、開口部９０ｋを設ける。図１２４を参照して、レジスト９０ｊをマスクにして、第３のＳｉＮ膜９０ｅと第２のＳｉＯ2膜９０ｄをエッチングする。このとき、第２のＳｉＮ膜９０ｃが、エッチングストッパとなる。エッチング終了後、レジスト９０ｊを除去する。
【０１４０】
図１２５を参照して、石英基板９０の上にレジスト９０ｌを形成する。レジスト９０ｌ中であって、位相差０°にしたい部分の上のみに、開口部９０ｍができるように、レジスト９０ｌをパターニングする。図１２６を参照して、レジスト９０ｌをマスクにして、第２のＳｉＮ膜９０ｃと第１のＳｉＯ2膜９０ｂをエッチングする。このとき、第１のＳｉＮ膜９０ａがエッチングストッパとなる。エッチング終了後、レジストを除去することにより、フォトマスクが完成する。
【０１４１】
さて、第１のＳｉＮ膜９０ａを除いて、石英基板９０の上であって、かつ位相０°の部分には何もない。位相９０°の部分の上には、第１のＳｉＮ膜９０ａ、第１のＳｉＯ2膜９０ｂ、第２のＳｉＮ膜９０ｃが存在し、その膜厚の和は、光の位相差に換算して９０°となる。
【０１４２】
それゆえ、この位相９０°の部分を透過した光は、位相０°の部分に対して９０°の位相差を持つ。
【０１４３】
同様に、位相１８０°、位相２７０°の部分を透過した光は、位相０°の部分に対してそれぞれ１８０°、２７０°の位相差を持つ。
【０１４４】
なお、図１２７を参照して、石英基板９０の表面を、ＦＩＢで、各位相差の分だけ、削る方法でも、図５６に示すようなフォトマスクを得ることができる。
【０１４５】
次の実施例１９−２１は、ＶΦＴのゲート耐圧を向上させることに関する。
実施例１９
実施例１９は、ＶΦＴのゲート耐圧を向上させることに関する。
【０１４６】
図５８は、第２の層間絶縁膜（ＳｉＯ2）９、ワード線（ＷＬ）３、第１の層間絶縁膜（ＳｉＯ2）８を貫通する、ビット線（ＢＬ）の表面を露出させるためのコンタクトホール１０を形成したときの装置の断面図である。なお、ビット線（ＢＬ）の表面には、ビット線の表面が酸化されるのを防止するためのシリコン窒化膜（ＳｉＮ）が設けられている。
【０１４７】
図５８と図５９を参照して、ゲート絶縁膜４の形成を、１１００℃のドライＯ2酸化法により形成すると、ワード線（ＷＬ）のエッジ部４５に丸みをもたせることができる。ワード線（ＷＬ）のエッジ部４５に丸みを持たせることにより、エッジ部４５に集中する電界を緩和することができ、ひいてはゲート耐圧を向上させることができる。
【０１４８】
実施例２０
本実施例もまた、ＶΦＴのゲート耐圧を向上させることに関する。
【０１４９】
図６０は、本実施例を説明するための図である。埋込ＳｉＯ2層２０の上に、ビット線（ＢＬ）が形成されている。ビット線（ＢＬ）の上にシリコン窒化膜（ＳｉＮ）が形成されている。ビット線（ＢＬ）を覆うように、埋込ＳｉＯ2層２０の上に第１の層間絶縁膜（ＳｉＯ2）８が形成されている。第１の層間絶縁膜８の上に、ドープトポリシリコンで形成されたワード線（ＷＬ）が設けられている。ワード線（ＷＬ）を覆うように、第１の層間絶縁膜８の上に第２の層間絶縁膜９が形成されている。第２の層間絶縁膜９、ワード線（ＷＬ）、第１の層間絶縁膜８を貫通するコンタクトホール１０が形成されている。ドープトポリシリコンで形成されたワード線（ＷＬ）の側面を酸化することによってゲート絶縁膜４を形成する。図６０を参照して、ドープトポリシリコンのグレインが細かい場合、ドープトポリシリコンのグレインの面方位に従って、ゲート絶縁膜４の表面に凹凸が生じ、ひいてはゲート耐圧が下がる。そこで、図６１を参照して、ワード線（ＷＬ）の膜を堆積する際、ドープトアモルファスシリコンを堆積する。次に６００℃程度のアニールによって、このドープとアモルファスシリコンを固相成長させ、大粒径のポリシリコン９７にする。すると、図６１に示すように、凹凸がなく、耐圧の高いゲート絶縁膜４が形成できる。
【０１５０】
実施例２１
実施例２０と同じように、ドープトアモルファスシリコンの状態で、ワード線の膜を堆積させる。次に、アモルファスシリコンの状態のままで、ＶΦＴのコンタクトホールを開口する。その後、ゲート絶縁膜の酸化と同時に、このアモルファスシリコンを固相成長させる。この方法で、ゲート絶縁膜を形成しても、実施例２０と同様の効果が得られ、図６１に示すものと同一の装置が得られる。
【０１５１】
実施例２２〜２５は、ＶΦＴトランジスタのパンチスルー耐圧をさらに向上させ、これによって、さらにディスターブリフレッシュに強いＶΦＴ−ＤＲＡＭを得ることに関する。
【０１５２】
実施例２２
図６２は、実施例２２にかかるＶΦＴ−ＤＲＡＭの断面図である。ビット線２４に電圧がかかっているか、または、ストレージノード２６に電荷が蓄積されている場合、ＶΦＴのソースまたはドレインから空乏層が延びる。この空乏層により、ソースとドレインが接続された状態が、パンチスルー状態である。空乏層の延びＸｄｍａｘは、ドレインにかかっている電圧をＶR、チャネルの不純物濃度をＮAとすると、次式で表わされる。
【０１５３】
【数１】
【０１５４】
数式中、Ｋsはシリコンの比誘電率、ε0は真空の誘電率、ｑは素電荷量である。また、φFPはチャネルの擬フェルミレベル、次式で表わされる。
【０１５５】
【数２】
【０１５６】
数式中、ｋはボルツマン定数、Ｔは絶対温度、ｎiは真性キャリア濃度である。
パンチスルー耐圧を向上させるためには、この空乏層の延びＸdmaxに応じて、ＶΦＴのゲートの上下に存在する層間絶縁膜の膜厚（ｔ1，ｔ2）を変える。具体的には、第１の層間絶縁膜および第２の層間絶縁膜の膜厚は、それぞれ次の式を満足するように選べばよい。
【０１５７】
層間絶縁膜の膜厚（ｔ1，ｔ2）＝Ｘdmax＋不純物拡散長（ｌ1，ｌ2）
たとえば、電源電圧１．５Ｖ（ＶR＝１．５Ｖ）、ＮA＝１×１０18／ｃｍ3の場合、Ｘdmax＝７００Åとなる。
【０１５８】
また、ＮA＝１×１０17／ｃｍ3の場合、Ｘdmax＝２２００Åとなる。
仮に、不純物の拡散長（ｌ1，ｌ2）が３００Åであるとすれば、上記の場合の層間絶縁膜の膜厚は、それぞれ１０００Å、２５００Åとなる。
【０１５９】
層間絶縁膜の膜厚をこのように選ぶことによって、ＶΦＴのチャネルの、第１および第２の層間絶縁膜で囲まれた領域（オフセット領域）で電界が緩和されるので、パンチスルーを起こしにくくなり、ひいてはディスターブリフレッシュに強くなる。
【０１６０】
また、ＣＶＤ等により、層間絶縁膜（８，９）を堆積すれば、非常に制御性よく、このオフセット領域を形成することができる。
【０１６１】
実施例２３
図６３は実施例２３に係るＶΦＴ−ＤＲＡＭの断面図である。図６３に示すＤＲＡＭは、以下の点を除いて、図２に示すＤＲＡＭと同一であるので、同一または相当する部分には同一の参照番号を付し、その説明を繰返さない。
【０１６２】
図６３に示す装置は、図６２中のオフセットの代わりにＬＤＤ部４６ａ，４６ｂを設けている。ＬＤＤを使えば、オフセットと同様に、パンチスルー耐圧を上げることができる。ＬＤＤの形成方法は、特願平５−３４５１２６に記載されているように、ビット線２４、ＬＤＤ部４６ａ、チャネル領域７、ＬＤＤ部４６ｂ、ストレージノード２６中に、不純物イオンを、注入電圧と注入量を変えて、注入することによって形成する。
【０１６３】
また、エピタキシャル成長の途中で、ＬＤＤ部の不純物を導入することによっても形成できる。
【０１６４】
実施例２４
本実施例は、リンの異常拡散を利用したＬＤＤの形成方法である。
【０１６５】
図６４は、図６２におけるＣ−Ｃ′線に沿って切ったＶΦＴチャネルプラグ中の不純物プロファイルである。
【０１６６】
Ｎチャネルの場合、ソース・ドレインの不純物として、砒素（Ａｓ）、リン（Ｐ）が一般に用いられるが、その分布はガウス分布のようになる。砒素の場合と異なり、リンの場合は、低濃度の部分で、図のように、テールをひくような分布になる。この現象をＶΦＴに適用すると、自動的にＬＤＤの構造ができ上がる。これにより、パンチスルー耐圧が向上する。
【０１６７】
なお、また、上述の実施例２２〜２４のオフセットやＬＤＤは、チャネル−ドレイン間の電界を緩和することになるので、寄生バイポーラ効果も防ぐことができる。
【０１６８】
実施例２５
実施例２５は、チャネルの不純物プロファイルを変えることによって、パンチスルー耐圧を高めることに関する。
【０１６９】
図６５は、図６２におけるＣ−Ｃ′線に沿って切ったチャネルの不純物プロファイルである。図６５中に示したように、注入深さの異なる２回のチャネル注入（１と２）を行なうと、チャネルの両端にピークを持つチャネルプロファイルが得られる。
【０１７０】
両端のピークの部分で、ソース・ドレインからの空乏層の延びを抑えることができる。また、ピークとピークの間の濃度が低い部分で、ＶΦＴのチャネル全体が空乏化または反転するので、理想的なＳファクタが得られ、かつ高い電流駆動能力が得られる。
【０１７１】
これにより、ＶΦＴの利点を損なわずに、パンチスルー耐圧を向上させることができる。なお、図中には、１回でチャネル注入を行なう場合が、比較例として点線３で図示されている。
【０１７２】
実施例２６
実施例２６は、寄生バイポーラ効果を抑制することに関する。チャネルの電位がウェル電位で固定された通常のＭＯＳトランジスタと異なり、ＶΦＴではチャネルの電位が電気的に浮遊している。それゆえ、チャネルとドレイン間の高電界部で多数キャリアが加速されて、これらがＳｉの格子と衝突する。この衝突によって発生した少数キャリアがチャネルに閉じ込められる。これをインパクトイオン化現象という。たとえば、Ｎ−チャネルのＶΦＴの場合、電子が加速されて、インパクトイオン化により、ホールが発生して、これがチャネル内に閉じ込められるので、チャネルの電位が下がる。そして、新たにソースからの電子の注入を誘い、ドレイン電流が増加する。この増加したドレイン電流が、さらにインパクトイオン化を起こし、正帰還（positive feed back）がかかるので、チャネル−ドレイン間の電界が強くなってくる。その結果、ドレイン電流が不連続に増加するという現象が生じる。これは、バイポーラトランジスタの動作と似ているため、寄生バイポーラ効果と呼ばれている。ドレイン電流が不連続に増加する現象は、ＶΦＴ−ＤＲＡＭの動作を不安定にする。これを抑えるには、チャネル−ドレイン間の電界を緩和する方法あるいは、実施例２２−２４に示したように、オフセットを形成する方法やＬＤＤを形成する方法がある。
【０１７３】
また、図６６に示すように、ＶΦＴ−ＤＲＡＭのメモリセルに、Ｐ−チャネルのＶΦＴを用いれば、ホールのほうが電子よりインパクトイオン化効率が小さいので、寄生バイポーラ効果を抑えることができる。
【０１７４】
実施例２７
実施例２７と２８は、ＶΦＴ−ＤＲＡＭのキャパシタ容量を増加させることに関する。
【０１７５】
図６７は、アモルファスシリコンで埋込まれたＶΦＴのコンタクトホールの上部を表わしている。キャパシタ以外の、ＶΦＴ−ＤＲＡＭの構成要素は図示されていない。第２の層間絶縁膜９中に、ＶΦＴのコンタクトホール１０が形成されている。コンタクトホール１０中に、アモルファスシリコン１５が埋込まれている。エピタキシャル成長により、アモルファスシリコン１５を単結晶化させる。
【０１７６】
図６７と図６８を参照して、ＶΦＴのチャネル部を単結晶化させた後、この単結晶をエッチバックし、第２の層間絶縁膜９の表面を露出させる。
【０１７７】
図６８と図６９を参照して、第２の層間絶縁膜９の上に微小粒径のポリシリコン４７を堆積する。
【０１７８】
従来、キャパシタ容量を増大させる方法として、ストレージノードに、凹凸の大きい表面を持ったポリシリコンを用いて、その表面積を大きくして、ひいては、キャパシタ容量を増大させる方法があった。たとえば、図６９に示す微小粒径のポリシリコンの代わりに、図７０に示すような、凹凸の大きい表面を持つポリシリコンを堆積し、図７１のように、ストレージノード形状に加工する。すると、ストレージノード２６の上面に凹凸ができるので、その分キャパシタの容量を多くすることができる。しかし、この方法では、ストレージノード２６の、エッチングにより露出した側面２６ａは平坦な平面になってしまうので、側面２６ａの表面積を増加させることはできなかった。
【０１７９】
そこで、本実施例では、図６９と図７２を参照して、ポリシリコン４７をパターニングして、ストレージノード２６を形成する。図７２と図７３を参照して、ストレージノード２６の表面を酸化する。ポリシリコンのグレインバウンダリは、グレインより酸化速度が速いため、ポリシリコンのグレインバウンダリが優先的に酸化される。その結果、グレインの大きさに応じた凹凸がストレージノード２６の上面と側面に形成される。
【０１８０】
ストレージノード２６の表面に形成されたＳｉＯ2膜９９をそのままキャパシタ絶縁膜に利用することもできるが、図７４のように、ＳｉＯ2膜を取除いて、再度、ＳｉＮとＳｉＯ2の２層膜等の誘電率の高い膜４９をつけることも可能である。
【０１８１】
上述の方法によって、ストレージノード２６の側面にも凹凸を形成することができるので、キャパシタの容量を十分に大きくすることができる。なお、このようなストレージノードは、ＶΦＴ−ＤＲＡＭ以外のＤＲＡＭにも適用できる。
【０１８２】
実施例２８
本実施例は、高誘電体を用いて、キャパシタ容量を増加させることに関する。図６８と図７５を参照して、アモルファスシリコンのエッチバックが終了した後、チタンナイトライド膜５０を堆積し、その上に第１のＰｔ膜５１を堆積し、その後、これらをストレージノード２６の形状に加工する。次に高誘電体膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜５２を、第２層間絶縁膜９の上に堆積する。（Ｂａ，Ｓｒ）ＴｉＯ3膜５２の上に、第２の白金膜５３を堆積する。第２の白金膜５３の上に、ポリシリコンのセルプレート２２を形成する。
【０１８３】
４Ｆ2のＤＲＡＭセルにおいては、キャパシタを形成するための面積が非常に小さいので、（Ｂａ，Ｓｒ）ＴｉＯ3膜のような高誘電体膜を使って、キャパシタ容量を増加させることが有効である。本実施例においては、高誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ3膜を使用する場合を例示したが、この発明はこれに限定されものではなく、他の高誘電体膜を用いることもできる。
【０１８４】
実施例２９
本実施例は、４Ｆ2または４ｒ2よりさらに、集積度を上げることに関する。
【０１８５】
図７６を参照して、ＶΦＴのコンタクトホール１０を、各辺が最少線幅の２倍の正三角形の各頂点に配置すると、ＶΦＴのコンタクトホール１０は、最も高密度で配列される。このとき１つのセルの面積１００は２√３ｒ2≒３．５ｒ2となり、実施例１７，１８の４ｒ2より、さらに集積度が高いセルとなっていることがわかる。
【０１８６】
しかし、このセルをＤＲＡＭセルアレイにする場合、ワード線（ＷＬ）、ビット線（ＢＬ）で、隣のセルを繋がなければならないが、ワード線（ＷＬ）やビット線（ＢＬ）を形成するために与えられた幅Ｗ４は√３ｒ≒１．７３ｒである。
【０１８７】
ＢＬを作る場合、通常、ＢＬの幅（＝ｒ）とＢＬ−ＢＬ間の幅（＝ｒ）を加えて、少なくとも、２ｒの幅が必要だが、１．７３ｒでは不十分である。同様に、ＷＬを作る場合、通常ＷＬの幅（＝ｒ）とＷＬ−ＷＬ間の幅（＝ｒ）を足して、少なくとも２ｒの幅が必要だが、１．７３ｒでは不十分である。
【０１８８】
そのため、３．５ｒ2のセルは得られないが、ＢＬ，ＷＬを、図５４のように１．７３ｒ間隔で１８０°位相をずらすことができる位相シフタを備えるマスクを用いてパターニングすれば、図７７に示すようなＢＬ，ＷＬを形成することができ、３．５ｒ2セルが得られる。
【０１８９】
実施例３０
実施例３０と実施例３１は、周辺回路のレイアウトに関する。
【０１９０】
４Ｆ2のセルアレイの場合、周辺回路を作るスペースも非常に小さくなる。図７８に示すように、ビット線ＢＬ１本おきにセンスアンプをメモリセルの上下に配置したり、ワード線ＷＬ１本おきにデコーダをメモリセルの左右に配置することにより、周辺回路を作るスペースを大きくとることができる。なお、上記の考えかたは、センスアンプかデコーダのどちらか一方のみに適用してもよい。
【０１９１】
実施例３１
本実施例はＤＲＡＭセルアレイ中、または周辺回路中で、ＶΦＴとＶΦＴの間であって、かつコンタクトをとりたい位置が非常に深いところにある場合の接続方法に関する。
【０１９２】
図７９を参照して、ＶΦＴとＶΦＴの間であって、コンタクトをとりたい位置が非常に深いところにある場合、Ａｌ配線５４で、直接コンタクトをとるのは非常に難しく、断線のおそれがある。
【０１９３】
そこで、図８０のように、第１のＶΦＴ５５と第２のＶΦＴ５６との間に、ダミーのＶΦＴ５７を設ければ、Ａｌ配線５４のコンタクトをとりやすくすることができる。
【０１９４】
ただし、ダミーのＶΦＴのチャネル部７は、図８０に示したように、ソース・ドレインと同じ導電型の高濃度不純物を導入しておく必要がある。
【０１９５】
実施例３２
実施例３２は、ＶΦＴ−ＤＲＡＭの周辺回路をＳＯＩトランジスタで形成するプロセスに関する。
【０１９６】
図８１を参照して、シリコン基板１の上に埋込ＳｉＯ2層２０とＳＯＩ層３０が形成された基板を準備する。ＳＯＩ層３０をパターニングし、ＳＯＩトランジスタの活性領域５８と、ＶΦＴ−ＤＲＡＭのセルアレイのＢＬを同時に形成する。ここでは、ドライエッチングによりＳＯＩ層３０をパターニングすることにより、活性領域５８とＢＬを分離したが、実施例１６のように、これらをＬＯＣＯＳ酸化膜で分離してもよい。
【０１９７】
ＳＯＩトランジスタ述べ活性領域５８とＶΦＴ−ＤＲＡＭのＢＬを同時にパターニングすることにより、工程を簡略化することができる。
【０１９８】
図８２を参照して、ＳＯＩトランジスタのゲート絶縁膜５９とゲート電極６０を形成する。図８３を参照して、活性領域５８、ゲート電極６０、ＢＬのそれぞれの側壁にサイドウォールスペーサ１０１を形成する。ＳＯＩトランジスタのソース・ドレイン部１０２ａ，１０２ｂにイオン注入を行なうと同時に、ＢＬにもイオン注入を行なう。この同時注入により、さらに工程が簡略化される。
【０１９９】
図８４を参照して、ＳＯＩトランジスタのソース１０２ａの表面、ゲート電極６０の表面、ドレイン１０２ｂの表面とＢＬの表面を、同時にシリサイド化し、それぞれの表面にシリサイド膜６２を形成する。それぞれの表面を同時にシリサイド化するので、工程の簡略化が図れる。その後、ＢＬの上にＶΦＴＤＲＡＭを形成する。
【０２００】
次に、ＶΦＴＤＲＡＭの周辺回路をＳＯＩトランジスタで形成する他のプロセスについて説明する。
【０２０１】
図１２８を参照して、基板８０の上に埋込ＳｉＯ2膜８０ａが設けられている。埋込ＳｉＯ2膜８０ａの上に、ＳＯＩトランジスタのソース８０ｂ、ＳＯＩトランジスタのチャネル８０ｃ、ＳＯＩトランジスタのドレイン８０ｄ、ＶΦＴのソース８０ｅが設けられている。ＶΦＴ８０ｅのソースの上にＶΦＴのゲート８０ｆが設けられている。ＶΦＴのゲート８０ｆを貫通するように、ＶΦＴのチャネル８０ｇが設けられている。
【０２０２】
ＶΦＴのチャネル８０ｇは、アモルファスシリコンによって埋込まれて結晶化させて形成されている。次に、ＶΦＴのチャネル注入８０ｈを行なうが、このときＶΦＴのチャネル注入８０ｈを全面に行なうと、ＳＯＩトランジスタのチャネル８０ｃにも、ＶΦＴのチャネル注入用不純物が導入されてしまい、ひいてはＳＯＩトランジスタのしきい値が狂ってしまう。これを避けるためには、ＳＯＩトランジスタ部をレジストマスクで覆って、ＶΦＴのチャネル注入を行なえばよい。しかしながら、そのようにすると、マスクを１枚増やすことになり、製造コストが上昇する。
【０２０３】
そこで、この問題点を解決するために、図１２９を参照して、ＶΦＴのゲートのダミーパターン８０ｉを、ＳＯＩトランジスタのチャネル８０ｃの上に配置する。このＶΦＴのゲートのダミーパターン８０ｉにより、ＶΦＴのチャネル注入８０ｈを全面に行なっても、ＳＯＩトランジスタのチャネル８０ｃには不純物が導入されない。この方法によると、マスクを用いないので、製造コストは上昇しない。
【０２０４】
実施例３３
本実施例は、ビットラインを上下のＶΦＴＤＲＡＭが共有する積層構造に関する。図８５は、実施例３７に係るＶΦＴＤＲＡＭの断面図である。ビットライン２４の上に第１のＶΦＴ６３が形成されており、第１のＶΦＴの上にトレンチ型のキャパシタ６４が接続されている。またビットライン２４の下に第２のＶΦＴ６５が接続されており、第２のＶΦＴには、トレンチ型の第２のキャパシタ６５が接続されている。このような積層構造は、メモリセル１とメモリセル２を貼合わせることによって作られる。ＶΦＴの構造は、図１および図２に示すものと同じである。
【０２０５】
本実施例によると、ビット線を作成する工程が１回で済む。そのため、工程数が減り、コストの削減が図れる。また、ビット線１層分の厚さが低減できるため、メモリセル部の高さが抑えられ、メモリセル部と周辺回路との高さの差を少なくできる。そのため、半導体装置の作成が容易となる。さらに、配線間の容量結合も低減でき、高速化、高性能化が図れる。また、貼合わせで作る場合には、チャネルを単結晶化できる。
【０２０６】
実施例３４
従来のＳＯＩ構造のトランジスタにおいては、ボディの電極を固定するのが困難であった。その結果、次のような問題があった。それは、ラッチと呼ばれる現象である。図８６において、曲線（ａ）は、通常のバルクＳｉトランジスタの電気特性を表している。曲線（ｂ）は、ＳＯＩ構造のトランジスタの電気特性を表している。ＳＯＩ構造のトランジスタにおいては、通常のバルクＳｉトランジスタの特性（ａ）と異なり、ゲート電圧を上げていくと、ある電圧から、急激にドレイン電流が流れ出してしまう。この現象は、次のような原因によると考えられている。
【０２０７】
図８７を参照して、ゲート電極３０５に正の電圧を印加していくと、ボディ３０１の表面に電子３０７がソース３０２からドレイン３０３に流れ出す。ドレイン３０３の近傍では、電界が強いため、加速された電子がシリコンの結晶格子と衝突して、電子・正孔対を発生させるインパクトイオン化という現象が起きる。発生した電子はドレイン３０３に吸収されるが、正孔３０６はボディ３０１中に蓄積されて、ボディ３０１の電位を持上げる。ボディ３０１の電位が上がると、ソース３０２からさらに電子が注入され、上記の現象が正帰還に働き、ドレイン電流が過剰に流れてしまう。この問題は、ボディ３０１がフローティングであるために発生する。
【０２０８】
実施例３４は、上記のような問題点を解決するためになされたものである。
図８８は、実施例３４に係るＶΦＴの断面図である。基板１の主表面中に、ソース／ドレイン領域の一方になる第１の不純物拡散層６ａが設けられている。基板１の上に、第１の層間絶縁膜２ａが設けられる。第１の層間絶縁膜２ａの上に、ゲート電極３が設けられる。ゲート電極３を覆うように、第１の層間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設けられている。第１の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通するように、第１の不純物拡散層６ａの表面の一部を露出させるためのコンタクトホール１９が設けられる。コンタクトホール１９の側壁面をゲート絶縁膜４が被覆している。当該装置は、第１の不純物拡散層６ａと接触し、かつコンタクトホール１９の側壁面をゲート絶縁膜を介在させて連続的に被覆するように設けられ、該コンタクトホール１９部分において凹部を有するシリコン薄膜３９を備える。シリコン薄膜３９は、ゲート電極３に取囲まれた部分に位置する筒状のチャネル領域７と、該チャネル領域７を上下から挟むソース領域６ａａとドレイン領域６ｂとの３つの部分に区分される。シリコン薄膜をシリコン薄膜３９の凹部内であって、チャネル領域７よりも低い位置に、シリコン酸化膜３２が埋込まれている。シリコン薄膜３９の凹部内であって、シリコン酸化膜３２の上に、ボディーポリシリコン６６が埋込まれている。ボディーポリシリコン６６は、チャネル領域７と接触している。ボディーポリシリコン６６を引出電極とすることにより、チャネル領域７の電位を固定することができる。ボディーポリシリコン６６は、シリコン酸化膜１０３中に設けられたボディーコンタクト６７を通じて、アルミ電極６８と接触する。ボディーポリシリコン６６の表面にはＰ+層６９が形成されている。アルミ電極６８とボディーシリコン６６とは、Ｐ+層６９を介して、オーミックに接続される。
【０２０９】
図８８に示す装置は、次のようにして作られる。
図８９を参照して、コンタクト部１９内にシリコン酸化膜３２を埋込み、該シリコン酸化膜３２の表面をエッチングにより削り、チャネル領域７の上端を露出させる。その後、図８９と図９０を参照して、全面にＰ型不純物が添加されたボディーポリシリコン６６をＬＰＣＶＤ法で、堆積する。ボディーポリシリコン６６の膜厚は、コンタクトホール１９が埋まる以上とする。ボディーポリシリコン６６を、ドレイン領域６ｂが露出するまでエッチングする。これによって、ボディーポリシリコン６６がコンタクトホール１９の中に埋まる。次に、図８８に戻って、シリコン酸化膜１０３を堆積し、ボディーコンタクト６７を開口する。開口部に砒素を注入し、Ｐ+層６９を、ボディーコンタクトの表面に、セルフアライメントで形成する。Ｐ+層６９にアルミ電極６８を接続する。
【０２１０】
なお、上記実施例ではボディーポリシリコン６６にアルミ電極６８を接触させる場合を例示したが、この発明はこれに限られるものではなく、アルミの代わりにポリシリコンを用いてもよい。
【０２１１】
また、ボディーポリシリコン６６をエッチングする際にエンドポイントの検出は、図９０のみでは、難しいように思える。しかし、実際にはドレイン領域６ｂはパターニングされており、ほとんどの領域では第２の層間絶縁膜２ｂが露出している。そのため、エンドポイントはこの第２の層間絶縁膜２ｂが露出した時とすればよいので、問題ない。
【０２１２】
実施例３５
図９１は、実施例３５に係るＶΦＴの断面図である。本実施例では、実施例３４と異なって、ボディーポリシリコン６６が、コンタクトホール１９の中のすべてを埋め尽くしていない。このような構造でも、チャネル領域７の電位を固定できる。ただし、本実施例では、トランジスタ上でボディーポリシリコン６６に、アルミ電極を接続できないので、トランジスタ以外の場所で、アルミを接続しなければならない。一方、実施例３４では、ボディーポリシリコンを厚く堆積しなければならないが、実施例３５によると、薄膜でよいという利点がある。
【０２１３】
上記実施例３４および３５では、チャネル領域の上側をドレイン領域、下側をソース領域としたが、これらを逆にしてもよい。上側をドレインとすると、ドレインとボディーポリシリコンとの間の接合面積が大きくなり、ひいてはドレインのリーク電流が増したり、ドレイン耐圧が低下するおそれがある。したがって、実施例に係る構造においては、上側がソースのほうがよい。
【０２１４】
実施例３４および実施例３５によると、チャネル領域のボディ電位を、ボディーポリシリコンによって固定できるので、寄生バイポーラ効果によるラッチが発生しなくなり、ひいては異常なドレイン電流の発生を抑えることができる。
【０２１５】
実施例３６
特願平５−３４５１２６のＶΦＴでは、ＶΦＴの円柱状のボディの直径は、コンタクトホールの内径で決まっていた。したがって、リソグラフィ技術で決まる最小のホール径よりも小さい直径のボディを持つＶΦＴを得ることはできなかった。ボディの直径が大きいと、ドレイン端の接合面積が大きくなり、ひいては、その面積に比例するリーク電流が大きくなる。また、ボディが太いと、これを完全に空乏化することが困難となり、ドレイン電流を大きくできないという問題点があった。
【０２１６】
本実施例は、上記のような問題点を解決するためになされたものである。
図９２を参照して、ｎ-型基板１の上にシリコン窒化膜１２を、５００Å堆積する。シリコン窒化膜１２を所定の形状にパターニングする。シリコン窒化膜１２が覆われていない部分を酸化し、分離酸化膜１３を、基板１の主表面に形成する。シリコン窒化膜１２越しに、基板１の主表面中に不純物を注入し、ソース領域６を形成する。シリコン窒化膜１２および分離酸化膜１３を覆うように基板１の上に第１の層間絶縁膜２ａを、２００Å堆積する。第１の層間絶縁膜２ａの上に、ポリシリコンを５００Å堆積し、これをパターニングして、ゲート電極３を形成する。ゲート電極３を覆うように、基板１の上に第２の層間絶縁膜２ｂを２０００Å堆積する。第１の層間絶縁膜２ａ，ゲート電極３，第２の層間絶縁膜２ｂを貫通し、シリコン窒化膜１２の表面９ａを露出させるためのコンタクトホール８を形成する。全面に、ｎ型不純物を添加したポリシリコン７０を、２００ｎｍ、ＬＰ−ＣＶＤ法で堆積する。
【０２１７】
図９２と図９３を参照して、異方性のドライエッチング法により、ポリシリコン７０の全面をエッチングすると、コンタクトホール８の内壁に、ポリシリコンのサイドウォール７１が、２００ｎｍの厚さで、形成される。今、コンタクトホール８の内径を６００ｎｍとすると、残ったコンタクトホール内の空間の内径は２００ｎｍとなる。
【０２１８】
図９４を参照して、８００℃〜１０００℃の熱酸化法により、サイドウォールスペーサ７１の表面を酸化して、シリコン酸化膜からなるゲート絶縁膜４を形成する。このとき、コンタクトホール８の底のシリコン基板１の表面は、シリコン窒化膜１２で覆われているため、酸化されない。図９４と図９５を参照して、リン酸液を用いて、コンタクトホールの底に露出しているシリコン窒化膜１２を除去する。
【０２１９】
このとき、エッチングは横方向にも進むので、エッチングが過剰になると、サイドウォールスペーサ７１の下部にあるシリコン窒化膜１２まで除去されるので、後の工程で堆積されるチャネルポリシリコンとサイドウォールスペーサ７１とが接触する。よって、このリン酸によるエッチングは、過剰に行なわないことが重要である。もし問題があれば、異方性のドライエッチングを用いるのが好ましい。ただしこの場合ゲート絶縁膜４もエッチングにさらされるので、このエッチングは、シリコン酸化膜とシリコン窒化膜とのエッチング選択比が大きく、かつダメージの少ないものであることが要求される。
【０２２０】
図９５を参照して、トランジスタのボディとなるシリコン１０３をＬＰ−ＣＶＤ法で堆積して、これでコンタクトホール８内を埋める。その後、このシリコン１０３を固相成長法（６００℃のアニール）により結晶化させる。その後、シリコンの表面に不純物を注入し、ドレイン領域６ｂを形成する。Ｐ−チャネルの場合には、Ｐ型不純物たとえばボロンを、注入エネルギ８ｋｅＶで、濃度５×１０15／ｃｍ2の条件で注入する。８５０℃で、３０分程度の熱処理を行なうと、ソース領域６からシリコン１０３中に不純物が拡散し、かつドレイン領域６ｂからシリコン１０３中に不純物が拡散していく。これによって、ＶΦＴが完成する。本実施例においては、コンタクトホール８の内壁にポリシリコンのサイドウォールスペーサ７１を形成したので、円柱状のチャネル７の直径が、コンタクトホール８の内径より、サイドウォールスペーサ７１の厚さとゲート絶縁膜４の厚さを加えたものの２倍だけ、小さくなる。ポリシリコンのサイドウォールスペーサ７１は、ゲート電極３と接触しているので、トランジスタのゲートとして作用するのは、このサイドウォールスペーサ７１となり、動作上、全く問題はない。
【０２２１】
実施例３７
図９６は、実施例３７に係るＶΦＴの断面図である。
【０２２２】
図９５に示すＶΦＴでは、サイドウォールスペーサ７１の上端は、第２の層間絶縁膜２ｂの上面と一致していた。このような構造であると、ドレイン部６ｂとゲート（サイドウォールスペーサ７１）との重なりが大きく、容量が増え、ひいては回路のスピードが遅くなったり、ドレイン電圧で誘起されるリーク電流も増加するおそれがある。本実施例は、この問題点を解決するためになされたものである。
【０２２３】
図９６を参照して、第２のゲートであるサイドウォールスペーサ７１の上端を、第２の層間絶縁膜２ｂの上面より低くする。このように構成すると、ドレイン部６ｂとゲート（サイドウォールスペーサ７１）との重なりがなくなり、上述の問題点は解決される。ただし、ドレイン６ｂとチャネル７との接合面積は、元のように、コンタクトホール８の内径で決まり、広くなる。
【０２２４】
なお、実施例３６と実施例３７では、上部がドレイン、下部がソースである場合を例示したが、その逆であってもよい。特に、実施例３７では、下がドレインとしたほうが、ドレイン端の接合面積を小さくでき、ひいてはリーク電流を小さくできる。この場合、シリコン窒化膜１２の膜厚を厚くしておけば、ドレイン６ｂとゲート（７１）の静電容量を小さくできる。シリコン窒化膜１２の厚さは、シリコン窒化膜の誘電率がシリコン酸化膜の２倍あるので、ゲート絶縁膜４であるシリコン酸化膜の２倍以上の厚さが必要である（容量＝誘電率／膜厚）。
【０２２５】
本実施例によれば、コンタクトホールの内壁にシリコンのサイドウォールスペーサを形成してこれをゲート電極としたため、ボディのチャネル部の直径を小さくできる。その結果、リーク電流を小さく、かつオン時のドレイン電流を大きくすることができる。
【０２２６】
実施例３８
本実施例は、ＶΦＴを用いた２入力のＯＲ回路に関する。
【０２２７】
図９７を参照して、ＶΦＴのコンタクトホールを２本のゲート（第１のゲート７２，第２のゲート７３）間に跨がるように形成すると、図９８の点線内に示すような回路を非常に小さい面積で作ることができる。図９８に示すように、この回路に抵抗などの負荷を付けることにより、簡単に、２入力のＯＲ回路を形成することができる。このＯＲ回路は、マスクに対して、非常に敏感である。たとえば、図９７において、ＶΦＴのコンタクトホール７４が上にずれると、第１のチャネル１０４が広くなり、第２のチャネル１０５が狭くなる。逆にすれば、第１のチャネル１０４が狭くなり、第２のチャネル１０５が広くなる。
【０２２８】
図９８において、第１のゲート７２と第２のゲート７３を別にＯＮにしたときの、Ｖcc−ＧＮＤ間の電流を比較してやることにより、マスクずれの量を電気的に知ることができる。このように、マスクずれの検出回路として使う場合には、図９８において、負荷を付ける必要はない。また、ＶΦＴのコンタクトホールの形を変えると、ずれに対して、チャネル幅の変化の仕方が変わるので、感度を変えることができる。
【０２２９】
上記実施例と全く同様に、図９９を参照して、十字型にパターニングしたゲートの交点に、ＶΦＴのコンタクトホールを設ければ、図１００に示すような、４入力のＯＲ回路ができる。また、ＶΦＴのコンタクトホールの形状を変えることにより、さらに多くの入力を持つＯＲ回路を作ることができる。
【０２３０】
実施例３９
本実施例は、ＶΦＴを用いて、２入力のＡＮＤ回路を形成することに関する。
【０２３１】
図１０１は、実施例３９に係るＶΦＴを用いたＡＮＤ回路の断面図である。ＧＮＤを覆うように、第１のＳｉＯ2膜７５が設けられている。第１のＳｉＯ2膜７５の上に、第１のゲート７６が設けられている。第１のゲート７６を覆うように第１のＳｉＯ2膜７５の上に第２のＳｉＯ2膜７７が設けられている。第２のＳｉＯ2膜７７の上に第２のゲート電極７８が設けられている。第２のゲート電極７８を覆うように、第２のＳｉＯ2膜７７の上に第３のＳｉＯ2膜７９が設けられている。第３のＳｉＯ2膜７９、第２のゲート電極７８、第２のＳｉＯ2膜７７、第１のゲート電極７６および第１のＳｉＯ2膜７５を貫通し、ＧＮＤの表面を露出させるためのコンタクトホール１０が設けられている。コンタクトホール１０中には、Ｎ+半導体層１０６とＮ-半導体層１０７とＮ+半導体層１０８が順に形成されている。第１のゲート電極７６で取囲まれるｐ-半導体層は、第１のチャネルであり、第２のゲート電極７８で取囲まれるｐ-半導体層は第２のチャネルである。
【０２３２】
上述のように、２枚のゲート７６，７８を貫くようにＶΦＴのコンタクトホールを形成すれば、図１０３に示すような、２入力のＡＮＤ回路が形成される。さらにゲートを重ねて、ＶΦＴのコンタクトホールを形成すれば、もっと入力数を増やすことができる。
【０２３３】
図１０１に示すように、２つのゲート間の層間膜（第２のＳｉＯ2膜７７）が薄いときは、ＶΦＴのチャネル間にソース・ドレインと同じ導電型の高濃度の不純物を導入する必要はないが、図１０２のように第２のＳｉＯ2膜７７の膜厚が厚い場合、２つのチャネル間にソース・ドレインと同じ導電型の高濃度不純物を導入する必要がある。不純物の導入の方法は、イオン注入による方法あるいはエピタキシャル成長の方法がある。
【０２３４】
また、図１０４に示すように、第１のＶΦＴ８０を形成した上に第２のＶΦＴ８１を形成してもよい。
【０２３５】
また、実施例３８と実施例３９に示す回路において、Ｐ型とＮ型を入れ替えてもよい。
実施例４０
図１０５は、実施例４０に係る半導体装置の断面図であり、ＰチャネルのＶΦＴとＮチャネルのＶΦＴを、縦に重ねてインバータ回路を形成したものである。両ＶΦＴ間に形成されるＰ−Ｎ接合を消滅させるために、両者の間に、シリサイド８２を挟んでいる。
【０２３６】
ＰチャネルＶΦＴのチャネルを単結晶化するため、シリサイド８２の一部に開口部８２ａが設けられている。しかし、ＰチャネルＶΦＴのチャネルを単結晶化する必要がなければ、シリサイド８２中にこのような開口部８２ａを設ける必要はない。
【０２３７】
実施例４１
図１０６は、実施例４１に係る半導体装置の断面図である。図１０６を参照して、２つのＶΦＴにおいて、第１のＶΦＴのゲート部と第２のＶΦＴのソースを共有し、かつ第１のＶΦＴのドレインと第２のＶΦＴのゲートを共有するように構成すると、図１０７に示すような回路を作ることができる。ＰチャネルＶΦＴとＮチャネルＶΦＴとで、このような構造を作り、図１０８に示すように接続すると、フリップフロップを形成することができる。
【０２３８】
図１０６において、第２のＶΦＴのチャネルを単結晶化するには、第１のＶΦＴのゲートも単結晶になっている必要がある。第１のＶΦＴのソース上の層からＳｉＯ2膜上に、単結晶の第１のＶΦＴのゲートを貼合わせることによって、単結晶の第１のＶΦＴのゲートを得ることができる。
【０２３９】
実施例４２
本実施例は、ＶΦＴを用いるゲインセルに関する。
【０２４０】
図１０９を参照して、バルクのＭＯＳトランジスタのゲート電極上にＶΦＴを形成すると、図１１０に示すような回路を形成することができ、その結果、ゲインセル（ストレージノードに蓄積された電荷を、セル内で増幅して読出すことができるセル）を得ることができる。書込みは、ＤＲＡＭと同じように、ＷＬと書込ＢＬを用いて行なう。
【０２４１】
ストレージノードに蓄えられた電荷を読出すときは、図１１１に示すように、ＷＬ電圧と書込ＢＬ電圧を変化させる。ストレージノードが充電されているときは、ＭＯＳトランジスタがすぐにＯＮして、読出ＢＬにすぐ電流が流れ出す。しかし、ストレージノードに電荷が蓄えられていないときは、ＭＯＳトランジスタをＯＮさせるのに余分な電荷を書込用ＢＬから流入させる必要があるために、なかなか読出ＢＬに電流が流れない。また、セルにアクセスしていないときに、ＭＯＳトランジスタにリーク電流が流れないように、ＭＯＳトランジスタのＶthは高めに設定しておく。ＭＯＳトランジスタは、ゲート電荷量が少し変化しただけで、電流が大きく増幅されて変化するので、ゲート電荷量を検出する感度は非常に高い。
【０２４２】
ゲートの電荷を検出したら、書込ＢＬ電圧を変化させて、再書込みをする。
ＤＲＡＭと同じように、このゲインセルは、ＶΦＴのリーク電流で、ストレージノードの電荷がリークしていくので、ある一定周期ごとに、この読出動作を行なって、データのリフレッシュをする必要がある。このような回路動作は、図１１０に示す回路であれば、どんな構造のものでも適用され得る。
【０２４３】
ＭＯＳトランジスタには、ＳＯＩトランジスタを用いてもよい。
また、図１１２に示すように、図１０９のものと、上下が逆になっている構造であってもよい。
【０２４４】
図１０９に示す装置の場合、ＶΦＴのコンタクトがＭＯＳトランジスタのゲートポリシリコンの上に来るので、ＶΦＴのチャネルをエピタキシャル成長によって単結晶化できない。しかし、図１１２に示す装置の場合には、エピタキシャル成長によって、ＶΦＴのチャネルを単結晶化することができる。このとき、上にくるＭＯＳトランジスタは、ポリシリコンＴＦＴであってもよい。
【０２４５】
実施例４３
図１１３は実施例４３に係る装置の概念図である。図１１３に示すように、ＶΦＴを液晶ディスプレイのマトリックスに適用することができる。
【０２４６】
すなわち、図３に示すＤＲＡＭセルアレイにおけるストレージノード部を画素電極に置き換えることによって、図１１３に示す構造を得ることができる。
【符号の説明】
【０２４７】
１ 基板、３ ゲート電極、４ ゲート絶縁膜、８ 第１の層間絶縁膜、９ 第２の層間絶縁膜、１０ コンタクトホール、１１ 第１の半導体層、１２ チャネル半導体層、１３ 第２の導電層、２１ キャパシタ絶縁膜、２２ セルプレート、２４ ビット線、２６ ストレージノード、２０１ 埋込ＳｉＯ2層。
【特許請求の範囲】
【請求項１】
多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置であって、
主表面を有する基板と、
前記基板の主表面中に設けられ、ソース／ドレイン領域の一方になる第１導電型の第１の導電層と、
前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられたゲート電極と、
前記ゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホールの側壁面を被覆するように設けられた導電体と、
前記導電体の表面を被覆するように設けられたゲート絶縁膜と、
前記コンタクトホール中であって、前記第１の導電層の表面に接触するように設けられた第１導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、設けられたチャネル半導体層と、
前記コンタクトホール中であって、前記チャネル半導体層の表面に接触するように、設けられた、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層とを、備えた半導体装置。
【請求項２】
ＯＲ回路を含む半導体装置であって、
主表面を有する基板と、
前記基板の主表面中に設けられ、ソース／ドレイン領域の一方になる第１導電型の第１の導電層と、
前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に互いに隣接して設けられ、上面と下面を有する、第１のゲート電極と第２のゲート電極と、
前記第１および第２のゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１および第２のゲート電極にまたがるように、前記第１の層間絶縁膜、前記第１および第２のゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホールの側壁面を被覆するゲート絶縁膜と、
前記コンタクトホール中であって、前記第１の導電層の表面に接触するように、該第１の導電層の表面から、実質的に前記ゲート電極の下面の高さまで形成された第１導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から、実質的に前記ゲート電極の上面の高さまで形成されたチャネル半導体層と、
前記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層と、
を備えた半導体装置。
【請求項３】
ＡＮＤ回路を含む半導体装置であって、
基板と、
前記基板の上に設けられた第１導電型の第１の導電層と、
前記第１の導電層を覆うように前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、上面と下面を有する第１のゲート電極と、
前記第１のゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に設けられ、上面と下面を有する第２のゲート電極と、
前記第２のゲート電極を覆うように、前記第２の層間絶縁膜の上に設けられた第３の層間絶縁膜と、
前記第１の層間絶縁膜、前記第１のゲート電極、前記第２の層間絶縁膜、前記第２のゲート電極および前記第３の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホール内に露出した前記第１および第２のゲート電極の側壁面を被覆するゲート絶縁膜と、
前記コンタクトホール中であって、前記第１の導電層の表面に接触するように、該第１の導電層の表面から、実質的に前記第１のゲート電極の下面の高さまで形成された第１導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から前記第１のゲート電極の上面の高さまで形成された第１のチャネル半導体層と、
前記コンタクトホール中であって、前記第２のゲート電極の下面から該第２のゲート電極の上面の高さまで形成された第２導電型の第２のチャネル半導体層と、
前記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層と、
を備えた半導体装置。
【請求項４】
前記第１のチャネル半導体層と上記第２のチャネル半導体層の間には、第２の導電型の第３の半導体層が設けられている、請求項３に記載の半導体装置。
【請求項５】
前記第１のチャネル半導体層と前記第２のチャネル半導体層との間に、第１導電型の第３の半導体層が設けられている、請求項３に記載の半導体装置。
【請求項６】
インバータ回路を含む半導体装置であって、
第１のｎ+導電層と、
ｎ+導電層の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、上面と下面を有する第１のゲート電極と、
前記第１のゲート電極を覆うように前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第１のゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１のｎ+導電層の表面の一部を露出させるための第１のコンタクトホールと、
前記第１のコンタクトホールの側壁面を被覆する第１のゲート絶縁膜と、
前記第１のコンタクトホール中であって、前記第１のｎ+導電層の表面に接触するように、該第１のｎ+導電層の表面から、実質的に前記第１のゲート電極の下面の高さまで形成された第１のｎ+半導体層と、
前記第１のコンタクトホール中であって、前記ｎ+半導体層の表面に接触するように、該ｎ+半導体層の表面から、実質的に前記第１のゲート電極の上面の高さまで形成されたｐ-半導体層と、
前記コンタクトホール中であって、前記ｐ-半導体層の表面に接触するように、該ｐ-半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２のｎ+半導体層と、
前記第２のｎ+半導体層に接触するように、前記第２の層間絶縁膜の上に設けられた第２のｎ+導電層と、
前記第２のｎ+導電層の上に設けられた第１のｐ+導電層と、
前記第１のｐ+導電層の上に設けられた第３の層間絶縁膜と、
前記第３の層間絶縁膜の上に設けられた第２のゲート電極と、
前記第２のゲート電極を覆うように前記第３の層間絶縁膜の上に設けられた第４の層間絶縁膜と、
前記第４の層間絶縁膜、前記第２のゲート電極、前記第３の層間絶縁膜を貫通するように設けられ、前記第１のｐ+導電層の表面の一部を露出させるための第２のコンタクトホールと、
前記第２のコンタクトホールの側壁面を被覆する第２のゲート絶縁膜と、
前記第２のコンタクトホール中であって、前記第１のｐ+導電層の表面に接触するように、該第１のｐ+導電層の表面から実質的に前記第２のゲート電極の下面の高さまで形成された第１のｐ+半導体層と、
前記コンタクトホール中であって、前記第１のｐ+半導体層の表面に接触するように、該第１のｐ+半導体層の表面から前記第２のゲート電極の上面の高さまで形成されたｎ-半導体層と、
前記コンタクトホール中であって、前記ｎ-半導体層の表面に接触するように、該ｎ-半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２のｐ+半導体層と、
前記第２のｐ+半導体層に接触するように、前記第４の層間絶縁膜の上に設けられた第２のｐ+導電層と、
を備えた半導体装置。
【請求項７】
フリップフロップ回路を含む半導体装置であって、
基板と、
前記基板の上に設けられた第１導電型の第１の導電層と、
前記第１の導電層を覆うように前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、上面と下面を有する、第１導電型の第１のゲート電極と、
前記第１のゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第１のゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるための第１のコンタクトホールと、
前記第１のコンタクトホールの側壁面を被覆する第１のゲート絶縁膜と、
前記第１のコンタクトホール中であって、前記第１の導電層の表面に接触するように、該第１の導電層の表面から前記第１のゲート電極の下面の高さまで形成された第１導電型の第１の半導体層と、
前記第１のコンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から前記第１のゲート電極の上面の高さまで形成された第２導電型の第１のチャネル半導体層と、
前記第１のコンタクトホール中であって、前記第１のチャネル半導体層の表面に接触するように、該第１のチャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層と、
前記第２の半導体層に接触するように前記第２の層間絶縁膜の上に設けられた、第１導電型の第２のゲート電極と、
前記第２のゲート電極を覆うように前記第２の層間絶縁膜の上に設けられた第３の層間絶縁膜と、
前記第３の層間絶縁膜、前記第２のゲート電極、前記第２の層間絶縁膜を貫通するように設けられ、前記第１のゲート電極の表面の一部を露出させるための第２のコンタクトホールと、
前記第２のコンタクトホールの側壁面を被覆する第２のゲート絶縁膜と、
前記第２のコンタクトホール中であって、前記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から前記第２のゲート電極の下面の高さまで形成された第１導電型の第３の半導体層と、
前記第２のコンタクトホール中であって、前記第３の半導体層の表面に接触するように、該第３の半導体層の表面から前記第２のゲート電極の上面の高さまで形成された第２導電型の第２のチャネル半導体層と、
前記第２のコンタクトホール中であって、前記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第４の半導体層と、
前記第４の半導体層に接続されるように、前記第３の層間絶縁膜の上に設けられた第１導電型の第２の導電層と、
を備えた半導体装置。
【請求項８】
ゲインセルを含む半導体装置であって、
基板と、
前記基板の上に設けられた第２導電型の第１のゲート電極と、
前記基板の主表面中であって、前記第１のゲート電極の両側に設けられた第１導電型のソース／ドレイン領域と、
前記第１のゲート電極を覆うように前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられた第２のゲート電極と、
前記第２のゲート電極を覆うように前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第２のゲート電極および前記第１の層間絶縁膜を貫通するように設けられ、前記第１のゲート電極の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホールの側壁面を被覆するゲート絶縁膜と、
前記コンタクトホール中であって、前記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から前記第２のゲート電極の下面の高さまで形成された第２導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から前記第２のゲート電極の上面の高さまで形成された第１導電型のチャネル半導体層と、
前記コンタクトホール中であって、前記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２導電型の第３の半導体層と、
前記第３の半導体層に接続されるように、前記第２の層間絶縁膜の上に設けられた第２導電型の導電層と、
を備えた、半導体装置。
【請求項１】
多数のキャリアの流れを、ゲートに加える電圧によって制御する半導体装置であって、
主表面を有する基板と、
前記基板の主表面中に設けられ、ソース／ドレイン領域の一方になる第１導電型の第１の導電層と、
前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられたゲート電極と、
前記ゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記ゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホールの側壁面を被覆するように設けられた導電体と、
前記導電体の表面を被覆するように設けられたゲート絶縁膜と、
前記コンタクトホール中であって、前記第１の導電層の表面に接触するように設けられた第１導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、設けられたチャネル半導体層と、
前記コンタクトホール中であって、前記チャネル半導体層の表面に接触するように、設けられた、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層とを、備えた半導体装置。
【請求項２】
ＯＲ回路を含む半導体装置であって、
主表面を有する基板と、
前記基板の主表面中に設けられ、ソース／ドレイン領域の一方になる第１導電型の第１の導電層と、
前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に互いに隣接して設けられ、上面と下面を有する、第１のゲート電極と第２のゲート電極と、
前記第１および第２のゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１および第２のゲート電極にまたがるように、前記第１の層間絶縁膜、前記第１および第２のゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホールの側壁面を被覆するゲート絶縁膜と、
前記コンタクトホール中であって、前記第１の導電層の表面に接触するように、該第１の導電層の表面から、実質的に前記ゲート電極の下面の高さまで形成された第１導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から、実質的に前記ゲート電極の上面の高さまで形成されたチャネル半導体層と、
前記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層と、
を備えた半導体装置。
【請求項３】
ＡＮＤ回路を含む半導体装置であって、
基板と、
前記基板の上に設けられた第１導電型の第１の導電層と、
前記第１の導電層を覆うように前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、上面と下面を有する第１のゲート電極と、
前記第１のゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に設けられ、上面と下面を有する第２のゲート電極と、
前記第２のゲート電極を覆うように、前記第２の層間絶縁膜の上に設けられた第３の層間絶縁膜と、
前記第１の層間絶縁膜、前記第１のゲート電極、前記第２の層間絶縁膜、前記第２のゲート電極および前記第３の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホール内に露出した前記第１および第２のゲート電極の側壁面を被覆するゲート絶縁膜と、
前記コンタクトホール中であって、前記第１の導電層の表面に接触するように、該第１の導電層の表面から、実質的に前記第１のゲート電極の下面の高さまで形成された第１導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から前記第１のゲート電極の上面の高さまで形成された第１のチャネル半導体層と、
前記コンタクトホール中であって、前記第２のゲート電極の下面から該第２のゲート電極の上面の高さまで形成された第２導電型の第２のチャネル半導体層と、
前記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層と、
を備えた半導体装置。
【請求項４】
前記第１のチャネル半導体層と上記第２のチャネル半導体層の間には、第２の導電型の第３の半導体層が設けられている、請求項３に記載の半導体装置。
【請求項５】
前記第１のチャネル半導体層と前記第２のチャネル半導体層との間に、第１導電型の第３の半導体層が設けられている、請求項３に記載の半導体装置。
【請求項６】
インバータ回路を含む半導体装置であって、
第１のｎ+導電層と、
ｎ+導電層の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、上面と下面を有する第１のゲート電極と、
前記第１のゲート電極を覆うように前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第１のゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１のｎ+導電層の表面の一部を露出させるための第１のコンタクトホールと、
前記第１のコンタクトホールの側壁面を被覆する第１のゲート絶縁膜と、
前記第１のコンタクトホール中であって、前記第１のｎ+導電層の表面に接触するように、該第１のｎ+導電層の表面から、実質的に前記第１のゲート電極の下面の高さまで形成された第１のｎ+半導体層と、
前記第１のコンタクトホール中であって、前記ｎ+半導体層の表面に接触するように、該ｎ+半導体層の表面から、実質的に前記第１のゲート電極の上面の高さまで形成されたｐ-半導体層と、
前記コンタクトホール中であって、前記ｐ-半導体層の表面に接触するように、該ｐ-半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２のｎ+半導体層と、
前記第２のｎ+半導体層に接触するように、前記第２の層間絶縁膜の上に設けられた第２のｎ+導電層と、
前記第２のｎ+導電層の上に設けられた第１のｐ+導電層と、
前記第１のｐ+導電層の上に設けられた第３の層間絶縁膜と、
前記第３の層間絶縁膜の上に設けられた第２のゲート電極と、
前記第２のゲート電極を覆うように前記第３の層間絶縁膜の上に設けられた第４の層間絶縁膜と、
前記第４の層間絶縁膜、前記第２のゲート電極、前記第３の層間絶縁膜を貫通するように設けられ、前記第１のｐ+導電層の表面の一部を露出させるための第２のコンタクトホールと、
前記第２のコンタクトホールの側壁面を被覆する第２のゲート絶縁膜と、
前記第２のコンタクトホール中であって、前記第１のｐ+導電層の表面に接触するように、該第１のｐ+導電層の表面から実質的に前記第２のゲート電極の下面の高さまで形成された第１のｐ+半導体層と、
前記コンタクトホール中であって、前記第１のｐ+半導体層の表面に接触するように、該第１のｐ+半導体層の表面から前記第２のゲート電極の上面の高さまで形成されたｎ-半導体層と、
前記コンタクトホール中であって、前記ｎ-半導体層の表面に接触するように、該ｎ-半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２のｐ+半導体層と、
前記第２のｐ+半導体層に接触するように、前記第４の層間絶縁膜の上に設けられた第２のｐ+導電層と、
を備えた半導体装置。
【請求項７】
フリップフロップ回路を含む半導体装置であって、
基板と、
前記基板の上に設けられた第１導電型の第１の導電層と、
前記第１の導電層を覆うように前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられ、上面と下面を有する、第１導電型の第１のゲート電極と、
前記第１のゲート電極を覆うように、前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第１の層間絶縁膜、前記第１のゲート電極および前記第２の層間絶縁膜を貫通するように設けられ、前記第１の導電層の表面の一部を露出させるための第１のコンタクトホールと、
前記第１のコンタクトホールの側壁面を被覆する第１のゲート絶縁膜と、
前記第１のコンタクトホール中であって、前記第１の導電層の表面に接触するように、該第１の導電層の表面から前記第１のゲート電極の下面の高さまで形成された第１導電型の第１の半導体層と、
前記第１のコンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から前記第１のゲート電極の上面の高さまで形成された第２導電型の第１のチャネル半導体層と、
前記第１のコンタクトホール中であって、前記第１のチャネル半導体層の表面に接触するように、該第１のチャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第２の半導体層と、
前記第２の半導体層に接触するように前記第２の層間絶縁膜の上に設けられた、第１導電型の第２のゲート電極と、
前記第２のゲート電極を覆うように前記第２の層間絶縁膜の上に設けられた第３の層間絶縁膜と、
前記第３の層間絶縁膜、前記第２のゲート電極、前記第２の層間絶縁膜を貫通するように設けられ、前記第１のゲート電極の表面の一部を露出させるための第２のコンタクトホールと、
前記第２のコンタクトホールの側壁面を被覆する第２のゲート絶縁膜と、
前記第２のコンタクトホール中であって、前記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から前記第２のゲート電極の下面の高さまで形成された第１導電型の第３の半導体層と、
前記第２のコンタクトホール中であって、前記第３の半導体層の表面に接触するように、該第３の半導体層の表面から前記第２のゲート電極の上面の高さまで形成された第２導電型の第２のチャネル半導体層と、
前記第２のコンタクトホール中であって、前記第２のチャネル半導体層の表面に接触するように、該第２のチャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第１導電型の第４の半導体層と、
前記第４の半導体層に接続されるように、前記第３の層間絶縁膜の上に設けられた第１導電型の第２の導電層と、
を備えた半導体装置。
【請求項８】
ゲインセルを含む半導体装置であって、
基板と、
前記基板の上に設けられた第２導電型の第１のゲート電極と、
前記基板の主表面中であって、前記第１のゲート電極の両側に設けられた第１導電型のソース／ドレイン領域と、
前記第１のゲート電極を覆うように前記基板の上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に設けられた第２のゲート電極と、
前記第２のゲート電極を覆うように前記第１の層間絶縁膜の上に設けられた第２の層間絶縁膜と、
前記第２のゲート電極および前記第１の層間絶縁膜を貫通するように設けられ、前記第１のゲート電極の表面の一部を露出させるためのコンタクトホールと、
前記コンタクトホールの側壁面を被覆するゲート絶縁膜と、
前記コンタクトホール中であって、前記第１のゲート電極の表面に接触するように、該第１のゲート電極の表面から前記第２のゲート電極の下面の高さまで形成された第２導電型の第１の半導体層と、
前記コンタクトホール中であって、前記第１の半導体層の表面に接触するように、該第１の半導体層の表面から前記第２のゲート電極の上面の高さまで形成された第１導電型のチャネル半導体層と、
前記コンタクトホール中であって、前記チャネル半導体層の表面に接触するように、該チャネル半導体層の上に設けられ、ソース／ドレイン領域の他方になる第２導電型の第３の半導体層と、
前記第３の半導体層に接続されるように、前記第２の層間絶縁膜の上に設けられた第２導電型の導電層と、
を備えた、半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図９９】
【図１００】
【図１０１】
【図１０２】
【図１０３】
【図１０４】
【図１０５】
【図１０６】
【図１０７】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図１２０】
【図１２１】
【図１２２】
【図１２３】
【図１２４】
【図１２５】
【図１２６】
【図１２７】
【図１２８】
【図１２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図９９】
【図１００】
【図１０１】
【図１０２】
【図１０３】
【図１０４】
【図１０５】
【図１０６】
【図１０７】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図１２０】
【図１２１】
【図１２２】
【図１２３】
【図１２４】
【図１２５】
【図１２６】
【図１２７】
【図１２８】
【図１２９】
【公開番号】特開２００９−２４６３８３（Ｐ２００９−２４６３８３Ａ）
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願番号】特願２００９−１６８８３４（Ｐ２００９−１６８８３４）
【出願日】平成２１年７月１７日（２００９．７．１７）
【分割の表示】特願２００５−２０７３４７（Ｐ２００５−２０７３４７）の分割
【原出願日】平成６年５月２６日（１９９４．５．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願日】平成２１年７月１７日（２００９．７．１７）
【分割の表示】特願２００５−２０７３４７（Ｐ２００５−２０７３４７）の分割
【原出願日】平成６年５月２６日（１９９４．５．２６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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