半導体装置および半導体装置の製造方法
【課題】トランジスタの電流駆動能力の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、半導体基板１の表層に第一の方向に延在するように形成された複数の活性領域１ａと、前記活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、前記複数の活性領域１ａを横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部１３ａ，ｂと、ゲート絶縁膜２５ａ，ｂを介して前記活性領域１ａ上を跨ぐように前記埋め込みゲート用の溝部１３ａ，ｂに埋め込まれたゲート電極３１およびダミーゲート電極３２とを構成すると共に、前記半導体基板１の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極３２の上面３２ｃが、前記ｎ型不純物拡散層１５と前記活性領域１ａとの界面よりも下方に位置していることを特徴とする。
【解決手段】本発明の半導体装置１０は、半導体基板１の表層に第一の方向に延在するように形成された複数の活性領域１ａと、前記活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、前記複数の活性領域１ａを横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部１３ａ，ｂと、ゲート絶縁膜２５ａ，ｂを介して前記活性領域１ａ上を跨ぐように前記埋め込みゲート用の溝部１３ａ，ｂに埋め込まれたゲート電極３１およびダミーゲート電極３２とを構成すると共に、前記半導体基板１の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極３２の上面３２ｃが、前記ｎ型不純物拡散層１５と前記活性領域１ａとの界面よりも下方に位置していることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの素子の急速な微細化に伴い、ＭＯＳトランジスタのゲート長も短くなりつつある。また、多数のＭＯＳトランジスタをメモリセル領域に集積させることにより、隣接するＭＯＳトランジスタ同士の距離も短くなる。また、ゲート長が短くなればなるほど、ＭＯＳトランジスタの短チャネル効果によるトランジスタ特性の悪化が問題となる。
【０００３】
このようなＭＯＳトランジスタの短チャネル効果を抑制する手段の一つとして、埋め込みゲート型のＭＯＳトランジスタが提案されている。埋め込みゲート型のＭＯＳトランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保できるため、微細なＤＲＡＭが実現可能である。また、埋め込みゲート型のＭＯＳトランジスタは高集積化に適した構成であるため、ＤＲＡＭのセルトランジスタとしての利用も検討されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８０１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下、従来の構成の埋め込みゲート型のＭＯＳトランジスタ１０２を備えるＤＲＡＭ（半導体装置）１１０の一例について、図２７、図２８を参照しながら説明する。
図２７に示すように、半導体装置１１０のメモリセル領域は、絶縁物からなるライン状の素子分離領域１０４がＸ方向に延設されている。また、素子分離領域１０４により区画されたライン状の活性領域１０１ａが所定の間隔で形成されている。
また、ワード線となるゲート電極１３１と素子分離用のダミーゲート電極（素子分離領域）１３２とが、活性領域１０１ａを縦断する方向（図２７におけるＹ方向）に所定の間隔で形成されている。なお、ゲート電極１３１とダミーゲート電極１３２は同時形成されたものである。
【０００６】
図２８に、図２７に示すＡ−Ａ’の位置に対応した埋め込みゲート型ＭＯＳトランジスタ１０２の断面図を示す。
図２８に示すように、埋め込みゲート型ＭＯＳトランジスタ１０２は、ｐ型の半導体基板１０１と、ｎ型不純物拡散層１１５と、ゲート電極１３１から概略構成されている。
【０００７】
ｎ型不純物拡散層１１５は、隣接するゲート電極１３１同士の間の第一の領域１１１ａの上部、および、ゲート電極１３１とダミーゲート電極（素子分離領域）１３２との間の第二の領域１１１ｂの上部に形成されている。
【０００８】
また、ゲート電極１３１は、第一の溝部１１３ａに第一のゲート絶縁膜１２５ａを介して埋め込まれた第一の導電層で構成されている。
また、ダミーゲート電極（素子分離領域）１３２は、第二の溝部１１３ｂに第二のゲート絶縁膜１２５ｂを介して埋め込まれた第二の導電層で構成されている。
【０００９】
また、ゲート電極１３１の上面１３１ｃと、ダミーゲート電極１３２の上面１３２ｃとは、半導体基板１０１の上面１０１ｂよりも下方（他面側）に位置している。また、ゲート電極１３１とダミーゲート電極１３２は同時に形成されたものであるため、上面１３１ｃと１３２ｃとは同じ高さで形成されている。
また、キャップ絶縁膜１４３が、第一の溝部１１３ａ内側の上面１３１ｃ上と、第二の溝部１１３ｂ内側の１３２ｃ上を埋め込むように形成されている。また、図示しないビット線が、図示しない層間絶縁膜を介して、隣接するゲート電極１３１同士の間のｎ型不純物拡散層１１５表面に接続するように形成されている。また、ゲート電極１３１とダミーゲート電極１３２の間のｎ型不純物拡散層１１５表面には、図示しない情報蓄積用の容量素子が接続されている。
【００１０】
メモリセルの動作時において、ゲート電極１３１に正バイアスを印加することにより、第一の溝部１１３ａの半導体基板表面にチャネルが形成され、ＭＯＳトランジスタ１０２はオン状態となる。一方、ダミーゲート電極１３２には、第二の溝部１１３ｂ周辺の半導体基板表面にチャネルが形成されないように、負バイアスが印加される。負バイアス印加時には、半導体基板表面にチャネルが形成されないので、ダミーゲート電極１３２を挟んで隣接する各々のｎ型不純物拡散層１１５が短絡することを抑止することができる。
したがって、ダミーゲート電極１３２は、ダミーゲート電極１３２を挟んで隣接するＭＯＳトランジスタ１０２間の素子分離用の領域として機能する。
【００１１】
上記構成のメモリセルでは、ｎ型不純物拡散層１１５の下面１１５ａ、すなわち接合位置が、ゲート電極の上面１３１ｃおよびダミーゲート電極の上面１３２ｃよりも下方に位置している。そのため、ｎ型不純物拡散層１１５側面とダミーゲート電極１３２側面とが、領域ｄの部分で水平方向に重なりを有するようにゲート絶縁膜１２５を介して隣接している。そのため、負バイアスが印加されるダミーゲート電極１３２では、領域ｄにおける電界強度が強くなり、接合リーク電流が発生する。そのため、容量素子に蓄積された電荷情報がリークしてしまい、ＤＲＡＭの情報保持特性が劣化する問題が生じる。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜が埋め込まれることによって、該素子分離絶縁膜の間に第一の方向に延在するように形成された複数の活性領域と、前記活性領域の表層から深さ方向に形成された不純物拡散層と、前記半導体基板の表層に、前記複数の活性領域を横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部と、前記埋め込みゲート用の溝部の内壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極およびダミーゲート電極とを構成すると共に、前記半導体基板の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極の上面が、前記不純物拡散層の接合位置よりも下方に位置していることを特徴とする。
【発明の効果】
【００１３】
上記の構成の半導体装置によれば、ダミーゲート電極の上面が、不純物拡散層の接合位置よりも下方に位置しているため、ダミーゲート電極の側面が不純物拡散層の側面に対し、水平方向に重なるように対向することがない。したがって、不純物拡散層とダミーゲート電極との間の電界強度の増加が抑えられる。このため、接合リーク電流の増加を抑制され、ＤＲＡＭの情報保持特性の劣化を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明を適用した一実施形態である半導体装置を示す模式断面図である。
【図２】図２は、本発明を適用した一実施形態である半導体装置を示す模式平面図である。
【図３】図３は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図４】図４は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図５】図５は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図６】図６は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図７】図７は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図８】図８は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図９】図９は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１０】図１０は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１１】図１１は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１２】図１２は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１３】図１３は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１４】図１４は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１５】図１５は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１６】図１６は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１７】図１７は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１８】図１８は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１９】図１９は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２０】図２０は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２１】図２１は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２２】図２２は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２３】図２３は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２４】図２４は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２５】図２５は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２６】図２６は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２７】図２７は、従来の半導体装置を説明するための模式平面図である。
【図２８】図２８は、従来の半導体装置の製造方法を説明するための模式図であり、図２７中に示すＡ−Ａ’線に沿った断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した一実施形態である半導体装置の一例について、図面を参照にして説明する。また、本実施形態では、例えば半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１６】
まず、本発明を適用した一実施形態であるＤＲＡＭ（半導体装置）１０の構成について説明する。本実施形態の半導体装置１０は、図１に示すメモリセル領域と、図示略の周辺回路領域とから構成されている。
以下、半導体装置１０を構成するメモリセルについて、図１を用いて説明する。
【００１７】
図１に示すように、半導体装置１０のメモリセル領域内には、たとえばＳＴＩ素子分離溝を絶縁物で埋め込んで構成されるライン状の素子分離領域４がＸ方向に延設されている。また、素子分離領域４により区画されたライン状の複数の活性領域１ａが所定の間隔で形成されている。本実施例では、製造技術の指標となる最小加工寸法をＦ値とすると、活性領域１ａの幅および間隔共にＦ値で配設されている。
また、ゲート電極として機能するワード配線層（ゲート電極）３１と素子分離機能を有するワード配線層（ダミーゲート電極）３２とが、活性領域１ａを横切る方向（図１におけるＹ方向）に等間隔で形成されている。ワード配線層３１と３２の幅および間隔も共にＦ値で配設される。
【００１８】
また、同一の活性領域１ａ上に対で設けられた隣接する二本のゲート電極３１は、対応する各々の埋め込みゲート型ＭＯＳトランジスタ（以下トランジスタと記す）のゲート電極として機能する。すなわち、活性領域１ａは、間に対となる２本のゲート電極３１が配置されるように、ダミーゲート電極３２により個々の活性領域１ａに分断されている。
【００１９】
また、一つの活性領域１ａには、第一のトランジスタＴｒ１および第二のトランジスタＴｒ２の、二つのトランジスタが設けられている。
第一のトランジスタＴｒ１は、ドレイン領域となる第二のｎ型不純物拡散層１５ｂ、一方のゲート電極３１、ソース領域となる第一のｎ型不純物拡散層１５ａで構成されている。また、第一のトランジスタＴｒ１においては、ドレイン領域となる第二のｎ型不純物拡散層１５ｂの左側にダミーゲート電極３２が接して設けられている。
【００２０】
また、第二のトランジスタＴｒ２はソース領域となる第一のｎ型不純物拡散層１５ａ、他方のゲート電極３１、ドレイン領域となる第二のｎ型不純物拡散層１５ｂで構成されている。また、第二のトランジスタＴｒ２においては、ドレイン領域となる第二のｎ型不純物拡散層１５ｂの右側にダミーゲート電極３２が接するように設けられている。
【００２１】
各々のトランジスタ（第一のトランジスタＴｒ１、第二のトランジスタＴｒ２）の第二のｎ型不純物拡散層１５ｂ上面には、容量素子となるキャパシタがそれぞれ接続される。ソース領域となる第一のｎ型不純物拡散層１５ａは、２本のゲート電極３１に挟まれた活性領域１ａに設けられ、各々のトランジスタに共通する拡散層となっている。ソース領域となる第一のｎ型不純物拡散層１５ａ上面にはビット配線が接続される。
なお、上記のソース領域、ドレイン領域は便宜的に定めているものであって、動作状態によってはソース領域がドレイン領域となり、ドレイン領域がソース領域となり得るものである。
【００２２】
上記の構成において、ダミーゲート電極３２が所定の電位に維持されることで、隣接するトランジスタ同士が電位的に分離される。例えば、図１の左側に位置するダミーゲート電極３２の場合で見ると、ダミーゲート電極３２の左側に位置する第二のトランジスタＴｒ２と右側に位置する第一のトランジスタＴｒ１の各々のドレイン拡散層１５ｂが短絡することをダミーゲート電極３２が抑止している。
また、トランジスタがＮチャネル型トランジスタである場合にはダミーゲート電極３２に負のバイアス電圧が印加される。また、トランジスタがＰチャネル型トランジスタである場合には、ダミーゲート電極３２に正のバイアス電圧が印加されることとなる。
【００２３】
また、図１中においては図示を省略するが、後述する複数のビット線５１が、ゲート電極３１及びダミーゲート電極３２と直交する方向（図１中に示すＸ方向）に、所定の間隔で形成されている。
【００２４】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図示略）が設けられている。
なお、本実施形態の半導体装置１０は、一つのメモリセルが、Ｘ方向に３Ｆ、Ｙ方向に２Ｆとなる領域に配置されるので、面積が３Ｆ×２Ｆ＝６Ｆ２で構成されている。Ｆは前述の最小加工寸法である。
【００２５】
次に、本実施形態の半導体装置１０を構成するメモリセルについて説明する。
図２に示すように、本実施形態のメモリセルは、トランジスタ２（第一のトランジスタＴｒ１、第二のトランジスタＴｒ２）、キャパシタ８および配線層９０が形成された積層構造体である。以下、それぞれの構成について説明する。
【００２６】
トランジスタ２は、半導体基板１における活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、ゲート電極３１と、を備えている。
【００２７】
半導体基板１は、たとえばＰ型の単結晶シリコンからなり、図１に示す素子分離領域４により区画された活性領域１ａが構成されている。
また、複数の活性領域１ａを横切り、第二の方向（図１におけるＹ方向）に延在するように形成された、埋め込みゲート用の第一の溝部１３ａと第二の溝部１３ｂとが、所定の間隔（Ｆ値）で半導体基板１の表層に形成されている。第一の溝部１３ａは、トランジスタ２のゲート電極として動作するゲート電極３１用の溝部である。また、第二の溝部１３ｂは、ダミーゲート電極３２用の溝部である。また、本実施形態では、第一の溝部１３ａの２本置きに、１本の第二の溝部１３ｂが形成されている。
【００２８】
また、活性領域１ａは、第一の溝部１３ａと第二の溝部１３ｂによって等間隔（Ｆ値）に区画されている。
また、活性領域１ａのうち、隣接する第一の溝部１３ａ同士の間の領域を第一の領域１１ａとし、隣接する第一の溝部１３ａと第二の溝部１３ｂとの間の領域を第二の領域１１ｂとする。
【００２９】
ｎ型不純物拡散層１５は、活性領域１ａの表層から深さ方向に、例えば１．０×１０１３／ｃｍ２程度の濃度のリン等のＮ型不純物（イオン）が注入された領域であり、トランジスタ２のソース領域またはドレイン領域のいずれか一方として機能する。
【００３０】
ここで、ｎ型不純物拡散層１５の底辺を接合位置１５ｃとする。ｐ型の不純物を有する半導体基板１に、ｎ型の不純物を導入してｎ型不純物拡散層１５を形成するので、ｎ型不純物拡散層１５の底辺、すなわち半導体基板１内部側のｐ型不純物領域との境界はｐ/ｎ接合位置に相当する。
【００３１】
また、隣接する第一の溝部１３ａ同士の間に設けられたｎ型不純物拡散層１５を第一のｎ型不純物拡散層１５ａ（図１のソース領域）とし、隣接する第一の溝部１３ａと第二の溝部１３ｂとの間に設けられたｎ型不純物拡散層１５を第二のｎ型不純物拡散層１５ｂ（図１のドレイン領域）とする。
【００３２】
ゲート電極３１は、トランジスタ２のゲート電極として動作する。また、本実施形態では、対で設けられた２本の隣接するゲート電極３１は、対応する各々のトランジスタ２のゲート電極として動作する。
また、ゲート電極３１は、第一の溝部１３ａに、第一のゲート絶縁膜２５ａを介して埋め込まれた第一の導電層３１Ａから構成されている。
【００３３】
図２に示されている上記のトランジスタ２は、図１に示した平面図で見ると、第一のトランジスタＴｒ１と第二のトランジスタＴｒ２を含む構成となっている。また、第一のトランジスタＴｒ１は、第二のｎ型不純物拡散層１５ｂからなるドレイン領域と、ゲート電極３１と、第一のｎ型不純物拡散層１５ａからなるソース領域と、で構成されている。
また、第二のトランジスタＴｒ２は、第一のｎ型不純物拡散層１５ａからなるソース領域と、ゲート電極３１と、第二のｎ型不純物拡散層１５ｂからなるドレイン領域と、で構成されている。また、第一のｎ型不純物拡散層１５ａからなるソース領域は、第一のトランジスタＴｒ１と第二のトランジスタＴｒ２とに共通する構成となっている。
【００３４】
第一のゲート絶縁膜２５ａは、たとえば膜厚４ｎｍのシリコン酸化膜からなり、活性領域１ａとなる半導体基板１に形成された第一の溝部１３ａの内面を覆うように形成されている。また、第一の導電層３１Ａは、たとえば窒化チタン膜からなる第一の導電層材料３１ａと、タングステン膜からなる第二の導電層材料３１ｂとで構成されている。
第一の導電層材料３１ａは、ゲート絶縁膜２５ａの内面の一部を覆うように設けられる。また、第二の導電層材料３１ｂは、第一の導電層材料３１ａで構成される凹部を埋め込むように設けられている。したがって、第一の導電層材料３１ａの上面と第二の導電層材料３１ｂの上面とは面一の状態となり、第一の導電層３１Ａ（ゲート電極３１）の上面３１ｃを構成している。また、第一のゲート絶縁膜２５ａに接する、窒化チタン膜からなる第一の導電層材料３１ａはトランジスタの閾値電圧を制御する機能を有している。また、タングステン膜からなる第二の導電層材料３１ｂは、ワード配線層３１（ゲート電極３１）の低抵抗化の役割を有している。
【００３５】
また、ダミーゲート電極３２は、隣接するトランジスタ２同士を電気的に分離する機能を有している。また、ダミーゲート電極３２は、半導体基板１に形成された第二の溝部１３ｂに第二のゲート絶縁膜２５ｂを介して埋め込まれた第二の導電層３２Ａから構成されている。なお、第二のゲート絶縁膜２５ｂは、第一のゲート絶縁膜２５ａと同時に同じ材料から形成されたものであり、第二の溝部１３ｂの内面を覆うように形成されている。
また、第二の導電層３２Ａは、第一の導電層３１Ａと同様に、第一の導電層材料３１ａと第二の導電層材料３１ｂとで構成されている。また、第一の導電層材料３１ａは、ゲート絶縁膜２５ｂの内面の一部を覆うように設けられる。また、第二の導電層材料３１ｂは、第一の導電層材料３１ａで構成される凹部を埋め込むように設けられている。したがって、第一の導電層材料３１ａの上面と第二の導電層材料３１ｂの上面とは面一の状態となり、第二の導電層３２Ａ（ダミーゲート電極３２）の上面３２ｃを構成している。
【００３６】
なお、本実施形態における第一の導電層３１Ａおよび第二の導電層３２Ａは金属膜の多層膜により構成されているが、このような金属膜（導電層材料）としては、窒化チタン膜やタングステン膜に限定されない。ゲート絶縁膜と反応しないバリヤ性を有し、トランジスタの閾値電圧の制御が可能であれば第一の導電層材料３１ａとして用いることができる。また、配線の低抵抗化に寄与できれば第二の導電層材料３１ｂとして用いることができる。
【００３７】
また、ゲート電極３１の上面３１ｃと、ダミーダミーゲート電極３２の上面３２ｃは、半導体基板１の上面１ｂよりも下方に形成されている。
【００３８】
また、ダミーゲート電極３２の上面３２ｃは、ｎ型不純物拡散層１５の接合位置１５ｃよりも下方に位置し、上面３２ｃと接合位置１５ｃは長さｅだけ、深さ方向に離間されている。このような構成により、ダミーゲート電極３２の側面が、ｎ型不純物拡散層１５の側面と、水平方向に重なりを有するように第二のゲート絶縁膜２５ｂを介して対向することがない。また、上面３２ｃは、接合位置１５ｃよりも少なくとも２０ｎｍ下方に形成されていることが好ましい。
【００３９】
また、ゲート電極３１の上面３１ｃは、基板１の上面１ｂから深さ方向において、接合位置１５ｃと略同一の深さに位置していれば良く、接合位置１５ｃよりも上方に位置していることが特に好ましい。上面３１ｃが接合位置１５ｃよりも上方に位置していることにより、ゲート電極３１の側面は、領域ｄの部分で水平方向に重なりを有するように第一のゲート絶縁膜２５ａを介して不純物拡散層１５の側面に対向する。
【００４０】
このような構成により、ゲート電極３１に閾値以上の電圧が印加された場合、活性領域１ａのうち、第一のゲート絶縁膜２５ａを介してゲート電極３１と接する領域に形成されるチャネルが確実に不純物拡散層１５と接続される。このため、チャネル抵抗の増大を抑止してオン電流の低下を回避することができる。一方、隣接トランジスタの素子分離のために負バイアスが印加されるダミーゲート電極３２では、ダミーゲート電極３２とｎ型不純物拡散層１５との間における電界強度の増大を抑制できる。このため、接合リーク電流の増加を防止できる。
【００４１】
また、キャップ絶縁膜４３が、第一の溝部１３ａ内に埋め込まれたゲート電極３１の上面３１ｃ上と、第二の溝部１３ｂ内に埋め込まれたダミーゲート電極３２の上面３２ｃ上とを埋め込むように形成されている。また、キャップ絶縁膜４３は半導体基板１の上面１ｂから突出するように形成されている。
【００４２】
ビット線５１は、トランジスタ２のソース領域（第一のｎ型不純物拡散層１５ａ）と接続するコンタクトプラグの機能を兼ねており、ゲート電極３１同士の間のｎ型不純物拡散層１５（第一のｎ型不純物拡散層１５ａ）上に接続されている。
また、ビット線５１は、たとえばＮ型の不純物であるリンが１×１０２０／ｃｍ３の濃度でドープされた膜厚８０ｎｍのポリシリコン膜からなる第一のビット線材料４７と、膜厚５ｎｍ程度の窒化タングステン（ＷＮ）膜と、膜厚７０ｎｍ程度のタングステン（Ｗ）膜からなる第二のビット線材料４９と、から構成されている。
【００４３】
また、ビット線５１およびキャップ絶縁膜４３の上面側を覆うように、たとえば膜厚１０ｎｍ程度の窒化シリコン（Ｓｉ３Ｎ４）膜５３が形成されている。
また、４００ｎｍ程度の膜厚の第１層間絶縁膜５５が窒化シリコン膜５３の上面側を覆うように形成されている。また、コンタクトホール５７Ａが、第１層間絶縁膜５５および窒化シリコン膜５３を貫通するように形成されている。
【００４４】
コンタクトホール５７Ａを導体で埋め込んで構成されるコンタクトプラグ５８は、トランジスタ２のドレイン領域（ゲート電極３１とダミーゲート電極３２との間のｎ型不純物拡散層１５）である第二のｎ型不純物拡散層１５ｂに接続されている。
また、本実施形態におけるコンタクトプラグ５８は、たとえばリンを含有するポリシリコンで構成されるが、コンタクトプラグ５８の材料はポリシリコンに限るものではなく、タングステンなどの金属系材料を用いても構わない。コンタクトプラグ５８は、金属系材料で構成されている方が抵抗を下げることができるため、ＤＲＡＭの高速動作に有利となる利点がある。なお、コンタクトプラグ５８の材料として金属系材料を用いる場合には、コンタクトプラグ５８に接続される第二のｎ型不純物拡散層１５ｂの上面に、シリサイド層と窒化金属層を積層したバリヤ層を設ける必要がある。
【００４５】
容量コンタクトパッド８２は、たとえば窒化タングステン（ＷＮ）膜及びタングステン膜の積層膜からなり、コンタクトプラグ５８の上面側に形成されている。
また、窒化シリコン膜からなる第２層間絶縁膜８３が、容量コンタクトパッド８２および第１層間絶縁膜５５の上面側を覆うように形成されている。また、たとえばシリコン酸化膜からなる第３層間絶縁膜８４が、第２層間絶縁膜８３の上面側を覆うように形成されている。
【００４６】
キャパシタ８は、例えば窒化チタンからなる第一電極８６と、例えば、酸化ジルコニウム（ＺｒＯ２）膜からなる容量絶縁膜８７と、例えば窒化チタンからなる第二電極８８から形成されている。また、キャパシタ８は、第３層間絶縁膜８４および第２層間絶縁膜８３を貫通し、容量コンタクトパッド８２に接続するように形成されている。このような構成により、キャパシタ８は、容量コンタクトパッド８２およびコンタクトプラグ５８を介して第二のｎ型不純物拡散層１５ｂに接続される。
【００４７】
なお、本実施形態のキャパシタ８は、第一電極８６の内壁のみを電極として利用するシリンダー型の構成を一例として記載しているが、キャパシタ８の構成はこれに限定されるものではなく、他の構成であってもかまわない。例えば、第一電極８６の内壁及び外壁を電極として利用するクラウン型キャパシタとしてもかまわない。
【００４８】
配線層９０は、キャパシタ８の上方に第３層間絶縁膜８９を介して設けられている。また、配線層９０は、たとえばアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜から構成されている。本実施形態では、１層配線構造の配線層９０を一例として記載しているが、配線層９０の構成は１層配線構造に限定されるものではない。配線層９０は例えば、複数の配線層及び層間絶縁膜からなる多層配線構造でもかまわない。また、保護膜９１が、配線層９０および第３層間絶縁膜８９を覆うように形成されている。
【００４９】
本実施形態の半導体装置１０によれば、ゲート電極３１に閾値以上の電圧を印加することにより、第一の溝１３ａ内側の半導体基板１表面にチャネルが形成される。また、第一の溝１３ａ内側の半導体基板１表面にチャネルが形成された状態で、ビット線５１を介してトランジスタ２のソース領域（第一のｎ型不純物拡散層１５ａ）に電圧をかけることにより、第一のｎ型不純物拡散層１５ａから放出される電荷が、ドレイン領域（第二のｎ型不純物拡散層１５ｂ）へと流れ、トランジスタ２がオン状態となる。また、第二のｎ型不純物拡散層１５ｂに流れた電荷が、コンタクトプラグ５８を介してキャパシタ８に充電され、メモリセルに情報が記憶される。また、ダミーゲート電極３２が、ダミーゲート電極３２を挟んで隣接するトランジスタ２同士を電気的に分離している。
【００５０】
本実施形態の半導体装置１０によれば、ダミーゲート電極３２の上面３２ｃが、ｎ型不純物拡散層１５の接合位置１５ｃよりも、半導体基板１の上面１ｂから深さ方向において下方に位置している。このため、ダミーゲート電極３２の側面が、ｎ型不純物拡散層１５の側面に対して、水平方向に重なりを有するように対向することがない。このため、ダミーゲート電極３２とｎ型不純物拡散層１５との間における電界強度の増大が抑えられ、接合リーク電流の増加を抑制できる。この結果、キャパシタ８に蓄積された電荷情報のリークを防止してＤＲＡＭの情報保持特性を向上させることができる。
【００５１】
ダミーゲート電極３２の上面３２ｃは、ｎ型不純物拡散層１５の接合位置１５ｃよりも少なくとも２０ｎｍ、半導体基板１の上面１ｂから深さ方向において下方に形成されていることが望ましい。上面３２ｃが接合位置１５ｃよりも少なくとも２０ｎｍ下方に形成されていることにより、ダミーゲート電極３２の埋め込み形成時の加工ばらつきや、加工表面に生じる凹凸に起因して上面３２ｃの位置が変動しても、接合リーク電流の増大に影響を及ぼさないように充分なマージンを持たせることができる。
また、ダミーゲート電極３２の上面３２ｃの位置は、ダミーゲート電極３２が埋め込まれる第二の溝１３ｂの深さからゲート絶縁膜２５ｂの厚さ分を除いた深さより浅いことが必要である。ダミーゲート電極３２の上面３２ｃの位置が、第二の溝１３ｂの深さからゲート絶縁膜２５ｂの厚さ分を除いた深さよりも深い場合は、ダミーゲート電極３２を形成する空間が存在しないことになり、素子分離ができなくなる。
【００５２】
また、ゲート電極３１の上面３１ｃが、基板１の上面１ｂから深さ方向においてｎ型不純物拡散層１５の接合位置１５ｃよりも上方に位置している。このような構成により、ゲート電極３１に閾値以上の電圧が印加された場合、活性領域１ａのうち、第一のゲート絶縁膜２５ａを介してゲート電極３１と接する領域に形成されるチャネルが、確実に不純物拡散層１５と接続される。このため、チャネル抵抗の増大を抑止してオン電流の低下を回避することができる。
以上により、ダミーゲート電極３２で素子分離を達成しつつ、接合リーク電流の増大を抑制してＤＲＡＭの情報保持特性の劣化を防ぐことができる半導体装置１０が提供される。
【００５３】
［半導体装置の製造方法］
続いて、上記構成を有するＤＲＡＭ（半導体装置）１０の製造方法について、図１、図３〜図２６を参照しながら説明する。ここで、図３〜図２６は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、各図における断面は、それぞれ、図１中に示すＡ−Ａ’線に沿った断面を示している。
【００５４】
本実施形態の半導体装置１０の製造方法は、トランジスタ２形成工程と、ビット線５１形成工程と、キャパシタ８形成工程と、配線層９０形成工程と、から概略構成されている。
【００５５】
はじめに、活性領域１ａを区画するための素子分離領域４（図１参照）を形成する。まず、詳細な図示を省略するが、ｐ型の単結晶シリコンからなる半導体基板１上に、熱酸化法により厚さ５ｎｍのパッドシリコン酸化膜（ＳｉＯ２）を形成する。次いで、シリコン酸化膜上に、マスクとして用いる厚さ５０ｎｍの窒化シリコン膜（Ｓｉ３Ｎ４）をＣＶＤ法により堆積する。
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、これら窒化シリコン膜、シリコン酸化膜及び半導体基板１を順次異方性ドライエッチングする。このエッチングにより、半導体基板１に、活性領域１ａを区画するための素子分離溝（トレンチ）が形成される。このとき、素子分離溝の深さは２００ｎｍとなるようにエッチングする。このとき、半導体基板１の活性領域１ａの表面は、マスク用の窒化シリコン膜およびパッドシリコン酸化膜で覆われている。
【００５６】
次いで、例えばＣＶＤ法によって、素子分離溝を充填するように、全面にシリコン酸化膜を堆積する。次いで前記シリコン酸化膜を、ＣＭＰ法によりマスク用のシリコン窒化膜表面が露出するまで研磨除去する。次いで、マスク用のシリコン窒化膜およびパッドシリコン酸化膜を除去する。以上により、図１に示すように、Ｘ方向に延在する素子分離領域４が形成される。また、素子分離領域４で区画された活性領域１ａが形成される。
【００５７】
次いで、図３に示すように、活性領域１ａの上面１ｂを覆うように、熱酸化法により例えば１０ｎｍ程度の膜厚のパッドシリコン酸化膜１２を形成する。
次いで、図４に示すように、ｎ型不純物拡散層１５を活性領域１ａの表層部分に形成する。まず、パッドシリコン酸化膜１２をマスクとして、リン等のｎ型不純物を、例えば１．０×１０１３／ｃｍ２程度のドーズ量で２０ｋｅＶの加速エネルギーで活性領域１ａにイオン注入する。次いで、前記ｎ型不純物を熱処理で拡散させることにより、活性領域１ａにｎ型不純物拡散層１５を形成する。このｎ型不純物拡散層１５は、トランジスタ２のソース領域またはドレイン領域のいずれか一方として機能する。また、ｎ型不純物拡散層１５の底辺はｐ／ｎ接合を形成している。この接合が形成されている位置を接合位置１５ｃとする。本実施例では、接合位置１５ｃの深さは、活性領域１ａの上面１ｂから５０ｎｍの位置となっている。
【００５８】
次に、図５に示すように、ＣＶＤ法により、７０ｎｍ程度の膜厚の窒化シリコン膜１７を、パッドシリコン酸化膜１２を覆うように形成する。次に、窒化シリコン膜１７を覆うように、たとえばカーボン膜（アモルファス・カーボン膜）２１をＣＶＤ法により形成する。
次いで、図６に示すように、リソグラフィ法とドライエッチング法により、カーボン膜２１にレジストパターンを転写する。
【００５９】
次いで、図６に示すように、パターン形成されたカーボン膜２１をマスクとして、シリコン窒化膜１７、パッドシリコン酸化膜１２を連続的に異方性ドライエッチングする。これにより、活性領域１ａの半導体基板１の上面が露出する。その後、マスクとして用いたカーボン膜２１を除去してシリコン窒化膜１７の上面を露出させる。
【００６０】
次いで、図７に示すように、シリコン窒化膜１７をマスクとして、半導体基板１上面を異方性ドライエッチングする。このエッチングにより、第一の溝部１３ａおよび第二の溝部１３ｂが形成される。第一の溝部１３ａおよび第二の溝部１３ｂは、活性領域１ａと交差する所定の方向（例えば、図１中のＹ方向）に延在するライン状のパターンとして形成される。このとき、第一の溝部１３ａおよび第二の溝部１３ｂの底面１３ｃの深さは、素子分離領域４の底面よりも浅く形成する。ここでは、半導体基板１の上面から１５０ｎｍの深さとなるようにエッチング条件を調整した。
【００６１】
また、第一の溝部１３ａと第二の溝部１３ｂとを形成することにより、隣接する第一の溝部１３ａ同士の間に第一の領域１１ａが形成され、隣接する第一の溝部１３ａと第二の溝部１３ｂとの間に第二の領域１１ｂが形成される。
【００６２】
次に、図８に示すように、ＩＳＳＧ（In Situ Steam Generation）熱酸化法により、第一の溝部１３ａおよび第二の溝部１３ｂの内面に露出している半導体基板１表面（シリコン表面）と、シリコン窒化膜１７の表面とに、４ｎｍの膜厚のシリコン酸化膜を形成する。これにより、第一の溝部１３ａおよび第二の溝部１３ｂの内面に露出しているシリコン表面に、シリコン酸化膜からなるゲート絶縁膜２５が形成される。
【００６３】
次に、図９に示すように、第一の溝部１３ａおよび第二の溝部１３ｂの内面を含む全面を覆うように、厚さ１０ｎｍの窒化チタン膜からなる第一の導電層材料３１ａをＣＶＤ法により堆積させる。さらに、第一の溝部１３ａおよび第二の溝部１３ｂの内部を埋め込むように、全面に、厚さ５０ｎｍのタングステン膜からからなる第二の導電層材料３１ｂをＣＶＤ法により堆積させる。
【００６４】
次いで、図１０に示すように、第二の導電材料３１ｂおよび第一の導電材料３１ａを塩素系のガスプラズマを用いたドライエッチング法によりエッチバックし、第二の導電材料３１ｂおよび第一の導電材料３１ａの各々の上面が第一の溝部１３ａおよび第二の溝部１３ｂの内部に位置するように掘り下げる。第二の導電材料３１ｂおよび第一の導電材料３１ａは、いずれもメタル系材料であるので、エッチング速度が同じとなるドライエッチング条件を設定することができる。
【００６５】
このエッチングにより、エッチバックされた第二の導電材料３１ｂおよび第一の導電材料３１ａの各々の上面の位置は面一の状態となる。また、このエッチバックにおいては、第二の導電材料３１ｂを異方性エッチングにより所定の位置まで掘り下げ、その後、溝内面に露出した第一の導電材料３１ａを等方性のエッチングを用いて除去することもできる。
なお、上記のエッチバックにおいては、第一の導電材料３１ａの上面および第二の導電材料３１ｂの上面で構成される上面３１ｃおよび上面３２ｃが、半導体基板１の上面１ｂから深さ方向において下方に位置し、かつ、不純物拡散層１５の接合位置１５ｃよりも上方に位置するように、エッチング条件を調整する。
【００６６】
上記エッチバックにより、第一の溝部１３ａにゲート絶縁膜２５を介して埋め込まれた第一の導電層３１Ａ（第一の導電層材料３１ａ、第二の導電層材料３１ｂ）からなるゲート電極３１と、第二の溝部１３ｂにゲート絶縁膜２５を介して埋め込まれた第二の導電層３２Ａ（第一の導電層材料３１ａ、第二の導電層材料３１ｂ）からなる、素子分離用のダミーゲート電極３２が形成される。
【００６７】
このとき、第一の導電層３１Ａと第二の導電層３２Ａとは同じ工程で形成されるため、第一の導電層３１Ａの上面３１ｃと、第二の導電層３２Ａの上面３２ｃは、基板１の上面１ｂから深さ方向において同じ高さとなる。また、上面３１ｃおよび上面３２ｃは接合位置１５ｃよりも深さ方向において上方に形成されているため、ｎ型不純物拡散層１５の側面と、第一の導電層３１Ａおよび第二の導電層３２Ａの側面とは、領域ｄの部分でゲート絶縁膜２５を介して水平方向に重なりを有している。
【００６８】
次いで、図１１に示すように、第１犠牲マスク４１と第２犠牲マスク４２とを形成する。
まず、非晶質カーボン膜からなる第１犠牲マスク４１を、第一の溝部１３ａと第二の溝部１３ｂを埋め込むようにＣＶＤ法により全面に形成する。次いで、第１犠牲マスク４１上を覆うように、厚さ５ｎｍのシリコン窒化膜からなる第２犠牲マスク４２を形成する。次いで、リソグラフィとドライエッチング法を用いて第二の溝部１３ｂの上方に位置する第２犠牲マスク４２を選択的に除去し、第１犠牲マスク４１上面を露出させる。
【００６９】
次いで、図１２に示すように、第２犠牲マスク４２をマスクにして、非晶質カーボン膜からなる第１犠牲マスク４１をエッチングし、第二の導電層３２Ａの上面３２ｃを露出させる。カーボン膜は炭素のみで構成されている材料であるので、ドライエッチングで常用されているフッ素や塩素などのエッチングガスを必要とせず、酸素のみでエッチングできる特性を有する。このエッチングにおいては、上記特性を利用し、酸素ガスプラズマを用いて非晶質カーボン膜だけをエッチングできるので、シリコン窒化膜からなる第２犠牲マスク４２やゲート絶縁膜２５は全くエッチングされることがない。したがって、他の構造物に対して形状変化を及ぼすことなく、第二の導電層３２Ａの上面３２ｃを露出させることができる。
【００７０】
次いで、図１３に示すように、ダミーゲート電極３２を成す第二の導電層３２Ａの上面３２ｃを、ｎ型不純物拡散層１５の接合位置１５ｃよりも下方になるまでエッチバックする。
このとき、上面３２ｃが、接合位置１５ｃよりも深さ方向において２０ｎｍ以上下方
になるように、エッチバックする。
次いで、燐酸を用いたウエットエッチングによりシリコン窒化膜からなる第２犠牲マスク４２を除去し、さらに、酸素ガスプラズマを用いたドライエッチングにより残存している第１犠牲マスク４１を除去する。これにより、接合位置１５ｃよりも高い位置にあるゲート電極３１の上面３１ｃと、接合位置１５ｃよりも低い位置にあるダミーゲート電極３２の上面３２ｃとが露出する。
【００７１】
次いで、図１４に示すように、キャップ絶縁膜４３を形成する。まず、第一の溝部１３ａ内と第二の溝部１３ｂ内を埋め込むように、たとえば１４０ｎｍ程度の膜厚のプラズマ酸化膜を形成する。次いで、ＣＭＰ法により、窒化シリコン膜１７が露出するまでプラズマ酸化膜を表面研磨する。この研磨により、第一の溝部１３ａ内と第二の溝部１３ｂ内を埋め込む構成のキャップ絶縁膜４３が形成される。また、シリコン窒化膜１７の上面に形成されていたゲート絶縁膜２５は除去される。これにより、第一の溝部１３ａの内面には、ゲート絶縁膜２５ａが残存し、第二の溝部１３ｂの内面には、ゲート絶縁膜２５ｂが残存する。
【００７２】
次いで、図１５に示すように、全面に厚さ１０ｎｍのシリコン酸化膜６０を堆積した後、リソグラフィとドライエッチング法を用いて、ソース領域となる第一のｎ型不純物拡散層１５ａの上方に位置するシリコン窒化膜１７の表面が露出するように、シリコン酸化膜６０に開口を形成する。次いで、リソグラフィで用いた図示しないレジストパターンを除去した後、燐酸を用いたウエットエッチングにより、シリコン酸化膜６０をマスクとして表面が露出しているシリコン窒化膜１７を選択的に除去する。これにより、パッドシリコン酸化膜１２の表面が露出する。
【００７３】
次いで、図１６に示すように、表面が露出したパッドシリコン酸化膜１２をウエットエッチングし、ソース領域となる第一のｎ型不純物拡散層１５ａの上面を露出させる。この時、マスクとして用いたシリコン酸化膜６０と、キャップ絶縁膜４３の側壁に位置するゲート絶縁膜２５ａの一部も除去される。
【００７４】
次いで、図１７に示すように、ビット線５１を形成する。まず、例えば、Ｎ型の不純物であるリンが１×１０２０／ｃｍ３の濃度でドープされた膜厚８０ｎｍのポリシリコン膜からなる第一のビット線材料４７を、第一の領域１１ａ上部を埋め込み、かつ、キャップ絶縁膜４３の表面を覆うように形成する。
次いで、第一のビット線材料４７を覆うように、例えば、膜厚５ｎｍ程度の窒化タングステン（ＷＮ）膜と、膜厚７０ｎｍ程度のタングステン（Ｗ）膜とを順次堆積させ、Ｗ／ＷＮ膜からなる第二のビット線材料４９を形成する。
【００７５】
次に、第一のビット線材料４７および第二のビット線材料４９からなる積層膜をライン形状にパターニングする。このパターニングにより、第一のｎ型不純物拡散層１５ａと接続するビット線５１が形成される。また、ビット線５１が形成されることにより、トランジスタ２が形成される。
なお、本実施形態におけるビット線５１は、ゲート電極３１およびダミーゲート電極３２と交差する方向（図１中におけるＸ方向）に延在する構成となる。ビット線５１のパターンは直線形状とすることができるが、直線形状に限定されず、例えば、一部を湾曲させた形状としてもよい。
【００７６】
次に、図１８に示すように、例えば、ＬＰ−ＣＶＤ法を用いて、キャップ絶縁膜４３およびビット線５１を覆うように、たとえば膜厚１０ｎｍの窒化シリコン（Ｓｉ３Ｎ４）膜５３を形成する。
【００７７】
次に、図１９に示すように、窒化シリコン膜５３を覆うように、たとえば、B（ボロン）及びP（リン）を含有する４００ｎｍの膜厚のＳｉＯ２膜からなる第１層間絶縁膜５５を、ＣＶＤ法により形成する。さらに、ＣＭＰ法を用いて第１層間絶縁膜５５の表面を平坦化する。
【００７８】
次に、図２０に示すように、コンタクトホール５７Ａを形成する。まず、従来公知のリソグラフィ技術を用いて、コンタクトホールパターンを形成する。次いで、前記コンタクトホールパターンをマスクとして異方性ドライエッチングを行い、第１層間絶縁膜５５をエッチングする。これにより、第二のｎ型不純物拡散層１５ｂを露出する構成のコンタクトホール５７Ａを形成する。
【００７９】
次に、図２１に示すように、コンタクトプラグ５８を形成する。まず、ＬＰ−ＣＶＤ法を用いて、たとえばリンを１×１０２０／ｃｍ３の濃度でドープしたポリシリコンを、コンタクトホール５７Ａ内を埋め込み、かつ、第１層間絶縁膜５５を覆うように形成する。次いでＣＭＰ法により、第１層間絶縁膜５５上のポリシリコンを研磨除去する。これにより、第二のｎ型不純物拡散層１５ｂに接続する構成のコンタクトプラグ５８が形成される。なお、コンタクトプラグ５８の材料はポリシリコンに限られず、タングステンなどの金属系材料を用いて同様に形成することができる。金属系材料で構成した方が抵抗を下げることができるので、ＤＲＡＭの高速動作に有利となる利点がある。なお、コンタクトプラグ５８の材料として金属系材料を用いる場合には、接続される第二のｎ型不純物拡散層１５ｂの上面に、シリサイド層と窒化金属層を積層したバリヤ層を設ける必要がある。
【００８０】
次に、図２２に示すように、容量コンタクトパッド８２を形成する。まず、第１層間絶縁膜５５およびコンタクトプラグ５８の上面側を覆うように、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次積層する。次いで、前記ＷＮ及びＷ膜をパターニングする。これにより、コンタクトプラグ５８に接続する構成の容量コンタクトパッド８２が形成される。このとき、容量コンタクトパッド８２は、図１に示すメモリセル領域に均等な間隔で形成する必要がある。このため、容量コンタクトパッド８２は、コンタクトプラグ５８の直上からずらした位置に形成することが望ましい。
【００８１】
次に、図２３に示すように、第１層間絶縁膜５５および容量コンタクトパッド８２を覆うように、例えば、窒化シリコン膜からなる第２層間絶縁膜８３を形成する。次いで、第２層間絶縁膜８３を覆うように、例えばシリコン酸化膜からなる第３層間絶縁膜８４を形成する。
【００８２】
次に、図２４に示すように、キャパシタの下部電極となる第一電極８６を形成する。まず、第２層間絶縁膜８３および第１層間絶縁膜５５を貫通するコンタクトホール８５を形成し、容量コンタクトパッド８２の上面側を露出させる。次に、コンタクトホール８５の内壁面と容量コンタクトパッド８２の上面側を覆うように、例えば窒化チタンからなる第一電極８６を形成する。このような構成により、第一電極８６の底部は、容量コンタクトパッド８２の上面に接続される。
【００８３】
次に、図２５に示すように、キャパシタ８を形成する。まず、第一電極８６の内壁面および第３層間絶縁膜８４上を覆うように容量絶縁膜８７を形成する。容量絶縁膜８７としては、例えば、酸化ジルコニウム（ＺｒＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜及びこれらの積層膜を用いることができる。次に、例えば、窒化チタンを用いて、容量絶縁膜８７表面および第３層間絶縁膜８４上を覆うように、キャパシタの上部電極となる、窒化チタンからなる第２電極８８を形成する。これにより、容量コンタクトパッド８２と接続する構成のキャパシタ８が形成される。
【００８４】
次に、図２６に示すように、配線層９０を形成する。まず、キャパシタ８を覆うように第３層間絶縁膜８９を形成する。次いで、第３層間絶縁膜８９の上面側に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）からなる配線層９０を形成する。次いで、配線層９０を覆うように保護膜９１を形成する。以上により、本実施形態の半導体装置１０が製造される。
【００８５】
本実施形態の半導体装置１０の製造方法によれば、ダミーゲート電極３２を成す第二の導電層３２Ａの上面３２ｃを、深さ方向において、ｎ型不純物拡散層１５の接合位置１５ｃよりも下方になるようにエッチバックする。このエッチバックにより、第二の導電層３２Ａの上面３２ｃを、接合位置１５ｃから深さ方向において下方に離間できる。このため、ダミーゲート電極３２の側面が、第二のゲート絶縁膜２５ｂを介してｎ型不純物拡散層１５の側面に水平方向の重なりを有して対向することを防ぐことができる。このため、ダミーゲート電極３２とｎ型不純物拡散層１５との間における電界強度の増加を抑えることができる。このため、ｎ型不純物拡散層１５の接合リーク電流の増大を抑えることができる。このため、結果的にＤＲＡＭの情報保持特性を向上させることができる。
【００８６】
また、上面３２ｃを接合位置１５ｃよりも深さ方向において２０ｎｍ以上下方になるまでエッチバックすることにより、上面３２ｃがエッチングされる量にばらつきがあっても、上面３２ｃがｎ型不純物拡散層１５の接合位置１５ｃよりも上方に形成されることを防ぐことができる。
【００８７】
また、ゲート電極３１の上面３１ｃを、ｎ型不純物拡散層１５の接合位置１５ｃよりも深さ方向において上方に形成することにより、チャネル抵抗の増大を防止してトランジスタ２の電流駆動能力を向上できる。以上により、半導体装置１０の微細化に起因する情報保持特性の劣化を防ぐことができる。
【符号の説明】
【００８８】
１…半導体基板、１ａ…活性領域、２…トランジスタ、４…素子分離領域、１０…半導体装置、１１ａ…第一の領域、１１ｂ…第二の領域、１３ａ…第一の溝部、１３ｂ…第二の溝部１３…ｎ型不純物拡散層、１５ｃ…接合位置、２５ａ…第一のゲート絶縁膜、２５ｂ…第二のゲート絶縁膜、３１…ゲート電極、３１Ａ…第一の導電層、３１ｃ…上面、３２…ダミーゲート電極、３２Ａ…第二の導電層、３２ｃ…上面、Ｔｒ１…第一のトランジスタ、Ｔｒ２…第二のトランジスタ
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの素子の急速な微細化に伴い、ＭＯＳトランジスタのゲート長も短くなりつつある。また、多数のＭＯＳトランジスタをメモリセル領域に集積させることにより、隣接するＭＯＳトランジスタ同士の距離も短くなる。また、ゲート長が短くなればなるほど、ＭＯＳトランジスタの短チャネル効果によるトランジスタ特性の悪化が問題となる。
【０００３】
このようなＭＯＳトランジスタの短チャネル効果を抑制する手段の一つとして、埋め込みゲート型のＭＯＳトランジスタが提案されている。埋め込みゲート型のＭＯＳトランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保できるため、微細なＤＲＡＭが実現可能である。また、埋め込みゲート型のＭＯＳトランジスタは高集積化に適した構成であるため、ＤＲＡＭのセルトランジスタとしての利用も検討されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８０１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下、従来の構成の埋め込みゲート型のＭＯＳトランジスタ１０２を備えるＤＲＡＭ（半導体装置）１１０の一例について、図２７、図２８を参照しながら説明する。
図２７に示すように、半導体装置１１０のメモリセル領域は、絶縁物からなるライン状の素子分離領域１０４がＸ方向に延設されている。また、素子分離領域１０４により区画されたライン状の活性領域１０１ａが所定の間隔で形成されている。
また、ワード線となるゲート電極１３１と素子分離用のダミーゲート電極（素子分離領域）１３２とが、活性領域１０１ａを縦断する方向（図２７におけるＹ方向）に所定の間隔で形成されている。なお、ゲート電極１３１とダミーゲート電極１３２は同時形成されたものである。
【０００６】
図２８に、図２７に示すＡ−Ａ’の位置に対応した埋め込みゲート型ＭＯＳトランジスタ１０２の断面図を示す。
図２８に示すように、埋め込みゲート型ＭＯＳトランジスタ１０２は、ｐ型の半導体基板１０１と、ｎ型不純物拡散層１１５と、ゲート電極１３１から概略構成されている。
【０００７】
ｎ型不純物拡散層１１５は、隣接するゲート電極１３１同士の間の第一の領域１１１ａの上部、および、ゲート電極１３１とダミーゲート電極（素子分離領域）１３２との間の第二の領域１１１ｂの上部に形成されている。
【０００８】
また、ゲート電極１３１は、第一の溝部１１３ａに第一のゲート絶縁膜１２５ａを介して埋め込まれた第一の導電層で構成されている。
また、ダミーゲート電極（素子分離領域）１３２は、第二の溝部１１３ｂに第二のゲート絶縁膜１２５ｂを介して埋め込まれた第二の導電層で構成されている。
【０００９】
また、ゲート電極１３１の上面１３１ｃと、ダミーゲート電極１３２の上面１３２ｃとは、半導体基板１０１の上面１０１ｂよりも下方（他面側）に位置している。また、ゲート電極１３１とダミーゲート電極１３２は同時に形成されたものであるため、上面１３１ｃと１３２ｃとは同じ高さで形成されている。
また、キャップ絶縁膜１４３が、第一の溝部１１３ａ内側の上面１３１ｃ上と、第二の溝部１１３ｂ内側の１３２ｃ上を埋め込むように形成されている。また、図示しないビット線が、図示しない層間絶縁膜を介して、隣接するゲート電極１３１同士の間のｎ型不純物拡散層１１５表面に接続するように形成されている。また、ゲート電極１３１とダミーゲート電極１３２の間のｎ型不純物拡散層１１５表面には、図示しない情報蓄積用の容量素子が接続されている。
【００１０】
メモリセルの動作時において、ゲート電極１３１に正バイアスを印加することにより、第一の溝部１１３ａの半導体基板表面にチャネルが形成され、ＭＯＳトランジスタ１０２はオン状態となる。一方、ダミーゲート電極１３２には、第二の溝部１１３ｂ周辺の半導体基板表面にチャネルが形成されないように、負バイアスが印加される。負バイアス印加時には、半導体基板表面にチャネルが形成されないので、ダミーゲート電極１３２を挟んで隣接する各々のｎ型不純物拡散層１１５が短絡することを抑止することができる。
したがって、ダミーゲート電極１３２は、ダミーゲート電極１３２を挟んで隣接するＭＯＳトランジスタ１０２間の素子分離用の領域として機能する。
【００１１】
上記構成のメモリセルでは、ｎ型不純物拡散層１１５の下面１１５ａ、すなわち接合位置が、ゲート電極の上面１３１ｃおよびダミーゲート電極の上面１３２ｃよりも下方に位置している。そのため、ｎ型不純物拡散層１１５側面とダミーゲート電極１３２側面とが、領域ｄの部分で水平方向に重なりを有するようにゲート絶縁膜１２５を介して隣接している。そのため、負バイアスが印加されるダミーゲート電極１３２では、領域ｄにおける電界強度が強くなり、接合リーク電流が発生する。そのため、容量素子に蓄積された電荷情報がリークしてしまい、ＤＲＡＭの情報保持特性が劣化する問題が生じる。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜が埋め込まれることによって、該素子分離絶縁膜の間に第一の方向に延在するように形成された複数の活性領域と、前記活性領域の表層から深さ方向に形成された不純物拡散層と、前記半導体基板の表層に、前記複数の活性領域を横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部と、前記埋め込みゲート用の溝部の内壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極およびダミーゲート電極とを構成すると共に、前記半導体基板の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、前記ダミーゲート電極の上面が、前記不純物拡散層の接合位置よりも下方に位置していることを特徴とする。
【発明の効果】
【００１３】
上記の構成の半導体装置によれば、ダミーゲート電極の上面が、不純物拡散層の接合位置よりも下方に位置しているため、ダミーゲート電極の側面が不純物拡散層の側面に対し、水平方向に重なるように対向することがない。したがって、不純物拡散層とダミーゲート電極との間の電界強度の増加が抑えられる。このため、接合リーク電流の増加を抑制され、ＤＲＡＭの情報保持特性の劣化を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明を適用した一実施形態である半導体装置を示す模式断面図である。
【図２】図２は、本発明を適用した一実施形態である半導体装置を示す模式平面図である。
【図３】図３は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図４】図４は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図５】図５は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図６】図６は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図７】図７は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図８】図８は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図９】図９は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１０】図１０は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１１】図１１は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１２】図１２は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１３】図１３は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１４】図１４は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１５】図１５は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１６】図１６は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１７】図１７は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１８】図１８は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図１９】図１９は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２０】図２０は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２１】図２１は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２２】図２２は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２３】図２３は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２４】図２４は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２５】図２５は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２６】図２６は、本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図１中に示すＡ−Ａ’線に沿った断面図である。
【図２７】図２７は、従来の半導体装置を説明するための模式平面図である。
【図２８】図２８は、従来の半導体装置の製造方法を説明するための模式図であり、図２７中に示すＡ−Ａ’線に沿った断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した一実施形態である半導体装置の一例について、図面を参照にして説明する。また、本実施形態では、例えば半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１６】
まず、本発明を適用した一実施形態であるＤＲＡＭ（半導体装置）１０の構成について説明する。本実施形態の半導体装置１０は、図１に示すメモリセル領域と、図示略の周辺回路領域とから構成されている。
以下、半導体装置１０を構成するメモリセルについて、図１を用いて説明する。
【００１７】
図１に示すように、半導体装置１０のメモリセル領域内には、たとえばＳＴＩ素子分離溝を絶縁物で埋め込んで構成されるライン状の素子分離領域４がＸ方向に延設されている。また、素子分離領域４により区画されたライン状の複数の活性領域１ａが所定の間隔で形成されている。本実施例では、製造技術の指標となる最小加工寸法をＦ値とすると、活性領域１ａの幅および間隔共にＦ値で配設されている。
また、ゲート電極として機能するワード配線層（ゲート電極）３１と素子分離機能を有するワード配線層（ダミーゲート電極）３２とが、活性領域１ａを横切る方向（図１におけるＹ方向）に等間隔で形成されている。ワード配線層３１と３２の幅および間隔も共にＦ値で配設される。
【００１８】
また、同一の活性領域１ａ上に対で設けられた隣接する二本のゲート電極３１は、対応する各々の埋め込みゲート型ＭＯＳトランジスタ（以下トランジスタと記す）のゲート電極として機能する。すなわち、活性領域１ａは、間に対となる２本のゲート電極３１が配置されるように、ダミーゲート電極３２により個々の活性領域１ａに分断されている。
【００１９】
また、一つの活性領域１ａには、第一のトランジスタＴｒ１および第二のトランジスタＴｒ２の、二つのトランジスタが設けられている。
第一のトランジスタＴｒ１は、ドレイン領域となる第二のｎ型不純物拡散層１５ｂ、一方のゲート電極３１、ソース領域となる第一のｎ型不純物拡散層１５ａで構成されている。また、第一のトランジスタＴｒ１においては、ドレイン領域となる第二のｎ型不純物拡散層１５ｂの左側にダミーゲート電極３２が接して設けられている。
【００２０】
また、第二のトランジスタＴｒ２はソース領域となる第一のｎ型不純物拡散層１５ａ、他方のゲート電極３１、ドレイン領域となる第二のｎ型不純物拡散層１５ｂで構成されている。また、第二のトランジスタＴｒ２においては、ドレイン領域となる第二のｎ型不純物拡散層１５ｂの右側にダミーゲート電極３２が接するように設けられている。
【００２１】
各々のトランジスタ（第一のトランジスタＴｒ１、第二のトランジスタＴｒ２）の第二のｎ型不純物拡散層１５ｂ上面には、容量素子となるキャパシタがそれぞれ接続される。ソース領域となる第一のｎ型不純物拡散層１５ａは、２本のゲート電極３１に挟まれた活性領域１ａに設けられ、各々のトランジスタに共通する拡散層となっている。ソース領域となる第一のｎ型不純物拡散層１５ａ上面にはビット配線が接続される。
なお、上記のソース領域、ドレイン領域は便宜的に定めているものであって、動作状態によってはソース領域がドレイン領域となり、ドレイン領域がソース領域となり得るものである。
【００２２】
上記の構成において、ダミーゲート電極３２が所定の電位に維持されることで、隣接するトランジスタ同士が電位的に分離される。例えば、図１の左側に位置するダミーゲート電極３２の場合で見ると、ダミーゲート電極３２の左側に位置する第二のトランジスタＴｒ２と右側に位置する第一のトランジスタＴｒ１の各々のドレイン拡散層１５ｂが短絡することをダミーゲート電極３２が抑止している。
また、トランジスタがＮチャネル型トランジスタである場合にはダミーゲート電極３２に負のバイアス電圧が印加される。また、トランジスタがＰチャネル型トランジスタである場合には、ダミーゲート電極３２に正のバイアス電圧が印加されることとなる。
【００２３】
また、図１中においては図示を省略するが、後述する複数のビット線５１が、ゲート電極３１及びダミーゲート電極３２と直交する方向（図１中に示すＸ方向）に、所定の間隔で形成されている。
【００２４】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図示略）が設けられている。
なお、本実施形態の半導体装置１０は、一つのメモリセルが、Ｘ方向に３Ｆ、Ｙ方向に２Ｆとなる領域に配置されるので、面積が３Ｆ×２Ｆ＝６Ｆ２で構成されている。Ｆは前述の最小加工寸法である。
【００２５】
次に、本実施形態の半導体装置１０を構成するメモリセルについて説明する。
図２に示すように、本実施形態のメモリセルは、トランジスタ２（第一のトランジスタＴｒ１、第二のトランジスタＴｒ２）、キャパシタ８および配線層９０が形成された積層構造体である。以下、それぞれの構成について説明する。
【００２６】
トランジスタ２は、半導体基板１における活性領域１ａの表層から深さ方向に形成されたｎ型不純物拡散層１５と、ゲート電極３１と、を備えている。
【００２７】
半導体基板１は、たとえばＰ型の単結晶シリコンからなり、図１に示す素子分離領域４により区画された活性領域１ａが構成されている。
また、複数の活性領域１ａを横切り、第二の方向（図１におけるＹ方向）に延在するように形成された、埋め込みゲート用の第一の溝部１３ａと第二の溝部１３ｂとが、所定の間隔（Ｆ値）で半導体基板１の表層に形成されている。第一の溝部１３ａは、トランジスタ２のゲート電極として動作するゲート電極３１用の溝部である。また、第二の溝部１３ｂは、ダミーゲート電極３２用の溝部である。また、本実施形態では、第一の溝部１３ａの２本置きに、１本の第二の溝部１３ｂが形成されている。
【００２８】
また、活性領域１ａは、第一の溝部１３ａと第二の溝部１３ｂによって等間隔（Ｆ値）に区画されている。
また、活性領域１ａのうち、隣接する第一の溝部１３ａ同士の間の領域を第一の領域１１ａとし、隣接する第一の溝部１３ａと第二の溝部１３ｂとの間の領域を第二の領域１１ｂとする。
【００２９】
ｎ型不純物拡散層１５は、活性領域１ａの表層から深さ方向に、例えば１．０×１０１３／ｃｍ２程度の濃度のリン等のＮ型不純物（イオン）が注入された領域であり、トランジスタ２のソース領域またはドレイン領域のいずれか一方として機能する。
【００３０】
ここで、ｎ型不純物拡散層１５の底辺を接合位置１５ｃとする。ｐ型の不純物を有する半導体基板１に、ｎ型の不純物を導入してｎ型不純物拡散層１５を形成するので、ｎ型不純物拡散層１５の底辺、すなわち半導体基板１内部側のｐ型不純物領域との境界はｐ/ｎ接合位置に相当する。
【００３１】
また、隣接する第一の溝部１３ａ同士の間に設けられたｎ型不純物拡散層１５を第一のｎ型不純物拡散層１５ａ（図１のソース領域）とし、隣接する第一の溝部１３ａと第二の溝部１３ｂとの間に設けられたｎ型不純物拡散層１５を第二のｎ型不純物拡散層１５ｂ（図１のドレイン領域）とする。
【００３２】
ゲート電極３１は、トランジスタ２のゲート電極として動作する。また、本実施形態では、対で設けられた２本の隣接するゲート電極３１は、対応する各々のトランジスタ２のゲート電極として動作する。
また、ゲート電極３１は、第一の溝部１３ａに、第一のゲート絶縁膜２５ａを介して埋め込まれた第一の導電層３１Ａから構成されている。
【００３３】
図２に示されている上記のトランジスタ２は、図１に示した平面図で見ると、第一のトランジスタＴｒ１と第二のトランジスタＴｒ２を含む構成となっている。また、第一のトランジスタＴｒ１は、第二のｎ型不純物拡散層１５ｂからなるドレイン領域と、ゲート電極３１と、第一のｎ型不純物拡散層１５ａからなるソース領域と、で構成されている。
また、第二のトランジスタＴｒ２は、第一のｎ型不純物拡散層１５ａからなるソース領域と、ゲート電極３１と、第二のｎ型不純物拡散層１５ｂからなるドレイン領域と、で構成されている。また、第一のｎ型不純物拡散層１５ａからなるソース領域は、第一のトランジスタＴｒ１と第二のトランジスタＴｒ２とに共通する構成となっている。
【００３４】
第一のゲート絶縁膜２５ａは、たとえば膜厚４ｎｍのシリコン酸化膜からなり、活性領域１ａとなる半導体基板１に形成された第一の溝部１３ａの内面を覆うように形成されている。また、第一の導電層３１Ａは、たとえば窒化チタン膜からなる第一の導電層材料３１ａと、タングステン膜からなる第二の導電層材料３１ｂとで構成されている。
第一の導電層材料３１ａは、ゲート絶縁膜２５ａの内面の一部を覆うように設けられる。また、第二の導電層材料３１ｂは、第一の導電層材料３１ａで構成される凹部を埋め込むように設けられている。したがって、第一の導電層材料３１ａの上面と第二の導電層材料３１ｂの上面とは面一の状態となり、第一の導電層３１Ａ（ゲート電極３１）の上面３１ｃを構成している。また、第一のゲート絶縁膜２５ａに接する、窒化チタン膜からなる第一の導電層材料３１ａはトランジスタの閾値電圧を制御する機能を有している。また、タングステン膜からなる第二の導電層材料３１ｂは、ワード配線層３１（ゲート電極３１）の低抵抗化の役割を有している。
【００３５】
また、ダミーゲート電極３２は、隣接するトランジスタ２同士を電気的に分離する機能を有している。また、ダミーゲート電極３２は、半導体基板１に形成された第二の溝部１３ｂに第二のゲート絶縁膜２５ｂを介して埋め込まれた第二の導電層３２Ａから構成されている。なお、第二のゲート絶縁膜２５ｂは、第一のゲート絶縁膜２５ａと同時に同じ材料から形成されたものであり、第二の溝部１３ｂの内面を覆うように形成されている。
また、第二の導電層３２Ａは、第一の導電層３１Ａと同様に、第一の導電層材料３１ａと第二の導電層材料３１ｂとで構成されている。また、第一の導電層材料３１ａは、ゲート絶縁膜２５ｂの内面の一部を覆うように設けられる。また、第二の導電層材料３１ｂは、第一の導電層材料３１ａで構成される凹部を埋め込むように設けられている。したがって、第一の導電層材料３１ａの上面と第二の導電層材料３１ｂの上面とは面一の状態となり、第二の導電層３２Ａ（ダミーゲート電極３２）の上面３２ｃを構成している。
【００３６】
なお、本実施形態における第一の導電層３１Ａおよび第二の導電層３２Ａは金属膜の多層膜により構成されているが、このような金属膜（導電層材料）としては、窒化チタン膜やタングステン膜に限定されない。ゲート絶縁膜と反応しないバリヤ性を有し、トランジスタの閾値電圧の制御が可能であれば第一の導電層材料３１ａとして用いることができる。また、配線の低抵抗化に寄与できれば第二の導電層材料３１ｂとして用いることができる。
【００３７】
また、ゲート電極３１の上面３１ｃと、ダミーダミーゲート電極３２の上面３２ｃは、半導体基板１の上面１ｂよりも下方に形成されている。
【００３８】
また、ダミーゲート電極３２の上面３２ｃは、ｎ型不純物拡散層１５の接合位置１５ｃよりも下方に位置し、上面３２ｃと接合位置１５ｃは長さｅだけ、深さ方向に離間されている。このような構成により、ダミーゲート電極３２の側面が、ｎ型不純物拡散層１５の側面と、水平方向に重なりを有するように第二のゲート絶縁膜２５ｂを介して対向することがない。また、上面３２ｃは、接合位置１５ｃよりも少なくとも２０ｎｍ下方に形成されていることが好ましい。
【００３９】
また、ゲート電極３１の上面３１ｃは、基板１の上面１ｂから深さ方向において、接合位置１５ｃと略同一の深さに位置していれば良く、接合位置１５ｃよりも上方に位置していることが特に好ましい。上面３１ｃが接合位置１５ｃよりも上方に位置していることにより、ゲート電極３１の側面は、領域ｄの部分で水平方向に重なりを有するように第一のゲート絶縁膜２５ａを介して不純物拡散層１５の側面に対向する。
【００４０】
このような構成により、ゲート電極３１に閾値以上の電圧が印加された場合、活性領域１ａのうち、第一のゲート絶縁膜２５ａを介してゲート電極３１と接する領域に形成されるチャネルが確実に不純物拡散層１５と接続される。このため、チャネル抵抗の増大を抑止してオン電流の低下を回避することができる。一方、隣接トランジスタの素子分離のために負バイアスが印加されるダミーゲート電極３２では、ダミーゲート電極３２とｎ型不純物拡散層１５との間における電界強度の増大を抑制できる。このため、接合リーク電流の増加を防止できる。
【００４１】
また、キャップ絶縁膜４３が、第一の溝部１３ａ内に埋め込まれたゲート電極３１の上面３１ｃ上と、第二の溝部１３ｂ内に埋め込まれたダミーゲート電極３２の上面３２ｃ上とを埋め込むように形成されている。また、キャップ絶縁膜４３は半導体基板１の上面１ｂから突出するように形成されている。
【００４２】
ビット線５１は、トランジスタ２のソース領域（第一のｎ型不純物拡散層１５ａ）と接続するコンタクトプラグの機能を兼ねており、ゲート電極３１同士の間のｎ型不純物拡散層１５（第一のｎ型不純物拡散層１５ａ）上に接続されている。
また、ビット線５１は、たとえばＮ型の不純物であるリンが１×１０２０／ｃｍ３の濃度でドープされた膜厚８０ｎｍのポリシリコン膜からなる第一のビット線材料４７と、膜厚５ｎｍ程度の窒化タングステン（ＷＮ）膜と、膜厚７０ｎｍ程度のタングステン（Ｗ）膜からなる第二のビット線材料４９と、から構成されている。
【００４３】
また、ビット線５１およびキャップ絶縁膜４３の上面側を覆うように、たとえば膜厚１０ｎｍ程度の窒化シリコン（Ｓｉ３Ｎ４）膜５３が形成されている。
また、４００ｎｍ程度の膜厚の第１層間絶縁膜５５が窒化シリコン膜５３の上面側を覆うように形成されている。また、コンタクトホール５７Ａが、第１層間絶縁膜５５および窒化シリコン膜５３を貫通するように形成されている。
【００４４】
コンタクトホール５７Ａを導体で埋め込んで構成されるコンタクトプラグ５８は、トランジスタ２のドレイン領域（ゲート電極３１とダミーゲート電極３２との間のｎ型不純物拡散層１５）である第二のｎ型不純物拡散層１５ｂに接続されている。
また、本実施形態におけるコンタクトプラグ５８は、たとえばリンを含有するポリシリコンで構成されるが、コンタクトプラグ５８の材料はポリシリコンに限るものではなく、タングステンなどの金属系材料を用いても構わない。コンタクトプラグ５８は、金属系材料で構成されている方が抵抗を下げることができるため、ＤＲＡＭの高速動作に有利となる利点がある。なお、コンタクトプラグ５８の材料として金属系材料を用いる場合には、コンタクトプラグ５８に接続される第二のｎ型不純物拡散層１５ｂの上面に、シリサイド層と窒化金属層を積層したバリヤ層を設ける必要がある。
【００４５】
容量コンタクトパッド８２は、たとえば窒化タングステン（ＷＮ）膜及びタングステン膜の積層膜からなり、コンタクトプラグ５８の上面側に形成されている。
また、窒化シリコン膜からなる第２層間絶縁膜８３が、容量コンタクトパッド８２および第１層間絶縁膜５５の上面側を覆うように形成されている。また、たとえばシリコン酸化膜からなる第３層間絶縁膜８４が、第２層間絶縁膜８３の上面側を覆うように形成されている。
【００４６】
キャパシタ８は、例えば窒化チタンからなる第一電極８６と、例えば、酸化ジルコニウム（ＺｒＯ２）膜からなる容量絶縁膜８７と、例えば窒化チタンからなる第二電極８８から形成されている。また、キャパシタ８は、第３層間絶縁膜８４および第２層間絶縁膜８３を貫通し、容量コンタクトパッド８２に接続するように形成されている。このような構成により、キャパシタ８は、容量コンタクトパッド８２およびコンタクトプラグ５８を介して第二のｎ型不純物拡散層１５ｂに接続される。
【００４７】
なお、本実施形態のキャパシタ８は、第一電極８６の内壁のみを電極として利用するシリンダー型の構成を一例として記載しているが、キャパシタ８の構成はこれに限定されるものではなく、他の構成であってもかまわない。例えば、第一電極８６の内壁及び外壁を電極として利用するクラウン型キャパシタとしてもかまわない。
【００４８】
配線層９０は、キャパシタ８の上方に第３層間絶縁膜８９を介して設けられている。また、配線層９０は、たとえばアルミニウム（Ａｌ）膜や銅（Ｃｕ）膜から構成されている。本実施形態では、１層配線構造の配線層９０を一例として記載しているが、配線層９０の構成は１層配線構造に限定されるものではない。配線層９０は例えば、複数の配線層及び層間絶縁膜からなる多層配線構造でもかまわない。また、保護膜９１が、配線層９０および第３層間絶縁膜８９を覆うように形成されている。
【００４９】
本実施形態の半導体装置１０によれば、ゲート電極３１に閾値以上の電圧を印加することにより、第一の溝１３ａ内側の半導体基板１表面にチャネルが形成される。また、第一の溝１３ａ内側の半導体基板１表面にチャネルが形成された状態で、ビット線５１を介してトランジスタ２のソース領域（第一のｎ型不純物拡散層１５ａ）に電圧をかけることにより、第一のｎ型不純物拡散層１５ａから放出される電荷が、ドレイン領域（第二のｎ型不純物拡散層１５ｂ）へと流れ、トランジスタ２がオン状態となる。また、第二のｎ型不純物拡散層１５ｂに流れた電荷が、コンタクトプラグ５８を介してキャパシタ８に充電され、メモリセルに情報が記憶される。また、ダミーゲート電極３２が、ダミーゲート電極３２を挟んで隣接するトランジスタ２同士を電気的に分離している。
【００５０】
本実施形態の半導体装置１０によれば、ダミーゲート電極３２の上面３２ｃが、ｎ型不純物拡散層１５の接合位置１５ｃよりも、半導体基板１の上面１ｂから深さ方向において下方に位置している。このため、ダミーゲート電極３２の側面が、ｎ型不純物拡散層１５の側面に対して、水平方向に重なりを有するように対向することがない。このため、ダミーゲート電極３２とｎ型不純物拡散層１５との間における電界強度の増大が抑えられ、接合リーク電流の増加を抑制できる。この結果、キャパシタ８に蓄積された電荷情報のリークを防止してＤＲＡＭの情報保持特性を向上させることができる。
【００５１】
ダミーゲート電極３２の上面３２ｃは、ｎ型不純物拡散層１５の接合位置１５ｃよりも少なくとも２０ｎｍ、半導体基板１の上面１ｂから深さ方向において下方に形成されていることが望ましい。上面３２ｃが接合位置１５ｃよりも少なくとも２０ｎｍ下方に形成されていることにより、ダミーゲート電極３２の埋め込み形成時の加工ばらつきや、加工表面に生じる凹凸に起因して上面３２ｃの位置が変動しても、接合リーク電流の増大に影響を及ぼさないように充分なマージンを持たせることができる。
また、ダミーゲート電極３２の上面３２ｃの位置は、ダミーゲート電極３２が埋め込まれる第二の溝１３ｂの深さからゲート絶縁膜２５ｂの厚さ分を除いた深さより浅いことが必要である。ダミーゲート電極３２の上面３２ｃの位置が、第二の溝１３ｂの深さからゲート絶縁膜２５ｂの厚さ分を除いた深さよりも深い場合は、ダミーゲート電極３２を形成する空間が存在しないことになり、素子分離ができなくなる。
【００５２】
また、ゲート電極３１の上面３１ｃが、基板１の上面１ｂから深さ方向においてｎ型不純物拡散層１５の接合位置１５ｃよりも上方に位置している。このような構成により、ゲート電極３１に閾値以上の電圧が印加された場合、活性領域１ａのうち、第一のゲート絶縁膜２５ａを介してゲート電極３１と接する領域に形成されるチャネルが、確実に不純物拡散層１５と接続される。このため、チャネル抵抗の増大を抑止してオン電流の低下を回避することができる。
以上により、ダミーゲート電極３２で素子分離を達成しつつ、接合リーク電流の増大を抑制してＤＲＡＭの情報保持特性の劣化を防ぐことができる半導体装置１０が提供される。
【００５３】
［半導体装置の製造方法］
続いて、上記構成を有するＤＲＡＭ（半導体装置）１０の製造方法について、図１、図３〜図２６を参照しながら説明する。ここで、図３〜図２６は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、各図における断面は、それぞれ、図１中に示すＡ−Ａ’線に沿った断面を示している。
【００５４】
本実施形態の半導体装置１０の製造方法は、トランジスタ２形成工程と、ビット線５１形成工程と、キャパシタ８形成工程と、配線層９０形成工程と、から概略構成されている。
【００５５】
はじめに、活性領域１ａを区画するための素子分離領域４（図１参照）を形成する。まず、詳細な図示を省略するが、ｐ型の単結晶シリコンからなる半導体基板１上に、熱酸化法により厚さ５ｎｍのパッドシリコン酸化膜（ＳｉＯ２）を形成する。次いで、シリコン酸化膜上に、マスクとして用いる厚さ５０ｎｍの窒化シリコン膜（Ｓｉ３Ｎ４）をＣＶＤ法により堆積する。
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、これら窒化シリコン膜、シリコン酸化膜及び半導体基板１を順次異方性ドライエッチングする。このエッチングにより、半導体基板１に、活性領域１ａを区画するための素子分離溝（トレンチ）が形成される。このとき、素子分離溝の深さは２００ｎｍとなるようにエッチングする。このとき、半導体基板１の活性領域１ａの表面は、マスク用の窒化シリコン膜およびパッドシリコン酸化膜で覆われている。
【００５６】
次いで、例えばＣＶＤ法によって、素子分離溝を充填するように、全面にシリコン酸化膜を堆積する。次いで前記シリコン酸化膜を、ＣＭＰ法によりマスク用のシリコン窒化膜表面が露出するまで研磨除去する。次いで、マスク用のシリコン窒化膜およびパッドシリコン酸化膜を除去する。以上により、図１に示すように、Ｘ方向に延在する素子分離領域４が形成される。また、素子分離領域４で区画された活性領域１ａが形成される。
【００５７】
次いで、図３に示すように、活性領域１ａの上面１ｂを覆うように、熱酸化法により例えば１０ｎｍ程度の膜厚のパッドシリコン酸化膜１２を形成する。
次いで、図４に示すように、ｎ型不純物拡散層１５を活性領域１ａの表層部分に形成する。まず、パッドシリコン酸化膜１２をマスクとして、リン等のｎ型不純物を、例えば１．０×１０１３／ｃｍ２程度のドーズ量で２０ｋｅＶの加速エネルギーで活性領域１ａにイオン注入する。次いで、前記ｎ型不純物を熱処理で拡散させることにより、活性領域１ａにｎ型不純物拡散層１５を形成する。このｎ型不純物拡散層１５は、トランジスタ２のソース領域またはドレイン領域のいずれか一方として機能する。また、ｎ型不純物拡散層１５の底辺はｐ／ｎ接合を形成している。この接合が形成されている位置を接合位置１５ｃとする。本実施例では、接合位置１５ｃの深さは、活性領域１ａの上面１ｂから５０ｎｍの位置となっている。
【００５８】
次に、図５に示すように、ＣＶＤ法により、７０ｎｍ程度の膜厚の窒化シリコン膜１７を、パッドシリコン酸化膜１２を覆うように形成する。次に、窒化シリコン膜１７を覆うように、たとえばカーボン膜（アモルファス・カーボン膜）２１をＣＶＤ法により形成する。
次いで、図６に示すように、リソグラフィ法とドライエッチング法により、カーボン膜２１にレジストパターンを転写する。
【００５９】
次いで、図６に示すように、パターン形成されたカーボン膜２１をマスクとして、シリコン窒化膜１７、パッドシリコン酸化膜１２を連続的に異方性ドライエッチングする。これにより、活性領域１ａの半導体基板１の上面が露出する。その後、マスクとして用いたカーボン膜２１を除去してシリコン窒化膜１７の上面を露出させる。
【００６０】
次いで、図７に示すように、シリコン窒化膜１７をマスクとして、半導体基板１上面を異方性ドライエッチングする。このエッチングにより、第一の溝部１３ａおよび第二の溝部１３ｂが形成される。第一の溝部１３ａおよび第二の溝部１３ｂは、活性領域１ａと交差する所定の方向（例えば、図１中のＹ方向）に延在するライン状のパターンとして形成される。このとき、第一の溝部１３ａおよび第二の溝部１３ｂの底面１３ｃの深さは、素子分離領域４の底面よりも浅く形成する。ここでは、半導体基板１の上面から１５０ｎｍの深さとなるようにエッチング条件を調整した。
【００６１】
また、第一の溝部１３ａと第二の溝部１３ｂとを形成することにより、隣接する第一の溝部１３ａ同士の間に第一の領域１１ａが形成され、隣接する第一の溝部１３ａと第二の溝部１３ｂとの間に第二の領域１１ｂが形成される。
【００６２】
次に、図８に示すように、ＩＳＳＧ（In Situ Steam Generation）熱酸化法により、第一の溝部１３ａおよび第二の溝部１３ｂの内面に露出している半導体基板１表面（シリコン表面）と、シリコン窒化膜１７の表面とに、４ｎｍの膜厚のシリコン酸化膜を形成する。これにより、第一の溝部１３ａおよび第二の溝部１３ｂの内面に露出しているシリコン表面に、シリコン酸化膜からなるゲート絶縁膜２５が形成される。
【００６３】
次に、図９に示すように、第一の溝部１３ａおよび第二の溝部１３ｂの内面を含む全面を覆うように、厚さ１０ｎｍの窒化チタン膜からなる第一の導電層材料３１ａをＣＶＤ法により堆積させる。さらに、第一の溝部１３ａおよび第二の溝部１３ｂの内部を埋め込むように、全面に、厚さ５０ｎｍのタングステン膜からからなる第二の導電層材料３１ｂをＣＶＤ法により堆積させる。
【００６４】
次いで、図１０に示すように、第二の導電材料３１ｂおよび第一の導電材料３１ａを塩素系のガスプラズマを用いたドライエッチング法によりエッチバックし、第二の導電材料３１ｂおよび第一の導電材料３１ａの各々の上面が第一の溝部１３ａおよび第二の溝部１３ｂの内部に位置するように掘り下げる。第二の導電材料３１ｂおよび第一の導電材料３１ａは、いずれもメタル系材料であるので、エッチング速度が同じとなるドライエッチング条件を設定することができる。
【００６５】
このエッチングにより、エッチバックされた第二の導電材料３１ｂおよび第一の導電材料３１ａの各々の上面の位置は面一の状態となる。また、このエッチバックにおいては、第二の導電材料３１ｂを異方性エッチングにより所定の位置まで掘り下げ、その後、溝内面に露出した第一の導電材料３１ａを等方性のエッチングを用いて除去することもできる。
なお、上記のエッチバックにおいては、第一の導電材料３１ａの上面および第二の導電材料３１ｂの上面で構成される上面３１ｃおよび上面３２ｃが、半導体基板１の上面１ｂから深さ方向において下方に位置し、かつ、不純物拡散層１５の接合位置１５ｃよりも上方に位置するように、エッチング条件を調整する。
【００６６】
上記エッチバックにより、第一の溝部１３ａにゲート絶縁膜２５を介して埋め込まれた第一の導電層３１Ａ（第一の導電層材料３１ａ、第二の導電層材料３１ｂ）からなるゲート電極３１と、第二の溝部１３ｂにゲート絶縁膜２５を介して埋め込まれた第二の導電層３２Ａ（第一の導電層材料３１ａ、第二の導電層材料３１ｂ）からなる、素子分離用のダミーゲート電極３２が形成される。
【００６７】
このとき、第一の導電層３１Ａと第二の導電層３２Ａとは同じ工程で形成されるため、第一の導電層３１Ａの上面３１ｃと、第二の導電層３２Ａの上面３２ｃは、基板１の上面１ｂから深さ方向において同じ高さとなる。また、上面３１ｃおよび上面３２ｃは接合位置１５ｃよりも深さ方向において上方に形成されているため、ｎ型不純物拡散層１５の側面と、第一の導電層３１Ａおよび第二の導電層３２Ａの側面とは、領域ｄの部分でゲート絶縁膜２５を介して水平方向に重なりを有している。
【００６８】
次いで、図１１に示すように、第１犠牲マスク４１と第２犠牲マスク４２とを形成する。
まず、非晶質カーボン膜からなる第１犠牲マスク４１を、第一の溝部１３ａと第二の溝部１３ｂを埋め込むようにＣＶＤ法により全面に形成する。次いで、第１犠牲マスク４１上を覆うように、厚さ５ｎｍのシリコン窒化膜からなる第２犠牲マスク４２を形成する。次いで、リソグラフィとドライエッチング法を用いて第二の溝部１３ｂの上方に位置する第２犠牲マスク４２を選択的に除去し、第１犠牲マスク４１上面を露出させる。
【００６９】
次いで、図１２に示すように、第２犠牲マスク４２をマスクにして、非晶質カーボン膜からなる第１犠牲マスク４１をエッチングし、第二の導電層３２Ａの上面３２ｃを露出させる。カーボン膜は炭素のみで構成されている材料であるので、ドライエッチングで常用されているフッ素や塩素などのエッチングガスを必要とせず、酸素のみでエッチングできる特性を有する。このエッチングにおいては、上記特性を利用し、酸素ガスプラズマを用いて非晶質カーボン膜だけをエッチングできるので、シリコン窒化膜からなる第２犠牲マスク４２やゲート絶縁膜２５は全くエッチングされることがない。したがって、他の構造物に対して形状変化を及ぼすことなく、第二の導電層３２Ａの上面３２ｃを露出させることができる。
【００７０】
次いで、図１３に示すように、ダミーゲート電極３２を成す第二の導電層３２Ａの上面３２ｃを、ｎ型不純物拡散層１５の接合位置１５ｃよりも下方になるまでエッチバックする。
このとき、上面３２ｃが、接合位置１５ｃよりも深さ方向において２０ｎｍ以上下方
になるように、エッチバックする。
次いで、燐酸を用いたウエットエッチングによりシリコン窒化膜からなる第２犠牲マスク４２を除去し、さらに、酸素ガスプラズマを用いたドライエッチングにより残存している第１犠牲マスク４１を除去する。これにより、接合位置１５ｃよりも高い位置にあるゲート電極３１の上面３１ｃと、接合位置１５ｃよりも低い位置にあるダミーゲート電極３２の上面３２ｃとが露出する。
【００７１】
次いで、図１４に示すように、キャップ絶縁膜４３を形成する。まず、第一の溝部１３ａ内と第二の溝部１３ｂ内を埋め込むように、たとえば１４０ｎｍ程度の膜厚のプラズマ酸化膜を形成する。次いで、ＣＭＰ法により、窒化シリコン膜１７が露出するまでプラズマ酸化膜を表面研磨する。この研磨により、第一の溝部１３ａ内と第二の溝部１３ｂ内を埋め込む構成のキャップ絶縁膜４３が形成される。また、シリコン窒化膜１７の上面に形成されていたゲート絶縁膜２５は除去される。これにより、第一の溝部１３ａの内面には、ゲート絶縁膜２５ａが残存し、第二の溝部１３ｂの内面には、ゲート絶縁膜２５ｂが残存する。
【００７２】
次いで、図１５に示すように、全面に厚さ１０ｎｍのシリコン酸化膜６０を堆積した後、リソグラフィとドライエッチング法を用いて、ソース領域となる第一のｎ型不純物拡散層１５ａの上方に位置するシリコン窒化膜１７の表面が露出するように、シリコン酸化膜６０に開口を形成する。次いで、リソグラフィで用いた図示しないレジストパターンを除去した後、燐酸を用いたウエットエッチングにより、シリコン酸化膜６０をマスクとして表面が露出しているシリコン窒化膜１７を選択的に除去する。これにより、パッドシリコン酸化膜１２の表面が露出する。
【００７３】
次いで、図１６に示すように、表面が露出したパッドシリコン酸化膜１２をウエットエッチングし、ソース領域となる第一のｎ型不純物拡散層１５ａの上面を露出させる。この時、マスクとして用いたシリコン酸化膜６０と、キャップ絶縁膜４３の側壁に位置するゲート絶縁膜２５ａの一部も除去される。
【００７４】
次いで、図１７に示すように、ビット線５１を形成する。まず、例えば、Ｎ型の不純物であるリンが１×１０２０／ｃｍ３の濃度でドープされた膜厚８０ｎｍのポリシリコン膜からなる第一のビット線材料４７を、第一の領域１１ａ上部を埋め込み、かつ、キャップ絶縁膜４３の表面を覆うように形成する。
次いで、第一のビット線材料４７を覆うように、例えば、膜厚５ｎｍ程度の窒化タングステン（ＷＮ）膜と、膜厚７０ｎｍ程度のタングステン（Ｗ）膜とを順次堆積させ、Ｗ／ＷＮ膜からなる第二のビット線材料４９を形成する。
【００７５】
次に、第一のビット線材料４７および第二のビット線材料４９からなる積層膜をライン形状にパターニングする。このパターニングにより、第一のｎ型不純物拡散層１５ａと接続するビット線５１が形成される。また、ビット線５１が形成されることにより、トランジスタ２が形成される。
なお、本実施形態におけるビット線５１は、ゲート電極３１およびダミーゲート電極３２と交差する方向（図１中におけるＸ方向）に延在する構成となる。ビット線５１のパターンは直線形状とすることができるが、直線形状に限定されず、例えば、一部を湾曲させた形状としてもよい。
【００７６】
次に、図１８に示すように、例えば、ＬＰ−ＣＶＤ法を用いて、キャップ絶縁膜４３およびビット線５１を覆うように、たとえば膜厚１０ｎｍの窒化シリコン（Ｓｉ３Ｎ４）膜５３を形成する。
【００７７】
次に、図１９に示すように、窒化シリコン膜５３を覆うように、たとえば、B（ボロン）及びP（リン）を含有する４００ｎｍの膜厚のＳｉＯ２膜からなる第１層間絶縁膜５５を、ＣＶＤ法により形成する。さらに、ＣＭＰ法を用いて第１層間絶縁膜５５の表面を平坦化する。
【００７８】
次に、図２０に示すように、コンタクトホール５７Ａを形成する。まず、従来公知のリソグラフィ技術を用いて、コンタクトホールパターンを形成する。次いで、前記コンタクトホールパターンをマスクとして異方性ドライエッチングを行い、第１層間絶縁膜５５をエッチングする。これにより、第二のｎ型不純物拡散層１５ｂを露出する構成のコンタクトホール５７Ａを形成する。
【００７９】
次に、図２１に示すように、コンタクトプラグ５８を形成する。まず、ＬＰ−ＣＶＤ法を用いて、たとえばリンを１×１０２０／ｃｍ３の濃度でドープしたポリシリコンを、コンタクトホール５７Ａ内を埋め込み、かつ、第１層間絶縁膜５５を覆うように形成する。次いでＣＭＰ法により、第１層間絶縁膜５５上のポリシリコンを研磨除去する。これにより、第二のｎ型不純物拡散層１５ｂに接続する構成のコンタクトプラグ５８が形成される。なお、コンタクトプラグ５８の材料はポリシリコンに限られず、タングステンなどの金属系材料を用いて同様に形成することができる。金属系材料で構成した方が抵抗を下げることができるので、ＤＲＡＭの高速動作に有利となる利点がある。なお、コンタクトプラグ５８の材料として金属系材料を用いる場合には、接続される第二のｎ型不純物拡散層１５ｂの上面に、シリサイド層と窒化金属層を積層したバリヤ層を設ける必要がある。
【００８０】
次に、図２２に示すように、容量コンタクトパッド８２を形成する。まず、第１層間絶縁膜５５およびコンタクトプラグ５８の上面側を覆うように、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次積層する。次いで、前記ＷＮ及びＷ膜をパターニングする。これにより、コンタクトプラグ５８に接続する構成の容量コンタクトパッド８２が形成される。このとき、容量コンタクトパッド８２は、図１に示すメモリセル領域に均等な間隔で形成する必要がある。このため、容量コンタクトパッド８２は、コンタクトプラグ５８の直上からずらした位置に形成することが望ましい。
【００８１】
次に、図２３に示すように、第１層間絶縁膜５５および容量コンタクトパッド８２を覆うように、例えば、窒化シリコン膜からなる第２層間絶縁膜８３を形成する。次いで、第２層間絶縁膜８３を覆うように、例えばシリコン酸化膜からなる第３層間絶縁膜８４を形成する。
【００８２】
次に、図２４に示すように、キャパシタの下部電極となる第一電極８６を形成する。まず、第２層間絶縁膜８３および第１層間絶縁膜５５を貫通するコンタクトホール８５を形成し、容量コンタクトパッド８２の上面側を露出させる。次に、コンタクトホール８５の内壁面と容量コンタクトパッド８２の上面側を覆うように、例えば窒化チタンからなる第一電極８６を形成する。このような構成により、第一電極８６の底部は、容量コンタクトパッド８２の上面に接続される。
【００８３】
次に、図２５に示すように、キャパシタ８を形成する。まず、第一電極８６の内壁面および第３層間絶縁膜８４上を覆うように容量絶縁膜８７を形成する。容量絶縁膜８７としては、例えば、酸化ジルコニウム（ＺｒＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ハフニウム（ＨｆＯ２）膜及びこれらの積層膜を用いることができる。次に、例えば、窒化チタンを用いて、容量絶縁膜８７表面および第３層間絶縁膜８４上を覆うように、キャパシタの上部電極となる、窒化チタンからなる第２電極８８を形成する。これにより、容量コンタクトパッド８２と接続する構成のキャパシタ８が形成される。
【００８４】
次に、図２６に示すように、配線層９０を形成する。まず、キャパシタ８を覆うように第３層間絶縁膜８９を形成する。次いで、第３層間絶縁膜８９の上面側に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）からなる配線層９０を形成する。次いで、配線層９０を覆うように保護膜９１を形成する。以上により、本実施形態の半導体装置１０が製造される。
【００８５】
本実施形態の半導体装置１０の製造方法によれば、ダミーゲート電極３２を成す第二の導電層３２Ａの上面３２ｃを、深さ方向において、ｎ型不純物拡散層１５の接合位置１５ｃよりも下方になるようにエッチバックする。このエッチバックにより、第二の導電層３２Ａの上面３２ｃを、接合位置１５ｃから深さ方向において下方に離間できる。このため、ダミーゲート電極３２の側面が、第二のゲート絶縁膜２５ｂを介してｎ型不純物拡散層１５の側面に水平方向の重なりを有して対向することを防ぐことができる。このため、ダミーゲート電極３２とｎ型不純物拡散層１５との間における電界強度の増加を抑えることができる。このため、ｎ型不純物拡散層１５の接合リーク電流の増大を抑えることができる。このため、結果的にＤＲＡＭの情報保持特性を向上させることができる。
【００８６】
また、上面３２ｃを接合位置１５ｃよりも深さ方向において２０ｎｍ以上下方になるまでエッチバックすることにより、上面３２ｃがエッチングされる量にばらつきがあっても、上面３２ｃがｎ型不純物拡散層１５の接合位置１５ｃよりも上方に形成されることを防ぐことができる。
【００８７】
また、ゲート電極３１の上面３１ｃを、ｎ型不純物拡散層１５の接合位置１５ｃよりも深さ方向において上方に形成することにより、チャネル抵抗の増大を防止してトランジスタ２の電流駆動能力を向上できる。以上により、半導体装置１０の微細化に起因する情報保持特性の劣化を防ぐことができる。
【符号の説明】
【００８８】
１…半導体基板、１ａ…活性領域、２…トランジスタ、４…素子分離領域、１０…半導体装置、１１ａ…第一の領域、１１ｂ…第二の領域、１３ａ…第一の溝部、１３ｂ…第二の溝部１３…ｎ型不純物拡散層、１５ｃ…接合位置、２５ａ…第一のゲート絶縁膜、２５ｂ…第二のゲート絶縁膜、３１…ゲート電極、３１Ａ…第一の導電層、３１ｃ…上面、３２…ダミーゲート電極、３２Ａ…第二の導電層、３２ｃ…上面、Ｔｒ１…第一のトランジスタ、Ｔｒ２…第二のトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜が埋め込まれることによって、該素子分離絶縁膜の間に第一の方向に延在するように形成された複数の活性領域と、
前記活性領域の表層から深さ方向に形成された不純物拡散層と、
前記半導体基板の表層に、前記複数の活性領域を横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部と、
前記埋め込みゲート用の溝部の内壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極およびダミーゲート電極とを構成すると共に、前記半導体基板の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、
前記ダミーゲート電極の上面が、前記不純物拡散層と前記活性領域との界面よりも下方に位置していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の上面が、前記不純物拡散層と前記活性領域との界面よりも上方に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミーゲート電極の上面が、前記不純物拡散層と前記活性領域との界面よりも２０ｎｍ以上、下方に位置することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
対で設けられた隣接する二本のゲート電極と、前記対のゲート電極に第一の方向において隣接する一本のダミーゲート電極とが等間隔で形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
隣接する前記ゲート電極同士の間の不純物拡散領域に接続するように形成されたビット線と、
前記ゲート電極と前記ダミーゲート電極との間の不純物拡散領域に接続するように形成されたコンタクトプラグと、を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、該素子分離絶縁膜の間に第一の方向に延在する複数の活性領域を並べて形成する工程と、
前記活性領域の表層にイオンを注入することによって前記活性領域の表層から深さ方向に不純物拡散層を形成する工程と、
前記半導体基板の表層に、前記複数の活性領域を横切るように第二の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、
前記埋め込みゲート用の溝部の内壁面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極およびダミーゲート電極とを構成すると共に、前記半導体基板の面上において前記第二の方向に延在する複数のワード配線層を並べて形成する工程と、
前記ダミーゲート電極の上面が前記不純物拡散層と前記活性領域との界面よりも下方に位置するまで前記ダミーゲート電極をエッチバックする工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極の上面を、前記不純物拡散層と前記活性領域との界面よりも上方に位置するように前記ワード配線層の上面の位置および／または前記不純物拡散層と前記活性領域との界面の位置を調製することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ダミーゲート電極の上面を、前記不純物拡散層と前記活性領域との界面よりも２０ｎｍ以上下方に位置するように、前記エッチバックの量および／または前記不純物拡散層と前記活性領域との界面の位置を調製することを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
対で設けられた隣接する二本のゲート電極用の溝部と、前記対のゲート電極用の溝部に第一の方向において隣接する一本のダミーゲート電極用の溝部とを同時に等間隔に並べて形成し、
前記ゲート電極用の溝部にゲート電極を構成するワード配線層と、前記ダミーゲート電極用の溝部にダミーゲート電極を構成するワード配線層とを同時に埋め込み形成することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
隣接する前記ゲート電極同士の間の不純物拡散領域に接続するようにビット線を形成する工程と、
前記ゲート電極と前記ダミーゲート電極との間の不純物拡散領域に接続するようにコンタクトプラグを形成する工程と、を有することを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜が埋め込まれることによって、該素子分離絶縁膜の間に第一の方向に延在するように形成された複数の活性領域と、
前記活性領域の表層から深さ方向に形成された不純物拡散層と、
前記半導体基板の表層に、前記複数の活性領域を横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部と、
前記埋め込みゲート用の溝部の内壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極およびダミーゲート電極とを構成すると共に、前記半導体基板の面上において前記第二の方向に延在する複数のワード配線層と、を具備し、
前記ダミーゲート電極の上面が、前記不純物拡散層と前記活性領域との界面よりも下方に位置していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の上面が、前記不純物拡散層と前記活性領域との界面よりも上方に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミーゲート電極の上面が、前記不純物拡散層と前記活性領域との界面よりも２０ｎｍ以上、下方に位置することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
対で設けられた隣接する二本のゲート電極と、前記対のゲート電極に第一の方向において隣接する一本のダミーゲート電極とが等間隔で形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
隣接する前記ゲート電極同士の間の不純物拡散領域に接続するように形成されたビット線と、
前記ゲート電極と前記ダミーゲート電極との間の不純物拡散領域に接続するように形成されたコンタクトプラグと、を有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板の表層に形成した素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、該素子分離絶縁膜の間に第一の方向に延在する複数の活性領域を並べて形成する工程と、
前記活性領域の表層にイオンを注入することによって前記活性領域の表層から深さ方向に不純物拡散層を形成する工程と、
前記半導体基板の表層に、前記複数の活性領域を横切るように第二の方向に延在する複数の埋め込みゲート用の溝部を並べて形成する工程と、
前記埋め込みゲート用の溝部の内壁面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記活性領域上を跨ぐように前記埋め込みゲート用の溝部に埋め込まれたゲート電極およびダミーゲート電極とを構成すると共に、前記半導体基板の面上において前記第二の方向に延在する複数のワード配線層を並べて形成する工程と、
前記ダミーゲート電極の上面が前記不純物拡散層と前記活性領域との界面よりも下方に位置するまで前記ダミーゲート電極をエッチバックする工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極の上面を、前記不純物拡散層と前記活性領域との界面よりも上方に位置するように前記ワード配線層の上面の位置および／または前記不純物拡散層と前記活性領域との界面の位置を調製することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ダミーゲート電極の上面を、前記不純物拡散層と前記活性領域との界面よりも２０ｎｍ以上下方に位置するように、前記エッチバックの量および／または前記不純物拡散層と前記活性領域との界面の位置を調製することを特徴とする請求項６または請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
対で設けられた隣接する二本のゲート電極用の溝部と、前記対のゲート電極用の溝部に第一の方向において隣接する一本のダミーゲート電極用の溝部とを同時に等間隔に並べて形成し、
前記ゲート電極用の溝部にゲート電極を構成するワード配線層と、前記ダミーゲート電極用の溝部にダミーゲート電極を構成するワード配線層とを同時に埋め込み形成することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
隣接する前記ゲート電極同士の間の不純物拡散領域に接続するようにビット線を形成する工程と、
前記ゲート電極と前記ダミーゲート電極との間の不純物拡散領域に接続するようにコンタクトプラグを形成する工程と、を有することを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−８４６１９（Ｐ２０１２−８４６１９Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２２７９０８（Ｐ２０１０−２２７９０８）
【出願日】平成２２年１０月７日（２０１０．１０．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月７日（２０１０．１０．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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