半導体記憶装置の製造方法
【課題】立体構造を有する電極などの部材上に、組成の同じＡＬＤ膜を形成することの可能な半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、前記下部電極の表面および前記層間絶縁膜の表面に、Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程と、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程と、酸化剤を反応室に供給する工程と、前記酸化剤を前記反応室から真空排気する第２の真空排気工程と、繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を採用する。
【解決手段】半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、前記下部電極の表面および前記層間絶縁膜の表面に、Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程と、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程と、酸化剤を反応室に供給する工程と、前記酸化剤を前記反応室から真空排気する第２の真空排気工程と、繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を採用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くなりつつある。しかし、ゲート長が短くなればなるほどトランジスタの短チャネル効果は顕著になるため、サブスレッショルド電流が増加して、トランジスタの閾値電圧（Ｖｔ）が低下しやすくなる。それに対し、基板濃度を増大させて閾値電圧の低下を抑制する方法もあるが、接合リークが増大するため、ＤＲＡＭにおけるリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を回避するため、シリコン基板上に形成した溝にゲート電極の一部を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が採用されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、最小加工寸法が６０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
図３３は、上記トレンチゲート型セルトランジスタを備えたＤＲＡＭの一例構造を概略的に示す断面図である。図３３に示す構造のＤＲＡＭ２００においては、Ｐ型のシリコン基板２０１の表面部分に素子分離領域２０２同士が互いに左右に離間した状態で形成されている。また、素子分離領域２０２同士に挟まれた領域の半導体基板２０１に、複数のゲートトレンチ２０４が図３３の左右方向に離間した状態で形成されている。また、ゲートトレンチ２０４の内壁面に形成されたゲート絶縁膜２０５を介し、ゲートトレンチ２０４を埋めるようにゲート電極２１２が形成されている。
また、ゲート電極２１２はゲートトレンチ２０４を埋めるとともにシリコン基板２０１の上方側まで突出形成されているが、この例におけるゲート電極２１２は、下層側から順にポリシリコン膜２０６、高融点金属膜２１０、ゲートキャップ絶縁層２１１からなる３層構造となっている。また、ゲートトレンチ２０４から突出形成された部分は第１の層間絶縁膜２１４Ａにより覆われている。
【０００５】
図３３に示すゲート電極２１２同士間の領域におけるシリコン基板２０１の表面部分には低濃度Ｎ型拡散層２０８と高濃度Ｎ型拡散層２０９が積層形成されている。また、ゲート電極２１２同士の領域の外側には低濃度Ｎ型拡散層２１３が形成されている。また、高濃度Ｎ型拡散層２０９上の第１の層間絶縁膜２１４Ａには上下導通用のコンタクトプラグ（ビット配線コンタクト）２１５Ａが形成され、低濃度Ｎ型拡散層２１３上の層間絶縁膜２１４Ａには上下導通用のコンタクトプラグ２１５Ｂが形成されている。
【０００６】
また、第１の層間絶縁膜２１４Ａの上方には第２の層間絶縁膜２１４Ｂが形成され、前記コンタクトプラグ２１５Ａ上の第２の層間絶縁膜２１４Ｂ内にビット配線２１６が配線されるとともに、前記コンタクトプラグ２１５Ｂ上の第２の層間絶縁膜２１４Ｂ内に上下導通用の第２のコンタクトプラグ２１５Ｃが形成されている。
また、第２の層間絶縁膜２１４Ｂの上には第３の層間絶縁膜２１４Ｃが形成されておいる。また、第３の層間絶縁膜２１４Ｃ内にセルキャパシタ２１７が前記第２のコンタクトプラグ２１５Ｃに接続するように形成されている。また、セルキャパシタ２１７の上部側電極２１７Ａ上には第４の層間絶縁膜２１４Ｄが形成されている。また、第４の層間絶縁膜２１４Ｄ内に形成された第３のコンタクトプラグ２１５Ｄを介し、セルキャパシタ２１７の上部側電極２１７Ａと配線２１８が接続している。以上により図３３に示す概略構造のＤＲＡＭ２００が構成されている。
【０００７】
図３３に例として示す構造のＤＲＡＭ２００においては、半導体記憶装置の微細化に伴ってセルキャパシタ２１７の平面寸法が縮小されるためＤＲＡＭ動作を保持するために必要なキャパシタ容量を確保することが困難となっている。この対策の一つとして、セルキャパシタ２１７が形成される第３の層間絶縁膜２１４Ｃを、より厚く形成してセルキャパシタが形成されるシリンダホールを深くし、セルキャパシタの面積を拡大することが考えられるが、より深いシリンダホールの形成自体が極めて困難な状況になっており、現実的ではない。したがって、残る対策は誘電率の高い容量絶縁膜を採用するしかない。このような容量絶縁膜は、深孔の中に形成されるため優れた段差被覆性が要求される。この要求を満たすためには、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法により形成することが好ましいとされている。
【０００８】
例えば酸化物誘電体膜を形成するＡＬＤ法では、半導体基板がセットされた反応チャンバーへの（１）原料（前駆体）供給ステップ、（２）前駆体排気ステップ、（３）酸化剤供給ステップ、（４）酸化剤排気ステップからなる４つのステップにより１分子層の酸化物誘電体が形成される。上記４つのステップを１サイクルとして、所望の厚さになるまでサイクルを繰り返すことにより酸化物誘電体膜が形成される。上記の前駆体供給ステップでは供給された前駆体が半導体基板表面の吸着サイトに吸着する。表面の全ての吸着サイトが前駆体で覆われた飽和状態になると、それ以上、前駆体は吸着されず、１原子層の前駆体が吸着された状態となる。次に、前駆体排気ステップでは、残留する前駆体と後から供給される酸化剤との気相反応を回避するため、反応室内に残留している前駆体を排気する。続いて、酸化剤供給ステップでは例えばオゾンなどの酸化剤を供給し、既に吸着している１原子層の前駆体を酸化して、１分子層の酸化物誘電体を形成する。さらに、次のサイクルで供給される前駆体との気相反応を回避するために酸化剤排気ステップを行う。
【０００９】
ＡＬＤ法では、このような吸着による表面反応の自己抑制機構を利用することにより、１原子層（または１分子層）ごとの制御を可能としている。これにより、ＡＬＤ法は、膜厚均一性、膜厚制御性および段差被覆性に優れている。
【００１０】
ここで、段差被覆性とは、段差を有する部材の表面に膜を形成した場合に、段差の上面から底部に至るまでの膜の厚さの一様性を示す指標であり、通常、最大の厚みを有し段差の上面に形成された膜の膜厚に対する最小の厚みを有し段差の底部に形成された膜の膜厚の比を百分率で表す。従って、段差の上面から底部にかけて膜厚が均一であれば、段差被覆性は１００％となる。
【００１１】
ところで、近年、誘電率の高い容量絶縁膜を得るために、異種の金属化合物材料からなる積層構造もしくは混合構造の容量絶縁膜が用いられるようになってきた。この場合、二種類以上の金属元素を含有する容量絶縁膜をＡＬＤ法により成膜するが、その方法としては、以下に挙げる二つの方法のうちのいずれかを用いることができる。
【００１２】
一つ目は、１サイクルで形成される分子層ごとに供給する前駆体を替える成膜方法である。具体的には、第１の金属原料を含む第１のＡＬＤ膜を１分子層形成した後、第２の金属原料を含む第２のＡＬＤ膜を１分子層形成するステップを複数回繰り返すことにより交互に積層された積層構造を有する容量絶縁膜を形成させる方法である（特許文献３、４、５）。この場合、１分子層に制限されず、数分子層ずつまとめて交互に積層することもできる。
【００１３】
一つ目の方法の具体的な例を図３４（Ａ）に示す。例えば、酸化アルミニウム（ＡｌＯと記す）と酸化ジルコニウム（ＺｒＯと記す）の積層構造からなるＺｒＡｌＯ膜をＡＬＤ法により成膜する場合は、ＡｌＯを１分子層形成するＴＭＡフローの後、ＡｌＯ上にＺｒＯを１分子層形成するＴＥＭＡＺフローを実施してそれらを繰り返す。より具体的には、図３４（Ｂ）に示すように、Ａｌの前駆体となるＴＭＡ（トリメチルアルミニウム）供給、ＴＭＡ排気、酸化剤となるオゾン（Ｏ３）供給、オゾン排気、Ｚｒの前駆体となるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム）供給、ＴＥＭＡＺ排気、オゾン供給およびオゾン排気からなるステップを１サイクルとして繰り返すことにより成膜する。この方法によれば、ＡｌＯとＺｒＯを分子層ごとに交互に積層して成膜できる。
【００１４】
しかし、図３４（Ａ）、（Ｂ）に示す方法の場合、ＺｒＡｌＯ膜中のＺｒとＡｌの濃度比は、各層の成膜回数で制御されるために連続的な濃度制御ができない。また、図３４（Ｂ）に示す方法では、金属原料のうち一種のみの濃度を極端に少なくすることが難しい。例えばこの方法で形成可能な各層の一層の膜厚が０．１ｎｍ程度であるのに対し、通常、容量絶縁膜は数ｎｍ程度の膜厚で形成される。そのため、たとえばＺｒとＡｌの濃度比が９５／５と、一方の濃度が極端に低い場合は、ＺｒＡｌＯ膜全体に対して、ＡｌＯを高々一層しか成膜することができず、ＺｒとＡｌの濃度の制御が困難となる。また、この方法では生産性が著しく低下する問題も生じる。
【００１５】
二つ目は、反応室内に二種類以上の前駆体を同時に供給する成膜方法である（特許文献６）。
二つ目の方法について具体的な例を図３５に示す。例えばＺｒＡｌＯ膜を成膜する場合は、Ａｌ前駆体とＺｒ前駆体を同時に供給する工程と、Ａｌ前駆体とＺｒ前駆体を排気する工程と、酸化剤を供給する工程と、酸化剤を排気する工程と、からなるステップを１サイクルとして繰り返す。この方法によれば、Ａｌ前駆体とＺｒ前駆体を同時に供給するため、各前駆体の流量を制御することでＺｒとＡｌの濃度を連続的に制御できるとされている。そのため、各金属濃度のうち一種類のみの濃度を極端に少なくすることが可能になると考えられる。
【００１６】
しかし、図３５の方法を用いて、実際に深孔を有する部材上に上記のＡＬＤ法によりＺｒＡｌＯ膜を形成すると、深孔の深さ方向の位置によって、ＺｒＡｌＯ膜中ＺｒとＡｌの原子数比（Ｚｒ／Ａｌ比）が異なるという問題が発生した。
【００１７】
図３６は、発明者が実施した実験の一例として、Ａｌの前駆体にＴＭＡを、Ｚｒの前駆体にＴＥＭＡＺを用い、深さ３μｍ、１５０ｎｍ径の深孔を複数形成したシリコン基板を反応室にセットした状態で、上記の各々の前駆体を同じ流量で供給、成膜した場合のＺｒＡｌＯ膜の、深孔の深さ方向のＺｒ／Ａｌ比を調べた結果を示している。
【００１８】
Ｚｒ／Ａｌ比は、ＺｒＡｌＯ膜を成膜した後のシリコン基板を分割して深孔の断面を露出させ、深孔内に形成されているＺｒＡｌＯ膜に対して透過電子顕微鏡（ＴＥＭ）−ＥＤＸ（Energy Dipersive X-ray Spectroscopy）分析から得られる各元素の原子数から算出したものである。
【００１９】
図３６に示すように、トレンチ内の上部と底部とでは、Ｚｒ／Ａｌ比が大きく異なっている。深孔の上部すなわちシリコン基板表面となる深さが０の位置ではＺｒ／Ａｌ比が０．８となっているのに対し、深孔の底部となる深さが３μｍの位置ではＺｒ／Ａｌ比が０．２となっている。この結果は、深孔の表面より底部においてＺｒ濃度が激減していることを示している。
【００２０】
上記のような、深孔の位置によってＺｒ／Ａｌ比が異なるＺｒＡｌＯ膜では、リーク電流特性や誘電率が位置によって異なることを意味しており、安定した信頼性が要求される半導体記憶装置の容量絶縁膜として使用することができない。
したがって、Ａｌの前駆体とＺｒの前駆体とを同一ステップで供給して深孔内にＺｒＡｌＯ膜を形成するＡＬＤ法においても、深孔の位置によらず、Ｚｒ／Ａｌ比が一定となるＺｒＡｌＯ膜を形成する方法が求められている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【特許文献３】特開２００４−２１４３０４号公報
【特許文献４】特開２００７−１５０２４２号公報
【特許文献５】特開２００８−２４４４２８号公報
【特許文献６】特表２００８−５０２８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明の課題は、Ａｌの前駆体としてＴＭＡを用い、Ｚｒの前駆体としてＴＥＭＡＺを用いて各々同一ステップで供給するＡＬＤ法によってＺｒＡｌＯ膜を形成する方法において、シリコン基板表面に形成された深孔の内部の位置によって、ＺｒＡｌＯ膜中のＺｒ／Ａｌ比に差が生じることなく、どの位置においても一定したＺｒ／Ａｌ比を有するＺｒＡｌＯ膜を形成できる方法を提供することにある。
また、本発明の課題は、上記のＺｒＡｌＯ膜を容量絶縁膜とするキャパシタを備えた半導体記憶装置の製造方法を提供することにある。
【００２３】
発明者は、図３６に示したように、深孔内の位置に依存してＺｒ／Ａｌ濃度比が異なる原因を探るために種々実験検討を行った。その結果、Ａｌの前駆体となるＴＭＡとＺｒの前駆体となるＴＥＭＡＺでは、被覆率に対する前駆体供給時間依存性に差があるという知見を得た。
【００２４】
ここで、被覆率とは、基板表面の吸着サイト全体に対してどの程度の割合で前駆体が吸着し基板表面を被覆しているかを示す指標である。例えば、ＴＭＡを基板表面の吸着サイト全体が完全に覆われる時間よりも十分長い時間となる２００秒供給する。その場合の基板表面に吸着しているＡｌ原子数を前述のＥＤＸで求めておく。この時のＡｌ原子数をＡｌ飽和原子数とする。その後、供給時間を変えてＡｌの吸着量を変化させた試料を作成し、各試料表面の吸着Ａｌ原子数を求め、Ａｌ飽和原子数に対する吸着Ａｌ原子数の割合（％）を被覆率とした。
【００２５】
図３７（Ａ）に、ＡＬＤ法により、同じ流量のＴＭＡとＴＥＭＡＺとを、それぞれ供給
時間を変えて基板に供給した場合の各前駆体の１サイクルあたりの被覆率を示す。ここで、横軸は前駆体の供給時間（秒／サイクル）、縦軸は１サイクルあたりの前駆体の被覆率を示す。図３７（Ａ）から明らかなように、ＴＭＡの場合は供給時間が１０秒で被覆率が１００％となっている。一方、ＴＥＭＡＺの場合は被覆率が１００％となるのに３０秒の供給時間を要していることがわかる。つまり、ＴＭＡとＴＥＭＡＺでは、供給時間に対する前駆体被覆特性が異なっていることを示している。このような前駆体被覆特性に差が生じる原因としては、Ａｌの前駆体となるＴＭＡとＺｒの前駆体となるＴＥＭＡＺの気相中の拡散速度の違いに起因しているものと推察される。すなわち、ＴＭＡの分子量が７２であるのに対し、ＴＥＭＡＺの分子量は３２３であり、約４．５倍も重いことから拡散速度に差が生じ、基板表面の気相空間が充分な濃度の前駆体分子で覆われるまでの時間が異なってくるものと推察される。
【００２６】
図３７（Ｂ）は、上記の推察に基づき、基板表面に形成した深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。図３７（Ａ）に記載した時間、ｔ１、ｔ２、ｔ３の３つの場合について示している。ｔ１は供給し始めの段階における時間経過後、ｔ２はＴＭＡの被覆率が１００％に近い段階における時間経過後、ｔ３はＴＭＡの被覆率が１００％、ＴＥＭＡＺの被覆率が１００％に近い段階における時間経過後、ｔ３はＴＭＡ、ＴＥＭＡＺのいずれも被覆率が１００％となる段階における時間経過後である。
【００２７】
黒丸はＡｌの前駆体であるＴＭＡを、白丸はＺｒの前駆体であるＴＥＭＡＺを模式的に表している。ｔ１時間経過後では、深孔の表面付近ではＴＭＡとＴＥＭＡＺとの吸着比率はほぼ一定となるが、中央付近では拡散速度の速いＴＭＡの吸着が進み拡散速度の遅いＴＥＭＡＺは吸着していない。ｔ２時間経過後では、深孔の中央付近にＴＥＭＡＺが吸着し始めるが、既に大半の吸着サイトがＴＭＡで覆われているのでＴＥＭＡＺの吸着サイトは限定的となる。また、ＴＭＡの吸着はさらに深い部分まで進行している。ｔ３時間経過後では、深孔の底部を含むほとんどの吸着サイトがＴＭＡで占有され、ＴＥＭＡＺの吸着サイトはさらに限定的となる。したがって、深孔の位置が深くなるほどＴＥＭＡＺの到達が遅れるため、ＴＭＡの吸着が先行しＴＥＭＡＺの吸着が限定的となる。その結果、前述の図３６に示したように、Ｚｒ／Ａｌ比が深孔の位置が深くなるほど小さい値となっている。
【００２８】
上記のように、供給時間に対する被覆特性が異なるＴＭＡとＴＥＭＡＺを同時に供給しても深孔内では、深さ方向の位置によってＺｒ／Ａｌ比に差が生じてしまう。その結果、位置によって異なるＺｒ／Ａｌ比を有するＺｒＡｌＯ膜が形成され、リーク電流や誘電率を制御することが困難となる。
【課題を解決するための手段】
【００２９】
そこで、発明者は、上記の被覆特性をＴＭＡとＴＥＭＡＺとで一致させることができないかどうか検討を進めた。一般的に拡散速度は、基板表面における気相空間の温度と上記前駆体の濃度に依存すると考えられる。そこで、まず温度を変えた場合のＴＭＡとＴＥＭＡＺの各々の被覆特性を調べる検討を試みた。その結果、ＴＭＡについては、温度を変えると被覆率が１００％となるＴＭＡ供給時間が変化し、高温側では供給時間が短くなり、低温側では長くなる。また、温度は１５０〜４００℃の範囲で変化させてもＡＬＤ成膜が可能であることが明らかとなった。一方、ＴＥＭＡＺについては温度を３０℃程度上げただけでも気相反応が生じ、ＡＬＤ成膜自体が困難となることがわかった。したがって、前駆体としてＴＭＡとＴＥＭＡＺを用いる同時供給ＡＬＤでは、温度を最適化することによって被覆率を同じにすることは困難であり、ＴＥＭＡＺのＡＬＤ成膜に最適な２１０〜２３０℃の範囲で行わざるを得ない。
【００３０】
次に、供給量を変えた場合のＴＭＡとＴＥＭＡＺの各々の被覆特性を調べた。供給量は、液体原料であるＴＭＡとＴＥＭＡＺの各々の気化量で制御することができる。この結果、ＴＭＡ、ＴＥＭＡＺ共に、供給時間を一定とした場合、被覆率は供給量に依存し、供給量が多いほど被覆率が大きくなることが明らかとなった。これらの実験結果の中から、ＴＭＡとＴＥＭＡＺの被覆特性を一致させるためにはＴＭＡの供給量に対してＴＥＭＡＺの供給量を２．５〜３．５倍の範囲とし、好ましくは３倍に設定することが効果的であることを見出した。
また、各々の前駆体を反応室に搬送するためのキャリヤガス流量や、反応室内の全圧力依存性についても検討したが、それらの条件は被覆特性に影響していなかった。
【００３１】
図２９（Ａ）は、一例として、反応室すなわち半導体基板の温度２２０℃、ＴＭＡの供給量を０．２ｓｌｍ、ＴＥＭＡＺの供給量を０．６ｓｌｍとした場合の窒化チタン膜に対する被覆率の供給時間依存性を示したものである。なお、上記供給量は、ＴＭＡおよびＴＥＭＡＺ自体の実供給量を意味するものであり、キャリヤガスの供給量ではない。窒化チタン膜は、キャパシタの下部電極材料であり、半導体基板上にＣＶＤ法で形成したものである。図２９（Ａ）から明らかなように、ＴＭＡ、ＴＥＭＡＺ共に供給時間１０secで被覆率が１００％となっており、被覆特性が一致していることを示している。
図２９（Ｂ）は、ＴＭＡとＴＥＭＡＺの被覆率特性を一致させた場合の、半導体基板表面に形成した深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【００３２】
図２９（Ｂ）におけるｔ１、ｔ２、ｔ３は、図２９（Ａ）に記載した時間であるｔ１、ｔ２、ｔ３の３つの場合について示している。ｔ１は供給し始めの段階における時間経過後、ｔ２はＴＭＡ、ＴＥＭＡＺの被覆率が１００％に近い段階における時間経過後、ｔ３はＴＭＡ、ＴＥＭＡＺのいずれも被覆率が１００％となる段階における時間経過後である。黒丸はＡｌの前駆体であるＴＭＡを、白丸はＺｒの前駆体であるＴＥＭＡＺを模式的に表している。ここでは被覆特性が一致しているので、いずれの経過時間においてもＴＭＡとＴＥＭＡＺとの吸着比率は一定となる。
【００３３】
図２９（Ａ）、（Ｂ）に示したような条件であれば、図３７（Ａ）、（Ｂ）に示した、被覆特性が異なるガスが深孔内の位置によって吸着比率が異なる問題や、深孔内のＺｒ／Ａｌ比を制御できなくなる問題を回避することができる。このため、深孔内のいずれの位置においてもＺｒ／Ａｌ比を一定にすることができる。
【００３４】
したがって、上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明の半導体記憶装置の製造方法は、第１の電極を積層する工程と前記第１の電極上に二種類以上の金属元素を含有する容量絶縁膜を形成する工程と前記容量絶縁膜上に第２の電極を積層する工程とによってキャパシタを形成し、前記容量絶縁膜を形成する工程が、前記各金属元素を含有する各々の前駆体の第１の電極表面を覆う被覆率の前記前駆体供給時間依存性が同じとなるように調整された供給条件を用いて前記各々の前駆体を同時に前記半導体基板表面に供給するＡＬＤ法により前記容量絶縁膜を形成する工程を含むことを特徴とする。
【発明の効果】
【００３５】
本発明によれば、異なる金属元素を含有する複数の前駆体を同時に供給して、複数の金属元素を含有する容量絶縁膜をＡＬＤ法で形成する工程において、上記複数の前駆体の下部電極表面における被覆率の供給時間依存性が同じとなるように調整された条件で複数の前駆体を同時に供給するようにしている。
これにより、第一の電極がトレンチ（深孔）を有する立体構造であっても、第一の電極の深孔の底部および他の領域全体に、均一な組成のＡＬＤ膜からなる容量絶縁膜を形成できる。この結果、リーク電流の発生を抑制し、リフレッシュ特性に優れた半導体記憶装置を形成することができる。
また、各前駆体を同時に、かつ各々の被覆特性が一致する流量で供給するため、最も膜厚飽和時間の長い前駆体に合わせて、ソースガス全体の供給時間を決定する必要がない。このため、複数の前駆体を用いたＡＬＤ膜形成における前駆体の供給時間を短縮できる。このため、均一な組成のＡＬＤ膜を、立体構造を有する部材上に短時間で形成することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明方法により形成された半導体記憶装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図。
【図２】図１に示すメモリセルの部分断面を示すもので、図２（Ａ）は図１のＡ−Ａ’線に沿う断面図、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面図。
【図３】半導体基板上にシリコン酸化膜とシリコン窒化膜を形成後、素子分離溝を形成した状態を示すもので、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図４】半導体基板上に熱酸化によりシリコン酸化膜を形成後、素子分離溝の内部にシリコン窒化膜を埋込形成した状態を示すもので、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図５】半導体基板上にシリコン酸化膜を堆積した後、表面を平坦化した状態を示すもので、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図６】半導体基板上のシリコン窒化膜とシリコン酸化膜を除去し、ライン状の素子分離領域を形成後、熱酸化により半導体基板表面にシリコン酸化膜を形成し、低濃度イオン注入している状態を示すもので、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図７】半導体基板上にマスク用のシリコン窒化膜とカーボン膜を堆積し、ゲート電極溝のパターンになるようにパターニングした状態を示すもので、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図８】半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しリセスチャネル型のトランジスタとするための加工状態を示すもので、図８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図９】チャネル溝とゲート電極溝形成後の半導体基板上にゲート絶縁膜と金属膜を積層した状態を示すもので、図９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１０】エッチングによりチャネル溝とゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）を形成した状態を示すもので、図１０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１１】残存した金属膜上及びゲート電極溝の内壁を覆うようにライナー膜を形成し、その上に埋込絶縁膜を形成した状態を示すもので、図１１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１２】表面平坦化を行ってライナー膜を露出させた後、エッチングによってマスク用のシリコン窒化膜と埋込絶縁膜とライナー膜の一部を除去し、埋込絶縁膜の表面を半導体基板の表面と同等高さに加工した状態を示すもので、図１２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１３】半導体基板を覆うように第１の層間絶縁膜を形成し、埋込ワード線と同じ方向に延在するライン状のコンタクト開口を形成した状態を示すもので、図１３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１４】半導体基板上にビット配線を形成するためのポリシリコン膜と金属膜とシリコン窒化膜を積層した状態を示すもので、図１４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１５】ポリシリコン膜と金属膜とシリコン窒化膜の積層膜をパターニングしてビット配線を形成した状態を示すもので、図１５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１６】ビット配線の側面を覆うようにシリコン窒化膜とライナー膜を形成した状態を示すもので、図１６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１７】ビット配線間のスペース部を充填するようにＳＯＤ膜を堆積しアニールした後、表面平滑化を行い、更に、第２の層間絶縁膜を形成した状態を示すもので、図１７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１８】ビット配線側方の第２の層間絶縁膜とＳＯＤ膜とライナー膜とシリコン窒化膜と第１の層間絶縁膜を貫通して半導体基板表面に達する容量コンタクト開口を形成した状態を示すもので、図１８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１９】容量コンタクト開口にポリシリコン膜とシリサイド層と金属膜を充填積層し容量コンタクトプラグを形成した状態を示すもので、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２０】ビット配線および容量コンタクトプラグ上に容量コンタクトパッドを形成した状態を示すもので、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２１】容量コンタクトパッド上にストッパー膜と第３の層間絶縁膜とを形成した状態を示すもので、図２１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２２】容量コンタクトパッド上面を露出させるように第３の層間絶縁膜にコンタクト開口を形成し、コンタクト開口内に下部電極を形成した状態を示すもので、図２２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２３】下部電極上に容量絶縁膜と上部電極とを形成し、キャパシタを構成した状態を示すもので、図２３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２４】キャパシタの上に上部金属配線と保護層を形成してＤＲＡＭを完成させた状態を示すもので、図２４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２５】図１に示すメモリセルの平面図に対し、ビット配線の両側に内面層とライナー層を記載した状態を示す平面図。
【図２６】本発明方法により形成された半導体記憶装置の他の例としてのサドルフィン型のトランジスタを備えたメモリセルの部分断面を示すもので、図２６（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２６（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２７】本発明方法により形成された半導体記憶装置の他の例を備えたメモリセルにおいて半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しサドルフィン型のトランジスタとするための加工状態を示すもので、図２７（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２７（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２８】本発明方法により形成された半導体記憶装置の他の例を備えたメモリセルにおいてエッチングによりゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）と埋込配線を形成した状態を示すもので、図２８（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２８（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２９】本実施形態のフロー時間と膜厚との関係性を説明するための図で、図２９（Ａ）は本実施形態のフロー時間に対するサイクル毎の膜厚を示すグラフであり、図２９（Ｂ）は深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【図３０】本実施形態のガスフローシーケンスであり、図３０（Ａ）はＴＭＡとＴＥＭＡＺの供給タイミングを同時にした場合のガスフローシーケンス、図３０（Ｂ）はＴＭＡとＴＥＭＡＺの供給タイミングを変えた場合のガスフローシーケンスである。
【図３１】本実施形態で形成したＡＬＤ膜のＺｒ／Ａｌ比を示すグラフである。
【図３２】ＴＭＡとＴＥＭＡＺの供給時間を変えた場合のガスフローシーケンスである。
【図３３】半導体基板に形成したトレンチにゲート電極の下部側を埋め込むように形成した半導体記憶装置を備えた、従来の半導体記憶装置の一例を示す断面図である。
【図３４】従来のフロー時間と膜の組成との関係性を説明するための図で、図３４（Ａ）は本実施形態のフロー時間に対するサイクル毎の膜厚を示すグラフであり、図３４（Ｂ）は深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【図３５】従来の成膜法におけるフローチャートである。
【図３６】従来の成膜法で形成したＡＬＤ膜のＺｒ／Ａｌ比を示すグラフである。
【図３７】従来の成膜法におけるフロー時間と膜厚との関係性を説明するための図で、図３７（Ａ）は本実施形態のフロー時間に対するサイクル毎の膜厚を示すグラフであり、図３７（Ｂ）は深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【発明を実施するための形態】
【００３７】
以下、本発明の半導体記憶装置１の製造方法について図面を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３８】
はじめに、本発明に係る半導体記憶装置１の製造方法により製造された半導体記憶装置１の一例につい説明する。本発明に係る半導体記憶装置１の製造方法は、キャパシタを有する様々な半導体記憶装置の製造に適用可能であるが、その一例を図1及び図２に示す。
図１は半導体記憶装置のセル構造の一部要素を示す平面図であり、図２（Ａ）、（Ｂ）は半導体記憶装置の部分断面構造を示す。また、図２（Ａ）は図１のＡ−Ａ’線に沿う断面構造を示し、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面構造を示す。
【００３９】
半導体記憶装置１は、図２（Ａ）、（Ｂ）の断面構造に示すセルトランジスタ形成領域２とセルキャパシタ形成領域３とから概略構成されている。
セルトランジスタ形成領域２において、半導体基板５は導電型のシリコン基板からなり、その表面（一面）に帯状の活性領域Ｋが図１のＸ方向に所定角度傾斜した方向（図１において右下側に傾斜する方向）を向いてＹ方向に所定の間隔で複数離間した状態で形成されている。
【００４０】
また、活性領域Ｋを区画するように、図２（Ａ）に示す断面形状の素子分離溝４が図１のＸ方向に所定角度傾斜した方向に向くとともに、図１、図２（Ａ）のＹ方向に所定の間隔で複数配列形成されている。
また、図２（Ａ）に示すように、素子分離溝４の内面にシリコン酸化膜からなる内部絶縁膜４Ａが形成されている。また、シリコン窒化膜からなる素子分離絶縁膜６が、素子分離溝４を埋めるように内部絶縁膜４Ａの内側に形成されている。このような構成により、内部絶縁膜４Ａと素子分離絶縁膜６からなる素子分離領域（ＳＴＩ領域）が形成されている。
【００４１】
なお、図１のような平面形状の活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。また、図１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本実施形態の形状に限定されるものではない。
【００４２】
また、図２（Ｂ）に示すように、ゲート電極溝７が、図１のＹ方向に延在し、図１、図２（Ｂ）のＸ方向に所定の間隔で複数配列形成されている。また、シリコン酸化膜からなるゲート絶縁膜７Ａが、ゲート電極溝７の内面に形成されている。また、窒化チタンなどからなる内面層８が、ゲート絶縁膜７Ａの内面に形成されている。また、内面層８とゲート絶縁膜７Ａとを介してゲート電極溝７を埋め込むように、タングステンなどの高融点金属からなる埋込ワード線９が形成されている。また、埋込ワード線９の上に、埋込絶縁膜１１が、ライナー膜１０を介してゲート電極溝７を埋めるように形成されている。
【００４３】
また、図１において、埋込ワード線９が形成されるゲート電極溝７は、活性領域Ｋと重なる部分ではトレンチゲートトランジスタのチャネルとなる溝が形成され、活性領域に隣接するＳＴＩ領域上では活性領域に形成される溝よりも相対的に浅い溝が形成される。これらの深さの異なる２種類の溝を埋込んで、上面が平坦な一つの連続する配線として埋込ワード線９が形成されている。
【００４４】
なお、本発明により形成された半導体記憶装置１は、ゲート絶縁膜７Ａとライナー膜１０はそれらの上端縁がゲート電極溝７の開口部まで達するように形成されている。また、埋込絶縁膜１１が、ライナー膜１０によりゲート絶縁膜７Ａの開口部側に形成された凹部を埋めるように形成されている。また、埋込絶縁膜１１の上面とゲート絶縁膜７Ａの上端縁とライナー膜１０の上端縁がほぼ面一になるように積層形成されている。
【００４５】
また、前記埋込絶縁膜１１は、ＣＶＤ法によるシリコン酸化膜あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）などの塗布膜を高温水分含有雰囲気でアニールして個体膜としたものなどを適用することができる。
【００４６】
図２（Ａ）に示すように、Ｙ方向に隣接する前記素子分離溝４同士の間の領域には、素子分離溝４よりも浅いチャネル溝１２が形成されている。また、チャネル溝１２の内面及びチャネル溝１２に隣接する素子分離溝４の上面に亘り、シリコン酸化膜からなるゲート絶縁膜７Ａが形成されている。また、該ゲート絶縁膜７Ａ上に窒化チタンなどからなる内面層８を介して素子分離用の埋込配線１３が形成されている。また、埋込配線１３の上にライナー膜１０と埋込絶縁膜１１が積層されている。これらの図２（Ａ）に示すライナー膜１０と埋込絶縁膜１１は、図２（Ｂ）に示す埋込ワード線９の上に形成されているライナー膜１０と埋込絶縁膜１１と、後述する製造方法において同じ膜を用いて同時に形成された膜である。
【００４７】
また、素子分離用の埋込配線１３は、埋込ワード線９と同時に形成された膜である。素子分離用の埋込配線１３は、ライン状に形成された活性領域において、隣接する各々のトランジスタを構成するソース領域およびドレイン領域（図１に示した素子分離用の埋込配線１３の両側に形成される不純物拡散層領域）を電気的に分離する機能を有するものである。従来、絶縁膜で埋め込み形成する素子分離領域で囲まれた活性領域孤立パターンとして形成されるが、リソグラフィの解像度が不足し、活性領域の端部に形成されるソース／ドレイン領域を所望の形状に形成できなくなる問題があったが、本実施例の構成では、ライン状のパターンとして活性領域を形成できるので上記の問題を回避できる。
【００４８】
また、図１、図２（Ｂ）に示すように、埋込ワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の半導体記憶装置１の構造では、図２（Ｂ）に示すように、２本の埋込ワード線９と１本の素子分離用の埋込配線１３がこの順で交互にＸ方向に配列されている。
【００４９】
また、図１に示すように、ビット配線１５が、前記埋込ワード線９と埋込配線１３に対し直交する方向に配列形成されている。また、各ビット配線１５の下方に位置する活性領域Ｋの部分にビット配線接続領域１６が区画されている。また、図１に示すように、配線構造を平面視した場合に、Ｘ方向に隣接する前記埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、Ｙ方向に隣接するビット配線１５、１５間の領域に容量コンタクトプラグ形成領域１７が区画されている。また、容量コンタクトパッド１８が容量コンタクトプラグ形成領域１７に対し、図１に示すＹ方向に沿って互い違いの位置に配列形成されている。これらの容量コンタクトパッド１８は、図１のＸ方向に沿ってＹ方向に隣接するビット配線１５、１５間に配置されているが、Ｙ方向に沿って１つおきに埋込ワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに埋込ワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに、換言するとＹ方向に千鳥状に配置されている。
【００５０】
また、容量コンタクトプラグ形成領域１７に形成される容量コンタクトプラグ１９は、この実施形態では図１に示す如く矩形状に形成されているが、その一部分を各埋込ワード線９の上に位置させ、他の部分を隣接するビット配線１５、１５の間の領域であって埋込ワード線９と素子分離用の埋込配線１３との間の上方に位置させて配置され、個々に後述するキャパシタ４７に接続されている。
【００５１】
また、図１において、容量コンタクトプラグ形成領域１７は、平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨っている。したがって、容量コンタクトプラグ１９は平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。
【００５２】
次いで、図２（Ａ）、（Ｂ）をもとに、セルトランジスタ形成領域２について更に説明すると、図２（Ｂ）に示す如くＸ方向に隣接する埋込ワード線９、９の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に、深い方から順に不純物低濃度拡散層２１と不純物高濃度拡散層２２が形成されている。また、Ｘ方向に隣接する埋込ワード線９と素子分離用の埋込配線１３の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に深い方から順に不純物低濃度拡散層２３と不純物高濃度拡散層２４が形成されている。
【００５３】
また、図２（Ａ）に示す領域では埋込絶縁膜１１の上を覆うように、図２（Ｂ）に示す領域では半導体基板５の表面上、即ち、不純物高濃度拡散層２２、２４の上と、埋込ワード線９とライナー層１０と埋込絶縁膜１１を形成したゲート電極溝７の上を覆うように第１の層間絶縁膜２６が形成されている。
【００５４】
また、第１の層間絶縁膜２６に対し、図２（Ｂ）のＸ方向に隣接するゲート電極溝７同士の間の領域にコンタクトホール２８が形成されている。図１に示すように、第１の層間絶縁膜２６上に埋込ワード線９と直交する方向に延在するビット配線１５が形成されているが、これらのビット配線１５は前記コンタクトホール２８の部分において、コンタクトホール２８の底部側にまで延出形成されており、不純物高濃度拡散層２２に接続されている。従って、コンタクトホール２８が形成されている領域においてビット配線１５が存在する部分であって、その下に不純物高濃度拡散層２２が存在する領域がビット配線接続領域１６とされる。
【００５５】
また、前記ビット配線１５は、不純物ドープ型のポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１とシリコン窒化膜などの上部絶縁膜３２からなる３層構造とされている。また、図２（Ｂ）に示すように、シリコン窒化膜などからなる絶縁膜３３とライナー膜３４とが、ビット配線１５の幅方向両側、及び、図２（Ａ）に示す第１の層間絶縁膜２６の上にはビット配線１５の幅方向両側に位置するようにそれぞれ形成されている。
【００５６】
また、図１に示すＹ方向に隣接するビット配線１５同士の間の領域であって、埋込ワード線９の上方領域と埋込ワード線９に隣接する素子分離用の埋込配線１３との間の領域にかけて、平面視矩形状の容量コンタクト開口３６が形成されている。また、容量コンタクトプラグ１９が、容量コンタクト開口３６の内側に、シリコン窒化膜などの側壁３７に囲まれて形成されている。このため、容量コンタクト開口３６が形成されている部分が容量コンタクトプラグ形成領域１７に対応する。また、容量コンタクトプラグ１９は、図２（Ｂ）に示すように、ポリシリコンなどからなる底部導電膜４０とＣｏＳｉなどからなるシリサイド層４１とタングステンなどの金属膜４２からなる３層構造とされている。また、ビット配線１５と容量コンタクトプラグ１９は、半導体基板５上において、同一高さに形成され、その他の領域においてはビット配線１５と容量コンタクトプラグ１９に対し同一高さになるように埋込絶縁膜４３が形成されている。
【００５７】
次に、図２（Ａ）、（Ｂ）に示すように、キャパシタ形成領域３においては、各容量コンタクトパッド１８が容量コンタクトプラグ１９の上に、図１において平面視一部重なるように互い違いに形成されている。また、各容量コンタクトパッド１８はストッパー膜４５により覆われるとともに、ストッパー膜４５の上に第３の層間絶縁膜４６が形成されていている。また、キャパシタ４７が、第３の層間絶縁膜４６の内部であって、前記容量コンタクトパッド１８上に位置するように形成されている。
【００５８】
キャパシタ４７は、容量コンタクトパッド１８の上に形成された円筒型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６の上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃと、から構成されている。
また、第４の層間絶縁膜４８が上部電極４７Ｃの上を覆うように形成されている。また、上部金属配線４９が第４の層間絶縁膜４８の上に形成され、上部金属配線４９と第４の層間絶縁膜４８を覆うように保護膜５４が形成されている。なお、キャパシタ４７の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体記憶装置に一般的に適用されている他のキャパシタ構造を適用してもかまわない。
【００５９】
次いで、図１と図２に示す半導体記憶装置１の製造方法の一例について、図３〜図２３に基づいて説明する。なお、図３〜図２３において、それぞれの図の（Ａ）は図１のＡ−Ａ‘線に沿う部分の断面構造を示し、それぞれの図の（Ｂ）は図１のＢ−Ｂ’線に沿う部分の断面構造を示す。
【００６０】
はじめに、図３（Ａ）、（Ｂ）に示すように、Ｐ型のＳｉ基板などの半導体基板５０上に、シリコン酸化膜５１とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４膜）５２を順次積層する。
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン酸化膜５１、シリコン窒化膜５２、および半導体基板５０のパターニングを行い、活性領域Ｋを区画するための素子分離溝（トレンチ）５３を形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図１の帯状の活性領域Ｋの両側を挟むように第１の方向に延在するライン状のパターン溝として形成される。活性領域Ｋとなる領域はシリコン窒化膜５２で覆われている。
【００６１】
次に、図４（Ａ）、（Ｂ）に示すように半導体基板５０の表面にシリコン酸化膜５５を形成する。この後、シリコン窒化膜を素子分離溝５３の内部を充填するように堆積してエッチバックを行い、半導体基板５０の上面より若干低い位置まで充填された素子分離絶縁膜５６を形成する。次に、ＣＶＤ法によって、シリコン酸化膜５７を素子分離溝５３の内部を充填するように堆積し、シリコン窒化膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、図５（Ａ）、（Ｂ）に示すように表面を平坦化する。
【００６２】
次に、図６（Ａ）、（Ｂ）に示すように素子分離領域５８を形成する。まず、ウエットエッチングによって、シリコン窒化膜５２およびシリコン酸化膜５１を除去し、素子分離溝５３（シリコン酸化膜５７）の表面をシリコン基板５０表面の位置と概略同等になるようにする。これによりＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域５８が形成される。素子分離領域５８を形成することによって、複数の活性領域Ｋは絶縁分離される。その後、熱酸化により半導体基板５０の表面にシリコン酸化膜６０を形成する。この後、低濃度のＮ型不純物（リン等）をイオン注入し、Ｎ型の低濃度不純物拡散層６１を形成する。このＮ型の低濃度不純物拡散層６１は本願のリセス型トランジスタのＳ・Ｄ領域の一部（ソース・ドレイン領域の一部）として機能する。
【００６３】
次いで、図７（Ａ）、（Ｂ）に示すように、マスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、ゲート電極溝（トレンチ）形成用のパターンにパターニングする。
次いで、図８（Ａ）、（Ｂ）に示すように半導体基板５０をエッチングし、トレンチ（ゲート電極溝）６５を形成する。これらのトレンチ６５は、活性領域Ｋと交差する第２の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。この時、素子分離領域５８と接するトレンチ６５の側面部分６６には、薄膜状のシリコンがサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。
【００６４】
次に、図９（Ａ）、（Ｂ）に示すようにシリコン酸化膜等からなるゲート絶縁膜６７を形成する。この後に、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９を順次堆積する。次に、エッチバックを行い、トレンチ６５の下部内側に窒化チタン層６８およびタングステン膜６９を残存させる。これにより図１０（Ａ）、（Ｂ）に示すようにゲート電極を一部兼ねる構造の埋込ワード線７０と、素子分離用の埋込配線７３が形成される。
次いで、図１１（Ａ）、（Ｂ）に示すように、残存したタングステン層６９上およびトレンチ６５の内壁を覆うように、シリコン窒化膜（Ｓｉ３Ｎ４）等からなる１０ｎｍ程度の膜厚のライナー膜７１を形成する。次いで、ＣＶＤ法によりライナー膜７１上に埋込絶縁膜７２を堆積する。
【００６５】
次にＣＭＰ処理を行い、図１２（Ａ）、（Ｂ）に示すようにライナー膜７１が露出するまで表面を平坦化する。次いで、エッチングによってマスク用のシリコン窒化膜および、埋込絶縁膜７２とライナー膜７１の一部を除去し、埋込絶縁膜７２の表面を、半導体基板５０のシリコン表面と概略同程度の高さにする。これにより、ゲート電極溝６５の外方の半導体基板５０の一面とゲート電極溝６５上部のライナー膜７１が露出される。以上により、埋込ワード線７０および素子分離用の埋込配線７３が形成され、ゲート電極溝６５の上部内側のライナー膜７１上に埋込絶縁膜７４が形成される。
【００６６】
次に、図１３（Ａ）、（Ｂ）に示すように半導体基板５０上を覆うように、シリコン酸化膜等からなる第１の層間絶縁膜７５を形成する。この後に、第１の層間絶縁膜７５の一部を除去し、ビットコンタクト開口７６を形成する。ビットコンタクト開口７６は、埋込ワード線７０と同じ方向（図１のＹ方向、図１３では埋込ワード線７０及び埋込配線７３の延在方向）に延在するライン状の開口パターンとして形成される。これにより、ビットコンタクト開口７６のパターンと活性領域Ｋの交差した部分では、半導体基板５０のシリコン表面が露出する。次いで、Ｎ型不純物（ヒ素等）をイオン注入し、半導体基板５０のシリコン表面近傍にＮ型不純物高濃度拡散層７７を形成する。Ｎ型不純物高濃度拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能する。
【００６７】
次に、図１４（Ａ）、（Ｂ）に示すように、半導体基板５０上にＮ型の不純物（リン等）を含有したポリシリコン膜からなる底部導電膜７８、および、タングステン膜などの金属膜７９、シリコン窒化膜（絶縁膜）８０を順次堆積する。次に、図１５（Ａ）、（Ｂ）に示すように底部導電膜７８、金属膜７９、シリコン窒化膜８０の積層膜をライン形状にパターニングすることでビット配線８１を形成する。ビット配線８１は、埋込ワード線７０と交差する方向（図１に示す構造説明の場合のＸ方向）に延在するパターンとして形成される。ビットコンタクト開口７６内で露出しているシリコンからなる半導体基板５０の表面部分で、ビット配線８１の下層の底部導電膜７８と半導体基板５０の表面のＮ型不純物高濃度拡散層７７（ソース・ドレイン領域の一方）とが接続する。
【００６８】
次に、図１６（Ａ）、（Ｂ）に示すように、ビット配線８１の側面を覆うシリコン窒化膜８２を形成した後に、その上面を覆うようにシリコン窒化膜等からなるライナー膜８３を形成する。
次に、図１７（Ａ）、（Ｂ）に示すように、ビット配線８１、８１間のスペース部８１Ａを充填するように堆積膜８５を形成する。次いで、ライナー膜８３の上面が露出するまでＣＭＰ処理を行って平坦化した後に、堆積膜８５の表面を覆うように第２の層間絶縁膜８６を形成する。
【００６９】
次に、図１８（Ａ）、（Ｂ）に示すように、容量コンタクトプラグ形成領域１７に対応する位置に容量コンタクト開口８７を形成する。これにより、容量コンタクト開口８７と活性領域Ｋの交差している部分で半導体基板５０の表面が露出する。次に、容量コンタクト開口８７の内壁を覆うように、シリコン窒化膜でサイドウォール（ＳＷ）８８を形成する。次いで、Ｎ型不純物（リン等）を半導体基板５０の表面にイオン注入し、半導体基板５０の表面近傍にＮ型不純物高濃度拡散層９０を形成する。ここで形成したＮ型不純物高濃度拡散層９０は、本実施形態のリセス型のトランジスタにおいてソース・ドレイン領域として機能する。
【００７０】
次に、図１９（Ａ）、（Ｂ）に示すように底部導電膜９１を形成する。この後に、底部導電膜９１の表面にコバルトシリサイド（ＣｏＳｉ）等のシリサイド層９２を形成し、容量コンタクト開口８７内を充填するようにタングステンなどの金属膜９３を堆積する。これにより、３層構造の容量コンタクトプラグ９５が形成される。
【００７１】
次に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した積層膜を形成してパターニングすることにより、図２０（Ａ）、（Ｂ）に示すように容量コンタクトプラグ９５と接続する容量コンタクトパッド９６を形成する。次に、図２１（Ａ）、（Ｂ）に示すように容量コンタクトパッド９６上を覆うように、シリコン窒化膜をからなるストッパー膜９７と第３の層間絶縁膜９８を順次積層する。層間絶縁膜９８は、１０００〜１５００ｎｍの厚さで形成する。
【００７２】
次いで図２２（Ａ）、（Ｂ）に示すように、容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する深孔９９を形成した後に、深孔９９の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極（第一の電極）１００を形成する。下部電極１００の底部は容量コンタクトパッド９６と接続している。前述の層間絶縁膜９８を１０００〜１５００ｎｍの厚さで形成しているので、深孔９９の深さも同じ１０００〜１５００ｎｍとなる。深孔９９の幅（直径）は５０ｎｍとする。したがって、深孔９９のアスペクト比（深さ／幅）は２０〜３０となる。本発明は、このような大きなアスペクト比を有する開口（深孔）に対してより大きな効果を発揮する。深孔９９の幅が４０ｎｍの場合には、層間絶縁膜９８の厚さは８００〜１２００ｎｍの範囲で形成される。アスペクト比が２０より小さい場合は半導体記憶素子として必要なキャパシタ容量を得るのが困難となり、アスペクト比が３０を超えると異方性ドライエッチング法により形成する深孔のエッチング加工形成自体が困難となる。
【００７３】
次に、図２３（Ａ）、（Ｂ）に示すようにキャパシタ１０３を形成する。キャパシタ１０３を形成する工程は、第一の電極１００を形成する工程と、第一の電極１００の表面を覆うように二種類以上の金属元素を含有する容量絶縁膜１０１を形成する工程と、容量絶縁膜１０１を覆うように窒化チタン等からなる上部電極（第二の電極）１０２を形成する工程と、から概略構成されている。
【００７４】
容量絶縁膜１０１を形成する工程は、金属元素を含有する各々の前駆体の被覆特性が一致する条件で行なう。すなわち、各々の前駆体が第１の電極１００の表面を覆う被覆率の前駆体供給時間依存性が同じとなるように調整された供給条件を用いて各々の前駆体を同時に半導体基板表面に供給するＡＬＤ法により容量絶縁膜１０１を形成する工程を含んで構成されている。
【００７５】
以下、ＡＬＤ法により容量絶縁膜１０１を形成する工程についてその詳細を説明する。ここでは、一例としてＺｒＡｌＯ膜からなるＡＬＤ膜を形成する方法について説明する。Ａｌの前駆体にはＴＭＡを用い、Ｚｒの前駆体にはＴＥＭＡＺを用いる。
【００７６】
まず、前述の工程で下部電極１００が形成された半導体基板５０をＡＬＤ成膜装置内の反応室にセットした後、反応室を一旦真空排気し、半導体基板５０が２２０℃で安定するまで予備加熱する。なお、この成膜装置は、ＡＬＤ法で金属化合物膜の成膜を行うことができる反応室、及び、酸化剤と原料ガス（前駆体）を導入できるガス供給系を備えている。
【００７７】
（第１のＡＬＤフローシーケンス）
温度が安定した状態で、図３０（Ａ）に示す第１のＡＬＤフローシーケンスに基づいて各処理ステップを実施する。
最初に、（１）前駆体同時供給ステップを実施する。時間ｔ０において、Ａｌの前駆体となるＴＭＡおよびＺｒの前駆体となるＴＥＭＡＺを同時に供給する。同時供給においては、各々の前駆体の供給量を被覆特性が一致する条件、すなわちＴＭＡの供給量に対してＴＥＭＡＺの供給量が２．５〜３．５倍の範囲、好ましくは３倍となる条件に設定する。本実施例では、ＴＭＡ供給量０．２ｓｌｍ、ＴＥＭＡＺ供給量０．６ｓｌｍとした。各々の前駆体のキャリヤガスの流量は１〜５ｓｌｍの範囲で調整可能であるが、ここでは各々２ｓｌｍとした。反応室内の全圧力は１００Ｐａとした。前述のように、各々のキャリヤガスの流量や反応室内の全圧力はＴＭＡおよびＴＥＭＡＺの被覆特性には影響しない。ＴＭＡおよびＴＥＭＡＺ供給時間は３０秒とした。図２９（Ａ）に示されているように、上記供給条件では、前駆体供給時間１０秒で、ＴＭＡ、ＴＥＭＡＺ共に被覆率が１００％となっているが、本実施例では充分な余裕を考慮して３０秒とした。これにより、第１の電極１００の表面を含む半導体基板表面全体にＴＭＡとＴＥＭＡＺが混在する１分子吸着層を形成した。
【００７８】
次に、（２）前駆体排気ステップ（真空引きパージステップ）を実施する。前駆体同時供給時間が３０秒経過したｔ１において、ＴＭＡ，ＴＥＭＡＺの供給を停止すると共に、反応室を真空排気しつつ窒素ガスを供給して反応室内に残留する各々の前駆体をパージした。時間は１０秒とした。
【００７９】
次に、（３）酸化剤（オゾン：Ｏ３）供給ステップを実施する。前駆体排気時間が１０秒経過したｔ２において、オゾンを１ｓｌｍ、３０秒間供給した。反応室内の圧力は１５０Ｐａとした。これによって、既に半導体基板表面に吸着しているＴＭＡおよびＴＥＭＡＺは酸化され、ＡｌＯとＺｒＯが混在する１分子層のＺｒＡｌＯ層を形成した。
【００８０】
次に、（４）酸化剤排気ステップ（真空引きパージステップ）を実施する。オゾン供給時間が３０秒経過したｔ３において、オゾンの供給を停止すると共に、反応室を真空排気しつつ窒素ガスを供給して反応室内に残留するオゾンをパージした。時間は１０秒とした。
【００８１】
上記（１）〜（４）のステップを第１基本サイクルとして所望のＺｒＡｌＯ膜厚となるまで繰り返し成膜する。一例として、ＺｒＡｌＯ膜厚が１０ｎｍのサンプルを作成し、深孔内に形成されたＺｒＡｌＯ膜のＺｒ／Ａｌ比をＴＥＭ−ＥＤＸにより調べた。その結果を図３１に示す。深さ３μｍの位置までＺｒ／Ａｌ比が１．７で一定しており、深さ方向にＺｒ／Ａｌ比が変化することなく、同じ組成のＺｒＡｌＯ膜が深孔内に形成されていることが確認された。すなわち、ＴＭＡとＴＥＭＡＺを前駆体とする同時供給ＡＬＤ成膜法において、各々の前駆体の被覆特性を一致させたＡＬＤ法を用いて成膜を行なうことにより、深孔の中に形成されるＺｒＡｌＯ膜のＺｒ／Ａｌ比を深さ方向に一定に保持した状態でＺｒＡｌＯ膜を形成することができる。したがって、組成の違いに起因するリーク電流や誘電率のばらつきを抑制することができる。
【００８２】
なお、上記条件における成膜速度は、０．１２５ｎｍ／サイクルであり、第１基本サイクルを４８回繰り返すと、厚さ６ｎｍのＺｒＡｌＯ膜を形成することができる。
【００８３】
（第２のＡＬＤフローシーケンス）
図３０（Ｂ）は、上記第１のＡＬＤフローシーケンスで説明した、ＴＭＡとＴＥＭＡＺを同時に供給する第１および第３のサイクルの間にＴＥＭＡＺだけを供給する第２サイクルを挿入する第２ＡＬＤフローシーケンスを示している。すなわち、ＴＭＡとＴＥＭＡＺを同時供給する第１基本サイクルとＴＥＭＡＺのみを供給する第２基本サイクルとを組み合わせせて第３の基本サイクルとし、第３の基本サイクルを所望のＺｒＡｌＯ膜厚となるまで繰り返す方法である。第３サイクルは第１基本サイクルと同じである。第１基本サイクルは、前述の第１ＡＬＤフローシーケンスの条件と同じであり、第２基本サイクルは第１ＡＬＤフローシーケンスにおいてＴＭＡを供給しない設定とすることで実施することができる。図３０（Ｂ）には、第２基本サイクルが１回のみ行なわれる例が記載されているが、これに限定されるものではなく、第２基本サイクルを複数回繰り返した後、第３サイクルをおこなうこともできる。このようなＡＬＤフローシーケンスとすることにより、深孔内に形成されるＺｒＡｌＯ膜の深さ方向におけるＺｒ／Ａｌ比を一定に保持した状態でＺｒＡＬＤ膜中のＡｌ濃度を充分低い値まで制御することが可能となる。
【００８４】
例えば、図３１に示したように、第１ＡＬＤフローシーケンスでＺｒＡｌＯ膜を形成した場合のＺｒ／Ａｌ比は１．７となっている。これは形成されたＺｒＡｌＯ膜全体の中で６３％がＺｒＯで占められ、３７％がＡｌＯで占められていることを示している。
図３０（Ｂ）に示した第２ＡＬＤフローシーケンスでは、第１基本サイクルと第２サイクルは各々１回ずつ繰り返される。第１基本サイクルでは３７％のＡｌＯと６３％のＺｒＯが形成され、第２基本サイクルでは１００％のＺｒＯが形成される。したがって、形成されたＺｒＡｌＯ膜中のＡｌＯは３７／２００で１８．５％となる。さらに、第２ＡＬＤフローシーケンスにおいて、第１基本サイクルを１回行なった後、ＴＭＡを供給しない第２基本サイクルを４回連続で行なう組み合わせを第３基本サイクルとしてＺｒＡｌＯ膜を形成すると、この場合、ＡｌＯの占める割合は第１サイクルで形成された３７％分だけであるが、４回の第２基本サイクルでは全て１００％のＺｒＯとなる。したがって、ＺｒＡｌＯ膜全体の中でＡｌＯは３７／５００で７．４％となる。同様に、第２基本サイクルを６回連続する第３基本サイクルではＺｒＡｌＯ膜全体の中でＡｌＯの占める割合が５．３％、第２基本サイクルを７回連続する第３基本サイクルでは４．６％となる。
第２ＡＬＤフローシーケンスを用いて、ＡｌＯの占める割合が５％となる厚さ６ｎｍのＺｒＡｌＯ膜を形成するには、第１基本サイクルを１回と第２基本サイクルを６回連続して繰り返す第３基本サイクルを７回繰り返えせば良い。膜厚は６．１ｎｍとなる。
【００８５】
従来技術として、図３４（Ｂ）に記載したような、ＡＬＯとＺｒＯを交互に積層するＡＬＤフローシーケンスではＺｒＡｌＯ膜中のＡｌＯの濃度を５％程度とするのに高々１回しかＡｌＯ膜を形成できず、制御性が極めて悪い結果となる。しかし、第２ＡＬＤフローシーケンスを用いた場合、ＡｌＯの濃度を５％とするためには７回に１回、もしくは８回に１回の割合で同時供給サイクルを導入すれば良い。これにより、深孔内のＺｒ／Ａｌ比を一定に保持したまま制御性を向上させると共に生産性を著しく向上させることができる。
【００８６】
図３２は、図３０（Ａ）に示した第１ＡＬＤフローシーケンスに変更を加えた第３ＡＬＤフローシーケンスを示している。すなわち、ＴＭＡとＴＥＭＡＺの同時供給ステップにおいて、ＴＭＡとＴＥＭＡＺを時間ｔ０で同時に供給するのではなく、ＴＭＡをｔ０からやや遅れたｔｘ時間から供給を開始するものである。ＴＥＭＡＺを先に供給し始めた後、供給開始時間を遅らせてＴＭＡを供給する。供給停止時間はｔ１で同じとする。供給開始時間の遅れΔｔは１〜５秒とする。このように、同時供給ステップにおいて、ＴＭＡの供給時間に遅れΔｔを設けることにより、図３０（Ａ）の第１ＡＬＤフローシーケンスよりＡｌＯの濃度をさらに低減することができる。また、図３０（Ｂ）の第２のＡＬＤフローシーケンスと図３２の第３のＡＬＤフローシーケンスを組み合わせることにより、さらに制御性良く、ＺｒＡｌＯ膜中のＡｌＯ含有量を低濃度にすることができる。
【００８７】
発明者の実験結果によれば、ＺｒＡｌＯ膜のリーク電流低減と誘電率向上を達成できるＺｒＡｌＯ膜中のＡｌＯ濃度は３〜６％の範囲、好ましくは４〜５％の範囲であることが明らかとなっている。３％より小さい場合はリーク電流が増大し、６％を超える場合は誘電率が低下して大きなキャパシタ容量が得られなくなる。
上述の、第２ＡＬＤフローシーケンス、あるいは第２ＡＬＤフローシーケンスと第３ＡＬＤフローシーケンスの組み合わせを用いることにより、ＺｒＡｌＯ膜中のＡｌＯ濃度を３〜６％の範囲に保持することができる。
【００８８】
再び図２３の説明に戻って、容量絶縁膜１０１上を覆うように上部電極（第二の電極）１０２を形成することにより、キャパシタ１０３が形成される。
【００８９】
次に、図２４（Ａ）、（Ｂ）に示すように上部電極１０２を覆うようにシリコン酸化膜等で第４の層間絶縁膜１０５を形成したのちに、上部金属配線１０６をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。この後に表面の保護膜１０７を形成することにより、図１、図２に示す構造の半導体記憶装置（ＤＲＡＭ）１と同等構造の半導体記憶装置１１０が完成する。
図２５に、以上説明した製造方法により得られた半導体記憶装置１１０の配線構造についての平面構造を示す。図２５に示す配線構造においては、図１に示した配線構造において記載を略していたビット配線両側の絶縁膜８２とライナー膜８３を表示している。
【００９０】
本実施形態の半導体記憶装置１１０の製造方法によれば、複数の前駆体の第一の電極１００表面における被覆率の供給時間依存性、すなわち被覆特性が同じとなるように調整された条件で複数の前駆体を同時に供給するようにしている。また、各ソースガスの流量と１サイクル当たりの膜厚飽和時間との関係を予め求めて、各ＡＬＤ膜の膜厚が飽和するのに要する時間を一定とするように調整するとともに、各ソースガスを同時にかつ各ＡＬＤ膜の膜厚飽和時間が揃う流量で、前記膜厚飽和時間以上の長さで第一の電極１００に供給することにより、各ＡＬＤ膜の成膜に十分な量の各ソースガスを、それぞれ同時に第一の電極全体に供給できる。このため、第一の電極１００がトレンチ（深孔）を有する立体構造であっても、第一の電極１００の深孔の底部に各ソースガスが十分に供給されるまでの時間（膜厚飽和時間）を等しくできる。このため、第一の電極の深孔の底部および他の領域全体に、均一な組成のＡＬＤ膜からなる容量絶縁膜を形成できる。このため、リーク電流の発生を抑制し、リフレッシュ特性に優れた半導体記憶装置を形成することができる。このため、第一の電極１００表面全体に、各金属元素の組成比の等しいＡＬＤ膜からなる容量絶縁膜１０１を形成できる。
【００９１】
また、各ソースガスを同時にかつ各ＡＬＤ膜の膜厚飽和時間が揃う流量で供給するため、最も膜厚飽和時間の長いソースガスに合わせて、ソースガス全体の供給時間を決定する必要がない。このため、複数のソースガスを用いたＡＬＤ膜形成におけるソースガスの供給時間を短縮できる。このため、均一な組成のＡＬＤ膜を、立体構造を有する第一の電極１００上に短時間で形成することができる。このため、半導体記憶装置１形成工程を短縮化できる。
【００９２】
次いで、図２６（Ａ）、（Ｂ）に、図１、図２を基に先に説明した実施形態のリセスチャネル型のセルトランジスタを備えた半導体記憶装置１に代えて、サドルフィン型のセルトランジスタを備えた半導体記憶装置１１１の一例を示す。この半導体記憶装置１１１は、先の形態の半導体記憶装置１に対し、セルトランジスタの部分のみが異なり、その他の部分の構造は先に説明した半導体記憶装置１と同等であるため、先に説明した半導体記憶装置１と同様の構成については詳細な説明を省略する。
【００９３】
図２６（Ａ）は図１に示す半導体記憶装置１におけるＡ−Ａ’線と同等位置を断面視した図、図２６（Ｂ）は図１に示す半導体記憶装置１におけるＢ−Ｂ’線と同等位置を断面視した図であり、本実施形態の半導体記憶装置１１１は、図２６（Ａ）、（Ｂ）の断面構造に示すトランジスタ形成領域２Ａとキャパシタ形成領域３とから概略構成されている。
【００９４】
本実施形態の半導体記憶装置１１１は、素子分離溝４の上に重なるように埋込配線１３Ａに下向きの突型電極１３ａが形成され、図２６（Ａ）のＹ方向に隣接する突型電極１３１３ａの間に位置する半導体基板表面部分の凸部５Ａ部分がチャネル領域となるように形成されている点が先の実施形態の半導体記憶装置１のセルトランジスタ構造と異なっている。
【００９５】
次いで、半導体記憶装置１１１の製造方法について説明する。
図２７（Ａ）、（Ｂ）と図２８（Ａ）、（Ｂ）は、本実施形態のサドルフィン型のセルトランジスタを製造する工程を説明するための図である。
【００９６】
本実施形態の半導体記憶装置１１１の製造方法は、先の実施形態の半導体記憶装置１と同様に図３〜図７を基に説明した方法に従い、図７に示す如く半導体基板５０上にマスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ）形成用のパターンにパターニングした後、ドライエッチングによって半導体基板５０を図２７（Ａ）、（Ｂ）に示す如くエッチングし、トレンチ（ゲート電極溝）１１５を形成する。これらのトレンチ１１５は、先の実施形態と同様、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
【００９７】
このエッチングの際に、先の実施形態では図８に示す如く素子分離溝の領域よりも半導体基板のシリコン膜側をより深くエッチングしたのに対し、本実施形態では逆に、半導体基板５０のトレンチ１１５側よりも素子分離溝５３側の部分を深くエッチングすることにより半導体基板５０に凸部５０Ａを形成することができる、この凸部５０Ａの部分をセルトランジスタのチャネル領域とすることができる。
【００９８】
この後、先の実施形態において図９において説明した工程と同様、ゲート絶縁膜６７と窒化チタン膜６８とタングステン膜６９を成膜し、エッチバックを行うと、図２８（Ａ）、（Ｂ）に示すトレンチ（ゲート電極溝）１１５内に埋込ワード線１１６あるいは埋込配線１１７を形成することができる。この後、図２８（Ａ）、（Ｂ）の状態から先の実施形態の場合と同様、図１１以降の工程を順次施すことにより、図２６（Ａ）、（Ｂ）に示す断面構造の半導体記憶装置１１１を製造することができる。
【００９９】
本実施形態のサドルフィン型のセルトランジスタを備えた半導体記憶装置１１１の製造方法は、半導体基板５０のトレンチ１１５側よりも素子分離溝５３側の部分を深くエッチングすることが先の実施形態の半導体記憶装置１の製造方法と異なる。その他の製造方法は先の実施形態において説明した半導体記憶装置１と同様であり、同等の効果を得ることができる。
【符号の説明】
【０１００】
Ｋ…活性領域、１…半導体記憶装置、２…トランジスタ形成領域、３、３Ａ…キャパシタ形成領域、４…素子分離溝、５…半導体基板、５Ａ、５０Ａ…チャネル領域、６、５６…素子分離絶縁膜、７…トレンチ（ゲート電極溝）、７Ａ…ゲート絶縁膜、９…埋込ワード線、１０…ライナー膜、１１…埋込絶縁膜、１２…チャネル溝、１３…埋込配線、１５…ビット配線、１６…ビット配線接続領域、１７…容量コンタクトプラグ形成領域、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２１、２３…不純物低濃度拡散層、２２、２４…不純物高濃度拡散層、２６…第１の層間絶縁膜、２８…コンタクトホール、３０…底部導電膜、３１…金属膜、３２…上部絶縁膜、３３…絶縁膜、３４…ライナー膜、３６…容量コンタクト開口、４０……底部導電膜、４１…シリサイド層、４２…金属膜、４５…ストッパー膜、４６…第３の層間絶縁膜、４７…キャパシタ、４７Ａ…下部電極、４７Ｂ…容量絶縁膜、４７Ｃ…上部電極、５０…半導体基板、５３…素子分離溝、５４…保護膜、５８…素子分離領域、６５…トレンチ（ゲート電極溝）、６７…ゲート絶縁膜、７０…埋込ワード線、７１…ライナー膜、７２、７４…埋込絶縁膜、７６…ビットコンタクト開口、７７…不純物高濃度拡散層、７８…底部導電膜（ポリシリコン膜）、７９…金属膜、８０…絶縁膜（シリコン窒化膜）、８１…ビット配線、８２…シリコン窒化膜、８７…容量コンタクト開口、８８…サイドウオール、９０…不純物高濃度拡散層、９１…底部導電膜（ポリシリコン膜）、９２…シリサイド層、９３…金属膜、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、１０３…キャパシタ、１１０、１１１…半導体記憶装置、１１５…トレンチ（ゲート電極溝）、１１６…埋込ワード線、１１７…埋込配線
【技術分野】
【０００１】
本発明は半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くなりつつある。しかし、ゲート長が短くなればなるほどトランジスタの短チャネル効果は顕著になるため、サブスレッショルド電流が増加して、トランジスタの閾値電圧（Ｖｔ）が低下しやすくなる。それに対し、基板濃度を増大させて閾値電圧の低下を抑制する方法もあるが、接合リークが増大するため、ＤＲＡＭにおけるリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
このような問題を回避するため、シリコン基板上に形成した溝にゲート電極の一部を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が採用されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、最小加工寸法が６０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
図３３は、上記トレンチゲート型セルトランジスタを備えたＤＲＡＭの一例構造を概略的に示す断面図である。図３３に示す構造のＤＲＡＭ２００においては、Ｐ型のシリコン基板２０１の表面部分に素子分離領域２０２同士が互いに左右に離間した状態で形成されている。また、素子分離領域２０２同士に挟まれた領域の半導体基板２０１に、複数のゲートトレンチ２０４が図３３の左右方向に離間した状態で形成されている。また、ゲートトレンチ２０４の内壁面に形成されたゲート絶縁膜２０５を介し、ゲートトレンチ２０４を埋めるようにゲート電極２１２が形成されている。
また、ゲート電極２１２はゲートトレンチ２０４を埋めるとともにシリコン基板２０１の上方側まで突出形成されているが、この例におけるゲート電極２１２は、下層側から順にポリシリコン膜２０６、高融点金属膜２１０、ゲートキャップ絶縁層２１１からなる３層構造となっている。また、ゲートトレンチ２０４から突出形成された部分は第１の層間絶縁膜２１４Ａにより覆われている。
【０００５】
図３３に示すゲート電極２１２同士間の領域におけるシリコン基板２０１の表面部分には低濃度Ｎ型拡散層２０８と高濃度Ｎ型拡散層２０９が積層形成されている。また、ゲート電極２１２同士の領域の外側には低濃度Ｎ型拡散層２１３が形成されている。また、高濃度Ｎ型拡散層２０９上の第１の層間絶縁膜２１４Ａには上下導通用のコンタクトプラグ（ビット配線コンタクト）２１５Ａが形成され、低濃度Ｎ型拡散層２１３上の層間絶縁膜２１４Ａには上下導通用のコンタクトプラグ２１５Ｂが形成されている。
【０００６】
また、第１の層間絶縁膜２１４Ａの上方には第２の層間絶縁膜２１４Ｂが形成され、前記コンタクトプラグ２１５Ａ上の第２の層間絶縁膜２１４Ｂ内にビット配線２１６が配線されるとともに、前記コンタクトプラグ２１５Ｂ上の第２の層間絶縁膜２１４Ｂ内に上下導通用の第２のコンタクトプラグ２１５Ｃが形成されている。
また、第２の層間絶縁膜２１４Ｂの上には第３の層間絶縁膜２１４Ｃが形成されておいる。また、第３の層間絶縁膜２１４Ｃ内にセルキャパシタ２１７が前記第２のコンタクトプラグ２１５Ｃに接続するように形成されている。また、セルキャパシタ２１７の上部側電極２１７Ａ上には第４の層間絶縁膜２１４Ｄが形成されている。また、第４の層間絶縁膜２１４Ｄ内に形成された第３のコンタクトプラグ２１５Ｄを介し、セルキャパシタ２１７の上部側電極２１７Ａと配線２１８が接続している。以上により図３３に示す概略構造のＤＲＡＭ２００が構成されている。
【０００７】
図３３に例として示す構造のＤＲＡＭ２００においては、半導体記憶装置の微細化に伴ってセルキャパシタ２１７の平面寸法が縮小されるためＤＲＡＭ動作を保持するために必要なキャパシタ容量を確保することが困難となっている。この対策の一つとして、セルキャパシタ２１７が形成される第３の層間絶縁膜２１４Ｃを、より厚く形成してセルキャパシタが形成されるシリンダホールを深くし、セルキャパシタの面積を拡大することが考えられるが、より深いシリンダホールの形成自体が極めて困難な状況になっており、現実的ではない。したがって、残る対策は誘電率の高い容量絶縁膜を採用するしかない。このような容量絶縁膜は、深孔の中に形成されるため優れた段差被覆性が要求される。この要求を満たすためには、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法により形成することが好ましいとされている。
【０００８】
例えば酸化物誘電体膜を形成するＡＬＤ法では、半導体基板がセットされた反応チャンバーへの（１）原料（前駆体）供給ステップ、（２）前駆体排気ステップ、（３）酸化剤供給ステップ、（４）酸化剤排気ステップからなる４つのステップにより１分子層の酸化物誘電体が形成される。上記４つのステップを１サイクルとして、所望の厚さになるまでサイクルを繰り返すことにより酸化物誘電体膜が形成される。上記の前駆体供給ステップでは供給された前駆体が半導体基板表面の吸着サイトに吸着する。表面の全ての吸着サイトが前駆体で覆われた飽和状態になると、それ以上、前駆体は吸着されず、１原子層の前駆体が吸着された状態となる。次に、前駆体排気ステップでは、残留する前駆体と後から供給される酸化剤との気相反応を回避するため、反応室内に残留している前駆体を排気する。続いて、酸化剤供給ステップでは例えばオゾンなどの酸化剤を供給し、既に吸着している１原子層の前駆体を酸化して、１分子層の酸化物誘電体を形成する。さらに、次のサイクルで供給される前駆体との気相反応を回避するために酸化剤排気ステップを行う。
【０００９】
ＡＬＤ法では、このような吸着による表面反応の自己抑制機構を利用することにより、１原子層（または１分子層）ごとの制御を可能としている。これにより、ＡＬＤ法は、膜厚均一性、膜厚制御性および段差被覆性に優れている。
【００１０】
ここで、段差被覆性とは、段差を有する部材の表面に膜を形成した場合に、段差の上面から底部に至るまでの膜の厚さの一様性を示す指標であり、通常、最大の厚みを有し段差の上面に形成された膜の膜厚に対する最小の厚みを有し段差の底部に形成された膜の膜厚の比を百分率で表す。従って、段差の上面から底部にかけて膜厚が均一であれば、段差被覆性は１００％となる。
【００１１】
ところで、近年、誘電率の高い容量絶縁膜を得るために、異種の金属化合物材料からなる積層構造もしくは混合構造の容量絶縁膜が用いられるようになってきた。この場合、二種類以上の金属元素を含有する容量絶縁膜をＡＬＤ法により成膜するが、その方法としては、以下に挙げる二つの方法のうちのいずれかを用いることができる。
【００１２】
一つ目は、１サイクルで形成される分子層ごとに供給する前駆体を替える成膜方法である。具体的には、第１の金属原料を含む第１のＡＬＤ膜を１分子層形成した後、第２の金属原料を含む第２のＡＬＤ膜を１分子層形成するステップを複数回繰り返すことにより交互に積層された積層構造を有する容量絶縁膜を形成させる方法である（特許文献３、４、５）。この場合、１分子層に制限されず、数分子層ずつまとめて交互に積層することもできる。
【００１３】
一つ目の方法の具体的な例を図３４（Ａ）に示す。例えば、酸化アルミニウム（ＡｌＯと記す）と酸化ジルコニウム（ＺｒＯと記す）の積層構造からなるＺｒＡｌＯ膜をＡＬＤ法により成膜する場合は、ＡｌＯを１分子層形成するＴＭＡフローの後、ＡｌＯ上にＺｒＯを１分子層形成するＴＥＭＡＺフローを実施してそれらを繰り返す。より具体的には、図３４（Ｂ）に示すように、Ａｌの前駆体となるＴＭＡ（トリメチルアルミニウム）供給、ＴＭＡ排気、酸化剤となるオゾン（Ｏ３）供給、オゾン排気、Ｚｒの前駆体となるＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム）供給、ＴＥＭＡＺ排気、オゾン供給およびオゾン排気からなるステップを１サイクルとして繰り返すことにより成膜する。この方法によれば、ＡｌＯとＺｒＯを分子層ごとに交互に積層して成膜できる。
【００１４】
しかし、図３４（Ａ）、（Ｂ）に示す方法の場合、ＺｒＡｌＯ膜中のＺｒとＡｌの濃度比は、各層の成膜回数で制御されるために連続的な濃度制御ができない。また、図３４（Ｂ）に示す方法では、金属原料のうち一種のみの濃度を極端に少なくすることが難しい。例えばこの方法で形成可能な各層の一層の膜厚が０．１ｎｍ程度であるのに対し、通常、容量絶縁膜は数ｎｍ程度の膜厚で形成される。そのため、たとえばＺｒとＡｌの濃度比が９５／５と、一方の濃度が極端に低い場合は、ＺｒＡｌＯ膜全体に対して、ＡｌＯを高々一層しか成膜することができず、ＺｒとＡｌの濃度の制御が困難となる。また、この方法では生産性が著しく低下する問題も生じる。
【００１５】
二つ目は、反応室内に二種類以上の前駆体を同時に供給する成膜方法である（特許文献６）。
二つ目の方法について具体的な例を図３５に示す。例えばＺｒＡｌＯ膜を成膜する場合は、Ａｌ前駆体とＺｒ前駆体を同時に供給する工程と、Ａｌ前駆体とＺｒ前駆体を排気する工程と、酸化剤を供給する工程と、酸化剤を排気する工程と、からなるステップを１サイクルとして繰り返す。この方法によれば、Ａｌ前駆体とＺｒ前駆体を同時に供給するため、各前駆体の流量を制御することでＺｒとＡｌの濃度を連続的に制御できるとされている。そのため、各金属濃度のうち一種類のみの濃度を極端に少なくすることが可能になると考えられる。
【００１６】
しかし、図３５の方法を用いて、実際に深孔を有する部材上に上記のＡＬＤ法によりＺｒＡｌＯ膜を形成すると、深孔の深さ方向の位置によって、ＺｒＡｌＯ膜中ＺｒとＡｌの原子数比（Ｚｒ／Ａｌ比）が異なるという問題が発生した。
【００１７】
図３６は、発明者が実施した実験の一例として、Ａｌの前駆体にＴＭＡを、Ｚｒの前駆体にＴＥＭＡＺを用い、深さ３μｍ、１５０ｎｍ径の深孔を複数形成したシリコン基板を反応室にセットした状態で、上記の各々の前駆体を同じ流量で供給、成膜した場合のＺｒＡｌＯ膜の、深孔の深さ方向のＺｒ／Ａｌ比を調べた結果を示している。
【００１８】
Ｚｒ／Ａｌ比は、ＺｒＡｌＯ膜を成膜した後のシリコン基板を分割して深孔の断面を露出させ、深孔内に形成されているＺｒＡｌＯ膜に対して透過電子顕微鏡（ＴＥＭ）−ＥＤＸ（Energy Dipersive X-ray Spectroscopy）分析から得られる各元素の原子数から算出したものである。
【００１９】
図３６に示すように、トレンチ内の上部と底部とでは、Ｚｒ／Ａｌ比が大きく異なっている。深孔の上部すなわちシリコン基板表面となる深さが０の位置ではＺｒ／Ａｌ比が０．８となっているのに対し、深孔の底部となる深さが３μｍの位置ではＺｒ／Ａｌ比が０．２となっている。この結果は、深孔の表面より底部においてＺｒ濃度が激減していることを示している。
【００２０】
上記のような、深孔の位置によってＺｒ／Ａｌ比が異なるＺｒＡｌＯ膜では、リーク電流特性や誘電率が位置によって異なることを意味しており、安定した信頼性が要求される半導体記憶装置の容量絶縁膜として使用することができない。
したがって、Ａｌの前駆体とＺｒの前駆体とを同一ステップで供給して深孔内にＺｒＡｌＯ膜を形成するＡＬＤ法においても、深孔の位置によらず、Ｚｒ／Ａｌ比が一定となるＺｒＡｌＯ膜を形成する方法が求められている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【特許文献３】特開２００４−２１４３０４号公報
【特許文献４】特開２００７−１５０２４２号公報
【特許文献５】特開２００８−２４４４２８号公報
【特許文献６】特表２００８−５０２８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明の課題は、Ａｌの前駆体としてＴＭＡを用い、Ｚｒの前駆体としてＴＥＭＡＺを用いて各々同一ステップで供給するＡＬＤ法によってＺｒＡｌＯ膜を形成する方法において、シリコン基板表面に形成された深孔の内部の位置によって、ＺｒＡｌＯ膜中のＺｒ／Ａｌ比に差が生じることなく、どの位置においても一定したＺｒ／Ａｌ比を有するＺｒＡｌＯ膜を形成できる方法を提供することにある。
また、本発明の課題は、上記のＺｒＡｌＯ膜を容量絶縁膜とするキャパシタを備えた半導体記憶装置の製造方法を提供することにある。
【００２３】
発明者は、図３６に示したように、深孔内の位置に依存してＺｒ／Ａｌ濃度比が異なる原因を探るために種々実験検討を行った。その結果、Ａｌの前駆体となるＴＭＡとＺｒの前駆体となるＴＥＭＡＺでは、被覆率に対する前駆体供給時間依存性に差があるという知見を得た。
【００２４】
ここで、被覆率とは、基板表面の吸着サイト全体に対してどの程度の割合で前駆体が吸着し基板表面を被覆しているかを示す指標である。例えば、ＴＭＡを基板表面の吸着サイト全体が完全に覆われる時間よりも十分長い時間となる２００秒供給する。その場合の基板表面に吸着しているＡｌ原子数を前述のＥＤＸで求めておく。この時のＡｌ原子数をＡｌ飽和原子数とする。その後、供給時間を変えてＡｌの吸着量を変化させた試料を作成し、各試料表面の吸着Ａｌ原子数を求め、Ａｌ飽和原子数に対する吸着Ａｌ原子数の割合（％）を被覆率とした。
【００２５】
図３７（Ａ）に、ＡＬＤ法により、同じ流量のＴＭＡとＴＥＭＡＺとを、それぞれ供給
時間を変えて基板に供給した場合の各前駆体の１サイクルあたりの被覆率を示す。ここで、横軸は前駆体の供給時間（秒／サイクル）、縦軸は１サイクルあたりの前駆体の被覆率を示す。図３７（Ａ）から明らかなように、ＴＭＡの場合は供給時間が１０秒で被覆率が１００％となっている。一方、ＴＥＭＡＺの場合は被覆率が１００％となるのに３０秒の供給時間を要していることがわかる。つまり、ＴＭＡとＴＥＭＡＺでは、供給時間に対する前駆体被覆特性が異なっていることを示している。このような前駆体被覆特性に差が生じる原因としては、Ａｌの前駆体となるＴＭＡとＺｒの前駆体となるＴＥＭＡＺの気相中の拡散速度の違いに起因しているものと推察される。すなわち、ＴＭＡの分子量が７２であるのに対し、ＴＥＭＡＺの分子量は３２３であり、約４．５倍も重いことから拡散速度に差が生じ、基板表面の気相空間が充分な濃度の前駆体分子で覆われるまでの時間が異なってくるものと推察される。
【００２６】
図３７（Ｂ）は、上記の推察に基づき、基板表面に形成した深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。図３７（Ａ）に記載した時間、ｔ１、ｔ２、ｔ３の３つの場合について示している。ｔ１は供給し始めの段階における時間経過後、ｔ２はＴＭＡの被覆率が１００％に近い段階における時間経過後、ｔ３はＴＭＡの被覆率が１００％、ＴＥＭＡＺの被覆率が１００％に近い段階における時間経過後、ｔ３はＴＭＡ、ＴＥＭＡＺのいずれも被覆率が１００％となる段階における時間経過後である。
【００２７】
黒丸はＡｌの前駆体であるＴＭＡを、白丸はＺｒの前駆体であるＴＥＭＡＺを模式的に表している。ｔ１時間経過後では、深孔の表面付近ではＴＭＡとＴＥＭＡＺとの吸着比率はほぼ一定となるが、中央付近では拡散速度の速いＴＭＡの吸着が進み拡散速度の遅いＴＥＭＡＺは吸着していない。ｔ２時間経過後では、深孔の中央付近にＴＥＭＡＺが吸着し始めるが、既に大半の吸着サイトがＴＭＡで覆われているのでＴＥＭＡＺの吸着サイトは限定的となる。また、ＴＭＡの吸着はさらに深い部分まで進行している。ｔ３時間経過後では、深孔の底部を含むほとんどの吸着サイトがＴＭＡで占有され、ＴＥＭＡＺの吸着サイトはさらに限定的となる。したがって、深孔の位置が深くなるほどＴＥＭＡＺの到達が遅れるため、ＴＭＡの吸着が先行しＴＥＭＡＺの吸着が限定的となる。その結果、前述の図３６に示したように、Ｚｒ／Ａｌ比が深孔の位置が深くなるほど小さい値となっている。
【００２８】
上記のように、供給時間に対する被覆特性が異なるＴＭＡとＴＥＭＡＺを同時に供給しても深孔内では、深さ方向の位置によってＺｒ／Ａｌ比に差が生じてしまう。その結果、位置によって異なるＺｒ／Ａｌ比を有するＺｒＡｌＯ膜が形成され、リーク電流や誘電率を制御することが困難となる。
【課題を解決するための手段】
【００２９】
そこで、発明者は、上記の被覆特性をＴＭＡとＴＥＭＡＺとで一致させることができないかどうか検討を進めた。一般的に拡散速度は、基板表面における気相空間の温度と上記前駆体の濃度に依存すると考えられる。そこで、まず温度を変えた場合のＴＭＡとＴＥＭＡＺの各々の被覆特性を調べる検討を試みた。その結果、ＴＭＡについては、温度を変えると被覆率が１００％となるＴＭＡ供給時間が変化し、高温側では供給時間が短くなり、低温側では長くなる。また、温度は１５０〜４００℃の範囲で変化させてもＡＬＤ成膜が可能であることが明らかとなった。一方、ＴＥＭＡＺについては温度を３０℃程度上げただけでも気相反応が生じ、ＡＬＤ成膜自体が困難となることがわかった。したがって、前駆体としてＴＭＡとＴＥＭＡＺを用いる同時供給ＡＬＤでは、温度を最適化することによって被覆率を同じにすることは困難であり、ＴＥＭＡＺのＡＬＤ成膜に最適な２１０〜２３０℃の範囲で行わざるを得ない。
【００３０】
次に、供給量を変えた場合のＴＭＡとＴＥＭＡＺの各々の被覆特性を調べた。供給量は、液体原料であるＴＭＡとＴＥＭＡＺの各々の気化量で制御することができる。この結果、ＴＭＡ、ＴＥＭＡＺ共に、供給時間を一定とした場合、被覆率は供給量に依存し、供給量が多いほど被覆率が大きくなることが明らかとなった。これらの実験結果の中から、ＴＭＡとＴＥＭＡＺの被覆特性を一致させるためにはＴＭＡの供給量に対してＴＥＭＡＺの供給量を２．５〜３．５倍の範囲とし、好ましくは３倍に設定することが効果的であることを見出した。
また、各々の前駆体を反応室に搬送するためのキャリヤガス流量や、反応室内の全圧力依存性についても検討したが、それらの条件は被覆特性に影響していなかった。
【００３１】
図２９（Ａ）は、一例として、反応室すなわち半導体基板の温度２２０℃、ＴＭＡの供給量を０．２ｓｌｍ、ＴＥＭＡＺの供給量を０．６ｓｌｍとした場合の窒化チタン膜に対する被覆率の供給時間依存性を示したものである。なお、上記供給量は、ＴＭＡおよびＴＥＭＡＺ自体の実供給量を意味するものであり、キャリヤガスの供給量ではない。窒化チタン膜は、キャパシタの下部電極材料であり、半導体基板上にＣＶＤ法で形成したものである。図２９（Ａ）から明らかなように、ＴＭＡ、ＴＥＭＡＺ共に供給時間１０secで被覆率が１００％となっており、被覆特性が一致していることを示している。
図２９（Ｂ）は、ＴＭＡとＴＥＭＡＺの被覆率特性を一致させた場合の、半導体基板表面に形成した深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【００３２】
図２９（Ｂ）におけるｔ１、ｔ２、ｔ３は、図２９（Ａ）に記載した時間であるｔ１、ｔ２、ｔ３の３つの場合について示している。ｔ１は供給し始めの段階における時間経過後、ｔ２はＴＭＡ、ＴＥＭＡＺの被覆率が１００％に近い段階における時間経過後、ｔ３はＴＭＡ、ＴＥＭＡＺのいずれも被覆率が１００％となる段階における時間経過後である。黒丸はＡｌの前駆体であるＴＭＡを、白丸はＺｒの前駆体であるＴＥＭＡＺを模式的に表している。ここでは被覆特性が一致しているので、いずれの経過時間においてもＴＭＡとＴＥＭＡＺとの吸着比率は一定となる。
【００３３】
図２９（Ａ）、（Ｂ）に示したような条件であれば、図３７（Ａ）、（Ｂ）に示した、被覆特性が異なるガスが深孔内の位置によって吸着比率が異なる問題や、深孔内のＺｒ／Ａｌ比を制御できなくなる問題を回避することができる。このため、深孔内のいずれの位置においてもＺｒ／Ａｌ比を一定にすることができる。
【００３４】
したがって、上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明の半導体記憶装置の製造方法は、第１の電極を積層する工程と前記第１の電極上に二種類以上の金属元素を含有する容量絶縁膜を形成する工程と前記容量絶縁膜上に第２の電極を積層する工程とによってキャパシタを形成し、前記容量絶縁膜を形成する工程が、前記各金属元素を含有する各々の前駆体の第１の電極表面を覆う被覆率の前記前駆体供給時間依存性が同じとなるように調整された供給条件を用いて前記各々の前駆体を同時に前記半導体基板表面に供給するＡＬＤ法により前記容量絶縁膜を形成する工程を含むことを特徴とする。
【発明の効果】
【００３５】
本発明によれば、異なる金属元素を含有する複数の前駆体を同時に供給して、複数の金属元素を含有する容量絶縁膜をＡＬＤ法で形成する工程において、上記複数の前駆体の下部電極表面における被覆率の供給時間依存性が同じとなるように調整された条件で複数の前駆体を同時に供給するようにしている。
これにより、第一の電極がトレンチ（深孔）を有する立体構造であっても、第一の電極の深孔の底部および他の領域全体に、均一な組成のＡＬＤ膜からなる容量絶縁膜を形成できる。この結果、リーク電流の発生を抑制し、リフレッシュ特性に優れた半導体記憶装置を形成することができる。
また、各前駆体を同時に、かつ各々の被覆特性が一致する流量で供給するため、最も膜厚飽和時間の長い前駆体に合わせて、ソースガス全体の供給時間を決定する必要がない。このため、複数の前駆体を用いたＡＬＤ膜形成における前駆体の供給時間を短縮できる。このため、均一な組成のＡＬＤ膜を、立体構造を有する部材上に短時間で形成することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明方法により形成された半導体記憶装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図。
【図２】図１に示すメモリセルの部分断面を示すもので、図２（Ａ）は図１のＡ−Ａ’線に沿う断面図、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面図。
【図３】半導体基板上にシリコン酸化膜とシリコン窒化膜を形成後、素子分離溝を形成した状態を示すもので、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図４】半導体基板上に熱酸化によりシリコン酸化膜を形成後、素子分離溝の内部にシリコン窒化膜を埋込形成した状態を示すもので、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図５】半導体基板上にシリコン酸化膜を堆積した後、表面を平坦化した状態を示すもので、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図６】半導体基板上のシリコン窒化膜とシリコン酸化膜を除去し、ライン状の素子分離領域を形成後、熱酸化により半導体基板表面にシリコン酸化膜を形成し、低濃度イオン注入している状態を示すもので、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図７】半導体基板上にマスク用のシリコン窒化膜とカーボン膜を堆積し、ゲート電極溝のパターンになるようにパターニングした状態を示すもので、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図８】半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しリセスチャネル型のトランジスタとするための加工状態を示すもので、図８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図９】チャネル溝とゲート電極溝形成後の半導体基板上にゲート絶縁膜と金属膜を積層した状態を示すもので、図９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１０】エッチングによりチャネル溝とゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）を形成した状態を示すもので、図１０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１１】残存した金属膜上及びゲート電極溝の内壁を覆うようにライナー膜を形成し、その上に埋込絶縁膜を形成した状態を示すもので、図１１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１２】表面平坦化を行ってライナー膜を露出させた後、エッチングによってマスク用のシリコン窒化膜と埋込絶縁膜とライナー膜の一部を除去し、埋込絶縁膜の表面を半導体基板の表面と同等高さに加工した状態を示すもので、図１２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１３】半導体基板を覆うように第１の層間絶縁膜を形成し、埋込ワード線と同じ方向に延在するライン状のコンタクト開口を形成した状態を示すもので、図１３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１４】半導体基板上にビット配線を形成するためのポリシリコン膜と金属膜とシリコン窒化膜を積層した状態を示すもので、図１４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１５】ポリシリコン膜と金属膜とシリコン窒化膜の積層膜をパターニングしてビット配線を形成した状態を示すもので、図１５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１６】ビット配線の側面を覆うようにシリコン窒化膜とライナー膜を形成した状態を示すもので、図１６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１７】ビット配線間のスペース部を充填するようにＳＯＤ膜を堆積しアニールした後、表面平滑化を行い、更に、第２の層間絶縁膜を形成した状態を示すもので、図１７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１８】ビット配線側方の第２の層間絶縁膜とＳＯＤ膜とライナー膜とシリコン窒化膜と第１の層間絶縁膜を貫通して半導体基板表面に達する容量コンタクト開口を形成した状態を示すもので、図１８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１９】容量コンタクト開口にポリシリコン膜とシリサイド層と金属膜を充填積層し容量コンタクトプラグを形成した状態を示すもので、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２０】ビット配線および容量コンタクトプラグ上に容量コンタクトパッドを形成した状態を示すもので、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２１】容量コンタクトパッド上にストッパー膜と第３の層間絶縁膜とを形成した状態を示すもので、図２１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２２】容量コンタクトパッド上面を露出させるように第３の層間絶縁膜にコンタクト開口を形成し、コンタクト開口内に下部電極を形成した状態を示すもので、図２２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２３】下部電極上に容量絶縁膜と上部電極とを形成し、キャパシタを構成した状態を示すもので、図２３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２４】キャパシタの上に上部金属配線と保護層を形成してＤＲＡＭを完成させた状態を示すもので、図２４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２５】図１に示すメモリセルの平面図に対し、ビット配線の両側に内面層とライナー層を記載した状態を示す平面図。
【図２６】本発明方法により形成された半導体記憶装置の他の例としてのサドルフィン型のトランジスタを備えたメモリセルの部分断面を示すもので、図２６（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２６（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２７】本発明方法により形成された半導体記憶装置の他の例を備えたメモリセルにおいて半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しサドルフィン型のトランジスタとするための加工状態を示すもので、図２７（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２７（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２８】本発明方法により形成された半導体記憶装置の他の例を備えたメモリセルにおいてエッチングによりゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）と埋込配線を形成した状態を示すもので、図２８（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図２８（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図２９】本実施形態のフロー時間と膜厚との関係性を説明するための図で、図２９（Ａ）は本実施形態のフロー時間に対するサイクル毎の膜厚を示すグラフであり、図２９（Ｂ）は深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【図３０】本実施形態のガスフローシーケンスであり、図３０（Ａ）はＴＭＡとＴＥＭＡＺの供給タイミングを同時にした場合のガスフローシーケンス、図３０（Ｂ）はＴＭＡとＴＥＭＡＺの供給タイミングを変えた場合のガスフローシーケンスである。
【図３１】本実施形態で形成したＡＬＤ膜のＺｒ／Ａｌ比を示すグラフである。
【図３２】ＴＭＡとＴＥＭＡＺの供給時間を変えた場合のガスフローシーケンスである。
【図３３】半導体基板に形成したトレンチにゲート電極の下部側を埋め込むように形成した半導体記憶装置を備えた、従来の半導体記憶装置の一例を示す断面図である。
【図３４】従来のフロー時間と膜の組成との関係性を説明するための図で、図３４（Ａ）は本実施形態のフロー時間に対するサイクル毎の膜厚を示すグラフであり、図３４（Ｂ）は深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【図３５】従来の成膜法におけるフローチャートである。
【図３６】従来の成膜法で形成したＡＬＤ膜のＺｒ／Ａｌ比を示すグラフである。
【図３７】従来の成膜法におけるフロー時間と膜厚との関係性を説明するための図で、図３７（Ａ）は本実施形態のフロー時間に対するサイクル毎の膜厚を示すグラフであり、図３７（Ｂ）は深孔内におけるＴＭＡとＴＥＭＡＺの吸着の様子を模式化して表した図である。
【発明を実施するための形態】
【００３７】
以下、本発明の半導体記憶装置１の製造方法について図面を参照にして説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３８】
はじめに、本発明に係る半導体記憶装置１の製造方法により製造された半導体記憶装置１の一例につい説明する。本発明に係る半導体記憶装置１の製造方法は、キャパシタを有する様々な半導体記憶装置の製造に適用可能であるが、その一例を図1及び図２に示す。
図１は半導体記憶装置のセル構造の一部要素を示す平面図であり、図２（Ａ）、（Ｂ）は半導体記憶装置の部分断面構造を示す。また、図２（Ａ）は図１のＡ−Ａ’線に沿う断面構造を示し、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面構造を示す。
【００３９】
半導体記憶装置１は、図２（Ａ）、（Ｂ）の断面構造に示すセルトランジスタ形成領域２とセルキャパシタ形成領域３とから概略構成されている。
セルトランジスタ形成領域２において、半導体基板５は導電型のシリコン基板からなり、その表面（一面）に帯状の活性領域Ｋが図１のＸ方向に所定角度傾斜した方向（図１において右下側に傾斜する方向）を向いてＹ方向に所定の間隔で複数離間した状態で形成されている。
【００４０】
また、活性領域Ｋを区画するように、図２（Ａ）に示す断面形状の素子分離溝４が図１のＸ方向に所定角度傾斜した方向に向くとともに、図１、図２（Ａ）のＹ方向に所定の間隔で複数配列形成されている。
また、図２（Ａ）に示すように、素子分離溝４の内面にシリコン酸化膜からなる内部絶縁膜４Ａが形成されている。また、シリコン窒化膜からなる素子分離絶縁膜６が、素子分離溝４を埋めるように内部絶縁膜４Ａの内側に形成されている。このような構成により、内部絶縁膜４Ａと素子分離絶縁膜６からなる素子分離領域（ＳＴＩ領域）が形成されている。
【００４１】
なお、図１のような平面形状の活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。また、図１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本実施形態の形状に限定されるものではない。
【００４２】
また、図２（Ｂ）に示すように、ゲート電極溝７が、図１のＹ方向に延在し、図１、図２（Ｂ）のＸ方向に所定の間隔で複数配列形成されている。また、シリコン酸化膜からなるゲート絶縁膜７Ａが、ゲート電極溝７の内面に形成されている。また、窒化チタンなどからなる内面層８が、ゲート絶縁膜７Ａの内面に形成されている。また、内面層８とゲート絶縁膜７Ａとを介してゲート電極溝７を埋め込むように、タングステンなどの高融点金属からなる埋込ワード線９が形成されている。また、埋込ワード線９の上に、埋込絶縁膜１１が、ライナー膜１０を介してゲート電極溝７を埋めるように形成されている。
【００４３】
また、図１において、埋込ワード線９が形成されるゲート電極溝７は、活性領域Ｋと重なる部分ではトレンチゲートトランジスタのチャネルとなる溝が形成され、活性領域に隣接するＳＴＩ領域上では活性領域に形成される溝よりも相対的に浅い溝が形成される。これらの深さの異なる２種類の溝を埋込んで、上面が平坦な一つの連続する配線として埋込ワード線９が形成されている。
【００４４】
なお、本発明により形成された半導体記憶装置１は、ゲート絶縁膜７Ａとライナー膜１０はそれらの上端縁がゲート電極溝７の開口部まで達するように形成されている。また、埋込絶縁膜１１が、ライナー膜１０によりゲート絶縁膜７Ａの開口部側に形成された凹部を埋めるように形成されている。また、埋込絶縁膜１１の上面とゲート絶縁膜７Ａの上端縁とライナー膜１０の上端縁がほぼ面一になるように積層形成されている。
【００４５】
また、前記埋込絶縁膜１１は、ＣＶＤ法によるシリコン酸化膜あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）などの塗布膜を高温水分含有雰囲気でアニールして個体膜としたものなどを適用することができる。
【００４６】
図２（Ａ）に示すように、Ｙ方向に隣接する前記素子分離溝４同士の間の領域には、素子分離溝４よりも浅いチャネル溝１２が形成されている。また、チャネル溝１２の内面及びチャネル溝１２に隣接する素子分離溝４の上面に亘り、シリコン酸化膜からなるゲート絶縁膜７Ａが形成されている。また、該ゲート絶縁膜７Ａ上に窒化チタンなどからなる内面層８を介して素子分離用の埋込配線１３が形成されている。また、埋込配線１３の上にライナー膜１０と埋込絶縁膜１１が積層されている。これらの図２（Ａ）に示すライナー膜１０と埋込絶縁膜１１は、図２（Ｂ）に示す埋込ワード線９の上に形成されているライナー膜１０と埋込絶縁膜１１と、後述する製造方法において同じ膜を用いて同時に形成された膜である。
【００４７】
また、素子分離用の埋込配線１３は、埋込ワード線９と同時に形成された膜である。素子分離用の埋込配線１３は、ライン状に形成された活性領域において、隣接する各々のトランジスタを構成するソース領域およびドレイン領域（図１に示した素子分離用の埋込配線１３の両側に形成される不純物拡散層領域）を電気的に分離する機能を有するものである。従来、絶縁膜で埋め込み形成する素子分離領域で囲まれた活性領域孤立パターンとして形成されるが、リソグラフィの解像度が不足し、活性領域の端部に形成されるソース／ドレイン領域を所望の形状に形成できなくなる問題があったが、本実施例の構成では、ライン状のパターンとして活性領域を形成できるので上記の問題を回避できる。
【００４８】
また、図１、図２（Ｂ）に示すように、埋込ワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の半導体記憶装置１の構造では、図２（Ｂ）に示すように、２本の埋込ワード線９と１本の素子分離用の埋込配線１３がこの順で交互にＸ方向に配列されている。
【００４９】
また、図１に示すように、ビット配線１５が、前記埋込ワード線９と埋込配線１３に対し直交する方向に配列形成されている。また、各ビット配線１５の下方に位置する活性領域Ｋの部分にビット配線接続領域１６が区画されている。また、図１に示すように、配線構造を平面視した場合に、Ｘ方向に隣接する前記埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、Ｙ方向に隣接するビット配線１５、１５間の領域に容量コンタクトプラグ形成領域１７が区画されている。また、容量コンタクトパッド１８が容量コンタクトプラグ形成領域１７に対し、図１に示すＹ方向に沿って互い違いの位置に配列形成されている。これらの容量コンタクトパッド１８は、図１のＸ方向に沿ってＹ方向に隣接するビット配線１５、１５間に配置されているが、Ｙ方向に沿って１つおきに埋込ワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに埋込ワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに、換言するとＹ方向に千鳥状に配置されている。
【００５０】
また、容量コンタクトプラグ形成領域１７に形成される容量コンタクトプラグ１９は、この実施形態では図１に示す如く矩形状に形成されているが、その一部分を各埋込ワード線９の上に位置させ、他の部分を隣接するビット配線１５、１５の間の領域であって埋込ワード線９と素子分離用の埋込配線１３との間の上方に位置させて配置され、個々に後述するキャパシタ４７に接続されている。
【００５１】
また、図１において、容量コンタクトプラグ形成領域１７は、平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨っている。したがって、容量コンタクトプラグ１９は平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。
【００５２】
次いで、図２（Ａ）、（Ｂ）をもとに、セルトランジスタ形成領域２について更に説明すると、図２（Ｂ）に示す如くＸ方向に隣接する埋込ワード線９、９の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に、深い方から順に不純物低濃度拡散層２１と不純物高濃度拡散層２２が形成されている。また、Ｘ方向に隣接する埋込ワード線９と素子分離用の埋込配線１３の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に深い方から順に不純物低濃度拡散層２３と不純物高濃度拡散層２４が形成されている。
【００５３】
また、図２（Ａ）に示す領域では埋込絶縁膜１１の上を覆うように、図２（Ｂ）に示す領域では半導体基板５の表面上、即ち、不純物高濃度拡散層２２、２４の上と、埋込ワード線９とライナー層１０と埋込絶縁膜１１を形成したゲート電極溝７の上を覆うように第１の層間絶縁膜２６が形成されている。
【００５４】
また、第１の層間絶縁膜２６に対し、図２（Ｂ）のＸ方向に隣接するゲート電極溝７同士の間の領域にコンタクトホール２８が形成されている。図１に示すように、第１の層間絶縁膜２６上に埋込ワード線９と直交する方向に延在するビット配線１５が形成されているが、これらのビット配線１５は前記コンタクトホール２８の部分において、コンタクトホール２８の底部側にまで延出形成されており、不純物高濃度拡散層２２に接続されている。従って、コンタクトホール２８が形成されている領域においてビット配線１５が存在する部分であって、その下に不純物高濃度拡散層２２が存在する領域がビット配線接続領域１６とされる。
【００５５】
また、前記ビット配線１５は、不純物ドープ型のポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１とシリコン窒化膜などの上部絶縁膜３２からなる３層構造とされている。また、図２（Ｂ）に示すように、シリコン窒化膜などからなる絶縁膜３３とライナー膜３４とが、ビット配線１５の幅方向両側、及び、図２（Ａ）に示す第１の層間絶縁膜２６の上にはビット配線１５の幅方向両側に位置するようにそれぞれ形成されている。
【００５６】
また、図１に示すＹ方向に隣接するビット配線１５同士の間の領域であって、埋込ワード線９の上方領域と埋込ワード線９に隣接する素子分離用の埋込配線１３との間の領域にかけて、平面視矩形状の容量コンタクト開口３６が形成されている。また、容量コンタクトプラグ１９が、容量コンタクト開口３６の内側に、シリコン窒化膜などの側壁３７に囲まれて形成されている。このため、容量コンタクト開口３６が形成されている部分が容量コンタクトプラグ形成領域１７に対応する。また、容量コンタクトプラグ１９は、図２（Ｂ）に示すように、ポリシリコンなどからなる底部導電膜４０とＣｏＳｉなどからなるシリサイド層４１とタングステンなどの金属膜４２からなる３層構造とされている。また、ビット配線１５と容量コンタクトプラグ１９は、半導体基板５上において、同一高さに形成され、その他の領域においてはビット配線１５と容量コンタクトプラグ１９に対し同一高さになるように埋込絶縁膜４３が形成されている。
【００５７】
次に、図２（Ａ）、（Ｂ）に示すように、キャパシタ形成領域３においては、各容量コンタクトパッド１８が容量コンタクトプラグ１９の上に、図１において平面視一部重なるように互い違いに形成されている。また、各容量コンタクトパッド１８はストッパー膜４５により覆われるとともに、ストッパー膜４５の上に第３の層間絶縁膜４６が形成されていている。また、キャパシタ４７が、第３の層間絶縁膜４６の内部であって、前記容量コンタクトパッド１８上に位置するように形成されている。
【００５８】
キャパシタ４７は、容量コンタクトパッド１８の上に形成された円筒型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６の上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃと、から構成されている。
また、第４の層間絶縁膜４８が上部電極４７Ｃの上を覆うように形成されている。また、上部金属配線４９が第４の層間絶縁膜４８の上に形成され、上部金属配線４９と第４の層間絶縁膜４８を覆うように保護膜５４が形成されている。なお、キャパシタ４７の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体記憶装置に一般的に適用されている他のキャパシタ構造を適用してもかまわない。
【００５９】
次いで、図１と図２に示す半導体記憶装置１の製造方法の一例について、図３〜図２３に基づいて説明する。なお、図３〜図２３において、それぞれの図の（Ａ）は図１のＡ−Ａ‘線に沿う部分の断面構造を示し、それぞれの図の（Ｂ）は図１のＢ−Ｂ’線に沿う部分の断面構造を示す。
【００６０】
はじめに、図３（Ａ）、（Ｂ）に示すように、Ｐ型のＳｉ基板などの半導体基板５０上に、シリコン酸化膜５１とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４膜）５２を順次積層する。
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン酸化膜５１、シリコン窒化膜５２、および半導体基板５０のパターニングを行い、活性領域Ｋを区画するための素子分離溝（トレンチ）５３を形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図１の帯状の活性領域Ｋの両側を挟むように第１の方向に延在するライン状のパターン溝として形成される。活性領域Ｋとなる領域はシリコン窒化膜５２で覆われている。
【００６１】
次に、図４（Ａ）、（Ｂ）に示すように半導体基板５０の表面にシリコン酸化膜５５を形成する。この後、シリコン窒化膜を素子分離溝５３の内部を充填するように堆積してエッチバックを行い、半導体基板５０の上面より若干低い位置まで充填された素子分離絶縁膜５６を形成する。次に、ＣＶＤ法によって、シリコン酸化膜５７を素子分離溝５３の内部を充填するように堆積し、シリコン窒化膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、図５（Ａ）、（Ｂ）に示すように表面を平坦化する。
【００６２】
次に、図６（Ａ）、（Ｂ）に示すように素子分離領域５８を形成する。まず、ウエットエッチングによって、シリコン窒化膜５２およびシリコン酸化膜５１を除去し、素子分離溝５３（シリコン酸化膜５７）の表面をシリコン基板５０表面の位置と概略同等になるようにする。これによりＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域５８が形成される。素子分離領域５８を形成することによって、複数の活性領域Ｋは絶縁分離される。その後、熱酸化により半導体基板５０の表面にシリコン酸化膜６０を形成する。この後、低濃度のＮ型不純物（リン等）をイオン注入し、Ｎ型の低濃度不純物拡散層６１を形成する。このＮ型の低濃度不純物拡散層６１は本願のリセス型トランジスタのＳ・Ｄ領域の一部（ソース・ドレイン領域の一部）として機能する。
【００６３】
次いで、図７（Ａ）、（Ｂ）に示すように、マスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、ゲート電極溝（トレンチ）形成用のパターンにパターニングする。
次いで、図８（Ａ）、（Ｂ）に示すように半導体基板５０をエッチングし、トレンチ（ゲート電極溝）６５を形成する。これらのトレンチ６５は、活性領域Ｋと交差する第２の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。この時、素子分離領域５８と接するトレンチ６５の側面部分６６には、薄膜状のシリコンがサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。
【００６４】
次に、図９（Ａ）、（Ｂ）に示すようにシリコン酸化膜等からなるゲート絶縁膜６７を形成する。この後に、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９を順次堆積する。次に、エッチバックを行い、トレンチ６５の下部内側に窒化チタン層６８およびタングステン膜６９を残存させる。これにより図１０（Ａ）、（Ｂ）に示すようにゲート電極を一部兼ねる構造の埋込ワード線７０と、素子分離用の埋込配線７３が形成される。
次いで、図１１（Ａ）、（Ｂ）に示すように、残存したタングステン層６９上およびトレンチ６５の内壁を覆うように、シリコン窒化膜（Ｓｉ３Ｎ４）等からなる１０ｎｍ程度の膜厚のライナー膜７１を形成する。次いで、ＣＶＤ法によりライナー膜７１上に埋込絶縁膜７２を堆積する。
【００６５】
次にＣＭＰ処理を行い、図１２（Ａ）、（Ｂ）に示すようにライナー膜７１が露出するまで表面を平坦化する。次いで、エッチングによってマスク用のシリコン窒化膜および、埋込絶縁膜７２とライナー膜７１の一部を除去し、埋込絶縁膜７２の表面を、半導体基板５０のシリコン表面と概略同程度の高さにする。これにより、ゲート電極溝６５の外方の半導体基板５０の一面とゲート電極溝６５上部のライナー膜７１が露出される。以上により、埋込ワード線７０および素子分離用の埋込配線７３が形成され、ゲート電極溝６５の上部内側のライナー膜７１上に埋込絶縁膜７４が形成される。
【００６６】
次に、図１３（Ａ）、（Ｂ）に示すように半導体基板５０上を覆うように、シリコン酸化膜等からなる第１の層間絶縁膜７５を形成する。この後に、第１の層間絶縁膜７５の一部を除去し、ビットコンタクト開口７６を形成する。ビットコンタクト開口７６は、埋込ワード線７０と同じ方向（図１のＹ方向、図１３では埋込ワード線７０及び埋込配線７３の延在方向）に延在するライン状の開口パターンとして形成される。これにより、ビットコンタクト開口７６のパターンと活性領域Ｋの交差した部分では、半導体基板５０のシリコン表面が露出する。次いで、Ｎ型不純物（ヒ素等）をイオン注入し、半導体基板５０のシリコン表面近傍にＮ型不純物高濃度拡散層７７を形成する。Ｎ型不純物高濃度拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能する。
【００６７】
次に、図１４（Ａ）、（Ｂ）に示すように、半導体基板５０上にＮ型の不純物（リン等）を含有したポリシリコン膜からなる底部導電膜７８、および、タングステン膜などの金属膜７９、シリコン窒化膜（絶縁膜）８０を順次堆積する。次に、図１５（Ａ）、（Ｂ）に示すように底部導電膜７８、金属膜７９、シリコン窒化膜８０の積層膜をライン形状にパターニングすることでビット配線８１を形成する。ビット配線８１は、埋込ワード線７０と交差する方向（図１に示す構造説明の場合のＸ方向）に延在するパターンとして形成される。ビットコンタクト開口７６内で露出しているシリコンからなる半導体基板５０の表面部分で、ビット配線８１の下層の底部導電膜７８と半導体基板５０の表面のＮ型不純物高濃度拡散層７７（ソース・ドレイン領域の一方）とが接続する。
【００６８】
次に、図１６（Ａ）、（Ｂ）に示すように、ビット配線８１の側面を覆うシリコン窒化膜８２を形成した後に、その上面を覆うようにシリコン窒化膜等からなるライナー膜８３を形成する。
次に、図１７（Ａ）、（Ｂ）に示すように、ビット配線８１、８１間のスペース部８１Ａを充填するように堆積膜８５を形成する。次いで、ライナー膜８３の上面が露出するまでＣＭＰ処理を行って平坦化した後に、堆積膜８５の表面を覆うように第２の層間絶縁膜８６を形成する。
【００６９】
次に、図１８（Ａ）、（Ｂ）に示すように、容量コンタクトプラグ形成領域１７に対応する位置に容量コンタクト開口８７を形成する。これにより、容量コンタクト開口８７と活性領域Ｋの交差している部分で半導体基板５０の表面が露出する。次に、容量コンタクト開口８７の内壁を覆うように、シリコン窒化膜でサイドウォール（ＳＷ）８８を形成する。次いで、Ｎ型不純物（リン等）を半導体基板５０の表面にイオン注入し、半導体基板５０の表面近傍にＮ型不純物高濃度拡散層９０を形成する。ここで形成したＮ型不純物高濃度拡散層９０は、本実施形態のリセス型のトランジスタにおいてソース・ドレイン領域として機能する。
【００７０】
次に、図１９（Ａ）、（Ｂ）に示すように底部導電膜９１を形成する。この後に、底部導電膜９１の表面にコバルトシリサイド（ＣｏＳｉ）等のシリサイド層９２を形成し、容量コンタクト開口８７内を充填するようにタングステンなどの金属膜９３を堆積する。これにより、３層構造の容量コンタクトプラグ９５が形成される。
【００７１】
次に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した積層膜を形成してパターニングすることにより、図２０（Ａ）、（Ｂ）に示すように容量コンタクトプラグ９５と接続する容量コンタクトパッド９６を形成する。次に、図２１（Ａ）、（Ｂ）に示すように容量コンタクトパッド９６上を覆うように、シリコン窒化膜をからなるストッパー膜９７と第３の層間絶縁膜９８を順次積層する。層間絶縁膜９８は、１０００〜１５００ｎｍの厚さで形成する。
【００７２】
次いで図２２（Ａ）、（Ｂ）に示すように、容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する深孔９９を形成した後に、深孔９９の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極（第一の電極）１００を形成する。下部電極１００の底部は容量コンタクトパッド９６と接続している。前述の層間絶縁膜９８を１０００〜１５００ｎｍの厚さで形成しているので、深孔９９の深さも同じ１０００〜１５００ｎｍとなる。深孔９９の幅（直径）は５０ｎｍとする。したがって、深孔９９のアスペクト比（深さ／幅）は２０〜３０となる。本発明は、このような大きなアスペクト比を有する開口（深孔）に対してより大きな効果を発揮する。深孔９９の幅が４０ｎｍの場合には、層間絶縁膜９８の厚さは８００〜１２００ｎｍの範囲で形成される。アスペクト比が２０より小さい場合は半導体記憶素子として必要なキャパシタ容量を得るのが困難となり、アスペクト比が３０を超えると異方性ドライエッチング法により形成する深孔のエッチング加工形成自体が困難となる。
【００７３】
次に、図２３（Ａ）、（Ｂ）に示すようにキャパシタ１０３を形成する。キャパシタ１０３を形成する工程は、第一の電極１００を形成する工程と、第一の電極１００の表面を覆うように二種類以上の金属元素を含有する容量絶縁膜１０１を形成する工程と、容量絶縁膜１０１を覆うように窒化チタン等からなる上部電極（第二の電極）１０２を形成する工程と、から概略構成されている。
【００７４】
容量絶縁膜１０１を形成する工程は、金属元素を含有する各々の前駆体の被覆特性が一致する条件で行なう。すなわち、各々の前駆体が第１の電極１００の表面を覆う被覆率の前駆体供給時間依存性が同じとなるように調整された供給条件を用いて各々の前駆体を同時に半導体基板表面に供給するＡＬＤ法により容量絶縁膜１０１を形成する工程を含んで構成されている。
【００７５】
以下、ＡＬＤ法により容量絶縁膜１０１を形成する工程についてその詳細を説明する。ここでは、一例としてＺｒＡｌＯ膜からなるＡＬＤ膜を形成する方法について説明する。Ａｌの前駆体にはＴＭＡを用い、Ｚｒの前駆体にはＴＥＭＡＺを用いる。
【００７６】
まず、前述の工程で下部電極１００が形成された半導体基板５０をＡＬＤ成膜装置内の反応室にセットした後、反応室を一旦真空排気し、半導体基板５０が２２０℃で安定するまで予備加熱する。なお、この成膜装置は、ＡＬＤ法で金属化合物膜の成膜を行うことができる反応室、及び、酸化剤と原料ガス（前駆体）を導入できるガス供給系を備えている。
【００７７】
（第１のＡＬＤフローシーケンス）
温度が安定した状態で、図３０（Ａ）に示す第１のＡＬＤフローシーケンスに基づいて各処理ステップを実施する。
最初に、（１）前駆体同時供給ステップを実施する。時間ｔ０において、Ａｌの前駆体となるＴＭＡおよびＺｒの前駆体となるＴＥＭＡＺを同時に供給する。同時供給においては、各々の前駆体の供給量を被覆特性が一致する条件、すなわちＴＭＡの供給量に対してＴＥＭＡＺの供給量が２．５〜３．５倍の範囲、好ましくは３倍となる条件に設定する。本実施例では、ＴＭＡ供給量０．２ｓｌｍ、ＴＥＭＡＺ供給量０．６ｓｌｍとした。各々の前駆体のキャリヤガスの流量は１〜５ｓｌｍの範囲で調整可能であるが、ここでは各々２ｓｌｍとした。反応室内の全圧力は１００Ｐａとした。前述のように、各々のキャリヤガスの流量や反応室内の全圧力はＴＭＡおよびＴＥＭＡＺの被覆特性には影響しない。ＴＭＡおよびＴＥＭＡＺ供給時間は３０秒とした。図２９（Ａ）に示されているように、上記供給条件では、前駆体供給時間１０秒で、ＴＭＡ、ＴＥＭＡＺ共に被覆率が１００％となっているが、本実施例では充分な余裕を考慮して３０秒とした。これにより、第１の電極１００の表面を含む半導体基板表面全体にＴＭＡとＴＥＭＡＺが混在する１分子吸着層を形成した。
【００７８】
次に、（２）前駆体排気ステップ（真空引きパージステップ）を実施する。前駆体同時供給時間が３０秒経過したｔ１において、ＴＭＡ，ＴＥＭＡＺの供給を停止すると共に、反応室を真空排気しつつ窒素ガスを供給して反応室内に残留する各々の前駆体をパージした。時間は１０秒とした。
【００７９】
次に、（３）酸化剤（オゾン：Ｏ３）供給ステップを実施する。前駆体排気時間が１０秒経過したｔ２において、オゾンを１ｓｌｍ、３０秒間供給した。反応室内の圧力は１５０Ｐａとした。これによって、既に半導体基板表面に吸着しているＴＭＡおよびＴＥＭＡＺは酸化され、ＡｌＯとＺｒＯが混在する１分子層のＺｒＡｌＯ層を形成した。
【００８０】
次に、（４）酸化剤排気ステップ（真空引きパージステップ）を実施する。オゾン供給時間が３０秒経過したｔ３において、オゾンの供給を停止すると共に、反応室を真空排気しつつ窒素ガスを供給して反応室内に残留するオゾンをパージした。時間は１０秒とした。
【００８１】
上記（１）〜（４）のステップを第１基本サイクルとして所望のＺｒＡｌＯ膜厚となるまで繰り返し成膜する。一例として、ＺｒＡｌＯ膜厚が１０ｎｍのサンプルを作成し、深孔内に形成されたＺｒＡｌＯ膜のＺｒ／Ａｌ比をＴＥＭ−ＥＤＸにより調べた。その結果を図３１に示す。深さ３μｍの位置までＺｒ／Ａｌ比が１．７で一定しており、深さ方向にＺｒ／Ａｌ比が変化することなく、同じ組成のＺｒＡｌＯ膜が深孔内に形成されていることが確認された。すなわち、ＴＭＡとＴＥＭＡＺを前駆体とする同時供給ＡＬＤ成膜法において、各々の前駆体の被覆特性を一致させたＡＬＤ法を用いて成膜を行なうことにより、深孔の中に形成されるＺｒＡｌＯ膜のＺｒ／Ａｌ比を深さ方向に一定に保持した状態でＺｒＡｌＯ膜を形成することができる。したがって、組成の違いに起因するリーク電流や誘電率のばらつきを抑制することができる。
【００８２】
なお、上記条件における成膜速度は、０．１２５ｎｍ／サイクルであり、第１基本サイクルを４８回繰り返すと、厚さ６ｎｍのＺｒＡｌＯ膜を形成することができる。
【００８３】
（第２のＡＬＤフローシーケンス）
図３０（Ｂ）は、上記第１のＡＬＤフローシーケンスで説明した、ＴＭＡとＴＥＭＡＺを同時に供給する第１および第３のサイクルの間にＴＥＭＡＺだけを供給する第２サイクルを挿入する第２ＡＬＤフローシーケンスを示している。すなわち、ＴＭＡとＴＥＭＡＺを同時供給する第１基本サイクルとＴＥＭＡＺのみを供給する第２基本サイクルとを組み合わせせて第３の基本サイクルとし、第３の基本サイクルを所望のＺｒＡｌＯ膜厚となるまで繰り返す方法である。第３サイクルは第１基本サイクルと同じである。第１基本サイクルは、前述の第１ＡＬＤフローシーケンスの条件と同じであり、第２基本サイクルは第１ＡＬＤフローシーケンスにおいてＴＭＡを供給しない設定とすることで実施することができる。図３０（Ｂ）には、第２基本サイクルが１回のみ行なわれる例が記載されているが、これに限定されるものではなく、第２基本サイクルを複数回繰り返した後、第３サイクルをおこなうこともできる。このようなＡＬＤフローシーケンスとすることにより、深孔内に形成されるＺｒＡｌＯ膜の深さ方向におけるＺｒ／Ａｌ比を一定に保持した状態でＺｒＡＬＤ膜中のＡｌ濃度を充分低い値まで制御することが可能となる。
【００８４】
例えば、図３１に示したように、第１ＡＬＤフローシーケンスでＺｒＡｌＯ膜を形成した場合のＺｒ／Ａｌ比は１．７となっている。これは形成されたＺｒＡｌＯ膜全体の中で６３％がＺｒＯで占められ、３７％がＡｌＯで占められていることを示している。
図３０（Ｂ）に示した第２ＡＬＤフローシーケンスでは、第１基本サイクルと第２サイクルは各々１回ずつ繰り返される。第１基本サイクルでは３７％のＡｌＯと６３％のＺｒＯが形成され、第２基本サイクルでは１００％のＺｒＯが形成される。したがって、形成されたＺｒＡｌＯ膜中のＡｌＯは３７／２００で１８．５％となる。さらに、第２ＡＬＤフローシーケンスにおいて、第１基本サイクルを１回行なった後、ＴＭＡを供給しない第２基本サイクルを４回連続で行なう組み合わせを第３基本サイクルとしてＺｒＡｌＯ膜を形成すると、この場合、ＡｌＯの占める割合は第１サイクルで形成された３７％分だけであるが、４回の第２基本サイクルでは全て１００％のＺｒＯとなる。したがって、ＺｒＡｌＯ膜全体の中でＡｌＯは３７／５００で７．４％となる。同様に、第２基本サイクルを６回連続する第３基本サイクルではＺｒＡｌＯ膜全体の中でＡｌＯの占める割合が５．３％、第２基本サイクルを７回連続する第３基本サイクルでは４．６％となる。
第２ＡＬＤフローシーケンスを用いて、ＡｌＯの占める割合が５％となる厚さ６ｎｍのＺｒＡｌＯ膜を形成するには、第１基本サイクルを１回と第２基本サイクルを６回連続して繰り返す第３基本サイクルを７回繰り返えせば良い。膜厚は６．１ｎｍとなる。
【００８５】
従来技術として、図３４（Ｂ）に記載したような、ＡＬＯとＺｒＯを交互に積層するＡＬＤフローシーケンスではＺｒＡｌＯ膜中のＡｌＯの濃度を５％程度とするのに高々１回しかＡｌＯ膜を形成できず、制御性が極めて悪い結果となる。しかし、第２ＡＬＤフローシーケンスを用いた場合、ＡｌＯの濃度を５％とするためには７回に１回、もしくは８回に１回の割合で同時供給サイクルを導入すれば良い。これにより、深孔内のＺｒ／Ａｌ比を一定に保持したまま制御性を向上させると共に生産性を著しく向上させることができる。
【００８６】
図３２は、図３０（Ａ）に示した第１ＡＬＤフローシーケンスに変更を加えた第３ＡＬＤフローシーケンスを示している。すなわち、ＴＭＡとＴＥＭＡＺの同時供給ステップにおいて、ＴＭＡとＴＥＭＡＺを時間ｔ０で同時に供給するのではなく、ＴＭＡをｔ０からやや遅れたｔｘ時間から供給を開始するものである。ＴＥＭＡＺを先に供給し始めた後、供給開始時間を遅らせてＴＭＡを供給する。供給停止時間はｔ１で同じとする。供給開始時間の遅れΔｔは１〜５秒とする。このように、同時供給ステップにおいて、ＴＭＡの供給時間に遅れΔｔを設けることにより、図３０（Ａ）の第１ＡＬＤフローシーケンスよりＡｌＯの濃度をさらに低減することができる。また、図３０（Ｂ）の第２のＡＬＤフローシーケンスと図３２の第３のＡＬＤフローシーケンスを組み合わせることにより、さらに制御性良く、ＺｒＡｌＯ膜中のＡｌＯ含有量を低濃度にすることができる。
【００８７】
発明者の実験結果によれば、ＺｒＡｌＯ膜のリーク電流低減と誘電率向上を達成できるＺｒＡｌＯ膜中のＡｌＯ濃度は３〜６％の範囲、好ましくは４〜５％の範囲であることが明らかとなっている。３％より小さい場合はリーク電流が増大し、６％を超える場合は誘電率が低下して大きなキャパシタ容量が得られなくなる。
上述の、第２ＡＬＤフローシーケンス、あるいは第２ＡＬＤフローシーケンスと第３ＡＬＤフローシーケンスの組み合わせを用いることにより、ＺｒＡｌＯ膜中のＡｌＯ濃度を３〜６％の範囲に保持することができる。
【００８８】
再び図２３の説明に戻って、容量絶縁膜１０１上を覆うように上部電極（第二の電極）１０２を形成することにより、キャパシタ１０３が形成される。
【００８９】
次に、図２４（Ａ）、（Ｂ）に示すように上部電極１０２を覆うようにシリコン酸化膜等で第４の層間絶縁膜１０５を形成したのちに、上部金属配線１０６をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。この後に表面の保護膜１０７を形成することにより、図１、図２に示す構造の半導体記憶装置（ＤＲＡＭ）１と同等構造の半導体記憶装置１１０が完成する。
図２５に、以上説明した製造方法により得られた半導体記憶装置１１０の配線構造についての平面構造を示す。図２５に示す配線構造においては、図１に示した配線構造において記載を略していたビット配線両側の絶縁膜８２とライナー膜８３を表示している。
【００９０】
本実施形態の半導体記憶装置１１０の製造方法によれば、複数の前駆体の第一の電極１００表面における被覆率の供給時間依存性、すなわち被覆特性が同じとなるように調整された条件で複数の前駆体を同時に供給するようにしている。また、各ソースガスの流量と１サイクル当たりの膜厚飽和時間との関係を予め求めて、各ＡＬＤ膜の膜厚が飽和するのに要する時間を一定とするように調整するとともに、各ソースガスを同時にかつ各ＡＬＤ膜の膜厚飽和時間が揃う流量で、前記膜厚飽和時間以上の長さで第一の電極１００に供給することにより、各ＡＬＤ膜の成膜に十分な量の各ソースガスを、それぞれ同時に第一の電極全体に供給できる。このため、第一の電極１００がトレンチ（深孔）を有する立体構造であっても、第一の電極１００の深孔の底部に各ソースガスが十分に供給されるまでの時間（膜厚飽和時間）を等しくできる。このため、第一の電極の深孔の底部および他の領域全体に、均一な組成のＡＬＤ膜からなる容量絶縁膜を形成できる。このため、リーク電流の発生を抑制し、リフレッシュ特性に優れた半導体記憶装置を形成することができる。このため、第一の電極１００表面全体に、各金属元素の組成比の等しいＡＬＤ膜からなる容量絶縁膜１０１を形成できる。
【００９１】
また、各ソースガスを同時にかつ各ＡＬＤ膜の膜厚飽和時間が揃う流量で供給するため、最も膜厚飽和時間の長いソースガスに合わせて、ソースガス全体の供給時間を決定する必要がない。このため、複数のソースガスを用いたＡＬＤ膜形成におけるソースガスの供給時間を短縮できる。このため、均一な組成のＡＬＤ膜を、立体構造を有する第一の電極１００上に短時間で形成することができる。このため、半導体記憶装置１形成工程を短縮化できる。
【００９２】
次いで、図２６（Ａ）、（Ｂ）に、図１、図２を基に先に説明した実施形態のリセスチャネル型のセルトランジスタを備えた半導体記憶装置１に代えて、サドルフィン型のセルトランジスタを備えた半導体記憶装置１１１の一例を示す。この半導体記憶装置１１１は、先の形態の半導体記憶装置１に対し、セルトランジスタの部分のみが異なり、その他の部分の構造は先に説明した半導体記憶装置１と同等であるため、先に説明した半導体記憶装置１と同様の構成については詳細な説明を省略する。
【００９３】
図２６（Ａ）は図１に示す半導体記憶装置１におけるＡ−Ａ’線と同等位置を断面視した図、図２６（Ｂ）は図１に示す半導体記憶装置１におけるＢ−Ｂ’線と同等位置を断面視した図であり、本実施形態の半導体記憶装置１１１は、図２６（Ａ）、（Ｂ）の断面構造に示すトランジスタ形成領域２Ａとキャパシタ形成領域３とから概略構成されている。
【００９４】
本実施形態の半導体記憶装置１１１は、素子分離溝４の上に重なるように埋込配線１３Ａに下向きの突型電極１３ａが形成され、図２６（Ａ）のＹ方向に隣接する突型電極１３１３ａの間に位置する半導体基板表面部分の凸部５Ａ部分がチャネル領域となるように形成されている点が先の実施形態の半導体記憶装置１のセルトランジスタ構造と異なっている。
【００９５】
次いで、半導体記憶装置１１１の製造方法について説明する。
図２７（Ａ）、（Ｂ）と図２８（Ａ）、（Ｂ）は、本実施形態のサドルフィン型のセルトランジスタを製造する工程を説明するための図である。
【００９６】
本実施形態の半導体記憶装置１１１の製造方法は、先の実施形態の半導体記憶装置１と同様に図３〜図７を基に説明した方法に従い、図７に示す如く半導体基板５０上にマスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ）形成用のパターンにパターニングした後、ドライエッチングによって半導体基板５０を図２７（Ａ）、（Ｂ）に示す如くエッチングし、トレンチ（ゲート電極溝）１１５を形成する。これらのトレンチ１１５は、先の実施形態と同様、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
【００９７】
このエッチングの際に、先の実施形態では図８に示す如く素子分離溝の領域よりも半導体基板のシリコン膜側をより深くエッチングしたのに対し、本実施形態では逆に、半導体基板５０のトレンチ１１５側よりも素子分離溝５３側の部分を深くエッチングすることにより半導体基板５０に凸部５０Ａを形成することができる、この凸部５０Ａの部分をセルトランジスタのチャネル領域とすることができる。
【００９８】
この後、先の実施形態において図９において説明した工程と同様、ゲート絶縁膜６７と窒化チタン膜６８とタングステン膜６９を成膜し、エッチバックを行うと、図２８（Ａ）、（Ｂ）に示すトレンチ（ゲート電極溝）１１５内に埋込ワード線１１６あるいは埋込配線１１７を形成することができる。この後、図２８（Ａ）、（Ｂ）の状態から先の実施形態の場合と同様、図１１以降の工程を順次施すことにより、図２６（Ａ）、（Ｂ）に示す断面構造の半導体記憶装置１１１を製造することができる。
【００９９】
本実施形態のサドルフィン型のセルトランジスタを備えた半導体記憶装置１１１の製造方法は、半導体基板５０のトレンチ１１５側よりも素子分離溝５３側の部分を深くエッチングすることが先の実施形態の半導体記憶装置１の製造方法と異なる。その他の製造方法は先の実施形態において説明した半導体記憶装置１と同様であり、同等の効果を得ることができる。
【符号の説明】
【０１００】
Ｋ…活性領域、１…半導体記憶装置、２…トランジスタ形成領域、３、３Ａ…キャパシタ形成領域、４…素子分離溝、５…半導体基板、５Ａ、５０Ａ…チャネル領域、６、５６…素子分離絶縁膜、７…トレンチ（ゲート電極溝）、７Ａ…ゲート絶縁膜、９…埋込ワード線、１０…ライナー膜、１１…埋込絶縁膜、１２…チャネル溝、１３…埋込配線、１５…ビット配線、１６…ビット配線接続領域、１７…容量コンタクトプラグ形成領域、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２１、２３…不純物低濃度拡散層、２２、２４…不純物高濃度拡散層、２６…第１の層間絶縁膜、２８…コンタクトホール、３０…底部導電膜、３１…金属膜、３２…上部絶縁膜、３３…絶縁膜、３４…ライナー膜、３６…容量コンタクト開口、４０……底部導電膜、４１…シリサイド層、４２…金属膜、４５…ストッパー膜、４６…第３の層間絶縁膜、４７…キャパシタ、４７Ａ…下部電極、４７Ｂ…容量絶縁膜、４７Ｃ…上部電極、５０…半導体基板、５３…素子分離溝、５４…保護膜、５８…素子分離領域、６５…トレンチ（ゲート電極溝）、６７…ゲート絶縁膜、７０…埋込ワード線、７１…ライナー膜、７２、７４…埋込絶縁膜、７６…ビットコンタクト開口、７７…不純物高濃度拡散層、７８…底部導電膜（ポリシリコン膜）、７９…金属膜、８０…絶縁膜（シリコン窒化膜）、８１…ビット配線、８２…シリコン窒化膜、８７…容量コンタクト開口、８８…サイドウオール、９０…不純物高濃度拡散層、９１…底部導電膜（ポリシリコン膜）、９２…シリサイド層、９３…金属膜、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、１０３…キャパシタ、１１０、１１１…半導体記憶装置、１１５…トレンチ（ゲート電極溝）、１１６…埋込ワード線、１１７…埋込配線
【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、
（１）前記半導体基板上に層間絶縁膜を形成する工程と、
（２）前記層間絶縁膜に複数の深孔を形成する工程と、
（３）前記深孔の内面に窒化チタンからなる下部電極を形成する工程と、
（４）前記下部電極の表面および前記層間絶縁膜の表面に、少なくとも下記（４−１）〜（４−７）の工程を含むＡＬＤ法により容量絶縁膜を形成する工程と、
（４−１）前記下部電極が形成された前記半導体基板を反応室にセットする工程、
（４−２）前記反応室にセットされた前記半導体基板を２２０℃に加熱保持する工程、
（４−３）Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程、
（４−４）前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程、
（４−５）前記第１の真空排気工程の後、酸化剤を反応室に供給する工程、
（４−６）前記酸化剤を前記反応室から真空排気する第２の真空排気工程、
（４−７）前記（４−３）〜（４−６）の工程を第１基本サイクルとして繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程、
（５）前記ＺｒＡｌＯ膜上に窒化チタンからなる上部電極を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記被覆特性は、前記Ａｌの前駆体および前記Ｚｒの前駆体の各々が前記下部電極表面を被覆する被覆率に対する各々の前駆体の供給時間依存性であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記被覆特性を一致させる条件は、前記反応室に供給する前記Ａｌの前駆体の供給量に対して前記Ｚｒの前駆体の供給量を２．５〜３．５倍とすることを特徴とする請求項１又は請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記（４−３）工程において、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給タイミングが同時であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記（４−３）工程において、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給タイミングは、前記Ｚｒの前駆体の供給に対し前記Ａｌの前駆体の供給が遅延時間を有していることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項６】
前記第１基本サイクルの後に連続して、さらに下記（６−１）〜（６−４）の工程からなる第２基本サイクルを有し、
（６−１）前記Ｚｒの前駆体を反応室内に供給する工程、
（６−２）前記Ｚｒの前駆体を反応室から真空排気する第３の真空排気工程、
（６−３）前記第３の真空排気工程の後、酸化剤を反応室に供給する工程、
（６−４）前記酸化剤を前記反応室から真空排気する第４の真空排気工程、
前記第１基本サイクルと前記第２基本サイクルとを組み合わせた第３の基本サイクルを繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項７】
前記第２の基本サイクルを複数回連続して繰り返すことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記ＺｒＡｌＯ膜中のＡｌＯ濃度は３〜６％であることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記Ａｌの前駆体としてトリメチルアルミニウムおよび前記Ｚｒの前駆体としてテトラキスエチルメチルアミノジルコニウムを用いることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１０】
前記（１）工程の前に
基板の表層に第１の方向に延在する複数の素子分離溝を形成し、これら素子分離溝に素子分離絶縁膜を埋め込むことによって複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、
前記半導体基板の一面に、前記素子分離領域及び活性領域と交差する第２の方向に延在する複数のゲート電極溝を隣接形成する工程と、
前記ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、
前記ゲート電極溝の下部内側の前記ゲート絶縁膜上に埋込ワード線を形成する工程と、
前記ゲート電極溝内の埋込ワード線上に埋込絶縁膜を形成する工程と、
前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、
エッチングにより前記層間絶縁膜に、前記埋込絶縁膜及び前記埋込絶縁膜に隣接す
る前記半導体基板表面に達するコンタクト開口を形成する工程と、
前記コンタクト開口を介して前記半導体基板表面に接続するビット配線および／または容量コンタクトプラグを形成する工程と、を具備してなることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項１１】
前記ゲート電極溝を形成する工程において、
前記半導体基板よりも前記素子分離絶縁領域を深くエッチングすることにより、前記半導体基板に、セルトランジスタのチャネル領域用の凸部を形成することを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記ゲート電極溝を形成する前記半導体基板一面に不純物イオンを打ち込みして低濃度不純物拡散層を形成する工程と、
前記コンタクト開口を介して前記半導体基板一面に不純物イオンを注入して高濃度不純物拡散層を形成する工程により、半導体基板一面にその表面側から順に高濃度不純物拡散層と低濃度不純物拡散層を形成することを特徴とする請求項１０または請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記ゲート電極溝の下部内側に前記埋込ワード線を形成する工程と、
前記埋込ワード線上及び前記ゲート電極溝の上部内側の前記ゲート絶縁膜上にライナー膜を形成した後、前記ゲート電極溝の上部内側の前記ライナー膜上に前記埋込絶縁膜を形成することを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１４】
前記埋込絶縁膜を、前記ゲート電極溝を埋めるよりも厚く前記半導体基板上に形成する工程と、
前記半導体基板上の前記埋込絶縁膜を除去して前記ゲート電極溝の外方の前記半導体基板一面と前記ゲート電極溝上部の前記ライナー膜を露出させることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記ビット配線を前記注入ポリシリコン膜からなる底部導電膜と金属膜と絶縁膜を備えた複層構造とすることを特徴とする請求項１０乃至１４のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、
（１）前記半導体基板上に層間絶縁膜を形成する工程と、
（２）前記層間絶縁膜に複数の深孔を形成する工程と、
（３）前記深孔の内面に窒化チタンからなる下部電極を形成する工程と、
（４）前記下部電極の表面および前記層間絶縁膜の表面に、少なくとも下記（４−１）〜（４−７）の工程を含むＡＬＤ法により容量絶縁膜を形成する工程と、
（４−１）前記下部電極が形成された前記半導体基板を反応室にセットする工程、
（４−２）前記反応室にセットされた前記半導体基板を２２０℃に加熱保持する工程、
（４−３）Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程、
（４−４）前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程、
（４−５）前記第１の真空排気工程の後、酸化剤を反応室に供給する工程、
（４−６）前記酸化剤を前記反応室から真空排気する第２の真空排気工程、
（４−７）前記（４−３）〜（４−６）の工程を第１基本サイクルとして繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程、
（５）前記ＺｒＡｌＯ膜上に窒化チタンからなる上部電極を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記被覆特性は、前記Ａｌの前駆体および前記Ｚｒの前駆体の各々が前記下部電極表面を被覆する被覆率に対する各々の前駆体の供給時間依存性であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記被覆特性を一致させる条件は、前記反応室に供給する前記Ａｌの前駆体の供給量に対して前記Ｚｒの前駆体の供給量を２．５〜３．５倍とすることを特徴とする請求項１又は請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記（４−３）工程において、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給タイミングが同時であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
前記（４−３）工程において、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給タイミングは、前記Ｚｒの前駆体の供給に対し前記Ａｌの前駆体の供給が遅延時間を有していることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項６】
前記第１基本サイクルの後に連続して、さらに下記（６−１）〜（６−４）の工程からなる第２基本サイクルを有し、
（６−１）前記Ｚｒの前駆体を反応室内に供給する工程、
（６−２）前記Ｚｒの前駆体を反応室から真空排気する第３の真空排気工程、
（６−３）前記第３の真空排気工程の後、酸化剤を反応室に供給する工程、
（６−４）前記酸化剤を前記反応室から真空排気する第４の真空排気工程、
前記第１基本サイクルと前記第２基本サイクルとを組み合わせた第３の基本サイクルを繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項７】
前記第２の基本サイクルを複数回連続して繰り返すことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記ＺｒＡｌＯ膜中のＡｌＯ濃度は３〜６％であることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記Ａｌの前駆体としてトリメチルアルミニウムおよび前記Ｚｒの前駆体としてテトラキスエチルメチルアミノジルコニウムを用いることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１０】
前記（１）工程の前に
基板の表層に第１の方向に延在する複数の素子分離溝を形成し、これら素子分離溝に素子分離絶縁膜を埋め込むことによって複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、
前記半導体基板の一面に、前記素子分離領域及び活性領域と交差する第２の方向に延在する複数のゲート電極溝を隣接形成する工程と、
前記ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、
前記ゲート電極溝の下部内側の前記ゲート絶縁膜上に埋込ワード線を形成する工程と、
前記ゲート電極溝内の埋込ワード線上に埋込絶縁膜を形成する工程と、
前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、
エッチングにより前記層間絶縁膜に、前記埋込絶縁膜及び前記埋込絶縁膜に隣接す
る前記半導体基板表面に達するコンタクト開口を形成する工程と、
前記コンタクト開口を介して前記半導体基板表面に接続するビット配線および／または容量コンタクトプラグを形成する工程と、を具備してなることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項１１】
前記ゲート電極溝を形成する工程において、
前記半導体基板よりも前記素子分離絶縁領域を深くエッチングすることにより、前記半導体基板に、セルトランジスタのチャネル領域用の凸部を形成することを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記ゲート電極溝を形成する前記半導体基板一面に不純物イオンを打ち込みして低濃度不純物拡散層を形成する工程と、
前記コンタクト開口を介して前記半導体基板一面に不純物イオンを注入して高濃度不純物拡散層を形成する工程により、半導体基板一面にその表面側から順に高濃度不純物拡散層と低濃度不純物拡散層を形成することを特徴とする請求項１０または請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記ゲート電極溝の下部内側に前記埋込ワード線を形成する工程と、
前記埋込ワード線上及び前記ゲート電極溝の上部内側の前記ゲート絶縁膜上にライナー膜を形成した後、前記ゲート電極溝の上部内側の前記ライナー膜上に前記埋込絶縁膜を形成することを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１４】
前記埋込絶縁膜を、前記ゲート電極溝を埋めるよりも厚く前記半導体基板上に形成する工程と、
前記半導体基板上の前記埋込絶縁膜を除去して前記ゲート電極溝の外方の前記半導体基板一面と前記ゲート電極溝上部の前記ライナー膜を露出させることを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記ビット配線を前記注入ポリシリコン膜からなる底部導電膜と金属膜と絶縁膜を備えた複層構造とすることを特徴とする請求項１０乃至１４のいずれか一項に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１２−１２４３２２（Ｐ２０１２−１２４３２２Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７３７４９（Ｐ２０１０−２７３７４９）
【出願日】平成２２年１２月８日（２０１０．１２．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月８日（２０１０．１２．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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