半導体装置、半導体装置の製造方法およびデータ処理システム
【課題】本発明はコンタクト開口をエッチングにより形成した場合にその下に位置する埋込絶縁膜がエッチングされないようにした構造の提供を目的とする。
【解決手段】本発明は、半導体基板と、半導体基板の主面に形成され活性領域を横断して素子分離領域まで延在するトレンチと、トレンチの下部側に形成された埋込型ゲート電極と、活性領域において埋込型ゲート電極の上方のトレンチ内を充填し、かつ、素子分離領域において埋込型ゲート電極の上方のトレンチ内を完全には充填せずにトレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、素子分離領域においてサイドウォールの内側のトレンチを埋めて埋込型ゲート電極に接続形成されたパッドコンタクトプラグと、パッドコンタクトプラグおよびキャップ絶縁膜上を覆う層間膜と、パッドコンタクトプラグに接続するゲートコンタクトプラグとを具備してなる。
【解決手段】本発明は、半導体基板と、半導体基板の主面に形成され活性領域を横断して素子分離領域まで延在するトレンチと、トレンチの下部側に形成された埋込型ゲート電極と、活性領域において埋込型ゲート電極の上方のトレンチ内を充填し、かつ、素子分離領域において埋込型ゲート電極の上方のトレンチ内を完全には充填せずにトレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、素子分離領域においてサイドウォールの内側のトレンチを埋めて埋込型ゲート電極に接続形成されたパッドコンタクトプラグと、パッドコンタクトプラグおよびキャップ絶縁膜上を覆う層間膜と、パッドコンタクトプラグに接続するゲートコンタクトプラグとを具備してなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法およびデータ処理システムに関する。
【背景技術】
【０００２】
半導体装置の高集積化に対応するために、ＭＯＳトランジスタの微細化が進められている。ＤＲＡＭ（Dynamic Random Access Memory）等に代表される、メモリセル領域を備えた半導体装置においては、メモリセル領域に高密度にＭＯＳトランジスタを配置する必要がある。このような、微細化および高密度配置に適したＭＯＳトランジスタの構造として、半導体基板に設けたトレンチ（溝）の下部にゲート電極を埋め込み、トレンチの上部は絶縁膜で覆う技術が知られている（特許文献１）。
また、ＭＯＳトランジスタの高密度配置に対応した技術として、コンタクトホールの内壁に絶縁膜をサイドウォール状に形成する技術が知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３００８４３号公報
【特許文献２】特開２００３−０６００２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、半導体基板に設けたトレンチの下部にゲート電極を埋め込んだ構造のＭＯＳトランジスタの形成方法について検討を行った結果、以下のような問題点のあることを見出した。
まず、一般的なプレーナ型のＭＯＳトランジスタを平面視した模式図を図２８に示す。半導体基板の活性領域６００に交差するようにゲート電極６０１が配置されている。ゲート電極６０１は、所定のゲート長を有して活性領域と交差している領域Ｇと、ゲート電極６０１に電位を与えるためのコンタクトプラグを接続する領域Ｐの、２つの部分から構成されている。領域Ｐはパッドとも呼ばれる部分である。領域Ｐは、コンタクトプラグ形成時のアライメントずれの影響を考慮して、領域Ｇよりも幅が広くなるように形成されることが一般的である。
トレンチ構造のゲート電極を形成する場合にも、図２８に示すようなゲート電極６０１の配置がそのまま用いられ、領域Ｇと領域Ｐに対応するトレンチが形成される。幅の広い領域Ｐを設けることにより、コンタクトホール形成時のアライメントずれの余裕を確保することができる。
【０００５】
一方、領域Ｇと領域Ｐではトレンチの幅が異なるため、トレンチ内にゲート電極の材料を均等に埋め込むことが難しい。すなわちトレンチの幅の広い領域Ｐでは、領域Ｇに比べてトレンチ内に埋め込んだゲート電極材料の膜厚が薄くなってしまうと言う現象が生じやすい。このため、領域Ｐに接続するコンタクトプラグを形成する際に、コンタクトホール形成時のオーバーエッチングでトレンチ内のゲート電極を突き抜けてしまい、半導体基板とコンタクトプラグが短絡すると言う問題がおきやすかった。これにより、トレンチの下部にゲート電極を埋め込んだ構造のＭＯＳトランジスタを用いた半導体装置では製造歩留まりの低下が起き易いと言う問題があった。
【０００６】
前記コンタクトホール形成時のオーバーエッチングによる短絡の問題とは、詳しく説明すると以下のことを意味する。
半導体装置において、図２９Ａに示す如く半導体基板７００に形成した活性領域７０１、７０２に対して交差するように均一幅のトレンチ７０３を活性領域７０１、７０２の周囲の素子分離絶縁膜７０４の領域まで形成し、図２９Ｂに示す如くこのトレンチ７０３の内部に埋込電極層７０５を形成し、図２９Ｃに示す如く層間膜７０６を形成後、活性領域外の埋込電極層７０５の部分にコンタクトプラグ７０７を形成することがある。
ところが、この構造を採用しようとして、層間膜７０６にコンタクトホール７０８を形成する場合、アライメント位置ずれなどに起因して目ずれ状態で図２９Ｄに示す如くコンタクトホール７０８を形成してしまうと、コンタクトホール７０８の一部がトレンチ７０３の部分から外れてその脇の素子分離膜７０４の部分を積極的にエッチングする結果、コンタクトホール７０８の一部が半導体基板７００に到達してしまうことがある。この状態から、コンタクトプラグ７１０を形成すると、コンタクトプラグ７１０の一部７１０ａが半導体基板７００に到達してショートしてしまう問題がある。
【０００７】
このため、図３０Ａに示す如く半導体基板８００に形成した活性領域８０１、８０２に対して交差するようにトレンチ８０３を活性領域８０１、８０２の周囲の素子分離絶縁膜８０４の領域まで形成し、活性領域８０１、８０２の外側のトレンチ８０３に幅広部８０３ａを形成しておくと、上述のアライメントずれなどに起因する目ずれを吸収し、短絡が生じないようにできる。
ところが、上述した如くこのトレンチ８０３の内部に埋込電極層８０５を形成し、図３０Ｃに示す如く層間膜８０６を形成後、活性領域外の埋込電極層８０５の部分に接続するためのコンタクトプラグ８０７を形成する際、以下のような問題を生じる。
【０００８】
幅広部８０３ａの部分に形成されている埋込電極層８０５は幅の狭いトレンチ８０３の部分に比べて埋め込んだゲート電極材料の中央部の膜厚が薄くなってしまうと言う現象が生じやすい。このため、幅広部８０３ａに接続するコンタクトプラグ８０７を形成する際に、コンタクトホール形成時のオーバーエッチングでトレンチ内の埋込電極層８０５の薄い部分を突き抜けてコンタクトホールの一部が形成されてしまい、ここに形成したコンタクトプラグ８０７の一部８０７ａが半導体基板８００に到達して短絡すると言う問題がおきやすかった。なお、コンタクトホールを形成する際、エッチングの条件を厳格に制御して突き抜けを防止するように加工すれば良いと思われるが、素子分離絶縁膜８０４の上に更に層間膜８０６を形成した上に埋込電極層８０５まで達する深いエッチングを行う場合にエッチング不足を起こすと埋込電極層８０５の上に層間膜が残ってしまい、コンタクトプラグ８０７の接触不良となるので、導通を確実に取るためのエッチングはオーバーエッチングする傾向が高く、この場合に特に問題となりやすい傾向がある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本願発明は、 半導体基板と、該半導体基板の主面に形成された素子分離領域によって区画された活性領域と、前記半導体基板の主面に形成され前記活性領域を横断して前記素子分離領域まで延在するトレンチと、前記トレンチの下部側に形成された埋込型ゲート電極と、前記活性領域において前記埋込型ゲート電極の上方の前記トレンチ内を充填し、かつ、前記素子分離領域において前記埋込型ゲート電極の上方の前記トレンチ内を完全には充填せずに前記トレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、前記素子分離領域において前記サイドウォールの内側のトレンチを埋めて前記埋込型ゲート電極に接続するように形成されたパッドコンタクトプラグと、前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間膜と、前記パッドコンタクトプラグに接続するように前記層間膜を貫通して形成されたゲートコンタクトプラグとを具備してなることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体基板に設けたトレンチの下部に埋込型ゲート電極を埋め込んだ構造を備える半導体装置において、埋込型ゲート電極に電位を与えるためのコンタクトプラグを形成する際、埋込型ゲート電極上にパッドコンタクトプラグを設けておくので、ゲートコンタクトプラグが埋込型ゲート電極を突き抜けて半導体基板と短絡することを防止できる。これにより、半導体装置の製造の際の歩留まりの低下を防止できる。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明に係る第１実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す断面図。
【図１Ｂ】本発明に係る第１実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す平面図。
【図２】半導体基板表面にイオン注入法により拡散層を形成している状態を示す断面図。
【図３Ａ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す図３ＤのＡ−Ａ‘線に沿う断面図。
【図３Ｂ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す図３ＤのＢ−Ｂ‘線に沿う断面図。
【図３Ｃ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す図３ＤのＣ−Ｃ‘線に沿う断面図。
【図３Ｄ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す上面図。
【図４Ａ】図３に示すゲート開口部を基に半導体基板にゲートトレンチを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図４Ｂ】図３に示すゲート開口部を基に半導体基板にゲートトレンチを形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図４Ｃ】図３に示すゲート開口部を基に半導体基板にゲートトレンチを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図５Ａ】前記ゲートトレンチを埋めるように半導体基板上にゲート電極膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図５Ｂ】前記ゲートトレンチを埋めるように半導体基板上にゲート電極膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図５Ｃ】前記ゲートトレンチを埋めるように半導体基板上にゲート電極膜を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図６Ａ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図６Ｂ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図６Ｃ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図７Ａ】前記ゲート電極を形成したゲートトレンチの上部を埋めるように半導体基板上にキャップ絶縁膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図７Ｂ】前記ゲート電極を形成したゲートトレンチの上部を埋めるように半導体基板上にキャップ絶縁膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図７Ｃ】前記ゲート電極を形成したゲートトレンチの幅広部において上部を完全に埋めないように半導体基板上にキャップ絶縁膜を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図８Ａ】前記半導体基板上のキャップ絶縁膜を除去してゲートトレンチの上部にキャップ絶縁膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図８Ｂ】前記半導体基板上のキャップ絶縁膜を除去してゲートトレンチの上部にキャップ絶縁膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図８Ｃ】前記ゲート電極を形成したゲートトレンチの幅広部において絶縁膜サイドウォールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図８Ｄ】前記半導体基板上のキャップ絶縁膜を除去してゲートトレンチの上部にキャップ絶縁膜を形成し幅広部において絶縁膜サイドウォールを形成した状態を示す平面図。
【図９】半導体基板上にパッドコンタクトプラグ層を積層した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１０Ａ】前記半導体基板上のパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１０Ｂ】前記半導体基板上のパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示す平面図。
【図１１Ａ】前記半導体基板上に層間膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１１Ｂ】前記半導体基板上に層間膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図１１Ｃ】前記半導体基板上に層間膜を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１２Ａ】前記層間膜に拡散層コンタクトホールを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１２Ｂ】前記層間膜にパッドコンタクトホールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１２Ｃ】前記層間膜に拡散層コンタクトホールとゲートコンタクトホールを形成した状態を示す上面図。
【図１３Ａ】前記拡散層コンタクトホールに拡散層コンタクトプラグを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１３Ｂ】前記ゲートコンタクトホールにゲートコンタクトプラグを形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図１４Ａ】前記層間膜上に拡散層コンタクトプラグに接続する金属配線を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１４Ｂ】前記層間膜上にゲートコンタクトプラグに接続する金属配線を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１４Ｃ】前記層間膜上に金属配線を形成した状態を示す上面図。
【図１５Ａ】本発明に係る第２実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す図１５ＣのＡ−Ａ‘線に沿う断面図。
【図１５Ｂ】本発明に係る第２実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す図１５ＣのＣ−Ｃ‘線に沿う断面図。
【図１５Ｃ】本発明に係る第２実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す上面図。
【図１６Ａ】半導体基板上に保護膜とレジストマスクを形成し、ゲートトレンチを形成した状態を示す図１６ＣのＡ−Ａ‘線に沿う断面図。
【図１６Ｂ】半導体基板上に保護膜とレジストマスクを形成し、ゲートトレンチを形成した状態を示す図１６ＣのＣ−Ｃ‘線に沿う断面図。
【図１６Ｃ】半導体基板上に保護膜とレジストマスクを形成し、ゲートトレンチを形成した状態を示す上面図。
【図１７Ａ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１７Ｂ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１８Ａ】前記ゲートトレンチの上部にキャップ絶縁膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１８Ｂ】前記ゲートトレンチの幅広部において絶縁膜サイドウォールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１９Ａ】前記半導体基板上に形成したパッドコンタクトプラグ層を除去した状態を示Ａ−Ａ‘線に沿う断面図。
【図１９Ｂ】前記半導体基板上に形成したパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示す断面図。
【図１９Ｃ】前記半導体基板上に形成したパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示す平面図。
【図２０Ａ】前記層間膜上にソースコンタクトプラグに接続するビット配線を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２０Ｂ】同状態を示すＣ−Ｃ‘線に沿う断面図。
【図２１Ａ】前記層間膜上に第２層間膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２１Ｂ】同状態を示すＣ−Ｃ‘線に沿う断面図。
【図２２Ａ】前記層間膜を貫通して半導体基板の拡散部に達するソース、ドレインコンタクトホールを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２２Ｂ】前記層間膜を貫通してパッドコンタクトプラグに達するコンタクトホールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図２３Ａ】前記層間膜を貫通して半導体基板の拡散部に達するソース、ドレインコンタクトプラグを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２３Ｂ】前記層間膜を貫通してパッドコンタクトプラグに達するゲートコンタクトプラグを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図２４Ａ】前記ソース、ドレインコンタクトプラグに接続するキャパシタパッドを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２４Ｂ】前記ゲートコンタクトプラグに接続する局所配線を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図２４Ｃ】前記各コンタクトプラグに接続するキャパシタパッドと局所配線を形成した状態を示す上面図。
【図２５Ａ】前記パッド上にキャパシタを形成してなるＤＲＡＭのＡ−Ａ‘線に沿う断面図。
【図２５Ｂ】前記パッド上にキャパシタを形成してなるＤＲＡＭのＣ−Ｃ‘線に沿う断面図。
【図２６】前記ＤＲＡＭとして動作する半導体チップを備えたパッケージの側面図。
【図２７】本発明に係るデータ処理システムの概略構成図。
【図２８】従来のＭＯＳトランジスタにおける活性領域とゲート電極の一例の状態を示す模式図。
【図２９Ａ】従来のＭＯＳトランジスタにおける活性領域とゲート電極の一例の状態を示す上面図。
【図２９Ｂ】図２９ＡのＡ−Ａ‘線に沿う断面図。
【図２９Ｃ】図２９Ｂの状態から層間膜を形成しコンタクトプラグを形成した状態を示す断面図。
【図２９Ｄ】図２９Ｂの状態から層間膜を形成しコンタクトプラグを形成した状態において目ずれを起こした状態を示す断面図。
【図３０Ａ】従来のＭＯＳトランジスタにおける活性領域とゲート電極の他の例の状態を示す上面図。
【図３０Ｂ】図３０ＡのＢ−Ｂ‘線に沿う断面図。
【図３０Ｃ】図３０Ｂの状態から層間膜を形成しコンタクトプラグを形成した状態において目ずれを起こした状態を示す断面図。
【発明を実施するための形態】
【００１２】
「第１実施形態」
以下に本発明の第１実施形態に係るＮチャネル型のＭＯＳトランジスタを形成する場合について図１〜図１４を参照して説明する。
本実施形態では、図１Ａ、図１Ｂに示す半導体基板１１１に対し、図２〜図１４に基づき以下に説明する方法を実施して図１４Ａ、Ｂ、Ｃに示す構造のＭＯＳトランジスタを製造することができる。
以下、説明の便宜のために、半導体基板１１１に平行な平面においてＸ方向、Ｙ方向を図１Ｂ、図３Ｄに示す如く定義する。なお、Ｘ方向とＹ方向は直交する方向とする。
【００１３】
本実施形態では、図１に示す如きＰ型のシリコン基板などの半導体基板１１１を用意したならば、活性領域１１３を区画するためのシリコン酸化膜（ＳｉＯ２）等の絶縁膜からなる素子分離膜１１２を、公知のＳＴＩ（Shallow Trench Isolation）法などにより半導体基板１１１の表面（主面）に埋め込むように形成する。素子分離膜１１２は、例えば半導体基板１１１を平面視した場合に、図１Ｂの矩形状の活性領域１１３の周囲に存在するように形成される。
素子分離膜１１２が構成する素子分離領域１１４で区画された領域が、ＭＯＳトランジスタが形成される活性領域１１３となる。
【００１４】
図２に示す如く活性領域１１３の半導体基板１１１表面に、イオン注入法によりＮ型の拡散層１２１を形成する。拡散層１２１の形成には、不純物にリンを用い、エネルギーは８０ＫｅＶ、ドーズ量は２×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。拡散層１２１の深さは、およそ１００ｎｍに形成できる。
【００１５】
図３に示す如く半導体基板１１１上、素子分離膜１１２上に保護膜１３１を形成する。保護膜１３１はシリコン酸化膜で構成することができ、その膜厚は２０ｎｍ程度に形成できる。
半導体基板１１１上にトレンチを形成するためのレジストマスク１３２を形成する。レジストマスク１３２においてトレンチを形成するべき対応部分にレジスト開口部１３５を形成する。
レジスト開口部１３５は、図３Ｄに示したように、平面視でＹ方向に延在して開口されるパターン形状を持つゲート開口部１３３と、矩形状のパッド開口部１３４から成る。ゲート開口部１３３のＹ方向に沿った端部でパッド開口部１３４に繋がって形成されている。ゲート開口部１３３は、トランジスタの活性領域１１３をＹ方向に横断するように配置され、Ｙ方向の中央領域では活性領域１１３上に位置し、中央領域のＹ方向に沿った両側では素子分離膜１１２上に位置する。
【００１６】
ゲート開口部１３３のＸ方向開口幅をＬｇ、パッド開口部１３４のＸ方向開口幅をＬｐと記載する。パッド開口部１３４は後の工程でコンタクトプラグを接続する領域であり、ＬｐはＬｇよりも大きくなるように形成する。ＬｇはＭＯＳトランジスタに要求される電気特性に応じて決定されるゲート長に対応する。本実施例では、Ｌｇを５０ｎｍ、Ｌｐを１５０ｎｍに形成できる。
【００１７】
レジストマスク１３２をマスクに、保護膜１３１をエッチングして、活性領域１１３の半導体基板１１１表面と、素子分離領域１１４の素子分離膜１１２を露出させる。
引き続き、露出した半導体基板１１１と素子分離膜１１２を、エッチングしてトレンチを形成する。レジスト開口部１３５で開口された部分に、活性領域１１３から素子分離領域１１４内にかけて連なってトレンチ１４３が形成される。ゲート開口部１３３の下に形成されるトレンチをゲートトレンチ１４１、パッド開口部１３４の下に形成されるトレンチをパッドトレンチ１４２と呼ぶ。ここで、半導体基板１１１に形成されたゲートトレンチ１４１（図４Ａ参照）と、素子分離膜１１２内に形成されたゲートトレンチ１４１およびパッドトレンチ１４２（図４Ｂ、図４Ｃ参照）の深さは、互いにほぼ等しい深さになるようにエッチングする。また素子分離膜１１２内に形成されるトレンチの深さが、素子分離膜１１２の底面よりも上に位置するように制御する。これにより、トレンチ１４３の延在する方向（Ｙ方向）の端部にパッド開口部１３４の幅Ｌｐに対応した幅広部（パッドトレンチ）１４２が形成される。この幅広部１４２は、前記活性領域１１３を横断する方向（Ｙ方向）と直交する方向（Ｘ方向）において、前記活性領域１１３上の前記ゲートトレンチ１４１の幅よりも大きい幅に形成されている。
【００１８】
本実施形態では、トレンチ１４３の深さは、保護膜１３１の下の半導体基板１１１又は素子分離膜１１２の部分で１５０ｎｍ程度に形成できる。
トレンチ１４３の形成により、活性領域１１３の表面に形成された拡散層１２１は、図４Ａに示したように左右に分離される。分離された拡散層１２１は、それぞれソース／ドレイン電極の一方として機能する。
【００１９】
次に、レジストマスク１３２を除去する。ここで露出された半導体基板１１１上にゲート絶縁膜１５１を形成する。形成は熱酸化法で、膜厚５ｎｍ程度形成できる。尚、ゲート絶縁膜１５１の形成材料及び形成方法はこれに限定されず、ＣＶＤ法やＡＬＤ法を用いて、高誘電率膜（Ｈｉｇｈ−Ｋ膜）を形成し、ゲート絶縁膜１５１を構成しても良い。
次に、トレンチ１４３の内部を充填するようにゲート電極膜１５２を形成する。ゲート電極膜１５２の形成材料は、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜から成る積層膜を用い、膜厚はそれぞれ５ｎｍ、１００ｎｍ程度の積層膜を形成できる。
尚、ゲート電極膜１５２の形成材料はこれに限定されず、窒化チタン膜、チタン膜、タングステン膜などの高融点金属膜、不純物を含有したシリコン膜（ドープトシリコン膜）、または、これらの膜から成る積層膜を用いることができる。成膜は、ステップカバレッジに優れるＣＶＤ法を用いて行うことができる。
【００２０】
トレンチ１４３の内部を充填し、ゲート電極膜１５２の上面の形状が、ゲートトレンチ１４１上で十分に平坦になるように形成するにはトレンチ１４３の開口幅の２〜３倍程度以上の膜厚が必要とされる。例えば、本実施形態では、幅の広いパッドトレンチ１４２上で平坦になるように形成するには、３００ｎｍ程度以上の非常に厚いゲート電極膜１５２を成膜しなければならない。しかしながら、膜厚を厚くするに従い、成膜装置のスループットが悪くなり製造コストが上昇する。また、膜厚を厚くするに従い、堆積した膜に起因の応力によってウエハが反りやすくなるため、後続の製造工程において、真空チャックでの基板保持エラーが発生しやすくなる。これらの問題のため、パッドトレンチ１４２の上部を十分に平坦化できるだけの厚いゲート電極膜１５２を形成することは難しい状況にある。このため、幅の狭いゲートトレンチ１４１の上部だけを平坦化できる膜厚に設定して、ゲート電極膜１５２の形成を行なうことが好ましい。
【００２１】
パッドトレンチ１４２においては、図５Ｃに示したように、ゲート電極膜１５２の膜厚の不足により、パッドトレンチ１４２の上部側に凹部１４２ａが形成された状態となる。
ゲート電極膜１５２をエッチバックして、トレンチ１４３内にゲート電極膜１５２を埋め込む。ゲートトレンチ１４１内に形成される電極をゲート電極１６１、パッドトレンチ１４２内に形成される電極をパッド電極１６２と呼ぶ。
ゲート電極１６１はＭＯＳトランジスタのゲート電極として機能し、ゲートトレンチ１４１の内面をチャネル領域とし、トレンチにより左右に分離された拡散層１２１をソース／ドレイン電極とするトランジスタが形成される。
【００２２】
トレンチ１４１内に埋め込まれるゲート電極１６１の上面は、半導体基板１１１の主表面の位置よりも低い位置になるように掘り下げて、ゲート電極１６１の上面と、トレンチ１４１の側壁で囲まれて形成された空間（リセス部１６３と呼ぶ）を形成する。これにより、素子分離膜１１２上のトレンチ１４１内に形成されている前記埋込型ゲート電極１６１の厚さより、前記幅広部（パッドトレンチ）１４２に形成されている埋込型ゲート電極であるパッド電極１６２の厚さが小さく形成される。
このリセス部１６３には、後の工程でキャップ絶縁膜１７１が埋め込まれ、半導体基板１１１上に形成されるコンタクトプラグや配線と、ゲート電極との間の絶縁耐圧が確保される。
このように、ゲート電極１６１を半導体基板１１１内に埋め込むことにより、半導体基板上に形成するコンタクトプラグ及び配線の加工性が従来よりも改善される。すなわち、ソース／ドレイン電極（拡散層１２１）と接続するコンタクトプラグの形成においては、従来のプレーナ型のようにゲート電極を避けて配置する必要がなくなるので、コンタクトプラグを配置する場所の余裕が増す。さらに、ゲート電極とコンタクトプラグ間の短絡を抑制できる。
【００２３】
本実施形態において、ゲート電極１６１の上面は、半導体基板１１１主表面から５０ｎｍ程度（保護膜１３１表面から７０ｎｍ程度）以上低い位置になるように形成する。半導体基板１１１の表面（保護膜１３１表面）からゲート電極上面までの距離をリセス深さ１６４と呼ぶ。
パッド電極１６２上では、ゲート電極のリセス深さ１６４よりも深いリセス部１６３（リセス深さ１６５）が形成される。これは、図５Ｃの説明で述べたように、ゲート電極膜１５２の成膜後にパッドトレンチ１４２上が凹部形状となっているためである。また、トレンチの幅が狭いゲートトレンチ１４１内ではエッチング時のマイクロローディング効果により、ゲート電極膜１５２のエッチング速度が遅くなる。このような要因により、パッド電極１６２は、ゲート電極１６１に比べて膜厚が薄く残存するように、かつ中央部に凹部１６２ａが形成される。
【００２４】
次に図７に示す如くキャップ絶縁膜１７１を、ゲート電極１６１の上のリセス部１６３を埋め込み、且つ、パッド電極１６２の上のリセス部１６３では完全には埋め込まない様に、膜厚を調整して形成する。パッド電極１６２の上のリセス部１６３においては、キャップ絶縁膜１７１の内側に中空部１７２が形成される。
本実施形態において、キャップ絶縁膜１７１は、その形成材料をシリコン酸化膜で、成長はＣＶＤ法を用い、膜厚を４０ｎｍで形成できる。
【００２５】
キャップ絶縁膜１７１をエッチバックして、ゲート電極１６１上のリセス部１６３にキャップ絶縁膜１７１を埋め込むと共に、パッド電極１６２上では、パッドトレンチ１４２の内周面にキャップ絶縁膜を残存させた絶縁膜サイドウォール１８１を形成する。絶縁膜サイドウォール１８１で覆われていないパッド電極１６２の上面は露出する。これにより、図８Ｄに示したように、パッド電極１６２の中央部分にパッドコンタクトホール１８２が形成される。
【００２６】
パッドコンタクトホール１８２の形成に際しては、膜厚の薄いキャップ絶縁膜１７１をエッチバックして形成するので、十分なオーバーエッチングを加えた場合でも、パッド電極１６２がエッチングのガス雰囲気にさらされることによって、パッド電極１６２がすべて除去されるまでには至らない。すなわち、エッチバックによってパッド部コンタクトホール１８２がパッド電極１６２を突き抜けてしまわないように制御することは容易である。
また、パッドトレンチ１４２の側面を利用してセルフアライン（自己整合的）にパッドコンタクトホール１８２を形成するので、アライメントずれの問題を起こすことなく、パッド電極１６２の中央部分にパッドコンタクトホール１８２を設けることができる。
さらに、パッドコンタクトホール１８２の形成に際しては、フォトリソグラフィ技術を用いたマスク製造の工程を追加する必要がないので、製造コストの増加を抑制できると言う利点も持つ。
【００２７】
図９に示す如くパッドコンタクトホール１８２内を埋めこむようにパッドコンタクトプラグ材１９１を形成する。パッドコンタクトプラグ材１９１の形成材料には、タングステン膜を例示できる。タングステン膜の下層にバリア膜として窒化チタン膜等を設けてもよい。また、タングステン以外の高融点金属膜やドープトシリコン膜などの導電膜を用いてプラグを形成してもよい。
【００２８】
図１０に示す如くパッドコンタクトプラグ材１９１をエッチバックして、パッドコンタクトホール１８２内に、パッドコンタクトプラグ材１９１を埋めこみ、パッドコンタクトプラグ２０１を形成する。尚、エッチバックに代えて、ＣＭＰ法を用いても良い。パッドコンタクトプラグ２０１の一例において、その下のパッド電極１６２の中央に凹部１６２が形成されているので、パッドコンタクトプラグ２０１の下端部は下向きの凸部２０１ａが形成されている。
【００２９】
図１１に示す如く半導体基板上に層間膜２１１を形成する。層間膜２１１の形成材料は、シリコン酸化膜を用いることができ、膜厚を１００ｎｍとして形成できる。
図１２に示す如く層間膜２１１および保護膜１３１を貫いて拡散層１２１上面を露出する拡散層コンタクトホール２２１と、層間膜２１１を貫いてパッドコンタクトプラグ２０１の上部を露出するゲートコンタクトホール２２２を形成する。
【００３０】
拡散層コンタクトホール２２１、ゲートコンタクトホール２２２を埋めこむように層間コンタクトプラグ材を形成する。層間コンタクトプラグ材には、タングステン膜を例示できる。タングステン膜の下層にバリア膜として窒化チタン膜等を設けてもよい。また、タングステン以外の高融点金属膜やドープトシリコン膜などの導電膜を用いてプラグを形成してもよい。
ＣＭＰ法により、図１３に示す如く層間コンタクトプラグ材を研磨除去して、拡散層コンタクトホール２２１内に拡散層コンタクトプラグ２３１を、ゲートコンタクトホール２２２内にゲートコンタクトプラグ２３２を形成する。
パッド電極１６２は、パッドコンタクトプラグ２０１とゲートコンタクトプラグ２３２を介して層間膜２１１の上面に引き出される。
【００３１】
図１４に示す如く拡散層コンタクトプラグ２３１上面に接続するか、ゲートコンタクトプラグ２３２上面に接続する金属配線４３１を、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等で形成する。
以上の工程を経て、トレンチ内に形成されるゲート電極１６１、ソース／ドレイン電極として機能する拡散層１２１に接続する配線を形成することができる。
尚、本実施例では、図１０に示す工程でパッドコンタクトプラグ２０１を形成した後、層間膜２１１を形成したが、この層間膜２１１を形成しないで、図１０に示す工程の後、パッドコンタクトプラグ２０１と直接に接続する、ゲート電極引き出し用の局所配線層を先に形成しておいてもよい。
この後、必要に応じてさらに上層の層間膜や配線層、表面のパッシベーション膜等を形成すれば、半導体装置が完成する。
【００３２】
以上説明した本実施形態の半導体装置の製造方法に対し、従来の製造方法では、図１１Ｃに示した状態で、パッドコンタクトプラグ２０１が形成されていない。このため、ゲートコンタクトホール２２２は、パッドトレンチの底部に埋め込まれているパッド電極１６２に直に到達するように、深いコンタクトホールを形成する必要がある。
深いコンタクトホールを形成する際のエッチングにおいては、半導体基板上に形成されている層間膜２１１の膜厚のばらつき（基板面内ばらつき）を考慮して、ホールの抜け不良を防止するために十分な時間のオーバーエッチングを実施する必要がある。コンタクトホールを形成する絶縁膜の膜厚が厚くなるに従い、オーバーエッチング時間を長く設定する必要がある。このために、従来の製造方法では、パッド電極１６２上に直接達するように形成するゲートコンタクトホール２２２のエッチング時間が長くなることによって、パッド電極１６２もエッチングされてしまい、ゲートコンタクトホール２２２の突き抜けが発生する要因となっていた。ゲートコンタクトホール２２２の突き抜けが発生すると、その下方の素子分離膜１１２もエッチングされてしまうため、ゲートコンタクトプラグ２３２と半導体基板１１１が短絡してしまう。
【００３３】
これに対し本発明では、あらかじめパッドコンタクトプラグ２０１を形成しておくので、ゲートコンタクトホール２２２を形成する際の突きぬけを防止することができる。パッドコンタクトプラグ２０１の形成に際しては、図８の工程で説明したように、エッチングする保護膜１３１の膜厚が薄いため、過度なオーバーエッチングにさらす必要はなく、突き抜けを容易に防止できる。
【００３４】
以上説明した製造方法は、本発明の主旨を逸脱しない範囲で変形が可能である。
例えば、ソース／ドレイン電極として機能する拡散層１２１は、図２の工程で形成する代わりに、パッドコンタクトプラグ２０１まで形成した後（図１０に示す状態）に、イオン注入で導入するようにしてもよい。また、拡散層１２１にＬＤＤ領域（低濃度不純物拡散領域：Lightly-Doped-Drain）等を形成するイオン注入を追加で実施してもよい。
【００３５】
「第２実施形態」
以下に本発明をＤＲＡＭのメモリセルに配置するＭＯＳトランジスタに適用した実施形態について説明する。
本実施形態では、図１５Ａ、図１５Ｂに示す半導体基板２１１に対し、図１５〜図２５に基づき以下に説明する方法を実施して図２５Ａ、Ｂに示す構造のＭＯＳトランジスタを備えたＤＲＡＭのメモリセルを製造する場合について説明する。
以下、説明の便宜のために、半導体基板２１１に平行な面においてＸ方向、Ｙ方向を図１５Ｃ、図１６Ｄに示す如く定義する。なお、Ｘ方向とＹ方向は直交する方向とする。
【００３６】
先に説明した第１実施形態の場合と同様に半導体基板２１１上に、素子分離膜２１２から成る素子分離領域２１４を形成する。これにより素子分離領域２１４で区画された活性領域２１３が形成される。本実施形態では、半導体基板２１１には、Ｐ型のシリコン基板を用いる。メモリセルが形成される活性領域２１３は、Ｘ方向と所定の角度で交差する第１の方向に延在する細長いパターンを有し、該パターンは第１の方向に並んで複数形成されると共に、Ｙ方向にも並んで複数形成する。
図１５Ｃに示すＣ−Ｃ’線はメモリセル領域の端部であって、ワード線（ゲート電極）に電位を与えるためのパッドが配置される位置での断面に相当する。
【００３７】
図１５Ｃに示すように配列されている活性領域２１３に対応する半導体基板２１１の表面部分に、先の第１実施形態の場合と同様に拡散層を形成し、第１実施形態と同様に保護膜を形成する。第１実施形態と同様に、レジスト開口部２３５が形成されたレジストマスク２３２を形成する。図１６Ｃに示す如く本実施形態のレジスト開口部２３５は、平面で見て、Ｙ方向に延在するゲート開口部２３３と、該ゲート開口部２３３の端部に接続されたパッド開口部２３４から成る。
ゲート開口部２３３はＸ方向に並設され、各活性領域２１３に２つのゲート開口部２３３が交差するように配置される。隣接する活性領域２１３間には１つのゲート開口部２３３が形成される。図１６Ｃにおいて、左から１、３、４本目のパッド開口部２３４は、Ｙ方向に沿って図１６Ｃとは反対側のメモリセル領域端部に配置されているので図１６Ｃでは描かれていない。活性領域２１３の間にもゲート開口部２３４を設けることにより、パターニングの際の連続性が向上するので、微細化した場合のパターニング精度が向上する。
【００３８】
図１６Ａ、Ｂに示す如くゲート開口部２３３のＸ方向開口幅をＬｇ、パッド開口部２３４のＸ方向開口幅をＬｐと定義する。ＬｐはＬｇよりも大きく形成する。本実施形態では、先の第１実施形態と同様に、Ｌｇは５０ｎｍ、Ｌｐは１２０ｎｍに形成できる。
レジストマスク２３２を用いて、第１実施形態において図４に示した工程と同様に、保護膜１３１をエッチングして、活性領域２１３に対応する半導体基板２１１の表面と、素子分離領域２１４の素子分離膜２１２を露出させ、引き続き、露出された半導体基板２１１と素子分離膜２１２を、エッチングしてトレンチを形成する。この結果、レジスト開口部で開口された部分にトレンチが形成される。
本実施形態では、先の第１実施形態において図４に示した工程同様に、半導体基板表面からのトレンチの深さは、約１５０ｎｍとなるように形成できる。
【００３９】
各活性領域２１３をＹ方向に横断する２本のトレンチ内には、後の工程でトランジスタのゲート電極が埋め込まれる。この２本のトレンチをゲートトレンチ２４１と記載する。Ｘ方向に隣接する活性領域２１３間に形成されるトレンチ内にも同時にゲート電極が埋め込まれるが、ＭＯＳトランジスタとしては機能しないので、このトレンチをダミートレンチ２６４と記載する。
パッド開口部２３４に形成されるトレンチをパッドトレンチ２４２と記載する。活性領域２１３の半導体基板２１１表面に形成された拡散層２２０は、２本のゲートトレンチ２７３によりＸ方向に３つの領域に分割される。便宜上、中央部をソース拡散層２５１、左右の２つをドレイン拡散層２５２と呼ぶ。後に、ソース拡散層２５１を共通として、その左右に２つのＭＯＳトランジスタが形成される。
【００４０】
次に、レジストマスク１３２を除去する。第１実施形態において図５を基に説明した工程と同様に、トレンチ内に露出された半導体基板２１１上にゲート絶縁膜１５１を形成する。続いて、各トレンチ内にゲート電極膜を形成した後に、エッチバックを行う。第１実施形態の図６を基に説明した工程同様に、ゲートトレンチ２４１およびダミートレンチ２６４の内部に埋め込まれたゲート電極２６１と、パッドトレンチ２４２の底部に残存するパッド電極２６２が形成される。ゲートトレンチ２４１内のゲート電極１６１はＹ方向に延在し、ワード線として機能する。パッド電極２６２は各ワード線の端部に位置し、ワード線に所定の電位を与えるために使用される。
ダミートレンチ２６４内のゲート電極には、端部のパッド電極を介して固定電位（例えば接地電位０Ｖ）を印加することが、ＤＲＡＭの動作を安定させる観点から好ましい。先の第１実施形態と同様に、ゲート電極２６１およびパッド電極２６２の上部にはリセス部２６３が形成される。パッド電極２６２はゲート電極２６１よりも半導体基板２１１の表面から深い位置に残存するように形成されている。
【００４１】
第１実施形態の図７を基に説明した工程と同様に、図１８に示す如くゲート電極２６１上のリセス部２６３を埋めこみ、且つ、パッド電極２６２の上のリセス部２６３は埋め込まないように、膜厚を調整して、キャップ絶縁膜２７１を形成する。本実施形態では、キャップ絶縁膜２７１の形成材料はシリコン酸化膜を選択し、成長はＣＶＤ法を用いて形成できる。
第１実施形態において図８を基に説明した工程と同様に、キャップ絶縁膜２７１をエッチバックして、図１８Ａに示す如くゲート電極２６１の上のリセス部２６３にキャップ絶縁膜２７１を埋め込むと共に、図１８Ｂに示す如くパッド電極２６２上のトレンチ内周面に絶縁膜サイドウォール２８１を形成する。これにより、パッド電極２６２の中央部分が露出したパッドコンタクトホール２８２が形成される。
【００４２】
パッドコンタクトホール２８２内を埋め込んで、パッドコンタクトプラグ材を形成した後に、エッチバックを行い、図１９Ｂに示す如くパッドコンタクトプラグ２０１を形成する。エッチバックの代わりにＣＭＰを行ってもよい。コンタクトプラグの材料には、タングステン膜等を例示できる。
【００４３】
次に、図２０に示す如く半導体基板上に第１層間膜３０１を形成する。第１層間膜３０１の材料はシリコン酸化膜を用いることができ、膜厚を３０ｎｍで形成できる。なお、簡略化のため、保護膜１３１と第１層間絶縁膜３０１の境界線は記載を省略し、保護膜１３１の部分を含めて第１層間膜３０１として説明する。
ソース拡散層２５１上を露出するソースコンタクトホールを形成し、ソースコンタクトホール内に導電膜を埋めこみ、ソースコンタクトプラグ３０２を形成する。
ソースコンタクトプラグ３０２と接続する配線を形成して、ビット線３０３とする。ビット線３０３の材料にはタングステン等を用いることができる。ビット線３０３の平面パターンは、図２４Ｃに示すように、Ｘ方向に沿って蛇行するように形成される。
ビット線３０３を覆うように、第２層間膜３１１を形成する。第２層間膜３１１の形成材料はシリコン酸化膜を用いることができ、膜厚を１００ｎｍとして形成できる。
【００４４】
図２２Ａに示す如く第２層間膜３１１と第１層間膜３０１を貫きドレイン拡散層２５２上面を開口するドレインコンタクトホール３２１を形成し、図２２Ｂに示す如く第２層間膜３１１と第１層間膜３０１を貫きパッドコンタクトプラグ２０１上部を露出するゲートコンタクトホール２２２を形成する。ドレインコンタクトホール３２１は、図２４Ｃに示されるように、Ｙ方向に隣接するビット線３０３間に形成され、ビット線３０３を露出しないように形成される。
ドレインコンタクトホール３２１、ゲートコンタクトホール２２２内にタングステン等の導電膜を埋め込んで、図２３Ａ、図２３Ｂに示す如くドレインコンタクトプラグ３３１、ゲートコンタクトプラグ２３２を形成する。
【００４５】
ゲートコンタクトプラグ２３２上に局所配線３４２、ドレインコンタクトプラグ３３１上にキャパシタパッド３４１を形成する。これらの配線材料には窒化タングステン（ＷＮ）上にタングステンを堆積した積層膜等を使用し、局所配線３４２とキャパシタパッド３４１を同時にパターニングすることで形成できる。
【００４６】
次に、第３層間膜３５１を形成する。第３層間膜３５１の形成材料はシリコン酸化膜とすることができ、膜厚を２μｍとすることができる。第３層間膜３５１を貫き、キャパシタパッド３４１上面を露出するキャパシタホールを形成する。
各キャパシタホール内に、キャパシタホール内壁を覆うキャパシタ下部電極３５２を形成する。キャパシタ下部電極３５２の形成材料としては窒化チタンを例示できる。
次に、キャパシタ絶縁膜３５３を、酸化ジルコニウム（ＺｒＯ２）等の高誘電体膜で形成する。キャパシタ上部電極形成用の電極膜を形成しパターニングし、キャパシタ上部電極３５４を形成する。上部電極形成用材料としては窒化チタンを例示できる。
【００４７】
第４層間膜３５５を形成し、第４層間膜３５５と第３層間膜３５１を貫き、局所配線３４２の上面を露出する周辺コンタクトホールを形成する。
図２５Ｂに示す如く周辺コンタクトホール内にタングステン等の導電膜を埋めこみ、周辺コンタクトプラグ３５７を形成する。なお、周辺コンタクトプラグ３５７は、必ずしもゲートコンタクトプラグ２３２の真上に形成する必要はなく、局所配線３４２を利用して平面視でずれた場所に配置してもよい。
周辺コンタクトプラグ３５７上面と接続する金属配線３５６を、アルミニウムまたは銅等の導電材料で形成する。
この後、必要に応じてさらに上層の層間膜、配線層、表面の保護膜等を形成すれば、ＤＲＡＭのメモリセルが完成する。
【００４８】
本第２実施形態においても、パッド電極２６２上にあらかじめパッドコンタクトプラグ２０１を配置しておくことで、パッド電極２６２上に形成するゲートコンタクトプラグ２３２の突き抜けを防止することが可能となる。
本発明を第２実施形態の如く用いることにより、高集積度のメモリセル領域を備えたＤＲＡＭの製造歩留まりの低下を防止することが可能となる。
なお、本発明はＤＲＡＭ以外の半導体装置であっても、ＭＯＳトランジスタが埋込構造のゲート電極を備えている場合には適用可能である。
【００４９】
「応用例」
次に、本発明に係る半導体装置の応用例について説明する。
図２６は、第２の実施形態で説明した方法で製造した、ＤＲＡＭとして動作する半導体チップを備えるメモリモジュールの模式図である。
符号４０２は、ＤＲＡＭとして動作する半導体チップを内包するパッケージで、プリント基板４００上に搭載されている。パッケージの種類としては、例えばＢＧＡ構造を例示でき、公知の手段により、個片化した半導体チップを用いて形成されている。
プリント基板４００には、メモリモジュールを外部の装置に電気的に接続するための複数の入出力端子（Ｉ／Ｏ端子）４０１が設けられている。入出力端子４０１を介して、各ＤＲＡＭパッケージ４０２へのデータの入出力が行われる。
【００５０】
メモリモジュールには、各ＤＲＡＭパッケージへのデータの入出力を制御する制御チップ４０３を備えている。制御チップ４０３は、メモリモジュールの外部から入力されたクロック信号のタイミング調整や信号波形の整形等を行って、各ＤＲＡＭパッケージへ供給する機能を有している。なお、制御チップ４０３をプリント基板４００上に配置せず、複数のＤＲＡＭパッケージだけを搭載するようにしてもよい。
本発明を用いることにより、メモリセルの微細化が容易となるため、ＤＲＡＭの製造に適用した場合には、大容量のデータ記憶に対応したメモリモジュールを形成することが可能となる。
【００５１】
本発明を用いて形成したＤＲＡＭチップを備える、上述のメモリモジュールを用いることで、例えば、次に説明するデータ処理システムを形成することができる。
図２７は本実施例のデータ処理システム５００の概略構成図である。
データ処理システム５００には、演算処理デバイス５２０とＤＲＡＭメモリモジュール５３０が含まれており、システムバス５１０を介して相互に接続されている。
演算処理デバイス５２０は、ＭＰＵ（Micro Processing Unit）や、ＤＳＰ（Digital Signal Processor）等である。ＤＲＡＭメモリモジュール５３０は、本発明を用いて形成したＤＲＡＭチップを備えている。
【００５２】
また、固定データの格納用に、ＲＯＭ（Read Only Memory）５４０がシステムバス５１０に接続されていてもよい。
図２７ではシステムバス５１０は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
またデータ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Solid State Drive）などを利用できる。
入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。
【００５３】
データ処理システム５００の各構成要素の個数は、図２７では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
データ処理システム５００には、例えばコンピュータシステムを含むが、これに限定されない。
本発明を用いることにより、微細化に対応した集積度の高いＤＲＡＭチップを容易に形成できるため、高性能なデータ処理システムを構成することが可能となる。
【符号の説明】
【００５４】
１１１、２１１…半導体基板、１１２、２１２…素子分離膜、１１３、２１３…活性領域、１１４、２１４…素子分離領域、１２１…拡散層、１３１…保護膜、１３３…ゲート開口部、１３４…パッド開口部、１３５…レジスト開口部、１４１…ゲートトレンチ、１４２…パッドトレンチ、１５１…ゲート絶縁膜、１５２…ゲート電極膜、１６１…ゲート電極、１６２…パッド電極、１６３、…リセス部、１６４…リセス深さ、１７１…キャップ絶縁膜、１７２…中空部、１８１…絶縁膜サイドウォール、１８２…パッドコンタクトホール、２０１…パッドコンタクトプラグ、２１１…層間膜、２２０…拡散層、２３１…拡散層コンタクトプラグ、２３２…ゲートコンタクトプラグ、２３３…ゲート開口部、２３４…パッド開口部、２４１…ゲートトレンチ、２４２…パッドトレンチ、２５１…ソース拡散層、２５１…ドレイン拡散層、２６１…ゲート電極、２６２…パッド電極、２６３…リセス部、３３１…ドレインコンタクトプラグ。
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法およびデータ処理システムに関する。
【背景技術】
【０００２】
半導体装置の高集積化に対応するために、ＭＯＳトランジスタの微細化が進められている。ＤＲＡＭ（Dynamic Random Access Memory）等に代表される、メモリセル領域を備えた半導体装置においては、メモリセル領域に高密度にＭＯＳトランジスタを配置する必要がある。このような、微細化および高密度配置に適したＭＯＳトランジスタの構造として、半導体基板に設けたトレンチ（溝）の下部にゲート電極を埋め込み、トレンチの上部は絶縁膜で覆う技術が知られている（特許文献１）。
また、ＭＯＳトランジスタの高密度配置に対応した技術として、コンタクトホールの内壁に絶縁膜をサイドウォール状に形成する技術が知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３００８４３号公報
【特許文献２】特開２００３−０６００２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、半導体基板に設けたトレンチの下部にゲート電極を埋め込んだ構造のＭＯＳトランジスタの形成方法について検討を行った結果、以下のような問題点のあることを見出した。
まず、一般的なプレーナ型のＭＯＳトランジスタを平面視した模式図を図２８に示す。半導体基板の活性領域６００に交差するようにゲート電極６０１が配置されている。ゲート電極６０１は、所定のゲート長を有して活性領域と交差している領域Ｇと、ゲート電極６０１に電位を与えるためのコンタクトプラグを接続する領域Ｐの、２つの部分から構成されている。領域Ｐはパッドとも呼ばれる部分である。領域Ｐは、コンタクトプラグ形成時のアライメントずれの影響を考慮して、領域Ｇよりも幅が広くなるように形成されることが一般的である。
トレンチ構造のゲート電極を形成する場合にも、図２８に示すようなゲート電極６０１の配置がそのまま用いられ、領域Ｇと領域Ｐに対応するトレンチが形成される。幅の広い領域Ｐを設けることにより、コンタクトホール形成時のアライメントずれの余裕を確保することができる。
【０００５】
一方、領域Ｇと領域Ｐではトレンチの幅が異なるため、トレンチ内にゲート電極の材料を均等に埋め込むことが難しい。すなわちトレンチの幅の広い領域Ｐでは、領域Ｇに比べてトレンチ内に埋め込んだゲート電極材料の膜厚が薄くなってしまうと言う現象が生じやすい。このため、領域Ｐに接続するコンタクトプラグを形成する際に、コンタクトホール形成時のオーバーエッチングでトレンチ内のゲート電極を突き抜けてしまい、半導体基板とコンタクトプラグが短絡すると言う問題がおきやすかった。これにより、トレンチの下部にゲート電極を埋め込んだ構造のＭＯＳトランジスタを用いた半導体装置では製造歩留まりの低下が起き易いと言う問題があった。
【０００６】
前記コンタクトホール形成時のオーバーエッチングによる短絡の問題とは、詳しく説明すると以下のことを意味する。
半導体装置において、図２９Ａに示す如く半導体基板７００に形成した活性領域７０１、７０２に対して交差するように均一幅のトレンチ７０３を活性領域７０１、７０２の周囲の素子分離絶縁膜７０４の領域まで形成し、図２９Ｂに示す如くこのトレンチ７０３の内部に埋込電極層７０５を形成し、図２９Ｃに示す如く層間膜７０６を形成後、活性領域外の埋込電極層７０５の部分にコンタクトプラグ７０７を形成することがある。
ところが、この構造を採用しようとして、層間膜７０６にコンタクトホール７０８を形成する場合、アライメント位置ずれなどに起因して目ずれ状態で図２９Ｄに示す如くコンタクトホール７０８を形成してしまうと、コンタクトホール７０８の一部がトレンチ７０３の部分から外れてその脇の素子分離膜７０４の部分を積極的にエッチングする結果、コンタクトホール７０８の一部が半導体基板７００に到達してしまうことがある。この状態から、コンタクトプラグ７１０を形成すると、コンタクトプラグ７１０の一部７１０ａが半導体基板７００に到達してショートしてしまう問題がある。
【０００７】
このため、図３０Ａに示す如く半導体基板８００に形成した活性領域８０１、８０２に対して交差するようにトレンチ８０３を活性領域８０１、８０２の周囲の素子分離絶縁膜８０４の領域まで形成し、活性領域８０１、８０２の外側のトレンチ８０３に幅広部８０３ａを形成しておくと、上述のアライメントずれなどに起因する目ずれを吸収し、短絡が生じないようにできる。
ところが、上述した如くこのトレンチ８０３の内部に埋込電極層８０５を形成し、図３０Ｃに示す如く層間膜８０６を形成後、活性領域外の埋込電極層８０５の部分に接続するためのコンタクトプラグ８０７を形成する際、以下のような問題を生じる。
【０００８】
幅広部８０３ａの部分に形成されている埋込電極層８０５は幅の狭いトレンチ８０３の部分に比べて埋め込んだゲート電極材料の中央部の膜厚が薄くなってしまうと言う現象が生じやすい。このため、幅広部８０３ａに接続するコンタクトプラグ８０７を形成する際に、コンタクトホール形成時のオーバーエッチングでトレンチ内の埋込電極層８０５の薄い部分を突き抜けてコンタクトホールの一部が形成されてしまい、ここに形成したコンタクトプラグ８０７の一部８０７ａが半導体基板８００に到達して短絡すると言う問題がおきやすかった。なお、コンタクトホールを形成する際、エッチングの条件を厳格に制御して突き抜けを防止するように加工すれば良いと思われるが、素子分離絶縁膜８０４の上に更に層間膜８０６を形成した上に埋込電極層８０５まで達する深いエッチングを行う場合にエッチング不足を起こすと埋込電極層８０５の上に層間膜が残ってしまい、コンタクトプラグ８０７の接触不良となるので、導通を確実に取るためのエッチングはオーバーエッチングする傾向が高く、この場合に特に問題となりやすい傾向がある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本願発明は、 半導体基板と、該半導体基板の主面に形成された素子分離領域によって区画された活性領域と、前記半導体基板の主面に形成され前記活性領域を横断して前記素子分離領域まで延在するトレンチと、前記トレンチの下部側に形成された埋込型ゲート電極と、前記活性領域において前記埋込型ゲート電極の上方の前記トレンチ内を充填し、かつ、前記素子分離領域において前記埋込型ゲート電極の上方の前記トレンチ内を完全には充填せずに前記トレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、前記素子分離領域において前記サイドウォールの内側のトレンチを埋めて前記埋込型ゲート電極に接続するように形成されたパッドコンタクトプラグと、前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間膜と、前記パッドコンタクトプラグに接続するように前記層間膜を貫通して形成されたゲートコンタクトプラグとを具備してなることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体基板に設けたトレンチの下部に埋込型ゲート電極を埋め込んだ構造を備える半導体装置において、埋込型ゲート電極に電位を与えるためのコンタクトプラグを形成する際、埋込型ゲート電極上にパッドコンタクトプラグを設けておくので、ゲートコンタクトプラグが埋込型ゲート電極を突き抜けて半導体基板と短絡することを防止できる。これにより、半導体装置の製造の際の歩留まりの低下を防止できる。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明に係る第１実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す断面図。
【図１Ｂ】本発明に係る第１実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す平面図。
【図２】半導体基板表面にイオン注入法により拡散層を形成している状態を示す断面図。
【図３Ａ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す図３ＤのＡ−Ａ‘線に沿う断面図。
【図３Ｂ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す図３ＤのＢ−Ｂ‘線に沿う断面図。
【図３Ｃ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す図３ＤのＣ−Ｃ‘線に沿う断面図。
【図３Ｄ】半導体基板上に保護膜とレジストマスクを形成し、レジストマスクにゲート開口部を形成した状態を示す上面図。
【図４Ａ】図３に示すゲート開口部を基に半導体基板にゲートトレンチを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図４Ｂ】図３に示すゲート開口部を基に半導体基板にゲートトレンチを形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図４Ｃ】図３に示すゲート開口部を基に半導体基板にゲートトレンチを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図５Ａ】前記ゲートトレンチを埋めるように半導体基板上にゲート電極膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図５Ｂ】前記ゲートトレンチを埋めるように半導体基板上にゲート電極膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図５Ｃ】前記ゲートトレンチを埋めるように半導体基板上にゲート電極膜を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図６Ａ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図６Ｂ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図６Ｃ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図７Ａ】前記ゲート電極を形成したゲートトレンチの上部を埋めるように半導体基板上にキャップ絶縁膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図７Ｂ】前記ゲート電極を形成したゲートトレンチの上部を埋めるように半導体基板上にキャップ絶縁膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図７Ｃ】前記ゲート電極を形成したゲートトレンチの幅広部において上部を完全に埋めないように半導体基板上にキャップ絶縁膜を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図８Ａ】前記半導体基板上のキャップ絶縁膜を除去してゲートトレンチの上部にキャップ絶縁膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図８Ｂ】前記半導体基板上のキャップ絶縁膜を除去してゲートトレンチの上部にキャップ絶縁膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図８Ｃ】前記ゲート電極を形成したゲートトレンチの幅広部において絶縁膜サイドウォールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図８Ｄ】前記半導体基板上のキャップ絶縁膜を除去してゲートトレンチの上部にキャップ絶縁膜を形成し幅広部において絶縁膜サイドウォールを形成した状態を示す平面図。
【図９】半導体基板上にパッドコンタクトプラグ層を積層した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１０Ａ】前記半導体基板上のパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１０Ｂ】前記半導体基板上のパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示す平面図。
【図１１Ａ】前記半導体基板上に層間膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１１Ｂ】前記半導体基板上に層間膜を形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図１１Ｃ】前記半導体基板上に層間膜を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１２Ａ】前記層間膜に拡散層コンタクトホールを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１２Ｂ】前記層間膜にパッドコンタクトホールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１２Ｃ】前記層間膜に拡散層コンタクトホールとゲートコンタクトホールを形成した状態を示す上面図。
【図１３Ａ】前記拡散層コンタクトホールに拡散層コンタクトプラグを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１３Ｂ】前記ゲートコンタクトホールにゲートコンタクトプラグを形成した状態を示すＢ−Ｂ‘線に沿う断面図。
【図１４Ａ】前記層間膜上に拡散層コンタクトプラグに接続する金属配線を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１４Ｂ】前記層間膜上にゲートコンタクトプラグに接続する金属配線を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１４Ｃ】前記層間膜上に金属配線を形成した状態を示す上面図。
【図１５Ａ】本発明に係る第２実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す図１５ＣのＡ−Ａ‘線に沿う断面図。
【図１５Ｂ】本発明に係る第２実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す図１５ＣのＣ−Ｃ‘線に沿う断面図。
【図１５Ｃ】本発明に係る第２実施形態を説明するための図であり、半導体基板に素子分離膜を埋め込んで活性領域と絶縁領域である素子分離領域を形成した状態を示す上面図。
【図１６Ａ】半導体基板上に保護膜とレジストマスクを形成し、ゲートトレンチを形成した状態を示す図１６ＣのＡ−Ａ‘線に沿う断面図。
【図１６Ｂ】半導体基板上に保護膜とレジストマスクを形成し、ゲートトレンチを形成した状態を示す図１６ＣのＣ−Ｃ‘線に沿う断面図。
【図１６Ｃ】半導体基板上に保護膜とレジストマスクを形成し、ゲートトレンチを形成した状態を示す上面図。
【図１７Ａ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１７Ｂ】エッチングにより前記ゲートトレンチの下部にゲート電極を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１８Ａ】前記ゲートトレンチの上部にキャップ絶縁膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図１８Ｂ】前記ゲートトレンチの幅広部において絶縁膜サイドウォールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図１９Ａ】前記半導体基板上に形成したパッドコンタクトプラグ層を除去した状態を示Ａ−Ａ‘線に沿う断面図。
【図１９Ｂ】前記半導体基板上に形成したパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示す断面図。
【図１９Ｃ】前記半導体基板上に形成したパッドコンタクトプラグ層の一部を除去してゲートトレンチの幅広部にパッドコンタクトプラグを形成した状態を示す平面図。
【図２０Ａ】前記層間膜上にソースコンタクトプラグに接続するビット配線を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２０Ｂ】同状態を示すＣ−Ｃ‘線に沿う断面図。
【図２１Ａ】前記層間膜上に第２層間膜を形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２１Ｂ】同状態を示すＣ−Ｃ‘線に沿う断面図。
【図２２Ａ】前記層間膜を貫通して半導体基板の拡散部に達するソース、ドレインコンタクトホールを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２２Ｂ】前記層間膜を貫通してパッドコンタクトプラグに達するコンタクトホールを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図２３Ａ】前記層間膜を貫通して半導体基板の拡散部に達するソース、ドレインコンタクトプラグを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２３Ｂ】前記層間膜を貫通してパッドコンタクトプラグに達するゲートコンタクトプラグを形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図２４Ａ】前記ソース、ドレインコンタクトプラグに接続するキャパシタパッドを形成した状態を示すＡ−Ａ‘線に沿う断面図。
【図２４Ｂ】前記ゲートコンタクトプラグに接続する局所配線を形成した状態を示すＣ−Ｃ‘線に沿う断面図。
【図２４Ｃ】前記各コンタクトプラグに接続するキャパシタパッドと局所配線を形成した状態を示す上面図。
【図２５Ａ】前記パッド上にキャパシタを形成してなるＤＲＡＭのＡ−Ａ‘線に沿う断面図。
【図２５Ｂ】前記パッド上にキャパシタを形成してなるＤＲＡＭのＣ−Ｃ‘線に沿う断面図。
【図２６】前記ＤＲＡＭとして動作する半導体チップを備えたパッケージの側面図。
【図２７】本発明に係るデータ処理システムの概略構成図。
【図２８】従来のＭＯＳトランジスタにおける活性領域とゲート電極の一例の状態を示す模式図。
【図２９Ａ】従来のＭＯＳトランジスタにおける活性領域とゲート電極の一例の状態を示す上面図。
【図２９Ｂ】図２９ＡのＡ−Ａ‘線に沿う断面図。
【図２９Ｃ】図２９Ｂの状態から層間膜を形成しコンタクトプラグを形成した状態を示す断面図。
【図２９Ｄ】図２９Ｂの状態から層間膜を形成しコンタクトプラグを形成した状態において目ずれを起こした状態を示す断面図。
【図３０Ａ】従来のＭＯＳトランジスタにおける活性領域とゲート電極の他の例の状態を示す上面図。
【図３０Ｂ】図３０ＡのＢ−Ｂ‘線に沿う断面図。
【図３０Ｃ】図３０Ｂの状態から層間膜を形成しコンタクトプラグを形成した状態において目ずれを起こした状態を示す断面図。
【発明を実施するための形態】
【００１２】
「第１実施形態」
以下に本発明の第１実施形態に係るＮチャネル型のＭＯＳトランジスタを形成する場合について図１〜図１４を参照して説明する。
本実施形態では、図１Ａ、図１Ｂに示す半導体基板１１１に対し、図２〜図１４に基づき以下に説明する方法を実施して図１４Ａ、Ｂ、Ｃに示す構造のＭＯＳトランジスタを製造することができる。
以下、説明の便宜のために、半導体基板１１１に平行な平面においてＸ方向、Ｙ方向を図１Ｂ、図３Ｄに示す如く定義する。なお、Ｘ方向とＹ方向は直交する方向とする。
【００１３】
本実施形態では、図１に示す如きＰ型のシリコン基板などの半導体基板１１１を用意したならば、活性領域１１３を区画するためのシリコン酸化膜（ＳｉＯ２）等の絶縁膜からなる素子分離膜１１２を、公知のＳＴＩ（Shallow Trench Isolation）法などにより半導体基板１１１の表面（主面）に埋め込むように形成する。素子分離膜１１２は、例えば半導体基板１１１を平面視した場合に、図１Ｂの矩形状の活性領域１１３の周囲に存在するように形成される。
素子分離膜１１２が構成する素子分離領域１１４で区画された領域が、ＭＯＳトランジスタが形成される活性領域１１３となる。
【００１４】
図２に示す如く活性領域１１３の半導体基板１１１表面に、イオン注入法によりＮ型の拡散層１２１を形成する。拡散層１２１の形成には、不純物にリンを用い、エネルギーは８０ＫｅＶ、ドーズ量は２×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。拡散層１２１の深さは、およそ１００ｎｍに形成できる。
【００１５】
図３に示す如く半導体基板１１１上、素子分離膜１１２上に保護膜１３１を形成する。保護膜１３１はシリコン酸化膜で構成することができ、その膜厚は２０ｎｍ程度に形成できる。
半導体基板１１１上にトレンチを形成するためのレジストマスク１３２を形成する。レジストマスク１３２においてトレンチを形成するべき対応部分にレジスト開口部１３５を形成する。
レジスト開口部１３５は、図３Ｄに示したように、平面視でＹ方向に延在して開口されるパターン形状を持つゲート開口部１３３と、矩形状のパッド開口部１３４から成る。ゲート開口部１３３のＹ方向に沿った端部でパッド開口部１３４に繋がって形成されている。ゲート開口部１３３は、トランジスタの活性領域１１３をＹ方向に横断するように配置され、Ｙ方向の中央領域では活性領域１１３上に位置し、中央領域のＹ方向に沿った両側では素子分離膜１１２上に位置する。
【００１６】
ゲート開口部１３３のＸ方向開口幅をＬｇ、パッド開口部１３４のＸ方向開口幅をＬｐと記載する。パッド開口部１３４は後の工程でコンタクトプラグを接続する領域であり、ＬｐはＬｇよりも大きくなるように形成する。ＬｇはＭＯＳトランジスタに要求される電気特性に応じて決定されるゲート長に対応する。本実施例では、Ｌｇを５０ｎｍ、Ｌｐを１５０ｎｍに形成できる。
【００１７】
レジストマスク１３２をマスクに、保護膜１３１をエッチングして、活性領域１１３の半導体基板１１１表面と、素子分離領域１１４の素子分離膜１１２を露出させる。
引き続き、露出した半導体基板１１１と素子分離膜１１２を、エッチングしてトレンチを形成する。レジスト開口部１３５で開口された部分に、活性領域１１３から素子分離領域１１４内にかけて連なってトレンチ１４３が形成される。ゲート開口部１３３の下に形成されるトレンチをゲートトレンチ１４１、パッド開口部１３４の下に形成されるトレンチをパッドトレンチ１４２と呼ぶ。ここで、半導体基板１１１に形成されたゲートトレンチ１４１（図４Ａ参照）と、素子分離膜１１２内に形成されたゲートトレンチ１４１およびパッドトレンチ１４２（図４Ｂ、図４Ｃ参照）の深さは、互いにほぼ等しい深さになるようにエッチングする。また素子分離膜１１２内に形成されるトレンチの深さが、素子分離膜１１２の底面よりも上に位置するように制御する。これにより、トレンチ１４３の延在する方向（Ｙ方向）の端部にパッド開口部１３４の幅Ｌｐに対応した幅広部（パッドトレンチ）１４２が形成される。この幅広部１４２は、前記活性領域１１３を横断する方向（Ｙ方向）と直交する方向（Ｘ方向）において、前記活性領域１１３上の前記ゲートトレンチ１４１の幅よりも大きい幅に形成されている。
【００１８】
本実施形態では、トレンチ１４３の深さは、保護膜１３１の下の半導体基板１１１又は素子分離膜１１２の部分で１５０ｎｍ程度に形成できる。
トレンチ１４３の形成により、活性領域１１３の表面に形成された拡散層１２１は、図４Ａに示したように左右に分離される。分離された拡散層１２１は、それぞれソース／ドレイン電極の一方として機能する。
【００１９】
次に、レジストマスク１３２を除去する。ここで露出された半導体基板１１１上にゲート絶縁膜１５１を形成する。形成は熱酸化法で、膜厚５ｎｍ程度形成できる。尚、ゲート絶縁膜１５１の形成材料及び形成方法はこれに限定されず、ＣＶＤ法やＡＬＤ法を用いて、高誘電率膜（Ｈｉｇｈ−Ｋ膜）を形成し、ゲート絶縁膜１５１を構成しても良い。
次に、トレンチ１４３の内部を充填するようにゲート電極膜１５２を形成する。ゲート電極膜１５２の形成材料は、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜から成る積層膜を用い、膜厚はそれぞれ５ｎｍ、１００ｎｍ程度の積層膜を形成できる。
尚、ゲート電極膜１５２の形成材料はこれに限定されず、窒化チタン膜、チタン膜、タングステン膜などの高融点金属膜、不純物を含有したシリコン膜（ドープトシリコン膜）、または、これらの膜から成る積層膜を用いることができる。成膜は、ステップカバレッジに優れるＣＶＤ法を用いて行うことができる。
【００２０】
トレンチ１４３の内部を充填し、ゲート電極膜１５２の上面の形状が、ゲートトレンチ１４１上で十分に平坦になるように形成するにはトレンチ１４３の開口幅の２〜３倍程度以上の膜厚が必要とされる。例えば、本実施形態では、幅の広いパッドトレンチ１４２上で平坦になるように形成するには、３００ｎｍ程度以上の非常に厚いゲート電極膜１５２を成膜しなければならない。しかしながら、膜厚を厚くするに従い、成膜装置のスループットが悪くなり製造コストが上昇する。また、膜厚を厚くするに従い、堆積した膜に起因の応力によってウエハが反りやすくなるため、後続の製造工程において、真空チャックでの基板保持エラーが発生しやすくなる。これらの問題のため、パッドトレンチ１４２の上部を十分に平坦化できるだけの厚いゲート電極膜１５２を形成することは難しい状況にある。このため、幅の狭いゲートトレンチ１４１の上部だけを平坦化できる膜厚に設定して、ゲート電極膜１５２の形成を行なうことが好ましい。
【００２１】
パッドトレンチ１４２においては、図５Ｃに示したように、ゲート電極膜１５２の膜厚の不足により、パッドトレンチ１４２の上部側に凹部１４２ａが形成された状態となる。
ゲート電極膜１５２をエッチバックして、トレンチ１４３内にゲート電極膜１５２を埋め込む。ゲートトレンチ１４１内に形成される電極をゲート電極１６１、パッドトレンチ１４２内に形成される電極をパッド電極１６２と呼ぶ。
ゲート電極１６１はＭＯＳトランジスタのゲート電極として機能し、ゲートトレンチ１４１の内面をチャネル領域とし、トレンチにより左右に分離された拡散層１２１をソース／ドレイン電極とするトランジスタが形成される。
【００２２】
トレンチ１４１内に埋め込まれるゲート電極１６１の上面は、半導体基板１１１の主表面の位置よりも低い位置になるように掘り下げて、ゲート電極１６１の上面と、トレンチ１４１の側壁で囲まれて形成された空間（リセス部１６３と呼ぶ）を形成する。これにより、素子分離膜１１２上のトレンチ１４１内に形成されている前記埋込型ゲート電極１６１の厚さより、前記幅広部（パッドトレンチ）１４２に形成されている埋込型ゲート電極であるパッド電極１６２の厚さが小さく形成される。
このリセス部１６３には、後の工程でキャップ絶縁膜１７１が埋め込まれ、半導体基板１１１上に形成されるコンタクトプラグや配線と、ゲート電極との間の絶縁耐圧が確保される。
このように、ゲート電極１６１を半導体基板１１１内に埋め込むことにより、半導体基板上に形成するコンタクトプラグ及び配線の加工性が従来よりも改善される。すなわち、ソース／ドレイン電極（拡散層１２１）と接続するコンタクトプラグの形成においては、従来のプレーナ型のようにゲート電極を避けて配置する必要がなくなるので、コンタクトプラグを配置する場所の余裕が増す。さらに、ゲート電極とコンタクトプラグ間の短絡を抑制できる。
【００２３】
本実施形態において、ゲート電極１６１の上面は、半導体基板１１１主表面から５０ｎｍ程度（保護膜１３１表面から７０ｎｍ程度）以上低い位置になるように形成する。半導体基板１１１の表面（保護膜１３１表面）からゲート電極上面までの距離をリセス深さ１６４と呼ぶ。
パッド電極１６２上では、ゲート電極のリセス深さ１６４よりも深いリセス部１６３（リセス深さ１６５）が形成される。これは、図５Ｃの説明で述べたように、ゲート電極膜１５２の成膜後にパッドトレンチ１４２上が凹部形状となっているためである。また、トレンチの幅が狭いゲートトレンチ１４１内ではエッチング時のマイクロローディング効果により、ゲート電極膜１５２のエッチング速度が遅くなる。このような要因により、パッド電極１６２は、ゲート電極１６１に比べて膜厚が薄く残存するように、かつ中央部に凹部１６２ａが形成される。
【００２４】
次に図７に示す如くキャップ絶縁膜１７１を、ゲート電極１６１の上のリセス部１６３を埋め込み、且つ、パッド電極１６２の上のリセス部１６３では完全には埋め込まない様に、膜厚を調整して形成する。パッド電極１６２の上のリセス部１６３においては、キャップ絶縁膜１７１の内側に中空部１７２が形成される。
本実施形態において、キャップ絶縁膜１７１は、その形成材料をシリコン酸化膜で、成長はＣＶＤ法を用い、膜厚を４０ｎｍで形成できる。
【００２５】
キャップ絶縁膜１７１をエッチバックして、ゲート電極１６１上のリセス部１６３にキャップ絶縁膜１７１を埋め込むと共に、パッド電極１６２上では、パッドトレンチ１４２の内周面にキャップ絶縁膜を残存させた絶縁膜サイドウォール１８１を形成する。絶縁膜サイドウォール１８１で覆われていないパッド電極１６２の上面は露出する。これにより、図８Ｄに示したように、パッド電極１６２の中央部分にパッドコンタクトホール１８２が形成される。
【００２６】
パッドコンタクトホール１８２の形成に際しては、膜厚の薄いキャップ絶縁膜１７１をエッチバックして形成するので、十分なオーバーエッチングを加えた場合でも、パッド電極１６２がエッチングのガス雰囲気にさらされることによって、パッド電極１６２がすべて除去されるまでには至らない。すなわち、エッチバックによってパッド部コンタクトホール１８２がパッド電極１６２を突き抜けてしまわないように制御することは容易である。
また、パッドトレンチ１４２の側面を利用してセルフアライン（自己整合的）にパッドコンタクトホール１８２を形成するので、アライメントずれの問題を起こすことなく、パッド電極１６２の中央部分にパッドコンタクトホール１８２を設けることができる。
さらに、パッドコンタクトホール１８２の形成に際しては、フォトリソグラフィ技術を用いたマスク製造の工程を追加する必要がないので、製造コストの増加を抑制できると言う利点も持つ。
【００２７】
図９に示す如くパッドコンタクトホール１８２内を埋めこむようにパッドコンタクトプラグ材１９１を形成する。パッドコンタクトプラグ材１９１の形成材料には、タングステン膜を例示できる。タングステン膜の下層にバリア膜として窒化チタン膜等を設けてもよい。また、タングステン以外の高融点金属膜やドープトシリコン膜などの導電膜を用いてプラグを形成してもよい。
【００２８】
図１０に示す如くパッドコンタクトプラグ材１９１をエッチバックして、パッドコンタクトホール１８２内に、パッドコンタクトプラグ材１９１を埋めこみ、パッドコンタクトプラグ２０１を形成する。尚、エッチバックに代えて、ＣＭＰ法を用いても良い。パッドコンタクトプラグ２０１の一例において、その下のパッド電極１６２の中央に凹部１６２が形成されているので、パッドコンタクトプラグ２０１の下端部は下向きの凸部２０１ａが形成されている。
【００２９】
図１１に示す如く半導体基板上に層間膜２１１を形成する。層間膜２１１の形成材料は、シリコン酸化膜を用いることができ、膜厚を１００ｎｍとして形成できる。
図１２に示す如く層間膜２１１および保護膜１３１を貫いて拡散層１２１上面を露出する拡散層コンタクトホール２２１と、層間膜２１１を貫いてパッドコンタクトプラグ２０１の上部を露出するゲートコンタクトホール２２２を形成する。
【００３０】
拡散層コンタクトホール２２１、ゲートコンタクトホール２２２を埋めこむように層間コンタクトプラグ材を形成する。層間コンタクトプラグ材には、タングステン膜を例示できる。タングステン膜の下層にバリア膜として窒化チタン膜等を設けてもよい。また、タングステン以外の高融点金属膜やドープトシリコン膜などの導電膜を用いてプラグを形成してもよい。
ＣＭＰ法により、図１３に示す如く層間コンタクトプラグ材を研磨除去して、拡散層コンタクトホール２２１内に拡散層コンタクトプラグ２３１を、ゲートコンタクトホール２２２内にゲートコンタクトプラグ２３２を形成する。
パッド電極１６２は、パッドコンタクトプラグ２０１とゲートコンタクトプラグ２３２を介して層間膜２１１の上面に引き出される。
【００３１】
図１４に示す如く拡散層コンタクトプラグ２３１上面に接続するか、ゲートコンタクトプラグ２３２上面に接続する金属配線４３１を、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等で形成する。
以上の工程を経て、トレンチ内に形成されるゲート電極１６１、ソース／ドレイン電極として機能する拡散層１２１に接続する配線を形成することができる。
尚、本実施例では、図１０に示す工程でパッドコンタクトプラグ２０１を形成した後、層間膜２１１を形成したが、この層間膜２１１を形成しないで、図１０に示す工程の後、パッドコンタクトプラグ２０１と直接に接続する、ゲート電極引き出し用の局所配線層を先に形成しておいてもよい。
この後、必要に応じてさらに上層の層間膜や配線層、表面のパッシベーション膜等を形成すれば、半導体装置が完成する。
【００３２】
以上説明した本実施形態の半導体装置の製造方法に対し、従来の製造方法では、図１１Ｃに示した状態で、パッドコンタクトプラグ２０１が形成されていない。このため、ゲートコンタクトホール２２２は、パッドトレンチの底部に埋め込まれているパッド電極１６２に直に到達するように、深いコンタクトホールを形成する必要がある。
深いコンタクトホールを形成する際のエッチングにおいては、半導体基板上に形成されている層間膜２１１の膜厚のばらつき（基板面内ばらつき）を考慮して、ホールの抜け不良を防止するために十分な時間のオーバーエッチングを実施する必要がある。コンタクトホールを形成する絶縁膜の膜厚が厚くなるに従い、オーバーエッチング時間を長く設定する必要がある。このために、従来の製造方法では、パッド電極１６２上に直接達するように形成するゲートコンタクトホール２２２のエッチング時間が長くなることによって、パッド電極１６２もエッチングされてしまい、ゲートコンタクトホール２２２の突き抜けが発生する要因となっていた。ゲートコンタクトホール２２２の突き抜けが発生すると、その下方の素子分離膜１１２もエッチングされてしまうため、ゲートコンタクトプラグ２３２と半導体基板１１１が短絡してしまう。
【００３３】
これに対し本発明では、あらかじめパッドコンタクトプラグ２０１を形成しておくので、ゲートコンタクトホール２２２を形成する際の突きぬけを防止することができる。パッドコンタクトプラグ２０１の形成に際しては、図８の工程で説明したように、エッチングする保護膜１３１の膜厚が薄いため、過度なオーバーエッチングにさらす必要はなく、突き抜けを容易に防止できる。
【００３４】
以上説明した製造方法は、本発明の主旨を逸脱しない範囲で変形が可能である。
例えば、ソース／ドレイン電極として機能する拡散層１２１は、図２の工程で形成する代わりに、パッドコンタクトプラグ２０１まで形成した後（図１０に示す状態）に、イオン注入で導入するようにしてもよい。また、拡散層１２１にＬＤＤ領域（低濃度不純物拡散領域：Lightly-Doped-Drain）等を形成するイオン注入を追加で実施してもよい。
【００３５】
「第２実施形態」
以下に本発明をＤＲＡＭのメモリセルに配置するＭＯＳトランジスタに適用した実施形態について説明する。
本実施形態では、図１５Ａ、図１５Ｂに示す半導体基板２１１に対し、図１５〜図２５に基づき以下に説明する方法を実施して図２５Ａ、Ｂに示す構造のＭＯＳトランジスタを備えたＤＲＡＭのメモリセルを製造する場合について説明する。
以下、説明の便宜のために、半導体基板２１１に平行な面においてＸ方向、Ｙ方向を図１５Ｃ、図１６Ｄに示す如く定義する。なお、Ｘ方向とＹ方向は直交する方向とする。
【００３６】
先に説明した第１実施形態の場合と同様に半導体基板２１１上に、素子分離膜２１２から成る素子分離領域２１４を形成する。これにより素子分離領域２１４で区画された活性領域２１３が形成される。本実施形態では、半導体基板２１１には、Ｐ型のシリコン基板を用いる。メモリセルが形成される活性領域２１３は、Ｘ方向と所定の角度で交差する第１の方向に延在する細長いパターンを有し、該パターンは第１の方向に並んで複数形成されると共に、Ｙ方向にも並んで複数形成する。
図１５Ｃに示すＣ−Ｃ’線はメモリセル領域の端部であって、ワード線（ゲート電極）に電位を与えるためのパッドが配置される位置での断面に相当する。
【００３７】
図１５Ｃに示すように配列されている活性領域２１３に対応する半導体基板２１１の表面部分に、先の第１実施形態の場合と同様に拡散層を形成し、第１実施形態と同様に保護膜を形成する。第１実施形態と同様に、レジスト開口部２３５が形成されたレジストマスク２３２を形成する。図１６Ｃに示す如く本実施形態のレジスト開口部２３５は、平面で見て、Ｙ方向に延在するゲート開口部２３３と、該ゲート開口部２３３の端部に接続されたパッド開口部２３４から成る。
ゲート開口部２３３はＸ方向に並設され、各活性領域２１３に２つのゲート開口部２３３が交差するように配置される。隣接する活性領域２１３間には１つのゲート開口部２３３が形成される。図１６Ｃにおいて、左から１、３、４本目のパッド開口部２３４は、Ｙ方向に沿って図１６Ｃとは反対側のメモリセル領域端部に配置されているので図１６Ｃでは描かれていない。活性領域２１３の間にもゲート開口部２３４を設けることにより、パターニングの際の連続性が向上するので、微細化した場合のパターニング精度が向上する。
【００３８】
図１６Ａ、Ｂに示す如くゲート開口部２３３のＸ方向開口幅をＬｇ、パッド開口部２３４のＸ方向開口幅をＬｐと定義する。ＬｐはＬｇよりも大きく形成する。本実施形態では、先の第１実施形態と同様に、Ｌｇは５０ｎｍ、Ｌｐは１２０ｎｍに形成できる。
レジストマスク２３２を用いて、第１実施形態において図４に示した工程と同様に、保護膜１３１をエッチングして、活性領域２１３に対応する半導体基板２１１の表面と、素子分離領域２１４の素子分離膜２１２を露出させ、引き続き、露出された半導体基板２１１と素子分離膜２１２を、エッチングしてトレンチを形成する。この結果、レジスト開口部で開口された部分にトレンチが形成される。
本実施形態では、先の第１実施形態において図４に示した工程同様に、半導体基板表面からのトレンチの深さは、約１５０ｎｍとなるように形成できる。
【００３９】
各活性領域２１３をＹ方向に横断する２本のトレンチ内には、後の工程でトランジスタのゲート電極が埋め込まれる。この２本のトレンチをゲートトレンチ２４１と記載する。Ｘ方向に隣接する活性領域２１３間に形成されるトレンチ内にも同時にゲート電極が埋め込まれるが、ＭＯＳトランジスタとしては機能しないので、このトレンチをダミートレンチ２６４と記載する。
パッド開口部２３４に形成されるトレンチをパッドトレンチ２４２と記載する。活性領域２１３の半導体基板２１１表面に形成された拡散層２２０は、２本のゲートトレンチ２７３によりＸ方向に３つの領域に分割される。便宜上、中央部をソース拡散層２５１、左右の２つをドレイン拡散層２５２と呼ぶ。後に、ソース拡散層２５１を共通として、その左右に２つのＭＯＳトランジスタが形成される。
【００４０】
次に、レジストマスク１３２を除去する。第１実施形態において図５を基に説明した工程と同様に、トレンチ内に露出された半導体基板２１１上にゲート絶縁膜１５１を形成する。続いて、各トレンチ内にゲート電極膜を形成した後に、エッチバックを行う。第１実施形態の図６を基に説明した工程同様に、ゲートトレンチ２４１およびダミートレンチ２６４の内部に埋め込まれたゲート電極２６１と、パッドトレンチ２４２の底部に残存するパッド電極２６２が形成される。ゲートトレンチ２４１内のゲート電極１６１はＹ方向に延在し、ワード線として機能する。パッド電極２６２は各ワード線の端部に位置し、ワード線に所定の電位を与えるために使用される。
ダミートレンチ２６４内のゲート電極には、端部のパッド電極を介して固定電位（例えば接地電位０Ｖ）を印加することが、ＤＲＡＭの動作を安定させる観点から好ましい。先の第１実施形態と同様に、ゲート電極２６１およびパッド電極２６２の上部にはリセス部２６３が形成される。パッド電極２６２はゲート電極２６１よりも半導体基板２１１の表面から深い位置に残存するように形成されている。
【００４１】
第１実施形態の図７を基に説明した工程と同様に、図１８に示す如くゲート電極２６１上のリセス部２６３を埋めこみ、且つ、パッド電極２６２の上のリセス部２６３は埋め込まないように、膜厚を調整して、キャップ絶縁膜２７１を形成する。本実施形態では、キャップ絶縁膜２７１の形成材料はシリコン酸化膜を選択し、成長はＣＶＤ法を用いて形成できる。
第１実施形態において図８を基に説明した工程と同様に、キャップ絶縁膜２７１をエッチバックして、図１８Ａに示す如くゲート電極２６１の上のリセス部２６３にキャップ絶縁膜２７１を埋め込むと共に、図１８Ｂに示す如くパッド電極２６２上のトレンチ内周面に絶縁膜サイドウォール２８１を形成する。これにより、パッド電極２６２の中央部分が露出したパッドコンタクトホール２８２が形成される。
【００４２】
パッドコンタクトホール２８２内を埋め込んで、パッドコンタクトプラグ材を形成した後に、エッチバックを行い、図１９Ｂに示す如くパッドコンタクトプラグ２０１を形成する。エッチバックの代わりにＣＭＰを行ってもよい。コンタクトプラグの材料には、タングステン膜等を例示できる。
【００４３】
次に、図２０に示す如く半導体基板上に第１層間膜３０１を形成する。第１層間膜３０１の材料はシリコン酸化膜を用いることができ、膜厚を３０ｎｍで形成できる。なお、簡略化のため、保護膜１３１と第１層間絶縁膜３０１の境界線は記載を省略し、保護膜１３１の部分を含めて第１層間膜３０１として説明する。
ソース拡散層２５１上を露出するソースコンタクトホールを形成し、ソースコンタクトホール内に導電膜を埋めこみ、ソースコンタクトプラグ３０２を形成する。
ソースコンタクトプラグ３０２と接続する配線を形成して、ビット線３０３とする。ビット線３０３の材料にはタングステン等を用いることができる。ビット線３０３の平面パターンは、図２４Ｃに示すように、Ｘ方向に沿って蛇行するように形成される。
ビット線３０３を覆うように、第２層間膜３１１を形成する。第２層間膜３１１の形成材料はシリコン酸化膜を用いることができ、膜厚を１００ｎｍとして形成できる。
【００４４】
図２２Ａに示す如く第２層間膜３１１と第１層間膜３０１を貫きドレイン拡散層２５２上面を開口するドレインコンタクトホール３２１を形成し、図２２Ｂに示す如く第２層間膜３１１と第１層間膜３０１を貫きパッドコンタクトプラグ２０１上部を露出するゲートコンタクトホール２２２を形成する。ドレインコンタクトホール３２１は、図２４Ｃに示されるように、Ｙ方向に隣接するビット線３０３間に形成され、ビット線３０３を露出しないように形成される。
ドレインコンタクトホール３２１、ゲートコンタクトホール２２２内にタングステン等の導電膜を埋め込んで、図２３Ａ、図２３Ｂに示す如くドレインコンタクトプラグ３３１、ゲートコンタクトプラグ２３２を形成する。
【００４５】
ゲートコンタクトプラグ２３２上に局所配線３４２、ドレインコンタクトプラグ３３１上にキャパシタパッド３４１を形成する。これらの配線材料には窒化タングステン（ＷＮ）上にタングステンを堆積した積層膜等を使用し、局所配線３４２とキャパシタパッド３４１を同時にパターニングすることで形成できる。
【００４６】
次に、第３層間膜３５１を形成する。第３層間膜３５１の形成材料はシリコン酸化膜とすることができ、膜厚を２μｍとすることができる。第３層間膜３５１を貫き、キャパシタパッド３４１上面を露出するキャパシタホールを形成する。
各キャパシタホール内に、キャパシタホール内壁を覆うキャパシタ下部電極３５２を形成する。キャパシタ下部電極３５２の形成材料としては窒化チタンを例示できる。
次に、キャパシタ絶縁膜３５３を、酸化ジルコニウム（ＺｒＯ２）等の高誘電体膜で形成する。キャパシタ上部電極形成用の電極膜を形成しパターニングし、キャパシタ上部電極３５４を形成する。上部電極形成用材料としては窒化チタンを例示できる。
【００４７】
第４層間膜３５５を形成し、第４層間膜３５５と第３層間膜３５１を貫き、局所配線３４２の上面を露出する周辺コンタクトホールを形成する。
図２５Ｂに示す如く周辺コンタクトホール内にタングステン等の導電膜を埋めこみ、周辺コンタクトプラグ３５７を形成する。なお、周辺コンタクトプラグ３５７は、必ずしもゲートコンタクトプラグ２３２の真上に形成する必要はなく、局所配線３４２を利用して平面視でずれた場所に配置してもよい。
周辺コンタクトプラグ３５７上面と接続する金属配線３５６を、アルミニウムまたは銅等の導電材料で形成する。
この後、必要に応じてさらに上層の層間膜、配線層、表面の保護膜等を形成すれば、ＤＲＡＭのメモリセルが完成する。
【００４８】
本第２実施形態においても、パッド電極２６２上にあらかじめパッドコンタクトプラグ２０１を配置しておくことで、パッド電極２６２上に形成するゲートコンタクトプラグ２３２の突き抜けを防止することが可能となる。
本発明を第２実施形態の如く用いることにより、高集積度のメモリセル領域を備えたＤＲＡＭの製造歩留まりの低下を防止することが可能となる。
なお、本発明はＤＲＡＭ以外の半導体装置であっても、ＭＯＳトランジスタが埋込構造のゲート電極を備えている場合には適用可能である。
【００４９】
「応用例」
次に、本発明に係る半導体装置の応用例について説明する。
図２６は、第２の実施形態で説明した方法で製造した、ＤＲＡＭとして動作する半導体チップを備えるメモリモジュールの模式図である。
符号４０２は、ＤＲＡＭとして動作する半導体チップを内包するパッケージで、プリント基板４００上に搭載されている。パッケージの種類としては、例えばＢＧＡ構造を例示でき、公知の手段により、個片化した半導体チップを用いて形成されている。
プリント基板４００には、メモリモジュールを外部の装置に電気的に接続するための複数の入出力端子（Ｉ／Ｏ端子）４０１が設けられている。入出力端子４０１を介して、各ＤＲＡＭパッケージ４０２へのデータの入出力が行われる。
【００５０】
メモリモジュールには、各ＤＲＡＭパッケージへのデータの入出力を制御する制御チップ４０３を備えている。制御チップ４０３は、メモリモジュールの外部から入力されたクロック信号のタイミング調整や信号波形の整形等を行って、各ＤＲＡＭパッケージへ供給する機能を有している。なお、制御チップ４０３をプリント基板４００上に配置せず、複数のＤＲＡＭパッケージだけを搭載するようにしてもよい。
本発明を用いることにより、メモリセルの微細化が容易となるため、ＤＲＡＭの製造に適用した場合には、大容量のデータ記憶に対応したメモリモジュールを形成することが可能となる。
【００５１】
本発明を用いて形成したＤＲＡＭチップを備える、上述のメモリモジュールを用いることで、例えば、次に説明するデータ処理システムを形成することができる。
図２７は本実施例のデータ処理システム５００の概略構成図である。
データ処理システム５００には、演算処理デバイス５２０とＤＲＡＭメモリモジュール５３０が含まれており、システムバス５１０を介して相互に接続されている。
演算処理デバイス５２０は、ＭＰＵ（Micro Processing Unit）や、ＤＳＰ（Digital Signal Processor）等である。ＤＲＡＭメモリモジュール５３０は、本発明を用いて形成したＤＲＡＭチップを備えている。
【００５２】
また、固定データの格納用に、ＲＯＭ（Read Only Memory）５４０がシステムバス５１０に接続されていてもよい。
図２７ではシステムバス５１０は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
またデータ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Solid State Drive）などを利用できる。
入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。
【００５３】
データ処理システム５００の各構成要素の個数は、図２７では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
データ処理システム５００には、例えばコンピュータシステムを含むが、これに限定されない。
本発明を用いることにより、微細化に対応した集積度の高いＤＲＡＭチップを容易に形成できるため、高性能なデータ処理システムを構成することが可能となる。
【符号の説明】
【００５４】
１１１、２１１…半導体基板、１１２、２１２…素子分離膜、１１３、２１３…活性領域、１１４、２１４…素子分離領域、１２１…拡散層、１３１…保護膜、１３３…ゲート開口部、１３４…パッド開口部、１３５…レジスト開口部、１４１…ゲートトレンチ、１４２…パッドトレンチ、１５１…ゲート絶縁膜、１５２…ゲート電極膜、１６１…ゲート電極、１６２…パッド電極、１６３、…リセス部、１６４…リセス深さ、１７１…キャップ絶縁膜、１７２…中空部、１８１…絶縁膜サイドウォール、１８２…パッドコンタクトホール、２０１…パッドコンタクトプラグ、２１１…層間膜、２２０…拡散層、２３１…拡散層コンタクトプラグ、２３２…ゲートコンタクトプラグ、２３３…ゲート開口部、２３４…パッド開口部、２４１…ゲートトレンチ、２４２…パッドトレンチ、２５１…ソース拡散層、２５１…ドレイン拡散層、２６１…ゲート電極、２６２…パッド電極、２６３…リセス部、３３１…ドレインコンタクトプラグ。
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の主面に形成された素子分離領域によって区画された活性領域と、前記半導体基板の主面に形成され前記活性領域を横断して前記素子分離領域まで延在するトレンチと、
前記トレンチの下部側に形成された埋込型ゲート電極と、前記活性領域において前記埋込型ゲート電極の上方の前記トレンチ内を充填し、かつ、前記素子分離領域において前記埋込型ゲート電極の上方の前記トレンチ内を完全には充填せずに前記トレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、
前記素子分離領域において前記サイドウォールの内側のトレンチを埋めて前記埋込型ゲート電極に接続するように形成されたパッドコンタクトプラグと、前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間膜と、前記パッドコンタクトプラグに接続するように前記層間膜を貫通して形成されたゲートコンタクトプラグとを具備してなることを特徴とする半導体装置。
【請求項２】
前記素子分離領域に形成された前記トレンチの少なくとも一部に、前記活性領域を横断する方向と直交する方向において前記活性領域上の前記トレンチの幅よりも大きい幅を有する幅広部が形成され、該幅広部に前記サイドウォールと前記パッドコンタクトプラグが形成されてなる請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域上の前記トレンチ内に形成されている前記埋込型ゲート電極の厚さより、前記幅広部に形成されている前記埋込型ゲート電極の厚さが小さく形成されてなる請求項２に記載の半導体装置。
【請求項４】
前記活性領域において、前記埋込型ゲート電極の側面および底面と前記トレンチを構成する前記半導体基板表面との間を絶縁するゲート絶縁膜を備え、前記埋込型ゲート電極を挟むようにソース拡散層とドレイン拡散層が前記活性領域内に形成されてなる請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板上に複数の前記活性領域と、該複数の活性領域を横断する少なくとも１つの前記埋込型ゲート電極を備え、前記ゲート電極の延在する方向のいずれか一方の端部に前記幅広部が配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記複数の活性領域の各々において、前記埋込型ゲート電極を挟むようにソース拡散層とドレイン拡散層が前記活性領域内に形成され、前記ソース拡散層およびドレイン拡散層のいずれか一方と接続するキャパシタを備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の活性領域が前記半導体基板上のメモリセル領域に配置され、前記埋込型ゲート電極をワード線として用いることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板の主面に素子分離領域を形成して活性領域を区画する工程と、
前記半導体基板の一部を除去して、前記活性領域を横断して前記素子分離領域まで延在し、かつ、前記素子分離領域に幅広部を有するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を介して導電体を埋め込む工程と、
前記導電体の一部を除去して前記トレンチ内の下部側に前記導電体を残存させて埋込型ゲート電極を形成する工程と、
前記幅広部を完全には埋め込まず、前記幅広部以外の前記トレンチ内を埋め込む膜厚でキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜のエッチバックを行い、前記幅広部において前記トレンチの内壁を覆うサイドウォールを形成すると共に、前記幅広部以外の前記トレンチ内を埋め込むキャップ絶縁膜を残存させる工程と、
前記幅広部において前記サイドウォールの内側の前記トレンチを埋め込むようにパッドコンタクトプラグを形成する工程と、
前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記パッドコンタクトプラグに接続するゲートコンタクトプラグを形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記トレンチを形成する工程の前に、イオン注入法で前記半導体基板に不純物を導入し、前記活性領域内にソース／ドレイン領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記パッドコンタクトプラグを形成する工程の後に、イオン注入法で前記半導体基板に不純物を導入し、前記活性領域内にソース／ドレイン領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を貫通して前記ソース／ドレイン領域のいずれか一方に接続する拡散層コンタクトプラグを形成する工程と、前記拡散層コンタクトプラグに接続するキャパシタを形成する工程とを備えたことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記パッドコンタクトプラグを形成する工程において、導電性のパッドコンタクトプラグ材を堆積する工程と、エッチバックを行い、前記幅広部上にのみ前記パッドコンタクトプラグ材を残存させる工程とを含むことを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
請求項１〜７のいずれか１項に記載の半導体装置を備えたことを特徴とするデータ処理システム。
【請求項１】
半導体基板と、該半導体基板の主面に形成された素子分離領域によって区画された活性領域と、前記半導体基板の主面に形成され前記活性領域を横断して前記素子分離領域まで延在するトレンチと、
前記トレンチの下部側に形成された埋込型ゲート電極と、前記活性領域において前記埋込型ゲート電極の上方の前記トレンチ内を充填し、かつ、前記素子分離領域において前記埋込型ゲート電極の上方の前記トレンチ内を完全には充填せずに前記トレンチの内側面に接して配置されるサイドウォールを構成するキャップ絶縁膜と、
前記素子分離領域において前記サイドウォールの内側のトレンチを埋めて前記埋込型ゲート電極に接続するように形成されたパッドコンタクトプラグと、前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間膜と、前記パッドコンタクトプラグに接続するように前記層間膜を貫通して形成されたゲートコンタクトプラグとを具備してなることを特徴とする半導体装置。
【請求項２】
前記素子分離領域に形成された前記トレンチの少なくとも一部に、前記活性領域を横断する方向と直交する方向において前記活性領域上の前記トレンチの幅よりも大きい幅を有する幅広部が形成され、該幅広部に前記サイドウォールと前記パッドコンタクトプラグが形成されてなる請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域上の前記トレンチ内に形成されている前記埋込型ゲート電極の厚さより、前記幅広部に形成されている前記埋込型ゲート電極の厚さが小さく形成されてなる請求項２に記載の半導体装置。
【請求項４】
前記活性領域において、前記埋込型ゲート電極の側面および底面と前記トレンチを構成する前記半導体基板表面との間を絶縁するゲート絶縁膜を備え、前記埋込型ゲート電極を挟むようにソース拡散層とドレイン拡散層が前記活性領域内に形成されてなる請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板上に複数の前記活性領域と、該複数の活性領域を横断する少なくとも１つの前記埋込型ゲート電極を備え、前記ゲート電極の延在する方向のいずれか一方の端部に前記幅広部が配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記複数の活性領域の各々において、前記埋込型ゲート電極を挟むようにソース拡散層とドレイン拡散層が前記活性領域内に形成され、前記ソース拡散層およびドレイン拡散層のいずれか一方と接続するキャパシタを備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の活性領域が前記半導体基板上のメモリセル領域に配置され、前記埋込型ゲート電極をワード線として用いることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板の主面に素子分離領域を形成して活性領域を区画する工程と、
前記半導体基板の一部を除去して、前記活性領域を横断して前記素子分離領域まで延在し、かつ、前記素子分離領域に幅広部を有するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を介して導電体を埋め込む工程と、
前記導電体の一部を除去して前記トレンチ内の下部側に前記導電体を残存させて埋込型ゲート電極を形成する工程と、
前記幅広部を完全には埋め込まず、前記幅広部以外の前記トレンチ内を埋め込む膜厚でキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜のエッチバックを行い、前記幅広部において前記トレンチの内壁を覆うサイドウォールを形成すると共に、前記幅広部以外の前記トレンチ内を埋め込むキャップ絶縁膜を残存させる工程と、
前記幅広部において前記サイドウォールの内側の前記トレンチを埋め込むようにパッドコンタクトプラグを形成する工程と、
前記パッドコンタクトプラグおよび前記キャップ絶縁膜上を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して前記パッドコンタクトプラグに接続するゲートコンタクトプラグを形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記トレンチを形成する工程の前に、イオン注入法で前記半導体基板に不純物を導入し、前記活性領域内にソース／ドレイン領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記パッドコンタクトプラグを形成する工程の後に、イオン注入法で前記半導体基板に不純物を導入し、前記活性領域内にソース／ドレイン領域を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を貫通して前記ソース／ドレイン領域のいずれか一方に接続する拡散層コンタクトプラグを形成する工程と、前記拡散層コンタクトプラグに接続するキャパシタを形成する工程とを備えたことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記パッドコンタクトプラグを形成する工程において、導電性のパッドコンタクトプラグ材を堆積する工程と、エッチバックを行い、前記幅広部上にのみ前記パッドコンタクトプラグ材を残存させる工程とを含むことを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
請求項１〜７のいずれか１項に記載の半導体装置を備えたことを特徴とするデータ処理システム。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５Ａ】
【図２５Ｂ】
【図２６】
【図２７】
【図２８】
【図２９Ａ】
【図２９Ｂ】
【図２９Ｃ】
【図２９Ｄ】
【図３０Ａ】
【図３０Ｂ】
【図３０Ｃ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２４Ｃ】
【図２５Ａ】
【図２５Ｂ】
【図２６】
【図２７】
【図２８】
【図２９Ａ】
【図２９Ｂ】
【図２９Ｃ】
【図２９Ｄ】
【図３０Ａ】
【図３０Ｂ】
【図３０Ｃ】
【公開番号】特開２０１２−１０４５１９（Ｐ２０１２−１０４５１９Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２４９０４９（Ｐ２０１０−２４９０４９）
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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