半導体装置の製造方法
【課題】ＤＲＡＭ素子のような半導体装置において、半導体基板の溝部におけるゲート電極の埋設状態が良好となり、配線抵抗が低減され、素子特性に優れた半導体装置の製造方法を提供する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。
【解決手段】シリコン基板１の表面にゲート電極溝１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックして、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら除去する工程と、ゲート電極溝１３の内面と残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜を形成する工程と、このタングステン膜及び第２のバリア膜１６ｂをエッチバックしてゲート電極溝１３内にそれぞれ一部を残存させながら各膜を一括除去する工程と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。また、半導体装置の高集積化に対応する微細化の進展に伴い、配線抵抗の低減等が求められるようになっている。
【０００３】
一般に、半導体装置を製造する際は、半導体基板の表面にトレンチ加工を施すことによって溝部を形成した後、この溝部内に、金属膜からなり、セルトランジスタを構成するとともにゲート電極を含むワード線を形成する方法が採用されている（例えば、特許文献１を参照）。特許文献１には、半導体基板に形成された溝部の内部に、ゲート電極材料が形成された技術が開示されている。しかしながら、特許文献１に記載のような、従来の方法を用いて半導体基板に溝部を形成し、この溝部内にゲート電極を形成した場合、以下に説明するような問題がある。
【０００４】
従来、半導体基板に埋め込みゲート電極を形成する際は、まず、図３３（ａ）に示すように、半導体基板１００の表面に、ドライエッチング法等によるトレンチ加工で溝部１０１を形成し、次いで、図３３（ｂ）に示すように、溝部１０１の内部表層のセルゲート酸化処理を行う。次いで、図３３（ｃ）に示すように、溝部１０１の内部に窒化チタン（ＴｉＮ）等からなるバリアメタル１０２を成膜し、さらに、バリアメタル１０２上にタングステン（Ｗ）の金属膜１０３ａを形成する。この際、半導体基板に形成される電極部（配線）の埋設状態は、半導体基板１００のトレンチ加工形状に依存する。このため、半導体基板の溝部のトレンチ形状が適正で無い場合、図３３（ｃ）中に示すように、成長させた金属膜１０３ａ内部にボイド（巣）１０４が発生する。そして、図３３（ｄ）に示すように、バリア膜１０２及び金属膜１０３ａをエッチバックしてゲート電極１０３Ａを含むワード線１０３を形成した際にも、ボイド１０４が残留してしまうことから、配線の形状等の埋設状態が良好とならず、ワード線全体の抵抗が増大し、素子特性が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３００８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のような、従来の製造方法を用いて半導体基板１００の溝部１０１内にゲート電極を形成した場合に生じるボイド１０４は、以下に説明するようなメカニズムによって発生する。
図３４中に例示するように、例えば、半導体基板１００に深さ約２００ｎｍの溝部１０１を形成すると、半導体基板１００の表面から深さ８０〜１２０ｎｍ付近において、溝部１０１の内部空間の膨らみからなるボーイング１０１Ａが生じる。上述のような寸法形状の溝部１０１の場合、ボーイング１０１Ａの径は概ね５０ｎｍ程度となる。次いで、半導体基板１００の表面及び溝部１０１の内部にバリアメタル１０２及び金属膜１０３ａを形成すると、溝部１０１が金属膜１０３ａによって完全に充填される前に、溝部１０１の入り口１０１ａが金属膜１０３ａによって塞がる。このため、金属膜１０１ａで埋められた溝部１０１内に巣状のボイド１０４が発生する。
【０００７】
そして、従来の方法では、金属膜１０３ａ及びバリアメタル１０２を、例えば、図３４中に示す二点鎖線の位置（符号Ｔを参照）までエッチバックすることで、溝部１０１の内部に１２０ｎｍの高さで金属膜１０３ａを残存させ、ゲート電極１０３Ａを形成する。しかしながら、金属膜１０３ａの内部にはボイド１０４が存在するので、エッチバック後のゲート電極１０３Ａの形状は、図３３（ｄ）に示すような、上部表面においてボイド１０４が溝状となって残存し、欠陥が存在する状態となる。そして、このような欠陥、即ちボイド１０４のサイズに比例して、ゲート電極１０３Ａ、ひいては、ワード線１０３全体の抵抗値が増大してしまうという問題がある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板の表面に溝部を形成する工程と、前記溝部の内面に第１のバリア膜を形成する工程と、前記第１のバリア膜をエッチバックすることにより、前記溝部の底面に前記第１のバリア膜の一部を残存させながら、該第１のバリア膜の少なくとも一部を除去する工程と、前記溝部の内面と、前記溝部の底面に残存した前記第１のバリア膜の表面に、第２のバリア膜を形成する工程と、前記第２のバリア膜の表面に金属膜を形成する工程と、前記金属膜及び前記第２のバリア膜をエッチバックすることにより、前記溝部内に、前記金属膜及び前記第２のバリア膜のそれぞれ一部を残存させながら、該金属膜及び第２のバリア膜の少なくとも一部を一括除去する工程と、を具備してなることを特徴とする。
【０００９】
係る構成の半導体装置の製造方法によれば、半導体基板の溝部内に金属膜を形成する際、溝部内に残存する第１のバリア膜が底上げ機能を果たすことにより、溝部内において、ボイドの位置が溝部上側、即ち入口側に寄った状態となる。これにより、金属膜及び第２のバリア膜をエッチバックした際、エッチバック後の金属膜の形状は、上部表面に溝が存在しないか、あるいは、溝の大きさが小さい状態となる。従って、ゲート電極の埋設状態が良好となり、配線抵抗が増大するのが抑制される。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、ゲート電極の埋設状態が良好となり、配線抵抗が増大するのが抑制されるので、素子特性に優れた半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明を適用した一実施形態である半導体装置の製造方法を適用して得られる半導体装置を示す模式平面図である。
【図２】本発明を適用した一実施形態である半導体装置の製造方法を適用して得られる半導体装置のメモリセル領域を示す模式図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式平面図である。
【図２９】本発明を適用した他の例である半導体装置の製造方法を適用して得られる半導体装置のメモリセル領域を示す模式図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３０】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３１】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式断面図である。
【図３３】従来の半導体装置の製造方法を説明するための模式工程図である。
【図３４】従来の半導体装置の製造方法を説明するための模式断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明を適用した一実施形態である半導体装置の製造方法について、図面を適宜参照しながら説明する。本実施形態においては、半導体装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等の寸法関係とは異なっていることがある。また、以下の説明において例示する材料や寸法等は一例であり、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
［半導体装置の構成］
まず、本発明を適用した一実施形態である半導体装置の製造方法を適用して得られるＤＲＡＭ（半導体装置）の構成について説明する。本実施形態の製造方法によって得られる半導体装置の一例であるＤＲＡＭ６０は、図１に示すように、メモリセル領域と、図示略の周辺回路領域とから構成されている。
【００１４】
図１に示すように、ＤＲＡＭ（半導体装置）６０のメモリセル領域には、素子分離膜８からなる素子分離領域に囲まれて区画された活性領域１ａが、所定方向に所定間隔で複数形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極２３Ａ及び素子分離用の埋め込み配線２３Ｂが、所定方向（図１中に示すＹ方向）に所定の間隔で埋め込み形成されている。さらに、埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂと直交する方向（図１中に示すＸ方向）に、複数のビット線３０が所定の間隔で配置されている。そして、埋め込みゲート電極２３Ａと活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００１５】
埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂは、同一の構造を有しているが、機能が異なっている。ここで、埋め込みゲート電極２３Ａがメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線２３Ｂは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接するトランジスタ間は、素子分離用の埋め込み配線２３Ｂを所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。
【００１６】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図示略）が設けられている。また、それらキャパシタが接続される容量コンタクトパッド４２は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔で配置されている。
なお、本実施形態で説明するＤＲＡＭ６０は、図１に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
【００１７】
次に、ＤＲＡＭ６０を構成するメモリセルについて説明する。
図２（ａ）、（ｂ）に示すように、ＤＲＡＭ６０を構成するメモリセルは、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体である。
【００１８】
埋め込みゲート型トランジスタは、図２（ａ）、（ｂ）に示すように、表層がシリコンからなる半導体基板１と、半導体基板１に形成された埋め込み絶縁膜からなる素子分離膜８と、素子分離膜８によって区画形成された活性領域１ａと、ゲート電極溝（溝部）１３の内部にゲート絶縁膜１５を介して埋め込み形成され、窒化チタン膜１６（１６ａ、１６ｂ）及びタングステン膜（金属膜）１７からなる埋め込みゲート電極（ゲート電極）２３Ａと、ゲート電極溝１３の内部で埋め込みゲート電極２３Ａの上面を保護するキャップ絶縁膜２２と、半導体基板１の表面を覆う第１層間絶縁膜（層間絶縁膜）２４を介して上方に形成されるビット線３０と、から概略構成されている。
また、埋め込みゲート型トランジスタは、埋め込みゲート電極２３Ａの幅方向両側の活性領域１ａにイオンを注入することによって形成された拡散領域２５、３７を備えており、上記拡散領域２５と上記ビット線３０とが接続されている。
【００１９】
また、図２（ｂ）に示すように、埋め込みゲート電極２３Ａを構成する窒化チタン膜１６は、ゲート電極溝１３の底面の一部に形成された第１のバリア膜１６ａと、該第１のバリア膜１６ａの表面とゲート電極溝１３の内面を覆って形成された第２のバリア膜１６ｂとから構成されている。また、第１のバリア膜１６ａは、ゲート電極溝１３の底面の周縁部に残存し、図示例においては、壁面にかかるように残存しており、この上に第２のバリア膜１６ｂが形成され、窒化チタン膜１６とされている。
【００２０】
また、本実施形態の埋め込みゲート型トランジスタは、図２（ａ）に示すように、埋め込み配線２３Ｂの底面の一部が、当該埋め込み配線２３Ｂの長手方向に配置された隣接する素子分離膜８の間に埋め込む構成となっている。これにより、素子分離膜８と、埋め込み配線２３Ｂの埋め込まれた底面の一部の側面部分との間には、薄膜状のシリコン部１４がサイドウォール形状に設けられている。
【００２１】
ここで、埋め込みゲート電極２３Ａと埋め込み配線２３Ｂとは同じ構造を有していることから、埋め込みゲート電極２３Ａの底面の一部においても同様の薄膜状のシリコン部１４が設けられている。この薄膜状のシリコン部１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。このように、本実施形態の埋め込みゲート型トランジスタは、薄膜状のシリコン部１４のようなチャネル領域を有するリセスチャネル型トランジスタを構成する。
【００２２】
埋め込みゲート型トランジスタの上方には、絶縁膜３３等を介してキャパシタが設けられている。具体的には、絶縁膜３３上には、埋め込みゲート型トランジスタの拡散領域３７と容量コンタクトプラグ４１を介して接続される容量コンタクトパッド４２が設けられている。そして、この容量コンタクトパッド４２上に、ストッパー膜４３及び第３層間絶縁膜４４を貫通するように設けられた下部電極４６、容量絶縁膜４７及び上部電極４８から構成されるキャパシタが形成されている。
【００２３】
なお、本実施形態のキャパシタ素子は、下部電極４６の内壁のみを電極として利用するシリンダー型を一例として記載しているが、これに限定されるものではない。例えば、下部電極の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
【００２４】
配線層は、上記キャパシタ上に第４層間絶縁膜４９を介して設けられており、上部金属配線５０及び保護膜５１から構成されている。本実施形態では、配線層が１層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層及び層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００２５】
［半導体装置の製造方法］
続いて、上記構成を有するＤＲＡＭ（半導体装置）６０の製造方法について、図３〜図２８を参照しながら説明する。ここで、図３〜図２８は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、各図における（ａ）は図１（ａ）に示すＡ−Ａ’線に沿った断面を、（ｂ）は図１（ａ）に示すＢ−Ｂ’線に沿った断面をそれぞれ示している。
【００２６】
本実施形態のＤＲＡＭ（半導体装置）６０の製造方法は、シリコン基板（半導体基板）１の表面にゲート電極溝（溝部）１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックすることにより、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら、この第１のバリア膜１６ａの少なくとも一部を除去する工程と、ゲート電極溝１３の内面と、ゲート電極溝１３の底面に残存した第１のバリア膜１６ａの表面に、第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜（金属膜）１７を形成する工程と、タングステン膜１７及び第２のバリア膜１６ｂをエッチバックすることにより、ゲート電極溝１３内に、タングステン膜１７及び第２のバリア膜１６ｂのそれぞれ一部を残存させながら、これらタングステン膜１７及び第２のバリア膜１６ｂの少なくとも一部を一括除去する工程と、を具備して概略構成されている。
以下に、各工程について、詳細に説明する。
【００２７】
先ず、シリコン基板（半導体基板）１の表面に、活性領域１ａを分離するための素子分離領域を形成する。素子分離領域の形成は、先ず、図３（ａ）及び図３（ｂ）に示すように、例えばＰ型のシリコン基板（半導体基板）１上に、シリコン酸化膜（ＳｉＯ２）２とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）３とを順次堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン窒化膜３、シリコン窒化膜２、およびシリコン基板１のパターニングを順次行ない、シリコン基板１に活性領域１ａを区画するための素子分離溝（トレンチ）４を形成する。また、シリコン基板１の活性領域１ａとなるシリコン表面は、マスク用のシリコン窒化膜３で覆われている。
【００２８】
次に、図４（ａ）及び図４（ｂ）に示すように、素子分離溝４内に露出するシリコン基板１の表面にシリコン酸化膜５を形成する。具体的には、素子分離溝４内のシリコン基板１の表面とともにシリコン基板１の活性領域１ａを被覆するシリコン窒化膜２及びシリコン窒化膜３の表面に、熱酸化によってシリコン酸化膜５を形成する。次に、窒化シリコンを素子分離溝４の内部を充填するように堆積した後、エッチバックを行なって、素子分離溝４の内部の底面にシリコン窒化膜６を残存させる。
【００２９】
次に、図５（ａ）及び図５（ｂ）に示すように、例えばＣＶＤ法によって、酸化シリコンを素子分離溝４の内部を充填するように堆積した後、マスク用のシリコン窒化膜３が露出するまでＣＭＰを行なって基板の表面を平坦化し、シリコン酸化膜７を形成する。このように、素子分離溝４の内部を下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造で埋め込むことにより、上記素子分離溝４の幅が非常に狭い場合であっても当該素子分離溝４内に絶縁膜を確実に充填することができる。
【００３０】
次に、図６（ａ）及び図６（ｂ）に示すように、例えばウェットエッチングによって、マスク用のシリコン窒化膜３およびシリコン酸化膜２を除去する。これにより、素子分離溝４の表面（すなわち、シリコン酸化膜７の表面）とシリコン基板１の表面とを概略同等の高さとなる。このようにして、素子分離領域を構成するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離膜８を形成する。また、この素子分離領域により、シリコン基板１に活性領域１ａが区画形成される。
【００３１】
次に、シリコン基板１の表面に不純物拡散層を形成する。不純物拡散層の形成は、先ず、図６（ａ）及び図６（ｂ）に示すように、露出したシリコン基板１の表面に、熱酸化によってシリコン酸化膜９を形成する。次に、このシリコン酸化膜９をマスクとしてシリコン基板１の活性領域１ａに低濃度のＮ型不純物（リン等）をイオン注入する。このようにして、シリコン基板１の表面近傍にＮ型不純物拡散層１０を形成する。このＮ型不純物拡散層１０は、トランジスタのソース・ドレイン領域の一部として機能する。
【００３２】
次に、埋め込みゲート電極（ワード線）２３Ａを形成する。埋め込みゲート電極２３Ａの形成にあたっては、まず、図７（ａ）及び図７（ｂ）に示すように、シリコン酸化膜９上にマスク用のシリコン窒化膜１１及びカーボン膜（アモルファス・カーボン膜）１２を順次堆積した後、カーボン膜１２、シリコン窒化膜１１及びシリコン酸化膜９を順次パターニングしてゲート電極溝（トレンチ）１３を形成するためのハードマスクを形成する。
【００３３】
次に、図８（ａ）及び図８（ｂ）に示すように、ドライエッチング法によって上記ハードマスクから露出するシリコン基板１をエッチングすることにより、ゲート電極溝（溝部：トレンチ）１３を形成する。このゲート電極溝１３は、活性領域１ａと交差する所定の方向（例えば、図１中のＹ方向）に延在するライン状のパターンとして形成される。また、図８（ａ）に示すように、ゲート電極溝１３を形成する際に、素子分離膜８の表面の高さが、シリコン基板１の表面の高さよりも高くなるように、素子分離膜８の部分よりもシリコン層の部分を深くエッチングする。これにより、素子分離膜８と接するゲート電極溝１３の側面部分には、サイドウォール状に薄膜状のシリコン部１４が残存する。この薄膜状のシリコン部１４がトランジスタのチャネル領域として機能する。
また、図３２に示す例のように、トレンチ加工によってシリコン基板１に形成されるゲート電極溝１３は、通常、基板表面からの深さが一定以上となる位置において、溝内部空間の膨らみからなるボーイングが生じる。
【００３４】
次に、図９（ａ）及び図９（ｂ）に示すように、ゲート電極溝１３の内面及び基板の表面を覆うようにゲート絶縁膜１５を形成する。この際、ゲート絶縁膜１５としては、例えば、ゲート電極溝１３の内面表層、及び、シリコン基板１の表面を熱酸化することによって形成することができる。
【００３５】
次いで、ゲート絶縁膜１５上にゲート電極材料を順次堆積することにより、これらの材料をゲート電極溝１３内に埋め込み、埋め込みゲート電極２３Ａを形成する。
具体的には、図９（ａ）及び図９（ｂ）（図３２も参照）に示すように、まず、ゲート電極溝１３の内面に、例えば、窒化チタン（ＴｉＮ）等の窒化膜を成長させることにより、第１のバリア膜１６ａを形成する。次いで、第１のバリア膜１６ａの一部を、ドライエッチング等の方法でエッチバックして除去するとともに、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させることにより、バリア膜１６ａを、図示例のようなゲート電極溝１３の底面と側面との境界近傍に残存した状態に形成する。より具体的には、第１のバリア膜１６ａの一部を、ゲート電極溝１３の底面の周縁部に残存させ、さらに、ゲート電極溝１３の壁面にかかるように残存した状態とする。
【００３６】
次いで、図１０（ａ）及び図１０（ｂ）に示すように、ゲート電極溝１３の内面と、ゲート電極溝１３の底面に残存した第１のバリア膜１６ａの表面に、第１のバリア膜１６ａと同じ材料からなる窒化膜を成膜することで、第２のバリア膜１６ｂを形成し、これら各バリア膜からなる窒化チタン膜１６を形成する。この際、第２のバリア膜１６ｂは、第１のバリア膜１６ａによって、ゲート電極溝１３の底面の周縁部に対応する位置が底上げされた状態となる。
【００３７】
次いで、図１１（ａ）及び図１１（ｂ）に示すように、窒化チタン膜１６の上、即ち、第２のバリア膜１６ｂの表面に、金属材料、例えばタングステン（Ｗ）材料を積層することにより、ゲート電極溝１３を埋め込むように、タングステン膜（金属膜）１７を形成する。この際、タングステン膜１７は、図３２に示すように、第１のバリア膜１６ａ及び第２のバリア膜１６ｂにより、ゲート電極溝１３の底面の周縁部に対応する位置が底上げされた状態となる。
また、埋め込みゲート電極の埋設状態は半導体基板のトレンチ加工形状に依存することから、半導体基板１に図示例のようなボーイングが生じている場合には、タングステン膜１７の内部にボイドＶが発生することがある。
【００３８】
そして、図１２（ａ）及び図１２（ｂ）に示すように、タングステン膜１７及び窒化チタン膜１６（第２のバリア膜１６ｂ）の一部を、上記同様のドライエッチング等を用いてエッチバックして一括除去するとともに、これらタングステン膜１７及び第２のバリア膜１６ｂのそれぞれ一部を、ゲート電極溝１３の底面にのみ残存させる。これにより、ゲート電極溝１３内に、窒化チタン膜１６及びタングステン膜１７からなる埋め込みゲート電極（ワード線）２３Ａ並びに埋め込み配線２３Ｂが形成される。
なお、上記工程におけるエッチバック量としては、ゲート電極を埋め込み形成するために、ゲート電極溝１３内の埋め込みゲート電極２３Ａを構成するタングステン膜１７の上面がシリコン基板１のシリコン層よりも低い（深い）位置となるように調整する。
【００３９】
本発明においては、上記方法によって埋め込みゲート電極２３Ａを形成することにより、電極内部に欠陥が生じるのを抑制することが可能となる。図３２の模式図に示すように、本発明の製造方法で形成した埋め込みゲート電極２３Ａは、図３４に示すような従来の方法で形成したものに比べ、タングステン膜１７内部にボイドＶが発生した場合でも、第１のバリア膜１６ａによる底上げ作用により、その発生場所はゲート電極溝１３の入口に近い位置となり、且つ、小さなものとなる。このため、図３２中に示す二点差線（符号Ｓを参照）の位置までタングステン膜１７をエッチバックした場合には、エッチバック後の埋め込みゲート電極２３Ａの形状は、上部表面において、ボイドに由来する欠陥が存在しないか、あるいは、欠陥が存在してもその大きさは非常に小さく、埋設状態に優れたものとなる。これにより、埋め込みゲート電極２３Ａに欠陥が生じるのが抑制され、埋め込みゲート電極２３Ａ（ワード線）の抵抗値が増大するのを防止することが可能となる。
【００４０】
上述のような、タングステン膜１７の内部に生じるボイドＶの位置が底上げされるとともに、サイズが小さくなる作用が得られるメカニズムについて、以下に詳述する。
図３２に示すように、ゲート電極溝１３の底部の周縁部に残留させた第１のバリア膜１６ａにより、この位置に対応するタングステン膜１７は、底上げされた状態で形成される。この際、従来の方法で形成した場合と同様、ゲート電極溝１３がタングステン膜１７によって完全に充填される前に、ゲート電極溝１３の入り口がタングステン材料で塞がれるため、タングステン膜１７内に巣状のボイドＶが生じることがある。しかしながら、本発明においては、上述のような底上げ作用により、ゲート電極溝１３（タングステン膜１７）の内部におけるボイドＶの位置が、従来よりも上側、即ちゲート電極溝１３の入口側に寄った状態となる。これにより、エッチバック後の埋め込みゲート電極２３Ａには、ボイドＶに由来する欠陥が残存せず、形状等の埋設状態に優れたものとなる。
【００４１】
次に、本実施形態の製造方法においては、図１３（ａ）及び図１３（ｂ）に示すように、残存するタングステン膜１７上及びゲート電極溝１３の内壁を覆うように、例えば、シリコン窒化膜等でライナー膜１８を形成する。次に、上記ライナー膜１８上に、埋め込み絶縁膜１９を形成する。ここで、埋め込み絶縁膜１９としては、例えば、ＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜や、それらの積層膜を使用することができる。また、埋め込み絶縁膜１９としてＳＯＤ膜を用いた場合には、ライナー膜１８上にＳＯＤ膜を塗布した後に高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行うことにより、固体の膜に改質する。
【００４２】
次に、図１４（ａ）及び図１４（ｂ）に示すように、ＣＭＰ処理を行って、マスク用のシリコン窒化膜１１上に形成されたライナー膜１８が露出するまで基板の表面を平坦化した後に、シリコン基板１のシリコン表面が露出するように、マスク用のシリコン窒化膜１１と、埋め込み絶縁膜１９及びライナー膜１８の一部とをエッチングによって除去する（エッチバック）。このようにして、埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂの上部に、ライナー膜１８及び埋め込み絶縁膜１９からなるキャップ絶縁膜２２を形成する。ここで、シリコン窒化膜１１と、埋め込み絶縁膜１９及びライナー膜１８の一部とをエッチバックしてキャップ絶縁膜２２を形成する際には、埋め込み絶縁膜１９の表面の高さ（図１４（ａ）参照）と、シリコン基板１のシリコン表面の高さ（図１４（ｂ）参照）とが概略同じ高さとなるようにエッチングを行なうことが好ましい。
【００４３】
次に、ビット線３０を形成する。ビット線３０の形成は、先ず、図１５（ａ）及び図１５（ｂ）に示すように、シリコン基板１の表面及びキャップ絶縁膜２２の表面を覆うように第１層間絶縁膜２４を形成する。この際、第１層間絶縁膜２４の材料としては、例えば、従来公知のＬＰ−ＴＥＯＳ等のＣＶＤ酸化膜を用いることができる。
【００４４】
次に、図１６（ａ）及び図１６（ｂ）に示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて第１層間絶縁膜２４の一部を除去し、ビットコンタクト開口部２４ａを形成する。
ここで、ビットコンタクト開口部２４ａは、例えば図１に示すように、ワード線２３Ａと同一の方向（図１中に示すＹ方向）に延在するライン状の開口パターン２４ｂとして形成する。また、ビットコンタクトの開口パターン２４ｂと活性領域１ａとが交差する部分では、図１６（ｂ）に示すように、ビットコンタクト開口部２４ａからシリコン基板１のシリコン表面が露出する。
【００４５】
次に、図１６（ａ）及び図１６（ｂ）に示すように、第１層間絶縁膜２４をマスクとし、ビットコンタクト開口部２４ａから露出するシリコン基板１の表面に例えばヒ素等のＮ型の不純物をイオン注入する。これにより、シリコン基板１の表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の一方（本実施形態ではドレイン領域）として機能する拡散領域２５となる。また、本実施形態の拡散領域２５では、上述したＮ型の不純物拡散層１０を形成する際のイオン注入量（Ｎ）よりも、イオン注入量（Ｎ＋）を若干多くして濃度勾配を設け、ＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とすることが好ましい。
【００４６】
次に、図１７（ａ）及び図１７（ｂ）に示すように、リン等のＮ型の不純物を含有するポリシリコンを第１層間絶縁膜２４の上に堆積させ、ポリシリコン膜２６を形成する。この際、ビットコンタクト開口部２４ａ内に、ポリシリコンを確実に埋め込むように形成する。次に、このポリシリコン膜２６の上に、タングステンシリサイド（ＷＳｉ）、タングステン及びシリコン窒化膜を順次堆積して、タングステンシリサイド膜２７、タングステン膜２８及びシリコン窒化膜２９をそれぞれ形成する。
【００４７】
次に、図１８（ａ）及び図１８（ｂ）に示すように、ポリシリコン膜２６、タングステンシリサイド膜２７、タングステン膜２８、シリコン窒化膜２９からなる積層膜をライン形状にパターニングして、ビット線３０を形成する（図１も参照）。
【００４８】
このビット線３０は、ビットコンタクト開口部２４ａ内において、ソース・ドレイン領域の一方となる拡散領域２５と接続される。すなわち、ビット線３０を構成するポリシリコン膜２６と、ビットコンタクト開口部２４ａから露出しているシリコン基板１の表面部分に形成された拡散領域２５とが接続される。このように、本実施形態のビット線３０は、ソース・ドレイン領域の一方となる拡散領域２５と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、このようにコンタクトプラグの機能を兼ねるビット線３０を、上記工程により、一回のリソグラフィー工程で形成（一括形成）することが可能である。
【００４９】
また、ビット線３０は、ワード線２３Ａ及び埋め込み配線２３Ｂと交差する方向（図１中に示すＸ方向）に延在するパターンとして形成される。なお、図１に示すようにビット線３０は、ワード線２３Ａと直交する直線形状の例を示しているが、これに限定されるものではない。例えば、ビット線３０は、一部を湾曲させた形状として配置してもよい。
【００５０】
次に、図１９（ａ）及び図１９（ｂ）に示すように、第１層間絶縁膜２４上に、ビット線３０の表面を覆うようにシリコン窒化膜３１を形成した後、このシリコン窒化膜３１の表面を覆うようにライナー膜３２を積層して形成する。ライナー膜３２としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）等を用いることができる。
【００５１】
本実施形態のＤＲＡＭ６０は、上述したように、図１に示すメモリセル領域の周辺領域に図示略の周辺回路部を備えている。この周辺回路部において、例えばプレーナ型ＭＯＳトランジスタが形成されている場合には、上記積層膜からなるビット線３０を形成する際に、上記プレーナ型ＭＯＳトランジスタのゲート電極を同時に形成することができる。また、ビット線３０の側面を覆うシリコン窒化膜３１及びライナー膜３２からなる積層膜は、周辺回路部に形成される上記プレーナ型ＭＯＳトランジスタにおいてゲート電極のサイドウォールの一部として用いることができる。
【００５２】
次に、容量コンタクトプラグ４１を形成する。容量コンタクトプラグ４１の形成は、先ず、図２０（ａ）及び図２０（ｂ）に示すように、ライナー膜３２の上にＳＯＤを塗布してビット線３０間の空間を充填した後、蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質することにより、ＳＯＤ膜（絶縁膜）３３を形成する。次に、ライナー膜３２の上面が露出するまでＣＭＰを行って基板の表面を平坦化した後に、ＳＯＤ膜３３及びライナー膜３２の上面を覆うように第２層間絶縁膜３４を形成する。第２層間絶縁膜３４としては、例えば、ＣＶＤ法で形成したシリコン酸化膜を用いることができる。
【００５３】
次に、図２１（ａ）及び図２１（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口部３５を形成する。この容量コンタクト開口部３５は、ビット線３０の側面に形成されたシリコン窒化膜３１及びライナー膜３２をサイドウォールとして用いたＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｍｅｎｔ Ｃｏｎｔａｃｔ）法によって形成する。
【００５４】
具体的には、まず、第２層間絶縁膜３４に、例えばワード線２３Ａと同一の方向（図２８中に示すＹ方向）に延在するライン状の開口パターン３４ａを形成する。この開口パターン３４ａの形成する際に、第２層間絶縁膜３４と同時にＳＯＤ膜３３をドライエッチングすると、ＳＯＤ膜３３にはビット線３０の側面に形成されたシリコン窒化膜３１及びライナー膜３２に幅方向が規制された開口が自己整合的に形成される。次に、この開口から露出するライナー膜３２、シリコン窒化膜３１及び第１層間絶縁膜２４を順次エッチングによって除去することにより、容量コンタクト開口部３５を形成する。
【００５５】
また、図２８に示すように、容量コンタクト開口部３５と活性領域１ａとが重なる部分では、図２１（ｂ）に示すように、容量コンタクト開口部３５からシリコン基板１のシリコン表面が露出する。
【００５６】
次に、図２１（ａ）及び図２１（ｂ）に示すように、容量コンタクト開口部３５の内壁部に、例えば、シリコン窒化膜からなるサイドウォール（ＳＷ）３６を形成する。次に、第２層間絶縁膜３４をマスクとして、容量コンタクト開口部３５から露出するシリコン基板１の表面に、例えばリン等のＮ型の不純物をイオン注入する。これにより、シリコン基板１のシリコン表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の他方（本実施形態ではソース領域）として機能する拡散領域３７となる。
【００５７】
次に、図２２（ａ）及び図２２（ｂ）に示すように、第２層間絶縁膜３４上に、容量コンタクト開口部３５内を埋め込むようにしてリンを含有したポリシリコンを堆積した後にエッチバックを行ない、容量コンタクト開口部３５の底面にポリシリコン層３８を形成する。次に、ポリシリコン層３８の表面にコバルトシリサイド（ＣｏＳｉ）層３９を形成した後、容量コンタクト開口部３５の内部を充填するようにタングステンを堆積してタングステン膜を成膜する。次に、ＣＭＰによってＳＯＤ膜３３の表面が露出するまで表面の平坦化を行ない、容量コンタクト開口部３５の内部にタングステンを残存させて、タングステン層４０を形成する。このようにして、ポリシリコン層３８、コバルトシリサイド層３９及びタングステン層４０からなる容量コンタクトプラグ４１を形成する。
【００５８】
次に、キャパシタを形成する。キャパシタの形成にあたっては、まず、容量コンタクトプラグ４１を形成した後の基板の表面に、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２３（ａ）及び図２３（ｂ）に示すような容量コンタクトパッド４２を形成する。ここで、図１に示すように、メモリセル領域において、容量コンタクトパッド４２を均等な間隔で形成する必要がある。このため、図２３（ｂ）に示すように、容量コンタクトパッド４２は、容量コンタクトプラグ４１の直上からずらした位置に形成されるが、容量コンタクトパッド４２の底面と容量コンタクトプラグ４１の上面とが重なる部分で容量コンタクトパッド４２が接続される。
【００５９】
次に、図２４（ａ）及び図２４（ｂ）に示すように、基板上に、容量コンタクトパッド４２を覆うように、例えば、シリコン窒化膜等を用いてストッパー膜４３を形成する。次に、このストッパー膜４３の上に、例えばシリコン酸化膜等を用いて第３層間絶縁膜４４を形成する。
【００６０】
次に、図２５（ａ）及び図２５（ｂ）に示すように、第３層間絶縁膜４４と容量コンタクトパッド４２上のストッパー膜４３とを貫通するコンタクトホール４５を形成して、容量コンタクトパッド４２の上面の一部を露出させる。次に、コンタクトホール４５の内壁面と、露出する容量コンタクトパッド４２の上面とを覆うようにして、例えば、窒化チタン等を用いてキャパシタ素子の下部電極４６を形成する。これにより、下部電極４６の底面は、容量コンタクトパッド４２の上面と接続される。
【００６１】
次に、図２６（ａ）及び図２６（ｂ）に示すように、第３層間絶縁膜４４の上に、下部電極４６の表面を覆うようにして容量絶縁膜４７を形成する。容量絶縁膜４７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。次に、容量絶縁膜４７の表面を覆うように、例えば、窒化チタン等を用いてキャパシタ素子の上部電極４８を形成する。このようにして、キャパシタを形成する。
【００６２】
次に、キャパシタ素子を介してシリコン基板１の上に配線層を形成する。配線層の形成にあたっては、まず、図２７（ａ）及び図２７（ｂ）に示すように、上部電極４８の上に、この上部電極４８を覆うようにして、例えば、シリコン酸化膜等からなる第４層間絶縁膜４９を形成する。次に、第４層間絶縁膜４９の上に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等で上部金属配線５０を形成する。その後、上部金属配線５０を覆うように保護膜５１を形成することにより、ＤＲＡＭのメモリセルが完成する。
上記各工程により、本実施形態のＤＲＡＭ６０を製造することができる。
【００６３】
以上説明したように、本実施形態のＤＲＡＭ（半導体装置）６０の製造方法によれば、シリコン基板１に形成されたゲート電極溝１３内に埋め込みゲート電極（ワード線）２３Ａを形成する際、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成した後、この第１のバリア膜１６ａをエッチバックして、第１のバリア膜１６ａの一部をゲート電極溝１３の底面に残存させながら除去し、ゲート電極溝１３の内面と、ゲート電極溝１３の底面に残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成した後、第２のバリア膜１６ｂの表面にタングステン膜１７を形成し、次いで、タングステン膜１７及び第２のバリア膜１６ｂ（窒化チタン膜１６）をエッチバックし、ゲート電極溝１３内に、タングステン膜１７及び窒化チタン膜１６のそれぞれ一部を残存させながら一括除去する方法を採用している。このような方法によって埋め込みゲート電極２３Ａを形成することにより、ゲート電極溝１３内に残存する第１のバリア膜１６ａが底上げ機能を果たすことで、ゲート電極溝１３内において、ボイドの位置が入口側に寄った状態となる。これにより、エッチバック後の埋め込みゲート電極２３Ａの形状は、上部表面において、ボイドに由来する欠陥が存在しないか、あるいは、欠陥が存在してもその大きさは非常に小さな状態となり、埋め込みゲート電極２３Ａの埋設状態が良好となる。従って、配線抵抗が増大するのが抑制され、素子特性に優れたＤＲＡＭ６０を製造することが可能となる。
【００６４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態のＤＲＡＭでは、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとしてリセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、種々の埋め込み型トランジスタを適用することができる。
【００６５】
具体的には、図２９（ａ）及び図２９（ｂ）に示すようなメモリセルの構成を例示することができる。この例のメモリセルは、上記実施形態と同様に、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体であり、埋め込みゲート型トランジスタの構成以外については上記実施形態と同一である。従って、以下の説明においては、上記実施形態の半導体装置と同一の構成部分については同じ符号を付するとともに、その詳細な説明を省略する。
【００６６】
図２９（ａ）及び図２９（ｂ）に示すように、本例の埋め込みゲート型トランジスタは、埋め込み配線２２３Ｂの底面の一部が、当該埋め込み配線２２３Ｂの長手方向に配置された各素子分離膜２０８の上面に埋め込まれた構成となっている。すなわち、素子分離膜２０８の上面の高さが、隣接する当該素子分離膜２０８間の、シリコン基板１の表面の高さよりも低くなるように構成されている。これにより、シリコン基板１の上面には、埋め込み配線２２３Ｂの底面の、素子分離膜２０８への埋め込み部分とゲート絶縁膜１５を介して隣接するサドル形状のシリコン部２１４が設けられる。
【００６７】
ここで、埋め込みゲート電極２２３Ａと埋め込み配線２２３Ｂとは同じ構造を有していることから、埋め込みゲート電極２２３Ａにおいても同様のサドル形状のシリコン部２１４が設けられている。このサドル形状のシリコン部２１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。このように、本例の埋め込みゲート型トランジスタは、サドル形状のシリコン部２１４のようなチャネル領域を有するサドルフィン型トランジスタを構成する。
【００６８】
続いて、上記構成を有するサドルフィン型トランジスタの製造方法について説明する。
素子分離領域の形成工程（図３〜図６を参照）及び埋め込みゲート電極の形成工程におけるハードマスクの形成（図７を参照）は、上記実施形態と同一である。
【００６９】
次に、図３０（ａ）及び図３０（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出するシリコン基板１をエッチングすることにより、ゲート電極溝（トレンチ）２１３を形成する。また、図３０（ａ）に示すように、ゲート電極溝２１３を形成する際に、シリコン基板１のシリコン層の部分よりも素子分離膜２０８の部分を深くエッチングする。これにより、素子分離膜２０８の上面よりも高いシリコン層の部分であってゲート電極溝２１３と接する部分には、サドル状のシリコン部２１４が残存する。このサドル状のシリコン部２１４がトランジスタのチャネル領域として機能する。
【００７０】
次に、図９（ａ）及び図９（ｂ）に示す例のように、ゲート電極溝２１３の内壁面及び基板の表面全体にゲート絶縁膜１５を形成した後、このゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝２１３内に埋め込み形成する。
【００７１】
次に、図３１（ａ）及び図３１（ｂ）に示すように、ゲート電極溝２１３内に埋め込み形成した窒化チタン膜１６及びタングステン膜１７をエッチバックして、ゲート電極溝２１３の底面にのみ窒化チタン膜１６及びタングステン膜１７を残存させる。このようにして、シリコン基板１に設けられたゲート電極溝２１３内に埋め込まれる埋め込みゲート電極（ワード線）２２３Ａ及び埋め込み配線２２３Ｂを形成する。
なお、以降の工程については、上記実施形態と同様である。
【００７２】
本例で説明したように、埋め込みゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
【符号の説明】
【００７３】
１…シリコン基板（半導体基板）、
１ａ…活性領域、
２、５、７、９…シリコン酸化膜、
３、６、１１、２９、３１…シリコン窒化膜、
４…素子分離溝、
８…素子分離膜、
１０…Ｎ型不純物拡散層、
１２…カーボン膜、
１３、２１３…ゲート電極溝（溝部）、
１４…シリコン部、
１５…ゲート絶縁膜、
１６…窒化チタン膜、
１６ａ…第１のバリア膜、
１６ｂ…第２のバリア膜、
１７…タングステン膜（金属膜）、
１８…ライナー膜（キャップ絶縁膜）、
１９…埋め込み絶縁膜（キャップ絶縁膜）、
２２…キャップ絶縁膜、
２３Ａ、２２３Ａ…埋め込みゲート電極（ゲート電極：ワード線）、
２３Ｂ、２２３Ｂ…埋め込み配線、
２４…第１層間絶縁膜（層間絶縁膜）
２４ａ…ビットコンタクト開口部
２４ｂ…開口パターン
２５、３７…拡散領域、
２６…ポリシリコン膜、
２７…タングステンシリサイド膜、
２８…タングステン膜（ビット線）、
３０…ビット線、
３３…絶縁膜、
３４…第２層間絶縁膜、
３４ａ…開口パターン、
３５…容量コンタクト開口部、
３６…サイドウォール（ＳＷ）、
３８…ポリシリコン層、
３９…コバルトシリサイド層（容量コンタクトプラグ）、
４０…タングステン層（容量コンタクトプラグ）、
４１…容量コンタクトプラグ、
４２…容量コンタクトパッド、
４３…ストッパー膜、
４４…第３層間絶縁膜、
４５…コンタクトホール、
４６…下部電極、
４７…容量絶縁膜、
４８…上部電極、
４９…第４層間絶縁膜、
５０…上部金属配線、
５１…保護膜、
６０…ＤＲＡＭ（半導体装置）
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。また、半導体装置の高集積化に対応する微細化の進展に伴い、配線抵抗の低減等が求められるようになっている。
【０００３】
一般に、半導体装置を製造する際は、半導体基板の表面にトレンチ加工を施すことによって溝部を形成した後、この溝部内に、金属膜からなり、セルトランジスタを構成するとともにゲート電極を含むワード線を形成する方法が採用されている（例えば、特許文献１を参照）。特許文献１には、半導体基板に形成された溝部の内部に、ゲート電極材料が形成された技術が開示されている。しかしながら、特許文献１に記載のような、従来の方法を用いて半導体基板に溝部を形成し、この溝部内にゲート電極を形成した場合、以下に説明するような問題がある。
【０００４】
従来、半導体基板に埋め込みゲート電極を形成する際は、まず、図３３（ａ）に示すように、半導体基板１００の表面に、ドライエッチング法等によるトレンチ加工で溝部１０１を形成し、次いで、図３３（ｂ）に示すように、溝部１０１の内部表層のセルゲート酸化処理を行う。次いで、図３３（ｃ）に示すように、溝部１０１の内部に窒化チタン（ＴｉＮ）等からなるバリアメタル１０２を成膜し、さらに、バリアメタル１０２上にタングステン（Ｗ）の金属膜１０３ａを形成する。この際、半導体基板に形成される電極部（配線）の埋設状態は、半導体基板１００のトレンチ加工形状に依存する。このため、半導体基板の溝部のトレンチ形状が適正で無い場合、図３３（ｃ）中に示すように、成長させた金属膜１０３ａ内部にボイド（巣）１０４が発生する。そして、図３３（ｄ）に示すように、バリア膜１０２及び金属膜１０３ａをエッチバックしてゲート電極１０３Ａを含むワード線１０３を形成した際にも、ボイド１０４が残留してしまうことから、配線の形状等の埋設状態が良好とならず、ワード線全体の抵抗が増大し、素子特性が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−３００８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のような、従来の製造方法を用いて半導体基板１００の溝部１０１内にゲート電極を形成した場合に生じるボイド１０４は、以下に説明するようなメカニズムによって発生する。
図３４中に例示するように、例えば、半導体基板１００に深さ約２００ｎｍの溝部１０１を形成すると、半導体基板１００の表面から深さ８０〜１２０ｎｍ付近において、溝部１０１の内部空間の膨らみからなるボーイング１０１Ａが生じる。上述のような寸法形状の溝部１０１の場合、ボーイング１０１Ａの径は概ね５０ｎｍ程度となる。次いで、半導体基板１００の表面及び溝部１０１の内部にバリアメタル１０２及び金属膜１０３ａを形成すると、溝部１０１が金属膜１０３ａによって完全に充填される前に、溝部１０１の入り口１０１ａが金属膜１０３ａによって塞がる。このため、金属膜１０１ａで埋められた溝部１０１内に巣状のボイド１０４が発生する。
【０００７】
そして、従来の方法では、金属膜１０３ａ及びバリアメタル１０２を、例えば、図３４中に示す二点鎖線の位置（符号Ｔを参照）までエッチバックすることで、溝部１０１の内部に１２０ｎｍの高さで金属膜１０３ａを残存させ、ゲート電極１０３Ａを形成する。しかしながら、金属膜１０３ａの内部にはボイド１０４が存在するので、エッチバック後のゲート電極１０３Ａの形状は、図３３（ｄ）に示すような、上部表面においてボイド１０４が溝状となって残存し、欠陥が存在する状態となる。そして、このような欠陥、即ちボイド１０４のサイズに比例して、ゲート電極１０３Ａ、ひいては、ワード線１０３全体の抵抗値が増大してしまうという問題がある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板の表面に溝部を形成する工程と、前記溝部の内面に第１のバリア膜を形成する工程と、前記第１のバリア膜をエッチバックすることにより、前記溝部の底面に前記第１のバリア膜の一部を残存させながら、該第１のバリア膜の少なくとも一部を除去する工程と、前記溝部の内面と、前記溝部の底面に残存した前記第１のバリア膜の表面に、第２のバリア膜を形成する工程と、前記第２のバリア膜の表面に金属膜を形成する工程と、前記金属膜及び前記第２のバリア膜をエッチバックすることにより、前記溝部内に、前記金属膜及び前記第２のバリア膜のそれぞれ一部を残存させながら、該金属膜及び第２のバリア膜の少なくとも一部を一括除去する工程と、を具備してなることを特徴とする。
【０００９】
係る構成の半導体装置の製造方法によれば、半導体基板の溝部内に金属膜を形成する際、溝部内に残存する第１のバリア膜が底上げ機能を果たすことにより、溝部内において、ボイドの位置が溝部上側、即ち入口側に寄った状態となる。これにより、金属膜及び第２のバリア膜をエッチバックした際、エッチバック後の金属膜の形状は、上部表面に溝が存在しないか、あるいは、溝の大きさが小さい状態となる。従って、ゲート電極の埋設状態が良好となり、配線抵抗が増大するのが抑制される。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、ゲート電極の埋設状態が良好となり、配線抵抗が増大するのが抑制されるので、素子特性に優れた半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明を適用した一実施形態である半導体装置の製造方法を適用して得られる半導体装置を示す模式平面図である。
【図２】本発明を適用した一実施形態である半導体装置の製造方法を適用して得られる半導体装置のメモリセル領域を示す模式図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式平面図である。
【図２９】本発明を適用した他の例である半導体装置の製造方法を適用して得られる半導体装置のメモリセル領域を示す模式図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３０】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３１】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式断面図である。
【図３３】従来の半導体装置の製造方法を説明するための模式工程図である。
【図３４】従来の半導体装置の製造方法を説明するための模式断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明を適用した一実施形態である半導体装置の製造方法について、図面を適宜参照しながら説明する。本実施形態においては、半導体装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等の寸法関係とは異なっていることがある。また、以下の説明において例示する材料や寸法等は一例であり、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１３】
［半導体装置の構成］
まず、本発明を適用した一実施形態である半導体装置の製造方法を適用して得られるＤＲＡＭ（半導体装置）の構成について説明する。本実施形態の製造方法によって得られる半導体装置の一例であるＤＲＡＭ６０は、図１に示すように、メモリセル領域と、図示略の周辺回路領域とから構成されている。
【００１４】
図１に示すように、ＤＲＡＭ（半導体装置）６０のメモリセル領域には、素子分離膜８からなる素子分離領域に囲まれて区画された活性領域１ａが、所定方向に所定間隔で複数形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極２３Ａ及び素子分離用の埋め込み配線２３Ｂが、所定方向（図１中に示すＹ方向）に所定の間隔で埋め込み形成されている。さらに、埋め込みゲート電極２３Ａ及び埋め込み配線２３Ｂと直交する方向（図１中に示すＸ方向）に、複数のビット線３０が所定の間隔で配置されている。そして、埋め込みゲート電極２３Ａと活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００１５】
埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂは、同一の構造を有しているが、機能が異なっている。ここで、埋め込みゲート電極２３Ａがメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線２３Ｂは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接するトランジスタ間は、素子分離用の埋め込み配線２３Ｂを所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。
【００１６】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図示略）が設けられている。また、それらキャパシタが接続される容量コンタクトパッド４２は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔で配置されている。
なお、本実施形態で説明するＤＲＡＭ６０は、図１に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
【００１７】
次に、ＤＲＡＭ６０を構成するメモリセルについて説明する。
図２（ａ）、（ｂ）に示すように、ＤＲＡＭ６０を構成するメモリセルは、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体である。
【００１８】
埋め込みゲート型トランジスタは、図２（ａ）、（ｂ）に示すように、表層がシリコンからなる半導体基板１と、半導体基板１に形成された埋め込み絶縁膜からなる素子分離膜８と、素子分離膜８によって区画形成された活性領域１ａと、ゲート電極溝（溝部）１３の内部にゲート絶縁膜１５を介して埋め込み形成され、窒化チタン膜１６（１６ａ、１６ｂ）及びタングステン膜（金属膜）１７からなる埋め込みゲート電極（ゲート電極）２３Ａと、ゲート電極溝１３の内部で埋め込みゲート電極２３Ａの上面を保護するキャップ絶縁膜２２と、半導体基板１の表面を覆う第１層間絶縁膜（層間絶縁膜）２４を介して上方に形成されるビット線３０と、から概略構成されている。
また、埋め込みゲート型トランジスタは、埋め込みゲート電極２３Ａの幅方向両側の活性領域１ａにイオンを注入することによって形成された拡散領域２５、３７を備えており、上記拡散領域２５と上記ビット線３０とが接続されている。
【００１９】
また、図２（ｂ）に示すように、埋め込みゲート電極２３Ａを構成する窒化チタン膜１６は、ゲート電極溝１３の底面の一部に形成された第１のバリア膜１６ａと、該第１のバリア膜１６ａの表面とゲート電極溝１３の内面を覆って形成された第２のバリア膜１６ｂとから構成されている。また、第１のバリア膜１６ａは、ゲート電極溝１３の底面の周縁部に残存し、図示例においては、壁面にかかるように残存しており、この上に第２のバリア膜１６ｂが形成され、窒化チタン膜１６とされている。
【００２０】
また、本実施形態の埋め込みゲート型トランジスタは、図２（ａ）に示すように、埋め込み配線２３Ｂの底面の一部が、当該埋め込み配線２３Ｂの長手方向に配置された隣接する素子分離膜８の間に埋め込む構成となっている。これにより、素子分離膜８と、埋め込み配線２３Ｂの埋め込まれた底面の一部の側面部分との間には、薄膜状のシリコン部１４がサイドウォール形状に設けられている。
【００２１】
ここで、埋め込みゲート電極２３Ａと埋め込み配線２３Ｂとは同じ構造を有していることから、埋め込みゲート電極２３Ａの底面の一部においても同様の薄膜状のシリコン部１４が設けられている。この薄膜状のシリコン部１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。このように、本実施形態の埋め込みゲート型トランジスタは、薄膜状のシリコン部１４のようなチャネル領域を有するリセスチャネル型トランジスタを構成する。
【００２２】
埋め込みゲート型トランジスタの上方には、絶縁膜３３等を介してキャパシタが設けられている。具体的には、絶縁膜３３上には、埋め込みゲート型トランジスタの拡散領域３７と容量コンタクトプラグ４１を介して接続される容量コンタクトパッド４２が設けられている。そして、この容量コンタクトパッド４２上に、ストッパー膜４３及び第３層間絶縁膜４４を貫通するように設けられた下部電極４６、容量絶縁膜４７及び上部電極４８から構成されるキャパシタが形成されている。
【００２３】
なお、本実施形態のキャパシタ素子は、下部電極４６の内壁のみを電極として利用するシリンダー型を一例として記載しているが、これに限定されるものではない。例えば、下部電極の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
【００２４】
配線層は、上記キャパシタ上に第４層間絶縁膜４９を介して設けられており、上部金属配線５０及び保護膜５１から構成されている。本実施形態では、配線層が１層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層及び層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００２５】
［半導体装置の製造方法］
続いて、上記構成を有するＤＲＡＭ（半導体装置）６０の製造方法について、図３〜図２８を参照しながら説明する。ここで、図３〜図２８は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、各図における（ａ）は図１（ａ）に示すＡ−Ａ’線に沿った断面を、（ｂ）は図１（ａ）に示すＢ−Ｂ’線に沿った断面をそれぞれ示している。
【００２６】
本実施形態のＤＲＡＭ（半導体装置）６０の製造方法は、シリコン基板（半導体基板）１の表面にゲート電極溝（溝部）１３を形成する工程と、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成する工程と、第１のバリア膜１６ａをエッチバックすることにより、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させながら、この第１のバリア膜１６ａの少なくとも一部を除去する工程と、ゲート電極溝１３の内面と、ゲート電極溝１３の底面に残存した第１のバリア膜１６ａの表面に、第２のバリア膜１６ｂを形成する工程と、第２のバリア膜１６ａの表面にタングステン膜（金属膜）１７を形成する工程と、タングステン膜１７及び第２のバリア膜１６ｂをエッチバックすることにより、ゲート電極溝１３内に、タングステン膜１７及び第２のバリア膜１６ｂのそれぞれ一部を残存させながら、これらタングステン膜１７及び第２のバリア膜１６ｂの少なくとも一部を一括除去する工程と、を具備して概略構成されている。
以下に、各工程について、詳細に説明する。
【００２７】
先ず、シリコン基板（半導体基板）１の表面に、活性領域１ａを分離するための素子分離領域を形成する。素子分離領域の形成は、先ず、図３（ａ）及び図３（ｂ）に示すように、例えばＰ型のシリコン基板（半導体基板）１上に、シリコン酸化膜（ＳｉＯ２）２とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）３とを順次堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン窒化膜３、シリコン窒化膜２、およびシリコン基板１のパターニングを順次行ない、シリコン基板１に活性領域１ａを区画するための素子分離溝（トレンチ）４を形成する。また、シリコン基板１の活性領域１ａとなるシリコン表面は、マスク用のシリコン窒化膜３で覆われている。
【００２８】
次に、図４（ａ）及び図４（ｂ）に示すように、素子分離溝４内に露出するシリコン基板１の表面にシリコン酸化膜５を形成する。具体的には、素子分離溝４内のシリコン基板１の表面とともにシリコン基板１の活性領域１ａを被覆するシリコン窒化膜２及びシリコン窒化膜３の表面に、熱酸化によってシリコン酸化膜５を形成する。次に、窒化シリコンを素子分離溝４の内部を充填するように堆積した後、エッチバックを行なって、素子分離溝４の内部の底面にシリコン窒化膜６を残存させる。
【００２９】
次に、図５（ａ）及び図５（ｂ）に示すように、例えばＣＶＤ法によって、酸化シリコンを素子分離溝４の内部を充填するように堆積した後、マスク用のシリコン窒化膜３が露出するまでＣＭＰを行なって基板の表面を平坦化し、シリコン酸化膜７を形成する。このように、素子分離溝４の内部を下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造で埋め込むことにより、上記素子分離溝４の幅が非常に狭い場合であっても当該素子分離溝４内に絶縁膜を確実に充填することができる。
【００３０】
次に、図６（ａ）及び図６（ｂ）に示すように、例えばウェットエッチングによって、マスク用のシリコン窒化膜３およびシリコン酸化膜２を除去する。これにより、素子分離溝４の表面（すなわち、シリコン酸化膜７の表面）とシリコン基板１の表面とを概略同等の高さとなる。このようにして、素子分離領域を構成するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離膜８を形成する。また、この素子分離領域により、シリコン基板１に活性領域１ａが区画形成される。
【００３１】
次に、シリコン基板１の表面に不純物拡散層を形成する。不純物拡散層の形成は、先ず、図６（ａ）及び図６（ｂ）に示すように、露出したシリコン基板１の表面に、熱酸化によってシリコン酸化膜９を形成する。次に、このシリコン酸化膜９をマスクとしてシリコン基板１の活性領域１ａに低濃度のＮ型不純物（リン等）をイオン注入する。このようにして、シリコン基板１の表面近傍にＮ型不純物拡散層１０を形成する。このＮ型不純物拡散層１０は、トランジスタのソース・ドレイン領域の一部として機能する。
【００３２】
次に、埋め込みゲート電極（ワード線）２３Ａを形成する。埋め込みゲート電極２３Ａの形成にあたっては、まず、図７（ａ）及び図７（ｂ）に示すように、シリコン酸化膜９上にマスク用のシリコン窒化膜１１及びカーボン膜（アモルファス・カーボン膜）１２を順次堆積した後、カーボン膜１２、シリコン窒化膜１１及びシリコン酸化膜９を順次パターニングしてゲート電極溝（トレンチ）１３を形成するためのハードマスクを形成する。
【００３３】
次に、図８（ａ）及び図８（ｂ）に示すように、ドライエッチング法によって上記ハードマスクから露出するシリコン基板１をエッチングすることにより、ゲート電極溝（溝部：トレンチ）１３を形成する。このゲート電極溝１３は、活性領域１ａと交差する所定の方向（例えば、図１中のＹ方向）に延在するライン状のパターンとして形成される。また、図８（ａ）に示すように、ゲート電極溝１３を形成する際に、素子分離膜８の表面の高さが、シリコン基板１の表面の高さよりも高くなるように、素子分離膜８の部分よりもシリコン層の部分を深くエッチングする。これにより、素子分離膜８と接するゲート電極溝１３の側面部分には、サイドウォール状に薄膜状のシリコン部１４が残存する。この薄膜状のシリコン部１４がトランジスタのチャネル領域として機能する。
また、図３２に示す例のように、トレンチ加工によってシリコン基板１に形成されるゲート電極溝１３は、通常、基板表面からの深さが一定以上となる位置において、溝内部空間の膨らみからなるボーイングが生じる。
【００３４】
次に、図９（ａ）及び図９（ｂ）に示すように、ゲート電極溝１３の内面及び基板の表面を覆うようにゲート絶縁膜１５を形成する。この際、ゲート絶縁膜１５としては、例えば、ゲート電極溝１３の内面表層、及び、シリコン基板１の表面を熱酸化することによって形成することができる。
【００３５】
次いで、ゲート絶縁膜１５上にゲート電極材料を順次堆積することにより、これらの材料をゲート電極溝１３内に埋め込み、埋め込みゲート電極２３Ａを形成する。
具体的には、図９（ａ）及び図９（ｂ）（図３２も参照）に示すように、まず、ゲート電極溝１３の内面に、例えば、窒化チタン（ＴｉＮ）等の窒化膜を成長させることにより、第１のバリア膜１６ａを形成する。次いで、第１のバリア膜１６ａの一部を、ドライエッチング等の方法でエッチバックして除去するとともに、ゲート電極溝１３の底面に第１のバリア膜１６ａの一部を残存させることにより、バリア膜１６ａを、図示例のようなゲート電極溝１３の底面と側面との境界近傍に残存した状態に形成する。より具体的には、第１のバリア膜１６ａの一部を、ゲート電極溝１３の底面の周縁部に残存させ、さらに、ゲート電極溝１３の壁面にかかるように残存した状態とする。
【００３６】
次いで、図１０（ａ）及び図１０（ｂ）に示すように、ゲート電極溝１３の内面と、ゲート電極溝１３の底面に残存した第１のバリア膜１６ａの表面に、第１のバリア膜１６ａと同じ材料からなる窒化膜を成膜することで、第２のバリア膜１６ｂを形成し、これら各バリア膜からなる窒化チタン膜１６を形成する。この際、第２のバリア膜１６ｂは、第１のバリア膜１６ａによって、ゲート電極溝１３の底面の周縁部に対応する位置が底上げされた状態となる。
【００３７】
次いで、図１１（ａ）及び図１１（ｂ）に示すように、窒化チタン膜１６の上、即ち、第２のバリア膜１６ｂの表面に、金属材料、例えばタングステン（Ｗ）材料を積層することにより、ゲート電極溝１３を埋め込むように、タングステン膜（金属膜）１７を形成する。この際、タングステン膜１７は、図３２に示すように、第１のバリア膜１６ａ及び第２のバリア膜１６ｂにより、ゲート電極溝１３の底面の周縁部に対応する位置が底上げされた状態となる。
また、埋め込みゲート電極の埋設状態は半導体基板のトレンチ加工形状に依存することから、半導体基板１に図示例のようなボーイングが生じている場合には、タングステン膜１７の内部にボイドＶが発生することがある。
【００３８】
そして、図１２（ａ）及び図１２（ｂ）に示すように、タングステン膜１７及び窒化チタン膜１６（第２のバリア膜１６ｂ）の一部を、上記同様のドライエッチング等を用いてエッチバックして一括除去するとともに、これらタングステン膜１７及び第２のバリア膜１６ｂのそれぞれ一部を、ゲート電極溝１３の底面にのみ残存させる。これにより、ゲート電極溝１３内に、窒化チタン膜１６及びタングステン膜１７からなる埋め込みゲート電極（ワード線）２３Ａ並びに埋め込み配線２３Ｂが形成される。
なお、上記工程におけるエッチバック量としては、ゲート電極を埋め込み形成するために、ゲート電極溝１３内の埋め込みゲート電極２３Ａを構成するタングステン膜１７の上面がシリコン基板１のシリコン層よりも低い（深い）位置となるように調整する。
【００３９】
本発明においては、上記方法によって埋め込みゲート電極２３Ａを形成することにより、電極内部に欠陥が生じるのを抑制することが可能となる。図３２の模式図に示すように、本発明の製造方法で形成した埋め込みゲート電極２３Ａは、図３４に示すような従来の方法で形成したものに比べ、タングステン膜１７内部にボイドＶが発生した場合でも、第１のバリア膜１６ａによる底上げ作用により、その発生場所はゲート電極溝１３の入口に近い位置となり、且つ、小さなものとなる。このため、図３２中に示す二点差線（符号Ｓを参照）の位置までタングステン膜１７をエッチバックした場合には、エッチバック後の埋め込みゲート電極２３Ａの形状は、上部表面において、ボイドに由来する欠陥が存在しないか、あるいは、欠陥が存在してもその大きさは非常に小さく、埋設状態に優れたものとなる。これにより、埋め込みゲート電極２３Ａに欠陥が生じるのが抑制され、埋め込みゲート電極２３Ａ（ワード線）の抵抗値が増大するのを防止することが可能となる。
【００４０】
上述のような、タングステン膜１７の内部に生じるボイドＶの位置が底上げされるとともに、サイズが小さくなる作用が得られるメカニズムについて、以下に詳述する。
図３２に示すように、ゲート電極溝１３の底部の周縁部に残留させた第１のバリア膜１６ａにより、この位置に対応するタングステン膜１７は、底上げされた状態で形成される。この際、従来の方法で形成した場合と同様、ゲート電極溝１３がタングステン膜１７によって完全に充填される前に、ゲート電極溝１３の入り口がタングステン材料で塞がれるため、タングステン膜１７内に巣状のボイドＶが生じることがある。しかしながら、本発明においては、上述のような底上げ作用により、ゲート電極溝１３（タングステン膜１７）の内部におけるボイドＶの位置が、従来よりも上側、即ちゲート電極溝１３の入口側に寄った状態となる。これにより、エッチバック後の埋め込みゲート電極２３Ａには、ボイドＶに由来する欠陥が残存せず、形状等の埋設状態に優れたものとなる。
【００４１】
次に、本実施形態の製造方法においては、図１３（ａ）及び図１３（ｂ）に示すように、残存するタングステン膜１７上及びゲート電極溝１３の内壁を覆うように、例えば、シリコン窒化膜等でライナー膜１８を形成する。次に、上記ライナー膜１８上に、埋め込み絶縁膜１９を形成する。ここで、埋め込み絶縁膜１９としては、例えば、ＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜や、それらの積層膜を使用することができる。また、埋め込み絶縁膜１９としてＳＯＤ膜を用いた場合には、ライナー膜１８上にＳＯＤ膜を塗布した後に高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行うことにより、固体の膜に改質する。
【００４２】
次に、図１４（ａ）及び図１４（ｂ）に示すように、ＣＭＰ処理を行って、マスク用のシリコン窒化膜１１上に形成されたライナー膜１８が露出するまで基板の表面を平坦化した後に、シリコン基板１のシリコン表面が露出するように、マスク用のシリコン窒化膜１１と、埋め込み絶縁膜１９及びライナー膜１８の一部とをエッチングによって除去する（エッチバック）。このようにして、埋め込みゲート電極（ワード線）２３Ａ及び埋め込み配線２３Ｂの上部に、ライナー膜１８及び埋め込み絶縁膜１９からなるキャップ絶縁膜２２を形成する。ここで、シリコン窒化膜１１と、埋め込み絶縁膜１９及びライナー膜１８の一部とをエッチバックしてキャップ絶縁膜２２を形成する際には、埋め込み絶縁膜１９の表面の高さ（図１４（ａ）参照）と、シリコン基板１のシリコン表面の高さ（図１４（ｂ）参照）とが概略同じ高さとなるようにエッチングを行なうことが好ましい。
【００４３】
次に、ビット線３０を形成する。ビット線３０の形成は、先ず、図１５（ａ）及び図１５（ｂ）に示すように、シリコン基板１の表面及びキャップ絶縁膜２２の表面を覆うように第１層間絶縁膜２４を形成する。この際、第１層間絶縁膜２４の材料としては、例えば、従来公知のＬＰ−ＴＥＯＳ等のＣＶＤ酸化膜を用いることができる。
【００４４】
次に、図１６（ａ）及び図１６（ｂ）に示すように、フォトリソグラフィ技術及びドライエッチング技術を用いて第１層間絶縁膜２４の一部を除去し、ビットコンタクト開口部２４ａを形成する。
ここで、ビットコンタクト開口部２４ａは、例えば図１に示すように、ワード線２３Ａと同一の方向（図１中に示すＹ方向）に延在するライン状の開口パターン２４ｂとして形成する。また、ビットコンタクトの開口パターン２４ｂと活性領域１ａとが交差する部分では、図１６（ｂ）に示すように、ビットコンタクト開口部２４ａからシリコン基板１のシリコン表面が露出する。
【００４５】
次に、図１６（ａ）及び図１６（ｂ）に示すように、第１層間絶縁膜２４をマスクとし、ビットコンタクト開口部２４ａから露出するシリコン基板１の表面に例えばヒ素等のＮ型の不純物をイオン注入する。これにより、シリコン基板１の表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の一方（本実施形態ではドレイン領域）として機能する拡散領域２５となる。また、本実施形態の拡散領域２５では、上述したＮ型の不純物拡散層１０を形成する際のイオン注入量（Ｎ）よりも、イオン注入量（Ｎ＋）を若干多くして濃度勾配を設け、ＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）とすることが好ましい。
【００４６】
次に、図１７（ａ）及び図１７（ｂ）に示すように、リン等のＮ型の不純物を含有するポリシリコンを第１層間絶縁膜２４の上に堆積させ、ポリシリコン膜２６を形成する。この際、ビットコンタクト開口部２４ａ内に、ポリシリコンを確実に埋め込むように形成する。次に、このポリシリコン膜２６の上に、タングステンシリサイド（ＷＳｉ）、タングステン及びシリコン窒化膜を順次堆積して、タングステンシリサイド膜２７、タングステン膜２８及びシリコン窒化膜２９をそれぞれ形成する。
【００４７】
次に、図１８（ａ）及び図１８（ｂ）に示すように、ポリシリコン膜２６、タングステンシリサイド膜２７、タングステン膜２８、シリコン窒化膜２９からなる積層膜をライン形状にパターニングして、ビット線３０を形成する（図１も参照）。
【００４８】
このビット線３０は、ビットコンタクト開口部２４ａ内において、ソース・ドレイン領域の一方となる拡散領域２５と接続される。すなわち、ビット線３０を構成するポリシリコン膜２６と、ビットコンタクト開口部２４ａから露出しているシリコン基板１の表面部分に形成された拡散領域２５とが接続される。このように、本実施形態のビット線３０は、ソース・ドレイン領域の一方となる拡散領域２５と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、このようにコンタクトプラグの機能を兼ねるビット線３０を、上記工程により、一回のリソグラフィー工程で形成（一括形成）することが可能である。
【００４９】
また、ビット線３０は、ワード線２３Ａ及び埋め込み配線２３Ｂと交差する方向（図１中に示すＸ方向）に延在するパターンとして形成される。なお、図１に示すようにビット線３０は、ワード線２３Ａと直交する直線形状の例を示しているが、これに限定されるものではない。例えば、ビット線３０は、一部を湾曲させた形状として配置してもよい。
【００５０】
次に、図１９（ａ）及び図１９（ｂ）に示すように、第１層間絶縁膜２４上に、ビット線３０の表面を覆うようにシリコン窒化膜３１を形成した後、このシリコン窒化膜３１の表面を覆うようにライナー膜３２を積層して形成する。ライナー膜３２としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）等を用いることができる。
【００５１】
本実施形態のＤＲＡＭ６０は、上述したように、図１に示すメモリセル領域の周辺領域に図示略の周辺回路部を備えている。この周辺回路部において、例えばプレーナ型ＭＯＳトランジスタが形成されている場合には、上記積層膜からなるビット線３０を形成する際に、上記プレーナ型ＭＯＳトランジスタのゲート電極を同時に形成することができる。また、ビット線３０の側面を覆うシリコン窒化膜３１及びライナー膜３２からなる積層膜は、周辺回路部に形成される上記プレーナ型ＭＯＳトランジスタにおいてゲート電極のサイドウォールの一部として用いることができる。
【００５２】
次に、容量コンタクトプラグ４１を形成する。容量コンタクトプラグ４１の形成は、先ず、図２０（ａ）及び図２０（ｂ）に示すように、ライナー膜３２の上にＳＯＤを塗布してビット線３０間の空間を充填した後、蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質することにより、ＳＯＤ膜（絶縁膜）３３を形成する。次に、ライナー膜３２の上面が露出するまでＣＭＰを行って基板の表面を平坦化した後に、ＳＯＤ膜３３及びライナー膜３２の上面を覆うように第２層間絶縁膜３４を形成する。第２層間絶縁膜３４としては、例えば、ＣＶＤ法で形成したシリコン酸化膜を用いることができる。
【００５３】
次に、図２１（ａ）及び図２１（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口部３５を形成する。この容量コンタクト開口部３５は、ビット線３０の側面に形成されたシリコン窒化膜３１及びライナー膜３２をサイドウォールとして用いたＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｍｅｎｔ Ｃｏｎｔａｃｔ）法によって形成する。
【００５４】
具体的には、まず、第２層間絶縁膜３４に、例えばワード線２３Ａと同一の方向（図２８中に示すＹ方向）に延在するライン状の開口パターン３４ａを形成する。この開口パターン３４ａの形成する際に、第２層間絶縁膜３４と同時にＳＯＤ膜３３をドライエッチングすると、ＳＯＤ膜３３にはビット線３０の側面に形成されたシリコン窒化膜３１及びライナー膜３２に幅方向が規制された開口が自己整合的に形成される。次に、この開口から露出するライナー膜３２、シリコン窒化膜３１及び第１層間絶縁膜２４を順次エッチングによって除去することにより、容量コンタクト開口部３５を形成する。
【００５５】
また、図２８に示すように、容量コンタクト開口部３５と活性領域１ａとが重なる部分では、図２１（ｂ）に示すように、容量コンタクト開口部３５からシリコン基板１のシリコン表面が露出する。
【００５６】
次に、図２１（ａ）及び図２１（ｂ）に示すように、容量コンタクト開口部３５の内壁部に、例えば、シリコン窒化膜からなるサイドウォール（ＳＷ）３６を形成する。次に、第２層間絶縁膜３４をマスクとして、容量コンタクト開口部３５から露出するシリコン基板１の表面に、例えばリン等のＮ型の不純物をイオン注入する。これにより、シリコン基板１のシリコン表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の他方（本実施形態ではソース領域）として機能する拡散領域３７となる。
【００５７】
次に、図２２（ａ）及び図２２（ｂ）に示すように、第２層間絶縁膜３４上に、容量コンタクト開口部３５内を埋め込むようにしてリンを含有したポリシリコンを堆積した後にエッチバックを行ない、容量コンタクト開口部３５の底面にポリシリコン層３８を形成する。次に、ポリシリコン層３８の表面にコバルトシリサイド（ＣｏＳｉ）層３９を形成した後、容量コンタクト開口部３５の内部を充填するようにタングステンを堆積してタングステン膜を成膜する。次に、ＣＭＰによってＳＯＤ膜３３の表面が露出するまで表面の平坦化を行ない、容量コンタクト開口部３５の内部にタングステンを残存させて、タングステン層４０を形成する。このようにして、ポリシリコン層３８、コバルトシリサイド層３９及びタングステン層４０からなる容量コンタクトプラグ４１を形成する。
【００５８】
次に、キャパシタを形成する。キャパシタの形成にあたっては、まず、容量コンタクトプラグ４１を形成した後の基板の表面に、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２３（ａ）及び図２３（ｂ）に示すような容量コンタクトパッド４２を形成する。ここで、図１に示すように、メモリセル領域において、容量コンタクトパッド４２を均等な間隔で形成する必要がある。このため、図２３（ｂ）に示すように、容量コンタクトパッド４２は、容量コンタクトプラグ４１の直上からずらした位置に形成されるが、容量コンタクトパッド４２の底面と容量コンタクトプラグ４１の上面とが重なる部分で容量コンタクトパッド４２が接続される。
【００５９】
次に、図２４（ａ）及び図２４（ｂ）に示すように、基板上に、容量コンタクトパッド４２を覆うように、例えば、シリコン窒化膜等を用いてストッパー膜４３を形成する。次に、このストッパー膜４３の上に、例えばシリコン酸化膜等を用いて第３層間絶縁膜４４を形成する。
【００６０】
次に、図２５（ａ）及び図２５（ｂ）に示すように、第３層間絶縁膜４４と容量コンタクトパッド４２上のストッパー膜４３とを貫通するコンタクトホール４５を形成して、容量コンタクトパッド４２の上面の一部を露出させる。次に、コンタクトホール４５の内壁面と、露出する容量コンタクトパッド４２の上面とを覆うようにして、例えば、窒化チタン等を用いてキャパシタ素子の下部電極４６を形成する。これにより、下部電極４６の底面は、容量コンタクトパッド４２の上面と接続される。
【００６１】
次に、図２６（ａ）及び図２６（ｂ）に示すように、第３層間絶縁膜４４の上に、下部電極４６の表面を覆うようにして容量絶縁膜４７を形成する。容量絶縁膜４７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。次に、容量絶縁膜４７の表面を覆うように、例えば、窒化チタン等を用いてキャパシタ素子の上部電極４８を形成する。このようにして、キャパシタを形成する。
【００６２】
次に、キャパシタ素子を介してシリコン基板１の上に配線層を形成する。配線層の形成にあたっては、まず、図２７（ａ）及び図２７（ｂ）に示すように、上部電極４８の上に、この上部電極４８を覆うようにして、例えば、シリコン酸化膜等からなる第４層間絶縁膜４９を形成する。次に、第４層間絶縁膜４９の上に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等で上部金属配線５０を形成する。その後、上部金属配線５０を覆うように保護膜５１を形成することにより、ＤＲＡＭのメモリセルが完成する。
上記各工程により、本実施形態のＤＲＡＭ６０を製造することができる。
【００６３】
以上説明したように、本実施形態のＤＲＡＭ（半導体装置）６０の製造方法によれば、シリコン基板１に形成されたゲート電極溝１３内に埋め込みゲート電極（ワード線）２３Ａを形成する際、ゲート電極溝１３の内面に第１のバリア膜１６ａを形成した後、この第１のバリア膜１６ａをエッチバックして、第１のバリア膜１６ａの一部をゲート電極溝１３の底面に残存させながら除去し、ゲート電極溝１３の内面と、ゲート電極溝１３の底面に残存した第１のバリア膜１６ａの表面に第２のバリア膜１６ｂを形成した後、第２のバリア膜１６ｂの表面にタングステン膜１７を形成し、次いで、タングステン膜１７及び第２のバリア膜１６ｂ（窒化チタン膜１６）をエッチバックし、ゲート電極溝１３内に、タングステン膜１７及び窒化チタン膜１６のそれぞれ一部を残存させながら一括除去する方法を採用している。このような方法によって埋め込みゲート電極２３Ａを形成することにより、ゲート電極溝１３内に残存する第１のバリア膜１６ａが底上げ機能を果たすことで、ゲート電極溝１３内において、ボイドの位置が入口側に寄った状態となる。これにより、エッチバック後の埋め込みゲート電極２３Ａの形状は、上部表面において、ボイドに由来する欠陥が存在しないか、あるいは、欠陥が存在してもその大きさは非常に小さな状態となり、埋め込みゲート電極２３Ａの埋設状態が良好となる。従って、配線抵抗が増大するのが抑制され、素子特性に優れたＤＲＡＭ６０を製造することが可能となる。
【００６４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態のＤＲＡＭでは、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとしてリセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、種々の埋め込み型トランジスタを適用することができる。
【００６５】
具体的には、図２９（ａ）及び図２９（ｂ）に示すようなメモリセルの構成を例示することができる。この例のメモリセルは、上記実施形態と同様に、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体であり、埋め込みゲート型トランジスタの構成以外については上記実施形態と同一である。従って、以下の説明においては、上記実施形態の半導体装置と同一の構成部分については同じ符号を付するとともに、その詳細な説明を省略する。
【００６６】
図２９（ａ）及び図２９（ｂ）に示すように、本例の埋め込みゲート型トランジスタは、埋め込み配線２２３Ｂの底面の一部が、当該埋め込み配線２２３Ｂの長手方向に配置された各素子分離膜２０８の上面に埋め込まれた構成となっている。すなわち、素子分離膜２０８の上面の高さが、隣接する当該素子分離膜２０８間の、シリコン基板１の表面の高さよりも低くなるように構成されている。これにより、シリコン基板１の上面には、埋め込み配線２２３Ｂの底面の、素子分離膜２０８への埋め込み部分とゲート絶縁膜１５を介して隣接するサドル形状のシリコン部２１４が設けられる。
【００６７】
ここで、埋め込みゲート電極２２３Ａと埋め込み配線２２３Ｂとは同じ構造を有していることから、埋め込みゲート電極２２３Ａにおいても同様のサドル形状のシリコン部２１４が設けられている。このサドル形状のシリコン部２１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。このように、本例の埋め込みゲート型トランジスタは、サドル形状のシリコン部２１４のようなチャネル領域を有するサドルフィン型トランジスタを構成する。
【００６８】
続いて、上記構成を有するサドルフィン型トランジスタの製造方法について説明する。
素子分離領域の形成工程（図３〜図６を参照）及び埋め込みゲート電極の形成工程におけるハードマスクの形成（図７を参照）は、上記実施形態と同一である。
【００６９】
次に、図３０（ａ）及び図３０（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出するシリコン基板１をエッチングすることにより、ゲート電極溝（トレンチ）２１３を形成する。また、図３０（ａ）に示すように、ゲート電極溝２１３を形成する際に、シリコン基板１のシリコン層の部分よりも素子分離膜２０８の部分を深くエッチングする。これにより、素子分離膜２０８の上面よりも高いシリコン層の部分であってゲート電極溝２１３と接する部分には、サドル状のシリコン部２１４が残存する。このサドル状のシリコン部２１４がトランジスタのチャネル領域として機能する。
【００７０】
次に、図９（ａ）及び図９（ｂ）に示す例のように、ゲート電極溝２１３の内壁面及び基板の表面全体にゲート絶縁膜１５を形成した後、このゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝２１３内に埋め込み形成する。
【００７１】
次に、図３１（ａ）及び図３１（ｂ）に示すように、ゲート電極溝２１３内に埋め込み形成した窒化チタン膜１６及びタングステン膜１７をエッチバックして、ゲート電極溝２１３の底面にのみ窒化チタン膜１６及びタングステン膜１７を残存させる。このようにして、シリコン基板１に設けられたゲート電極溝２１３内に埋め込まれる埋め込みゲート電極（ワード線）２２３Ａ及び埋め込み配線２２３Ｂを形成する。
なお、以降の工程については、上記実施形態と同様である。
【００７２】
本例で説明したように、埋め込みゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
【符号の説明】
【００７３】
１…シリコン基板（半導体基板）、
１ａ…活性領域、
２、５、７、９…シリコン酸化膜、
３、６、１１、２９、３１…シリコン窒化膜、
４…素子分離溝、
８…素子分離膜、
１０…Ｎ型不純物拡散層、
１２…カーボン膜、
１３、２１３…ゲート電極溝（溝部）、
１４…シリコン部、
１５…ゲート絶縁膜、
１６…窒化チタン膜、
１６ａ…第１のバリア膜、
１６ｂ…第２のバリア膜、
１７…タングステン膜（金属膜）、
１８…ライナー膜（キャップ絶縁膜）、
１９…埋め込み絶縁膜（キャップ絶縁膜）、
２２…キャップ絶縁膜、
２３Ａ、２２３Ａ…埋め込みゲート電極（ゲート電極：ワード線）、
２３Ｂ、２２３Ｂ…埋め込み配線、
２４…第１層間絶縁膜（層間絶縁膜）
２４ａ…ビットコンタクト開口部
２４ｂ…開口パターン
２５、３７…拡散領域、
２６…ポリシリコン膜、
２７…タングステンシリサイド膜、
２８…タングステン膜（ビット線）、
３０…ビット線、
３３…絶縁膜、
３４…第２層間絶縁膜、
３４ａ…開口パターン、
３５…容量コンタクト開口部、
３６…サイドウォール（ＳＷ）、
３８…ポリシリコン層、
３９…コバルトシリサイド層（容量コンタクトプラグ）、
４０…タングステン層（容量コンタクトプラグ）、
４１…容量コンタクトプラグ、
４２…容量コンタクトパッド、
４３…ストッパー膜、
４４…第３層間絶縁膜、
４５…コンタクトホール、
４６…下部電極、
４７…容量絶縁膜、
４８…上部電極、
４９…第４層間絶縁膜、
５０…上部金属配線、
５１…保護膜、
６０…ＤＲＡＭ（半導体装置）
【特許請求の範囲】
【請求項１】
半導体基板の表面に溝部を形成する工程と、
前記溝部の内面に第１のバリア膜を形成する工程と、
前記第１のバリア膜をエッチバックすることにより、前記溝部の底面に前記第１のバリア膜の一部を残存させながら、該第１のバリア膜の少なくとも一部を除去する工程と、
前記溝部の内面と、前記溝部の底面に残存した前記第１のバリア膜の表面に、第２のバリア膜を形成する工程と、
前記第２のバリア膜の表面に金属膜を形成する工程と、
前記金属膜及び前記第２のバリア膜をエッチバックすることにより、前記溝部内に、前記金属膜及び前記第２のバリア膜のそれぞれ一部を残存させながら、該金属膜及び第２のバリア膜の少なくとも一部を一括除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のバリア膜の少なくとも一部を除去する工程は、前記第１のバリア膜を、前記溝部の底面の周縁部に残存させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の表面に溝部を形成する工程と、前記溝部の内面に第１のバリア膜を形成する工程との間に、さらに、前記溝部の内面表層を酸化することによってゲート絶縁膜を形成する工程を備え、前記第１のバリア膜を形成する工程は、前記ゲート絶縁膜上に前記第１のバリア膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のバリア膜、及び、前記第２のバリア膜の材料として窒化チタン（ＴｉＮ）を用いることを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属膜の材料としてタングステン（Ｗ）を用いることを特徴とする請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の表面に溝部を形成する工程において、ドライエッチング法を用いることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１のバリア膜の少なくとも一部を除去する工程、及び／又は、前記第２のバリア膜及び前記金属膜の少なくとも一部を一括除去する工程において、ドライエッチング法を用いることを特徴とする請求項１〜請求項６の何れか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の表面に溝部を形成する工程と、
前記溝部の内面に第１のバリア膜を形成する工程と、
前記第１のバリア膜をエッチバックすることにより、前記溝部の底面に前記第１のバリア膜の一部を残存させながら、該第１のバリア膜の少なくとも一部を除去する工程と、
前記溝部の内面と、前記溝部の底面に残存した前記第１のバリア膜の表面に、第２のバリア膜を形成する工程と、
前記第２のバリア膜の表面に金属膜を形成する工程と、
前記金属膜及び前記第２のバリア膜をエッチバックすることにより、前記溝部内に、前記金属膜及び前記第２のバリア膜のそれぞれ一部を残存させながら、該金属膜及び第２のバリア膜の少なくとも一部を一括除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のバリア膜の少なくとも一部を除去する工程は、前記第１のバリア膜を、前記溝部の底面の周縁部に残存させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の表面に溝部を形成する工程と、前記溝部の内面に第１のバリア膜を形成する工程との間に、さらに、前記溝部の内面表層を酸化することによってゲート絶縁膜を形成する工程を備え、前記第１のバリア膜を形成する工程は、前記ゲート絶縁膜上に前記第１のバリア膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のバリア膜、及び、前記第２のバリア膜の材料として窒化チタン（ＴｉＮ）を用いることを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属膜の材料としてタングステン（Ｗ）を用いることを特徴とする請求項１〜請求項４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の表面に溝部を形成する工程において、ドライエッチング法を用いることを特徴とする請求項１〜請求項５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１のバリア膜の少なくとも一部を除去する工程、及び／又は、前記第２のバリア膜及び前記金属膜の少なくとも一部を一括除去する工程において、ドライエッチング法を用いることを特徴とする請求項１〜請求項６の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１１−１７１５０７（Ｐ２０１１−１７１５０７Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３３７８１（Ｐ２０１０−３３７８１）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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