半導体装置および半導体装置の製造方法
【課題】素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に発生するボイドなどの埋め込み不良を防止する。
【解決手段】素子分離膜８によって区画された素子形成領域１０ａが、第1帯部１４１と第２帯部１４２と複数の素子形成部１ａとを有し、複数の素子形成部１ａは、第1帯部側の端部と第1帯部とが接続された複数の第１接続形成部１０ｂと、第1帯部側の端部と第1帯部とが離間して配置された複数の第１離間形成部１０ｄと、第２帯部側の端部と第２帯部とが接続された複数の第２接続形成部１０ｃと、第２帯部側の端部と第２帯部とが離間して配置された複数の第２離間形成部１０ｅとを含み、隣接する第１接続形成部１０ｂの間に第１離間形成部１０ｄが配置されているとともに、隣接する第２接続形成部１０ｃの間に第２離間形成部１０ｅが配置されている半導体装置とする。
【解決手段】素子分離膜８によって区画された素子形成領域１０ａが、第1帯部１４１と第２帯部１４２と複数の素子形成部１ａとを有し、複数の素子形成部１ａは、第1帯部側の端部と第1帯部とが接続された複数の第１接続形成部１０ｂと、第1帯部側の端部と第1帯部とが離間して配置された複数の第１離間形成部１０ｄと、第２帯部側の端部と第２帯部とが接続された複数の第２接続形成部１０ｃと、第２帯部側の端部と第２帯部とが離間して配置された複数の第２離間形成部１０ｅとを含み、隣接する第１接続形成部１０ｂの間に第１離間形成部１０ｄが配置されているとともに、隣接する第２接続形成部１０ｃの間に第２離間形成部１０ｅが配置されている半導体装置とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、半導体装置に使用される半導体素子の微細化が進められている。また、半導体装置の素子分離領域としては、近年、半導体層に設けられた溝内に絶縁膜を充填することにより形成されたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離膜が多く用いられている。しかし、半導体素子の微細化に伴って、ＳＴＩ素子分離膜となる絶縁膜を半導体層の溝内に充填することが困難になってきており、ＳＴＩ素子分離膜となる絶縁膜の埋め込み不良が発生しやすくなっている。
【０００３】
このため、ＳＴＩ素子分離膜の形成方法として、ポリシラザン等の塗布することにより成膜可能なＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）膜と、ＣＶＤ法で形成したシリコン酸化膜（Ｓｉ０２）とを、半導体層の溝内に埋め込む方法が提案されている（例えば、特許文献1参照）。
【０００４】
また、半導体素子の微細化に伴って、従来のプレーナー型のトランジスタに代えて、新しいタイプのトランジスタが用いられるようになってきている。新しいタイプのトランジスタとしては、短チャネル効果を防止する効果の高い溝型ゲート電極やゲート電極用の溝の側面部分にチャネル層を設けたトランジスタがある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２０３８９５号公報
【特許文献２】特開２００７−１５８２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＴＩ素子分離膜を形成するために、半導体基板に設けられた溝内に２層の絶縁膜を埋め込む方法を用いたとしても、ＳＴＩ素子分離膜に部分的にボイドなどの埋め込み不良が発生する場合があった。
ここで、従来の半導体装置の問題点について図面を用いて詳細に説明する。
図３１は、従来の半導体装置の一例である半導体記憶装置（ＤＲＡＭ（Dynamic Random Access Memory））の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。図３１（ａ）は、ＤＲＡＭの一部を示した平面模式図であり、図３１（ｂ）は、図３１（ａ）の素子形成領域の一部のみを示した拡大平面図である。
【０００７】
図３１（ａ）に示す半導体記憶装置は、メモリセル領域１００ａと、メモリセル領域１００ａの外側に配置された周辺領域１００ｂとを有している。メモリセル領域１００ａには、半導体基板１００に設けられた素子分離溝４００内に絶縁膜を埋め込んでなるＳＴＩ素子分離膜８００と、ＳＴＩ素子分離膜８００によって区画された素子形成領域１１０ａとが形成されている。
図３１（ａ）に示すＳＴＩ素子分離膜８００は、素子分離溝４００にシリコン窒化膜とシリコン酸化膜の２層の絶縁膜を埋め込む方法を用いて形成されたものである。
【０００８】
図３１（ａ）に示すように、ＳＴＩ素子分離膜８００の平面形状を規定する素子分離溝４００は、図３１（ａ）中に示すＹ方向に交差する方向に延在する複数の線状溝部４０１と、全ての線状溝部４０１の端部を図３１（ａ）中に示すＸ方向およびＹ方向に接続する接続溝４０２とを有している。
【０００９】
また、素子形成領域１１０ａの平面形状は、図３１（ａ）に示すように、ＳＴＩ素子分離膜８００の平面形状によって決定される。図３１（ａ）に示す素子形成領域１１０ａは、図３１（ａ）中に示すＹ方向に延在する第1帯部１２１と、第1帯部１２１に対向配置された第２帯部１２２と、第1帯部１２１と第２帯部１２２との間に配置され、Ｙ方向に交差する方向に延在する複数の素子形成部１２３とを有している。素子形成部１２３の両端部１２３ａは、第1帯部１２１および第２帯部１２２と離間して配置されている。
【００１０】
図３１に示すＳＴＩ素子分離膜８００は、以下に示す方法によって形成されたものである。
図３２〜図３４は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。なお、図３２（ａ）、図３３（ａ）、図３４（ａ）は、図３１（ｂ）のＡ−Ａ‘断面に対応する縦断面図である。図３２（ｂ）、図３３（ｂ）、図３４（ｂ）は、図３１（ｂ）のＤ−Ｄ’断面に対応する縦断面図である。図３３（ｃ）は、図３１（ｂ）のＢ−Ｂ’断面に対応する縦断面図であり、図３３（ｄ）は、図３１（ｂ）のＣ−Ｃ’断面に対応する縦断面図である。また、図３２（ｃ）は、斜視図であり、図３２（ｃ）のＣ−Ｃ’断面およびＤ−Ｄ’断面は、図３１（ｂ）Ｃ−Ｃ’断面およびＤ−Ｄ’断面に対応している。
【００１１】
図３１に示すＳＴＩ素子分離膜８００を形成するには、まず、図３２（ａ）〜図３２（ｃ）に示すように、複数の線状溝部４０１と、隣接する線状溝部４０１の端部同士を接続する接続溝４０２とを有する素子分離溝４００を形成する。次いで、素子分離溝４００内を充填するように、シリコン窒化膜６０１を埋め込む。
その後、ウェットエッチングを行うことにより、シリコン窒化膜６０１の一部を除去し、図３３（ａ）〜図３３（ｄ）に示すように、素子分離溝４００の底部にシリコン窒化膜６００を残存させる。このウェットエッチングは、線状溝部４０１内のシリコン窒化膜６００の上面の位置が、図３３（ａ）〜図３３（ｄ）において点線で示される位置となるように行われる。
【００１２】
ウェットエッチング後のシリコン窒化膜６００の上面の位置は、図３３（ａ）に示すように、線状溝部４０１の長さ方向中央部が最も高く、図３３（ｂ）に示すように、接続溝４０２内が最も低くなる。そして、図３３（ａ）、図３３（ｃ）、図３３（ｄ）に示すように、線状溝部４０１の長さ方向中央部から接続溝４０２に近づくにつれて、徐々にウェットエッチング後のシリコン窒化膜６００の上面の位置が低くなる。
【００１３】
このようにしてシリコン窒化膜６０１をウェットエッチングした後、素子分離溝４００内を充填するように、シリコン酸化膜を形成する。その後、半導体基板１００の表面を平坦化することにより、図３４（ａ）および図３４（ｂ）に示すように、下層のシリコン窒化膜６００と上層のシリコン酸化膜７００の２層構造を埋め込んでなるＳＴＩ素子分離膜８００が形成される。
【００１４】
図３１に示すＳＴＩ素子分離膜８００では、接続溝４０２近傍の線状溝部４０１内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすかった。
この原因は、図３３（ａ）〜図３３（ｄ）に示すように、素子分離溝４００の底部に設けられているシリコン窒化膜６００の上面の位置にばらつきがあることに起因すると考えられる。シリコン窒化膜６００の上面の位置のばらつきは、シリコン窒化膜６０１をウェットエッチングするエッチング液が、線状溝部４０１と比較して幅の広い接続溝４０２から線状溝部４０１へと侵入することによって生じる。よって、図３３（ａ）〜図３３（ｄ）に示すように、線状溝部４０１の長さ方向中央部と比較して、接続溝４０２近傍の線状溝部４０１内の底部に設けられているシリコン窒化膜６００の上面の位置が低くなる。
【００１５】
その結果、シリコン窒化膜６００を設けた後、シリコン酸化膜７００を埋め込む工程における接続溝４０２近傍の線状溝部４０１のアスペクト比は、他の部分と比較して大きいものとなる。アスペクト比が大きい部分では、埋め込み不良が発生しやすいため、図３１に示すＳＴＩ素子分離膜８００では、接続溝４０２近傍の線状溝部４０１内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすいと考えられる。
【００１６】
また、図３５は、従来の半導体装置の他の例である半導体記憶装置（ＤＲＡＭ）の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。図３５（ａ）は、ＤＲＡＭの一部を示した平面模式図であり、図３５（ｂ）は、図３５（ａ）のメモリセル領域の縁部のみを示した拡大平面図である。
【００１７】
図３５に示す半導体記憶装置が、図３１（ａ）に示す半導体記憶装置と異なるところは、ＳＴＩ素子分離膜８０１、素子分離溝４１０、素子形成領域１１１ａの平面形状のみであるので、その他の部材についての説明を省略する。
また、図３５に示す半導体記憶装置のＳＴＩ素子分離膜８０１は、図３１に示すＳＴＩ素子分離膜８００と同様の方法によって形成されたものである。
【００１８】
図３５（ａ）に示すように、ＳＴＩ素子分離膜８０１の平面形状を規定する素子分離溝４１０は、図３５（ａ）中に示すＹ方向に交差する方向に延在する複数の線状溝部４１１を有している。
また、素子形成領域１１１ａの平面形状は、図３５（ａ）に示すように、ＳＴＩ素子分離膜８０１の平面形状によって決定される。図３５（ａ）に示す素子形成領域１１１ａは、図３５（ａ）中に示すＹ方向に延在する第1帯部１３１と、第1帯部１３１に対向配置された第２帯部１３２と、第1帯部１３１と第２帯部１３２との間に配置され、Ｙ方向に交差する方向に延在する複数の素子形成部１３３とを有している。素子形成部１３３の両端部１３３ａは、第1帯部１３１および第２帯部１３２と接続されている。
【００１９】
図３５に示すＳＴＩ素子分離膜８０１では、線状溝部４１１の端部内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすかった。
この原因は、図３５（ｂ）に示すように、線状溝部４１１の幅が端部に向かって徐々に狭くなっていることに起因すると考えられる。線状溝部４１１の幅が狭いほど線状溝部４１１のアスペクト比が大きくなる。このため、図３５に示すＳＴＩ素子分離膜８０１では、線状溝部４１１の端部内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすいと考えられる。
【課題を解決するための手段】
【００２０】
本発明者は、上記問題を解決するために、素子分離膜の平面形状および素子形成領域の平面形状に着目して鋭意検討した。その結果、素子分離膜の平面形状を規定する素子分離溝の平面形状（素子形成領域の平面形状に対応する形状）を、幅のばらつきの小さい形状とすることで、絶縁膜を埋め込む際の素子分離溝をアスペクト比のばらつきの小さい形状とすることができ、素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に部分的に発生するボイドなどの埋め込み不良を防止でき、歩留まりよく製造できる半導体装置を実現できることを見出し、本発明を想到した。
【００２１】
本発明の半導体装置は、半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、前記素子形成領域が、第1の方向に延在する第1帯部と、前記第1帯部に対向配置された第２帯部と、前記第1帯部と前記第２帯部との間に配置され、前記第1の方向に交差する方向に延在する複数の素子形成部とを有し、前記複数の素子形成部は、前記第1帯部側の端部と前記第1帯部とが接続された複数の第１接続形成部と、前記第1帯部側の端部と前記第1帯部とが離間して配置された複数の第１離間形成部と、前記第２帯部側の端部と前記第２帯部とが接続された複数の第２接続形成部と、前記第２帯部側の端部と前記第２帯部とが離間して配置された複数の第２離間形成部とを含み、隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されていることを特徴とする。
【発明の効果】
【００２２】
本発明の半導体装置は、半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、前記素子形成領域が、第1の方向に延在する第1帯部と、前記第1帯部に対向配置された第２帯部と、前記第1帯部と前記第２帯部との間に配置され、前記第1の方向に交差する方向に延在する複数の素子形成部とを有し、前記複数の素子形成部は、前記第1帯部側の端部と前記第1帯部とが接続された複数の第１接続形成部と、前記第1帯部側の端部と前記第1帯部とが離間して配置された複数の第１離間形成部と、前記第２帯部側の端部と前記第２帯部とが接続された複数の第２接続形成部と、前記第２帯部側の端部と前記第２帯部とが離間して配置された複数の第２離間形成部とを含み、隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されているものであるので、素子分離膜の平面形状が、幅のばらつきの小さい形状となる。
【００２３】
より詳細には、隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されているので、素子形成部と第1帯部および／または第２帯部との間に第1の方向に延在する幅の広い素子分離溝が形成されたり、隣接する２本の素子形成部と第1帯部または第２帯部とが接続されることによって第1帯部または第２帯部に向かって幅が徐々に狭くなって終端する幅の狭い素子分離溝が形成されたりすることがなく、素子分離溝の平面形状が、幅のばらつきの小さい形状となる。
【００２４】
このように本発明の半導体装置では、素子分離膜の平面形状を規定する素子分離溝の幅のばらつきが小さくなるので、素子分離溝内に１層の絶縁膜を埋め込む方法を用いた場合であっても２層の絶縁膜を埋め込む方法を用いた場合であっても、素子分離溝に絶縁膜を埋め込む際の素子分離溝のアスペクト比のばらつきが小さいものとなり、素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に部分的に発生するボイドなどの埋め込み不良を防止できる。したがって、本発明の半導体装置は、歩留まりよく製造することができるものとなる。
【図面の簡単な説明】
【００２５】
【図１】図１は本発明を適用した半導体装置の一実施形態を説明するための平面図であり、半導体装置のメモリセル領域を示した平面図である。
【図２】図２は本発明を適用した一実施形態である半導体装置のメモリセルを示す図であり、図２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３】図３は本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図３（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図３（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図４】図４は本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図４（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図４（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図５（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図５（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図６（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図６（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図７（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図８（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図９（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図９（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１０（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１０（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１１（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１１（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１３（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１３（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１４（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１４（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１５（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１５（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１６（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１６（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１８（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１９（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１９（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２０（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２０（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２１（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２１（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２３（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２３（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２４（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２４（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２５（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２５（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための平面図である。
【図２７】図２７は本発明を適用した一実施形態である他の半導体装置のメモリセルを示す図であり、図２７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２７（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２８】本発明を適用した他の例である半導体装置の製造方法を説明するための工程断面図であって、図２８（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２９】本発明を適用した他の例である半導体装置の製造方法を説明するための工程断面図であって、図２９（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２９（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３０】図３０は本発明を適用した半導体装置の一実施形態を説明するための平面図であり、図３０（ａ）は半導体装置の素子分離溝と素子分離膜と素子形成領域と埋め込み配線のみを示した平面模式図であり、図３０（ｂ）は、図３０（ａ）の素子形成領域の一部のみを示した拡大平面図である。
【図３１】図３１は、従来の半導体装置の一例である半導体記憶装置の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。
【図３２】図３２は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図３３】図３３は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図３４】図３４は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図３５】図３５は、従来の半導体装置の他の例である半導体記憶装置（ＤＲＡＭ）の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。
【発明を実施するための形態】
【００２６】
以下、本発明を適用した一実施形態である半導体装置について、図面を参照して詳細に説明する。本実施形態では、例えば半導体装置としてＤＲＡＭに、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、本発明を説明しやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２７】
はじめに、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）について説明する。
図１は本発明を適用した半導体装置の一実施形態を説明するための平面図であり、半導体装置のメモリセル領域を示した平面図である。図３０（ａ）は半導体装置の素子分離溝と素子分離膜と素子形成領域と埋め込み配線のみを示した平面模式図であり、図３０（ｂ）は、図３０（ａ）の素子形成領域の一部のみを示した拡大平面図である。また、図２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【００２８】
本実施形態の半導体記憶装置は、図１および図３０（ａ）に示すように、メモリセル領域６０と、メモリセル領域６０の外側に配置され、駆動用トランジスタ（図示略）の配置された周辺領域６０ａとを有している。
メモリセル領域６０ａには、半導体基板１に設けられた素子分離溝４内に絶縁膜を埋め込んでなるＳＴＩ素子分離膜（素子分離膜）８と、ＳＴＩ素子分離膜８によって区画された素子形成領域１０ａとが形成されている。
【００２９】
ＳＴＩ素子分離膜８は、素子分離溝４にシリコン窒化膜とシリコン酸化膜の２層の絶縁膜を埋め込む方法を用いて形成されたものである。図３０（ａ）および図３０（ｂ）に示すように、ＳＴＩ素子分離膜８の平面形状を規定する素子分離溝４は、図１中に示すＹ方向に交差する方向に延在する複数の線状溝部４２１と、線状溝部４２１の一端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第１接続溝４２２と、線状溝部４２１の他端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第２接続溝４２３とを有している。
【００３０】
また、本実施形態の半導体記憶装置では、図３０（ａ）に示すように、隣接する線状溝部４２１の間隔ｄ１と、第２接続溝４２３の幅ｄ２と、第１接続溝４２２の幅ｄ３とが同じとされている。なお、第２接続溝４２３の幅ｄ２とは、第２接続溝４２３の延在方向であるＹ方向（第1の方向）と直交する方向の第２接続溝４２３の幅を意味している。また、第１接続溝４２２の幅ｄ３とは、第１接続溝４２２の延在方向であるＹ方向（第1の方向）と直交する方向の第１接続溝４２２の幅を意味している。
隣接する線状溝部４２１の間隔ｄ１と、第２接続溝４２３の幅ｄ２と、第１接続溝４２２の幅ｄ３とが同じとされている場合、素子分離溝４の幅のばらつきが非常に小さいものとなるので、素子分離溝４のアスペクト比のばらつきが非常に小さいものとなる。したがって、素子分離溝４内に絶縁膜を埋め込んでＳＴＩ素子分離膜８を形成する際に、ボイドなどの埋め込み不良が部分的に発生することをより効果的に防止できる。
【００３１】
また、素子形成領域１０ａの平面形状は、図３０（ａ）および図３０（ｂ）に示すように、ＳＴＩ素子分離膜８の平面形状によって決定される。図１に示す素子形成領域１０ａは、図１中に示すＹ方向に延在する第1帯部１４１と、第1帯部１４１に対向配置された第２帯部１４２と、第1帯部１４１と第２帯部１４２との間に配置され、Ｙ方向に交差する方向に延在する複数の素子形成部１ａとを有している。
複数の素子形成部１ａには、第1帯部１４１側の端部１ｂと第1帯部１４１とが接続された複数の第１接続形成部１０ｂと、第1帯部１４１側の端部１ｂと第1帯部１４１とが離間して配置された複数の第１離間形成部１０ｄと、第２帯部１４２側の端部１ｃと第２帯部１４２とが接続された複数の第２接続形成部１０ｃと、第２帯部１４２側の端部１ｃと第２帯部１４２とが離間して配置された複数の第２離間形成部１０ｅとが含まれている。
【００３２】
本実施形態の半導体記憶装置では、図３０（ａ）に示すように、隣接する第１接続形成部１０ｂ、１０ｂの間には第１離間形成部１０ｄが配置されている。また、隣接する第２接続形成部１０ｃ、１０ｃの間には第２離間形成部１０ｅが配置されている。
なお、第１接続形成部１０ｂは、第２帯部１４２側の端部１ｃと第２帯部１４２とが接続されている第２接続形成部１０ｃを兼ねていてもよいし、第２帯部１４２側の端部１ｃと第２帯部１４２とが離間して配置されている第２離間形成部１０ｅを兼ねていてもよい。また、第１離間形成部１０ｄも第２接続形成部１０ｃを兼ねていてもよいし、第２離間形成部１０ｅを兼ねていてもよい。
【００３３】
また、本実施形態の半導体記憶装置では、図３０（ａ）および図３０（ｂ）に示すように、隣接する素子形成部１ａの間隔（隣接する線状溝部４２１の間隔ｄ１に対応する）と、第１離間形成部１０ｄの端部と第1帯部１４１との間隔（第２接続溝４２３の幅ｄ２に対応する）と、第２離間形成部１０ｅの端部と第２帯部１４２との間隔（第１接続溝４２２の幅ｄ３に対応する）とが同じとされている。
なお、第１離間形成部１０ｄの端部と第1帯部１４１との間隔とは、第1帯部１４１の延在方向であるＹ方向（第1の方向）と直交する方向の第１離間形成部１０ｄの端部と第1帯部１４１との間隔を意味している。また、第２離間形成部１０ｅの端部と第２帯部１４２との間隔とは、第２帯部１４２の延在方向であるＹ方向（第1の方向）と直交する方向の第２離間形成部１０ｅの端部と第２帯部１４２との間隔を意味している。
【００３４】
図１および図３０（ａ）に示すように、素子形成部１ａ上には、素子形成部１ａを縦断するように、Ｙ方向に延在する複数の埋め込み配線２３が設けられている。埋め込み配線２３は、ワード線２３Ａ（第１配線）と、素子分離用の埋め込み配線２３Ｂ（第２配線）とを含むものである。ワード線２３Ａと、素子分離用の埋め込み配線２３Ｂとは、同一の構造を有するものであるが、機能は異なっている。
ワード線２３Ａは、メモリセルのゲート電極として機能するものである。素子分離用の埋め込み配線２３Ｂは、所定の電位に維持されることにより隣接する素子（トランジスタ）を分離するものである。すなわち、同一の素子形成部１ａ上で隣接する素子間は、素子分離用の埋め込み配線２３Ｂを所定の電位に維持することにより、寄生トランジスタをオフ状態として分離する。
【００３５】
また、埋め込み配線２３と直交する方向（図１中に示すＸ方向）には、複数のビット線３０が所定の間隔で配置されている。そして、ワード線２３Ａと素子形成部１ａ（活性領域）とが交差する領域にそれぞれメモリセルが形成されている。
また、メモリセル領域６０ａ全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれ容量コンタクトパッド４２を介してキャパシタ（図１においては図示略）が接続されている。容量コンタクトパッド４２は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔で配置されている。
なお、本実施形態のＤＲＡＭは、図１に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
【００３６】
本実施形態のＤＲＡＭを構成するメモリセルは、図２（ａ）および図２（ｂ）に示すように、ゲート電極として機能するワード線２３Ａが半導体基板１内に完全に埋め込まれた埋め込みゲート型トランジスタを備えるものである。
埋め込みゲート型トランジスタは、図２（ａ）および図２（ｂ）に示すように、表層がシリコンからなる半導体基板１と、ＳＴＩ素子分離膜８と、素子形成部１ａと、ゲート電極溝１３の底部にゲート絶縁膜１５を介して埋め込まれたワード線２３Ａと、ゲート電極溝１３の内部でワード線２３Ａの上面を保護するとともに半導体基板１の表面とほぼ同じ高さの上面を有するキャップ絶縁膜２２と、半導体基板１の表面を覆う第１層間絶縁膜２４を介して上方に形成されるビット線３０とから概略構成されている。
【００３７】
また、埋め込みゲート型トランジスタは、ワード線２３Ａの幅方向両側の素子形成部１ａに不純物が注入されることによって形成された拡散領域２５，３７を備えている。埋め込みゲート型トランジスタの拡散領域２５は、ビット線３０と接続されている。
また、本実施形態の埋め込みゲート型トランジスタは、図２（ａ）に示すように、埋め込み配線２３の底面の一部が、埋め込み配線２３の長手方向に配置された隣接するＳＴＩ素子分離膜８の間に埋め込まれている。ＳＴＩ素子分離膜８と、埋め込み配線２３の埋め込まれた底面の一部の側面部分との間には、薄膜状のシリコン部１４がサイドウォール形状に設けられている。
【００３８】
なお、ワード線２３Ａと、素子分離用の埋め込み配線２３Ｂとは、同一の構造を有しているため、ワード線２３Ａの底面の一部においても、素子分離用の埋め込み配線２３Ｂの底面の一部においても、同様の薄膜状のシリコン部１４が設けられている。薄膜状のシリコン部１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。したがって、本実施形態の埋め込みゲート型トランジスタは、薄膜状のシリコン部１４のようなチャネル領域を有するリセスチャネル型トランジスタである。
【００３９】
埋め込みゲート型トランジスタの上方には、絶縁膜３３等を介してキャパシタが設けられている。具体的には、絶縁膜３３上には、埋め込みゲート型トランジスタの拡散領域３７と容量コンタクトプラグ４１を介して接続される容量コンタクトパッド４２とが設けられ、容量コンタクトパッド４２上には、ストッパー膜４３および第３層間絶縁膜４４を貫通するように設けられた下部電極４６、容量絶縁膜４７および上部電極４８から構成されるキャパシタが形成されている。
【００４０】
なお、本実施形態においては、キャパシタとして、下部電極４６の内壁のみを電極として利用するシリンダー型を記載しているが、キャパシタはこれに限定されるものではない。例えば、下部電極の内壁および外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
また、キャパシタ上には、第４層間絶縁膜４９を介して上部金属配線５０と保護膜５１からなる配線層が設けられている。本実施形態では、配線層が１層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層および層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００４１】
次に、本発明を適用した一実施形態である半導体装置の製造方法として、図１および図２に示す本実施形態のＤＲＡＭ（半導体装置）の製造方法について、図面を参照しながら説明する。図３〜図２６は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、図３〜図２６における（ａ）は図１に示すＡ−Ａ’線に沿った断面を示し、図３〜図２６における（ｂ）は図１に示すＢ−Ｂ’線に沿った断面をそれぞれ示している。
本実施形態のＤＲＡＭ（半導体装置）の製造方法は、ＳＴＩ素子分離膜８の形成工程と、埋め込み配線２３の形成工程と、ビット線３０の形成工程と、容量コンタクトプラグ４１の形成工程と、キャパシタの形成工程と、配線層の形成工程と、を備えて概略構成されている。以下、各工程について詳細に説明する。
【００４２】
（ＳＴＩ素子分離膜８の形成工程）
はじめに、半導体基板１に素子分離溝４を設ける工程を行う。半導体基板１に素子分離溝４を設けるには、まず、図３（ａ）および図３（ｂ）に示すように、例えば、Ｐ型のシリコン基板からなる半導体基板１上に、シリコン酸化膜（ＳｉＯ２）２とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）３とを順次堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン窒化膜３、シリコン酸化膜２、半導体基板１のパターニングを順次行なう。
【００４３】
このことにより、Ｙ方向に交差する方向に延在する複数の線状溝部４２１と、線状溝部４２１の一端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第１接続溝４２２と、線状溝部４２１の他端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第２接続溝４２３とを有する素子分離溝４を形成する（図３０（ａ）参照）。
【００４４】
ここで形成された素子分離溝４は、隣接する線状溝部４２１の端部同士が第１接続溝４２２または第２接続溝４２３によって１つおきにＹ方向に接続された平面形状を有するものであるので、全ての線状溝部４２１の端部をＸ方向およびＹ方向に接続する接続溝が設けられている場合（例えば、図３１（ａ）および図３１（ｂ）参照）のように線状溝部４２１の端部に幅の広い部分が形成されたり、線状溝部４２１の幅が端部に向かって徐々に狭くなって終端している場合（例えば、図３２（ａ）および図３２（ｂ）参照）のように線状溝部４２１の端部に幅の狭い部分が形成されたりすることがない。したがって、素子分離溝４の平面形状は、幅のばらつきの小さい形状となり、素子分離溝４は、アスペクト比のばらつきの小さいものとなる。
【００４５】
また、本実施形態のＤＲＡＭの製造方法では、素子分離溝４を形成する際に、図３０（ａ）に示すように、隣接する線状溝部４２１の間隔ｄ１と、第２接続溝４２３の幅ｄ２と、第１接続溝４２２の幅ｄ３とが同じとなるように、シリコン窒化膜３、シリコン酸化膜２、半導体基板１のパターニングを行なう。したがって、本実施形態において形成された素子分離溝４は、幅のばらつきが非常に小さく、アスペクト比のばらつきが非常に小さいものとなる。
【００４６】
次に、素子分離溝４内に絶縁膜を埋め込んでＳＴＩ素子分離膜８を形成することにより、ＳＴＩ素子分離膜８によって区画された素子形成領域１０ａを形成する工程を行う。
具体的には、まず、図４（ａ）および図４（ｂ）に示すように、素子分離溝４内の半導体基板１の表面とともに、半導体基板１の素子形成領域１０ａを被覆するシリコン酸化膜２およびシリコン窒化膜３の表面に、熱酸化によってシリコン酸化膜５を形成する。
【００４７】
次に、シリコン窒化膜を素子分離溝４内に埋め込むように堆積させる。
本実施形態のＤＲＡＭの製造方法では、上述したように、素子分離溝４は幅のばらつきが小さく、部分的なアスペクト比のばらつきが小さいものであるので、シリコン窒化膜を素子分離溝４に埋め込む際に、埋め込みやすい部分と埋め込みにくい部分との差がなく、部分的な埋め込み不良が生じにくく、素子分離溝４全体に容易にシリコン窒化膜を充填できる。
【００４８】
次に、素子分離溝４内に埋め込むように堆積されたシリコン窒化膜を、フッ酸などのエッチング液を用いるウェットエッチングにより一部除去し、素子分離溝４の底部にのみシリコン窒化膜６（第１絶縁膜）を残存させる。
本実施形態のＤＲＡＭの製造方法では、上述したように、素子分離溝４の幅のばらつきが小さいので、シリコン窒化膜６をウェットエッチングするエッチング液が、素子分離溝４の幅の広い部分から狭い部分へと侵入する現象が生じにくい。よって、本実施形態のＤＲＡＭの製造方法では、素子分離溝４の底部に設けられたシリコン窒化膜６の上面の位置のばらつきが抑制される。その結果、シリコン窒化膜６を設けた後の素子分離溝４のアスペクト比のばらつきも小さいものとなる。
【００４９】
次に、図５（ａ）および図５（ｂ）に示すように、底部にシリコン窒化膜６が形成された素子分離溝４内に、例えばＣＶＤ法によって、酸化シリコン膜を埋め込む。
本実施形態のＤＲＡＭの製造方法では、上述したように、素子分離溝４の幅のばらつきが小さく、シリコン窒化膜６を設けた後においても素子分離溝４のアスペクト比のばらつきが小さくなるため、酸化シリコン膜を素子分離溝４に埋め込む際に埋め込みやすい部分と埋め込みにくい部分との差がなく、部分的な埋め込み不良が生じにくい。したがって、素子分離溝４全体に容易に酸化シリコン膜を充填できる。
【００５０】
素子分離溝４に酸化シリコン膜を埋め込んだ後、マスク用のシリコン窒化膜３が露出するまでＣＭＰを行なって半導体基板１の表面を平坦化し、シリコン酸化膜７（第２絶縁膜）を形成する。次に、図６（ａ）および図６（ｂ）に示すように、例えばウェットエッチングによって、マスク用のシリコン窒化膜３およびシリコン酸化膜２を除去し、素子分離溝４の表面（すなわち、シリコン酸化膜７の表面）と半導体基板１の表面とを概略同等の高さとする。以上の工程により、ＳＴＩ（Shallow Trench Isolation）素子分離膜８が形成される。
【００５１】
本実施形態のＤＲＡＭの製造方法では、ＳＴＩ素子分離膜８が形成されることにより、図３０（ａ）に示すように、第1帯部１４１と第２帯部１４２と複数の素子形成部１ａとを有し、複数の素子形成部１ａが、複数の第１接続形成部１０ｂと複数の第１離間形成部１０ｄと複数の第２接続形成部１０ｃと複数の第２離間形成部１０ｅとを含み、隣接する第１接続形成部１０ｂ、１０ｂの間に第１離間形成部１０ｄが配置され、隣接する第２接続形成部１０ｃ、１０ｃの間に第２離間形成部１０ｅが配置された平面形状を有し、ＳＴＩ素子分離膜８によって区画された素子形成領域１０ａが形成される。
【００５２】
本実施形態のＤＲＡＭの製造方法では、ＳＴＩ素子分離膜８の平面形状を規定する素子分離溝４の幅のばらつきが小さいので、素子分離溝４にシリコン窒化膜６を埋め込む際にもシリコン酸化膜７を埋め込む際にも素子分離溝４のアスペクト比のばらつきが小さくなる。このため、素子分離溝４内に下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造を埋め込むことによって、線状溝部４２１においても第１接続溝４２２および第２接続溝４２３においてもボイドなどの部分的な埋め込み不良を生じさせることがなく、図５（ａ）に示すように、素子分離溝４内に絶縁膜を確実に充填することができる。したがって、本実施形態のＤＲＡＭの製造方法を用いることで、歩留まりよく図３０（ａ）に示す隣接する線状溝部４２１の間隔ｄ１の狭いＤＲＡＭを製造できる。
【００５３】
また、本実施形態のＤＲＡＭの製造方法では、素子分離溝４内に下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造を埋め込むので、例えば、素子分離溝４内にシリコン酸化膜７などからなる１層の絶縁膜を埋め込む場合と比較して、素子分離溝４内に絶縁膜を容易かつ確実に充填することができる。
なお、本実施形態においては、素子分離溝４内に下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造を埋め込む場合を例に挙げて説明したが、本発明は、２層構造を埋め込む場合に限定されるものではなく、素子分離溝４内に１層の絶縁膜を埋め込んでもよい。
【００５４】
次に、半導体基板１の表面に不純物拡散層を形成する。不純物拡散層を形成するには、まず、図６（ａ）および図６（ｂ）に示すように、熱酸化によって半導体基板１の表面にシリコン酸化膜９を形成する。次に、シリコン酸化膜９をマスクとして、半導体基板１の素子形成部１ａに低濃度のＮ型不純物（リン等）をイオン注入して、半導体基板１の表面近傍にＮ型不純物拡散層１０を形成する。Ｎ型不純物拡散層１０は、トランジスタのソース・ドレイン領域の一部として機能する。
【００５５】
（埋め込み配線２３の形成工程）
次に、埋め込み配線２３を形成する。埋め込み配線２３を形成するには、まず、図７（ａ）および図７（ｂ）に示すように、シリコン酸化膜９上にマスク用のシリコン窒化膜１１およびカーボン膜（アモルファス・カーボン膜）１２を順次堆積する。その後、カーボン膜１２、シリコン窒化膜１１およびシリコン酸化膜９を順次パターニングしてゲート電極溝（トレンチ）を形成するためのハードマスクを形成する。
【００５６】
次に、図８（ａ）および図８（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出する半導体基板１をエッチングする。このことにより、ゲート電極溝（トレンチ）１３が形成される。ゲート電極溝１３は、素子形成部１ａと交差する所定の方向（例えば、図１中のＹ方向）に延在するライン状のパターンとして形成される。
また、図８（ａ）に示すように、ゲート電極溝１３を形成する際に、ＳＴＩ素子分離膜８の表面の高さが、半導体基板１の表面の高さよりも高くなるように、ＳＴＩ素子分離膜８の部分よりも半導体基板１の露出された部分を深くエッチングする。これにより、ＳＴＩ素子分離膜８と接するゲート電極溝１３の側面部分には、サイドウォール状に薄膜状のシリコン部１４が残存する。この薄膜状のシリコン部１４は、トランジスタのチャネル領域として機能する。
【００５７】
また、図８（ａ）に示すように、ゲート電極溝１３を形成するために半導体基板１をエッチングする際には、素子分離溝４内に埋め込まれた上層のシリコン酸化膜７も除去される。ここで除去される上層のシリコン酸化膜７は、埋め込み配線２３の形成される領域のみである。したがって、埋め込み配線２３の形成されない領域である図１に示す埋め込み配線２３間の埋め込み配線２３と平行な領域には、シリコン酸化膜７は残存される。埋め込み配線２３間の領域に配置されている上層のシリコン酸化膜７に、ボイドなどの埋め込み不良が存在していると、隣接する埋め込み配線２３間にショートを発生させてしまう場合がある。また、ゲート電極溝１３を形成するための半導体基板１のエッチング後に残存する上層のシリコン酸化膜７に、ボイドなどの埋め込み不良が存在していると、ビット線３０や容量コンタクトプラグ４１に、ショートや異常パターンの形成などの不良が発生さしてしまう場合がある。
【００５８】
次に、図９（ａ）および図９（ｂ）に示すように、ゲート電極溝１３の内壁面および半導体基板１の表面を覆うように、ゲート絶縁膜１５を形成する。ゲート絶縁膜１５としては、例えば、熱酸化で形成したシリコン酸化膜等が用いられる。次に、ゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝１３内に埋め込み形成する。具体的には、ゲート電極材料として、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）とを用いて、ゲート電極溝１３内に窒化チタン膜１６およびタングステン膜１７を埋め込み形成する。
【００５９】
次に、図１０（ａ）および図１０（ｂ）に示すように、ゲート電極溝１３内に埋め込み形成した窒化チタン膜１６およびタングステン膜１７をエッチバックして、ゲート電極溝１３の底部にのみ窒化チタン膜１６およびタングステン膜１７を残存させる。このようにして、半導体基板１に設けられたゲート電極溝１３内に、埋め込み配線２３（ワード線（ゲート電極）２３Ａおよび素子分離用の埋め込み配線２３Ｂ）が埋め込み形成される。なお、上記エッチバック量は、埋め込み配線２３を埋め込み形成するために、ゲート電極溝１３内の埋め込み配線２３を構成するタングステン膜１７の上面が、半導体基板１の上面よりも低い（深い）位置となるようにする。
【００６０】
次に、図１１（ａ）および図１１（ｂ）に示すように、残存するタングステン膜１７上およびゲート電極溝１３の内壁を覆うように、例えばシリコン窒化膜等でライナー膜１８を形成する。次に、上記ライナー膜１８上に、埋め込み絶縁膜１９を形成する。埋め込み絶縁膜１９としては、例えば、ＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ（Spin On Dielectric）膜や、それらの積層膜を利用することができる。埋め込み絶縁膜１９としてＳＯＤ膜を用いた場合には、ライナー膜１８上にＳＯＤ膜を塗布した後、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行って固体の膜に改質する。
【００６１】
次に、ＣＭＰ処理を行って、マスク用のシリコン窒化膜１１上に形成されたライナー膜１８が露出するまで半導体基板１の表面を平坦化する。その後、図１２（ａ）および図１２（ｂ）に示すように、半導体基板１のシリコン表面が露出するように、マスク用のシリコン窒化膜１１と、埋め込み絶縁膜１９およびライナー膜１８の一部とをエッチングによって除去する（エッチバック）。このようにして、埋め込み配線２３の上部に、ライナー膜１８および埋め込み絶縁膜１９からなるキャップ絶縁膜２２を形成する。
【００６２】
（ビット線３０の形成工程）
次に、ビット線３０を形成する。ビット線３０を形成するには、まず、図１３（ａ）および図１３（ｂ）に示すように、半導体基板１の表面およびキャップ絶縁膜２２の表面を覆うようにプラズマ酸化膜（ＨＤＰ（High Density Plasma）膜）などからなる第１層間絶縁膜２４を形成する。第１層間絶縁膜２４は、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた上記段差を埋め込むとともに、成膜後の上面が平坦面となるように形成する。
【００６３】
次に、図１４（ａ）および図１４（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜２４の一部を除去して、ビットコンタクト開口部２４ａを形成する。ビットコンタクト開口部２４ａは、例えば図１に示すように、埋め込み配線２３と同一の方向（図１中に示すＹ方向）に延在するライン状の開口パターン２４ｂとして形成する。また、ビットコンタクトの開口パターン２４ｂと素子形成部１ａとが交差する部分では、図１４（ｂ）に示すように、ビットコンタクト開口部２４ａから半導体基板１のシリコン表面が露出する。
【００６４】
次に、図１４（ａ）および図１４（ｂ）に示すように、第１層間絶縁膜２４をマスクとしてビットコンタクト開口部２４ａから露出する半導体基板１の表面に、例えばヒ素等のＮ型の不純物をイオン注入する。これにより、半導体基板１の表面近傍にＮ型の不純物拡散層が形成される。Ｎ型の不純物拡散層は、トランジスタのソース・ドレイン領域の一方（本実施形態では、ドレイン領域）として機能する拡散領域２５となる。本実施形態の拡散領域２５では、上述したＮ型の不純物拡散層１０を形成する際のイオン注入量（Ｎ）よりも、イオン注入量（Ｎ＋）を若干多くして濃度勾配を設け、ＬＤＤ構造（Lightly Doped Drain）とすることが好ましい。
【００６５】
次に、図１５（ａ）および図１５（ｂ）に示すように、リン等のＮ型の不純物を含有するポリシリコンを第１層間絶縁膜２４の上に堆積させてポリシリコン膜２６を形成する。次に、ポリシリコン膜２６の上にタングステンシリサイド（ＷＳｉ）、タングステンおよびシリコン窒化膜を順次堆積して、タングステンシリサイド膜２７、タングステン膜２８およびシリコン窒化膜２９をそれぞれ形成する。
【００６６】
次に、図１６（ａ）および図１６（ｂ）に示すように、ポリシリコン膜２６、タングステンシリサイド膜２７、タングステン膜２８、シリコン窒化膜２９からなる積層膜をライン形状にパターニングして、ビット線３０を形成する。ビット線３０は、ビットコンタクト開口部２４ａ内において、ソース・ドレイン領域の一方となる拡散領域２５と接続される。すなわち、ビット線３０を構成するポリシリコン膜２６と、ビットコンタクト開口部２４ａから露出している半導体基板１の表面部分に形成された拡散領域２５とが接続される。このように、本実施形態のビット線３０は、ソース・ドレイン領域の一方となる拡散領域２５と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、コンタクトプラグの機能を兼ねるビット線３０を一回のリソグラフィー工程で形成（一括形成）する。
【００６７】
ビット線３０は、埋め込み配線２３と交差する方向（図１中に示すＸ方向）に延在するパターンとして形成される。なお、本実施形態では、ビット線３０が埋め込み配線２３と直交する直線形状である場合の例を示しているが、本発明はこれに限定されるものではない。例えば、ビット線３０は、一部を湾曲させた形状として配置してもよい。
次に、図１７（ａ）および図１７（ｂ）に示すように、第１層間絶縁膜２４上に、ビット線３０の表面を覆うようにシリコン窒化膜３１を形成し、シリコン窒化膜３１の表面を覆うようにライナー膜３２を形成する。ライナー膜３２としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）等を用いることができる。
【００６８】
本実施形態のＤＲＡＭは、メモリセル領域６０の外側に配置された周辺領域６０ａに図示略の周辺回路を備えている。この周辺回路として、例えばプレーナ型ＭＯＳトランジスタが形成されている場合には、ビット線３０を形成する際に、上記プレーナ型ＭＯＳトランジスタのゲート電極を同時に形成することができる。また、ビット線３０の側面を覆うシリコン窒化膜３１およびライナー膜３２からなる積層膜は、周辺回路として形成される上記プレーナ型ＭＯＳトランジスタにおいてゲート電極のサイドウォールの一部として用いることができる。
【００６９】
（容量コンタクトプラグ４１の形成工程）
次に、容量コンタクトプラグ４１を形成する。まず、図１８（ａ）および図１８（ｂ）に示すように、ライナー膜３２の上にＳＯＤを塗布してビット線３０間の空間を充填し、蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質することにより、ＳＯＤ膜（絶縁膜）３３を形成する。
次に、ライナー膜３２の上面が露出するまでＣＭＰを行って半導体基板１の表面を平坦化し、ＳＯＤ膜３３およびライナー膜３２の上面を覆うように第２層間絶縁膜３４を形成する。第２層間絶縁膜３４としては、例えば、ＣＶＤ法で形成したシリコン酸化膜を用いることができる。
【００７０】
次に、図１９（ａ）および図１９（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口部３５を形成する。容量コンタクト開口部３５は、ビット線３０の側面に形成されたシリコン窒化膜３１およびライナー膜３２をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって形成する。
【００７１】
具体的には、図２６に示すように、第２層間絶縁膜３４に、例えば埋め込み配線２３と同一の方向（図２６中に示すＹ方向）に延在するライン状の開口パターン３４ａを形成する。開口パターン３４ａの形成する際に、第２層間絶縁膜３４と同時にＳＯＤ膜３３をドライエッチングすると、ＳＯＤ膜３３にはビット線３０の側面に形成されたシリコン窒化膜３１およびライナー膜３２に幅方向が規制された開口が自己整合的に形成される。次に、この開口から露出するライナー膜３２、シリコン窒化膜３１および第１層間絶縁膜２４を順次エッチングによって除去することにより、容量コンタクト開口部３５を形成する。
また、図２６に示すように、容量コンタクト開口部３５と素子形成部１ａとが重なる部分では、図１９（ｂ）に示すように、容量コンタクト開口部３５から半導体基板１のシリコン表面が露出する。
【００７２】
次に、図１９（ａ）および図１９（ｂ）に示すように、容量コンタクト開口部３５の内壁部に、例えばシリコン窒化膜からなるサイドウォール（ＳＷ）３６を形成する。次に、第２層間絶縁膜３４をマスクとして、容量コンタクト開口部３５から露出する半導体基板１の表面に、例えばリン等のＮ型の不純物をイオン注入する。これにより、半導体基板１の表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の他方（本実施形態では、ソース領域）として機能する拡散領域３７となる。
【００７３】
次に、図２０（ａ）および図２０（ｂ）に示すように、第２層間絶縁膜３４上に、容量コンタクト開口部３５内を埋め込むようにしてリンを含有したポリシリコンを堆積し、エッチバックを行なって、容量コンタクト開口部３５の底部にポリシリコン層３８を形成する。次に、ポリシリコン層３８の表面にコバルトシリサイド（ＣｏＳｉ）層３９を形成する。その後、容量コンタクト開口部３５の内部を充填するようにタングステンを堆積してタングステン膜を成膜する。次に、ＣＭＰによってＳＯＤ膜３３の表面が露出するまで表面の平坦化を行ない、容量コンタクト開口部３５の内部にタングステンを残存させて、タングステン層４０を形成する。このようにして、ポリシリコン層３８、コバルトシリサイド層３９およびタングステン層４０からなる容量コンタクトプラグ４１が形成される。
【００７４】
（キャパシタの形成工程）
次に、キャパシタを形成する。まず、容量コンタクトプラグ４１を形成後の基板の表面に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２１（ａ）および図２１（ｂ）に示すような容量コンタクトパッド４２を形成する。容量コンタクトパッド４２は、均等な間隔で形成するために、図１および図２１（ｂ）に示すように、容量コンタクトプラグ４１の直上からずらした位置に形成されるが、容量コンタクトパッド４２は、容量コンタクトプラグ４１の上面と重なる部分で容量コンタクトプラグ４１と接続される。
【００７５】
次に、図２２（ａ）および図２２（ｂ）に示すように、容量コンタクトパッド４２を覆うように、半導体基板１上に、例えばシリコン窒化膜等を用いてストッパー膜４３を形成する。次に、ストッパー膜４３の上に、例えばシリコン酸化膜等を用いて第３層間絶縁膜４４を形成する。次に、図２３（ａ）および図２３（ｂ）に示すように、第３層間絶縁膜４４と容量コンタクトパッド４２上のストッパー膜４３とを貫通するコンタクトホール４５を形成し、容量コンタクトパッド４２の上面の一部を露出させる。次に、コンタクトホール４５の内壁面と容量コンタクトパッド４２の上面とを覆うようにして、例えば窒化チタン等を用いてキャパシタ素子の下部電極４６を形成する。これにより、下部電極４６の底部は、容量コンタクトパッド４２の上面と接続される。
【００７６】
次に、図２４（ａ）および図２４（ｂ）に示すように、第３層間絶縁膜４４の上に、下部電極４６の表面を覆うようにして容量絶縁膜４７を形成する。容量絶縁膜４７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）およびこれらの積層膜を用いることができる。次に、容量絶縁膜４７の表面を覆うように、例えば窒化チタン等を用いてキャパシタ素子の上部電極４８を形成する。このようにして、キャパシタが形成される。
【００７７】
（配線層の形成工程）
次に、キャパシタ素子を介して半導体基板１の上に配線層を形成する。まず、図２５（ａ）および図２５（ｂ）に示すように、上部電極４８の上に、この上部電極４８を覆うようにして、例えばシリコン酸化膜等からなる第４層間絶縁膜４９を形成する。次に、第４層間絶縁膜４９の上に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等で上部金属配線５０を形成する。その後、上部金属配線５０を覆うように保護膜５１を形成する。このことにより、ＤＲＡＭのメモリセルが完成する。以上のようにして、本実施形態のＤＲＡＭを製造する。
【００７８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態のＤＲＡＭでは、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとしてリセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、種々の埋め込み型トランジスタを適用することができる。
【００７９】
図２７は本発明を適用した一実施形態である他の半導体装置のメモリセルを示す図であり、図２７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２７（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。図２７（ａ）および図２７（ｂ）に示すメモリセルは、上記実施形態と同様に、ワード線を含む埋め込み配線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタを備えるものであり、埋め込みゲート型トランジスタの構成以外については上記実施形態と同一である。したがって、以下の説明においては、上記実施形態の半導体装置と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００８０】
本例の埋め込みゲート型トランジスタは、図２７（ａ）に示すように、埋め込み配線２２３の底面の一部が、埋め込み配線２２３の長手方向に配置された各ＳＴＩ素子分離膜２０８の上面に埋め込まれた構成となっている。すなわち、ＳＴＩ素子分離膜２０８の上面の高さが、隣接する当該ＳＴＩ素子分離膜２０８間の、半導体基板１の表面の高さよりも低くなるように構成されている。これにより、半導体基板１の上面には、埋め込み配線２２３の底面の、ＳＴＩ素子分離膜２０８への埋め込み部分とゲート絶縁膜１５を介して隣接するサドル形状のシリコン部２１４が設けられる。
【００８１】
埋め込み配線２２３は、ワード線２３３Ａ（第１配線）と、素子分離用の埋め込み配線２３３Ｂ（第２配線）とを含むものである。ワード線２３３Ａと素子分離用の埋め込み配線２３３Ｂとは同じ構造を有している。したがって、ワード線２３３Ａにおいても埋め込み配線２３３Ｂにおいても同様のサドル形状のシリコン部２１４が設けられている。
【００８２】
サドル形状のシリコン部２１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。本例の埋め込みゲート型トランジスタは、サドル形状のシリコン部２１４のようなチャネル領域を有するサドルフィン型トランジスタである。埋め込みゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
【００８３】
次に、図２７（ａ）および図２７（ｂ）に示すサドルフィン型トランジスタの製造方法について説明する。
ＳＴＩ素子分離膜の形成工程（図３〜図６を参照）および埋め込み配線の形成工程におけるハードマスクの形成工程（図７を参照）は、上記実施形態と同一である。
【００８４】
次に、図２８（ａ）および図２８（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出する半導体基板１をエッチングすることにより、ゲート電極溝（トレンチ）２１３を形成する。ゲート電極溝２１３を形成する際には、半導体基板１のシリコン層の部分よりもＳＴＩ素子分離膜２０８の部分を深くエッチングする。これにより、ＳＴＩ素子分離膜２０８の上面よりも高いシリコン層の部分であってゲート電極溝２１３と接する部分には、サドル状のシリコン部２１４が残存する。このサドル状のシリコン部２１４がトランジスタのチャネル領域として機能する。
【００８５】
次に、図２９（ａ）および図２９（ｂ）に示すように、ゲート電極溝２１３の内壁面および基板の表面全体にゲート絶縁膜１５を形成し、ゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝２１３内に埋め込み形成する。次に、ゲート電極材料をエッチバックして、ゲート電極溝２１３の底部にのみゲート電極材料である窒化チタン膜１６およびタングステン膜１７を残存させる。このようにして、半導体基板１に設けられたゲート電極溝２１３内に埋め込み配線２２３（ワード線（ゲート電極）２３３Ａおよび素子分離用の埋め込み配線２３３Ｂ）を形成する。
この工程以降の工程は、上記実施形態と同様である。
【符号の説明】
【００８６】
１・・・半導体基板、１ａ・・・素子形成部、２，５，７，９・・・シリコン酸化膜、３，６，１１，２９，３１・・・シリコン窒化膜、４・・・素子分離溝、８、２０８・・・ＳＴＩ素子分離膜（素子分離膜）、１０・・・Ｎ型不純物拡散層、１０ａ・・・素子形成領域、１０ｂ・・・第１接続形成部、１０ｃ・・・第２接続形成部、１０ｄ・・・第１離間形成部、１０ｅ・・・第２離間形成部、１２・・・カーボン膜、１３・・・ゲート電極溝、１４、２１４・・・シリコン部、１５・・・ゲート絶縁膜、１６・・・窒化チタン膜、１７，２８・・・タングステン膜、１８，３２・・・ライナー膜、１９・・・埋め込み絶縁膜、２２・・・キャップ絶縁膜、２３，２２３・・・埋め込み配線、２３Ａ、２２３Ａ・・・ワード線（第１配線）、２３Ｂ、２３３Ｂ・・・素子分離用の埋め込み配線（第２配線）、２４・・・第１層間絶縁膜、２４ａ・・・ビットコンタクト開口部、２４ｂ・・・開口パターン、２５，３７・・・拡散領域、２６・・・ポリシリコン膜、２７・・・タングステンシリサイド膜、３０・・・ビット線、３３・・・絶縁膜、３４・・・第２層間絶縁膜、３４ａ・・・開口パターン、３５・・・容量コンタクト開口部、３６・・・サイドウォール、３８・・・ポリシリコン層、３９・・・コバルトシリサイド層、４０・・・タングステン層、４１・・・容量コンタクトプラグ、４２・・・容量コンタクトパッド、４３・・・ストッパー膜、４４・・・第３層間絶縁膜、４５・・・コンタクトホール、４６・・・下部電極、４７・・・容量絶縁膜、４８・・・上部電極、４９・・・第４層間絶縁膜、５０・・・上部金属配線、５１・・・保護膜、６０・・・メモリセル領域、６０ａ・・・周辺領域、１４１・・・第1帯部、１４２・・・第２帯部、４２１・・・線状溝部、４２２・・・第１接続溝、４２３・・・第２接続溝。
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴って、半導体装置に使用される半導体素子の微細化が進められている。また、半導体装置の素子分離領域としては、近年、半導体層に設けられた溝内に絶縁膜を充填することにより形成されたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離膜が多く用いられている。しかし、半導体素子の微細化に伴って、ＳＴＩ素子分離膜となる絶縁膜を半導体層の溝内に充填することが困難になってきており、ＳＴＩ素子分離膜となる絶縁膜の埋め込み不良が発生しやすくなっている。
【０００３】
このため、ＳＴＩ素子分離膜の形成方法として、ポリシラザン等の塗布することにより成膜可能なＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）膜と、ＣＶＤ法で形成したシリコン酸化膜（Ｓｉ０２）とを、半導体層の溝内に埋め込む方法が提案されている（例えば、特許文献1参照）。
【０００４】
また、半導体素子の微細化に伴って、従来のプレーナー型のトランジスタに代えて、新しいタイプのトランジスタが用いられるようになってきている。新しいタイプのトランジスタとしては、短チャネル効果を防止する効果の高い溝型ゲート電極やゲート電極用の溝の側面部分にチャネル層を設けたトランジスタがある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２０３８９５号公報
【特許文献２】特開２００７−１５８２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳＴＩ素子分離膜を形成するために、半導体基板に設けられた溝内に２層の絶縁膜を埋め込む方法を用いたとしても、ＳＴＩ素子分離膜に部分的にボイドなどの埋め込み不良が発生する場合があった。
ここで、従来の半導体装置の問題点について図面を用いて詳細に説明する。
図３１は、従来の半導体装置の一例である半導体記憶装置（ＤＲＡＭ（Dynamic Random Access Memory））の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。図３１（ａ）は、ＤＲＡＭの一部を示した平面模式図であり、図３１（ｂ）は、図３１（ａ）の素子形成領域の一部のみを示した拡大平面図である。
【０００７】
図３１（ａ）に示す半導体記憶装置は、メモリセル領域１００ａと、メモリセル領域１００ａの外側に配置された周辺領域１００ｂとを有している。メモリセル領域１００ａには、半導体基板１００に設けられた素子分離溝４００内に絶縁膜を埋め込んでなるＳＴＩ素子分離膜８００と、ＳＴＩ素子分離膜８００によって区画された素子形成領域１１０ａとが形成されている。
図３１（ａ）に示すＳＴＩ素子分離膜８００は、素子分離溝４００にシリコン窒化膜とシリコン酸化膜の２層の絶縁膜を埋め込む方法を用いて形成されたものである。
【０００８】
図３１（ａ）に示すように、ＳＴＩ素子分離膜８００の平面形状を規定する素子分離溝４００は、図３１（ａ）中に示すＹ方向に交差する方向に延在する複数の線状溝部４０１と、全ての線状溝部４０１の端部を図３１（ａ）中に示すＸ方向およびＹ方向に接続する接続溝４０２とを有している。
【０００９】
また、素子形成領域１１０ａの平面形状は、図３１（ａ）に示すように、ＳＴＩ素子分離膜８００の平面形状によって決定される。図３１（ａ）に示す素子形成領域１１０ａは、図３１（ａ）中に示すＹ方向に延在する第1帯部１２１と、第1帯部１２１に対向配置された第２帯部１２２と、第1帯部１２１と第２帯部１２２との間に配置され、Ｙ方向に交差する方向に延在する複数の素子形成部１２３とを有している。素子形成部１２３の両端部１２３ａは、第1帯部１２１および第２帯部１２２と離間して配置されている。
【００１０】
図３１に示すＳＴＩ素子分離膜８００は、以下に示す方法によって形成されたものである。
図３２〜図３４は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。なお、図３２（ａ）、図３３（ａ）、図３４（ａ）は、図３１（ｂ）のＡ−Ａ‘断面に対応する縦断面図である。図３２（ｂ）、図３３（ｂ）、図３４（ｂ）は、図３１（ｂ）のＤ−Ｄ’断面に対応する縦断面図である。図３３（ｃ）は、図３１（ｂ）のＢ−Ｂ’断面に対応する縦断面図であり、図３３（ｄ）は、図３１（ｂ）のＣ−Ｃ’断面に対応する縦断面図である。また、図３２（ｃ）は、斜視図であり、図３２（ｃ）のＣ−Ｃ’断面およびＤ−Ｄ’断面は、図３１（ｂ）Ｃ−Ｃ’断面およびＤ−Ｄ’断面に対応している。
【００１１】
図３１に示すＳＴＩ素子分離膜８００を形成するには、まず、図３２（ａ）〜図３２（ｃ）に示すように、複数の線状溝部４０１と、隣接する線状溝部４０１の端部同士を接続する接続溝４０２とを有する素子分離溝４００を形成する。次いで、素子分離溝４００内を充填するように、シリコン窒化膜６０１を埋め込む。
その後、ウェットエッチングを行うことにより、シリコン窒化膜６０１の一部を除去し、図３３（ａ）〜図３３（ｄ）に示すように、素子分離溝４００の底部にシリコン窒化膜６００を残存させる。このウェットエッチングは、線状溝部４０１内のシリコン窒化膜６００の上面の位置が、図３３（ａ）〜図３３（ｄ）において点線で示される位置となるように行われる。
【００１２】
ウェットエッチング後のシリコン窒化膜６００の上面の位置は、図３３（ａ）に示すように、線状溝部４０１の長さ方向中央部が最も高く、図３３（ｂ）に示すように、接続溝４０２内が最も低くなる。そして、図３３（ａ）、図３３（ｃ）、図３３（ｄ）に示すように、線状溝部４０１の長さ方向中央部から接続溝４０２に近づくにつれて、徐々にウェットエッチング後のシリコン窒化膜６００の上面の位置が低くなる。
【００１３】
このようにしてシリコン窒化膜６０１をウェットエッチングした後、素子分離溝４００内を充填するように、シリコン酸化膜を形成する。その後、半導体基板１００の表面を平坦化することにより、図３４（ａ）および図３４（ｂ）に示すように、下層のシリコン窒化膜６００と上層のシリコン酸化膜７００の２層構造を埋め込んでなるＳＴＩ素子分離膜８００が形成される。
【００１４】
図３１に示すＳＴＩ素子分離膜８００では、接続溝４０２近傍の線状溝部４０１内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすかった。
この原因は、図３３（ａ）〜図３３（ｄ）に示すように、素子分離溝４００の底部に設けられているシリコン窒化膜６００の上面の位置にばらつきがあることに起因すると考えられる。シリコン窒化膜６００の上面の位置のばらつきは、シリコン窒化膜６０１をウェットエッチングするエッチング液が、線状溝部４０１と比較して幅の広い接続溝４０２から線状溝部４０１へと侵入することによって生じる。よって、図３３（ａ）〜図３３（ｄ）に示すように、線状溝部４０１の長さ方向中央部と比較して、接続溝４０２近傍の線状溝部４０１内の底部に設けられているシリコン窒化膜６００の上面の位置が低くなる。
【００１５】
その結果、シリコン窒化膜６００を設けた後、シリコン酸化膜７００を埋め込む工程における接続溝４０２近傍の線状溝部４０１のアスペクト比は、他の部分と比較して大きいものとなる。アスペクト比が大きい部分では、埋め込み不良が発生しやすいため、図３１に示すＳＴＩ素子分離膜８００では、接続溝４０２近傍の線状溝部４０１内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすいと考えられる。
【００１６】
また、図３５は、従来の半導体装置の他の例である半導体記憶装置（ＤＲＡＭ）の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。図３５（ａ）は、ＤＲＡＭの一部を示した平面模式図であり、図３５（ｂ）は、図３５（ａ）のメモリセル領域の縁部のみを示した拡大平面図である。
【００１７】
図３５に示す半導体記憶装置が、図３１（ａ）に示す半導体記憶装置と異なるところは、ＳＴＩ素子分離膜８０１、素子分離溝４１０、素子形成領域１１１ａの平面形状のみであるので、その他の部材についての説明を省略する。
また、図３５に示す半導体記憶装置のＳＴＩ素子分離膜８０１は、図３１に示すＳＴＩ素子分離膜８００と同様の方法によって形成されたものである。
【００１８】
図３５（ａ）に示すように、ＳＴＩ素子分離膜８０１の平面形状を規定する素子分離溝４１０は、図３５（ａ）中に示すＹ方向に交差する方向に延在する複数の線状溝部４１１を有している。
また、素子形成領域１１１ａの平面形状は、図３５（ａ）に示すように、ＳＴＩ素子分離膜８０１の平面形状によって決定される。図３５（ａ）に示す素子形成領域１１１ａは、図３５（ａ）中に示すＹ方向に延在する第1帯部１３１と、第1帯部１３１に対向配置された第２帯部１３２と、第1帯部１３１と第２帯部１３２との間に配置され、Ｙ方向に交差する方向に延在する複数の素子形成部１３３とを有している。素子形成部１３３の両端部１３３ａは、第1帯部１３１および第２帯部１３２と接続されている。
【００１９】
図３５に示すＳＴＩ素子分離膜８０１では、線状溝部４１１の端部内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすかった。
この原因は、図３５（ｂ）に示すように、線状溝部４１１の幅が端部に向かって徐々に狭くなっていることに起因すると考えられる。線状溝部４１１の幅が狭いほど線状溝部４１１のアスペクト比が大きくなる。このため、図３５に示すＳＴＩ素子分離膜８０１では、線状溝部４１１の端部内に埋め込まれたシリコン酸化膜７００にボイドなどの埋め込み不良が発生しやすいと考えられる。
【課題を解決するための手段】
【００２０】
本発明者は、上記問題を解決するために、素子分離膜の平面形状および素子形成領域の平面形状に着目して鋭意検討した。その結果、素子分離膜の平面形状を規定する素子分離溝の平面形状（素子形成領域の平面形状に対応する形状）を、幅のばらつきの小さい形状とすることで、絶縁膜を埋め込む際の素子分離溝をアスペクト比のばらつきの小さい形状とすることができ、素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に部分的に発生するボイドなどの埋め込み不良を防止でき、歩留まりよく製造できる半導体装置を実現できることを見出し、本発明を想到した。
【００２１】
本発明の半導体装置は、半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、前記素子形成領域が、第1の方向に延在する第1帯部と、前記第1帯部に対向配置された第２帯部と、前記第1帯部と前記第２帯部との間に配置され、前記第1の方向に交差する方向に延在する複数の素子形成部とを有し、前記複数の素子形成部は、前記第1帯部側の端部と前記第1帯部とが接続された複数の第１接続形成部と、前記第1帯部側の端部と前記第1帯部とが離間して配置された複数の第１離間形成部と、前記第２帯部側の端部と前記第２帯部とが接続された複数の第２接続形成部と、前記第２帯部側の端部と前記第２帯部とが離間して配置された複数の第２離間形成部とを含み、隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されていることを特徴とする。
【発明の効果】
【００２２】
本発明の半導体装置は、半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、前記素子形成領域が、第1の方向に延在する第1帯部と、前記第1帯部に対向配置された第２帯部と、前記第1帯部と前記第２帯部との間に配置され、前記第1の方向に交差する方向に延在する複数の素子形成部とを有し、前記複数の素子形成部は、前記第1帯部側の端部と前記第1帯部とが接続された複数の第１接続形成部と、前記第1帯部側の端部と前記第1帯部とが離間して配置された複数の第１離間形成部と、前記第２帯部側の端部と前記第２帯部とが接続された複数の第２接続形成部と、前記第２帯部側の端部と前記第２帯部とが離間して配置された複数の第２離間形成部とを含み、隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されているものであるので、素子分離膜の平面形状が、幅のばらつきの小さい形状となる。
【００２３】
より詳細には、隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されているので、素子形成部と第1帯部および／または第２帯部との間に第1の方向に延在する幅の広い素子分離溝が形成されたり、隣接する２本の素子形成部と第1帯部または第２帯部とが接続されることによって第1帯部または第２帯部に向かって幅が徐々に狭くなって終端する幅の狭い素子分離溝が形成されたりすることがなく、素子分離溝の平面形状が、幅のばらつきの小さい形状となる。
【００２４】
このように本発明の半導体装置では、素子分離膜の平面形状を規定する素子分離溝の幅のばらつきが小さくなるので、素子分離溝内に１層の絶縁膜を埋め込む方法を用いた場合であっても２層の絶縁膜を埋め込む方法を用いた場合であっても、素子分離溝に絶縁膜を埋め込む際の素子分離溝のアスペクト比のばらつきが小さいものとなり、素子分離溝内に絶縁膜を埋め込んでなる素子分離膜に部分的に発生するボイドなどの埋め込み不良を防止できる。したがって、本発明の半導体装置は、歩留まりよく製造することができるものとなる。
【図面の簡単な説明】
【００２５】
【図１】図１は本発明を適用した半導体装置の一実施形態を説明するための平面図であり、半導体装置のメモリセル領域を示した平面図である。
【図２】図２は本発明を適用した一実施形態である半導体装置のメモリセルを示す図であり、図２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３】図３は本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図３（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図３（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図４】図４は本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図４（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図４（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図５（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図５（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図６（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図６（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図７（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図８（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図９（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図９（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１０（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１０（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１１（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１１（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１３（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１３（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１４（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１４（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１５（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１５（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１６（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１６（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１８（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図１９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図１９（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図１９（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２０（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２０（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２１（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２１（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２３（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２３（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２４（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２４（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための工程断面図であって、図２５（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２５（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための平面図である。
【図２７】図２７は本発明を適用した一実施形態である他の半導体装置のメモリセルを示す図であり、図２７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２７（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２８】本発明を適用した他の例である半導体装置の製造方法を説明するための工程断面図であって、図２８（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２８（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図２９】本発明を適用した他の例である半導体装置の製造方法を説明するための工程断面図であって、図２９（ａ）は図１中に示すＡ−Ａ’線に沿った断面図、図２９（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【図３０】図３０は本発明を適用した半導体装置の一実施形態を説明するための平面図であり、図３０（ａ）は半導体装置の素子分離溝と素子分離膜と素子形成領域と埋め込み配線のみを示した平面模式図であり、図３０（ｂ）は、図３０（ａ）の素子形成領域の一部のみを示した拡大平面図である。
【図３１】図３１は、従来の半導体装置の一例である半導体記憶装置の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。
【図３２】図３２は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図３３】図３３は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図３４】図３４は、従来の半導体装置の製造方法を用いて図３１に示すＤＲＡＭのＳＴＩ素子分離膜を製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図３５】図３５は、従来の半導体装置の他の例である半導体記憶装置（ＤＲＡＭ）の問題点を説明するための図であり、従来の半導体装置の製造方法を用いてＤＲＡＭを製造している途中の一工程を示した工程図である。
【発明を実施するための形態】
【００２６】
以下、本発明を適用した一実施形態である半導体装置について、図面を参照して詳細に説明する。本実施形態では、例えば半導体装置としてＤＲＡＭに、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、本発明を説明しやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２７】
はじめに、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）について説明する。
図１は本発明を適用した半導体装置の一実施形態を説明するための平面図であり、半導体装置のメモリセル領域を示した平面図である。図３０（ａ）は半導体装置の素子分離溝と素子分離膜と素子形成領域と埋め込み配線のみを示した平面模式図であり、図３０（ｂ）は、図３０（ａ）の素子形成領域の一部のみを示した拡大平面図である。また、図２（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。
【００２８】
本実施形態の半導体記憶装置は、図１および図３０（ａ）に示すように、メモリセル領域６０と、メモリセル領域６０の外側に配置され、駆動用トランジスタ（図示略）の配置された周辺領域６０ａとを有している。
メモリセル領域６０ａには、半導体基板１に設けられた素子分離溝４内に絶縁膜を埋め込んでなるＳＴＩ素子分離膜（素子分離膜）８と、ＳＴＩ素子分離膜８によって区画された素子形成領域１０ａとが形成されている。
【００２９】
ＳＴＩ素子分離膜８は、素子分離溝４にシリコン窒化膜とシリコン酸化膜の２層の絶縁膜を埋め込む方法を用いて形成されたものである。図３０（ａ）および図３０（ｂ）に示すように、ＳＴＩ素子分離膜８の平面形状を規定する素子分離溝４は、図１中に示すＹ方向に交差する方向に延在する複数の線状溝部４２１と、線状溝部４２１の一端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第１接続溝４２２と、線状溝部４２１の他端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第２接続溝４２３とを有している。
【００３０】
また、本実施形態の半導体記憶装置では、図３０（ａ）に示すように、隣接する線状溝部４２１の間隔ｄ１と、第２接続溝４２３の幅ｄ２と、第１接続溝４２２の幅ｄ３とが同じとされている。なお、第２接続溝４２３の幅ｄ２とは、第２接続溝４２３の延在方向であるＹ方向（第1の方向）と直交する方向の第２接続溝４２３の幅を意味している。また、第１接続溝４２２の幅ｄ３とは、第１接続溝４２２の延在方向であるＹ方向（第1の方向）と直交する方向の第１接続溝４２２の幅を意味している。
隣接する線状溝部４２１の間隔ｄ１と、第２接続溝４２３の幅ｄ２と、第１接続溝４２２の幅ｄ３とが同じとされている場合、素子分離溝４の幅のばらつきが非常に小さいものとなるので、素子分離溝４のアスペクト比のばらつきが非常に小さいものとなる。したがって、素子分離溝４内に絶縁膜を埋め込んでＳＴＩ素子分離膜８を形成する際に、ボイドなどの埋め込み不良が部分的に発生することをより効果的に防止できる。
【００３１】
また、素子形成領域１０ａの平面形状は、図３０（ａ）および図３０（ｂ）に示すように、ＳＴＩ素子分離膜８の平面形状によって決定される。図１に示す素子形成領域１０ａは、図１中に示すＹ方向に延在する第1帯部１４１と、第1帯部１４１に対向配置された第２帯部１４２と、第1帯部１４１と第２帯部１４２との間に配置され、Ｙ方向に交差する方向に延在する複数の素子形成部１ａとを有している。
複数の素子形成部１ａには、第1帯部１４１側の端部１ｂと第1帯部１４１とが接続された複数の第１接続形成部１０ｂと、第1帯部１４１側の端部１ｂと第1帯部１４１とが離間して配置された複数の第１離間形成部１０ｄと、第２帯部１４２側の端部１ｃと第２帯部１４２とが接続された複数の第２接続形成部１０ｃと、第２帯部１４２側の端部１ｃと第２帯部１４２とが離間して配置された複数の第２離間形成部１０ｅとが含まれている。
【００３２】
本実施形態の半導体記憶装置では、図３０（ａ）に示すように、隣接する第１接続形成部１０ｂ、１０ｂの間には第１離間形成部１０ｄが配置されている。また、隣接する第２接続形成部１０ｃ、１０ｃの間には第２離間形成部１０ｅが配置されている。
なお、第１接続形成部１０ｂは、第２帯部１４２側の端部１ｃと第２帯部１４２とが接続されている第２接続形成部１０ｃを兼ねていてもよいし、第２帯部１４２側の端部１ｃと第２帯部１４２とが離間して配置されている第２離間形成部１０ｅを兼ねていてもよい。また、第１離間形成部１０ｄも第２接続形成部１０ｃを兼ねていてもよいし、第２離間形成部１０ｅを兼ねていてもよい。
【００３３】
また、本実施形態の半導体記憶装置では、図３０（ａ）および図３０（ｂ）に示すように、隣接する素子形成部１ａの間隔（隣接する線状溝部４２１の間隔ｄ１に対応する）と、第１離間形成部１０ｄの端部と第1帯部１４１との間隔（第２接続溝４２３の幅ｄ２に対応する）と、第２離間形成部１０ｅの端部と第２帯部１４２との間隔（第１接続溝４２２の幅ｄ３に対応する）とが同じとされている。
なお、第１離間形成部１０ｄの端部と第1帯部１４１との間隔とは、第1帯部１４１の延在方向であるＹ方向（第1の方向）と直交する方向の第１離間形成部１０ｄの端部と第1帯部１４１との間隔を意味している。また、第２離間形成部１０ｅの端部と第２帯部１４２との間隔とは、第２帯部１４２の延在方向であるＹ方向（第1の方向）と直交する方向の第２離間形成部１０ｅの端部と第２帯部１４２との間隔を意味している。
【００３４】
図１および図３０（ａ）に示すように、素子形成部１ａ上には、素子形成部１ａを縦断するように、Ｙ方向に延在する複数の埋め込み配線２３が設けられている。埋め込み配線２３は、ワード線２３Ａ（第１配線）と、素子分離用の埋め込み配線２３Ｂ（第２配線）とを含むものである。ワード線２３Ａと、素子分離用の埋め込み配線２３Ｂとは、同一の構造を有するものであるが、機能は異なっている。
ワード線２３Ａは、メモリセルのゲート電極として機能するものである。素子分離用の埋め込み配線２３Ｂは、所定の電位に維持されることにより隣接する素子（トランジスタ）を分離するものである。すなわち、同一の素子形成部１ａ上で隣接する素子間は、素子分離用の埋め込み配線２３Ｂを所定の電位に維持することにより、寄生トランジスタをオフ状態として分離する。
【００３５】
また、埋め込み配線２３と直交する方向（図１中に示すＸ方向）には、複数のビット線３０が所定の間隔で配置されている。そして、ワード線２３Ａと素子形成部１ａ（活性領域）とが交差する領域にそれぞれメモリセルが形成されている。
また、メモリセル領域６０ａ全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれ容量コンタクトパッド４２を介してキャパシタ（図１においては図示略）が接続されている。容量コンタクトパッド４２は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔で配置されている。
なお、本実施形態のＤＲＡＭは、図１に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
【００３６】
本実施形態のＤＲＡＭを構成するメモリセルは、図２（ａ）および図２（ｂ）に示すように、ゲート電極として機能するワード線２３Ａが半導体基板１内に完全に埋め込まれた埋め込みゲート型トランジスタを備えるものである。
埋め込みゲート型トランジスタは、図２（ａ）および図２（ｂ）に示すように、表層がシリコンからなる半導体基板１と、ＳＴＩ素子分離膜８と、素子形成部１ａと、ゲート電極溝１３の底部にゲート絶縁膜１５を介して埋め込まれたワード線２３Ａと、ゲート電極溝１３の内部でワード線２３Ａの上面を保護するとともに半導体基板１の表面とほぼ同じ高さの上面を有するキャップ絶縁膜２２と、半導体基板１の表面を覆う第１層間絶縁膜２４を介して上方に形成されるビット線３０とから概略構成されている。
【００３７】
また、埋め込みゲート型トランジスタは、ワード線２３Ａの幅方向両側の素子形成部１ａに不純物が注入されることによって形成された拡散領域２５，３７を備えている。埋め込みゲート型トランジスタの拡散領域２５は、ビット線３０と接続されている。
また、本実施形態の埋め込みゲート型トランジスタは、図２（ａ）に示すように、埋め込み配線２３の底面の一部が、埋め込み配線２３の長手方向に配置された隣接するＳＴＩ素子分離膜８の間に埋め込まれている。ＳＴＩ素子分離膜８と、埋め込み配線２３の埋め込まれた底面の一部の側面部分との間には、薄膜状のシリコン部１４がサイドウォール形状に設けられている。
【００３８】
なお、ワード線２３Ａと、素子分離用の埋め込み配線２３Ｂとは、同一の構造を有しているため、ワード線２３Ａの底面の一部においても、素子分離用の埋め込み配線２３Ｂの底面の一部においても、同様の薄膜状のシリコン部１４が設けられている。薄膜状のシリコン部１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。したがって、本実施形態の埋め込みゲート型トランジスタは、薄膜状のシリコン部１４のようなチャネル領域を有するリセスチャネル型トランジスタである。
【００３９】
埋め込みゲート型トランジスタの上方には、絶縁膜３３等を介してキャパシタが設けられている。具体的には、絶縁膜３３上には、埋め込みゲート型トランジスタの拡散領域３７と容量コンタクトプラグ４１を介して接続される容量コンタクトパッド４２とが設けられ、容量コンタクトパッド４２上には、ストッパー膜４３および第３層間絶縁膜４４を貫通するように設けられた下部電極４６、容量絶縁膜４７および上部電極４８から構成されるキャパシタが形成されている。
【００４０】
なお、本実施形態においては、キャパシタとして、下部電極４６の内壁のみを電極として利用するシリンダー型を記載しているが、キャパシタはこれに限定されるものではない。例えば、下部電極の内壁および外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
また、キャパシタ上には、第４層間絶縁膜４９を介して上部金属配線５０と保護膜５１からなる配線層が設けられている。本実施形態では、配線層が１層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層および層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００４１】
次に、本発明を適用した一実施形態である半導体装置の製造方法として、図１および図２に示す本実施形態のＤＲＡＭ（半導体装置）の製造方法について、図面を参照しながら説明する。図３〜図２６は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、図３〜図２６における（ａ）は図１に示すＡ−Ａ’線に沿った断面を示し、図３〜図２６における（ｂ）は図１に示すＢ−Ｂ’線に沿った断面をそれぞれ示している。
本実施形態のＤＲＡＭ（半導体装置）の製造方法は、ＳＴＩ素子分離膜８の形成工程と、埋め込み配線２３の形成工程と、ビット線３０の形成工程と、容量コンタクトプラグ４１の形成工程と、キャパシタの形成工程と、配線層の形成工程と、を備えて概略構成されている。以下、各工程について詳細に説明する。
【００４２】
（ＳＴＩ素子分離膜８の形成工程）
はじめに、半導体基板１に素子分離溝４を設ける工程を行う。半導体基板１に素子分離溝４を設けるには、まず、図３（ａ）および図３（ｂ）に示すように、例えば、Ｐ型のシリコン基板からなる半導体基板１上に、シリコン酸化膜（ＳｉＯ２）２とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）３とを順次堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン窒化膜３、シリコン酸化膜２、半導体基板１のパターニングを順次行なう。
【００４３】
このことにより、Ｙ方向に交差する方向に延在する複数の線状溝部４２１と、線状溝部４２１の一端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第１接続溝４２２と、線状溝部４２１の他端側において隣接する線状溝部４２１の端部同士を１つおきにＹ方向に接続する第２接続溝４２３とを有する素子分離溝４を形成する（図３０（ａ）参照）。
【００４４】
ここで形成された素子分離溝４は、隣接する線状溝部４２１の端部同士が第１接続溝４２２または第２接続溝４２３によって１つおきにＹ方向に接続された平面形状を有するものであるので、全ての線状溝部４２１の端部をＸ方向およびＹ方向に接続する接続溝が設けられている場合（例えば、図３１（ａ）および図３１（ｂ）参照）のように線状溝部４２１の端部に幅の広い部分が形成されたり、線状溝部４２１の幅が端部に向かって徐々に狭くなって終端している場合（例えば、図３２（ａ）および図３２（ｂ）参照）のように線状溝部４２１の端部に幅の狭い部分が形成されたりすることがない。したがって、素子分離溝４の平面形状は、幅のばらつきの小さい形状となり、素子分離溝４は、アスペクト比のばらつきの小さいものとなる。
【００４５】
また、本実施形態のＤＲＡＭの製造方法では、素子分離溝４を形成する際に、図３０（ａ）に示すように、隣接する線状溝部４２１の間隔ｄ１と、第２接続溝４２３の幅ｄ２と、第１接続溝４２２の幅ｄ３とが同じとなるように、シリコン窒化膜３、シリコン酸化膜２、半導体基板１のパターニングを行なう。したがって、本実施形態において形成された素子分離溝４は、幅のばらつきが非常に小さく、アスペクト比のばらつきが非常に小さいものとなる。
【００４６】
次に、素子分離溝４内に絶縁膜を埋め込んでＳＴＩ素子分離膜８を形成することにより、ＳＴＩ素子分離膜８によって区画された素子形成領域１０ａを形成する工程を行う。
具体的には、まず、図４（ａ）および図４（ｂ）に示すように、素子分離溝４内の半導体基板１の表面とともに、半導体基板１の素子形成領域１０ａを被覆するシリコン酸化膜２およびシリコン窒化膜３の表面に、熱酸化によってシリコン酸化膜５を形成する。
【００４７】
次に、シリコン窒化膜を素子分離溝４内に埋め込むように堆積させる。
本実施形態のＤＲＡＭの製造方法では、上述したように、素子分離溝４は幅のばらつきが小さく、部分的なアスペクト比のばらつきが小さいものであるので、シリコン窒化膜を素子分離溝４に埋め込む際に、埋め込みやすい部分と埋め込みにくい部分との差がなく、部分的な埋め込み不良が生じにくく、素子分離溝４全体に容易にシリコン窒化膜を充填できる。
【００４８】
次に、素子分離溝４内に埋め込むように堆積されたシリコン窒化膜を、フッ酸などのエッチング液を用いるウェットエッチングにより一部除去し、素子分離溝４の底部にのみシリコン窒化膜６（第１絶縁膜）を残存させる。
本実施形態のＤＲＡＭの製造方法では、上述したように、素子分離溝４の幅のばらつきが小さいので、シリコン窒化膜６をウェットエッチングするエッチング液が、素子分離溝４の幅の広い部分から狭い部分へと侵入する現象が生じにくい。よって、本実施形態のＤＲＡＭの製造方法では、素子分離溝４の底部に設けられたシリコン窒化膜６の上面の位置のばらつきが抑制される。その結果、シリコン窒化膜６を設けた後の素子分離溝４のアスペクト比のばらつきも小さいものとなる。
【００４９】
次に、図５（ａ）および図５（ｂ）に示すように、底部にシリコン窒化膜６が形成された素子分離溝４内に、例えばＣＶＤ法によって、酸化シリコン膜を埋め込む。
本実施形態のＤＲＡＭの製造方法では、上述したように、素子分離溝４の幅のばらつきが小さく、シリコン窒化膜６を設けた後においても素子分離溝４のアスペクト比のばらつきが小さくなるため、酸化シリコン膜を素子分離溝４に埋め込む際に埋め込みやすい部分と埋め込みにくい部分との差がなく、部分的な埋め込み不良が生じにくい。したがって、素子分離溝４全体に容易に酸化シリコン膜を充填できる。
【００５０】
素子分離溝４に酸化シリコン膜を埋め込んだ後、マスク用のシリコン窒化膜３が露出するまでＣＭＰを行なって半導体基板１の表面を平坦化し、シリコン酸化膜７（第２絶縁膜）を形成する。次に、図６（ａ）および図６（ｂ）に示すように、例えばウェットエッチングによって、マスク用のシリコン窒化膜３およびシリコン酸化膜２を除去し、素子分離溝４の表面（すなわち、シリコン酸化膜７の表面）と半導体基板１の表面とを概略同等の高さとする。以上の工程により、ＳＴＩ（Shallow Trench Isolation）素子分離膜８が形成される。
【００５１】
本実施形態のＤＲＡＭの製造方法では、ＳＴＩ素子分離膜８が形成されることにより、図３０（ａ）に示すように、第1帯部１４１と第２帯部１４２と複数の素子形成部１ａとを有し、複数の素子形成部１ａが、複数の第１接続形成部１０ｂと複数の第１離間形成部１０ｄと複数の第２接続形成部１０ｃと複数の第２離間形成部１０ｅとを含み、隣接する第１接続形成部１０ｂ、１０ｂの間に第１離間形成部１０ｄが配置され、隣接する第２接続形成部１０ｃ、１０ｃの間に第２離間形成部１０ｅが配置された平面形状を有し、ＳＴＩ素子分離膜８によって区画された素子形成領域１０ａが形成される。
【００５２】
本実施形態のＤＲＡＭの製造方法では、ＳＴＩ素子分離膜８の平面形状を規定する素子分離溝４の幅のばらつきが小さいので、素子分離溝４にシリコン窒化膜６を埋め込む際にもシリコン酸化膜７を埋め込む際にも素子分離溝４のアスペクト比のばらつきが小さくなる。このため、素子分離溝４内に下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造を埋め込むことによって、線状溝部４２１においても第１接続溝４２２および第２接続溝４２３においてもボイドなどの部分的な埋め込み不良を生じさせることがなく、図５（ａ）に示すように、素子分離溝４内に絶縁膜を確実に充填することができる。したがって、本実施形態のＤＲＡＭの製造方法を用いることで、歩留まりよく図３０（ａ）に示す隣接する線状溝部４２１の間隔ｄ１の狭いＤＲＡＭを製造できる。
【００５３】
また、本実施形態のＤＲＡＭの製造方法では、素子分離溝４内に下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造を埋め込むので、例えば、素子分離溝４内にシリコン酸化膜７などからなる１層の絶縁膜を埋め込む場合と比較して、素子分離溝４内に絶縁膜を容易かつ確実に充填することができる。
なお、本実施形態においては、素子分離溝４内に下層のシリコン窒化膜６と上層のシリコン酸化膜７との２層構造を埋め込む場合を例に挙げて説明したが、本発明は、２層構造を埋め込む場合に限定されるものではなく、素子分離溝４内に１層の絶縁膜を埋め込んでもよい。
【００５４】
次に、半導体基板１の表面に不純物拡散層を形成する。不純物拡散層を形成するには、まず、図６（ａ）および図６（ｂ）に示すように、熱酸化によって半導体基板１の表面にシリコン酸化膜９を形成する。次に、シリコン酸化膜９をマスクとして、半導体基板１の素子形成部１ａに低濃度のＮ型不純物（リン等）をイオン注入して、半導体基板１の表面近傍にＮ型不純物拡散層１０を形成する。Ｎ型不純物拡散層１０は、トランジスタのソース・ドレイン領域の一部として機能する。
【００５５】
（埋め込み配線２３の形成工程）
次に、埋め込み配線２３を形成する。埋め込み配線２３を形成するには、まず、図７（ａ）および図７（ｂ）に示すように、シリコン酸化膜９上にマスク用のシリコン窒化膜１１およびカーボン膜（アモルファス・カーボン膜）１２を順次堆積する。その後、カーボン膜１２、シリコン窒化膜１１およびシリコン酸化膜９を順次パターニングしてゲート電極溝（トレンチ）を形成するためのハードマスクを形成する。
【００５６】
次に、図８（ａ）および図８（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出する半導体基板１をエッチングする。このことにより、ゲート電極溝（トレンチ）１３が形成される。ゲート電極溝１３は、素子形成部１ａと交差する所定の方向（例えば、図１中のＹ方向）に延在するライン状のパターンとして形成される。
また、図８（ａ）に示すように、ゲート電極溝１３を形成する際に、ＳＴＩ素子分離膜８の表面の高さが、半導体基板１の表面の高さよりも高くなるように、ＳＴＩ素子分離膜８の部分よりも半導体基板１の露出された部分を深くエッチングする。これにより、ＳＴＩ素子分離膜８と接するゲート電極溝１３の側面部分には、サイドウォール状に薄膜状のシリコン部１４が残存する。この薄膜状のシリコン部１４は、トランジスタのチャネル領域として機能する。
【００５７】
また、図８（ａ）に示すように、ゲート電極溝１３を形成するために半導体基板１をエッチングする際には、素子分離溝４内に埋め込まれた上層のシリコン酸化膜７も除去される。ここで除去される上層のシリコン酸化膜７は、埋め込み配線２３の形成される領域のみである。したがって、埋め込み配線２３の形成されない領域である図１に示す埋め込み配線２３間の埋め込み配線２３と平行な領域には、シリコン酸化膜７は残存される。埋め込み配線２３間の領域に配置されている上層のシリコン酸化膜７に、ボイドなどの埋め込み不良が存在していると、隣接する埋め込み配線２３間にショートを発生させてしまう場合がある。また、ゲート電極溝１３を形成するための半導体基板１のエッチング後に残存する上層のシリコン酸化膜７に、ボイドなどの埋め込み不良が存在していると、ビット線３０や容量コンタクトプラグ４１に、ショートや異常パターンの形成などの不良が発生さしてしまう場合がある。
【００５８】
次に、図９（ａ）および図９（ｂ）に示すように、ゲート電極溝１３の内壁面および半導体基板１の表面を覆うように、ゲート絶縁膜１５を形成する。ゲート絶縁膜１５としては、例えば、熱酸化で形成したシリコン酸化膜等が用いられる。次に、ゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝１３内に埋め込み形成する。具体的には、ゲート電極材料として、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）とを用いて、ゲート電極溝１３内に窒化チタン膜１６およびタングステン膜１７を埋め込み形成する。
【００５９】
次に、図１０（ａ）および図１０（ｂ）に示すように、ゲート電極溝１３内に埋め込み形成した窒化チタン膜１６およびタングステン膜１７をエッチバックして、ゲート電極溝１３の底部にのみ窒化チタン膜１６およびタングステン膜１７を残存させる。このようにして、半導体基板１に設けられたゲート電極溝１３内に、埋め込み配線２３（ワード線（ゲート電極）２３Ａおよび素子分離用の埋め込み配線２３Ｂ）が埋め込み形成される。なお、上記エッチバック量は、埋め込み配線２３を埋め込み形成するために、ゲート電極溝１３内の埋め込み配線２３を構成するタングステン膜１７の上面が、半導体基板１の上面よりも低い（深い）位置となるようにする。
【００６０】
次に、図１１（ａ）および図１１（ｂ）に示すように、残存するタングステン膜１７上およびゲート電極溝１３の内壁を覆うように、例えばシリコン窒化膜等でライナー膜１８を形成する。次に、上記ライナー膜１８上に、埋め込み絶縁膜１９を形成する。埋め込み絶縁膜１９としては、例えば、ＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ（Spin On Dielectric）膜や、それらの積層膜を利用することができる。埋め込み絶縁膜１９としてＳＯＤ膜を用いた場合には、ライナー膜１８上にＳＯＤ膜を塗布した後、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行って固体の膜に改質する。
【００６１】
次に、ＣＭＰ処理を行って、マスク用のシリコン窒化膜１１上に形成されたライナー膜１８が露出するまで半導体基板１の表面を平坦化する。その後、図１２（ａ）および図１２（ｂ）に示すように、半導体基板１のシリコン表面が露出するように、マスク用のシリコン窒化膜１１と、埋め込み絶縁膜１９およびライナー膜１８の一部とをエッチングによって除去する（エッチバック）。このようにして、埋め込み配線２３の上部に、ライナー膜１８および埋め込み絶縁膜１９からなるキャップ絶縁膜２２を形成する。
【００６２】
（ビット線３０の形成工程）
次に、ビット線３０を形成する。ビット線３０を形成するには、まず、図１３（ａ）および図１３（ｂ）に示すように、半導体基板１の表面およびキャップ絶縁膜２２の表面を覆うようにプラズマ酸化膜（ＨＤＰ（High Density Plasma）膜）などからなる第１層間絶縁膜２４を形成する。第１層間絶縁膜２４は、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた上記段差を埋め込むとともに、成膜後の上面が平坦面となるように形成する。
【００６３】
次に、図１４（ａ）および図１４（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜２４の一部を除去して、ビットコンタクト開口部２４ａを形成する。ビットコンタクト開口部２４ａは、例えば図１に示すように、埋め込み配線２３と同一の方向（図１中に示すＹ方向）に延在するライン状の開口パターン２４ｂとして形成する。また、ビットコンタクトの開口パターン２４ｂと素子形成部１ａとが交差する部分では、図１４（ｂ）に示すように、ビットコンタクト開口部２４ａから半導体基板１のシリコン表面が露出する。
【００６４】
次に、図１４（ａ）および図１４（ｂ）に示すように、第１層間絶縁膜２４をマスクとしてビットコンタクト開口部２４ａから露出する半導体基板１の表面に、例えばヒ素等のＮ型の不純物をイオン注入する。これにより、半導体基板１の表面近傍にＮ型の不純物拡散層が形成される。Ｎ型の不純物拡散層は、トランジスタのソース・ドレイン領域の一方（本実施形態では、ドレイン領域）として機能する拡散領域２５となる。本実施形態の拡散領域２５では、上述したＮ型の不純物拡散層１０を形成する際のイオン注入量（Ｎ）よりも、イオン注入量（Ｎ＋）を若干多くして濃度勾配を設け、ＬＤＤ構造（Lightly Doped Drain）とすることが好ましい。
【００６５】
次に、図１５（ａ）および図１５（ｂ）に示すように、リン等のＮ型の不純物を含有するポリシリコンを第１層間絶縁膜２４の上に堆積させてポリシリコン膜２６を形成する。次に、ポリシリコン膜２６の上にタングステンシリサイド（ＷＳｉ）、タングステンおよびシリコン窒化膜を順次堆積して、タングステンシリサイド膜２７、タングステン膜２８およびシリコン窒化膜２９をそれぞれ形成する。
【００６６】
次に、図１６（ａ）および図１６（ｂ）に示すように、ポリシリコン膜２６、タングステンシリサイド膜２７、タングステン膜２８、シリコン窒化膜２９からなる積層膜をライン形状にパターニングして、ビット線３０を形成する。ビット線３０は、ビットコンタクト開口部２４ａ内において、ソース・ドレイン領域の一方となる拡散領域２５と接続される。すなわち、ビット線３０を構成するポリシリコン膜２６と、ビットコンタクト開口部２４ａから露出している半導体基板１の表面部分に形成された拡散領域２５とが接続される。このように、本実施形態のビット線３０は、ソース・ドレイン領域の一方となる拡散領域２５と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、コンタクトプラグの機能を兼ねるビット線３０を一回のリソグラフィー工程で形成（一括形成）する。
【００６７】
ビット線３０は、埋め込み配線２３と交差する方向（図１中に示すＸ方向）に延在するパターンとして形成される。なお、本実施形態では、ビット線３０が埋め込み配線２３と直交する直線形状である場合の例を示しているが、本発明はこれに限定されるものではない。例えば、ビット線３０は、一部を湾曲させた形状として配置してもよい。
次に、図１７（ａ）および図１７（ｂ）に示すように、第１層間絶縁膜２４上に、ビット線３０の表面を覆うようにシリコン窒化膜３１を形成し、シリコン窒化膜３１の表面を覆うようにライナー膜３２を形成する。ライナー膜３２としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸窒化膜（ＳｉＯＮ）等を用いることができる。
【００６８】
本実施形態のＤＲＡＭは、メモリセル領域６０の外側に配置された周辺領域６０ａに図示略の周辺回路を備えている。この周辺回路として、例えばプレーナ型ＭＯＳトランジスタが形成されている場合には、ビット線３０を形成する際に、上記プレーナ型ＭＯＳトランジスタのゲート電極を同時に形成することができる。また、ビット線３０の側面を覆うシリコン窒化膜３１およびライナー膜３２からなる積層膜は、周辺回路として形成される上記プレーナ型ＭＯＳトランジスタにおいてゲート電極のサイドウォールの一部として用いることができる。
【００６９】
（容量コンタクトプラグ４１の形成工程）
次に、容量コンタクトプラグ４１を形成する。まず、図１８（ａ）および図１８（ｂ）に示すように、ライナー膜３２の上にＳＯＤを塗布してビット線３０間の空間を充填し、蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行なって固体の膜に改質することにより、ＳＯＤ膜（絶縁膜）３３を形成する。
次に、ライナー膜３２の上面が露出するまでＣＭＰを行って半導体基板１の表面を平坦化し、ＳＯＤ膜３３およびライナー膜３２の上面を覆うように第２層間絶縁膜３４を形成する。第２層間絶縁膜３４としては、例えば、ＣＶＤ法で形成したシリコン酸化膜を用いることができる。
【００７０】
次に、図１９（ａ）および図１９（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口部３５を形成する。容量コンタクト開口部３５は、ビット線３０の側面に形成されたシリコン窒化膜３１およびライナー膜３２をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって形成する。
【００７１】
具体的には、図２６に示すように、第２層間絶縁膜３４に、例えば埋め込み配線２３と同一の方向（図２６中に示すＹ方向）に延在するライン状の開口パターン３４ａを形成する。開口パターン３４ａの形成する際に、第２層間絶縁膜３４と同時にＳＯＤ膜３３をドライエッチングすると、ＳＯＤ膜３３にはビット線３０の側面に形成されたシリコン窒化膜３１およびライナー膜３２に幅方向が規制された開口が自己整合的に形成される。次に、この開口から露出するライナー膜３２、シリコン窒化膜３１および第１層間絶縁膜２４を順次エッチングによって除去することにより、容量コンタクト開口部３５を形成する。
また、図２６に示すように、容量コンタクト開口部３５と素子形成部１ａとが重なる部分では、図１９（ｂ）に示すように、容量コンタクト開口部３５から半導体基板１のシリコン表面が露出する。
【００７２】
次に、図１９（ａ）および図１９（ｂ）に示すように、容量コンタクト開口部３５の内壁部に、例えばシリコン窒化膜からなるサイドウォール（ＳＷ）３６を形成する。次に、第２層間絶縁膜３４をマスクとして、容量コンタクト開口部３５から露出する半導体基板１の表面に、例えばリン等のＮ型の不純物をイオン注入する。これにより、半導体基板１の表面近傍にＮ型の不純物拡散層を形成する。このＮ型の不純物拡散層は、トランジスタのソース・ドレイン領域の他方（本実施形態では、ソース領域）として機能する拡散領域３７となる。
【００７３】
次に、図２０（ａ）および図２０（ｂ）に示すように、第２層間絶縁膜３４上に、容量コンタクト開口部３５内を埋め込むようにしてリンを含有したポリシリコンを堆積し、エッチバックを行なって、容量コンタクト開口部３５の底部にポリシリコン層３８を形成する。次に、ポリシリコン層３８の表面にコバルトシリサイド（ＣｏＳｉ）層３９を形成する。その後、容量コンタクト開口部３５の内部を充填するようにタングステンを堆積してタングステン膜を成膜する。次に、ＣＭＰによってＳＯＤ膜３３の表面が露出するまで表面の平坦化を行ない、容量コンタクト開口部３５の内部にタングステンを残存させて、タングステン層４０を形成する。このようにして、ポリシリコン層３８、コバルトシリサイド層３９およびタングステン層４０からなる容量コンタクトプラグ４１が形成される。
【００７４】
（キャパシタの形成工程）
次に、キャパシタを形成する。まず、容量コンタクトプラグ４１を形成後の基板の表面に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２１（ａ）および図２１（ｂ）に示すような容量コンタクトパッド４２を形成する。容量コンタクトパッド４２は、均等な間隔で形成するために、図１および図２１（ｂ）に示すように、容量コンタクトプラグ４１の直上からずらした位置に形成されるが、容量コンタクトパッド４２は、容量コンタクトプラグ４１の上面と重なる部分で容量コンタクトプラグ４１と接続される。
【００７５】
次に、図２２（ａ）および図２２（ｂ）に示すように、容量コンタクトパッド４２を覆うように、半導体基板１上に、例えばシリコン窒化膜等を用いてストッパー膜４３を形成する。次に、ストッパー膜４３の上に、例えばシリコン酸化膜等を用いて第３層間絶縁膜４４を形成する。次に、図２３（ａ）および図２３（ｂ）に示すように、第３層間絶縁膜４４と容量コンタクトパッド４２上のストッパー膜４３とを貫通するコンタクトホール４５を形成し、容量コンタクトパッド４２の上面の一部を露出させる。次に、コンタクトホール４５の内壁面と容量コンタクトパッド４２の上面とを覆うようにして、例えば窒化チタン等を用いてキャパシタ素子の下部電極４６を形成する。これにより、下部電極４６の底部は、容量コンタクトパッド４２の上面と接続される。
【００７６】
次に、図２４（ａ）および図２４（ｂ）に示すように、第３層間絶縁膜４４の上に、下部電極４６の表面を覆うようにして容量絶縁膜４７を形成する。容量絶縁膜４７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）およびこれらの積層膜を用いることができる。次に、容量絶縁膜４７の表面を覆うように、例えば窒化チタン等を用いてキャパシタ素子の上部電極４８を形成する。このようにして、キャパシタが形成される。
【００７７】
（配線層の形成工程）
次に、キャパシタ素子を介して半導体基板１の上に配線層を形成する。まず、図２５（ａ）および図２５（ｂ）に示すように、上部電極４８の上に、この上部電極４８を覆うようにして、例えばシリコン酸化膜等からなる第４層間絶縁膜４９を形成する。次に、第４層間絶縁膜４９の上に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等で上部金属配線５０を形成する。その後、上部金属配線５０を覆うように保護膜５１を形成する。このことにより、ＤＲＡＭのメモリセルが完成する。以上のようにして、本実施形態のＤＲＡＭを製造する。
【００７８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態のＤＲＡＭでは、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとしてリセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、種々の埋め込み型トランジスタを適用することができる。
【００７９】
図２７は本発明を適用した一実施形態である他の半導体装置のメモリセルを示す図であり、図２７（ａ）は図１中に示すＡ−Ａ’線に沿った断面図であり、図２７（ｂ）は図１中に示すＢ−Ｂ’線に沿った断面図である。図２７（ａ）および図２７（ｂ）に示すメモリセルは、上記実施形態と同様に、ワード線を含む埋め込み配線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタを備えるものであり、埋め込みゲート型トランジスタの構成以外については上記実施形態と同一である。したがって、以下の説明においては、上記実施形態の半導体装置と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００８０】
本例の埋め込みゲート型トランジスタは、図２７（ａ）に示すように、埋め込み配線２２３の底面の一部が、埋め込み配線２２３の長手方向に配置された各ＳＴＩ素子分離膜２０８の上面に埋め込まれた構成となっている。すなわち、ＳＴＩ素子分離膜２０８の上面の高さが、隣接する当該ＳＴＩ素子分離膜２０８間の、半導体基板１の表面の高さよりも低くなるように構成されている。これにより、半導体基板１の上面には、埋め込み配線２２３の底面の、ＳＴＩ素子分離膜２０８への埋め込み部分とゲート絶縁膜１５を介して隣接するサドル形状のシリコン部２１４が設けられる。
【００８１】
埋め込み配線２２３は、ワード線２３３Ａ（第１配線）と、素子分離用の埋め込み配線２３３Ｂ（第２配線）とを含むものである。ワード線２３３Ａと素子分離用の埋め込み配線２３３Ｂとは同じ構造を有している。したがって、ワード線２３３Ａにおいても埋め込み配線２３３Ｂにおいても同様のサドル形状のシリコン部２１４が設けられている。
【００８２】
サドル形状のシリコン部２１４は、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。本例の埋め込みゲート型トランジスタは、サドル形状のシリコン部２１４のようなチャネル領域を有するサドルフィン型トランジスタである。埋め込みゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
【００８３】
次に、図２７（ａ）および図２７（ｂ）に示すサドルフィン型トランジスタの製造方法について説明する。
ＳＴＩ素子分離膜の形成工程（図３〜図６を参照）および埋め込み配線の形成工程におけるハードマスクの形成工程（図７を参照）は、上記実施形態と同一である。
【００８４】
次に、図２８（ａ）および図２８（ｂ）に示すように、ドライエッチングによって上記ハードマスクから露出する半導体基板１をエッチングすることにより、ゲート電極溝（トレンチ）２１３を形成する。ゲート電極溝２１３を形成する際には、半導体基板１のシリコン層の部分よりもＳＴＩ素子分離膜２０８の部分を深くエッチングする。これにより、ＳＴＩ素子分離膜２０８の上面よりも高いシリコン層の部分であってゲート電極溝２１３と接する部分には、サドル状のシリコン部２１４が残存する。このサドル状のシリコン部２１４がトランジスタのチャネル領域として機能する。
【００８５】
次に、図２９（ａ）および図２９（ｂ）に示すように、ゲート電極溝２１３の内壁面および基板の表面全体にゲート絶縁膜１５を形成し、ゲート絶縁膜１５上にゲート電極材料を順次堆積して、ゲート電極溝２１３内に埋め込み形成する。次に、ゲート電極材料をエッチバックして、ゲート電極溝２１３の底部にのみゲート電極材料である窒化チタン膜１６およびタングステン膜１７を残存させる。このようにして、半導体基板１に設けられたゲート電極溝２１３内に埋め込み配線２２３（ワード線（ゲート電極）２３３Ａおよび素子分離用の埋め込み配線２３３Ｂ）を形成する。
この工程以降の工程は、上記実施形態と同様である。
【符号の説明】
【００８６】
１・・・半導体基板、１ａ・・・素子形成部、２，５，７，９・・・シリコン酸化膜、３，６，１１，２９，３１・・・シリコン窒化膜、４・・・素子分離溝、８、２０８・・・ＳＴＩ素子分離膜（素子分離膜）、１０・・・Ｎ型不純物拡散層、１０ａ・・・素子形成領域、１０ｂ・・・第１接続形成部、１０ｃ・・・第２接続形成部、１０ｄ・・・第１離間形成部、１０ｅ・・・第２離間形成部、１２・・・カーボン膜、１３・・・ゲート電極溝、１４、２１４・・・シリコン部、１５・・・ゲート絶縁膜、１６・・・窒化チタン膜、１７，２８・・・タングステン膜、１８，３２・・・ライナー膜、１９・・・埋め込み絶縁膜、２２・・・キャップ絶縁膜、２３，２２３・・・埋め込み配線、２３Ａ、２２３Ａ・・・ワード線（第１配線）、２３Ｂ、２３３Ｂ・・・素子分離用の埋め込み配線（第２配線）、２４・・・第１層間絶縁膜、２４ａ・・・ビットコンタクト開口部、２４ｂ・・・開口パターン、２５，３７・・・拡散領域、２６・・・ポリシリコン膜、２７・・・タングステンシリサイド膜、３０・・・ビット線、３３・・・絶縁膜、３４・・・第２層間絶縁膜、３４ａ・・・開口パターン、３５・・・容量コンタクト開口部、３６・・・サイドウォール、３８・・・ポリシリコン層、３９・・・コバルトシリサイド層、４０・・・タングステン層、４１・・・容量コンタクトプラグ、４２・・・容量コンタクトパッド、４３・・・ストッパー膜、４４・・・第３層間絶縁膜、４５・・・コンタクトホール、４６・・・下部電極、４７・・・容量絶縁膜、４８・・・上部電極、４９・・・第４層間絶縁膜、５０・・・上部金属配線、５１・・・保護膜、６０・・・メモリセル領域、６０ａ・・・周辺領域、１４１・・・第1帯部、１４２・・・第２帯部、４２１・・・線状溝部、４２２・・・第１接続溝、４２３・・・第２接続溝。
【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、
前記素子形成領域が、第1の方向に延在する第1帯部と、前記第1帯部に対向配置された第２帯部と、前記第1帯部と前記第２帯部との間に配置され、前記第1の方向に交差する方向に延在する複数の素子形成部とを有し、
前記複数の素子形成部は、前記第1帯部側の端部と前記第1帯部とが接続された複数の第１接続形成部と、
前記第1帯部側の端部と前記第1帯部とが離間して配置された複数の第１離間形成部と、
前記第２帯部側の端部と前記第２帯部とが接続された複数の第２接続形成部と、
前記第２帯部側の端部と前記第２帯部とが離間して配置された複数の第２離間形成部とを含み、
隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されていることを特徴とする半導体装置。
【請求項２】
隣接する前記素子形成部の間隔と、前記第１離間形成部の端部と前記第1帯部との間隔と、前記第２離間形成部の端部と前記第２帯部との間隔とが同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子形成部上に、前記第1の方向に延在する複数の埋め込み配線が設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記埋め込み配線が、ゲート電極として機能する第１配線を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記埋め込み配線が、所定の電位に維持されることにより隣接する素子を分離する第２配線を含むことを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記素子形成部に不純物が注入されていることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
【請求項７】
半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、
前記素子分離溝が、第1の方向に交差する方向に延在する複数の線状溝部と、
前記線状溝部の一端側において隣接する前記線状溝部の端部同士を１つおきに第1の方向に接続する第１接続溝と、
前記線状溝部の他端側において隣接する前記線状溝部の端部同士を１つおきに第1の方向に接続する第２接続溝とを有することを特徴とする半導体装置。
【請求項８】
隣接する前記線状溝部の間隔と、前記第１接続溝の幅と、前記第２接続溝の幅とが同じであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板に、第1の方向に交差する方向に延在する複数の線状溝部と、隣接する前記線状溝部の一端同士を１つおきに第1の方向に接続する第１接続溝と、隣接する前記線状溝部の他端同士を１つおきに第1の方向に接続する第２接続溝とを有する素子分離溝を設ける工程と、
前記素子分離溝内に絶縁膜を埋め込んで素子分離膜を形成することにより、素子分離膜によって区画された素子形成領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
隣接する前記線状溝部の間隔と、前記第１接続溝の幅と、前記第２接続溝の幅とが同じであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記素子形成領域を形成する工程が、前記素子分離溝内に第１絶縁膜を埋め込む工程と、
前記第１絶縁膜をウェットエッチングにより一部除去して前記素子分離溝の底部にのみ前記第１絶縁膜を残存させる工程と、
前記底部に前記第１絶縁膜が形成された前記素子分離溝内に第２絶縁膜を埋め込む工程とを備えることを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１絶縁膜としてシリコン窒化膜を用い、前記第２絶縁膜としてシリコン酸化膜を用いることを特徴とする請求項９〜請求項１１のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、
前記素子形成領域が、第1の方向に延在する第1帯部と、前記第1帯部に対向配置された第２帯部と、前記第1帯部と前記第２帯部との間に配置され、前記第1の方向に交差する方向に延在する複数の素子形成部とを有し、
前記複数の素子形成部は、前記第1帯部側の端部と前記第1帯部とが接続された複数の第１接続形成部と、
前記第1帯部側の端部と前記第1帯部とが離間して配置された複数の第１離間形成部と、
前記第２帯部側の端部と前記第２帯部とが接続された複数の第２接続形成部と、
前記第２帯部側の端部と前記第２帯部とが離間して配置された複数の第２離間形成部とを含み、
隣接する前記第１接続形成部の間に前記第１離間形成部が配置されているとともに、隣接する前記第２接続形成部の間に前記第２離間形成部が配置されていることを特徴とする半導体装置。
【請求項２】
隣接する前記素子形成部の間隔と、前記第１離間形成部の端部と前記第1帯部との間隔と、前記第２離間形成部の端部と前記第２帯部との間隔とが同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子形成部上に、前記第1の方向に延在する複数の埋め込み配線が設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記埋め込み配線が、ゲート電極として機能する第１配線を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記埋め込み配線が、所定の電位に維持されることにより隣接する素子を分離する第２配線を含むことを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記素子形成部に不純物が注入されていることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
【請求項７】
半導体基板に設けられた素子分離溝内に絶縁膜を埋め込んでなる素子分離膜によって区画された素子形成領域を備え、
前記素子分離溝が、第1の方向に交差する方向に延在する複数の線状溝部と、
前記線状溝部の一端側において隣接する前記線状溝部の端部同士を１つおきに第1の方向に接続する第１接続溝と、
前記線状溝部の他端側において隣接する前記線状溝部の端部同士を１つおきに第1の方向に接続する第２接続溝とを有することを特徴とする半導体装置。
【請求項８】
隣接する前記線状溝部の間隔と、前記第１接続溝の幅と、前記第２接続溝の幅とが同じであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板に、第1の方向に交差する方向に延在する複数の線状溝部と、隣接する前記線状溝部の一端同士を１つおきに第1の方向に接続する第１接続溝と、隣接する前記線状溝部の他端同士を１つおきに第1の方向に接続する第２接続溝とを有する素子分離溝を設ける工程と、
前記素子分離溝内に絶縁膜を埋め込んで素子分離膜を形成することにより、素子分離膜によって区画された素子形成領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
隣接する前記線状溝部の間隔と、前記第１接続溝の幅と、前記第２接続溝の幅とが同じであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記素子形成領域を形成する工程が、前記素子分離溝内に第１絶縁膜を埋め込む工程と、
前記第１絶縁膜をウェットエッチングにより一部除去して前記素子分離溝の底部にのみ前記第１絶縁膜を残存させる工程と、
前記底部に前記第１絶縁膜が形成された前記素子分離溝内に第２絶縁膜を埋め込む工程とを備えることを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１絶縁膜としてシリコン窒化膜を用い、前記第２絶縁膜としてシリコン酸化膜を用いることを特徴とする請求項９〜請求項１１のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１１−１５９７３９（Ｐ２０１１−１５９７３９Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−１９２７８（Ｐ２０１０−１９２７８）
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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