埋立ビットラインを有する半導体装置及び半導体装置の製造方法
【課題】埋立ビットラインを有する半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置及びその製造方法が開示される。垂直ピラートランジスタは、基板上に形成され、下部と上部を有する本体、本体の上部に配置されるソース/ドレインノード、そして、本体の下部に配置されるドレイン/ソースノードを含む。半導体装置は、少なくとも本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットライン及び前記本体の上部を部分的に包むワードラインを備える。
【解決手段】埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置及びその製造方法が開示される。垂直ピラートランジスタは、基板上に形成され、下部と上部を有する本体、本体の上部に配置されるソース/ドレインノード、そして、本体の下部に配置されるドレイン/ソースノードを含む。半導体装置は、少なくとも本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットライン及び前記本体の上部を部分的に包むワードラインを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関し、より詳しくはメモリセルが垂直ピラー構造物を含む埋立ビットラインを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
現在の半導体メモリ装置の大部分は、メモリセル領域にMOSトランジスタを採用している。このような半導体メモリ装置に対して持続的に集積度と性能の向上が要求されるため、MOSトランジスタの製造技術が物理的な限界に直面することになる。例えば、DRAM装置のメモリセルを製造するためには、約0.1μm程度にその大きさを最小化することが要求される。しかし、セルトランジスタのチャネルの長さが減少されるほど、例えば、データ維持時間が減少されるなどのような様々な問題によってDRAM装置のような半導体装置の特性が低下される。一般的に、DRAM素子の単位セルは1つのトランジスタと1つのキャパシタから構成される。このようなキャパシタに保存される電荷によってデータが「1」または「0」の論理信号で表示される。半導体メモリ素子のスイッチングトランジスタはデータを記録するか、または、読み取るように動作する。DRAM装置において、セルキャパシタに保存されるデータまたは電荷は、キャパシタから電荷が漏洩されるために、リフラッシュ(refresh)されなければならない。前記キャパシタの電荷は、様々な経路を通じて漏洩されることができ、その1つとしては、前記スイッチングトランジスタを通じた漏洩を挙げることができる。前記スイッチングトランジスタがターンオフ(turn−off)状態を維持していても、しきい値以下の電流が前記スイッチングトランジスタを通じて流れ続けることになる。前記スイッチングトランジスタのチャネルの長さが減少することに従って、しきい値以下の電流は増加することになる。このようなしきい値以下の電流を減少させるために、前記スイッチングトランジスタのしきい電圧が周辺領域のトランジスタのしきい電圧より非常に高く調整される。しかし、前記トランジスタのしきい電圧に影響を受けないチャネルの下をしきい値以下の電流が流れることになる。また、高いしきい電圧は、動作電流の減少を引き起こすため、前記スイッチングトランジスタのしきい電圧の増加もある程度限界に直面することになる。読み取り動作が行われる場合、前記セルキャパシタからビットラインに電荷を伝送する時間は動作電流が減少されるほど増加し、これは、データアクセス時間の増加をもたらす。さらに他の電荷の漏洩経路は、前記キャパシタの誘電物質を通じて発生される。前記キャパシタに保存される電荷を増加させるために、前記キャパシタは最大の面積を有し、誘電物質が最小の厚さ(蓄積容量C=εA/t、と表現され、Aはキャパシタの面積であり、tは誘電物質の厚さである)を有する構造で設計される。誘電物質が薄くなるほど、このような誘電物質を通じて電荷が漏洩される可能性は大きくなる。結局、前記トランジスタの1つのノード(node)とシリコン基板との間に形成されるジャンクション(junction)を通じて電荷が漏洩される。このような全ての漏洩経路は、前記セルキャパシタのデータ維持時間を減少させ、これは必然的に前記キャパシタに保存された電荷を回復させるために、より頻繁にリフラッシュ動作が要求され、前記DRAM装置が使用されるシステムの性能低下をもたらす。
【0003】
前記DRAM装置の大きさが減少することによって製造工程が複雑になる別の問題も発生する。メモリセルパターンの大きさが減少すると、最小の形状でパターニングするために、より高解像度を有する写真エッチング装備が要求される。通常的に高解像度を有する写真エッチング装備は、低解像度写真エッチング装備に比べて低い有効焦点の深さを有するようになる。従って、写真エッチング工程を実行する前に、セル領域を平坦化しなければならない。このようなセル領域の平坦化は、化学機械的研磨(CMP)工程を通じて行われる。つまり、厚い絶縁物質を蒸着した後、化学機械的研磨工程でその表面が平坦になるように蒸着された絶縁物質をエッチバックさせる。写真エッチング工程に後続する平坦化工程は有用であるが、前記スイッチングトランジスタが位置するシリコン基板の表面と導電層との間の距離は増加することになる。よって、前記スイッチングトランジスタを前記導電層に接続させるコンタクトプラグの縦横比も増加する。このような高い縦横比によって寄生キャパシタンスがもたらされる。例えば、典型的なDRAM製造工程でDRAM製造工程の全体的な縮小に比例して、ビットラインの幅が縮小されることができる。しかし、ビットラインのキャパシタンスは寄生キャパシタンスによって減少されず、これは、ビットラインキャパシタンスとセルキャパシタのキャパシタンスの比率を適切に維持するためにはセルキャパシタのキャパシタンスが縮小してはならないことを意味する。このような要求に従ってセル領域が減少されるにも関わらず、同一なキャパシタ領域が維持できるようにより複雑な構造のセルキャパシタが要求される。
【0004】
上述の問題点を鑑みて、シリコン基板の代わりにSOI基板を使用する製造工程が導入された。上述のように、漏洩経路のうちの1つはジャンクション漏洩である。セルキャパシタがスイッチングトランジスタのノードのうちの1つに接続し、このようなノードがシリコン基板と共にジャンクションを構成する。このようなジャンクションは、逆にバイアス(bias)されるため、ジャンクション漏洩(−I0)は避けることができなくなる(ジャンクション電流は、I=I0(exp(qVD(kT)−1)で示し、VDはジャンクションバイアス、qは電子の電荷量、kはボルツマン常数、Tは温度である)。前記ジャンクションが逆にバイアスされると、ジャンクションVDは負になり、指数成分は「0」に近くなることによって、前記ジャンクション電流は、負(−I0)になる。前記SOI基板の導入に応じて、セルキャパシタに接続されたスイッチングトランジスタのノードが絶縁物質上に配置され、ジャンクションを形成せず、これは、ジャンクション電流が現れないことを意味する。また、SOI構造は前記スイッチングトランジスタを通じてしきい値以下の電流を減少させる。これは前記スイッチングトランジスタのチャネルが絶縁物質上に配置されるため、前記チャネルの下、つまり、シリコン基板を通じて流れるしきい値以下の電流が消去されることができるためである。
【0005】
また、他の解決方法は、垂直ピラートランジスタVPTを適用することである。シリコン表面上にスイッチングトランジスタのソース/ドレインノードを形成する代わりに、垂直ピラートランジスタでは、シリコンピラーの各端部にスイッチングトランジスタのソース/ドレインノードを形成するようになる。スイッチングトランジスタのソース/ドレインノードのうちの1つのみに接続されるビットラインは、前記垂直ピラートランジスタの下部を囲む。ビットラインとスイッチングトランジスタのノードを接続するように高い縦横比を有するコンタクトプラグが要求される従来のDRAM装置と異なって、垂直ピラートランジスタではスイッチングトランジスタのノードとそれに埋め込まれるビットラインの間にコンタクトが形成される。コンタクトプラグを接続する必要のない、ビットラインの寄生キャパシタンスが非常に減少し、これはセルキャパシタンスの比率を同一に維持してもセルキャパシタには低いキャパシタンスが要求されることを意味する。
【0006】
また、SOI基板を使用することによってビットラインが絶縁物質上に配置されることができるため、基板とビットラインとの間の寄生キャパシタンスが減少される。前記垂直ピラートランジスタのゲートは、一般的にピラー構造の中央部を包み、ゲート酸化膜は、ピラー構造とゲート物質との間に配置される。前記ピラー構造の周囲に(垂直)チャネルが形成されるため、狭い面積内でもチャネルの幅を効果的に増加させることができ、従来のDRAMメモリセルに比べて動作電流もより増加することができる。大きい動作電流によってスイッチングトランジスタのしきい電圧も相対的に大きく調節可能であり、しきい値以下の電流を減少させることができる。さらに、ゲート内のピラー構造のほぼ全ての端部がチャネルとして機能できるため、基板を通じるしきい値以下の電流が最小化される。前記ピラー構造の上部は、セルキャパシタに接続される。従来のDRAM装置の水平セルとは異なって、スイッチングトランジスタの上部ノードは、基板と何れのジャンクションも形成せず、ジャンクション漏洩も最少になる。
【0007】
上述のように、垂直ピラートランジスタを利用するとしても、垂直ピラートランジスタ構造でピラー構造の下部を包むビットラインから問題が発生する。ビットラインの幅は、DRAMセルサイズとDRAM装置の全体的なチップの大きさを決定する要因のうちの1つになる。ビットラインの幅が最少になるように決定されるため、ビットラインの抵抗がDARM装置の応答速度の低下をもたらす要因になることができる。例えば、読取動作において、スイッチングトランジスタがターンオンされ、セルキャパシタに保存された電荷がビットラインに通じて感知増幅器に伝送される。従って、ビットラインキャパシタンスとビットライン抵抗が電荷移送時間を決定することになる。このような抵抗が増加するほど感知増幅器の駆動時間が遅延されてデータアクセス時間の増加をもたらす。ビットラインが前記ピラーの下部を包み、ビットラインを通じての電荷移送(ビットライン電流)が前記ピラーによって阻止されることができ、前記ピラー内に電荷がトラップされることができるため、ビットライン抵抗は、従来の垂直ピラートランジスタでさらに他の問題になっている。従って、ビットラインの抵抗によって全体的に問題点が増加する。ビットラインとしては通常的にポリシリコンを使用している。しかし、ポリシリコンは、金属に比べて非常に低い導電性を有する。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】韓国特許出願公開2006−0041415号明細書
【特許文献2】米国特許出願公開2008−0002466号明細書
【特許文献3】特開2000−223675号公報
【特許文献4】米国特許7,365,385号明細書
【特許文献5】韓国特許出願公開2006−0126795号明細書
【特許文献6】韓国特許0759839号明細書
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の一目的は、埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置を提供することにある。
【0010】
本発明の他の目的は、埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置の製造方法の提供にある。
【課題を解決するための手段】
【0011】
上述の本発明の一目的を達成するために、本発明の実施形態による半導体装置は、垂直ピラートランジスタ、埋立ビットライン、及びワードラインを備える。前記垂直ピラートランジスタは、基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、そして、前記本体の下部に配置されるドレイン/ソースノードを含む。前記埋立ビットラインは、少なくとも前記本体の下部の上部表面に形成され、金属シリサイドを含む。前記ワードラインは、前記本体の上部を部分的に包む。前記埋立ビットラインは、第1方向に延伸されることができ、前記ワードラインは、前記第1方向に実質的に直交する第2方向に延伸されることができる。前記埋立ビットラインは、前記本体の下部側面上にも形成されることができる。前記半導体装置は、前記ワードラインと前記埋立ビットラインとの間に配置されるオフセット(offset)をさらに含むことができる。前記オフセットは、前記本体の下部に形成される前記ドレイン/ソースノードの上部に配置されることができる。前記オフセットは、低い不純物濃度を有することができる。前記オフセットは、前記本体の上部の下部の端部から突出されることができる。前記ワードラインと前記埋立ビットラインとの間には絶縁パターンが介在されることができる。前記本体の上部は、絶縁体でカバーされることができる。前記半導体装置は、前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含むキャパシタをさらに含むことができる。前記埋立ビットラインは、前記基板上に第1方向に沿って配置される複数の垂直ピラートランジスタに電気的に接続されることができる。前記半導体装置は、前記基板上に配置され、ソースノード及びドレインノードを備える、少なくとも1つの水平トランジスタをさらに含むことができる。前記半導体装置は、前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノードを備える少なくとも1つの水平トランジスタをさらに含むことができる。前記半導体装置は前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを少なくとも1つの水平トランジスタをさらに含むことができる。前記金属シリサイドは、チタン、タングステン、コバルト、ニッケル、またはこれらの混合物を含むことができる。
【0012】
また、上述の本発明の一目的を達成するために、本発明の他の実施形態による半導体装置は、基板上に形成され、シリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタ、前記本体の上部の下部から同軸方向に突出される突出部、前記本体の下部の上部表面と前記突出部上に形成され、金属シリサイドを含む埋立ビットライン、そして前記本体の上部を部分的に囲むワードラインを備える。前記埋立ビットラインは、第1方向に沿って延長されることができ、前記ワードラインは、前記第1方向に実質的に直交する第2方向に沿って延長されることができる。
【0013】
上述の本発明の他の目的を達成するために、本発明の実施形態に係る半導体装置の製造方法において、基板上にマスクを形成し、前記マスクを利用して前記基板を部分的にエッチングして、それぞれ下部と上部を有する本体を含む複数の垂直ピラートランジスタを形成する前記本体の上部にソース/ドレインノードを形成し、前記本体の下部にドレイン/ソースノードを形成する。金属層を積層し前記金属層にシリサイデーション工程を遂行して、少なくとも前記垂直ピラートランジスタの前記本体の下部の表面を覆いながら第1方向に延長される埋立ビットラインを形成する。前記複数の垂直ピラートランジスタの前記ソース/ドレインノードと前記ドレイン/ソースノードとの間の前記上部を部分的に包み、前記第1方向と直交する第2方向で延長されるワードラインを形成する。
【0014】
上述の本発明の他の目的を達成するために、本発明の他の実施形態に係る半導体装置の製造方法において、基板上に、シリンダー型の上部を支持する四角形の断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード、そして前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタを形成する。前記本体の上部の下部から同軸方向で突出する突出部を形成する。金属層を蒸着し前記金属層にシリサイデーション工程を遂行して、前記本体の下部の上部表面と前記突出部上に、金属シリサイドを含む埋立ビットラインを形成する。前記本体の上部を部分的に包むワードラインを形成する。前記埋立ビットラインは第1方向に沿って延長されることができ、前記ワードラインは前記第1方向に直交する第2方向に沿って延長されることができる。
【0015】
本発明の実施形態に係るメモリシステムは、外部装置とインターフェーシングするインターフェース部及びアドレス及びデータバスを通じて前記インターフェース部及びメモリ装置と通信するコントローラを含む。ここで、前記メモリ装置は、基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタ、前記本体の下部の上部表面に形成され、金属シリサイドを含む埋立ビットライン、そして前記本体の上部を部分的に包むワードラインを備える。
【0016】
本発明の実施形態に係るコンピュータシステムは、上述のメモリ装置を備えた個人用コンピュータ(PC)、個人用デジタル補助装置(PDA)、MP3プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、または、ビデオレコーダを含むことができる。
【発明の効果】
【0017】
本発明の実施形態によれば、金属シリサイド及び/または、不純物領域を含む埋立ビットライン、埋立ビットラインオフセットによって埋立ビットラインと離隔されるワードラインを備えることによって、低いビットライン抵抗を確保しながら向上された電気的な特性を有する半導体装置を実現することができる。また、前記埋立ビットラインオフセットは、前記金属シリサイドのバッファとして機能し、そこから漏洩電流が流れる現象を防止して半導体装置の特性をより改善することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施形態により垂直ピラートランジスタ(VPT)を含む半導体装置を説明するための斜視図である。
【図2】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図3】本発明の実施形態に係るマスク構造物を説明するための平面図である。
【図4】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図5】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図6】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図7】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図8】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図9】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図10】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図11】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図12】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図13】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図14】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図15】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図16】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図17】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図18】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図19】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図20】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図21】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図22】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図23】本発明の他の実施形態により垂直ピラートランジスタを含む半導体装置を説明するための斜視図である。
【図24】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図25】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図26】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図27】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図28】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図29】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図30】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図31】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図32】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図33】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図34】本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【図35】本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【図36】本発明の実施形態に係る半導体装置を含むメモリシステムを説明するためのブロック図である。
【図37】本発明の実施形態に係る半導体装置を含む電子機器を説明するためのブロック図である。
【図38】本発明の実施形態に係る半導体装置を含むモジュラー式メモリデバイスを示している。
【発明を実施するための最良の形態】
【0019】
以下、図面を参照しつつ、本発明の表示装置の望ましい実施例をより詳しく説明する。本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施例を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。
【0020】
各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第1、第2などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は1つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第1構成要素を第2構成要素に書き換えることも可能であり、同様に第2構成要素を第1構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【0021】
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、1つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【0022】
また、別に定義しない限り、技術的或いは科学的用語を含んで、ここにおいて使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解されるべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈しない。
【0023】
図1は、本発明の実施形態により垂直ピラートランジスタ(VPT)を含む半導体装置を説明するための斜視図である。
【0024】
図1を参照すれば、前記垂直ピラートランジスタ(VPT)はSOI基板上に提供される。前記SOI基板はシリコン基板10、酸化物層15、及びシリコン層と同じ半導体層を含むことができる。本発明の他の実施形態において、GOI基板、シリコン基板、ゲルマニウム基板、シリコン−ゲルマニウム基板などが使われることもできる。
【0025】
前記垂直ピラートランジスタはそれぞれ下部20と上部25を有する本体を備えることができる。前記垂直ピラートランジスタの下部20及び上部25は前記基板のシリコン層をエッチング下で形成されることができる。前記垂直ピラートランジスタの下部20は、前記基板上で所定の方向に延び、実質的に四角形の断面形状を有することができる。
【0026】
本発明の実施形態によれば、前記本体の下部20の側面と上面上に導電層を蒸着させ埋立ビットライン(buried bit line:BBL)30を形成することができる。ここで、前記導電層はシリサイデーション工程を利用して形成され、チタンシリサイド(TiSix)、タングステンシリサイド(WSix)、コバルトシリサイド(CoSix)、ニッケルシリサイド(NiSix)等のニア−ノーブル(near−noble)金属及び耐火金属を含む転移金属シリサイドを使って形成されることができる。このような金属シリサイドは、高い耐腐食性、耐酸化性、シリコン酸化物に対する優秀な接着性と低い反応性、低い界面ストレスなどの特性を現わすことができる。上述の金属シリサイドは、スパッタ(sputtering)工程、化学気相蒸着(CVD)工程、原子層積層(ALD)工程などを遂行した後にシリサイデーション工程を遂行して収得されることができる。
【0027】
埋立ビットライン30は、複数の垂直ピラートランジスタを支持するように前記基板上で第1方向に沿って延長されることができる。前記垂直ピラートランジスタの上部25は、それぞれピラー(pillar)構造のようなサイズ及び形状を有することができ、前記本体の下部20上でその上段部がシリンダの形状を有することができる。
【0028】
ワードライン35は、前記垂直ピラートランジスタの上部25を部分的に包むように前記第1方向に対し実質的に直交する第2方向に沿って延長されることができる。ワードライン35は埋立ビットラインオフセット(offset)によって埋立ビットライン30から離隔されることができる。すなわち、各埋立ビットライン30は各ワードライン35から前記埋立ビットラインオフセットの高さ(厚さ)に対応する距離ぐらい離隔されることができる。
【0029】
本発明の実施形態によれば、埋立ビットライン30は、それぞれ不純物領域及び金属シリサイド層を含むことができる。埋立ビットライン30の不純物領域は、前記本体の下部20の表面に位置することができ、前記金属シリサイド層は、前記不純物領域をカバーすることができる。ここで、前記金属シリサイド層は、前記垂直ピラートランジスタの下部20の上部表面だけをカバーすることができる。本発明の他の実施形態において、前記金属シリサイド層は、上述の垂直ピラートランジスタの下部20の上部表面と側壁をカバーすることもできる。
【0030】
以下、図2〜図17を参照して、複数の垂直ピラートランジスタが形成されたメモリセル領域を備えるメモリ装置の製造方法を説明する。図2及び図4〜図17は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図であり、図3は本発明の実施形態に係るマスク構造物を説明するための平面図である。
【0031】
図2を参照すれば、下部シリコン層50、下部シリコン層50上に形成された絶縁酸化物層55及び絶縁酸化物層55上に形成されたシリコン層60を含むSOI基板が提供される。シリコン層60は約3000Å〜約5000Å程度の厚さを有することができ、絶縁酸化物層55は、約1500Å〜約2500Å程度の厚さを有することができる。本発明の他の実施形態において、その上部に半導体層を有するGOI基板やその他の基板もその上部に前記メモリ装置が提供される基板として使われることができる。前記基板は、第1領域(I)と第2領域(II)に区分されることができる。
【0032】
前記基板のシリコン層60上にマスク構造物を提供する。図3に示したように、前記マスク構造物は第1マスク65と第2マスク70を含む。本発明の実施形態によれば、複数の第1マスク65と複数の第2マスク70が第1領域(I)と第2領域(II)にそれぞれ形成されることができる。第1及び第2マスク65、70を備える前記マスク構造物は第1領域(I)に複数のピラー構造物を形成して第2領域(II)に複数の四角形構造物を形成するために利用されることができる。第1領域(I)の前記ピラー型構造物は垂直ピラー構造物を有する第1トランジスタの形成に利用される。例えば、前記第1トランジスタは、ソース/ドレイン領域(ソース/ドレインノード)とチャネル領域を備えることができ、前記チャネル領域はソース/ドレイン領域(ソース/ドレインノード)の間に位置し、前記基板の水平軸に対し実質的に垂直した方向に配置されることができる。前記第1トランジスタに該当する垂直ピラートランジスタ(VPT)は、上述の通り向上した集積度と動作特性を有し、これに伴い、前記メモリ装置のメモリセルに適用されることができる。第2領域(II)に形成される前記四角形構造物は水平のソース/ドレイン領域(ソース/ドレイン ノード)及びチャネル領域を有する水平トランジスタに該当する第2トランジスタの形成に利用されることができる。例えば、前記ソース/ドレイン領域とこれらの間の前記チャネル領域は前記基板の水平軸に対し実質的に平行した方向に同一平面上に形成されることができる。前記四角形構造物は前記基板上で前記ピラー構造物に比べてそれぞれより広い面積を有することができ、これに伴い、前記基板上に位置する前記四角形構造物の数は、前記ピラー構造物に比べて実質的に少なくなる。前記四角形構造物に起因する前記水平トランジスタのより広い面積は、前記基板の周辺回路領域に位置する周辺回路素子の電流駆動特性を向上させることにおいてより適することになる。
【0033】
再び、図2及び図3を参照すれば、第1及び第2マスク65、70を含む前記マスク構造物は、前記基板の第1領域(I)及び第2領域(II)上に配置される。第1及び第2マスク65、70は、それぞれ約1500Å〜約2500Å程度の厚さを有することができる。本発明の一実施形態によれば、前記基板のシリコン層60上に第1及び第2マスク65、70を形成する前にシリコン層60上にパッド酸化膜(図示せず)が追加的に形成されることができる。前記パッド酸化膜は、第1及び第2マスク65、70を形成する間発生するストレス(stress)を減少させることができる。第1及び第2マスク65、70は、それぞれシリコン窒化物と同じ窒化物を使って形成されることができる。前記パッド酸化物は、シリコン酸化物を含むことができる。
【0034】
第1及び第2マスク65、70をエッチングマスクとして利用して、前記基板のシリコン層60を部分的にエッチングすることによって、第1領域(I)に、前記第1トランジスタの第1上部75を形成し、第2領域(II)に前記第2トランジスタの第2上部80を形成する。第1上部75は四角形、円形、楕円形などの多様な幾何学的形状で形成されることができる。本発明の実施形態において、第1上部75は、それぞれ円形の多面形状を持って垂直するように延長されるピラーの形態を有することができる反面、第2領域(II)に形成される第2上部80を備える第2トランジスタは前記基板上でより広い面積を占め、広い縦横比(aspect ratio)を有することができる。第1及び第2上部75、80は、それぞれ約2000Å〜約3、000Å程度の高さを有することができる。第1及び第2上部75、80が形成されるということによって第1及び第2上部75、80からそれぞれ近位にあるシリコン層60の第1及び第2露出部が形成される。
【0035】
第1領域(I)に位置するシリコン層60の前記第1露出部に第1不純物をドーピングさせる。本発明の実施形態によれば、前記第1不純物は、イン(P)、ヒ素(As)、アンチモン(Sb)等を含むことができる。前記第1不純物は、約10KeV程度のエネルギーでドーピングできる。前記第1不純物は、シリコン層60の前記第1露出部内に注入されて隣接する第1上部75の間の第1領域(I)に予備第1不純物領域85を形成することになる。予備第1不純物領域85は、それぞれ相対的に低い不純物濃度を有することができる。例えば、各予備第1不純物領域85は、約1×1013atoms/cm2程度の不純物濃度を有することができる。
【0036】
第1及び第2上部75、80上に酸化物層83を形成する。酸化物層83は、予備第1不純物領域85とシリコン層60の前記第2露出部をカバーする。酸化物層83は、上述のエッチング工程の間発生した第1及び第2上部75、80の損傷を治すことができる。酸化物層83は、熱酸化工程、ラジカル(radical)酸化工程等を通して収得されるシリコン酸化物から成り立つことができる。本発明の一実施形態において、酸化物層83は、約20Å〜約80Å程度の相対的に薄い厚さを有することができる。
【0037】
図4を参照すれば、第1及び第2領域(I、II)に位置する酸化物層83上に第1スペーサー形成層(図示せず)を均一に形成する。前記第1スペーサー形成層は、窒化物または酸窒化物を使って形成されることができる。前記第1スペーサー形成層は、約200Å〜約300Å程度の厚さで形成されることができる。従って、酸化物層83と前記第1スペーサー形成層の間の厚さ比率は、約1.0:2.5〜約1.0:15.0程度になることができる。
【0038】
前記第1スペーサー形成層と酸化物層83を部分的にエッチング下で第1スペーサー100、第2スペーサー105、第1酸化物層パターン90、及び第2酸化物層パターン95を形成する。第1及び第2酸化物層パターン90、95は、第1領域(I)の第1上部75の外側表面と第2領域(II)の第2上部80の外側表面をそれぞれカバーする。第1スペーサー100は第1領域(I)の第1上部75の側壁上に形成される。第1酸化物層パターン90は、それぞれ第1スペーサー100と第1上部75の外側表面の間に形成される。第2スペーサー105は、第2領域(II)の第2上部80の側壁上に形成される。この場合、第2酸化物層パターン95は、それぞれ第2スペーサー105と第2上部80の外側表面との間に位置する。本発明の実施形態において、第1スペーサー100は、それぞれ第1領域(I)で代替ゲートとして利用されることができる。
【0039】
前記基板の第1及び第2領域(I、II)全部において、第1スペーサー100と第2スペーサー105は、シリコン層60の下部を除いて第1及び第2上部75、80の全体的な側壁を実質的に包むように形成されることができる。また、第1スペーサー100は第1領域(I)の予備第1不純物領域85を部分的にカバーすることができる。
【0040】
第1領域(I)において、第1スペーサー100をエッチングマスクとして利用して第1スペーサー100の下部と予備第1不純物領域85との間のシリコン層60を部分的にエッチングすることによって、前記第1トランジスタの第1不純物領域110を形成する。第1スペーサー100の下のシリコン層60の一部は埋立ビットラインオフセットで機能することができる。言い換えれば、前記埋立ビットラインオフセットは、第1スペーサー100の下の第1不純物領域110と実質的に同一であるか、または、実質的に類似の高さを有することができる。
【0041】
隣接する第1スペーサー100の間に露出される部分のシリコン層60に第2不純物をドーピングさせて第1領域(I)に予備第2不純物領域115を形成する。前記第2不純物はヒ素、燐、アンチモンなどを含むことができる。予備第2不純物領域115はそれぞれ相対的に高い不純物濃度を有することができる。例えば、各予備第2不純物領域115は、約1×1015atoms/cm2程度の不純物濃度を有することができる。すなわち、予備第2不純物領域115は、それぞれ第1不純物領域110に比べて相対的に高いイオン濃度を有することができる。言い換えれば、第1不純物領域110に隣接して下に位置する、隣接する第1上部75間のシリコン層60の部分が予備第2不純物領域115ができる。第1不純物領域110は、それぞれ対応する第1スペーサー100と予備第2不純物領域115との間に提供されることができる。ここで、低い濃度でドーピングされた第1不純物領域110が前記埋立ビットラインオフセットに該当することができる。本発明の実施形態によれば、埋立ビットラインオフセットは第1不純物領域110の厚さや高さと実質的に同一であるか、または、実質的に類似のサイズを有することができる。例えば、前記埋立ビットラインオフセットは、それぞれ約500Å〜約1000Å程度の高さを有することができる。第1不純物領域110に該当する前記埋立ビットラインオフセットは、第1上部75の底部(bottom portion)から実質的に並行に突出するように形成されることができる。
【0042】
本発明の他の実施形態によれば、予備第2不純物領域115は、前記埋立ビットラインオフセットに対応する低い濃度でドーピングされた第1不純物領域110に比べて相対的に高い濃度でドーピングされることができる。これに伴い、予備第2不純物領域115は前記第1トランジスタのドレイン領域(ドレインノード)、または、ソース領域(ソースノード)として容易に機能することができる。
【0043】
図5を参照すれば、第1領域(I)で前記埋立ビットラインオフセットに該当する第1不純物領域110の側壁上に第1側壁酸化膜120を形成し、第2領域(II)で第2スペーサー105の下に第2側壁酸化膜125を形成する。第1及び第2側壁酸化膜ら120、125はそれぞれ熱酸化工程、ラジカル酸化工程、化学気相蒸着(CVD)工程などを利用して形成されることができる。第1及び第2側壁酸化膜120、125は、それぞれ約20Å〜約60Å程度の厚さで形成されることができる。
【0044】
第1及び第2領域(I、II)上の前記結果を覆いながらシリコン層60上に第2スペーサー形成層(図示せず)を形成する。このような第2スペーサー形成層は、窒化物または酸窒化物から成り立つことができる。前記第2スペーサー形成層は、約50Å〜約100Å程度の厚さを有することができる。前記第2スペーサー形成層を部分的にエッチングすることによって、第1スペーサー100及び第2スペーサー105上にそれぞれ第3スペーサー130及び第4スペーサー135を形成する。第3及び第4スペーサー130、135は、それぞれ約50Å〜約100Å程度の厚さを有することができる。これに伴い、第1スペーサー100と第3スペーサー130の間の厚さ比率は、約1.0:0.2〜約1.0:0.5程度になることができる。これと類似に、第2スペーサー105と第4スペーサー135の間の厚さ比率は、約1.0:0.2〜約1.0:0.5程度になることができる。
【0045】
第3スペーサー130は第1領域(I)で第1側壁酸化膜120、第1スペーサー100と予備第2不純物領域115の一部をカバーする。第4スペーサー135は第2領域(II)で第2側壁酸化膜125と第2スペーサー105を覆う。第3及び第4スペーサー130、135は、後続してシリサイデーション工程が遂行される時、これらがカバーする部分上に金属シリサイドが形成されることを防止することができる。
【0046】
図6を参照すれば、シリコン層60を絶縁酸化物層55が露出する時まで再びエッチングする。この場合、ライン形状、またはこれと類似の形状を有するマスクが使われることができる。このようなエッチング工程により第1領域(I)で前記第1トランジスタの第1上部75(ピラー構造物)の下に第1下部145がそれぞれ形成され、第2領域(II)で第1上部80の下に第2下部150がそれぞれ形成される。
【0047】
第1領域(I)において、シリコン層60のエッチングされない部分から形成される第1下部145は、四角形の断面形状を有することができる。第1下部145の各四角形ブロックは、第1方向に沿って延長されて前記第1トランジスタの複数の第1上部75を支持することができる。第1下部145のブロックはそれぞれ複数の埋立ビットラインのうち、対応する一つを形成することができる。
【0048】
第1下部145を形成する間、予備第2不純物領域115は、部分的に除去されて第1領域(I)に第2不純物領域155を形成する。第1不純物領域155は、それぞれ埋立ビットラインオフセット(第1不純物領域110)の下の第1下部145の側面上に残留して前記第1トランジスタのソース領域(または、ドレイン領域)で提供される。図6に図示した通り、第1下部145は第3スペーサー130により保護されず、第1領域(I)に位置する構造物に対して遂行されるシリサイデーション工程を通じて金属シリサイドが前記第1トランジスタの第1下部145の側壁と保護されなかった上部表面上に形成されることができる。第2領域(II)において、シリコン層60は、前記基板の絶縁酸化物層55が露出しないように部分的にエッチングできる。
【0049】
図7を参照すれば、前記結果物と前記基板の露出した部分をカバーする第1保護層(図示せず)が形成されて、シリサイデーション防止膜として機能する。前記第1保護層は酸化物、例えば、シリコン酸化物を含むことができる。また、前記第1保護層は約50Å〜約150Å程度の厚さを有することができる。
【0050】
前記第1保護層をエッチング下で第2領域(II)の前記結果らを覆う第1保護層パターン160を形成する。このようなエッチング工程により第1領域(I)には第1保護層パターン160が形成されないことに留意すべきである。
【0051】
図8を参照すれば、第1領域(I)では第1不純物領域155と第1下部145の側壁を含む結果らをカバーして、第2領域(II)では第1保護層パターン160を覆う金属層165を形成する。本発明の実施形態によれば、金属層165は、第1不純物領域155を含む第1下部145の表面と側壁をカバーすることができる。金属層165は、例えば、タングステン、チタン、コバルト、ニッケルなどの転移金属を含むことができる。また、金属層165は、スパッタ(sputtering)工程、原子層積層(ALD)工程、蒸着工程、化学気相蒸着(CVD)工程などを利用して形成されることができる。このような金属層165は、約50Å〜約100Å程度の相対的に薄い厚さを有することができる。
【0052】
図9を参照すれば、第2不純物領域155と第1下部145の表面と側壁上に金属シリサイド層(170)を形成するために、金属層165に対してシリサイデーション工程を遂行する。本発明の実施形態によれば、前記シリサイデーション工程によりチタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどのようなニア−ノーブル金属シリサイド及び耐火金属シリサイドを含む転移金属のシリサイドが生成されることができる。このような金属シリサイドは高い耐腐食性、耐酸化性、優秀な接着性、シリコン酸化物(SiOx)に対する低い界面ストレスなどの特性をもたらすことができる。
【0053】
本発明の実施形態によれば、第1保護層パターン160がその上部に形成されているため、金属シリサイド層は第2領域(II)の結果物上には形成されない。
【0054】
図10を参照すれば、第1及び第2領域(I、II)を含む前記基板上に形成された結果物を覆うように予備第1絶縁層(図示せず)が形成される。前記予備第1絶縁層は、例えば、USG、SOG、PSG、BPSG、FOX、TOSZ、TEOS、PE−TEOS、HDP−CVD酸化物などのような酸化物を使って形成されることができる。
【0055】
前記予備第1絶縁層を部分的にエッチングして前記基板上に第1絶縁層180を形成する。第1絶縁層180は、第1上部75上に形成されて第1領域(I)の第3スペーサー130の大部分を露出させ、第2領域(II)では第2上部80の一部上に形成されて第4スペーサー135の上部を露出させる。シリコン層60が、第2領域(II)に残っているので、第1領域(I)に位置する第1絶縁層180の第1部分は、第2領域(II)に位置する第1絶縁層180の第2部分に比べて実質的に低い高さを有することができる。例えば、第1絶縁層180の第1部分と第1絶縁層180の第2部分の厚さの差は、約300Å以下になることができる。
【0056】
図11を参照すれば、第1領域(I)の第1上部75から第1及び第3スペーサー100、130を選択的に除去して、第2領域(II)の第2上部80から第2及び第4スペーサー105、135の露出した部分を選択的に除去する。第1領域(I)で第3スペーサー130の下部は第1側壁酸化物層パターン120と第1絶縁層180の間に残留することによって、金属シリサイド層170上に保護パターン138が形成される。従って、保護パターン138と第1側壁酸化物層パターン120とによって金属シリサイド層170は後述するワードラインから効果的に隔離されて前記第1トランジスタの電気的な特性をより向上させることができる。
【0057】
第1絶縁層180、保護膜パターン138、及び第1側壁酸化物層パターン120上に導電層195を形成する。第1領域(I)で前記第1トランジスタの垂直ピラー領域に連結されるゲート電極のみならず複数の接触導電性構造物として使われることができる導電層195は、前記埋立ビットラインオフセットには接触するが、第1側壁酸化物層120と残留する第3スペーサー130から由来する保護パターン138が介在するので、前記埋立ビットラインを構成する金属シリサイド層170からは離隔される。前記導電層195は不純物がドーピングされたポリシリコン、金属及び/または、金属化合物を含むことができる。低い濃度でドーピングされた埋立ビットラインオフセット(第1不純物領域110)は、金属シリサイド層170から漏洩電流が流れることを防止する侵食バッファの機能を遂行することができる。本発明の実施形態によれば、導電層195は化学機械的研磨(CMP)工程及び/またはエッチバック工程を通じて平坦化されることができる。
【0058】
図12を参照すれば、第1領域(I)において、導電層195を部分的にエッチングして、それぞれ第2方向に沿って延長される四角形形状の導電体を形成する。前記導電体は複数のワードライン200(例えば、図1の図面符号35参照)うちの一つをそれぞれ形成するように前記第1トランジスタの第1上部75を部分的に包むことができる。前記第2方向は、前記埋立ビットラインの配列方向の前記第1方向と実質的に直交することができる。第2領域(II)で導電層195は、全部エッチングされて第1絶縁層180から完全に除去される。
【0059】
第2領域(II)の結果物を覆いながら第1絶縁層180とワードライン200上にマスク205を形成する。第1上部75に部分的に第3不純物をドーピングして第3不純物領域210を形成する。前記第3不純物は第3不純物領域210が各第1トランジスタのドレイン領域(ノード)(または、ソース領域(ノード))で機能するように十分な濃度でドーピングされることができる。前記第3不純物は所定の角度で第1上部75にドーピングされることができる。すなわち、前記第3不純物は傾斜イオン注入工程を利用してドーピングできる。前記第3不純物はリン、ヒ素、アンチモンなどを含むことができる。第3不純物領域210は、それぞれ約1×1013atoms/cm2程度の相対的に低い不純物濃度を有することができる。
【0060】
本発明の実施形態において、前記第1トランジスタ(垂直ピラートランジスタ)は第3不純物領域210と対応する第1不純物領域110を備えるため、前記第1トランジスタのチャネル領域はワードライン200に連結される第1不純物領域110と第3不純物領域210との間に介在された第1上部75の側壁について垂直するように整列することができる。前記埋立ビットラインオフセット(第1不純物領域110)は、第1下部145内に形成された第2不純物領域155と共にワードライン200の下に接触することができる。第1下部145は金属シリサイド層170でカバーされることができる。
【0061】
図13を参照すれば、第1及び第2マスク65、70を除去した後、ワードライン200と第1絶縁層180上に予備第2絶縁層(図示せず)を形成する。第1及び第2上部75、80の対面が露出する時まで前記予備第2絶縁層をエッチングすることによって、第1領域(I)と第2領域(II)でワードライン200と第1絶縁層180上に第2絶縁層215を形成する。
【0062】
第2領域(II)において、第2上部80に第4不純物をドーピングして第4不純物領域220を形成する。
【0063】
図14を参照すれば、第2領域(II)に第4不純物領域220に隣接する追加ゲート構造物を形成する。前記追加ゲート構造物は追加ゲート電極225、追加ゲートマスク230、及び追加ゲートスペーサー235を含む。前記追加ゲート構造物を覆いながら第2絶縁層215上に第2保護層240を形成する。第2保護層240は窒化物または酸窒化物を含むことができる。
【0064】
図15を参照すれば、第2保護層240上に第3絶縁層245を形成した後、第3絶縁層245を部分的にエッチングして、第3絶縁層245内にコンタクトまたはプラグ250、265、280を形成する。プラグ250、265、280上にそれぞれ複数の導電ライン255、270、285を形成して、導電ライン255、270、285上にそれぞれマスク260、275、290を形成する。
【0065】
図16を参照すれば、第3絶縁層245上に第4絶縁層295とモルド層300を次々と形成する。モルド層300、第4絶縁層295、及び第3絶縁層245に開口を形成した後、前記開口内に第1領域(I)に下部電極305を形成するように導電パターンと犠牲膜パターン303を形成する。
【0066】
図17を参照すれば、下部電極305から犠牲膜パターン303を除去した後、下部電極305上に誘電層310と上部電極315とを形成する。上部電極315と下部電極305はそれぞれ第1領域(I)の対応する第1トランジスタに電気的に連結される各キャパシタの電極を構成する。
【0067】
本発明の実施形態において、複数の第1トランジスタ(垂直ピラートランジスタ)と第2トランジスタ(水平トランジスタ)を備える半導体メモリ装置を形成することができる。前記半導体装置の第1領域に形成される垂直ピラートランジスタは、データを保存するためのキャパシタにそれぞれ電気的に連結されるメモリセルとして利用されることができる。前記半導体メモリ装置の第2領域に位置する水平トランジスタは周辺回路及び増幅回路として利用されることができる。
【0068】
上述の本発明の実施形態によれば、前記半導体装置の垂直ピラートランジスタは基板上に第1方向に延長されて形成された埋立ビットラインに連結される下部と第2方向で延長されるワードラインに連結される上部を備える。ここで、前記第1方向と前記第2方向は互いに実質的に直交することができる。前記埋立ビットラインの少なくとも表面に金属シリサイドが形成されるため、前記埋立ビットラインのコンタクト抵抗を大きく減少させることができる。前記金属シリサイドは、シリコン酸化物に対し低い界面ストレスと優秀な接着性を持ってくることができる。前記埋立ビットラインオフセットは前記金属シリサイドのバッファとして機能してそれから漏洩電流が流れる現象を防止することができる。
【0069】
図18及び図19は本発明の他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。図18及び図19に図示した半導体装置の製造方法において、図2〜図6を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を利用して下部半導体層350、絶縁層355、及び上部半導体層を有する基板を形成して、前記基板の第1領域(III)にピラー形状の第1上部370、第2不純物領域435を有する第1下部425、埋立ビットラインオフセット400及び側壁酸化物層405を備える垂直ピラートランジスタを形成する。また、前記基板の第2領域(IV)に第2下部430と第2上部375とを含む水平トランジスタを形成する。第1及び第3スペーサー415、390は、第1酸化物層パターン380を有する第1上部370の側壁上に形成される。第2及び第4スペーサー395、420は、第2酸化物層パターン385を有する第2上部375の側壁上に形成される。第1及び第2マスク360、365は、それぞれ第1上部370と第2上部375との上に残留する。
【0070】
図18を参照すれば、シリサイデーション工程のために第1及び第2領域(III、IV)の前記結果物上に金属層440を形成する。金属層440はチタン、タングステン、コバルト、ニッケルまたは、これらの混合物と同じシリサイデーション工程に適した金属を含むことができる。本発明の実施形態によれば、第2領域(IV)にあらかじめ保護膜を形成しないで直接金属層440を形成することができる。
【0071】
図19を参照すれば、金属層440に対してシリサイデーション工程を遂行して第1領域(III)に第1金属シリサイド層445を形成して、第2領域(IV)に第2金属シリサイド層450を形成する。前記シリサイデーション工程を遂行する間、金属シリサイド層が金属層440の下の窒化物や酸化物と同じ絶縁物質を含む構造物の一部とは反応せずに金属層440の下のシリコンまたはドーピングされたポリシリコンを含む構造物の一部との反応を通じて形成される点に留意する。反応しなかった部分の金属層440は除去される。本発明の実施形態によれば、金属層440の下のシリコンまたは、ドーピングされたポリシリコンを含む前記垂直ピラートランジスタの下部と前記水平トランジスタの下部上には金属シリサイド層445、450がそれぞれ形成される。従って、本発明の実施形態に係る半導体装置は垂直ピラートランジスタ内部に形成される金属シリサイド(例えば、埋立ビットライン425を含む)と第2領域(IV)の水平トランジスタ周囲に形成される金属シリサイドを含む。
【0072】
図20〜及び図22は本発明のまた他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。図20〜図22に図示した半導体装置の製造方法において、図2〜図6を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を利用して下部半導体層480、絶縁層485及び上部半導体層を有する基板を形成して、前記基板の第1領域(V)に第1上部500、第2不純物領域555を有する第1下部425(埋立ビットライン)、埋立ビットラインオフセット530及び側壁酸化物層535を備える垂直ピラートランジスタを形成する。また、前記基板の第2領域(VI)に第2下部430と第2上部505を含む水平トランジスタを形成する。第1及び第3スペーサー520、545は、第1酸化物層パターン510を有する第1上部500の側壁上に形成される。第2及び第4スペーサー525、550は、第2酸化物層パターン515を有する第2上部505の側壁上に形成される。第1及び第2マスク490、495は、それぞれ第1上部500と第2上部505上に残留する。
【0073】
図20〜図22を参照すれば、第2領域(VI)に位置する前記水平トランジスタは絶縁層485が露出する時まで前記基板の上部半導体層を完全にエッチングすることに伴って離隔される。金属層560は第2領域(VI)に保護層を形成せずに第1及び第2領域(V、VI)の結果物上に形成される。
【0074】
金属層560に対してシリサイデーション工程を遂行して第1領域(V)に第1金属シリサイド層565を形成して、第2領域(VI)に第2金属シリサイド層570を形成する。これに伴い、前記半導体装置は垂直ピラートランジスタ内部に形成される金属シリサイド(例えば、埋立ビットライン425を含む)と第2領域(VI)の水平トランジスタ周囲に形成される金属シリサイドを含んで、SOI基板上の第2領域(VI)で隣接する水平トランジスタをより遠く離隔されるようにすることができる。
【0075】
図23は本発明の他の実施形態により垂直ピラートランジスタを含む半導体装置を説明するための斜視図である。
【0076】
図23を参照すれば、前記半導体装置の垂直ピラートランジスタは絶縁層1005とシリコン層とを含むことができるSOI基板上に提供される。前記垂直ピラートランジスタはそれぞれ下部1000と上部1020を有する本体を含む。前記垂直ピラートランジスタの下部1000と上部1020は、前記基板のシリコン層をエッチングして形成することができる。前記垂直ピラートランジスタの下部1020は、それぞれ四角形の形状で延長される構造を有することができる。本発明の実施形態によれば、下部1020の上表面に導電層を積層して埋立ビットライン(BBL)1010を形成することができる。前記導電層は転移金属シリサイドを利用するシリサイデーション工程を通じて形成されることができる。このような金属シリサイドによって高い耐腐食性、耐酸化性、シリコン酸化物に対する低い界面ストレス、低い反応性、優秀な接着力などの特性が提供されることができる。前記金属シリサイドはスパッタ(sputtering)工程、化学気相蒸着工程、原子層積層工程等を通して前記導電層を形成した後、シリサイデーション工程を遂行することによって収得されることができる。
【0077】
埋立ビットライン1010は、第1方向に延長されて複数の垂直ピラートランジスタを支持することができる。前記垂直ピラートランジスタの各上部1020はピラーのような形状を有することができ、下部1000上に位置する部分がシリンダー型の構造を有することができる。ワードライン1030は、前記第1方向に対し実質的に直交する第2方向に沿って延長されて複数の垂直ピラートランジスタの上部1020を部分的に包むように形成されることができる。ワードライン300は、それぞれ埋立ビットラインオフセット1015により埋立ビットライン1010から離隔されることができる。すなわち、各埋立ビットライン1010は、埋立ビットラインオフセット1015に対応する間隔でワードライン1030から離隔されることができる。
【0078】
本発明の実施形態によれば、埋立ビットライン1010は、それぞれ不純物領域と金属シリサイド層を含むことができる。埋立ビットライン1010の不純物領域は下部1000の表面に位置することができ、前記金属シリサイド層は、このような不純物領域を覆うことができる。本発明の他の実施形態において、前記金属シリサイド層は前記垂直ピラートランジスタの下部1000の側壁を追加的に覆うことができる。
【0079】
以下、本発明の他の実施形態に係る垂直ピラートランジスタを含む半導体装置の製造方法に対し説明する。図24〜図33は、本発明の他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。
【0080】
図24を参照すれば、第1パッド酸化膜パターン、第2パッド酸化膜パターン、第1マスク1065、及び第2マスク1070が基板の上部半導体層1055上に提供される。前記基板は下部半導体層、絶縁層1050、及び上部半導体層1055を備える。例えば、前記基板は、SOI基板、GOI基板などを含むことができる。前記第1パッド酸化膜パターン及び第1マスク1065は、前記基板の第1領域(VII)に位置する。前記第2パッド酸化膜パターンら及び第2マスク1070は、前記基板の第2領域(VIII)に形成される。第1及び第2マスク1065、1070は、それぞれ前記基板の上部半導体層1055に対してエッチング選択比を有する物質を含むことができる。
【0081】
第1及び第2マスク1065、1070をエッチングマスクとして利用して上部半導体層1055を部分的にエッチングすることによって、第1領域(VII)に垂直ピラートランジスタとして第1トランジスタの第1上部1075を形成し、第2領域(VIII)に水平トランジスタとして第2トランジスタの第2上部1080を形成する。第1上部1075は、それぞれ四角形、円形、楕円形などの多様な幾何学的形状で形成されることができる。本発明の一実施形態において、第1上部1075は、楕円形の断面を有し垂直するように延長されるピラーの形状を有することができる反面、第2上部1080を含む第2領域(VIII)の前記第2トランジスタは上部半導体層1055上において、より広い縦横比と面積を占めることができる。第2上部1080は、それぞれ第1上部1075に比べて実質的に広く形成されることができる。
【0082】
第1及び第2上部1075、1080を形成した後、第1及び第2領域(VII、VIII)でそれぞれ第1上部1075と第2上部1080の外側表面を覆う第1及び第2酸化膜パターン1085、1090を形成する。第1及び第2酸化膜パターン1085、1090は、熱酸化工程、ラジカル酸化工程などを利用して形成されることができる。第1及び第2酸化膜パターン1085、1090を形成することによって第1及び第2上部1075、1080に発生したエッチング損傷を治すことができる。
【0083】
図25を参照すれば、第1及び第2領域(VII、VIII)で第1及び第2酸化膜パターン1085、1090を囲むように第1窒化物層を形成する。前記第1窒化物層は第1及び第2上部1075、1080のプロファイルについて均一に形成されることができる。前記第1窒化物層をエッチング下で第1領域(VII)に第1スペーサー1095を形成して第2領域(VIII)に第2スペーサー1100を形成する。第1及び第2領域(VII、VIII)において、第1スペーサー1095と第2スペーサー1100は、上部半導体層1055の下部を除いて実質的に第1及び第2上部1075、1080の全体側壁を包むことができる。
【0084】
第1領域(VII)で、上部半導体層1055の部分に第1不純物を注入して隣接する第1上部1075の間に予備第1不純物領域1110を形成する。第2領域(VIII)では、予備第1不純物領域1110を形成する間、第2上部1080と上部半導体層1055とをイオン注入マスク1105で保護する。
【0085】
第2領域(VIII)からイオン注入マスク1105を除去する。イオン注入マスク1105がフォトレジストのような有機物質を含む場合には、イオン注入マスク1105は、アッシング工程及び/またはストリッピング工程を利用して除去されることができる。
【0086】
図26を参照すれば、第1領域(VII)で第1スペーサー1095をエッチングマスクで利用して第1スペーサー1095の下部と予備第1不純物領域1110の間の上部半導体層1055を部分的にエッチングすることによって、第1トランジスタの第1不純物領域1115を形成する。また、第2領域(VIII)で第2スペーサー1100をエッチングマスクとして利用して第2スペーサー1100の隣接する下部の間の上部半導体層1055を部分的にエッチングする。
【0087】
第1領域(VII)で、上部半導体層1055の部分に第2不純物をドープさせて隣接する第1不純物領域1115の間に予備第2不純物領域1200を形成する。
【0088】
第1不純物領域1115は、第1埋立ビットラインオフセットと言及されることができる。本発明の実施形態によれば、前記第1埋立ビットラインオフセットは、第1不純物領域1115と実質的に同一であるか、または、実質的に類似の厚さや高さを有することができる。従って、前記第1埋立ビットラインオフセットは、第1上部1075の下部から実質的に同じ方向で突出されることができる。
【0089】
図27を参照すれば、上部半導体層1055上に第1及び第2領域(VII、VIII)の結果物を覆う第2窒化物層を形成する。例えば、前記第2窒化物層は、シリコン窒化物を含むことができる。前記第2窒化物層をエッチング下で第1スペーサー1095と第2スペーサー1100上に第3スペーサー1205及び第4スペーサー1210をそれぞれ形成する。
【0090】
第3スペーサーは1205は第1領域(VII)で第1不純物領域1115、第1スペーサー1095及び予備第2不純物領域1200を一部をカバーする。第4スペーサー1210は第2領域(VIII)で第2スペーサー1100と上部半導体層1055の一部をカバーする。第3スペーサー1205と第4スペーサー1210は後述するように金属シリサイデーション工程が遂行される時、カバーされた部分上に金属シリサイドが形成されるのを防止する。
【0091】
第1領域(VII)において、第3スペーサー1205をエッチングマスクで利用して隣接する第3スペーサー1205の間の上部半導体層1055を部分的にエッチングすることによって、第2不純物領域1215を形成する。また、第2領域(VIII)でも第4スペーサー1210をエッチングマスクで利用して上部半導体層1055を部分的にエッチングする。
【0092】
第1領域(VII)において、第2不純物領域1215の一部は第2埋立ビットラインオフセットに該当することができる。このような第1埋立ビットラインオフセットはそれぞれ第2不純物領域1215の高さや厚さと実質的に同一であるか、または、実質的に類似の高さや厚さを有することができる。前記第1埋立ビットラインオフセットも第1上部1075の下部から実質的に同じ方向で突出することができる。
【0093】
図28を参照すれば、第2領域(VIII)の結果物を覆うように酸化物保護層パターン1220を形成する。酸化物保護層パターン1220は第2領域(VIII)の結果物上に金属層が形成されるのを防止する役割を遂行する。しかし、前記半導体装置が図18及び図19または図20及び図21を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を通じて製造される場合には酸化物保護層パターン1220を省略することができる。
【0094】
図29を参照すれば、第2不純物領域1215と第3スペーサー1205を含む第1領域(VII)に形成された結果物及び第2領域(VIII)に形成された結果物上に金属層1230を形成する。第2領域(VIII)で金属シリサイドこの形成を防止するように金属層1230は酸化物保護層パターン1220上に形成される。
【0095】
図30を参照すれば、金属層1230に対してシリサイデーション工程を遂行して第2不純物領域1215上に金属シリサイド層1235を形成する。本発明の実施形態において、前記シリサイデーション工程は、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどのニア−ノーブル及び耐火金属シリサイドを含む転移金属シリサイドを使って遂行されることができる。金属層1230はスパッタ(sputtering)工程、化学気相蒸着工程などを利用して形成されることができる。金属層1230を加熱することによって、金属層1230に含まれた金属と金属層1230の下のシリコン層またはドーピングされたポリシリコン層の反応によって第2不純物領域1215上に金属シリサイド層1235が形成されることができる。その下に窒化物または酸化物などの絶縁物質を含む層が位置する反応しなかった部分の金属層1230は除去される。
【0096】
図31を参照すれば、第2領域(VIII)で酸化物保護層パターン1220を除去した後、第1及び第2領域(VII、VIII)の結果物上に第1ライナー層1240と第2ライナー層1245を形成する。例えば、第1及び第2ライナー層1240、1245は、それぞれシリコン酸化物を含むことができる。第1ライナー層1240は第1領域(VII)で第3スペーサー1205及び金属シリサイド層1235をカバーする。第2ライナー層1245は第2領域(VIII)で隣接する第4スペーサー1210の間に露出される上部半導体層1055と第4スペーサー1210をカバーする。
【0097】
第1及び第2領域(VII、VIII)のライナー層1240、1245を含む結果物上に絶縁層1250を形成する。例えば、化学機械的研磨工程及び/またはエッチバック工程を利用して第1及び第2マスク1265、1270が露出する時まで絶縁層1250の表面を平坦化させる。
【0098】
図32を参照すれば、第1領域(VIII)に対応する部分は、スリット1248または狭いトレンチを含み、第2領域(VIII)に対応する部分はスリットを含まないマスク層1255を絶縁層1250上に形成する。上部半導体層1055と第1ライナー層1240を部分的にエッチングして隣接する第1トランジスタの間の基板の底面まで延長されるスリットを形成する。これに伴い、第1領域(VII)に第1下部1260と金属シリサイド層パターン1265が形成される。また、第3スペーサー1205上に第5スペーサー1246が形成される。金属シリサイド層パターン1265は前記第1トランジスタの第1下部1260の表面上に位置される。本発明の実施形態において、埋立ビットラインBBLは、第2不純物領域1215と金属シリサイド層パターン1265とを含む。前記埋立ビットラインは、上述のように第1及び第2埋立ビットラインオフセットによってワードラインから確実に離隔される。
【0099】
図33を参照すれば、第2領域(VIII)の第2ライナー層1245を除去した後、図11〜図17を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を遂行して前記基板上に形成された第1トランジスタ及び第2トランジスタを含む半導体装置を製造する。本発明の実施形態において、前記ワードラインは第1埋立ビットラインオフセット(第1不純物領域1115)と第2埋立ビットラインオフセット(第2不純物領域1215)によって金属シリサイド層パターン1265を含む埋立ビットラインから離隔されることができる。第1及び第2埋立ビトラインオフセット1115、1215は共に金属シリサイドを含む埋立ビットラインから漏洩電流が流れることを防止する役割になる。
【0100】
図34は本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【0101】
図34を参照すれば、素子分離膜パターン610を有する第1基板600上に第1水平トランジスタ705が配置され、絶縁層700を備える第2基板上に垂直ピラートランジスタ715と第2水平トランジスタ710、770が形成される。垂直ピラートランジスタ710と第2水平トランジスタ770は、上述の垂直ピラートランジスタ及び水平トランジスタを形成する工程と実質的に同一であるか、または、実質的に類似の工程を通じて形成されることができる。上部絶縁層775を貫いて複数の上部配線780、785、790、795が形成されてワードラインを第2水平トランジスタ710、770にそれぞれ電気的に連結させる。
【0102】
第1水平トランジスタ705は、それぞれソース/ドレイン領域(ソース/ドレインノード)635、640、ゲート電極645、ゲートマスク650及びゲートスペーサー655を含む。第1水平トランジスタ705は、MOSトランジスタに該当することができる。ゲートマスク650とゲートスペーサー655上には保護層660が配置される。保護層660は各第1水平トランジスタ705を保護することができる。下部配線665、675、685は、素子分離膜パターン610上に配置される。下部配線665、675、685は、それぞれ第1水平トランジスタ705のソース/ドレイン領域635、640に接続される。
【0103】
マスク670、680、690は、それぞれ下部配線665、675、685上に配置される。マスク670、680、690は第1基板600と前記第2基板を結合させる工程の間、下部配線665、675、685が損傷を受けることを防止することができる。下部絶縁層695は第1基板600上に形成されて、第1水平トランジスタ705を含む結果物を保護することができる。本発明の実施形態において、前記第2基板の絶縁層700は、第1基板600の下部絶縁層695と結合されることができる。
【0104】
図35は本発明の他の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【0105】
図35に図示した通り、垂直ピラートランジスタ905と水平トランジスタ805は、互いに相異するレベルに配置される。水平トランジスタ805は、上部に素子分離膜パターン810が形成された第1基板800上に配置される。垂直ピラートランジスタ905は絶縁層900と半導体層とを有する第2基板上に位置する。水平トランジスタ805は、それぞれソース/ドレイン領域835、840、ゲート電極845、ゲートマスク850、そしてゲートスペーサー855を含む。水平トランジスタ805を保護するための保護層860がゲートマスク850とゲートスペーサー855を覆うように形成される。下部配線865、885、895は素子分離膜パターン810上に配置される。下部配線865、885、895はそれぞれ水平トランジスタ805のソース/ドレイン領域835、840に電気的に連結される。マスク870、880、890はそれぞれ下部配線865、885、895上に形成されて第1基板800と前記第2基板とを結合させる間、下部配線865、885、895を保護する。水平トランジスタ805を含む第1基板800の結果物を覆うように下部絶縁層875が第1基板800上部に形成される。前記第2基板の絶縁層900は第1基板800上に形成された下部絶縁層875と結合されることができる。
【0106】
上部絶縁層975は、前記第2基板上に形成され、上部絶縁層975を貫いて上部配線980が形成される。上部配線980は垂直ピラートランジスタ905のワードラインに電気的に連結されることができる。本発明の実施形態によれば、第1プラグ990が上部配線980を前記ワードラインに電気的に連結させることができ、第2プラグ995は上部配線995を下部配線865、885、895のうちいずれか一つに電気的に連結させることができる。上部配線980上にはマスク985が配置される。
【0107】
以下、本発明の実施形態に係る多様な機器に対し添付された図面を参照して説明する。このような機器は本発明の多様な実施形態に係る半導体装置のうち少なくとも一つを含むことができる。
【0108】
図36は本発明の実施形態に係るメモリ装置を含むメモリシステムを説明するためのブロック図である。
【0109】
図36を参照すれば、メモリシステム1300はメモリコントローラ1320と上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを含むメモリ装置1310を備える。メモリコントローラ1320は、ホスト1330の読取及び記録要求に対応してメモリ装置1310からデータを読み取るか、メモリ装置1310内にデータを記録する動作を調節することができる。メモリコントローラ1320はホスト1330(例えば、携帯用装置または、コンピュータシステム)から提供されるアドレスをメモリ装置1310の物理的なアドレスでマッピング(mapping)するアドレスマッピングテーブルを含むことができる。
【0110】
図37は本発明の実施形態に係るメモリ装置を含む電子機器を説明するためのブロック図である。
【0111】
図37を参照すれば、電子機器1400は無線通信装置(例えば、個人用コンピュータ(PC)、個人用デジタル補助装置(PDA)、MP3プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、ビデオレコーダ、携帯用通信装置、移動電話、無線デジタル音響機器など)、または、無線環境で情報を送信及び受信できるその他装置として使われることができる。
【0112】
電子機器1400はコントローラ1410、入力/出力(I/O)装置1420(例えば、キーボード、キーパッド、ディスプレー装置など)、上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを含むメモリ装置1430、そして無線インターフェース1440を備えることができる。コントローラ1410はマイクロプロセッサー、デジタル信号処理器、または類似の処理装置のうち少なくとも一つを含むことができる。メモリ装置1430はコントローラ1410によって遂行される命令を保存することができる。メモリ装置1430は、使用者データを保存することができる。メモリ装置1430は、上述の構成を有する半導体装置のうち少なくとも一つを含むことができる。電子機器1400は無線インターフェース1440を利用して無線通信ネットワークを通じてデータを伝送及び受信することができる。例えば、無線インターフェース1440はアンテナ及び/または、無線送受信機を含むことができる。本発明の実施形態に係る電子機器1400は、例えば、コード分割多重接続(CDMA)、世界無線通信システム(GSM)、北米デジタル無線通信(NADC)、拡張−時間分割多重接続(E−TDMA)、広帯域コード分割多重接続(WCDMA)、コード分割多重接続2000(CDMA 2000)等の3世代通信システムの通信インターフェースプロトコルに使われることができる。
【0113】
図38は本発明の実施形態に係るメモリ装置を含むメモリモジュールを示している。
【0114】
図38を参照すれば、メモリモジュール1500は印刷回路基板1520を含むことができる。印刷回路基板1520をメモリモジュール1500の外側表面のうちの一つに形成することができる。印刷回路基板1520はメモリユニット1530、素子インターフェースユニット1540及び電気的コネクタ1510を含むことができる。
【0115】
上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを備えるメモリユニット1530は、3次元メモリアレイを含めるし、メモリアレイコントローラに連結されることができる。このようなメモリアレイは、印刷回路基板1520上に3次元格子方式で配列されたメモリセルを適切に含むことができる。素子インターフェースユニット1540が別途の基板上に形成される場合、素子インターフェースユニット1540は印刷回路基板1520を介してメモリユニット1530と電気的コネクタ1510に電気的に連結されることができる。また、メモリユニット1530と素子インターフェースユニット1540は、印刷回路基板1520上に直接装着されることができる。素子インターフェースユニット1540は電圧、クロック周波数、プロトコルロジックなどを生成するために必要な要素を含むことができる。
【0116】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範囲内において、各種の変形例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。
【産業上の利用可能性】
【0117】
本発明の実施形態において、上述のように、高集積度と蓄積容量を確保しながら要求される水準の電気的特性を備えたメモリ装置がメモリシステムに適用されることによって、メモリシステムの性能を改善させることができる。
【符号の説明】
【0118】
20、100 本体の下部
25、1020 本体の上部
30、1010 埋立ビットライン
35、1030 ワードライン
110、1115 第1不純物領域
155、1215 第2不純物領域
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関し、より詳しくはメモリセルが垂直ピラー構造物を含む埋立ビットラインを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
現在の半導体メモリ装置の大部分は、メモリセル領域にMOSトランジスタを採用している。このような半導体メモリ装置に対して持続的に集積度と性能の向上が要求されるため、MOSトランジスタの製造技術が物理的な限界に直面することになる。例えば、DRAM装置のメモリセルを製造するためには、約0.1μm程度にその大きさを最小化することが要求される。しかし、セルトランジスタのチャネルの長さが減少されるほど、例えば、データ維持時間が減少されるなどのような様々な問題によってDRAM装置のような半導体装置の特性が低下される。一般的に、DRAM素子の単位セルは1つのトランジスタと1つのキャパシタから構成される。このようなキャパシタに保存される電荷によってデータが「1」または「0」の論理信号で表示される。半導体メモリ素子のスイッチングトランジスタはデータを記録するか、または、読み取るように動作する。DRAM装置において、セルキャパシタに保存されるデータまたは電荷は、キャパシタから電荷が漏洩されるために、リフラッシュ(refresh)されなければならない。前記キャパシタの電荷は、様々な経路を通じて漏洩されることができ、その1つとしては、前記スイッチングトランジスタを通じた漏洩を挙げることができる。前記スイッチングトランジスタがターンオフ(turn−off)状態を維持していても、しきい値以下の電流が前記スイッチングトランジスタを通じて流れ続けることになる。前記スイッチングトランジスタのチャネルの長さが減少することに従って、しきい値以下の電流は増加することになる。このようなしきい値以下の電流を減少させるために、前記スイッチングトランジスタのしきい電圧が周辺領域のトランジスタのしきい電圧より非常に高く調整される。しかし、前記トランジスタのしきい電圧に影響を受けないチャネルの下をしきい値以下の電流が流れることになる。また、高いしきい電圧は、動作電流の減少を引き起こすため、前記スイッチングトランジスタのしきい電圧の増加もある程度限界に直面することになる。読み取り動作が行われる場合、前記セルキャパシタからビットラインに電荷を伝送する時間は動作電流が減少されるほど増加し、これは、データアクセス時間の増加をもたらす。さらに他の電荷の漏洩経路は、前記キャパシタの誘電物質を通じて発生される。前記キャパシタに保存される電荷を増加させるために、前記キャパシタは最大の面積を有し、誘電物質が最小の厚さ(蓄積容量C=εA/t、と表現され、Aはキャパシタの面積であり、tは誘電物質の厚さである)を有する構造で設計される。誘電物質が薄くなるほど、このような誘電物質を通じて電荷が漏洩される可能性は大きくなる。結局、前記トランジスタの1つのノード(node)とシリコン基板との間に形成されるジャンクション(junction)を通じて電荷が漏洩される。このような全ての漏洩経路は、前記セルキャパシタのデータ維持時間を減少させ、これは必然的に前記キャパシタに保存された電荷を回復させるために、より頻繁にリフラッシュ動作が要求され、前記DRAM装置が使用されるシステムの性能低下をもたらす。
【0003】
前記DRAM装置の大きさが減少することによって製造工程が複雑になる別の問題も発生する。メモリセルパターンの大きさが減少すると、最小の形状でパターニングするために、より高解像度を有する写真エッチング装備が要求される。通常的に高解像度を有する写真エッチング装備は、低解像度写真エッチング装備に比べて低い有効焦点の深さを有するようになる。従って、写真エッチング工程を実行する前に、セル領域を平坦化しなければならない。このようなセル領域の平坦化は、化学機械的研磨(CMP)工程を通じて行われる。つまり、厚い絶縁物質を蒸着した後、化学機械的研磨工程でその表面が平坦になるように蒸着された絶縁物質をエッチバックさせる。写真エッチング工程に後続する平坦化工程は有用であるが、前記スイッチングトランジスタが位置するシリコン基板の表面と導電層との間の距離は増加することになる。よって、前記スイッチングトランジスタを前記導電層に接続させるコンタクトプラグの縦横比も増加する。このような高い縦横比によって寄生キャパシタンスがもたらされる。例えば、典型的なDRAM製造工程でDRAM製造工程の全体的な縮小に比例して、ビットラインの幅が縮小されることができる。しかし、ビットラインのキャパシタンスは寄生キャパシタンスによって減少されず、これは、ビットラインキャパシタンスとセルキャパシタのキャパシタンスの比率を適切に維持するためにはセルキャパシタのキャパシタンスが縮小してはならないことを意味する。このような要求に従ってセル領域が減少されるにも関わらず、同一なキャパシタ領域が維持できるようにより複雑な構造のセルキャパシタが要求される。
【0004】
上述の問題点を鑑みて、シリコン基板の代わりにSOI基板を使用する製造工程が導入された。上述のように、漏洩経路のうちの1つはジャンクション漏洩である。セルキャパシタがスイッチングトランジスタのノードのうちの1つに接続し、このようなノードがシリコン基板と共にジャンクションを構成する。このようなジャンクションは、逆にバイアス(bias)されるため、ジャンクション漏洩(−I0)は避けることができなくなる(ジャンクション電流は、I=I0(exp(qVD(kT)−1)で示し、VDはジャンクションバイアス、qは電子の電荷量、kはボルツマン常数、Tは温度である)。前記ジャンクションが逆にバイアスされると、ジャンクションVDは負になり、指数成分は「0」に近くなることによって、前記ジャンクション電流は、負(−I0)になる。前記SOI基板の導入に応じて、セルキャパシタに接続されたスイッチングトランジスタのノードが絶縁物質上に配置され、ジャンクションを形成せず、これは、ジャンクション電流が現れないことを意味する。また、SOI構造は前記スイッチングトランジスタを通じてしきい値以下の電流を減少させる。これは前記スイッチングトランジスタのチャネルが絶縁物質上に配置されるため、前記チャネルの下、つまり、シリコン基板を通じて流れるしきい値以下の電流が消去されることができるためである。
【0005】
また、他の解決方法は、垂直ピラートランジスタVPTを適用することである。シリコン表面上にスイッチングトランジスタのソース/ドレインノードを形成する代わりに、垂直ピラートランジスタでは、シリコンピラーの各端部にスイッチングトランジスタのソース/ドレインノードを形成するようになる。スイッチングトランジスタのソース/ドレインノードのうちの1つのみに接続されるビットラインは、前記垂直ピラートランジスタの下部を囲む。ビットラインとスイッチングトランジスタのノードを接続するように高い縦横比を有するコンタクトプラグが要求される従来のDRAM装置と異なって、垂直ピラートランジスタではスイッチングトランジスタのノードとそれに埋め込まれるビットラインの間にコンタクトが形成される。コンタクトプラグを接続する必要のない、ビットラインの寄生キャパシタンスが非常に減少し、これはセルキャパシタンスの比率を同一に維持してもセルキャパシタには低いキャパシタンスが要求されることを意味する。
【0006】
また、SOI基板を使用することによってビットラインが絶縁物質上に配置されることができるため、基板とビットラインとの間の寄生キャパシタンスが減少される。前記垂直ピラートランジスタのゲートは、一般的にピラー構造の中央部を包み、ゲート酸化膜は、ピラー構造とゲート物質との間に配置される。前記ピラー構造の周囲に(垂直)チャネルが形成されるため、狭い面積内でもチャネルの幅を効果的に増加させることができ、従来のDRAMメモリセルに比べて動作電流もより増加することができる。大きい動作電流によってスイッチングトランジスタのしきい電圧も相対的に大きく調節可能であり、しきい値以下の電流を減少させることができる。さらに、ゲート内のピラー構造のほぼ全ての端部がチャネルとして機能できるため、基板を通じるしきい値以下の電流が最小化される。前記ピラー構造の上部は、セルキャパシタに接続される。従来のDRAM装置の水平セルとは異なって、スイッチングトランジスタの上部ノードは、基板と何れのジャンクションも形成せず、ジャンクション漏洩も最少になる。
【0007】
上述のように、垂直ピラートランジスタを利用するとしても、垂直ピラートランジスタ構造でピラー構造の下部を包むビットラインから問題が発生する。ビットラインの幅は、DRAMセルサイズとDRAM装置の全体的なチップの大きさを決定する要因のうちの1つになる。ビットラインの幅が最少になるように決定されるため、ビットラインの抵抗がDARM装置の応答速度の低下をもたらす要因になることができる。例えば、読取動作において、スイッチングトランジスタがターンオンされ、セルキャパシタに保存された電荷がビットラインに通じて感知増幅器に伝送される。従って、ビットラインキャパシタンスとビットライン抵抗が電荷移送時間を決定することになる。このような抵抗が増加するほど感知増幅器の駆動時間が遅延されてデータアクセス時間の増加をもたらす。ビットラインが前記ピラーの下部を包み、ビットラインを通じての電荷移送(ビットライン電流)が前記ピラーによって阻止されることができ、前記ピラー内に電荷がトラップされることができるため、ビットライン抵抗は、従来の垂直ピラートランジスタでさらに他の問題になっている。従って、ビットラインの抵抗によって全体的に問題点が増加する。ビットラインとしては通常的にポリシリコンを使用している。しかし、ポリシリコンは、金属に比べて非常に低い導電性を有する。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】韓国特許出願公開2006−0041415号明細書
【特許文献2】米国特許出願公開2008−0002466号明細書
【特許文献3】特開2000−223675号公報
【特許文献4】米国特許7,365,385号明細書
【特許文献5】韓国特許出願公開2006−0126795号明細書
【特許文献6】韓国特許0759839号明細書
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の一目的は、埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置を提供することにある。
【0010】
本発明の他の目的は、埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置の製造方法の提供にある。
【課題を解決するための手段】
【0011】
上述の本発明の一目的を達成するために、本発明の実施形態による半導体装置は、垂直ピラートランジスタ、埋立ビットライン、及びワードラインを備える。前記垂直ピラートランジスタは、基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、そして、前記本体の下部に配置されるドレイン/ソースノードを含む。前記埋立ビットラインは、少なくとも前記本体の下部の上部表面に形成され、金属シリサイドを含む。前記ワードラインは、前記本体の上部を部分的に包む。前記埋立ビットラインは、第1方向に延伸されることができ、前記ワードラインは、前記第1方向に実質的に直交する第2方向に延伸されることができる。前記埋立ビットラインは、前記本体の下部側面上にも形成されることができる。前記半導体装置は、前記ワードラインと前記埋立ビットラインとの間に配置されるオフセット(offset)をさらに含むことができる。前記オフセットは、前記本体の下部に形成される前記ドレイン/ソースノードの上部に配置されることができる。前記オフセットは、低い不純物濃度を有することができる。前記オフセットは、前記本体の上部の下部の端部から突出されることができる。前記ワードラインと前記埋立ビットラインとの間には絶縁パターンが介在されることができる。前記本体の上部は、絶縁体でカバーされることができる。前記半導体装置は、前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含むキャパシタをさらに含むことができる。前記埋立ビットラインは、前記基板上に第1方向に沿って配置される複数の垂直ピラートランジスタに電気的に接続されることができる。前記半導体装置は、前記基板上に配置され、ソースノード及びドレインノードを備える、少なくとも1つの水平トランジスタをさらに含むことができる。前記半導体装置は、前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノードを備える少なくとも1つの水平トランジスタをさらに含むことができる。前記半導体装置は前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを少なくとも1つの水平トランジスタをさらに含むことができる。前記金属シリサイドは、チタン、タングステン、コバルト、ニッケル、またはこれらの混合物を含むことができる。
【0012】
また、上述の本発明の一目的を達成するために、本発明の他の実施形態による半導体装置は、基板上に形成され、シリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタ、前記本体の上部の下部から同軸方向に突出される突出部、前記本体の下部の上部表面と前記突出部上に形成され、金属シリサイドを含む埋立ビットライン、そして前記本体の上部を部分的に囲むワードラインを備える。前記埋立ビットラインは、第1方向に沿って延長されることができ、前記ワードラインは、前記第1方向に実質的に直交する第2方向に沿って延長されることができる。
【0013】
上述の本発明の他の目的を達成するために、本発明の実施形態に係る半導体装置の製造方法において、基板上にマスクを形成し、前記マスクを利用して前記基板を部分的にエッチングして、それぞれ下部と上部を有する本体を含む複数の垂直ピラートランジスタを形成する前記本体の上部にソース/ドレインノードを形成し、前記本体の下部にドレイン/ソースノードを形成する。金属層を積層し前記金属層にシリサイデーション工程を遂行して、少なくとも前記垂直ピラートランジスタの前記本体の下部の表面を覆いながら第1方向に延長される埋立ビットラインを形成する。前記複数の垂直ピラートランジスタの前記ソース/ドレインノードと前記ドレイン/ソースノードとの間の前記上部を部分的に包み、前記第1方向と直交する第2方向で延長されるワードラインを形成する。
【0014】
上述の本発明の他の目的を達成するために、本発明の他の実施形態に係る半導体装置の製造方法において、基板上に、シリンダー型の上部を支持する四角形の断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード、そして前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタを形成する。前記本体の上部の下部から同軸方向で突出する突出部を形成する。金属層を蒸着し前記金属層にシリサイデーション工程を遂行して、前記本体の下部の上部表面と前記突出部上に、金属シリサイドを含む埋立ビットラインを形成する。前記本体の上部を部分的に包むワードラインを形成する。前記埋立ビットラインは第1方向に沿って延長されることができ、前記ワードラインは前記第1方向に直交する第2方向に沿って延長されることができる。
【0015】
本発明の実施形態に係るメモリシステムは、外部装置とインターフェーシングするインターフェース部及びアドレス及びデータバスを通じて前記インターフェース部及びメモリ装置と通信するコントローラを含む。ここで、前記メモリ装置は、基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタ、前記本体の下部の上部表面に形成され、金属シリサイドを含む埋立ビットライン、そして前記本体の上部を部分的に包むワードラインを備える。
【0016】
本発明の実施形態に係るコンピュータシステムは、上述のメモリ装置を備えた個人用コンピュータ(PC)、個人用デジタル補助装置(PDA)、MP3プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、または、ビデオレコーダを含むことができる。
【発明の効果】
【0017】
本発明の実施形態によれば、金属シリサイド及び/または、不純物領域を含む埋立ビットライン、埋立ビットラインオフセットによって埋立ビットラインと離隔されるワードラインを備えることによって、低いビットライン抵抗を確保しながら向上された電気的な特性を有する半導体装置を実現することができる。また、前記埋立ビットラインオフセットは、前記金属シリサイドのバッファとして機能し、そこから漏洩電流が流れる現象を防止して半導体装置の特性をより改善することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施形態により垂直ピラートランジスタ(VPT)を含む半導体装置を説明するための斜視図である。
【図2】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図3】本発明の実施形態に係るマスク構造物を説明するための平面図である。
【図4】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図5】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図6】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図7】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図8】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図9】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図10】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図11】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図12】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図13】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図14】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図15】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図16】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図17】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図18】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図19】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図20】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図21】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図22】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図23】本発明の他の実施形態により垂直ピラートランジスタを含む半導体装置を説明するための斜視図である。
【図24】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図25】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図26】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図27】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図28】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図29】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図30】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図31】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図32】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図33】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図34】本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【図35】本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【図36】本発明の実施形態に係る半導体装置を含むメモリシステムを説明するためのブロック図である。
【図37】本発明の実施形態に係る半導体装置を含む電子機器を説明するためのブロック図である。
【図38】本発明の実施形態に係る半導体装置を含むモジュラー式メモリデバイスを示している。
【発明を実施するための最良の形態】
【0019】
以下、図面を参照しつつ、本発明の表示装置の望ましい実施例をより詳しく説明する。本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施例を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。
【0020】
各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第1、第2などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は1つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第1構成要素を第2構成要素に書き換えることも可能であり、同様に第2構成要素を第1構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【0021】
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、1つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【0022】
また、別に定義しない限り、技術的或いは科学的用語を含んで、ここにおいて使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解されるべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈しない。
【0023】
図1は、本発明の実施形態により垂直ピラートランジスタ(VPT)を含む半導体装置を説明するための斜視図である。
【0024】
図1を参照すれば、前記垂直ピラートランジスタ(VPT)はSOI基板上に提供される。前記SOI基板はシリコン基板10、酸化物層15、及びシリコン層と同じ半導体層を含むことができる。本発明の他の実施形態において、GOI基板、シリコン基板、ゲルマニウム基板、シリコン−ゲルマニウム基板などが使われることもできる。
【0025】
前記垂直ピラートランジスタはそれぞれ下部20と上部25を有する本体を備えることができる。前記垂直ピラートランジスタの下部20及び上部25は前記基板のシリコン層をエッチング下で形成されることができる。前記垂直ピラートランジスタの下部20は、前記基板上で所定の方向に延び、実質的に四角形の断面形状を有することができる。
【0026】
本発明の実施形態によれば、前記本体の下部20の側面と上面上に導電層を蒸着させ埋立ビットライン(buried bit line:BBL)30を形成することができる。ここで、前記導電層はシリサイデーション工程を利用して形成され、チタンシリサイド(TiSix)、タングステンシリサイド(WSix)、コバルトシリサイド(CoSix)、ニッケルシリサイド(NiSix)等のニア−ノーブル(near−noble)金属及び耐火金属を含む転移金属シリサイドを使って形成されることができる。このような金属シリサイドは、高い耐腐食性、耐酸化性、シリコン酸化物に対する優秀な接着性と低い反応性、低い界面ストレスなどの特性を現わすことができる。上述の金属シリサイドは、スパッタ(sputtering)工程、化学気相蒸着(CVD)工程、原子層積層(ALD)工程などを遂行した後にシリサイデーション工程を遂行して収得されることができる。
【0027】
埋立ビットライン30は、複数の垂直ピラートランジスタを支持するように前記基板上で第1方向に沿って延長されることができる。前記垂直ピラートランジスタの上部25は、それぞれピラー(pillar)構造のようなサイズ及び形状を有することができ、前記本体の下部20上でその上段部がシリンダの形状を有することができる。
【0028】
ワードライン35は、前記垂直ピラートランジスタの上部25を部分的に包むように前記第1方向に対し実質的に直交する第2方向に沿って延長されることができる。ワードライン35は埋立ビットラインオフセット(offset)によって埋立ビットライン30から離隔されることができる。すなわち、各埋立ビットライン30は各ワードライン35から前記埋立ビットラインオフセットの高さ(厚さ)に対応する距離ぐらい離隔されることができる。
【0029】
本発明の実施形態によれば、埋立ビットライン30は、それぞれ不純物領域及び金属シリサイド層を含むことができる。埋立ビットライン30の不純物領域は、前記本体の下部20の表面に位置することができ、前記金属シリサイド層は、前記不純物領域をカバーすることができる。ここで、前記金属シリサイド層は、前記垂直ピラートランジスタの下部20の上部表面だけをカバーすることができる。本発明の他の実施形態において、前記金属シリサイド層は、上述の垂直ピラートランジスタの下部20の上部表面と側壁をカバーすることもできる。
【0030】
以下、図2〜図17を参照して、複数の垂直ピラートランジスタが形成されたメモリセル領域を備えるメモリ装置の製造方法を説明する。図2及び図4〜図17は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図であり、図3は本発明の実施形態に係るマスク構造物を説明するための平面図である。
【0031】
図2を参照すれば、下部シリコン層50、下部シリコン層50上に形成された絶縁酸化物層55及び絶縁酸化物層55上に形成されたシリコン層60を含むSOI基板が提供される。シリコン層60は約3000Å〜約5000Å程度の厚さを有することができ、絶縁酸化物層55は、約1500Å〜約2500Å程度の厚さを有することができる。本発明の他の実施形態において、その上部に半導体層を有するGOI基板やその他の基板もその上部に前記メモリ装置が提供される基板として使われることができる。前記基板は、第1領域(I)と第2領域(II)に区分されることができる。
【0032】
前記基板のシリコン層60上にマスク構造物を提供する。図3に示したように、前記マスク構造物は第1マスク65と第2マスク70を含む。本発明の実施形態によれば、複数の第1マスク65と複数の第2マスク70が第1領域(I)と第2領域(II)にそれぞれ形成されることができる。第1及び第2マスク65、70を備える前記マスク構造物は第1領域(I)に複数のピラー構造物を形成して第2領域(II)に複数の四角形構造物を形成するために利用されることができる。第1領域(I)の前記ピラー型構造物は垂直ピラー構造物を有する第1トランジスタの形成に利用される。例えば、前記第1トランジスタは、ソース/ドレイン領域(ソース/ドレインノード)とチャネル領域を備えることができ、前記チャネル領域はソース/ドレイン領域(ソース/ドレインノード)の間に位置し、前記基板の水平軸に対し実質的に垂直した方向に配置されることができる。前記第1トランジスタに該当する垂直ピラートランジスタ(VPT)は、上述の通り向上した集積度と動作特性を有し、これに伴い、前記メモリ装置のメモリセルに適用されることができる。第2領域(II)に形成される前記四角形構造物は水平のソース/ドレイン領域(ソース/ドレイン ノード)及びチャネル領域を有する水平トランジスタに該当する第2トランジスタの形成に利用されることができる。例えば、前記ソース/ドレイン領域とこれらの間の前記チャネル領域は前記基板の水平軸に対し実質的に平行した方向に同一平面上に形成されることができる。前記四角形構造物は前記基板上で前記ピラー構造物に比べてそれぞれより広い面積を有することができ、これに伴い、前記基板上に位置する前記四角形構造物の数は、前記ピラー構造物に比べて実質的に少なくなる。前記四角形構造物に起因する前記水平トランジスタのより広い面積は、前記基板の周辺回路領域に位置する周辺回路素子の電流駆動特性を向上させることにおいてより適することになる。
【0033】
再び、図2及び図3を参照すれば、第1及び第2マスク65、70を含む前記マスク構造物は、前記基板の第1領域(I)及び第2領域(II)上に配置される。第1及び第2マスク65、70は、それぞれ約1500Å〜約2500Å程度の厚さを有することができる。本発明の一実施形態によれば、前記基板のシリコン層60上に第1及び第2マスク65、70を形成する前にシリコン層60上にパッド酸化膜(図示せず)が追加的に形成されることができる。前記パッド酸化膜は、第1及び第2マスク65、70を形成する間発生するストレス(stress)を減少させることができる。第1及び第2マスク65、70は、それぞれシリコン窒化物と同じ窒化物を使って形成されることができる。前記パッド酸化物は、シリコン酸化物を含むことができる。
【0034】
第1及び第2マスク65、70をエッチングマスクとして利用して、前記基板のシリコン層60を部分的にエッチングすることによって、第1領域(I)に、前記第1トランジスタの第1上部75を形成し、第2領域(II)に前記第2トランジスタの第2上部80を形成する。第1上部75は四角形、円形、楕円形などの多様な幾何学的形状で形成されることができる。本発明の実施形態において、第1上部75は、それぞれ円形の多面形状を持って垂直するように延長されるピラーの形態を有することができる反面、第2領域(II)に形成される第2上部80を備える第2トランジスタは前記基板上でより広い面積を占め、広い縦横比(aspect ratio)を有することができる。第1及び第2上部75、80は、それぞれ約2000Å〜約3、000Å程度の高さを有することができる。第1及び第2上部75、80が形成されるということによって第1及び第2上部75、80からそれぞれ近位にあるシリコン層60の第1及び第2露出部が形成される。
【0035】
第1領域(I)に位置するシリコン層60の前記第1露出部に第1不純物をドーピングさせる。本発明の実施形態によれば、前記第1不純物は、イン(P)、ヒ素(As)、アンチモン(Sb)等を含むことができる。前記第1不純物は、約10KeV程度のエネルギーでドーピングできる。前記第1不純物は、シリコン層60の前記第1露出部内に注入されて隣接する第1上部75の間の第1領域(I)に予備第1不純物領域85を形成することになる。予備第1不純物領域85は、それぞれ相対的に低い不純物濃度を有することができる。例えば、各予備第1不純物領域85は、約1×1013atoms/cm2程度の不純物濃度を有することができる。
【0036】
第1及び第2上部75、80上に酸化物層83を形成する。酸化物層83は、予備第1不純物領域85とシリコン層60の前記第2露出部をカバーする。酸化物層83は、上述のエッチング工程の間発生した第1及び第2上部75、80の損傷を治すことができる。酸化物層83は、熱酸化工程、ラジカル(radical)酸化工程等を通して収得されるシリコン酸化物から成り立つことができる。本発明の一実施形態において、酸化物層83は、約20Å〜約80Å程度の相対的に薄い厚さを有することができる。
【0037】
図4を参照すれば、第1及び第2領域(I、II)に位置する酸化物層83上に第1スペーサー形成層(図示せず)を均一に形成する。前記第1スペーサー形成層は、窒化物または酸窒化物を使って形成されることができる。前記第1スペーサー形成層は、約200Å〜約300Å程度の厚さで形成されることができる。従って、酸化物層83と前記第1スペーサー形成層の間の厚さ比率は、約1.0:2.5〜約1.0:15.0程度になることができる。
【0038】
前記第1スペーサー形成層と酸化物層83を部分的にエッチング下で第1スペーサー100、第2スペーサー105、第1酸化物層パターン90、及び第2酸化物層パターン95を形成する。第1及び第2酸化物層パターン90、95は、第1領域(I)の第1上部75の外側表面と第2領域(II)の第2上部80の外側表面をそれぞれカバーする。第1スペーサー100は第1領域(I)の第1上部75の側壁上に形成される。第1酸化物層パターン90は、それぞれ第1スペーサー100と第1上部75の外側表面の間に形成される。第2スペーサー105は、第2領域(II)の第2上部80の側壁上に形成される。この場合、第2酸化物層パターン95は、それぞれ第2スペーサー105と第2上部80の外側表面との間に位置する。本発明の実施形態において、第1スペーサー100は、それぞれ第1領域(I)で代替ゲートとして利用されることができる。
【0039】
前記基板の第1及び第2領域(I、II)全部において、第1スペーサー100と第2スペーサー105は、シリコン層60の下部を除いて第1及び第2上部75、80の全体的な側壁を実質的に包むように形成されることができる。また、第1スペーサー100は第1領域(I)の予備第1不純物領域85を部分的にカバーすることができる。
【0040】
第1領域(I)において、第1スペーサー100をエッチングマスクとして利用して第1スペーサー100の下部と予備第1不純物領域85との間のシリコン層60を部分的にエッチングすることによって、前記第1トランジスタの第1不純物領域110を形成する。第1スペーサー100の下のシリコン層60の一部は埋立ビットラインオフセットで機能することができる。言い換えれば、前記埋立ビットラインオフセットは、第1スペーサー100の下の第1不純物領域110と実質的に同一であるか、または、実質的に類似の高さを有することができる。
【0041】
隣接する第1スペーサー100の間に露出される部分のシリコン層60に第2不純物をドーピングさせて第1領域(I)に予備第2不純物領域115を形成する。前記第2不純物はヒ素、燐、アンチモンなどを含むことができる。予備第2不純物領域115はそれぞれ相対的に高い不純物濃度を有することができる。例えば、各予備第2不純物領域115は、約1×1015atoms/cm2程度の不純物濃度を有することができる。すなわち、予備第2不純物領域115は、それぞれ第1不純物領域110に比べて相対的に高いイオン濃度を有することができる。言い換えれば、第1不純物領域110に隣接して下に位置する、隣接する第1上部75間のシリコン層60の部分が予備第2不純物領域115ができる。第1不純物領域110は、それぞれ対応する第1スペーサー100と予備第2不純物領域115との間に提供されることができる。ここで、低い濃度でドーピングされた第1不純物領域110が前記埋立ビットラインオフセットに該当することができる。本発明の実施形態によれば、埋立ビットラインオフセットは第1不純物領域110の厚さや高さと実質的に同一であるか、または、実質的に類似のサイズを有することができる。例えば、前記埋立ビットラインオフセットは、それぞれ約500Å〜約1000Å程度の高さを有することができる。第1不純物領域110に該当する前記埋立ビットラインオフセットは、第1上部75の底部(bottom portion)から実質的に並行に突出するように形成されることができる。
【0042】
本発明の他の実施形態によれば、予備第2不純物領域115は、前記埋立ビットラインオフセットに対応する低い濃度でドーピングされた第1不純物領域110に比べて相対的に高い濃度でドーピングされることができる。これに伴い、予備第2不純物領域115は前記第1トランジスタのドレイン領域(ドレインノード)、または、ソース領域(ソースノード)として容易に機能することができる。
【0043】
図5を参照すれば、第1領域(I)で前記埋立ビットラインオフセットに該当する第1不純物領域110の側壁上に第1側壁酸化膜120を形成し、第2領域(II)で第2スペーサー105の下に第2側壁酸化膜125を形成する。第1及び第2側壁酸化膜ら120、125はそれぞれ熱酸化工程、ラジカル酸化工程、化学気相蒸着(CVD)工程などを利用して形成されることができる。第1及び第2側壁酸化膜120、125は、それぞれ約20Å〜約60Å程度の厚さで形成されることができる。
【0044】
第1及び第2領域(I、II)上の前記結果を覆いながらシリコン層60上に第2スペーサー形成層(図示せず)を形成する。このような第2スペーサー形成層は、窒化物または酸窒化物から成り立つことができる。前記第2スペーサー形成層は、約50Å〜約100Å程度の厚さを有することができる。前記第2スペーサー形成層を部分的にエッチングすることによって、第1スペーサー100及び第2スペーサー105上にそれぞれ第3スペーサー130及び第4スペーサー135を形成する。第3及び第4スペーサー130、135は、それぞれ約50Å〜約100Å程度の厚さを有することができる。これに伴い、第1スペーサー100と第3スペーサー130の間の厚さ比率は、約1.0:0.2〜約1.0:0.5程度になることができる。これと類似に、第2スペーサー105と第4スペーサー135の間の厚さ比率は、約1.0:0.2〜約1.0:0.5程度になることができる。
【0045】
第3スペーサー130は第1領域(I)で第1側壁酸化膜120、第1スペーサー100と予備第2不純物領域115の一部をカバーする。第4スペーサー135は第2領域(II)で第2側壁酸化膜125と第2スペーサー105を覆う。第3及び第4スペーサー130、135は、後続してシリサイデーション工程が遂行される時、これらがカバーする部分上に金属シリサイドが形成されることを防止することができる。
【0046】
図6を参照すれば、シリコン層60を絶縁酸化物層55が露出する時まで再びエッチングする。この場合、ライン形状、またはこれと類似の形状を有するマスクが使われることができる。このようなエッチング工程により第1領域(I)で前記第1トランジスタの第1上部75(ピラー構造物)の下に第1下部145がそれぞれ形成され、第2領域(II)で第1上部80の下に第2下部150がそれぞれ形成される。
【0047】
第1領域(I)において、シリコン層60のエッチングされない部分から形成される第1下部145は、四角形の断面形状を有することができる。第1下部145の各四角形ブロックは、第1方向に沿って延長されて前記第1トランジスタの複数の第1上部75を支持することができる。第1下部145のブロックはそれぞれ複数の埋立ビットラインのうち、対応する一つを形成することができる。
【0048】
第1下部145を形成する間、予備第2不純物領域115は、部分的に除去されて第1領域(I)に第2不純物領域155を形成する。第1不純物領域155は、それぞれ埋立ビットラインオフセット(第1不純物領域110)の下の第1下部145の側面上に残留して前記第1トランジスタのソース領域(または、ドレイン領域)で提供される。図6に図示した通り、第1下部145は第3スペーサー130により保護されず、第1領域(I)に位置する構造物に対して遂行されるシリサイデーション工程を通じて金属シリサイドが前記第1トランジスタの第1下部145の側壁と保護されなかった上部表面上に形成されることができる。第2領域(II)において、シリコン層60は、前記基板の絶縁酸化物層55が露出しないように部分的にエッチングできる。
【0049】
図7を参照すれば、前記結果物と前記基板の露出した部分をカバーする第1保護層(図示せず)が形成されて、シリサイデーション防止膜として機能する。前記第1保護層は酸化物、例えば、シリコン酸化物を含むことができる。また、前記第1保護層は約50Å〜約150Å程度の厚さを有することができる。
【0050】
前記第1保護層をエッチング下で第2領域(II)の前記結果らを覆う第1保護層パターン160を形成する。このようなエッチング工程により第1領域(I)には第1保護層パターン160が形成されないことに留意すべきである。
【0051】
図8を参照すれば、第1領域(I)では第1不純物領域155と第1下部145の側壁を含む結果らをカバーして、第2領域(II)では第1保護層パターン160を覆う金属層165を形成する。本発明の実施形態によれば、金属層165は、第1不純物領域155を含む第1下部145の表面と側壁をカバーすることができる。金属層165は、例えば、タングステン、チタン、コバルト、ニッケルなどの転移金属を含むことができる。また、金属層165は、スパッタ(sputtering)工程、原子層積層(ALD)工程、蒸着工程、化学気相蒸着(CVD)工程などを利用して形成されることができる。このような金属層165は、約50Å〜約100Å程度の相対的に薄い厚さを有することができる。
【0052】
図9を参照すれば、第2不純物領域155と第1下部145の表面と側壁上に金属シリサイド層(170)を形成するために、金属層165に対してシリサイデーション工程を遂行する。本発明の実施形態によれば、前記シリサイデーション工程によりチタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどのようなニア−ノーブル金属シリサイド及び耐火金属シリサイドを含む転移金属のシリサイドが生成されることができる。このような金属シリサイドは高い耐腐食性、耐酸化性、優秀な接着性、シリコン酸化物(SiOx)に対する低い界面ストレスなどの特性をもたらすことができる。
【0053】
本発明の実施形態によれば、第1保護層パターン160がその上部に形成されているため、金属シリサイド層は第2領域(II)の結果物上には形成されない。
【0054】
図10を参照すれば、第1及び第2領域(I、II)を含む前記基板上に形成された結果物を覆うように予備第1絶縁層(図示せず)が形成される。前記予備第1絶縁層は、例えば、USG、SOG、PSG、BPSG、FOX、TOSZ、TEOS、PE−TEOS、HDP−CVD酸化物などのような酸化物を使って形成されることができる。
【0055】
前記予備第1絶縁層を部分的にエッチングして前記基板上に第1絶縁層180を形成する。第1絶縁層180は、第1上部75上に形成されて第1領域(I)の第3スペーサー130の大部分を露出させ、第2領域(II)では第2上部80の一部上に形成されて第4スペーサー135の上部を露出させる。シリコン層60が、第2領域(II)に残っているので、第1領域(I)に位置する第1絶縁層180の第1部分は、第2領域(II)に位置する第1絶縁層180の第2部分に比べて実質的に低い高さを有することができる。例えば、第1絶縁層180の第1部分と第1絶縁層180の第2部分の厚さの差は、約300Å以下になることができる。
【0056】
図11を参照すれば、第1領域(I)の第1上部75から第1及び第3スペーサー100、130を選択的に除去して、第2領域(II)の第2上部80から第2及び第4スペーサー105、135の露出した部分を選択的に除去する。第1領域(I)で第3スペーサー130の下部は第1側壁酸化物層パターン120と第1絶縁層180の間に残留することによって、金属シリサイド層170上に保護パターン138が形成される。従って、保護パターン138と第1側壁酸化物層パターン120とによって金属シリサイド層170は後述するワードラインから効果的に隔離されて前記第1トランジスタの電気的な特性をより向上させることができる。
【0057】
第1絶縁層180、保護膜パターン138、及び第1側壁酸化物層パターン120上に導電層195を形成する。第1領域(I)で前記第1トランジスタの垂直ピラー領域に連結されるゲート電極のみならず複数の接触導電性構造物として使われることができる導電層195は、前記埋立ビットラインオフセットには接触するが、第1側壁酸化物層120と残留する第3スペーサー130から由来する保護パターン138が介在するので、前記埋立ビットラインを構成する金属シリサイド層170からは離隔される。前記導電層195は不純物がドーピングされたポリシリコン、金属及び/または、金属化合物を含むことができる。低い濃度でドーピングされた埋立ビットラインオフセット(第1不純物領域110)は、金属シリサイド層170から漏洩電流が流れることを防止する侵食バッファの機能を遂行することができる。本発明の実施形態によれば、導電層195は化学機械的研磨(CMP)工程及び/またはエッチバック工程を通じて平坦化されることができる。
【0058】
図12を参照すれば、第1領域(I)において、導電層195を部分的にエッチングして、それぞれ第2方向に沿って延長される四角形形状の導電体を形成する。前記導電体は複数のワードライン200(例えば、図1の図面符号35参照)うちの一つをそれぞれ形成するように前記第1トランジスタの第1上部75を部分的に包むことができる。前記第2方向は、前記埋立ビットラインの配列方向の前記第1方向と実質的に直交することができる。第2領域(II)で導電層195は、全部エッチングされて第1絶縁層180から完全に除去される。
【0059】
第2領域(II)の結果物を覆いながら第1絶縁層180とワードライン200上にマスク205を形成する。第1上部75に部分的に第3不純物をドーピングして第3不純物領域210を形成する。前記第3不純物は第3不純物領域210が各第1トランジスタのドレイン領域(ノード)(または、ソース領域(ノード))で機能するように十分な濃度でドーピングされることができる。前記第3不純物は所定の角度で第1上部75にドーピングされることができる。すなわち、前記第3不純物は傾斜イオン注入工程を利用してドーピングできる。前記第3不純物はリン、ヒ素、アンチモンなどを含むことができる。第3不純物領域210は、それぞれ約1×1013atoms/cm2程度の相対的に低い不純物濃度を有することができる。
【0060】
本発明の実施形態において、前記第1トランジスタ(垂直ピラートランジスタ)は第3不純物領域210と対応する第1不純物領域110を備えるため、前記第1トランジスタのチャネル領域はワードライン200に連結される第1不純物領域110と第3不純物領域210との間に介在された第1上部75の側壁について垂直するように整列することができる。前記埋立ビットラインオフセット(第1不純物領域110)は、第1下部145内に形成された第2不純物領域155と共にワードライン200の下に接触することができる。第1下部145は金属シリサイド層170でカバーされることができる。
【0061】
図13を参照すれば、第1及び第2マスク65、70を除去した後、ワードライン200と第1絶縁層180上に予備第2絶縁層(図示せず)を形成する。第1及び第2上部75、80の対面が露出する時まで前記予備第2絶縁層をエッチングすることによって、第1領域(I)と第2領域(II)でワードライン200と第1絶縁層180上に第2絶縁層215を形成する。
【0062】
第2領域(II)において、第2上部80に第4不純物をドーピングして第4不純物領域220を形成する。
【0063】
図14を参照すれば、第2領域(II)に第4不純物領域220に隣接する追加ゲート構造物を形成する。前記追加ゲート構造物は追加ゲート電極225、追加ゲートマスク230、及び追加ゲートスペーサー235を含む。前記追加ゲート構造物を覆いながら第2絶縁層215上に第2保護層240を形成する。第2保護層240は窒化物または酸窒化物を含むことができる。
【0064】
図15を参照すれば、第2保護層240上に第3絶縁層245を形成した後、第3絶縁層245を部分的にエッチングして、第3絶縁層245内にコンタクトまたはプラグ250、265、280を形成する。プラグ250、265、280上にそれぞれ複数の導電ライン255、270、285を形成して、導電ライン255、270、285上にそれぞれマスク260、275、290を形成する。
【0065】
図16を参照すれば、第3絶縁層245上に第4絶縁層295とモルド層300を次々と形成する。モルド層300、第4絶縁層295、及び第3絶縁層245に開口を形成した後、前記開口内に第1領域(I)に下部電極305を形成するように導電パターンと犠牲膜パターン303を形成する。
【0066】
図17を参照すれば、下部電極305から犠牲膜パターン303を除去した後、下部電極305上に誘電層310と上部電極315とを形成する。上部電極315と下部電極305はそれぞれ第1領域(I)の対応する第1トランジスタに電気的に連結される各キャパシタの電極を構成する。
【0067】
本発明の実施形態において、複数の第1トランジスタ(垂直ピラートランジスタ)と第2トランジスタ(水平トランジスタ)を備える半導体メモリ装置を形成することができる。前記半導体装置の第1領域に形成される垂直ピラートランジスタは、データを保存するためのキャパシタにそれぞれ電気的に連結されるメモリセルとして利用されることができる。前記半導体メモリ装置の第2領域に位置する水平トランジスタは周辺回路及び増幅回路として利用されることができる。
【0068】
上述の本発明の実施形態によれば、前記半導体装置の垂直ピラートランジスタは基板上に第1方向に延長されて形成された埋立ビットラインに連結される下部と第2方向で延長されるワードラインに連結される上部を備える。ここで、前記第1方向と前記第2方向は互いに実質的に直交することができる。前記埋立ビットラインの少なくとも表面に金属シリサイドが形成されるため、前記埋立ビットラインのコンタクト抵抗を大きく減少させることができる。前記金属シリサイドは、シリコン酸化物に対し低い界面ストレスと優秀な接着性を持ってくることができる。前記埋立ビットラインオフセットは前記金属シリサイドのバッファとして機能してそれから漏洩電流が流れる現象を防止することができる。
【0069】
図18及び図19は本発明の他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。図18及び図19に図示した半導体装置の製造方法において、図2〜図6を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を利用して下部半導体層350、絶縁層355、及び上部半導体層を有する基板を形成して、前記基板の第1領域(III)にピラー形状の第1上部370、第2不純物領域435を有する第1下部425、埋立ビットラインオフセット400及び側壁酸化物層405を備える垂直ピラートランジスタを形成する。また、前記基板の第2領域(IV)に第2下部430と第2上部375とを含む水平トランジスタを形成する。第1及び第3スペーサー415、390は、第1酸化物層パターン380を有する第1上部370の側壁上に形成される。第2及び第4スペーサー395、420は、第2酸化物層パターン385を有する第2上部375の側壁上に形成される。第1及び第2マスク360、365は、それぞれ第1上部370と第2上部375との上に残留する。
【0070】
図18を参照すれば、シリサイデーション工程のために第1及び第2領域(III、IV)の前記結果物上に金属層440を形成する。金属層440はチタン、タングステン、コバルト、ニッケルまたは、これらの混合物と同じシリサイデーション工程に適した金属を含むことができる。本発明の実施形態によれば、第2領域(IV)にあらかじめ保護膜を形成しないで直接金属層440を形成することができる。
【0071】
図19を参照すれば、金属層440に対してシリサイデーション工程を遂行して第1領域(III)に第1金属シリサイド層445を形成して、第2領域(IV)に第2金属シリサイド層450を形成する。前記シリサイデーション工程を遂行する間、金属シリサイド層が金属層440の下の窒化物や酸化物と同じ絶縁物質を含む構造物の一部とは反応せずに金属層440の下のシリコンまたはドーピングされたポリシリコンを含む構造物の一部との反応を通じて形成される点に留意する。反応しなかった部分の金属層440は除去される。本発明の実施形態によれば、金属層440の下のシリコンまたは、ドーピングされたポリシリコンを含む前記垂直ピラートランジスタの下部と前記水平トランジスタの下部上には金属シリサイド層445、450がそれぞれ形成される。従って、本発明の実施形態に係る半導体装置は垂直ピラートランジスタ内部に形成される金属シリサイド(例えば、埋立ビットライン425を含む)と第2領域(IV)の水平トランジスタ周囲に形成される金属シリサイドを含む。
【0072】
図20〜及び図22は本発明のまた他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。図20〜図22に図示した半導体装置の製造方法において、図2〜図6を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を利用して下部半導体層480、絶縁層485及び上部半導体層を有する基板を形成して、前記基板の第1領域(V)に第1上部500、第2不純物領域555を有する第1下部425(埋立ビットライン)、埋立ビットラインオフセット530及び側壁酸化物層535を備える垂直ピラートランジスタを形成する。また、前記基板の第2領域(VI)に第2下部430と第2上部505を含む水平トランジスタを形成する。第1及び第3スペーサー520、545は、第1酸化物層パターン510を有する第1上部500の側壁上に形成される。第2及び第4スペーサー525、550は、第2酸化物層パターン515を有する第2上部505の側壁上に形成される。第1及び第2マスク490、495は、それぞれ第1上部500と第2上部505上に残留する。
【0073】
図20〜図22を参照すれば、第2領域(VI)に位置する前記水平トランジスタは絶縁層485が露出する時まで前記基板の上部半導体層を完全にエッチングすることに伴って離隔される。金属層560は第2領域(VI)に保護層を形成せずに第1及び第2領域(V、VI)の結果物上に形成される。
【0074】
金属層560に対してシリサイデーション工程を遂行して第1領域(V)に第1金属シリサイド層565を形成して、第2領域(VI)に第2金属シリサイド層570を形成する。これに伴い、前記半導体装置は垂直ピラートランジスタ内部に形成される金属シリサイド(例えば、埋立ビットライン425を含む)と第2領域(VI)の水平トランジスタ周囲に形成される金属シリサイドを含んで、SOI基板上の第2領域(VI)で隣接する水平トランジスタをより遠く離隔されるようにすることができる。
【0075】
図23は本発明の他の実施形態により垂直ピラートランジスタを含む半導体装置を説明するための斜視図である。
【0076】
図23を参照すれば、前記半導体装置の垂直ピラートランジスタは絶縁層1005とシリコン層とを含むことができるSOI基板上に提供される。前記垂直ピラートランジスタはそれぞれ下部1000と上部1020を有する本体を含む。前記垂直ピラートランジスタの下部1000と上部1020は、前記基板のシリコン層をエッチングして形成することができる。前記垂直ピラートランジスタの下部1020は、それぞれ四角形の形状で延長される構造を有することができる。本発明の実施形態によれば、下部1020の上表面に導電層を積層して埋立ビットライン(BBL)1010を形成することができる。前記導電層は転移金属シリサイドを利用するシリサイデーション工程を通じて形成されることができる。このような金属シリサイドによって高い耐腐食性、耐酸化性、シリコン酸化物に対する低い界面ストレス、低い反応性、優秀な接着力などの特性が提供されることができる。前記金属シリサイドはスパッタ(sputtering)工程、化学気相蒸着工程、原子層積層工程等を通して前記導電層を形成した後、シリサイデーション工程を遂行することによって収得されることができる。
【0077】
埋立ビットライン1010は、第1方向に延長されて複数の垂直ピラートランジスタを支持することができる。前記垂直ピラートランジスタの各上部1020はピラーのような形状を有することができ、下部1000上に位置する部分がシリンダー型の構造を有することができる。ワードライン1030は、前記第1方向に対し実質的に直交する第2方向に沿って延長されて複数の垂直ピラートランジスタの上部1020を部分的に包むように形成されることができる。ワードライン300は、それぞれ埋立ビットラインオフセット1015により埋立ビットライン1010から離隔されることができる。すなわち、各埋立ビットライン1010は、埋立ビットラインオフセット1015に対応する間隔でワードライン1030から離隔されることができる。
【0078】
本発明の実施形態によれば、埋立ビットライン1010は、それぞれ不純物領域と金属シリサイド層を含むことができる。埋立ビットライン1010の不純物領域は下部1000の表面に位置することができ、前記金属シリサイド層は、このような不純物領域を覆うことができる。本発明の他の実施形態において、前記金属シリサイド層は前記垂直ピラートランジスタの下部1000の側壁を追加的に覆うことができる。
【0079】
以下、本発明の他の実施形態に係る垂直ピラートランジスタを含む半導体装置の製造方法に対し説明する。図24〜図33は、本発明の他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。
【0080】
図24を参照すれば、第1パッド酸化膜パターン、第2パッド酸化膜パターン、第1マスク1065、及び第2マスク1070が基板の上部半導体層1055上に提供される。前記基板は下部半導体層、絶縁層1050、及び上部半導体層1055を備える。例えば、前記基板は、SOI基板、GOI基板などを含むことができる。前記第1パッド酸化膜パターン及び第1マスク1065は、前記基板の第1領域(VII)に位置する。前記第2パッド酸化膜パターンら及び第2マスク1070は、前記基板の第2領域(VIII)に形成される。第1及び第2マスク1065、1070は、それぞれ前記基板の上部半導体層1055に対してエッチング選択比を有する物質を含むことができる。
【0081】
第1及び第2マスク1065、1070をエッチングマスクとして利用して上部半導体層1055を部分的にエッチングすることによって、第1領域(VII)に垂直ピラートランジスタとして第1トランジスタの第1上部1075を形成し、第2領域(VIII)に水平トランジスタとして第2トランジスタの第2上部1080を形成する。第1上部1075は、それぞれ四角形、円形、楕円形などの多様な幾何学的形状で形成されることができる。本発明の一実施形態において、第1上部1075は、楕円形の断面を有し垂直するように延長されるピラーの形状を有することができる反面、第2上部1080を含む第2領域(VIII)の前記第2トランジスタは上部半導体層1055上において、より広い縦横比と面積を占めることができる。第2上部1080は、それぞれ第1上部1075に比べて実質的に広く形成されることができる。
【0082】
第1及び第2上部1075、1080を形成した後、第1及び第2領域(VII、VIII)でそれぞれ第1上部1075と第2上部1080の外側表面を覆う第1及び第2酸化膜パターン1085、1090を形成する。第1及び第2酸化膜パターン1085、1090は、熱酸化工程、ラジカル酸化工程などを利用して形成されることができる。第1及び第2酸化膜パターン1085、1090を形成することによって第1及び第2上部1075、1080に発生したエッチング損傷を治すことができる。
【0083】
図25を参照すれば、第1及び第2領域(VII、VIII)で第1及び第2酸化膜パターン1085、1090を囲むように第1窒化物層を形成する。前記第1窒化物層は第1及び第2上部1075、1080のプロファイルについて均一に形成されることができる。前記第1窒化物層をエッチング下で第1領域(VII)に第1スペーサー1095を形成して第2領域(VIII)に第2スペーサー1100を形成する。第1及び第2領域(VII、VIII)において、第1スペーサー1095と第2スペーサー1100は、上部半導体層1055の下部を除いて実質的に第1及び第2上部1075、1080の全体側壁を包むことができる。
【0084】
第1領域(VII)で、上部半導体層1055の部分に第1不純物を注入して隣接する第1上部1075の間に予備第1不純物領域1110を形成する。第2領域(VIII)では、予備第1不純物領域1110を形成する間、第2上部1080と上部半導体層1055とをイオン注入マスク1105で保護する。
【0085】
第2領域(VIII)からイオン注入マスク1105を除去する。イオン注入マスク1105がフォトレジストのような有機物質を含む場合には、イオン注入マスク1105は、アッシング工程及び/またはストリッピング工程を利用して除去されることができる。
【0086】
図26を参照すれば、第1領域(VII)で第1スペーサー1095をエッチングマスクで利用して第1スペーサー1095の下部と予備第1不純物領域1110の間の上部半導体層1055を部分的にエッチングすることによって、第1トランジスタの第1不純物領域1115を形成する。また、第2領域(VIII)で第2スペーサー1100をエッチングマスクとして利用して第2スペーサー1100の隣接する下部の間の上部半導体層1055を部分的にエッチングする。
【0087】
第1領域(VII)で、上部半導体層1055の部分に第2不純物をドープさせて隣接する第1不純物領域1115の間に予備第2不純物領域1200を形成する。
【0088】
第1不純物領域1115は、第1埋立ビットラインオフセットと言及されることができる。本発明の実施形態によれば、前記第1埋立ビットラインオフセットは、第1不純物領域1115と実質的に同一であるか、または、実質的に類似の厚さや高さを有することができる。従って、前記第1埋立ビットラインオフセットは、第1上部1075の下部から実質的に同じ方向で突出されることができる。
【0089】
図27を参照すれば、上部半導体層1055上に第1及び第2領域(VII、VIII)の結果物を覆う第2窒化物層を形成する。例えば、前記第2窒化物層は、シリコン窒化物を含むことができる。前記第2窒化物層をエッチング下で第1スペーサー1095と第2スペーサー1100上に第3スペーサー1205及び第4スペーサー1210をそれぞれ形成する。
【0090】
第3スペーサーは1205は第1領域(VII)で第1不純物領域1115、第1スペーサー1095及び予備第2不純物領域1200を一部をカバーする。第4スペーサー1210は第2領域(VIII)で第2スペーサー1100と上部半導体層1055の一部をカバーする。第3スペーサー1205と第4スペーサー1210は後述するように金属シリサイデーション工程が遂行される時、カバーされた部分上に金属シリサイドが形成されるのを防止する。
【0091】
第1領域(VII)において、第3スペーサー1205をエッチングマスクで利用して隣接する第3スペーサー1205の間の上部半導体層1055を部分的にエッチングすることによって、第2不純物領域1215を形成する。また、第2領域(VIII)でも第4スペーサー1210をエッチングマスクで利用して上部半導体層1055を部分的にエッチングする。
【0092】
第1領域(VII)において、第2不純物領域1215の一部は第2埋立ビットラインオフセットに該当することができる。このような第1埋立ビットラインオフセットはそれぞれ第2不純物領域1215の高さや厚さと実質的に同一であるか、または、実質的に類似の高さや厚さを有することができる。前記第1埋立ビットラインオフセットも第1上部1075の下部から実質的に同じ方向で突出することができる。
【0093】
図28を参照すれば、第2領域(VIII)の結果物を覆うように酸化物保護層パターン1220を形成する。酸化物保護層パターン1220は第2領域(VIII)の結果物上に金属層が形成されるのを防止する役割を遂行する。しかし、前記半導体装置が図18及び図19または図20及び図21を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を通じて製造される場合には酸化物保護層パターン1220を省略することができる。
【0094】
図29を参照すれば、第2不純物領域1215と第3スペーサー1205を含む第1領域(VII)に形成された結果物及び第2領域(VIII)に形成された結果物上に金属層1230を形成する。第2領域(VIII)で金属シリサイドこの形成を防止するように金属層1230は酸化物保護層パターン1220上に形成される。
【0095】
図30を参照すれば、金属層1230に対してシリサイデーション工程を遂行して第2不純物領域1215上に金属シリサイド層1235を形成する。本発明の実施形態において、前記シリサイデーション工程は、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどのニア−ノーブル及び耐火金属シリサイドを含む転移金属シリサイドを使って遂行されることができる。金属層1230はスパッタ(sputtering)工程、化学気相蒸着工程などを利用して形成されることができる。金属層1230を加熱することによって、金属層1230に含まれた金属と金属層1230の下のシリコン層またはドーピングされたポリシリコン層の反応によって第2不純物領域1215上に金属シリサイド層1235が形成されることができる。その下に窒化物または酸化物などの絶縁物質を含む層が位置する反応しなかった部分の金属層1230は除去される。
【0096】
図31を参照すれば、第2領域(VIII)で酸化物保護層パターン1220を除去した後、第1及び第2領域(VII、VIII)の結果物上に第1ライナー層1240と第2ライナー層1245を形成する。例えば、第1及び第2ライナー層1240、1245は、それぞれシリコン酸化物を含むことができる。第1ライナー層1240は第1領域(VII)で第3スペーサー1205及び金属シリサイド層1235をカバーする。第2ライナー層1245は第2領域(VIII)で隣接する第4スペーサー1210の間に露出される上部半導体層1055と第4スペーサー1210をカバーする。
【0097】
第1及び第2領域(VII、VIII)のライナー層1240、1245を含む結果物上に絶縁層1250を形成する。例えば、化学機械的研磨工程及び/またはエッチバック工程を利用して第1及び第2マスク1265、1270が露出する時まで絶縁層1250の表面を平坦化させる。
【0098】
図32を参照すれば、第1領域(VIII)に対応する部分は、スリット1248または狭いトレンチを含み、第2領域(VIII)に対応する部分はスリットを含まないマスク層1255を絶縁層1250上に形成する。上部半導体層1055と第1ライナー層1240を部分的にエッチングして隣接する第1トランジスタの間の基板の底面まで延長されるスリットを形成する。これに伴い、第1領域(VII)に第1下部1260と金属シリサイド層パターン1265が形成される。また、第3スペーサー1205上に第5スペーサー1246が形成される。金属シリサイド層パターン1265は前記第1トランジスタの第1下部1260の表面上に位置される。本発明の実施形態において、埋立ビットラインBBLは、第2不純物領域1215と金属シリサイド層パターン1265とを含む。前記埋立ビットラインは、上述のように第1及び第2埋立ビットラインオフセットによってワードラインから確実に離隔される。
【0099】
図33を参照すれば、第2領域(VIII)の第2ライナー層1245を除去した後、図11〜図17を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を遂行して前記基板上に形成された第1トランジスタ及び第2トランジスタを含む半導体装置を製造する。本発明の実施形態において、前記ワードラインは第1埋立ビットラインオフセット(第1不純物領域1115)と第2埋立ビットラインオフセット(第2不純物領域1215)によって金属シリサイド層パターン1265を含む埋立ビットラインから離隔されることができる。第1及び第2埋立ビトラインオフセット1115、1215は共に金属シリサイドを含む埋立ビットラインから漏洩電流が流れることを防止する役割になる。
【0100】
図34は本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【0101】
図34を参照すれば、素子分離膜パターン610を有する第1基板600上に第1水平トランジスタ705が配置され、絶縁層700を備える第2基板上に垂直ピラートランジスタ715と第2水平トランジスタ710、770が形成される。垂直ピラートランジスタ710と第2水平トランジスタ770は、上述の垂直ピラートランジスタ及び水平トランジスタを形成する工程と実質的に同一であるか、または、実質的に類似の工程を通じて形成されることができる。上部絶縁層775を貫いて複数の上部配線780、785、790、795が形成されてワードラインを第2水平トランジスタ710、770にそれぞれ電気的に連結させる。
【0102】
第1水平トランジスタ705は、それぞれソース/ドレイン領域(ソース/ドレインノード)635、640、ゲート電極645、ゲートマスク650及びゲートスペーサー655を含む。第1水平トランジスタ705は、MOSトランジスタに該当することができる。ゲートマスク650とゲートスペーサー655上には保護層660が配置される。保護層660は各第1水平トランジスタ705を保護することができる。下部配線665、675、685は、素子分離膜パターン610上に配置される。下部配線665、675、685は、それぞれ第1水平トランジスタ705のソース/ドレイン領域635、640に接続される。
【0103】
マスク670、680、690は、それぞれ下部配線665、675、685上に配置される。マスク670、680、690は第1基板600と前記第2基板を結合させる工程の間、下部配線665、675、685が損傷を受けることを防止することができる。下部絶縁層695は第1基板600上に形成されて、第1水平トランジスタ705を含む結果物を保護することができる。本発明の実施形態において、前記第2基板の絶縁層700は、第1基板600の下部絶縁層695と結合されることができる。
【0104】
図35は本発明の他の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【0105】
図35に図示した通り、垂直ピラートランジスタ905と水平トランジスタ805は、互いに相異するレベルに配置される。水平トランジスタ805は、上部に素子分離膜パターン810が形成された第1基板800上に配置される。垂直ピラートランジスタ905は絶縁層900と半導体層とを有する第2基板上に位置する。水平トランジスタ805は、それぞれソース/ドレイン領域835、840、ゲート電極845、ゲートマスク850、そしてゲートスペーサー855を含む。水平トランジスタ805を保護するための保護層860がゲートマスク850とゲートスペーサー855を覆うように形成される。下部配線865、885、895は素子分離膜パターン810上に配置される。下部配線865、885、895はそれぞれ水平トランジスタ805のソース/ドレイン領域835、840に電気的に連結される。マスク870、880、890はそれぞれ下部配線865、885、895上に形成されて第1基板800と前記第2基板とを結合させる間、下部配線865、885、895を保護する。水平トランジスタ805を含む第1基板800の結果物を覆うように下部絶縁層875が第1基板800上部に形成される。前記第2基板の絶縁層900は第1基板800上に形成された下部絶縁層875と結合されることができる。
【0106】
上部絶縁層975は、前記第2基板上に形成され、上部絶縁層975を貫いて上部配線980が形成される。上部配線980は垂直ピラートランジスタ905のワードラインに電気的に連結されることができる。本発明の実施形態によれば、第1プラグ990が上部配線980を前記ワードラインに電気的に連結させることができ、第2プラグ995は上部配線995を下部配線865、885、895のうちいずれか一つに電気的に連結させることができる。上部配線980上にはマスク985が配置される。
【0107】
以下、本発明の実施形態に係る多様な機器に対し添付された図面を参照して説明する。このような機器は本発明の多様な実施形態に係る半導体装置のうち少なくとも一つを含むことができる。
【0108】
図36は本発明の実施形態に係るメモリ装置を含むメモリシステムを説明するためのブロック図である。
【0109】
図36を参照すれば、メモリシステム1300はメモリコントローラ1320と上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを含むメモリ装置1310を備える。メモリコントローラ1320は、ホスト1330の読取及び記録要求に対応してメモリ装置1310からデータを読み取るか、メモリ装置1310内にデータを記録する動作を調節することができる。メモリコントローラ1320はホスト1330(例えば、携帯用装置または、コンピュータシステム)から提供されるアドレスをメモリ装置1310の物理的なアドレスでマッピング(mapping)するアドレスマッピングテーブルを含むことができる。
【0110】
図37は本発明の実施形態に係るメモリ装置を含む電子機器を説明するためのブロック図である。
【0111】
図37を参照すれば、電子機器1400は無線通信装置(例えば、個人用コンピュータ(PC)、個人用デジタル補助装置(PDA)、MP3プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、ビデオレコーダ、携帯用通信装置、移動電話、無線デジタル音響機器など)、または、無線環境で情報を送信及び受信できるその他装置として使われることができる。
【0112】
電子機器1400はコントローラ1410、入力/出力(I/O)装置1420(例えば、キーボード、キーパッド、ディスプレー装置など)、上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを含むメモリ装置1430、そして無線インターフェース1440を備えることができる。コントローラ1410はマイクロプロセッサー、デジタル信号処理器、または類似の処理装置のうち少なくとも一つを含むことができる。メモリ装置1430はコントローラ1410によって遂行される命令を保存することができる。メモリ装置1430は、使用者データを保存することができる。メモリ装置1430は、上述の構成を有する半導体装置のうち少なくとも一つを含むことができる。電子機器1400は無線インターフェース1440を利用して無線通信ネットワークを通じてデータを伝送及び受信することができる。例えば、無線インターフェース1440はアンテナ及び/または、無線送受信機を含むことができる。本発明の実施形態に係る電子機器1400は、例えば、コード分割多重接続(CDMA)、世界無線通信システム(GSM)、北米デジタル無線通信(NADC)、拡張−時間分割多重接続(E−TDMA)、広帯域コード分割多重接続(WCDMA)、コード分割多重接続2000(CDMA 2000)等の3世代通信システムの通信インターフェースプロトコルに使われることができる。
【0113】
図38は本発明の実施形態に係るメモリ装置を含むメモリモジュールを示している。
【0114】
図38を参照すれば、メモリモジュール1500は印刷回路基板1520を含むことができる。印刷回路基板1520をメモリモジュール1500の外側表面のうちの一つに形成することができる。印刷回路基板1520はメモリユニット1530、素子インターフェースユニット1540及び電気的コネクタ1510を含むことができる。
【0115】
上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを備えるメモリユニット1530は、3次元メモリアレイを含めるし、メモリアレイコントローラに連結されることができる。このようなメモリアレイは、印刷回路基板1520上に3次元格子方式で配列されたメモリセルを適切に含むことができる。素子インターフェースユニット1540が別途の基板上に形成される場合、素子インターフェースユニット1540は印刷回路基板1520を介してメモリユニット1530と電気的コネクタ1510に電気的に連結されることができる。また、メモリユニット1530と素子インターフェースユニット1540は、印刷回路基板1520上に直接装着されることができる。素子インターフェースユニット1540は電圧、クロック周波数、プロトコルロジックなどを生成するために必要な要素を含むことができる。
【0116】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範囲内において、各種の変形例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。
【産業上の利用可能性】
【0117】
本発明の実施形態において、上述のように、高集積度と蓄積容量を確保しながら要求される水準の電気的特性を備えたメモリ装置がメモリシステムに適用されることによって、メモリシステムの性能を改善させることができる。
【符号の説明】
【0118】
20、100 本体の下部
25、1020 本体の上部
30、1010 埋立ビットライン
35、1030 ワードライン
110、1115 第1不純物領域
155、1215 第2不純物領域
【特許請求の範囲】
【請求項1】
基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、そして、前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタと、
少なくとも前記本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットラインと、
前記本体の上部を部分的に包む前記ワードラインと、を備え、
前記埋立ビットラインは、第1方向に延伸され、前記ワードラインは、前記第1方向に直交する第2方向に延伸されることを特徴とする半導体装置。
【請求項2】
前記埋立ビットラインは、前記本体の下部側面上にも形成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ワードラインと前記埋立ビットラインとの間に配置されるオフセット(offset)をさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記オフセットは、前記本体の下部に形成される前記ドレイン/ソースノードの上部に配置されることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記オフセットは、低い不純物濃度を有することを特徴とする請求項3に記載の半導体装置。
【請求項6】
前記オフセットは、前記本体の上部の下端部から突出されることを特徴とする請求項3に記載の半導体装置。
【請求項7】
前記ワードラインと前記埋立ビットラインとの間に介在される絶縁パターンをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項8】
前記本体の上部は、絶縁体でカバーされることを特徴とする請求項1に記載の半導体装置。
【請求項9】
前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含むキャパシタをさらに備えることを特徴とする請求項1に記載の半導体装置。
【請求項10】
前記埋立ビットラインは、前記基板上に第1方向に沿って配置される複数の垂直ピラートランジスタに電気的に接続されることを特徴とする請求項1に記載の半導体装置。
【請求項11】
前記半導体装置は、前記基板上に配置され、ソースノード及びドレインノードを備える、少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項12】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを備える少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項10に記載の半導体装置。
【請求項13】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを備える少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項14】
前記金属シリサイドは、チタン、タングステン、コバルト、ニッケル、またはこれらの混合物を含むことを特徴とする請求項1に記載の半導体装置。
【請求項15】
前記半導体装置は、DRAM装置を含むことを特徴とする請求項1に記載の半導体装置。
【請求項16】
基板上にシリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタと、
前記本体の上部の下部から同軸方向に突出される突出部と、
前記本体の下部の上部表面と前記突出部上に形成され、金属シリサイドを含む埋立ビットラインと、
前記本体の上部を部分的に囲むワードラインと、を備え、
前記埋立ビットラインは、第1方向に沿って延長され、前記ワードラインは、前記第1方向に直交する第2方向に沿って延長されることを特徴とする半導体装置。
【請求項17】
前記ワードラインの底部は前記突出部の上部に接触されることを特徴とする請求項16に記載の半導体装置。
【請求項18】
前記突出部の上部は絶縁体を含むことを特徴とする請求項16に記載の半導体装置。
【請求項19】
前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含むキャパシタをさらに含むことを特徴とする請求項16に記載の半導体装置。
【請求項20】
前記基板上に第1方向に沿って複数の垂直ピラートランジスタが配置され、前記埋立ビットラインは前記垂直ピラートランジスタに電気的に接続されることを特徴とする請求項18に記載の半導体装置。
【請求項21】
前記基板上に配置され、ソースノード及びドレインノードを有する少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項16に記載の半導体装置。
【請求項22】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを有する少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項21に記載の半導体装置。
【請求項23】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを有する少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項16に記載の半導体装置。
【請求項24】
基板上にマスクを形成する段階と、
前記マスクを利用して前記基板を部分的にエッチングして、それぞれ下部と上部を有する本体を含む複数の垂直ピラートランジスタを形成する段階と、
前記本体の上部にソース/ドレインノードを形成し、前記本体の下部にドレイン/ソースノードを形成する段階と、
金属層を積層し、前記金属層にシリサイデーション工程を遂行して、少なくとも前記垂直ピラートランジスタの前記本体の下部の表面を覆いながら第1方向に延長される埋立ビットラインを形成する段階と、
前記複数の垂直ピラートランジスタの前記ソース/ドレインノードと前記ドレイン/ソースノードとの間の前記上部を部分的に包み、前記第1方向と直交する第2方向で延長されるワードラインを形成する段階と、を備える半導体装置の製造方法。
【請求項25】
前記ワードラインを形成する前に、前記下部に形成された前記ドレイン/ソースノードの上に、前記本体の上部の一部と接触しているオフセットを形成する段階をさらに備えることを特徴とする請求項24の半導体装置の製造方法。
【請求項26】
前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含む電極を前記本体の上部に形成された前記ソース/ドレインノードに連結してキャパシタを形成する段階をさらに含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項27】
前記基板上に配置されるソースノード及びドレインノードを有する少なくとも1つの水平トランジスタを形成する段階をさらに含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項28】
基板上に、シリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタを形成する段階と、
前記本体の上部の下部から同軸方向に突出される突出部を形成する段階と、
金属層を蒸着し、前記金属層にシリサイデーション工程を遂行して、前記本体の下部の上部表面と前記突出部上に、金属シリサイドを含む埋立ビットラインを形成する段階と、
前記本体の上部を部分的に包むワードラインを形成する段階と、を備え、
前記埋立ビットラインは、第1方向に沿って延長され、前記ワードラインは前記第1方向に直交する第2方向に沿って延長されることを特徴とする半導体装置の製造方法。
【請求項29】
前記突出部の上部は絶縁体を含むことを特徴とする請求項28に記載の半導体装置の製造方法。
【請求項30】
前記基板上に形成されるソースノード及びドレインノードを含む少なくとも1つの水平トランジスタを形成する段階をさらに備えることを特徴とする請求項28に記載の半導体装置の製造方法。
【請求項31】
外部装置とインターフェーシングするインターフェース部と、
アドレス及びデータバスを通じて前記インターフェース部及びメモリ装置と通信するコントローラと、を含み、
前記メモリ装置は、
基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタと、
前記本体の下部の上部表面に形成され、金属シリサイドを含む埋立ビットライン及び前記本体の上部を部分的に包むワードラインと、を備え、
前記埋立ビットラインは第1方向に延長され、前記ワードラインは、前記第1方向に直交する第2方向に延長されることを特徴とするメモリシステム。
【請求項32】
請求項1に係る半導体装置を備えた個人用コンピュータ(PC)、個人用デジタル補助装置(PDA)、MP3プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、及びビデオレコーダからなるグループから選択されるいずれか1つを含むコンピュータシステム。
【請求項1】
基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、そして、前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタと、
少なくとも前記本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットラインと、
前記本体の上部を部分的に包む前記ワードラインと、を備え、
前記埋立ビットラインは、第1方向に延伸され、前記ワードラインは、前記第1方向に直交する第2方向に延伸されることを特徴とする半導体装置。
【請求項2】
前記埋立ビットラインは、前記本体の下部側面上にも形成されることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ワードラインと前記埋立ビットラインとの間に配置されるオフセット(offset)をさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記オフセットは、前記本体の下部に形成される前記ドレイン/ソースノードの上部に配置されることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記オフセットは、低い不純物濃度を有することを特徴とする請求項3に記載の半導体装置。
【請求項6】
前記オフセットは、前記本体の上部の下端部から突出されることを特徴とする請求項3に記載の半導体装置。
【請求項7】
前記ワードラインと前記埋立ビットラインとの間に介在される絶縁パターンをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項8】
前記本体の上部は、絶縁体でカバーされることを特徴とする請求項1に記載の半導体装置。
【請求項9】
前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含むキャパシタをさらに備えることを特徴とする請求項1に記載の半導体装置。
【請求項10】
前記埋立ビットラインは、前記基板上に第1方向に沿って配置される複数の垂直ピラートランジスタに電気的に接続されることを特徴とする請求項1に記載の半導体装置。
【請求項11】
前記半導体装置は、前記基板上に配置され、ソースノード及びドレインノードを備える、少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項12】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを備える少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項10に記載の半導体装置。
【請求項13】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを備える少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項1に記載の半導体装置。
【請求項14】
前記金属シリサイドは、チタン、タングステン、コバルト、ニッケル、またはこれらの混合物を含むことを特徴とする請求項1に記載の半導体装置。
【請求項15】
前記半導体装置は、DRAM装置を含むことを特徴とする請求項1に記載の半導体装置。
【請求項16】
基板上にシリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタと、
前記本体の上部の下部から同軸方向に突出される突出部と、
前記本体の下部の上部表面と前記突出部上に形成され、金属シリサイドを含む埋立ビットラインと、
前記本体の上部を部分的に囲むワードラインと、を備え、
前記埋立ビットラインは、第1方向に沿って延長され、前記ワードラインは、前記第1方向に直交する第2方向に沿って延長されることを特徴とする半導体装置。
【請求項17】
前記ワードラインの底部は前記突出部の上部に接触されることを特徴とする請求項16に記載の半導体装置。
【請求項18】
前記突出部の上部は絶縁体を含むことを特徴とする請求項16に記載の半導体装置。
【請求項19】
前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含むキャパシタをさらに含むことを特徴とする請求項16に記載の半導体装置。
【請求項20】
前記基板上に第1方向に沿って複数の垂直ピラートランジスタが配置され、前記埋立ビットラインは前記垂直ピラートランジスタに電気的に接続されることを特徴とする請求項18に記載の半導体装置。
【請求項21】
前記基板上に配置され、ソースノード及びドレインノードを有する少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項16に記載の半導体装置。
【請求項22】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを有する少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項21に記載の半導体装置。
【請求項23】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを有する少なくとも1つの水平トランジスタをさらに含むことを特徴とする請求項16に記載の半導体装置。
【請求項24】
基板上にマスクを形成する段階と、
前記マスクを利用して前記基板を部分的にエッチングして、それぞれ下部と上部を有する本体を含む複数の垂直ピラートランジスタを形成する段階と、
前記本体の上部にソース/ドレインノードを形成し、前記本体の下部にドレイン/ソースノードを形成する段階と、
金属層を積層し、前記金属層にシリサイデーション工程を遂行して、少なくとも前記垂直ピラートランジスタの前記本体の下部の表面を覆いながら第1方向に延長される埋立ビットラインを形成する段階と、
前記複数の垂直ピラートランジスタの前記ソース/ドレインノードと前記ドレイン/ソースノードとの間の前記上部を部分的に包み、前記第1方向と直交する第2方向で延長されるワードラインを形成する段階と、を備える半導体装置の製造方法。
【請求項25】
前記ワードラインを形成する前に、前記下部に形成された前記ドレイン/ソースノードの上に、前記本体の上部の一部と接触しているオフセットを形成する段階をさらに備えることを特徴とする請求項24の半導体装置の製造方法。
【請求項26】
前記垂直ピラートランジスタから垂直に延伸される2つの導電性プレートを含む電極を前記本体の上部に形成された前記ソース/ドレインノードに連結してキャパシタを形成する段階をさらに含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項27】
前記基板上に配置されるソースノード及びドレインノードを有する少なくとも1つの水平トランジスタを形成する段階をさらに含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項28】
基板上に、シリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース/ドレインノード及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタを形成する段階と、
前記本体の上部の下部から同軸方向に突出される突出部を形成する段階と、
金属層を蒸着し、前記金属層にシリサイデーション工程を遂行して、前記本体の下部の上部表面と前記突出部上に、金属シリサイドを含む埋立ビットラインを形成する段階と、
前記本体の上部を部分的に包むワードラインを形成する段階と、を備え、
前記埋立ビットラインは、第1方向に沿って延長され、前記ワードラインは前記第1方向に直交する第2方向に沿って延長されることを特徴とする半導体装置の製造方法。
【請求項29】
前記突出部の上部は絶縁体を含むことを特徴とする請求項28に記載の半導体装置の製造方法。
【請求項30】
前記基板上に形成されるソースノード及びドレインノードを含む少なくとも1つの水平トランジスタを形成する段階をさらに備えることを特徴とする請求項28に記載の半導体装置の製造方法。
【請求項31】
外部装置とインターフェーシングするインターフェース部と、
アドレス及びデータバスを通じて前記インターフェース部及びメモリ装置と通信するコントローラと、を含み、
前記メモリ装置は、
基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース/ドレインノード、及び前記本体の下部に配置されるドレイン/ソースノードを含む垂直ピラートランジスタと、
前記本体の下部の上部表面に形成され、金属シリサイドを含む埋立ビットライン及び前記本体の上部を部分的に包むワードラインと、を備え、
前記埋立ビットラインは第1方向に延長され、前記ワードラインは、前記第1方向に直交する第2方向に延長されることを特徴とするメモリシステム。
【請求項32】
請求項1に係る半導体装置を備えた個人用コンピュータ(PC)、個人用デジタル補助装置(PDA)、MP3プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、及びビデオレコーダからなるグループから選択されるいずれか1つを含むコンピュータシステム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【公開番号】特開2011−187927(P2011−187927A)
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願番号】特願2010−264982(P2010−264982)
【出願日】平成22年11月29日(2010.11.29)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.GSM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成23年9月22日(2011.9.22)
【国際特許分類】
【出願日】平成22年11月29日(2010.11.29)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.GSM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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