半導体装置および半導体装置の製造方法
【課題】ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をＭとし、メモリ回路を構成する配線を有する配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層の配線層にわたって、容量素子１５０が設けられている。
【解決手段】半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をＭとし、メモリ回路を構成する配線を有する配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層の配線層にわたって、容量素子１５０が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は１つのキャパシタと１つのトランジスタにより形成される単位メモリセルとし、そのトランジスタのゲートに接続されたワード線とソースドレインに接続されたビット線によって一つのメモリセルを選択し、キャパシタに書込み・読出しを行う記憶回路（装置）であり、選択・読出し・書込み用の周辺回路を備えている。メモリセルと周辺回路からなるメモリ回路領域（ＤＲＡＭ領域）と、メモリ動作以外のロジック回路とを同一基板上に混載した半導体装置、いわゆる混載ＤＲＡＭにおいては、大容量かつ高速のメモリを比較的小さなチップで実現することができる。この混載ＤＲＡＭでは、汎用ＤＲＡＭに比べて高速性が重視される。そのため、混載ＤＲＡＭのセルキャパシタの容量は、汎用ＤＲＡＭと比べて小さくなることがある。
なお、本明細書では、単位メモリセルが集まった領域をメモリセル領域、選択・読出し・書込み用の周辺回路を含めた全体をメモリ回路領域と記載する。
【０００３】
特許文献１には、メモリ素子がＤＲＡＭではなく強誘電体キャパシタである技術が記載されており、この強誘電体キャパシタが、周辺回路を構成する多層配線層と同層に形成されている。同文献によれば、上記多層配線層を使って、強誘電体キャパシタの隣に、拡散層から強誘電体キャパシタの上部電極に達するコンタクトを形成するとされている。メモリ回路領域において、この多層配線層中のメタル配線は、ゲート配線よりも密ピッチで形成されている。
【０００４】
特許文献２は、メモリ部と周辺回路部で生じる段差の影響を緩和するために、周辺回路部に配線層を一層追加することにより、段差の低減とコンタクト抵抗の増大の抑制とを両立させる技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−０４４９７２号公報
【特許文献２】特開２０００−３３２２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のメモリ回路とロジック回路とを有する半導体装置（混載ＤＲＡＭ）においては、微細化が進んでもほぼ一定のセルキャパシタ容量を必要とするので、微細化が進むほど、キャパシタ高さを高くする必要がある。
しかしながら、メモリ回路のキャパシタ高さが高くなると、ロジック回路のコンタクト抵抗がキャパシタ高さに応じて高くなり、ロジック回路の性能が低下することがあった。
また、特許文献１に記載の技術においては、メモリ回路領域におけるメタル配線のピッチは、ゲート配線よりも密ピッチで形成されている。このような構造は、メモリ回路領域の微細化を妨げることになる。そのため、特許文献１に記載の技術は、例えば混載ＤＲＡＭのように、メモリ回路領域の高密度化が求められるような半導体装置に適用するのが困難であった。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ）層のあるいは（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置が提供される。
【０００８】
また、本発明によれば、
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層を備え、
平面視において、前記基板内に設けられメモリセル領域と入出力回路領域とを有しており、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリ回路領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置が提供される。
【０００９】
また、本発明によれば、
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域のみに、ローカル配線であるビット線を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ＋１）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ＋１）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法が提供される。
【００１０】
また、本発明によれば、
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域および前記ロジック回路領域に、第１のローカル配線層を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法が提供される。
【００１１】
通常、ロジック回路を形成するために必要なローカル配線層数は、メモリ回路を形成するために必要なローカル配線層数より大きい。
そこで、本発明においては、ロジック回路のローカル配線層の層数Ｍを、全体のローカル配線層数の上限値としている場合に、ロジック回路の配線層の層数Ｍから、メモリ回路のローカル配線層の層数Ｎを除いた（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層のスペース（配線層の積層方向のスペース）を最大限に利用して、容量素子の高さを高くしている。このため、メモリ回路を微細化したとしても、ロジック回路の配線層の構造を変更しなくても、メモリ回路の容量素子の高さを高くすることができる。したがって、本発明においては、ロジック回路のコンタクトの抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることができる。
【発明の効果】
【００１２】
本発明によれば、ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における半導体装置を模式的に示す上面図である。
【図２】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図３】本発明の実施の形態における半導体装置のメモリ回路領域を模式的に示す上面図である。
【図４】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図５】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図６】本発明の第２の実施の形態における半導体装置を示す断面図である。
【図７】本発明の第２の実施の形態における半導体装置を示す断面図である。
【図８】本発明の第３の実施の形態における半導体装置を示す断面図である。
【図９】本発明の第４の実施の形態における半導体装置を示す断面図である。
【図１０】本発明の第５の実施の形態における半導体装置を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施の形態）
図１は、本実施の形態における半導体装置を模式的に示す上面図である。図３は、本実施の形態における半導体装置のメモリ回路領域を模式的に示す上面図である。また、図２、図４および図５は、それぞれ図３中のＡ−Ａ'断面方向、Ｂ−Ｂ'断面方向、Ｃ−Ｃ'断面方向から見たときの、本実施の形態における半導体装置の構成を示す断面図である。
【００１６】
本実施の形態の半導体装置は、基板（シリコン基板１０１）上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、平面視において、シリコン基板１０１内に設けられたメモリ回路領域２００に形成され、多層ローカル配線層内に埋め込まれているメモリ素子（容量素子１５０）を有するメモリセル領域２０２と、平面視において、メモリ回路領域２００に形成され、容量素子１５０を制御する周辺回路２０４（入出力回路領域）と、平面視において、シリコン基板１０１内のメモリ回路領域２００とは異なる領域であるロジック回路領域２０６に形成され、トランジスタを有するロジック回路と、を備え、ロジック回路を構成するローカル配線を有するローカル配線層の層数をＭとし、メモリ回路を構成するローカル配線を有するローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層のローカル配線層にわたって、容量素子１５０が設けられている。
【００１７】
本実施の形態においては、ロジック回路のローカル配線層の層数Ｍにメモリ回路領域２００のビット線１層を加えた数を、全体のローカル配線層数の上限値としている。このため、ロジック回路の配線層を必要最低限の数にした場合における層数Ｍとメモリ回路領域のビット線を有するローカル配線層の１層を加えたＭ＋１から、メモリセル領域２０２のローカル配線層の層数Ｎを除いた（Ｍ−Ｎ＋１）層のスペースを、容量素子１５０用のスペースに利用できる。このため、（Ｍ−Ｎ＋１）層の配線層分という最大値まで、容量素子１５０の高さを高くすることができる。このため、メモリ回路を微細化したとしても、ロジック回路のコンタクト高さを高くせずに、メモリセル領域２０２の容量素子１５０の高さを高くすることができる。したがって、本実施の形態においては、ロジック回路のコンタクトの抵抗の増加を抑制しつつ、メモリセル領域２０２のキャパシタ容量を最大限に高めることができる。ここで、（Ｍ−Ｎ＋１）層のスペースを利用する場合とは、メモリ回路領域２００のキャパシタ容量より下側に、ロジック回路領域２０６に使われる配線材料とは異なる材料でビット線を形成する場合である。
【００１８】
ここで、本明細書で記載する配線層においては、その層内の離れた領域間に電流を流すためあるいは電位を伝えるための導電性の細長い構造体が（少なくとも1つは）存在し、層間絶縁膜を介して下層もしくは上層（あるいは両方）に導電性領域が設けられ、その構造体が異なる下層の導電体間あるいは異なる上層の導電体間あるいは下層と上層の導電体間を（層間膜中に形成されたコンタクトを介して）結ぶ機能を有しているものである。下層あるいは上層に形成された導電性領域は、例えば、ソースドレイン（シリサイド）領域、ゲート電極層、下層の配線層、上層の配線層、ボンディング領域などである。ゲート電極層(その表面のシリサイド層あるいはジャーマナイド層を含む)や、基板半導体表面に形成した表面のシリサイド層（あるいはジャーマナイド層）、基板半導体表面に形成された低抵抗層などは上記の定義に即したものになることはあるが、本発明の思想を的確に表現するため、本明細書では配線と呼ぶ対象から除外する。したがって、ゲート電極層（ゲート絶縁膜を介して半導体チャネルに接している層）に加え、半導体基板表面や半導体ゲート電極表面をシリサイド化（あるいはジャーマナイド化）した層、コンタクト（但し、デュアルダマシンのように配線層とコンタクト層が一体として形成される場合には、配線層が含まれるのでその層は当然配線層となる）、ボンディングパッドのようなものが形成された層などは、本明細書で配線層と記載している対象には含まれない。
【００１９】
図１に示すように、本実施の形態の半導体装置は、メモリセル領域２０２を含むメモリ回路領域２００と半導体素子が形成されるロジック回路領域２０６とが混載された構成を有する。ロジック回路領域２０６は、メモリ回路領域２００中のメモリ素子（メモリセル領域２０２）の周辺回路２０４ではなく、メモリ回路領域２００とは異なる領域に形成されたものである。たとえば、ロジック領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
また、本実施の形態の半導体装置は、メモリ回路領域２００とロジック回路領域２０６とが混載された半導体基板（シリコン基板１０１）上に、不図示のＳＲＡＭ領域を有してもよい。
【００２０】
また、ロジック回路を構成する配線が形成された配線層の層数については、６層〜１３層とすることができる。たとえば、ＣＰＵ等の高速ロジック回路においては、配線層の層数は、８層〜１３層とすることができる。これらの配線層の層数からセミグローバル配線およびグローバル配線の層数を引いた値が、ロジック回路領域２０６のローカル配線層の層数Ｍとなる。
【００２１】
一方、メモリセル領域２０２を構成する配線が形成された配線層の層数としては、例えば、３層〜７層とすることができる。この範囲の配線層の層数であれば、メモリセル領域２０２は、記憶すべき情報を記憶できる。また、ＤＲＡＭの動作スピードや容量によって、この配線層の層数（Ｎ）は、決定される。これらの配線層の層数からセミグローバル配線およびグローバル配線の層数を引いた値が、メモリセル領域２０２のローカル配線層の層数Ｎとなる。
なお、本実施の形態においては、メモリセル領域２０２だけに形成されたローカル配線（ビット線）が存在している。このため、メモリ回路領域２００とロジック回路領域２０６を合わせたローカル配線層の層数はＭ＋１になる。
【００２２】
本実施の形態のロジック回路領域２０６においては、ローカル配線５層、セミグローバル配線１層、グローバル配線２層で構成される多層配線層を用いた例について説明する。この多層配線層を構成する各配線層や配線の厚さは特に限定されない。一部または全部の配線層の各配線層や配線の厚さが同じでもよく、下層から上層に向かって配線層の各配線層や配線の厚さが厚くなってもよい。また、メモリ回路領域２００には、ロジック回路領域２０６とは異なる材料で形成されたローカル配線（ビット線）が存在するので、ロジック回路領域２０６とメモリ回路領域２００を合わせた配線層数は９層になる。
【００２３】
まず、本実施の形態に係るロジック回路領域２０６の構造について図２を用いて説明する。
シリコン基板１０１上に、半導体素子（トランジスタ）が設けられており、このトランジスタ間は、素子分離領域１０３で分離されている。このトランジスタは、シリコン基板１０１上に設けられたゲート絶縁膜１５２およびゲート電極１０２と、ゲート電極１０２の両側のシリコン基板１０１の表層近傍に設けられた拡散層１０８とで構成されている。拡散層１０８は、ソースドレインとして機能する。また、ゲート電極１０２の側壁上にはサイドウォール１５３が設けられている。また、トランジスタ上には、エッチングストッパ膜１５１、第１コンタクト絶縁層１０４および第２コンタクト絶縁層１０５が設けられている。
【００２４】
また、第１コンタクト絶縁層１０４および第２コンタクト絶縁層１０５中には、それぞれ第１コンタクト１０６および第２コンタクト１０７が設けられている。これらのコンタクトは、たとえばタングステン（Ｗ）で構成されている。また、第１コンタクト１０６は、拡散層１０８と接続している。そして、第１コンタクト１０６と接触する拡散層１０８の表層近傍には、シリサイド層１０９が設けられている。
【００２５】
また、第２コンタクト絶縁層１０５上には、ローカル配線層が５層設けられている。すなわち、ローカル配線層は、第１配線１１１および第１ローカル配線絶縁層１１２、第２配線１１３および第２ローカル配線絶縁層１１４、第３配線１１５および第３ローカル配線絶縁層１１６、第４配線１１７および第４ローカル配線絶縁層１１８、第５配線１１９および第５ローカル配線絶縁層１２０で構成される。また、各配線層の間には、エッチングストッパ膜１１０が設けられている。
【００２６】
また、第５ローカル配線絶縁層１２０上には、セミグローバル配線層、グローバル配線層が設けられている。セミグローバル配線層は、第６配線１２１およびセミグローバル配線絶縁層１２２で構成される。また、グローバル配線層は、第１グローバル配線絶縁層１２４および第２グローバル配線絶縁層１２５および、これらの絶縁層にわたって設けられたグローバル配線１２３で構成されている。また、各配線層の間には、エッチングストッパ膜１２６が設けられている。
【００２７】
ここで、多層配線層は、ローカル配線層とローカル配線層上に形成されたグローバル配線層とを備える。
ローカル配線層とは、最も半導体基板（シリコン基板１０１）に近い配線の最小ピッチ（ライン状部分のピッチ）と同程度（大きくても１．１倍まで）の最小ピッチの配線を少なくとも一つは有する配線層のことである。このローカル配線層を構成するローカル配線の配線幅は、通常は、最長１００μｍ程度となる。各領域（例えば、メモリ回路領域２００、あるいはロジック回路領域２０６）におけるローカル配線は、その領域の、最も半導体基板に近い配線の最小ピッチを基に定義され、チップ上の異なる領域の設計ルールが違う場合には、ローカル配線の幅は、領域ごとに違った値になることになる。
また、多層ローカル配線層は、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成されている。
【００２８】
メモリ回路領域２００に位置するローカル配線層には、メモリセル領域２０２を構成する各種素子を相互に接続してメモリセル領域２０２を構成する配線（ローカル配線）が形成され、かつメモリ回路領域２００に位置するローカル配線層の各配線層には、容量素子１５０およびメモリセル領域２０２を構成する配線（ローカル配線）の少なくとも一方が設けられている。
一方、ロジック回路領域２０６に位置するローカル配線層には、ロジック回路を構成する各種素子を相互に接続してロジック回路を構成する配線が形成され、かつロジック回路領域２０６に位置するローカル配線層の各配線層には、ロジック回路を構成する配線（ローカル配線）が設けられている。
このようなローカル配線は、メモリ回路領域２００内でのみ延在するか、またはロジック回路領域２０６内で延在する。
また、グローバル配線層には、メモリセル領域２０２およびロジック回路に電力を供給する電源ライン（グローバル配線１２３、第６配線１２１）が形成されている。グローバル配線層中のグローバル配線（セミグローバル配線を含む）は、メモリ素子群で構成される第１機能ブロックやトランジスタ群で構成される第２機能ブロック等の機能ブロック同士を接続する。たとえば、本実施の形態においては、グローバル配線は、メモリセル領域２０２とロジック回路領域２０６とを接続している。これらの配線は、配線幅が太くかつ配線膜厚が厚い金属配線となる。
【００２９】
一方、本実施の形態に係るメモリセル領域２０２の構造について図２を用いて、詳細に説明する。図２に示すメモリセル領域２０２の断面構造は、図３のＡ−Ａ'断面に対応している。
【００３０】
図２に示すように、メモリ回路領域２００においては、ローカル配線層の各層には、容量素子１５０およびメモリセル領域２０２を構成する配線のいずれか一方が設けられている。一方、ロジック回路領域２０６においては、ローカル配線層の各層には、ロジック回路を構成する配線が設けられている。言い換えると、平面視におけるローカル配線層においては、メモリセル領域２０２では、容量素子１５０またはメモリセル領域２０２を構成するローカル配線が存在し、一方、ロジック回路領域２０６では、ロジック回路領域２０６を構成するローカル配線が必ず存在する。
【００３１】
また、メモリ回路領域２００における多層配線層中の絶縁層は、ロジック回路領域２０６と同様に、第１ローカル配線絶縁層１１２、第２ローカル配線絶縁層１１４、・・・第２グローバル配線絶縁層１２５の８層で構成されている。一方、メモリ回路領域２００における多層配線層中の配線層のうち３つを、ロジック回路領域２０６と同様に、電源配線としてグローバル配線１２３および第６配線１２１（セミグローバル配線）に割り当てる。また、ローカル配線層のうち２つを、ゲート吊り配線１１７'(図示せず)およびグローバルビット線１１９'に割り当てる。そして、残り３つのローカル配線層については、容量素子１５０を３層にわたって埋め込むために用いる配線層に割り当てている。
【００３２】
以下、メモリセル領域２０２を構成する各配線ついて説明する。
本実施の形態においては、メモリセル領域２０２上に配置が必要なローカル配線数として、たとえば最少３つとすることができる。一つはビット線１３０であり、もう一つはゲート吊り配線１１７'であり、さらにもう一つがグローバルビット線１１９'である。
【００３３】
［ゲート吊り配線１１７'について］
図３に示すように、シリコン基板１０１上には、拡散層１４０、ワード線１４１（＝選択トランジスタ）、ビット線１４２、ビットコンタクト１４３、容量コンタクト１４４が設けられている。図３には示していないが、拡散層１４０の間には、素子分離領域が設けられている。また、容量コンタクト１４４の上部の絶縁層中にメモリ素子が設けられている。
【００３４】
次いで、図３に示すように、ワード線１４１としては、選択トランジスタのゲート電極を用いている。現在のＳｉトランジスタのゲート電極は、ｎ型不純物を高濃度に含む多結晶シリコン層とシリサイド層の積層構造で形成されていることが多い。このようなゲート電極は、金属膜に較べて抵抗が高い。そのため、通常使われる大容量メモリにおいては、ワード線１４１に沿って電圧降下が生じることがある。
【００３５】
そこで、本実施の形態においては、ワード線１４１と同じピッチかつ低い電気抵抗を有する金属配線層を、適切な間隔でゲート電極とコンタクトを介して接続するように配置している。このように、電気抵抗が低い金属配線により、ワード線１４１となるゲート電極を電気的に接続することができる。このため、上述の電圧降下を抑制することができる。本願明細書では、このような金属配線層を、ゲート吊り（Ｗｏｒｄ ｓｈｕｎｔ）配線と称する。図３に示すように、ゲート吊り配線１４５は、ワード線１４１の直上に配置されている。
【００３６】
また、図４および図５に示すように、ゲート吊り配線１１７'はワード線１０２'（選択トランジスタのゲート電極）直上に設けられている。ゲート吊り配線１１７'とワード線１０２'はセルブロックの端など、適切な間隔で接続される。このゲート吊り配線１１７'は、図３のゲート吊り配線１４５に相当し、ワード線１０２'は、図３のワード線１４１に相当する。
【００３７】
［グローバルビット線１１９'について］
また、図４および図５に示すように、ＤＲＡＭ（容量素子１５０）上の第５の配線層に、グローバルビット線１１９'が設けられている。
ここで、ＤＲＡＭの１ビットは、１Ｔｒ（トランジスタ）、１キャパシタで構成されている。このＤＲＡＭは、Ｔｒをオンオフするワード線とＤＲＡＭにデータを出し入れするビット線とに接続されている。そして、グローバルビット線１１９'は、センスアンプの信号をＩＯバスに出力するためなどに用いられる。
【００３８】
このようなゲート吊り配線１１７'およびグローバルビット線１１９'などの配線は、必要な電流密度が小さく、かつ密ピッチで配置する必要がある。そのため、これらの配線は、いずれもローカル配線で構成することができる。ローカル配線は、高集積化のために概ね最小設計ルールで形成されるメタル配線である。また、ローカル配線は、最長１００μｍ程度で形成される。ローカル配線は、多層配線の比較的下層に配置されることが多い。
【００３９】
次に、本実施の形態の半導体装置の製造方法について説明する。
この半導体装置の製造方法は、基板（シリコン基板１０１）上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、平面視において、シリコン基板１０１内に設けられたメモリ回路領域２００に形成され、多層配線層内に埋め込まれているメモリ素子（容量素子１５０）を有するメモリセル領域２０２と、平面視において、メモリ回路領域２００に形成され、容量素子１５０を制御する周辺回路２０４と、平面視において、シリコン基板１０１のうちメモリ回路領域２００とは異なる領域であるロジック回路領域２０６に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
ロジック回路を構成するローカル配線層の層数をＭとし、メモリセル領域２０２を構成するローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、メモリ回路領域２００のみに、ローカル配線であるビット線１３０を形成する工程と、ロジック回路領域２０６に、（Ｍ−Ｎ＋１）層のローカル配線を形成する工程と、メモリ回路領域２００において、（Ｍ−Ｎ＋１）層のローカル配線層にわたって容量素子１５０を形成する工程と、該ローカル配線層上および容量素子１５０上に、残りの（Ｎ−１）層のローカル配線層をさらに形成する工程と、を備える。
【００４０】
まず、トランジスタ等の素子を形成した半導体基板（シリコン基板１０１）上に、第１コンタクト絶縁層１０４および接続孔を形成し、この接続孔を埋め込むように、コンタクト（第１コンタクト１０６、第１容量コンタクト１０６'、ビットコンタクト１０６''）を形成する。続いて、コンタクト（第２コンタクト１０７、第２容量コンタクト１０７'）を形成した後、ビット線１３０を形成する。そして、これらを埋め込むように第２コンタクト絶縁層１０５を形成し、この絶縁層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。
【００４１】
たとえば、絶縁層としては、シリコン酸化膜などの絶縁性を有する膜であればよく、単層または多層でもよい。また、絶縁層としては、シリコン酸化膜（比誘電率３．９〜４．０程度）よりも比誘電率の低い多孔質絶縁膜を用いてもよい。多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくしたポーラスシリカ材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。
【００４２】
本実施の形態において、金属配線材およびコンタクトプラグ材とは、主にＣｕを主成分とすることができる。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。また一部の実施の形態においては、第１コンタクト絶縁層１０４および第２コンタクト絶縁層１０５中のコンタクトプラグ材は主にタングステン（Ｗ）を主成分とすることができる。
また、ビット線１３０の材料が、タングステン、アルミニウム、チタン、窒化チタン、タンタル、窒化タンタルから選ばれる材料を主成分とすることができる。
ここで、本実施の形態では、コンタクトおよびビット線１３０として、たとえばタングステン（Ｗ）を用いる。
【００４３】
続いて、ロジック回路領域２０６における（Ｍ−Ｎ＋１）層の配線層を形成する。
【００４４】
第２コンタクト絶縁層１０５上に、シリコン窒化膜（エッチングストッパ膜１１０）およびシリコン酸化膜（第１ローカル配線絶縁層１１２）を形成する。引き続き、マスクとしてシリコン酸化膜を形成する。リソグラフィとドライエッチングを用いたいわゆるデュアルダマシン方法によって、配線（第１配線１１１）用の開口部を形成する。このとき開口部の一部は、下層の配線またはコンタクトに電気的に接続するためのビアホールを含んでいる。これらの開口部にスパッタリング法によってバリアメタル膜を堆積し、引き続いて銅めっきのシード層となる銅を堆積する。さらにめっき法によって銅を埋め込む。この銅にはアルミニウムや銀などの金属の添加物を含んでいてもよい。この第１配線１１１用の開口部にバリアメタル膜と銅が残るように余分なバリアメタル膜と銅をＣＭＰなどの手法を用いて除去し、第１配線１１１を形成する。この工程中に上記シリコン酸化膜（マスク）は除去され、第１ローカル配線絶縁層１１２上には残らない。その後、第１ローカル配線絶縁層１１２上にエッチングストッパ膜１１０を形成する。以上の工程により、第１の配線層が形成される。
【００４５】
バリアメタル膜とは、配線あるいはコンタクトプラグを構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、銅の拡散に対してバリアとなる性質を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）、ルテニウム（Ｒｕ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。またタングステンを主成分に用いるコンタクトプラグのバリアメタルにも前記の金属膜が用いられる。
【００４６】
また、配線としては、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｃｕなどの金属配線で構成することができる。本実施の形態では、配線としては、たとえばＣｕ配線を用いる。
【００４７】
第１の配線層を形成した後、第１の配線層の形成方法と同様の工程により、第２の配線層を形成する。ここでは、メモリ回路領域２００に容量素子１５０を形成するため、ロジック回路領域２０６のみに、第１および第２の配線層の配線を形成する。
【００４８】
この後、メモリ回路領域２００においては、第３の配線層の絶縁層の一部（たとえば、第３ローカル配線絶縁層１１６の半分程度の膜厚に相当する）を形成後、第１の配線層から第３の配線層の一部にわたって、容量素子１５０用のシリンダ形状の開口部を形成する。引き続き、開口部の少なくとも底面上および側壁上に下部電極膜１３１を成膜する。続いて、開口部内の下部電極膜１３１をレジストで保護し、エッチバックにより、開口部の底面上および側壁上のみに下部電極膜１３１を残すように加工する。レジストを除去した後に、この下部電極膜１３１の表面を覆うように容量絶縁膜１３２を成膜する。次いで、容量絶縁膜１３２の内部に沿って上部電極膜１３３を成膜するとともに、開口部を金属膜１３４（Ｗ）で埋め込む。続いて、ＣＭＰ法により平坦化処理及び除去を行う。ここで、容量素子１５０形成プロセスは、たとえば３５０℃以下で実施することができる。また、成膜方法としては、たとえばＣＶＤ法を用いることができる。３５０℃以下で容量素子１５０を形成することは、第１の配線層および第２の配線層の信頼性を高めるために望ましい。
【００４９】
ここで、容量素子１５０は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造を有する。容量素子１５０はシリンダ形状を有する。この容量素子１５０の平面形状は、円形状、楕円状、矩形形状などとすることができる。また、容量素子１５０の断面形状は、矩形形状、テーパ形状、樽形状などとすることができる。
【００５０】
また、容量素子１５０は、下部電極膜１３１、容量絶縁膜１３２および上部電極膜１３３から構成される。容量素子１５０に用いる材料としては、上部電極膜１３３及び下部電極膜１３１にはＴｉあるいはＴｉＮ、およびその積層構造が挙げられる。また、容量絶縁膜１３２としてはＺｒＯ２、Ｔａ２Ｏ５、ＨｆＯ２やこれらにＴｂ、Ｅｒ、Ｙｂなどのランタノイドを添加した膜などが挙げられる。
【００５１】
続いて、第３配線層の絶縁層を追加成膜した後は、ロジック回路領域２０６においては、第１の配線層の形成方法と同様の工程により、第３配線１１５および第３ローカル配線絶縁層１１６から構成される第３の配線層を形成する。この工程において、メモリ回路領域２００には、金属膜１３４を介して上部電極膜１３３と接続する上部電極ライン１１５'（プレート線）が形成されている。この上部電極ライン１１５'は、第３配線１１５を用いて形成されている。ここで、第３配線層の最終的な膜厚は、メモリ回路領域２００とロジック回路領域２０６とが同じ膜厚になるように調整されている。
【００５２】
このように、メモリ回路領域２００における（Ｍ−Ｎ＋１）層の配線層にわたって容量素子１５０を埋め込むことができる。本実施の形態では、３層のローカル配線層わたって、容量素子１５０が設けられている。
【００５３】
また、上部電極ライン１１５'（プレート線）は、少なくとも２以上の容量素子１５０を接続するように、容量素子１５０の直上に形成することができる。また、複数の上部電極ライン１１５'は、互いに平行（ラインアンドスペース状）に形成することができる。これにより、セル上に設けられ大面積を有するＣｕをＣＭＰする際、このＣｕにディッシングが入るのを防止することができる。また、上部電極ライン１１５'のスペース幅は、シリンダ形状の開口幅よりも小さく設定することができる。これにより、目ずれが起きた場合において、上部電極ライン１１５'が、容量素子１５０用の開口部から外れた位置に形成されることを抑制することができる。
【００５４】
また、上部電極ライン１１５'の平面形状は、ストライプ状に代えて、網目状などでもよい。この網目状の網目は、矩形形状でもよいし、円形状でもよい。
【００５５】
この後、第１の配線層の形成方法に示す一連の工程を繰り返すことにより、残りの多層ローカル配線層を形成することができる。そして、メモリ回路領域２００のセミグローバル配線及びグローバル配線の層数と、ロジック回路領域２０６のセミグローバル配線及びグローバル配線の層数が同じになるようにする。以上により、本実施の形態の半導体装置が得られる。
【００５６】
次に本実施の形態の半導体装置の作用効果について説明する。
本実施の形態の混載ＤＲＡＭにおいては、ロジック回路を構成する配線が形成された配線層（ローカル配線層）の層数をＭとし、メモリセル領域２０２を構成する配線が形成された配線層（ローカル配線層）の層数をＮとしたとき（Ｍ＞Ｎ）、（Ｍ−Ｎ＋１）層の配線層（１層は、ロジック回路部にはないビット線１３０が形成されている）にわたって、メモリ素子（容量素子１５０）が設けられている。この（Ｍ−Ｎ）層の配線層は、ロジック回路の動作に必要な配線層の厚みから、メモリセル領域２０２の動作に必要な配線層の厚みを除いた、残りの配線層厚み分の利用可能なスペースに相当する。この残りスペースを最大限に利用して、容量素子１５０の高さを高くすることができる。このため、メモリ回路を高密度化（微細化）したとしても、ロジック回路のコンタクト高さを高くせずに、メモリセル領域２０２の容量素子１５０の高さを高くすることができる。したがって、本実施の形態においては、ロジック回路のコンタクトの寄生抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を少なくとも維持させ、さらには最大限に高めることができる。
【００５７】
加えて、ロジック回路のコンタクト高さを増加せずに済むので、コンタクト間の寄生容量の増加も抑制できる。コンタクトの寄生抵抗や寄生容量の増加を抑制できるので、ロジック回路の高速化を実現できる。以上により、本実施の形態の混載ＤＲＡＭにおいては、高速化と高密度化（チップサイズ最小化）との両立を実現することができる。
【００５８】
また、平面視におけるローカル配線層においては、メモリセル領域２０２では、容量素子１５０またはメモリセル領域２０２を構成するローカル配線が存在し、一方、ロジック回路領域２０６では、ロジック回路領域２０６を構成するローカル配線が必ず存在する。すなわち、ロジック回路の動作に必要な配線が形成されたローカル配線層の膜厚方向のスペースを、メモリ素子用のスペース、またはメモリ回路の動作に必要な最小限のローカル配線が形成されたローカル配線層の膜厚方向のスペースに割りふることができる。このように、ロジック回路のローカル配線層の膜厚方向のスペースを、無駄なくメモリ回路に利用できる。したがって、メモリ回路を設けるために、ロジック回路のローカル配線層の層数を追加する必要がない。これにより、ロジック回路の配線（ビアを含む）やコンタクトなどの寄生抵抗や寄生容量の増加を抑制することができる。
【００５９】
また、本実施の形態では、メモリ回路領域のローカル配線層の膜厚方向のスペースは、容量素子１５０用のスペースに最大限に利用されている。このため、メモリ回路の動作に必要なローカル配線は、最小限の配線数に設計されている。言い換えると、メモリ回路領域のローカル配線層の膜厚方向のスペースにおいては、容量素子１５０のスペースを除くと、ローカル配線は、ゲート吊り配線とグローバルビット線との２つに止めている。これにより、メモリ回路において、配線として利用するローカル配線層の層数を、できるだけ最小限にすることができる。このため、メモリ回路において、最小設計ルールで形成されるローカル配線層の総厚を薄膜化することができる。したがって、メモリ回路における配線（ビアを含む）などの寄生抵抗や寄生容量の増加を抑制することができる。
【００６０】
本実施の形態においては、ロジック回路に必要なローカル配線数とメモリ回路上に配置必要なローカル配線数との間の層間内に容量素子を形成することができる。これにより、最少工程数で、メモリ回路では、ロジック回路と共通のライブラリを使用することが可能となる。また、上述のとおり、寄生抵抗や寄生容量の増加を抑制することができるので、ロジック回路の動作周波数が低下することを抑制することができる。
【００６１】
Ｃｕ配線層をダマシン方法で形成する場合には、この上部電極ライン１１５'はＣＭＰ時のディッシング抑制の観点から、ストライプ状に複数の容量素子１５０上部を覆っていることが望ましい。
【００６２】
また、本実施の形態においては、上部電極ライン１１５'（プレート線）が上部電極膜１３３に金属膜１３４を介して接続された構造が得られる。この上部電極ライン１１５'が容量素子１５０間を接続することにより、容量素子１５０間の電気抵抗を低減させることができる。
【００６３】
たとえば、Ｎが３または４であり、メモリセル領域２０２を構成するローカル配線が、ビット線１３０、上部電極ライン１１５'、ゲート吊り配線１１７'およびグローバルビット線１１９'とすることができる。これらのビット線１３０、上部電極ライン１１５'、ゲート吊り配線１１７'およびグローバルビット線１１９'は、ロジック回路領域２０６のローカル配線と同時に形成することができる。
【００６４】
また、上述の特許文献２に記載の技術においては、メモリ回路を形成した後に、別途新たに、周辺回路部における最下層のコンタクトから配線層までを形成している。そのため、最下層のコンタクト形成時に、フォーカスずれ等の悪影響を避けるためにパターンを大きくする必要が生じたり、あるいは適正な位置にコンタクトが形成できないことがあった。また、メモリ回路段横に残る金属配線と近傍の周辺回路のコンタクトがショートする危険性があった。さらに、同文献に記載の半導体装置の構造では、メモリ回路のコンタクトや配線と周辺回路のコンタクトや配線とを共通にすることができず、結果として配線層数は増えることがあった。
【００６５】
これに対して、本実施の形態においては、メモリ回路、周辺回路およびロジック回路の各配線層を、同時に形成しているので、共通のライブラリを使用することが可能となる。そのため、コンタクト等の位置ズレを抑制できる。これにより、上記ショートを防止することができる。さらには、配線層数の増加を防止することができる。
【００６６】
（第２の実施の形態）
図６および図７は、第２の実施の形態における半導体装置を示す断面図である。
図６に示すように、第２の実施の形態においては、上部電極ラインとして、第３の配線層の第３配線１１５を使用せずに、第４の配線層の第４配線１１７の一部を使用する点が第１の実施の形態と異なる。この場合においても、第１の実施の形態と同様の効果が得られる。また、上部電極ラインを設ける位置が一層分高くなる分、容量素子１５０の高さを高くできる。したがって、第２の実施の形態においては、容量素子１５０の容量を第１の実施の形態と比較して増加させることができる。
【００６７】
また、本実施の形態の製造工程について、第１の実施の形態と異なる点を説明する。
まず、第１の配線層から第３の配線層を形成する。この後、第４の配線層を構成する絶縁層の一部を形成し、上述の方法と同様にして、容量素子１５０用の開口部を形成する。この開口部内に、下部電極膜１３１、容量絶縁膜１３２、上部電極膜１３３および金属膜１３４を形成する。この金属膜１３４は、エッチングで加工する。そして、第４の配線層を構成する残りの絶縁層を追加成膜する。
【００６８】
図７に示すように、このとき、第４配線層の第４配線１１７の第３ビア１２７の下方には、ダミー容量素子（ダミーＭＩＭ）が設けられている。また、第４配線層（４Ｃｕ）と上部電極を接続する第３ビア１２７の下部は、シリンダー形状のダミー容量素子と同じ構造を有する。このため、第３ビア１２７の深さがロジック回路よりも浅くても、第３ビア１２７が突き抜けることはない。
【００６９】
（第３の実施の形態）
図８は、第３の実施の形態における半導体装置を示す断面図である。
第３の実施の形態においては、容量素子１５０はＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ Ｃｏｎｔａｃｔ）構造を有し、かつ第２容量コンタクトが無い点が第１の実施の形態と異なる。
【００７０】
第３の実施の形態においては、容量素子１５０の底部の一部が、底部の下側に向かって凸部状に設けられている。言い換えると、多層配線層の積層方向と平行かつ、容量素子１５０からシリコン基板１０１に向かう方向に、容量素子１５０の底部の一部に、凸部が設けられている。ここでは、たとえば、Ｗ配線（ビット線１３０）／ＳｉＮハードマスクの積層構造をリソマスクで開口し、更にＳｉＮのサイドウォールを形成し、Ｗ配線をＳｉＮで覆う。そしてシリンダー（開口部）を開口し、更に第２コンタクト絶縁層１０５（ＳｉＯ２）をエッチングする。このとき、ＳｉＮ膜で守られたＷ線とはショートさせずに、シリンダー（開口部）は、下のコンタクト（第１容量コンタクト１０６'）に到達する。また、Ｗ配線（ビット線１３０）／ＳｉＯ２ハードマスクの積層構造を用いた場合には、第２コンタクト絶縁層１０５にはＳｉＮ膜を用いる。これにより、第２コンタクト絶縁層１０５（ＳｉＮ膜）エッチング時におけるＳｉＯ２との選択比によって、ビット線１３０と第１容量コンタクト１０６'とのショートを防止できる。
第１の実施の形態における第２容量コンタクトのスペースを、第３の実施の形態では、容量素子１５０用のスペースとして利用できる。これにより、第２容量コンタクトが無い状態で、容量素子１５０は第１容量コンタクト１０６'を介して拡散層１０８と接続できる。このため、メモリセル領域２０２内では、第２コンタクトが不要となる。この場合、ロジック回路の第２コンタクト１０７をＣｕで埋め込み、Ｃｕ−Ｐｌｕｇにすることで、コンタクト抵抗を低減することが可能になる。また、第３の実施の形態では、第１の実施の形態と比較して、凸部状の底部分だけキャパシタ容量を向上させることができる。また、第３の実施の形態においても、第１の実施の形態と同様の効果が得られる。
【００７１】
（第４の実施の形態）
図９は、第４の実施の形態における半導体装置を示す断面図である。
第４の実施の形態においては、第１コンタクト絶縁層１０４と第２コンタクト絶縁層１０５との間に、ビットコンタクト絶縁層１３５を設けた点が、第１の実施の形態と異なる。
本実施の形態では、第１容量コンタクト１０６'の周囲にビットコンタクト絶縁層１３５を設ける。また、ビットコンタクト絶縁層１３５は所定の厚みを有する。これにより、第１容量コンタクト１０６'とビット線１３０との形成位置を離すことができる。このため、ビット線１３０が目ずれて、ビット線１３０と第１容量コンタクト１０６'とがショートする可能性をより確実に低減させることができる。また、第４の実施の形態においても、第１の実施の形態と同様の効果が得られる。
【００７２】
（第５の実施の形態）
また、第５の実施の形態においては、メモリ回路領域２００のローカル配線であるビット線をロジック回路部（例えば第１配線）の配線材料と同一にすることができる。ビット線の材料は、配線材料と同じ、たとえば、銅とすることができる。
【００７３】
図１０は、第５の実施の形態における半導体装置を示す断面図である。図１０は、第１の実施の形態の図４に対応させて示している。ここで、第５の実施の形態では、ローカル配線層は７層とした。図４のロジック回路領域２０６と比較すると、第２コンタクトおよび第２コンタクト絶縁層がなく、ビット線１３０と同時に形成された第１配線層２１１が第１ローカル配線絶縁層２１２中に形成されている。その上層に、第２ローカル配線絶縁層２１４、第２配線層２１３、第３ローカル配線絶縁層２１６、第３配線層２１５、第４ローカル配線絶縁層２１８、第４配線層２１７、第５ローカル配線絶縁層２２０、第５配線層２１９、第６ローカル配線絶縁層２２２、第６配線層２２１、第７ローカル配線絶縁層２２４、第７配線２２３が順次形成されていて、その上にセミグローバル配線絶縁層２２６と第８配線２２５（セミグローバル配線）が形成されている。
【００７４】
第５の実施の形態の製造方法としては、メモリ回路領域２００およびロジック回路領域２０６に、第１のローカル配線層を形成する工程と、ロジック回路領域２０６に、（Ｍ−Ｎ）層のローカル配線層を形成する工程と、メモリ回路領域２００おいて、（Ｍ−Ｎ）層のローカル配線層にわたって容量素子１５０を形成する工程と、ローカル配線層上および容量素子１５０上に、残りのローカル配線層をさらに形成する工程を行うことができる。すなわち、ビット線と第１配線を同層（同時に）で形成することもできる。この場合には、メモリ回路領域２００において、（Ｍ−Ｎ）層の配線層にわたって容量素子１５０を形成し、その後Ｎ層のローカル配線層を形成する。このような半導体装置においても、第１の実施の形態と同等の効果が得られる。
【００７５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７６】
ここでは、ＤＲＡＭを有するメモリ回路とロジック回路とが混載した半導体装置について説明したが、本実施の形態は、メモリセルとその上方に配置された上部電源線を有し、トランジスタによってメモリセルを選択してメモリセルの書込み・読出しを行なうものであれば、ＤＲＡＭに代えて、例えばＰＲＡＭやＲｅＲＡＭを有するメモリ回路とロジック回路とを混載した半導体装置の場合にも適用できる。
【００７７】
本実施の形態では、メモリ素子上に設置が必要なローカル配線数と、ロジック／ＳＲＡＭ回路上に設置が必要なローカル配線層数との差分（ビット線材料をロジック回路部と異なる材料で形成する場合には、差分＋１）に相当する厚さ方向空間（差分の空間）に、メモリ素子を設置することができる。設置可能なメモリ素子の高さの最大値は、差分の空間で制限されることになる。このとき、ＤＲＡＭの場合には、容量絶縁膜の誘電率を高めたり、ＰＲＡＭ、ＲｅＲＡＭの場合には、抵抗体の抵抗比率を高めたりすることができる。これにより、記憶素子（メモリ素子）としての性能、ロジック回路の動作周波数のバランスをとることができる。さらには、これらに加えて、生産コストとのバランスをとることができる。
【００７８】
（付記）
また、本実施の形態の半導体装置は、以下の態様を含むことができる。
（１）基板上に形成され、ビット配線を含む配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層配線層内に埋め込まれているメモリ素子を有するメモリ回路と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板のうち前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備え、
前記ロジック回路を構成する配線を有する前記配線層の層数をＭとし、前記メモリ回路を構成する配線を有する前記配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ）層の前記配線層にわたって、前記メモリ素子が設けられている、半導体装置。
（２）前記ビット配線以外の前記配線がダマシン構造を有し、
前記ビット配線が形成されている前記配線層をビット配線層としたとき、前記ロジック回路領域における前記ビット配線層には、前記配線が形成されている、（１）に記載の半導体装置。
（３）前記ビット配線を含む前記配線がダマシン構造を有し、
前記ビット配線が形成されている前記配線層をビット配線層としたとき、前記ロジック回路領域における前記ビット配線層には、前記配線が形成されている、（１）に記載の半導体装置。
【符号の説明】
【００７９】
１０１ シリコン基板
１０２ ゲート電極
１０２' ワード線
１０３ 素子分離領域
１０４ 第１コンタクト絶縁層
１０５ 第２コンタクト絶縁層
１０６ 第１コンタクト
１０６' 第１容量コンタクト
１０６''ビットコンタクト
１０７ 第２コンタクト
１０７' 第２容量コンタクト
１０８ 拡散層
１０９ シリサイド層
１１０ エッチングストッパ膜
１１１ 第１配線
１１２ 第１ローカル配線絶縁層
１１３ 第２配線
１１４ 第２ローカル配線絶縁層
１１５ 第３配線
１１５' 上部電極ライン
１１６ 第３ローカル配線絶縁層
１１７ 第４配線
１１７' ゲート吊り配線
１１８ 第４ローカル配線絶縁層
１１９ 第５配線
１１９' グローバルビット線
１２０ 第５ローカル配線絶縁層
１２１ 第６配線
１２２ セミグローバル配線絶縁層
１２３ グローバル配線
１２４ 第１グローバル配線絶縁層
１２５ 第２グローバル配線絶縁層
１２６ エッチングストッパ膜
１２７ 第３ビア
１３０ ビット線
１３１ 下部電極膜
１３２ 容量絶縁膜
１３３ 上部電極膜
１３４ 金属膜
１３５ ビットコンタクト絶縁層
１４０ 拡散層
１４１ ワード線
１４２ ビット線
１４３ ビットコンタクト
１４４ 容量コンタクト
１４５ ゲート吊り配線
１５０ 容量素子
１５１ エッチングストッパ膜
１５２ ゲート絶縁膜
１５３ サイドウォール
２１１ 第１配線
２１２ 第１ローカル配線絶縁層
２１３ 第２配線
２１４ 第２ローカル配線絶縁層
２１５ 第３配線
２１６ 第３ローカル配線絶縁層
２１７ 第４配線
２１８ 第４ローカル配線絶縁層
２１９ 第５配線
２２０ 第５ローカル配線絶縁層
２２１ 第６配線
２２２ 第６ローカル配線絶縁層
２２３ 第７配線
２２４ 第７ローカル配線絶縁層
２２５ 第８配線
２２６ セミグローバル配線絶縁層
２００ メモリ回路領域
２０２ メモリセル領域
２０４ 周辺回路
２０６ ロジック回路領域
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は１つのキャパシタと１つのトランジスタにより形成される単位メモリセルとし、そのトランジスタのゲートに接続されたワード線とソースドレインに接続されたビット線によって一つのメモリセルを選択し、キャパシタに書込み・読出しを行う記憶回路（装置）であり、選択・読出し・書込み用の周辺回路を備えている。メモリセルと周辺回路からなるメモリ回路領域（ＤＲＡＭ領域）と、メモリ動作以外のロジック回路とを同一基板上に混載した半導体装置、いわゆる混載ＤＲＡＭにおいては、大容量かつ高速のメモリを比較的小さなチップで実現することができる。この混載ＤＲＡＭでは、汎用ＤＲＡＭに比べて高速性が重視される。そのため、混載ＤＲＡＭのセルキャパシタの容量は、汎用ＤＲＡＭと比べて小さくなることがある。
なお、本明細書では、単位メモリセルが集まった領域をメモリセル領域、選択・読出し・書込み用の周辺回路を含めた全体をメモリ回路領域と記載する。
【０００３】
特許文献１には、メモリ素子がＤＲＡＭではなく強誘電体キャパシタである技術が記載されており、この強誘電体キャパシタが、周辺回路を構成する多層配線層と同層に形成されている。同文献によれば、上記多層配線層を使って、強誘電体キャパシタの隣に、拡散層から強誘電体キャパシタの上部電極に達するコンタクトを形成するとされている。メモリ回路領域において、この多層配線層中のメタル配線は、ゲート配線よりも密ピッチで形成されている。
【０００４】
特許文献２は、メモリ部と周辺回路部で生じる段差の影響を緩和するために、周辺回路部に配線層を一層追加することにより、段差の低減とコンタクト抵抗の増大の抑制とを両立させる技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−０４４９７２号公報
【特許文献２】特開２０００−３３２２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のメモリ回路とロジック回路とを有する半導体装置（混載ＤＲＡＭ）においては、微細化が進んでもほぼ一定のセルキャパシタ容量を必要とするので、微細化が進むほど、キャパシタ高さを高くする必要がある。
しかしながら、メモリ回路のキャパシタ高さが高くなると、ロジック回路のコンタクト抵抗がキャパシタ高さに応じて高くなり、ロジック回路の性能が低下することがあった。
また、特許文献１に記載の技術においては、メモリ回路領域におけるメタル配線のピッチは、ゲート配線よりも密ピッチで形成されている。このような構造は、メモリ回路領域の微細化を妨げることになる。そのため、特許文献１に記載の技術は、例えば混載ＤＲＡＭのように、メモリ回路領域の高密度化が求められるような半導体装置に適用するのが困難であった。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ）層のあるいは（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置が提供される。
【０００８】
また、本発明によれば、
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層を備え、
平面視において、前記基板内に設けられメモリセル領域と入出力回路領域とを有しており、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリ回路領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置が提供される。
【０００９】
また、本発明によれば、
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域のみに、ローカル配線であるビット線を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ＋１）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ＋１）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法が提供される。
【００１０】
また、本発明によれば、
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域および前記ロジック回路領域に、第１のローカル配線層を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法が提供される。
【００１１】
通常、ロジック回路を形成するために必要なローカル配線層数は、メモリ回路を形成するために必要なローカル配線層数より大きい。
そこで、本発明においては、ロジック回路のローカル配線層の層数Ｍを、全体のローカル配線層数の上限値としている場合に、ロジック回路の配線層の層数Ｍから、メモリ回路のローカル配線層の層数Ｎを除いた（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層のスペース（配線層の積層方向のスペース）を最大限に利用して、容量素子の高さを高くしている。このため、メモリ回路を微細化したとしても、ロジック回路の配線層の構造を変更しなくても、メモリ回路の容量素子の高さを高くすることができる。したがって、本発明においては、ロジック回路のコンタクトの抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることができる。
【発明の効果】
【００１２】
本発明によれば、ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における半導体装置を模式的に示す上面図である。
【図２】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図３】本発明の実施の形態における半導体装置のメモリ回路領域を模式的に示す上面図である。
【図４】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図５】本発明の第１の実施の形態における半導体装置を示す断面図である。
【図６】本発明の第２の実施の形態における半導体装置を示す断面図である。
【図７】本発明の第２の実施の形態における半導体装置を示す断面図である。
【図８】本発明の第３の実施の形態における半導体装置を示す断面図である。
【図９】本発明の第４の実施の形態における半導体装置を示す断面図である。
【図１０】本発明の第５の実施の形態における半導体装置を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施の形態）
図１は、本実施の形態における半導体装置を模式的に示す上面図である。図３は、本実施の形態における半導体装置のメモリ回路領域を模式的に示す上面図である。また、図２、図４および図５は、それぞれ図３中のＡ−Ａ'断面方向、Ｂ−Ｂ'断面方向、Ｃ−Ｃ'断面方向から見たときの、本実施の形態における半導体装置の構成を示す断面図である。
【００１６】
本実施の形態の半導体装置は、基板（シリコン基板１０１）上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、平面視において、シリコン基板１０１内に設けられたメモリ回路領域２００に形成され、多層ローカル配線層内に埋め込まれているメモリ素子（容量素子１５０）を有するメモリセル領域２０２と、平面視において、メモリ回路領域２００に形成され、容量素子１５０を制御する周辺回路２０４（入出力回路領域）と、平面視において、シリコン基板１０１内のメモリ回路領域２００とは異なる領域であるロジック回路領域２０６に形成され、トランジスタを有するロジック回路と、を備え、ロジック回路を構成するローカル配線を有するローカル配線層の層数をＭとし、メモリ回路を構成するローカル配線を有するローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層のローカル配線層にわたって、容量素子１５０が設けられている。
【００１７】
本実施の形態においては、ロジック回路のローカル配線層の層数Ｍにメモリ回路領域２００のビット線１層を加えた数を、全体のローカル配線層数の上限値としている。このため、ロジック回路の配線層を必要最低限の数にした場合における層数Ｍとメモリ回路領域のビット線を有するローカル配線層の１層を加えたＭ＋１から、メモリセル領域２０２のローカル配線層の層数Ｎを除いた（Ｍ−Ｎ＋１）層のスペースを、容量素子１５０用のスペースに利用できる。このため、（Ｍ−Ｎ＋１）層の配線層分という最大値まで、容量素子１５０の高さを高くすることができる。このため、メモリ回路を微細化したとしても、ロジック回路のコンタクト高さを高くせずに、メモリセル領域２０２の容量素子１５０の高さを高くすることができる。したがって、本実施の形態においては、ロジック回路のコンタクトの抵抗の増加を抑制しつつ、メモリセル領域２０２のキャパシタ容量を最大限に高めることができる。ここで、（Ｍ−Ｎ＋１）層のスペースを利用する場合とは、メモリ回路領域２００のキャパシタ容量より下側に、ロジック回路領域２０６に使われる配線材料とは異なる材料でビット線を形成する場合である。
【００１８】
ここで、本明細書で記載する配線層においては、その層内の離れた領域間に電流を流すためあるいは電位を伝えるための導電性の細長い構造体が（少なくとも1つは）存在し、層間絶縁膜を介して下層もしくは上層（あるいは両方）に導電性領域が設けられ、その構造体が異なる下層の導電体間あるいは異なる上層の導電体間あるいは下層と上層の導電体間を（層間膜中に形成されたコンタクトを介して）結ぶ機能を有しているものである。下層あるいは上層に形成された導電性領域は、例えば、ソースドレイン（シリサイド）領域、ゲート電極層、下層の配線層、上層の配線層、ボンディング領域などである。ゲート電極層(その表面のシリサイド層あるいはジャーマナイド層を含む)や、基板半導体表面に形成した表面のシリサイド層（あるいはジャーマナイド層）、基板半導体表面に形成された低抵抗層などは上記の定義に即したものになることはあるが、本発明の思想を的確に表現するため、本明細書では配線と呼ぶ対象から除外する。したがって、ゲート電極層（ゲート絶縁膜を介して半導体チャネルに接している層）に加え、半導体基板表面や半導体ゲート電極表面をシリサイド化（あるいはジャーマナイド化）した層、コンタクト（但し、デュアルダマシンのように配線層とコンタクト層が一体として形成される場合には、配線層が含まれるのでその層は当然配線層となる）、ボンディングパッドのようなものが形成された層などは、本明細書で配線層と記載している対象には含まれない。
【００１９】
図１に示すように、本実施の形態の半導体装置は、メモリセル領域２０２を含むメモリ回路領域２００と半導体素子が形成されるロジック回路領域２０６とが混載された構成を有する。ロジック回路領域２０６は、メモリ回路領域２００中のメモリ素子（メモリセル領域２０２）の周辺回路２０４ではなく、メモリ回路領域２００とは異なる領域に形成されたものである。たとえば、ロジック領域は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の高速ロジック回路が形成された領域とすることができる。
また、本実施の形態の半導体装置は、メモリ回路領域２００とロジック回路領域２０６とが混載された半導体基板（シリコン基板１０１）上に、不図示のＳＲＡＭ領域を有してもよい。
【００２０】
また、ロジック回路を構成する配線が形成された配線層の層数については、６層〜１３層とすることができる。たとえば、ＣＰＵ等の高速ロジック回路においては、配線層の層数は、８層〜１３層とすることができる。これらの配線層の層数からセミグローバル配線およびグローバル配線の層数を引いた値が、ロジック回路領域２０６のローカル配線層の層数Ｍとなる。
【００２１】
一方、メモリセル領域２０２を構成する配線が形成された配線層の層数としては、例えば、３層〜７層とすることができる。この範囲の配線層の層数であれば、メモリセル領域２０２は、記憶すべき情報を記憶できる。また、ＤＲＡＭの動作スピードや容量によって、この配線層の層数（Ｎ）は、決定される。これらの配線層の層数からセミグローバル配線およびグローバル配線の層数を引いた値が、メモリセル領域２０２のローカル配線層の層数Ｎとなる。
なお、本実施の形態においては、メモリセル領域２０２だけに形成されたローカル配線（ビット線）が存在している。このため、メモリ回路領域２００とロジック回路領域２０６を合わせたローカル配線層の層数はＭ＋１になる。
【００２２】
本実施の形態のロジック回路領域２０６においては、ローカル配線５層、セミグローバル配線１層、グローバル配線２層で構成される多層配線層を用いた例について説明する。この多層配線層を構成する各配線層や配線の厚さは特に限定されない。一部または全部の配線層の各配線層や配線の厚さが同じでもよく、下層から上層に向かって配線層の各配線層や配線の厚さが厚くなってもよい。また、メモリ回路領域２００には、ロジック回路領域２０６とは異なる材料で形成されたローカル配線（ビット線）が存在するので、ロジック回路領域２０６とメモリ回路領域２００を合わせた配線層数は９層になる。
【００２３】
まず、本実施の形態に係るロジック回路領域２０６の構造について図２を用いて説明する。
シリコン基板１０１上に、半導体素子（トランジスタ）が設けられており、このトランジスタ間は、素子分離領域１０３で分離されている。このトランジスタは、シリコン基板１０１上に設けられたゲート絶縁膜１５２およびゲート電極１０２と、ゲート電極１０２の両側のシリコン基板１０１の表層近傍に設けられた拡散層１０８とで構成されている。拡散層１０８は、ソースドレインとして機能する。また、ゲート電極１０２の側壁上にはサイドウォール１５３が設けられている。また、トランジスタ上には、エッチングストッパ膜１５１、第１コンタクト絶縁層１０４および第２コンタクト絶縁層１０５が設けられている。
【００２４】
また、第１コンタクト絶縁層１０４および第２コンタクト絶縁層１０５中には、それぞれ第１コンタクト１０６および第２コンタクト１０７が設けられている。これらのコンタクトは、たとえばタングステン（Ｗ）で構成されている。また、第１コンタクト１０６は、拡散層１０８と接続している。そして、第１コンタクト１０６と接触する拡散層１０８の表層近傍には、シリサイド層１０９が設けられている。
【００２５】
また、第２コンタクト絶縁層１０５上には、ローカル配線層が５層設けられている。すなわち、ローカル配線層は、第１配線１１１および第１ローカル配線絶縁層１１２、第２配線１１３および第２ローカル配線絶縁層１１４、第３配線１１５および第３ローカル配線絶縁層１１６、第４配線１１７および第４ローカル配線絶縁層１１８、第５配線１１９および第５ローカル配線絶縁層１２０で構成される。また、各配線層の間には、エッチングストッパ膜１１０が設けられている。
【００２６】
また、第５ローカル配線絶縁層１２０上には、セミグローバル配線層、グローバル配線層が設けられている。セミグローバル配線層は、第６配線１２１およびセミグローバル配線絶縁層１２２で構成される。また、グローバル配線層は、第１グローバル配線絶縁層１２４および第２グローバル配線絶縁層１２５および、これらの絶縁層にわたって設けられたグローバル配線１２３で構成されている。また、各配線層の間には、エッチングストッパ膜１２６が設けられている。
【００２７】
ここで、多層配線層は、ローカル配線層とローカル配線層上に形成されたグローバル配線層とを備える。
ローカル配線層とは、最も半導体基板（シリコン基板１０１）に近い配線の最小ピッチ（ライン状部分のピッチ）と同程度（大きくても１．１倍まで）の最小ピッチの配線を少なくとも一つは有する配線層のことである。このローカル配線層を構成するローカル配線の配線幅は、通常は、最長１００μｍ程度となる。各領域（例えば、メモリ回路領域２００、あるいはロジック回路領域２０６）におけるローカル配線は、その領域の、最も半導体基板に近い配線の最小ピッチを基に定義され、チップ上の異なる領域の設計ルールが違う場合には、ローカル配線の幅は、領域ごとに違った値になることになる。
また、多層ローカル配線層は、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成されている。
【００２８】
メモリ回路領域２００に位置するローカル配線層には、メモリセル領域２０２を構成する各種素子を相互に接続してメモリセル領域２０２を構成する配線（ローカル配線）が形成され、かつメモリ回路領域２００に位置するローカル配線層の各配線層には、容量素子１５０およびメモリセル領域２０２を構成する配線（ローカル配線）の少なくとも一方が設けられている。
一方、ロジック回路領域２０６に位置するローカル配線層には、ロジック回路を構成する各種素子を相互に接続してロジック回路を構成する配線が形成され、かつロジック回路領域２０６に位置するローカル配線層の各配線層には、ロジック回路を構成する配線（ローカル配線）が設けられている。
このようなローカル配線は、メモリ回路領域２００内でのみ延在するか、またはロジック回路領域２０６内で延在する。
また、グローバル配線層には、メモリセル領域２０２およびロジック回路に電力を供給する電源ライン（グローバル配線１２３、第６配線１２１）が形成されている。グローバル配線層中のグローバル配線（セミグローバル配線を含む）は、メモリ素子群で構成される第１機能ブロックやトランジスタ群で構成される第２機能ブロック等の機能ブロック同士を接続する。たとえば、本実施の形態においては、グローバル配線は、メモリセル領域２０２とロジック回路領域２０６とを接続している。これらの配線は、配線幅が太くかつ配線膜厚が厚い金属配線となる。
【００２９】
一方、本実施の形態に係るメモリセル領域２０２の構造について図２を用いて、詳細に説明する。図２に示すメモリセル領域２０２の断面構造は、図３のＡ−Ａ'断面に対応している。
【００３０】
図２に示すように、メモリ回路領域２００においては、ローカル配線層の各層には、容量素子１５０およびメモリセル領域２０２を構成する配線のいずれか一方が設けられている。一方、ロジック回路領域２０６においては、ローカル配線層の各層には、ロジック回路を構成する配線が設けられている。言い換えると、平面視におけるローカル配線層においては、メモリセル領域２０２では、容量素子１５０またはメモリセル領域２０２を構成するローカル配線が存在し、一方、ロジック回路領域２０６では、ロジック回路領域２０６を構成するローカル配線が必ず存在する。
【００３１】
また、メモリ回路領域２００における多層配線層中の絶縁層は、ロジック回路領域２０６と同様に、第１ローカル配線絶縁層１１２、第２ローカル配線絶縁層１１４、・・・第２グローバル配線絶縁層１２５の８層で構成されている。一方、メモリ回路領域２００における多層配線層中の配線層のうち３つを、ロジック回路領域２０６と同様に、電源配線としてグローバル配線１２３および第６配線１２１（セミグローバル配線）に割り当てる。また、ローカル配線層のうち２つを、ゲート吊り配線１１７'(図示せず)およびグローバルビット線１１９'に割り当てる。そして、残り３つのローカル配線層については、容量素子１５０を３層にわたって埋め込むために用いる配線層に割り当てている。
【００３２】
以下、メモリセル領域２０２を構成する各配線ついて説明する。
本実施の形態においては、メモリセル領域２０２上に配置が必要なローカル配線数として、たとえば最少３つとすることができる。一つはビット線１３０であり、もう一つはゲート吊り配線１１７'であり、さらにもう一つがグローバルビット線１１９'である。
【００３３】
［ゲート吊り配線１１７'について］
図３に示すように、シリコン基板１０１上には、拡散層１４０、ワード線１４１（＝選択トランジスタ）、ビット線１４２、ビットコンタクト１４３、容量コンタクト１４４が設けられている。図３には示していないが、拡散層１４０の間には、素子分離領域が設けられている。また、容量コンタクト１４４の上部の絶縁層中にメモリ素子が設けられている。
【００３４】
次いで、図３に示すように、ワード線１４１としては、選択トランジスタのゲート電極を用いている。現在のＳｉトランジスタのゲート電極は、ｎ型不純物を高濃度に含む多結晶シリコン層とシリサイド層の積層構造で形成されていることが多い。このようなゲート電極は、金属膜に較べて抵抗が高い。そのため、通常使われる大容量メモリにおいては、ワード線１４１に沿って電圧降下が生じることがある。
【００３５】
そこで、本実施の形態においては、ワード線１４１と同じピッチかつ低い電気抵抗を有する金属配線層を、適切な間隔でゲート電極とコンタクトを介して接続するように配置している。このように、電気抵抗が低い金属配線により、ワード線１４１となるゲート電極を電気的に接続することができる。このため、上述の電圧降下を抑制することができる。本願明細書では、このような金属配線層を、ゲート吊り（Ｗｏｒｄ ｓｈｕｎｔ）配線と称する。図３に示すように、ゲート吊り配線１４５は、ワード線１４１の直上に配置されている。
【００３６】
また、図４および図５に示すように、ゲート吊り配線１１７'はワード線１０２'（選択トランジスタのゲート電極）直上に設けられている。ゲート吊り配線１１７'とワード線１０２'はセルブロックの端など、適切な間隔で接続される。このゲート吊り配線１１７'は、図３のゲート吊り配線１４５に相当し、ワード線１０２'は、図３のワード線１４１に相当する。
【００３７】
［グローバルビット線１１９'について］
また、図４および図５に示すように、ＤＲＡＭ（容量素子１５０）上の第５の配線層に、グローバルビット線１１９'が設けられている。
ここで、ＤＲＡＭの１ビットは、１Ｔｒ（トランジスタ）、１キャパシタで構成されている。このＤＲＡＭは、Ｔｒをオンオフするワード線とＤＲＡＭにデータを出し入れするビット線とに接続されている。そして、グローバルビット線１１９'は、センスアンプの信号をＩＯバスに出力するためなどに用いられる。
【００３８】
このようなゲート吊り配線１１７'およびグローバルビット線１１９'などの配線は、必要な電流密度が小さく、かつ密ピッチで配置する必要がある。そのため、これらの配線は、いずれもローカル配線で構成することができる。ローカル配線は、高集積化のために概ね最小設計ルールで形成されるメタル配線である。また、ローカル配線は、最長１００μｍ程度で形成される。ローカル配線は、多層配線の比較的下層に配置されることが多い。
【００３９】
次に、本実施の形態の半導体装置の製造方法について説明する。
この半導体装置の製造方法は、基板（シリコン基板１０１）上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、平面視において、シリコン基板１０１内に設けられたメモリ回路領域２００に形成され、多層配線層内に埋め込まれているメモリ素子（容量素子１５０）を有するメモリセル領域２０２と、平面視において、メモリ回路領域２００に形成され、容量素子１５０を制御する周辺回路２０４と、平面視において、シリコン基板１０１のうちメモリ回路領域２００とは異なる領域であるロジック回路領域２０６に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
ロジック回路を構成するローカル配線層の層数をＭとし、メモリセル領域２０２を構成するローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、メモリ回路領域２００のみに、ローカル配線であるビット線１３０を形成する工程と、ロジック回路領域２０６に、（Ｍ−Ｎ＋１）層のローカル配線を形成する工程と、メモリ回路領域２００において、（Ｍ−Ｎ＋１）層のローカル配線層にわたって容量素子１５０を形成する工程と、該ローカル配線層上および容量素子１５０上に、残りの（Ｎ−１）層のローカル配線層をさらに形成する工程と、を備える。
【００４０】
まず、トランジスタ等の素子を形成した半導体基板（シリコン基板１０１）上に、第１コンタクト絶縁層１０４および接続孔を形成し、この接続孔を埋め込むように、コンタクト（第１コンタクト１０６、第１容量コンタクト１０６'、ビットコンタクト１０６''）を形成する。続いて、コンタクト（第２コンタクト１０７、第２容量コンタクト１０７'）を形成した後、ビット線１３０を形成する。そして、これらを埋め込むように第２コンタクト絶縁層１０５を形成し、この絶縁層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。
【００４１】
たとえば、絶縁層としては、シリコン酸化膜などの絶縁性を有する膜であればよく、単層または多層でもよい。また、絶縁層としては、シリコン酸化膜（比誘電率３．９〜４．０程度）よりも比誘電率の低い多孔質絶縁膜を用いてもよい。多孔質絶縁膜としては、例えば、シリコン酸化膜を多孔化して、比誘電率を小さくしたポーラスシリカ材料や、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ））膜、もしくはＳｉＯＣＨ、ＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＡｕｒｏｒａＴＭ）などを多孔化して、比誘電率を小さくした材料などがある。
【００４２】
本実施の形態において、金属配線材およびコンタクトプラグ材とは、主にＣｕを主成分とすることができる。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。また一部の実施の形態においては、第１コンタクト絶縁層１０４および第２コンタクト絶縁層１０５中のコンタクトプラグ材は主にタングステン（Ｗ）を主成分とすることができる。
また、ビット線１３０の材料が、タングステン、アルミニウム、チタン、窒化チタン、タンタル、窒化タンタルから選ばれる材料を主成分とすることができる。
ここで、本実施の形態では、コンタクトおよびビット線１３０として、たとえばタングステン（Ｗ）を用いる。
【００４３】
続いて、ロジック回路領域２０６における（Ｍ−Ｎ＋１）層の配線層を形成する。
【００４４】
第２コンタクト絶縁層１０５上に、シリコン窒化膜（エッチングストッパ膜１１０）およびシリコン酸化膜（第１ローカル配線絶縁層１１２）を形成する。引き続き、マスクとしてシリコン酸化膜を形成する。リソグラフィとドライエッチングを用いたいわゆるデュアルダマシン方法によって、配線（第１配線１１１）用の開口部を形成する。このとき開口部の一部は、下層の配線またはコンタクトに電気的に接続するためのビアホールを含んでいる。これらの開口部にスパッタリング法によってバリアメタル膜を堆積し、引き続いて銅めっきのシード層となる銅を堆積する。さらにめっき法によって銅を埋め込む。この銅にはアルミニウムや銀などの金属の添加物を含んでいてもよい。この第１配線１１１用の開口部にバリアメタル膜と銅が残るように余分なバリアメタル膜と銅をＣＭＰなどの手法を用いて除去し、第１配線１１１を形成する。この工程中に上記シリコン酸化膜（マスク）は除去され、第１ローカル配線絶縁層１１２上には残らない。その後、第１ローカル配線絶縁層１１２上にエッチングストッパ膜１１０を形成する。以上の工程により、第１の配線層が形成される。
【００４５】
バリアメタル膜とは、配線あるいはコンタクトプラグを構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、銅の拡散に対してバリアとなる性質を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）、ルテニウム（Ｒｕ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。またタングステンを主成分に用いるコンタクトプラグのバリアメタルにも前記の金属膜が用いられる。
【００４６】
また、配線としては、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｃｕなどの金属配線で構成することができる。本実施の形態では、配線としては、たとえばＣｕ配線を用いる。
【００４７】
第１の配線層を形成した後、第１の配線層の形成方法と同様の工程により、第２の配線層を形成する。ここでは、メモリ回路領域２００に容量素子１５０を形成するため、ロジック回路領域２０６のみに、第１および第２の配線層の配線を形成する。
【００４８】
この後、メモリ回路領域２００においては、第３の配線層の絶縁層の一部（たとえば、第３ローカル配線絶縁層１１６の半分程度の膜厚に相当する）を形成後、第１の配線層から第３の配線層の一部にわたって、容量素子１５０用のシリンダ形状の開口部を形成する。引き続き、開口部の少なくとも底面上および側壁上に下部電極膜１３１を成膜する。続いて、開口部内の下部電極膜１３１をレジストで保護し、エッチバックにより、開口部の底面上および側壁上のみに下部電極膜１３１を残すように加工する。レジストを除去した後に、この下部電極膜１３１の表面を覆うように容量絶縁膜１３２を成膜する。次いで、容量絶縁膜１３２の内部に沿って上部電極膜１３３を成膜するとともに、開口部を金属膜１３４（Ｗ）で埋め込む。続いて、ＣＭＰ法により平坦化処理及び除去を行う。ここで、容量素子１５０形成プロセスは、たとえば３５０℃以下で実施することができる。また、成膜方法としては、たとえばＣＶＤ法を用いることができる。３５０℃以下で容量素子１５０を形成することは、第１の配線層および第２の配線層の信頼性を高めるために望ましい。
【００４９】
ここで、容量素子１５０は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造を有する。容量素子１５０はシリンダ形状を有する。この容量素子１５０の平面形状は、円形状、楕円状、矩形形状などとすることができる。また、容量素子１５０の断面形状は、矩形形状、テーパ形状、樽形状などとすることができる。
【００５０】
また、容量素子１５０は、下部電極膜１３１、容量絶縁膜１３２および上部電極膜１３３から構成される。容量素子１５０に用いる材料としては、上部電極膜１３３及び下部電極膜１３１にはＴｉあるいはＴｉＮ、およびその積層構造が挙げられる。また、容量絶縁膜１３２としてはＺｒＯ２、Ｔａ２Ｏ５、ＨｆＯ２やこれらにＴｂ、Ｅｒ、Ｙｂなどのランタノイドを添加した膜などが挙げられる。
【００５１】
続いて、第３配線層の絶縁層を追加成膜した後は、ロジック回路領域２０６においては、第１の配線層の形成方法と同様の工程により、第３配線１１５および第３ローカル配線絶縁層１１６から構成される第３の配線層を形成する。この工程において、メモリ回路領域２００には、金属膜１３４を介して上部電極膜１３３と接続する上部電極ライン１１５'（プレート線）が形成されている。この上部電極ライン１１５'は、第３配線１１５を用いて形成されている。ここで、第３配線層の最終的な膜厚は、メモリ回路領域２００とロジック回路領域２０６とが同じ膜厚になるように調整されている。
【００５２】
このように、メモリ回路領域２００における（Ｍ−Ｎ＋１）層の配線層にわたって容量素子１５０を埋め込むことができる。本実施の形態では、３層のローカル配線層わたって、容量素子１５０が設けられている。
【００５３】
また、上部電極ライン１１５'（プレート線）は、少なくとも２以上の容量素子１５０を接続するように、容量素子１５０の直上に形成することができる。また、複数の上部電極ライン１１５'は、互いに平行（ラインアンドスペース状）に形成することができる。これにより、セル上に設けられ大面積を有するＣｕをＣＭＰする際、このＣｕにディッシングが入るのを防止することができる。また、上部電極ライン１１５'のスペース幅は、シリンダ形状の開口幅よりも小さく設定することができる。これにより、目ずれが起きた場合において、上部電極ライン１１５'が、容量素子１５０用の開口部から外れた位置に形成されることを抑制することができる。
【００５４】
また、上部電極ライン１１５'の平面形状は、ストライプ状に代えて、網目状などでもよい。この網目状の網目は、矩形形状でもよいし、円形状でもよい。
【００５５】
この後、第１の配線層の形成方法に示す一連の工程を繰り返すことにより、残りの多層ローカル配線層を形成することができる。そして、メモリ回路領域２００のセミグローバル配線及びグローバル配線の層数と、ロジック回路領域２０６のセミグローバル配線及びグローバル配線の層数が同じになるようにする。以上により、本実施の形態の半導体装置が得られる。
【００５６】
次に本実施の形態の半導体装置の作用効果について説明する。
本実施の形態の混載ＤＲＡＭにおいては、ロジック回路を構成する配線が形成された配線層（ローカル配線層）の層数をＭとし、メモリセル領域２０２を構成する配線が形成された配線層（ローカル配線層）の層数をＮとしたとき（Ｍ＞Ｎ）、（Ｍ−Ｎ＋１）層の配線層（１層は、ロジック回路部にはないビット線１３０が形成されている）にわたって、メモリ素子（容量素子１５０）が設けられている。この（Ｍ−Ｎ）層の配線層は、ロジック回路の動作に必要な配線層の厚みから、メモリセル領域２０２の動作に必要な配線層の厚みを除いた、残りの配線層厚み分の利用可能なスペースに相当する。この残りスペースを最大限に利用して、容量素子１５０の高さを高くすることができる。このため、メモリ回路を高密度化（微細化）したとしても、ロジック回路のコンタクト高さを高くせずに、メモリセル領域２０２の容量素子１５０の高さを高くすることができる。したがって、本実施の形態においては、ロジック回路のコンタクトの寄生抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を少なくとも維持させ、さらには最大限に高めることができる。
【００５７】
加えて、ロジック回路のコンタクト高さを増加せずに済むので、コンタクト間の寄生容量の増加も抑制できる。コンタクトの寄生抵抗や寄生容量の増加を抑制できるので、ロジック回路の高速化を実現できる。以上により、本実施の形態の混載ＤＲＡＭにおいては、高速化と高密度化（チップサイズ最小化）との両立を実現することができる。
【００５８】
また、平面視におけるローカル配線層においては、メモリセル領域２０２では、容量素子１５０またはメモリセル領域２０２を構成するローカル配線が存在し、一方、ロジック回路領域２０６では、ロジック回路領域２０６を構成するローカル配線が必ず存在する。すなわち、ロジック回路の動作に必要な配線が形成されたローカル配線層の膜厚方向のスペースを、メモリ素子用のスペース、またはメモリ回路の動作に必要な最小限のローカル配線が形成されたローカル配線層の膜厚方向のスペースに割りふることができる。このように、ロジック回路のローカル配線層の膜厚方向のスペースを、無駄なくメモリ回路に利用できる。したがって、メモリ回路を設けるために、ロジック回路のローカル配線層の層数を追加する必要がない。これにより、ロジック回路の配線（ビアを含む）やコンタクトなどの寄生抵抗や寄生容量の増加を抑制することができる。
【００５９】
また、本実施の形態では、メモリ回路領域のローカル配線層の膜厚方向のスペースは、容量素子１５０用のスペースに最大限に利用されている。このため、メモリ回路の動作に必要なローカル配線は、最小限の配線数に設計されている。言い換えると、メモリ回路領域のローカル配線層の膜厚方向のスペースにおいては、容量素子１５０のスペースを除くと、ローカル配線は、ゲート吊り配線とグローバルビット線との２つに止めている。これにより、メモリ回路において、配線として利用するローカル配線層の層数を、できるだけ最小限にすることができる。このため、メモリ回路において、最小設計ルールで形成されるローカル配線層の総厚を薄膜化することができる。したがって、メモリ回路における配線（ビアを含む）などの寄生抵抗や寄生容量の増加を抑制することができる。
【００６０】
本実施の形態においては、ロジック回路に必要なローカル配線数とメモリ回路上に配置必要なローカル配線数との間の層間内に容量素子を形成することができる。これにより、最少工程数で、メモリ回路では、ロジック回路と共通のライブラリを使用することが可能となる。また、上述のとおり、寄生抵抗や寄生容量の増加を抑制することができるので、ロジック回路の動作周波数が低下することを抑制することができる。
【００６１】
Ｃｕ配線層をダマシン方法で形成する場合には、この上部電極ライン１１５'はＣＭＰ時のディッシング抑制の観点から、ストライプ状に複数の容量素子１５０上部を覆っていることが望ましい。
【００６２】
また、本実施の形態においては、上部電極ライン１１５'（プレート線）が上部電極膜１３３に金属膜１３４を介して接続された構造が得られる。この上部電極ライン１１５'が容量素子１５０間を接続することにより、容量素子１５０間の電気抵抗を低減させることができる。
【００６３】
たとえば、Ｎが３または４であり、メモリセル領域２０２を構成するローカル配線が、ビット線１３０、上部電極ライン１１５'、ゲート吊り配線１１７'およびグローバルビット線１１９'とすることができる。これらのビット線１３０、上部電極ライン１１５'、ゲート吊り配線１１７'およびグローバルビット線１１９'は、ロジック回路領域２０６のローカル配線と同時に形成することができる。
【００６４】
また、上述の特許文献２に記載の技術においては、メモリ回路を形成した後に、別途新たに、周辺回路部における最下層のコンタクトから配線層までを形成している。そのため、最下層のコンタクト形成時に、フォーカスずれ等の悪影響を避けるためにパターンを大きくする必要が生じたり、あるいは適正な位置にコンタクトが形成できないことがあった。また、メモリ回路段横に残る金属配線と近傍の周辺回路のコンタクトがショートする危険性があった。さらに、同文献に記載の半導体装置の構造では、メモリ回路のコンタクトや配線と周辺回路のコンタクトや配線とを共通にすることができず、結果として配線層数は増えることがあった。
【００６５】
これに対して、本実施の形態においては、メモリ回路、周辺回路およびロジック回路の各配線層を、同時に形成しているので、共通のライブラリを使用することが可能となる。そのため、コンタクト等の位置ズレを抑制できる。これにより、上記ショートを防止することができる。さらには、配線層数の増加を防止することができる。
【００６６】
（第２の実施の形態）
図６および図７は、第２の実施の形態における半導体装置を示す断面図である。
図６に示すように、第２の実施の形態においては、上部電極ラインとして、第３の配線層の第３配線１１５を使用せずに、第４の配線層の第４配線１１７の一部を使用する点が第１の実施の形態と異なる。この場合においても、第１の実施の形態と同様の効果が得られる。また、上部電極ラインを設ける位置が一層分高くなる分、容量素子１５０の高さを高くできる。したがって、第２の実施の形態においては、容量素子１５０の容量を第１の実施の形態と比較して増加させることができる。
【００６７】
また、本実施の形態の製造工程について、第１の実施の形態と異なる点を説明する。
まず、第１の配線層から第３の配線層を形成する。この後、第４の配線層を構成する絶縁層の一部を形成し、上述の方法と同様にして、容量素子１５０用の開口部を形成する。この開口部内に、下部電極膜１３１、容量絶縁膜１３２、上部電極膜１３３および金属膜１３４を形成する。この金属膜１３４は、エッチングで加工する。そして、第４の配線層を構成する残りの絶縁層を追加成膜する。
【００６８】
図７に示すように、このとき、第４配線層の第４配線１１７の第３ビア１２７の下方には、ダミー容量素子（ダミーＭＩＭ）が設けられている。また、第４配線層（４Ｃｕ）と上部電極を接続する第３ビア１２７の下部は、シリンダー形状のダミー容量素子と同じ構造を有する。このため、第３ビア１２７の深さがロジック回路よりも浅くても、第３ビア１２７が突き抜けることはない。
【００６９】
（第３の実施の形態）
図８は、第３の実施の形態における半導体装置を示す断面図である。
第３の実施の形態においては、容量素子１５０はＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ Ｃｏｎｔａｃｔ）構造を有し、かつ第２容量コンタクトが無い点が第１の実施の形態と異なる。
【００７０】
第３の実施の形態においては、容量素子１５０の底部の一部が、底部の下側に向かって凸部状に設けられている。言い換えると、多層配線層の積層方向と平行かつ、容量素子１５０からシリコン基板１０１に向かう方向に、容量素子１５０の底部の一部に、凸部が設けられている。ここでは、たとえば、Ｗ配線（ビット線１３０）／ＳｉＮハードマスクの積層構造をリソマスクで開口し、更にＳｉＮのサイドウォールを形成し、Ｗ配線をＳｉＮで覆う。そしてシリンダー（開口部）を開口し、更に第２コンタクト絶縁層１０５（ＳｉＯ２）をエッチングする。このとき、ＳｉＮ膜で守られたＷ線とはショートさせずに、シリンダー（開口部）は、下のコンタクト（第１容量コンタクト１０６'）に到達する。また、Ｗ配線（ビット線１３０）／ＳｉＯ２ハードマスクの積層構造を用いた場合には、第２コンタクト絶縁層１０５にはＳｉＮ膜を用いる。これにより、第２コンタクト絶縁層１０５（ＳｉＮ膜）エッチング時におけるＳｉＯ２との選択比によって、ビット線１３０と第１容量コンタクト１０６'とのショートを防止できる。
第１の実施の形態における第２容量コンタクトのスペースを、第３の実施の形態では、容量素子１５０用のスペースとして利用できる。これにより、第２容量コンタクトが無い状態で、容量素子１５０は第１容量コンタクト１０６'を介して拡散層１０８と接続できる。このため、メモリセル領域２０２内では、第２コンタクトが不要となる。この場合、ロジック回路の第２コンタクト１０７をＣｕで埋め込み、Ｃｕ−Ｐｌｕｇにすることで、コンタクト抵抗を低減することが可能になる。また、第３の実施の形態では、第１の実施の形態と比較して、凸部状の底部分だけキャパシタ容量を向上させることができる。また、第３の実施の形態においても、第１の実施の形態と同様の効果が得られる。
【００７１】
（第４の実施の形態）
図９は、第４の実施の形態における半導体装置を示す断面図である。
第４の実施の形態においては、第１コンタクト絶縁層１０４と第２コンタクト絶縁層１０５との間に、ビットコンタクト絶縁層１３５を設けた点が、第１の実施の形態と異なる。
本実施の形態では、第１容量コンタクト１０６'の周囲にビットコンタクト絶縁層１３５を設ける。また、ビットコンタクト絶縁層１３５は所定の厚みを有する。これにより、第１容量コンタクト１０６'とビット線１３０との形成位置を離すことができる。このため、ビット線１３０が目ずれて、ビット線１３０と第１容量コンタクト１０６'とがショートする可能性をより確実に低減させることができる。また、第４の実施の形態においても、第１の実施の形態と同様の効果が得られる。
【００７２】
（第５の実施の形態）
また、第５の実施の形態においては、メモリ回路領域２００のローカル配線であるビット線をロジック回路部（例えば第１配線）の配線材料と同一にすることができる。ビット線の材料は、配線材料と同じ、たとえば、銅とすることができる。
【００７３】
図１０は、第５の実施の形態における半導体装置を示す断面図である。図１０は、第１の実施の形態の図４に対応させて示している。ここで、第５の実施の形態では、ローカル配線層は７層とした。図４のロジック回路領域２０６と比較すると、第２コンタクトおよび第２コンタクト絶縁層がなく、ビット線１３０と同時に形成された第１配線層２１１が第１ローカル配線絶縁層２１２中に形成されている。その上層に、第２ローカル配線絶縁層２１４、第２配線層２１３、第３ローカル配線絶縁層２１６、第３配線層２１５、第４ローカル配線絶縁層２１８、第４配線層２１７、第５ローカル配線絶縁層２２０、第５配線層２１９、第６ローカル配線絶縁層２２２、第６配線層２２１、第７ローカル配線絶縁層２２４、第７配線２２３が順次形成されていて、その上にセミグローバル配線絶縁層２２６と第８配線２２５（セミグローバル配線）が形成されている。
【００７４】
第５の実施の形態の製造方法としては、メモリ回路領域２００およびロジック回路領域２０６に、第１のローカル配線層を形成する工程と、ロジック回路領域２０６に、（Ｍ−Ｎ）層のローカル配線層を形成する工程と、メモリ回路領域２００おいて、（Ｍ−Ｎ）層のローカル配線層にわたって容量素子１５０を形成する工程と、ローカル配線層上および容量素子１５０上に、残りのローカル配線層をさらに形成する工程を行うことができる。すなわち、ビット線と第１配線を同層（同時に）で形成することもできる。この場合には、メモリ回路領域２００において、（Ｍ−Ｎ）層の配線層にわたって容量素子１５０を形成し、その後Ｎ層のローカル配線層を形成する。このような半導体装置においても、第１の実施の形態と同等の効果が得られる。
【００７５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７６】
ここでは、ＤＲＡＭを有するメモリ回路とロジック回路とが混載した半導体装置について説明したが、本実施の形態は、メモリセルとその上方に配置された上部電源線を有し、トランジスタによってメモリセルを選択してメモリセルの書込み・読出しを行なうものであれば、ＤＲＡＭに代えて、例えばＰＲＡＭやＲｅＲＡＭを有するメモリ回路とロジック回路とを混載した半導体装置の場合にも適用できる。
【００７７】
本実施の形態では、メモリ素子上に設置が必要なローカル配線数と、ロジック／ＳＲＡＭ回路上に設置が必要なローカル配線層数との差分（ビット線材料をロジック回路部と異なる材料で形成する場合には、差分＋１）に相当する厚さ方向空間（差分の空間）に、メモリ素子を設置することができる。設置可能なメモリ素子の高さの最大値は、差分の空間で制限されることになる。このとき、ＤＲＡＭの場合には、容量絶縁膜の誘電率を高めたり、ＰＲＡＭ、ＲｅＲＡＭの場合には、抵抗体の抵抗比率を高めたりすることができる。これにより、記憶素子（メモリ素子）としての性能、ロジック回路の動作周波数のバランスをとることができる。さらには、これらに加えて、生産コストとのバランスをとることができる。
【００７８】
（付記）
また、本実施の形態の半導体装置は、以下の態様を含むことができる。
（１）基板上に形成され、ビット配線を含む配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層配線層内に埋め込まれているメモリ素子を有するメモリ回路と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板のうち前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備え、
前記ロジック回路を構成する配線を有する前記配線層の層数をＭとし、前記メモリ回路を構成する配線を有する前記配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ）層の前記配線層にわたって、前記メモリ素子が設けられている、半導体装置。
（２）前記ビット配線以外の前記配線がダマシン構造を有し、
前記ビット配線が形成されている前記配線層をビット配線層としたとき、前記ロジック回路領域における前記ビット配線層には、前記配線が形成されている、（１）に記載の半導体装置。
（３）前記ビット配線を含む前記配線がダマシン構造を有し、
前記ビット配線が形成されている前記配線層をビット配線層としたとき、前記ロジック回路領域における前記ビット配線層には、前記配線が形成されている、（１）に記載の半導体装置。
【符号の説明】
【００７９】
１０１ シリコン基板
１０２ ゲート電極
１０２' ワード線
１０３ 素子分離領域
１０４ 第１コンタクト絶縁層
１０５ 第２コンタクト絶縁層
１０６ 第１コンタクト
１０６' 第１容量コンタクト
１０６''ビットコンタクト
１０７ 第２コンタクト
１０７' 第２容量コンタクト
１０８ 拡散層
１０９ シリサイド層
１１０ エッチングストッパ膜
１１１ 第１配線
１１２ 第１ローカル配線絶縁層
１１３ 第２配線
１１４ 第２ローカル配線絶縁層
１１５ 第３配線
１１５' 上部電極ライン
１１６ 第３ローカル配線絶縁層
１１７ 第４配線
１１７' ゲート吊り配線
１１８ 第４ローカル配線絶縁層
１１９ 第５配線
１１９' グローバルビット線
１２０ 第５ローカル配線絶縁層
１２１ 第６配線
１２２ セミグローバル配線絶縁層
１２３ グローバル配線
１２４ 第１グローバル配線絶縁層
１２５ 第２グローバル配線絶縁層
１２６ エッチングストッパ膜
１２７ 第３ビア
１３０ ビット線
１３１ 下部電極膜
１３２ 容量絶縁膜
１３３ 上部電極膜
１３４ 金属膜
１３５ ビットコンタクト絶縁層
１４０ 拡散層
１４１ ワード線
１４２ ビット線
１４３ ビットコンタクト
１４４ 容量コンタクト
１４５ ゲート吊り配線
１５０ 容量素子
１５１ エッチングストッパ膜
１５２ ゲート絶縁膜
１５３ サイドウォール
２１１ 第１配線
２１２ 第１ローカル配線絶縁層
２１３ 第２配線
２１４ 第２ローカル配線絶縁層
２１５ 第３配線
２１６ 第３ローカル配線絶縁層
２１７ 第４配線
２１８ 第４ローカル配線絶縁層
２１９ 第５配線
２２０ 第５ローカル配線絶縁層
２２１ 第６配線
２２２ 第６ローカル配線絶縁層
２２３ 第７配線
２２４ 第７ローカル配線絶縁層
２２５ 第８配線
２２６ セミグローバル配線絶縁層
２００ メモリ回路領域
２０２ メモリセル領域
２０４ 周辺回路
２０６ ロジック回路領域
【特許請求の範囲】
【請求項１】
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ）層のあるいは（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置。
【請求項２】
Ｎが４であり、前記メモリセル領域を構成するローカル配線が、ビット線、上部電極ライン、ゲート吊り配線およびグローバルビット線であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ビット線、前記上部電極ライン、前記ゲート吊り配線および前記グローバルビット線が、前記ロジック回路領域のローカル配線と同時に形成されたものであることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層を備え、
平面視において、前記基板内に設けられメモリセル領域と入出力回路領域とを有しており、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリ回路領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置。
【請求項５】
Ｎが３であり、前記メモリセル領域を構成するローカル配線が、ビット線、上部電極ライン、ゲート吊り配線およびグローバルビット線であり、
前記ビット線を有する前記ローカル配線層は、前記メモリ回路領域だけに形成されていることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記上部電極ライン、前記ゲート吊り配線、前記グローバルビット線が、ロジック回路領域のローカル配線と同時に形成されたものであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ロジック回路領域に形成された前記多層ローカル配線層を構成するローカル配線の材料が、銅を主成分としていることを特徴とする、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記メモリ回路領域に形成された前記ビット線の材料が、タングステン、アルミニウム、チタン、窒化チタン、タンタル、窒化タンタルから選ばれる材料を主成分とすることを特徴とする、請求項５から７のいずれか１項に記載の半導体装置。
【請求項９】
前記メモリ素子の底部の一部が、前記底部の下側に向かって凸部状に設けられていることを特徴とする、請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記メモリ回路領域のセミグローバル配線及びグローバル配線の層数と、前記ロジック回路領域のセミグローバル配線及びグローバル配線の層数が同じであることを特徴とする、請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域のみに、ローカル配線であるビット線を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ＋１）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ＋１）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法。
【請求項１２】
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域および前記ロジック回路領域に、第１のローカル配線層を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法。
【請求項１３】
前記メモリ素子を形成する工程は、３５０℃以下で行う、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１】
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ）層のあるいは（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置。
【請求項２】
Ｎが４であり、前記メモリセル領域を構成するローカル配線が、ビット線、上部電極ライン、ゲート吊り配線およびグローバルビット線であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ビット線、前記上部電極ライン、前記ゲート吊り配線および前記グローバルビット線が、前記ロジック回路領域のローカル配線と同時に形成されたものであることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
基板上に形成され、第１の絶縁膜に配線が埋め込まれた配線層と第２の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層を備え、
平面視において、前記基板内に設けられメモリセル領域と入出力回路領域とを有しており、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリ回路領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
（Ｍ−Ｎ＋１）層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置。
【請求項５】
Ｎが３であり、前記メモリセル領域を構成するローカル配線が、ビット線、上部電極ライン、ゲート吊り配線およびグローバルビット線であり、
前記ビット線を有する前記ローカル配線層は、前記メモリ回路領域だけに形成されていることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記上部電極ライン、前記ゲート吊り配線、前記グローバルビット線が、ロジック回路領域のローカル配線と同時に形成されたものであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ロジック回路領域に形成された前記多層ローカル配線層を構成するローカル配線の材料が、銅を主成分としていることを特徴とする、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記メモリ回路領域に形成された前記ビット線の材料が、タングステン、アルミニウム、チタン、窒化チタン、タンタル、窒化タンタルから選ばれる材料を主成分とすることを特徴とする、請求項５から７のいずれか１項に記載の半導体装置。
【請求項９】
前記メモリ素子の底部の一部が、前記底部の下側に向かって凸部状に設けられていることを特徴とする、請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記メモリ回路領域のセミグローバル配線及びグローバル配線の層数と、前記ロジック回路領域のセミグローバル配線及びグローバル配線の層数が同じであることを特徴とする、請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域のみに、ローカル配線であるビット線を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ＋１）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ＋１）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法。
【請求項１２】
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をＭとし、前記メモリセル領域を構成する前記ローカル配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、
前記メモリ回路領域および前記ロジック回路領域に、第１のローカル配線層を形成する工程と、
前記ロジック回路領域に、（Ｍ−Ｎ）層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、（Ｍ−Ｎ）層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法。
【請求項１３】
前記メモリ素子を形成する工程は、３５０℃以下で行う、請求項１１または１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１６５９６６（Ｐ２０１１−１６５９６６Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２７９７４（Ｐ２０１０−２７９７４）
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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