【課題】記憶部と論理部とを有する半導体記憶装置において、電気的特性のばらつき及び信頼性の低下を回避できるようにする。
【解決手段】半導体記憶装置の製造方法は、記憶部３００及び論理部３０１を有する基板１０１の上に、記憶部ゲート絶縁膜１０２及び第１の導電膜１４１を形成する工程よりも後に、第１の導電膜１４１及び記憶部ゲート絶縁膜１０２における論理部３０１の上に形成された部分を除去する。論理部ゲート絶縁膜１１１及び第２の導電膜１４７を形成する工程よりも後に記憶部３００において第１の導電膜１４１を露出する。 （もっと読む）

【課題】ビット線に拡散層を用いる半導体記憶装置のチャネル領域に発生する２次電子を抑制して信頼性を向上できるようにする。
【解決手段】半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。さらに、半導体基板１０１における各ワード線電極１１０の下方の領域には、周囲よりも濃度が低いＰ型の複数の第３の不純物層１１１Ａがそれぞれ自己整合的に形成されている。 （もっと読む）

【課題】ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜１２２を形成する工程（ａ）と、保護素子部３０２において第１の絶縁膜１２２の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部３０１において第１の絶縁膜１２２の表面を窒化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部３０１及び保護素子部３０２の上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極１４１及び保護素子の電極１４２を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】ＭＯＮＯＳ型半導体記憶装置の電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１に形成され、それぞれ行方向に延伸する複数のビット線拡散層１０４と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０４同士の間に形成され、それぞれが電荷トラップ膜１０２ｂを含む複数のＯＮＯ膜１０２と、複数のビット線拡散層１０４の上にそれぞれ形成された複数のビット線絶縁膜１０５と、半導体基板１０１の上にそれぞれ複数のＯＮＯ膜１０２及び複数のビット線絶縁膜１０５を覆うように形成され、各ビット線拡散層１０４と交差して列方向に延伸する複数のワード線１０６とを有している。ビット線絶縁膜１０５の膜厚はＯＮＯ膜１０２の膜厚よりも小さく、且つビット線絶縁膜１０５の上面はＯＮＯ膜１０２の上面と平行である。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】カロー酸を用いたウエハ（基板）洗浄工程において、Ｈ_２Ｏ_２の使用量を低減しつつ、フォトレジスト膜（感光性マスキング層）の除去性を向上できる技術を提供する。
【解決手段】基板１の洗浄（フォトレジスト膜の除去）時以外のＳＰＭ液中のＨ_２Ｏ_２の濃度は、フォトレジスト膜の少なくとも一部を除去できる最低限の第１濃度以上で制御する。そして、基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬する直前に、ＳＰＭ液中のＨ_２Ｏ_２の濃度がフォトレジスト膜を確実に除去できる第２濃度以上となり、また基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬した時にＳＰＭ液中のＨ_２Ｏ_２の濃度がその第２濃度未満とならないように、過酸化水素水供給系５４からＳＰＭ槽５１（内槽５１Ａ）へ所定量のＨ_２Ｏ_２を供給する。 （もっと読む）

【課題】 埋め込みビット線構造の半導体記憶装置において、当該ビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことを可能とし、低抵抗で更なる微細化・高速動作化を実現する。
【解決手段】 ビット線１１と不純物拡散層１４は、各々の一端が重畳されて接続されており、周辺回路領域３における選択トランジスタのソース／ドレイン１７の表層及び重畳部位１４ａを含む不純物拡散層１４の表層に高融点金属、ここではＴｉとＳｉとのシリサイド化が施され、チタンシリサイド層１８が形成されている。 （もっと読む）

【課題】トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高いＭＯＮＯＳ型不揮発性半導体装置及びその製造方法を提供する。
【解決手段】ｐ型の半導体基板１０１の上に、電荷を蓄積するＯＮＯ膜１０２を有し、ＯＮＯ膜１０２の上に多結晶シリコンからなる複数のワードライン１０３を有し、ワードライン１０３の表面、ワードライン１０３の側面、およびＯＮＯ膜１０２の表面上に、有機原料を用いた減圧ＣＶＤ法による、膜厚が約３０ｎｍ、水素結合量が約５×１０^２２個／ｃｍ^３、水素含有量が約５×１０^２２ａｔｏｍｓ／ｃｍ^３、炭素含有量が約５×１０^２１ａｔｏｍｓ／ｃｍ^３のシリコン窒化膜１０４を有する。これにより、トラップ膜へのチャージングを無くすと共に、ゲート電極間の酸化絶縁膜中の固定電荷を制御することで、メモリセルのデータ保持特性の劣化を防止することができる。 （もっと読む）

【課題】より低電圧での消去動作を可能にすること。
【解決手段】基板上の第１の領域に配設されたセレクトゲート３と、前記第１の領域に隣接する第２の領域に配設されたフローティングゲート６と、前記第２の領域と隣接する第３の領域に設けられた第１の拡散領域７と、フローティングゲート６の上に配設されたコントロールゲート１１と、基板１（ウェル１ａ）、セレクトゲート３、第１の拡散領域７、およびコントロールゲート１１に印加される電圧を制御する駆動回路２２と、を備え、駆動回路２２は、消去動作の際、セレクトゲート３およびコントロールゲート１１の電圧を負電圧とし、残り１つ基板１（ウェル１ａ）の電圧を正電圧とするように制御する。 （もっと読む）

【課題】メモリセルが微細化されても十分な動作マージンを確保できるようにすること。
【解決手段】基板１、セレクトゲートＳＧ０、ＳＧ１、ローカルビット線ＬＢ２、及びコントロールゲートＣＧｎに印加される電圧を制御する駆動回路２２を備える。駆動回路２２は、書き換え動作の際、コントロールゲートＣＧｎに対して負電圧、セレクトゲートＳＧ０に正電圧、セレクトゲートＳＧ１にセレクトゲートＳＧ０の電圧よりも低い電圧、ローカルビット線ＬＢ２に正電圧をそれぞれ印加することによって、ＦＮトンネリングによりフローティングゲートＦＧ３からローカルビット線ＬＢ２に電子を選択的に引き抜く制御を行なう。 （もっと読む）

【課題】電荷保持膜端部の構造安定性を向上してメモリ特性劣化を軽減し更なる微細化を可能とするとともに、電荷保持膜への工程中チャージングの蓄積を抑制する。
【解決手段】半導体基板100中に形成されたソースまたはドレインとして機能する一対の拡散層と、一対の拡散層間における半導体基板上に形成された電荷捕獲機能を有するゲート絶縁膜104と、ゲート絶縁膜上に形成されたゲート電極とで構成されたメモリセルからなる不揮発性半導体記憶装置である。メモリセルのゲート絶縁膜は端部まで全体が平坦に形成されており、隣接するメモリセルの各ゲート絶縁膜の端面の下端まで接するように、隣接するメモリセル間にビット線絶縁膜111が形成されている。このビット線絶縁膜は、各ゲート絶縁膜に接する端部が厚く、中央部が薄く形成されている。 （もっと読む）

【課題】電極間絶縁膜の容量の低下を抑制し、低消費電力かつ高速動作が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１と、この半導体基板１上に形成された第１の絶縁膜２と、この第１の絶縁膜２上に形成され、導電性金属酸化物で形成された浮遊ゲート電極ＦＧと、この浮遊ゲート電極ＦＧ上に形成され、７．８以上の比誘電率を有し、常誘電体の絶縁性金属酸化物で形成された第２の絶縁膜ＩＮと、この第２の絶縁膜ＩＮ上に形成され、金属又は導電性金属酸化物で形成された制御ゲート電極ＣＧとを具備する。 （もっと読む）

【課題】製造工程の際に発生する電磁波が、不揮発性半導体記憶装置の奥深くまで侵入することを確実に防止する。
【解決手段】半導体基板１００中に形成され、ビット線として機能する拡散層１０３と、半導体基板１００上に形成され、ゲート絶縁膜として機能する電荷を蓄積することにより情報を記憶するトラップ膜１０１と、トラップ膜１０１上に形成されたゲート電極１０５とからなる複数のメモリセルが、拡散層１０３上の絶縁膜１０４によって互いに分離されアレイ状に配置された不揮発性半導体記憶装置において、互いに隣り合う複数のゲート電極１０５の各々の側面には、遮光性を有する絶縁膜２０７ａが形成されている。 （もっと読む）

【課題】
高速かつ安定な読み出しを可能にすること。
【解決手段】
基板１上の第１の領域に絶縁膜２を介して配設されたセレクトゲート３と、第１の領域に隣接する第２の領域に絶縁膜５を介して配設されたフローティングゲート６ａと、第２の領域と隣接するとともに基板表面上の第３の領域に設けられた拡散領域７ａと、フローティングゲート６ａの上に絶縁膜８を介して配設されたコントロールゲート１１と、で一つの単位セルを構成し、対応する第１の単位セルと第２の単位セルを用いて１ビットのデータを記憶するように構成されたことを特徴とする。 （もっと読む）

【課題】 不揮発性半導体記憶素子がマトリックス状に配置されている仮想グラウンドアレイの半導体集積回路装置において、ビット線間およびワード線間のリーク電流を効率よく抑制する。
【解決手段】 ビット線ＢＬ１〜４である拡散層とワード線ＷＬ１〜３であるゲート電極に囲まれた領域にある半導体基板の表面上に、不揮発性半導体記憶素子とは分離された状態で、シリコン酸化膜を介してシリコン窒化膜（電荷トラップ層）を形成し、さらに基板全体をプラズマ雰囲気に晒すことで、このシリコン窒化膜に電子を意図的にトラップさせる。その結果、この領域の半導体基板表面には正電荷が蓄積状態となり、ビット線間およびワード線間のリーク電流を抑制することができる。 （もっと読む）

【課題】コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域においてリーク電流を抑制する。
【解決手段】不揮発性半導体記憶装置は、複数の埋め込み拡散ビット線２と、埋め込み酸化膜と、複数のワード線５と、ワード線５とビット線２間領域との交差領域に形成された電荷保持膜からなる複数のメモリセルと、コンタクト７を上面に有する複数の拡散層８があり、複数のブロックに区分されたビット線２同士は拡散層８を介して電気的に接続されており、コンタクト領域となる拡散層８の近傍領域に形成されたビット線２間に形成された素子分離領域９とを備える。さらに、ビット線２上及び素子分離領域９上に跨り、側壁絶縁膜を有するダミーワード線１４を備え、側壁絶縁膜は、素子分離領域９と、埋め込み酸化膜と、ビット線２との境界領域上を覆う。 （もっと読む）

【課題】 埋め込みビット線構造を備えたＭＯＮＯＳ型不揮発性半導体のＯＮＯ膜等の電荷蓄積膜のエッジ付近にかかる電界集中を抑制して電荷蓄積膜の信頼性を確保する。
【解決手段】 半導体基板１中に形成された埋め込みビット線と、埋め込みビット線に対して交差方向の半導体基板１上に形成されたワード線と、埋め込みビット線上に形成されたビット線酸化膜８と、埋め込みビット線８の領域が開口するように半導体基板表面に形成された電荷蓄積保持するＯＮＯ膜とを有し、半導体基板表面よりも下側に位置するビット線酸化膜８の膜厚に対する半導体基板表面よりも上側に位置するビット線酸化膜８の膜厚の比が１より小さくしてある。これにより、ＯＮＯ膜はビット線酸化膜８のエッジ付近においても実質的に平坦となるように構成されるため、ＯＮＯ膜にかかる電界集中が緩和され、ＯＮＯ膜のＴＤＤＢ特性が改善される。 （もっと読む）

【課題】 ゲート絶縁膜としてＯＮＯ膜積層構造を有した半導体装置において、メモリトランジスタの耐圧劣化を防止する。
【解決手段】 半導体基板１上に下方より順に形成された下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜（ＯＮＯ膜２）からなるゲート絶縁膜と、ゲート絶縁膜に隣接して半導体基板中に形成された不純物拡散層４と、不純物拡散層４上に形成され、ゲート絶縁膜に隣接する絶縁膜８とを備え、ゲート絶縁膜とこれに隣接する絶縁膜８との境界領域において、窒化シリコン膜の端部が上部酸化シリコン膜の端部よりも後退して形成されている。これにより、ＯＮＯ膜に部分的に絶縁膜の膜厚が薄い場所が生じないようにすることができ、その結果、メモリトランジスタの耐圧劣化が起こらないようにすることが可能となる。 （もっと読む）