半導体装置の製造方法
【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に係わり、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
従来、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する半導体装置がある。
【０００３】
この場合、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタの混載プロセスにおける形成フローは、高耐圧トランジスタのゲート絶縁膜を形成後、ＭＯＮＯＳ型メモリトランジスタで必要とされるＮＯ膜（窒化膜、酸化膜）を全デバイス領域に堆積させた後、ＭＯＮＯＳ領域をレジストで覆い、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去している。
【０００４】
また、ＮＯ膜は、例えばトンネル酸化膜、窒化シリコン膜及び酸化シリコン膜の３層による積層構造であり、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去する際にはフォトリソグラフィー法及びドライエッチング法が用いられる（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００５−１１６９７４号公報（００１８〜００６７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように従来の半導体装置の製造方法では、ＭＯＮＯＳ型メモリトランジスタ以外のトランジスタである高耐圧トランジスタのゲート絶縁膜上にＮＯ膜が形成された後に、ＮＯ膜をドライエッチングで除去している。この際に、高耐圧トランジスタのゲート絶縁膜へドライエッチングによるプラズマダメージが加わり、ゲート絶縁膜にはダメージ層が発生する。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が損なわれる。
【０００７】
本発明に係る態様は、プラズマダメージを受けたゲート絶縁膜のダメージ層を除去することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法である。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【０００９】
上記半導体装置の製造方法によれば、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去している。これにより、トランジスタ領域において、窒化シリコン膜を除去する際に、ドライエッチングのプラズマダメージによって生じるゲート絶縁膜のダメージ層を除去している。その結果、トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【００１１】
上記半導体装置の製造方法によれば、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去している。これにより、前記低耐圧トランジスタ領域の前記トンネル酸化膜を除去する工程は、ゲート絶縁膜のダメージ層除去する工程と兼用することが可能である。その為、ゲート絶縁膜のダメージ層を除去する為の専用工程を設ける必要はない。
【００１２】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程とを分けている。これにより、それぞれの工程において、最適処理時間によって工程を行うことが可能となる。
【００１４】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をウェットエッチングにより除去する工程でもよい。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法において、前記ウェットエッチングは、フッ酸によるウェットエッチングであることが好ましい。
【発明を実施するための最良の形態】
【００１７】
以下、図を参照して本発明の実施形態について説明する。
図１〜図４の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。また、図１〜図４に示す半導体装置は、同一基板上に高耐圧（ＨＶ）トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧（ＬＶ）トランジスタ領域１０２を混載して有している。
【００１８】
まず、図１（ａ）に示すように、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２とオフセット膜２ａを形成する。次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、高耐圧トランジスタ領域１００にＮ型ウェル領域１９が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００１９】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入することにより、高耐圧トランジスタ領域１００にＮ型不純物層（図示せぬ）を形成する。その後、シリコン基板１に熱処理を施すことによって、高耐圧トランジスタ領域１００に形成されたＮ型不純物層（図示せぬ）が拡散し、Ｎ型オフセット領域２０が形成される。その後、シリコン基板１の全面上に熱酸化法にて酸化シリコン膜３を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には１０ｎｍの酸化膜が堆積していることとなる。
【００２０】
次いで、図１（ｂ）に示すように、酸化シリコン膜３上にＣＶＤ（Chemical Vapor Deposition）法にて窒化シリコン膜４を形成する。
【００２１】
その後、図１（ｃ）に示すように、高耐圧トランジスタ領域１００に形成された窒化シリコン膜４が露出するようにレジストパターン（図示せぬ）を形成する。このレジストパターン（図示せぬ）をマスクにして高耐圧トランジスタ領域１００に形成された窒化シリコン膜４をエッチングにて除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７ｎｍの酸化膜が形成されていることとなる。その後、レジストパターン（図示せぬ）を除去し、窒化シリコン膜４をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域１００の酸化シリコン膜３を除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上に形成している酸化膜は除去される。
【００２２】
次いで、図１（ｄ）に示すように、高耐圧トランジスタ領域１００に、選択熱酸化法にて第１のゲート絶縁膜５を形成する。この際に、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３及び窒化シリコン膜４は、選択熱酸化用のマスクとして用いられる。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には８０ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００２３】
次いで、図２（ａ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、酸化シリコン膜３上に形成されている窒化シリコン膜４を除去する。この際に、窒化シリコン膜４は、フッ酸及び熱燐酸を用いたウェットエッチングにより除去される。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７５ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００２４】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、ＭＯＮＯＳ領域１０１にＮ型ウェル領域２２が形成されるとともに、低耐圧トランジスタ領域１０２にＮ型ウェル領域２４が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００２５】
次いで、図２（ｂ）に示すように、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２を覆うように第１のレジストパターン６を形成する。次いで、第１のレジストパターン６をマスクにしてＭＯＮＯＳ領域１０１の酸化シリコン膜３をフッ酸にて除去する。その後、第１のレジストパターン６を剥離する。
【００２６】
次いで、図２（ｃ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面に、熱酸化法にてトンネル酸化膜７を膜厚３．８ｎｍまで形成する。また、熱酸化法にて形成されるトンネル酸化膜７は、酸化シリコン膜３及び第１のゲート絶縁膜５と膜質が同じである為、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２においては、参照符号７を付していない。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７６ｎｍの第１のゲート絶縁膜５が形成されていることとなる。次いで、トンネル酸化膜７上にＣＶＤ法にて窒化シリコン膜８を膜厚４．５ｎｍ形成し、窒化シリコン膜８上に酸化シリコン膜９を膜厚８．５ｎｍ形成し、それぞれの膜を積層して形成する。
【００２７】
次いで、図２（ｄ）に示すように、ＭＯＮＯＳ領域１０１を覆うように第２のレジストパターン１０を形成する。
【００２８】
次いで、図３（ａ）に示すように、第２のレジストパターン１０をマスクにして、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の露出している酸化シリコン膜９をドライエッチングにて除去する。
【００２９】
次いで、図３（ｂ）に示すように、酸化シリコン膜９の除去後に、第２のレジストパターン１０をマスクにして、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の露出している窒化シリコン膜８をドライエッチングにて除去する。この際に、ドライエッチング条件は、窒化シリコン膜と酸化シリコン膜との選択比が高い条件を採用しているが、基板全体におけるエッチング速度を考慮してエッチング時間を決定している。その為、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２において、窒化シリコン膜８下のゲート絶縁膜５及び酸化シリコン膜３が若干膜減りする。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７３ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００３０】
次いで、図３（ｃ）に示すように、第２のレジストパターン１０をマスクにして、高耐圧トランジスタ領域１００に形成されている第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去するとともに、低耐圧トランジスタ領域１０２及び高耐圧トランジスタ領域１００に形成されている酸化シリコン膜３をフッ酸によるウェットエッチングにて除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には６３ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００３１】
次いで、図３（ｄ）に示すように、第２のレジストパターン１０を剥離後、熱酸化法にて低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７１ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００３２】
次いで、図４（ａ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面上にＣＶＤ法にてポリシリコン膜１４を成膜する。その後、ポリシリコン膜１４上に第４のレジストパターン１３を形成する。
【００３３】
次いで、図４（ｂ）に示すように、第４のレジストパターン１３をマスクにしてドライエッチングにてポリシリコン膜１４を加工することによって、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２においてそれぞれゲート電極１４が形成される。
【００３４】
次いで、図４（ｃ）に示すように、第４のレジストパターン１３を剥離後、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に低濃度不純物層によるＬＤＤ（Lightly Doped Drain）領域１６、１７を形成する。次いで、ゲート電極１４の側壁にサイドウォール１５を形成する。その後、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に不純物層によるソース・ドレイン領域の拡散層１８、２１、２３を形成する。また、高耐圧トランジスタ領域１００に形成されている酸化シリコン膜１２は、トランジスタ形成プロセス中に除去される。
【００３５】
以上、本発明の第１の実施形態によれば、高耐圧トランジスタ領域１００に形成されている第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去している。これにより、酸化シリコン膜９及び窒化シリコン膜８を除去する際に、ドライエッチングのプラズマダメージによって生じる第１のゲート絶縁膜５のダメージ層を除去している。その為、高耐圧トランジスタ領域１００において、ドライエッチング時のプラズマダメージによって生じた第１のゲート絶縁膜５のダメージ層は取り除くことが可能となる。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００３６】
また、第１のゲート絶縁膜５はダメージ層の除去を考慮して第１のゲート絶縁膜５形成時に、膜厚を厚く形成することにより、第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去した場合において第１のゲート絶縁膜５の膜減りによる信頼性が低下することはなくなる。
【００３７】
また、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層をウェットエッチングで除去するとともに、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３を除去している。つまり、酸化シリコン膜３の除去工程は第１のゲート絶縁膜５のダメージ層除去を兼用することが可能である。その為、第１のゲート絶縁膜５のダメージ層を除去する専用工程を設ける必要はない。
【００３８】
次に、図を参照して本発明の第２の実施形態について説明する。
図５〜図８の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。また、図５〜図８に示す半導体装置は、同一基板上に高耐圧（ＨＶ）トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧（ＬＶ）トランジスタ領域１０２を混載して有している。
【００３９】
図５（ａ）〜図７（ｂ）までの工程は、図１（ａ）〜図３（ｂ）までの工程と同様であるので説明を省略する。
【００４０】
次いで、図７（ｃ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を覆うように第３のレジストパターン２６を形成する。第３のレジストパターン２６をマスクにして、高耐圧トランジスタ領域１００に形成されている第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には６３ｎｍの第１のゲート絶縁膜５が堆積していることとなる。その後、第３のレジストパターン２６を剥離する。
【００４１】
次いで、図７（ｄ）に示すように、高耐圧トランジスタ領域１００及びＭＯＮＯＳ領域１０１を覆うように第４のレジストパターン２７を形成する。第４のレジストパターン２７をマスクにして、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３をフッ酸によるウェットエッチングにて除去する。
【００４２】
次いで、図８（ａ）に示すように、第４のレジストパターン２７を剥離後、熱酸化法にて低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７１ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００４３】
その後の図８（ｂ）〜図８（ｄ）に示す工程は、図４（ａ）〜図４（ｃ）に示す工程と同様であるので説明を省略する。
【００４４】
以上、本発明の第２の実施形態によれば、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層をウェットエッチングで除去する際に、専用工程を設けて行っている。これにより、ドライエッチング時のプラズマダメージによって生じた第１のゲート絶縁膜５のダメージ層は取り除くことが可能となり、第１の実施の形態と同様の効果を得ることができる。
【００４５】
また、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層をウェットエッチングで除去する工程と、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３を除去する工程とを分けて処理を行っている。第１のゲート絶縁膜５のダメージ層と酸化シリコン膜３において除去する膜厚はそれぞれ異なる為、ウェットエッチング時の処理時間も異なる。つまり、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層を除去する工程と、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３を除去する工程とを分けることにより、それぞれの最適処理時間によって工程を行うことが可能となる。
【００４６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記第２の実施形態において図７（ｃ）に示す工程と図７（ｄ）に示す工程の順序を逆にしても良い。
【図面の簡単な説明】
【００４７】
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図８】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００４８】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、２ａ・・・オフセット膜、３，９・・・酸化シリコン膜、４，８・・・窒化シリコン膜、５・・・第１のゲート絶縁膜、６・・・第１のレジストパターン、７・・・トンネル酸化膜、１０・・・第２のレジストパターン、１２・・・第２のゲート絶縁膜、１３・・・第４のレジストパターン、１４・・・ゲート電極（ポリシリコン膜）、１５・・・サイドウォール、１６，１７・・・ＬＤＤ領域、１８，２１，２３・・・ソース・ドレイン領域、１９，２２，２４・・・Ｎ型ウェル領域、２０・・・Ｎ型オフセット領域、１００・・・高耐圧トランジスタ領域、１０１・・・ＭＯＮＯＳ領域、１０２・・・低耐圧トランジスタ領域、２６・・・第３のレジストパターン、２７・・・第４のレジストパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に係わり、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
従来、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する半導体装置がある。
【０００３】
この場合、高耐圧トランジスタ、低耐圧トランジスタ及びＭＯＮＯＳ型メモリトランジスタの混載プロセスにおける形成フローは、高耐圧トランジスタのゲート絶縁膜を形成後、ＭＯＮＯＳ型メモリトランジスタで必要とされるＮＯ膜（窒化膜、酸化膜）を全デバイス領域に堆積させた後、ＭＯＮＯＳ領域をレジストで覆い、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去している。
【０００４】
また、ＮＯ膜は、例えばトンネル酸化膜、窒化シリコン膜及び酸化シリコン膜の３層による積層構造であり、ＭＯＮＯＳ領域以外の領域においてＮＯ膜を除去する際にはフォトリソグラフィー法及びドライエッチング法が用いられる（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００５−１１６９７４号公報（００１８〜００６７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように従来の半導体装置の製造方法では、ＭＯＮＯＳ型メモリトランジスタ以外のトランジスタである高耐圧トランジスタのゲート絶縁膜上にＮＯ膜が形成された後に、ＮＯ膜をドライエッチングで除去している。この際に、高耐圧トランジスタのゲート絶縁膜へドライエッチングによるプラズマダメージが加わり、ゲート絶縁膜にはダメージ層が発生する。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が損なわれる。
【０００７】
本発明に係る態様は、プラズマダメージを受けたゲート絶縁膜のダメージ層を除去することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法である。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【０００９】
上記半導体装置の製造方法によれば、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去している。これにより、トランジスタ領域において、窒化シリコン膜を除去する際に、ドライエッチングのプラズマダメージによって生じるゲート絶縁膜のダメージ層を除去している。その結果、トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００１０】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【００１１】
上記半導体装置の製造方法によれば、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去している。これにより、前記低耐圧トランジスタ領域の前記トンネル酸化膜を除去する工程は、ゲート絶縁膜のダメージ層除去する工程と兼用することが可能である。その為、ゲート絶縁膜のダメージ層を除去する為の専用工程を設ける必要はない。
【００１２】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程とを分けている。これにより、それぞれの工程において、最適処理時間によって工程を行うことが可能となる。
【００１４】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をウェットエッチングにより除去する工程でもよい。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法において、前記ウェットエッチングは、フッ酸によるウェットエッチングであることが好ましい。
【発明を実施するための最良の形態】
【００１７】
以下、図を参照して本発明の実施形態について説明する。
図１〜図４の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。また、図１〜図４に示す半導体装置は、同一基板上に高耐圧（ＨＶ）トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧（ＬＶ）トランジスタ領域１０２を混載して有している。
【００１８】
まず、図１（ａ）に示すように、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２とオフセット膜２ａを形成する。次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、高耐圧トランジスタ領域１００にＮ型ウェル領域１９が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００１９】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入することにより、高耐圧トランジスタ領域１００にＮ型不純物層（図示せぬ）を形成する。その後、シリコン基板１に熱処理を施すことによって、高耐圧トランジスタ領域１００に形成されたＮ型不純物層（図示せぬ）が拡散し、Ｎ型オフセット領域２０が形成される。その後、シリコン基板１の全面上に熱酸化法にて酸化シリコン膜３を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には１０ｎｍの酸化膜が堆積していることとなる。
【００２０】
次いで、図１（ｂ）に示すように、酸化シリコン膜３上にＣＶＤ（Chemical Vapor Deposition）法にて窒化シリコン膜４を形成する。
【００２１】
その後、図１（ｃ）に示すように、高耐圧トランジスタ領域１００に形成された窒化シリコン膜４が露出するようにレジストパターン（図示せぬ）を形成する。このレジストパターン（図示せぬ）をマスクにして高耐圧トランジスタ領域１００に形成された窒化シリコン膜４をエッチングにて除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７ｎｍの酸化膜が形成されていることとなる。その後、レジストパターン（図示せぬ）を除去し、窒化シリコン膜４をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域１００の酸化シリコン膜３を除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上に形成している酸化膜は除去される。
【００２２】
次いで、図１（ｄ）に示すように、高耐圧トランジスタ領域１００に、選択熱酸化法にて第１のゲート絶縁膜５を形成する。この際に、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３及び窒化シリコン膜４は、選択熱酸化用のマスクとして用いられる。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には８０ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００２３】
次いで、図２（ａ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、酸化シリコン膜３上に形成されている窒化シリコン膜４を除去する。この際に、窒化シリコン膜４は、フッ酸及び熱燐酸を用いたウェットエッチングにより除去される。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７５ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００２４】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。これにより、ＭＯＮＯＳ領域１０１にＮ型ウェル領域２２が形成されるとともに、低耐圧トランジスタ領域１０２にＮ型ウェル領域２４が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００２５】
次いで、図２（ｂ）に示すように、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２を覆うように第１のレジストパターン６を形成する。次いで、第１のレジストパターン６をマスクにしてＭＯＮＯＳ領域１０１の酸化シリコン膜３をフッ酸にて除去する。その後、第１のレジストパターン６を剥離する。
【００２６】
次いで、図２（ｃ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面に、熱酸化法にてトンネル酸化膜７を膜厚３．８ｎｍまで形成する。また、熱酸化法にて形成されるトンネル酸化膜７は、酸化シリコン膜３及び第１のゲート絶縁膜５と膜質が同じである為、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２においては、参照符号７を付していない。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７６ｎｍの第１のゲート絶縁膜５が形成されていることとなる。次いで、トンネル酸化膜７上にＣＶＤ法にて窒化シリコン膜８を膜厚４．５ｎｍ形成し、窒化シリコン膜８上に酸化シリコン膜９を膜厚８．５ｎｍ形成し、それぞれの膜を積層して形成する。
【００２７】
次いで、図２（ｄ）に示すように、ＭＯＮＯＳ領域１０１を覆うように第２のレジストパターン１０を形成する。
【００２８】
次いで、図３（ａ）に示すように、第２のレジストパターン１０をマスクにして、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の露出している酸化シリコン膜９をドライエッチングにて除去する。
【００２９】
次いで、図３（ｂ）に示すように、酸化シリコン膜９の除去後に、第２のレジストパターン１０をマスクにして、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２の露出している窒化シリコン膜８をドライエッチングにて除去する。この際に、ドライエッチング条件は、窒化シリコン膜と酸化シリコン膜との選択比が高い条件を採用しているが、基板全体におけるエッチング速度を考慮してエッチング時間を決定している。その為、高耐圧トランジスタ領域１００及び低耐圧トランジスタ領域１０２において、窒化シリコン膜８下のゲート絶縁膜５及び酸化シリコン膜３が若干膜減りする。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７３ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００３０】
次いで、図３（ｃ）に示すように、第２のレジストパターン１０をマスクにして、高耐圧トランジスタ領域１００に形成されている第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去するとともに、低耐圧トランジスタ領域１０２及び高耐圧トランジスタ領域１００に形成されている酸化シリコン膜３をフッ酸によるウェットエッチングにて除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には６３ｎｍの第１のゲート絶縁膜５が堆積していることとなる。
【００３１】
次いで、図３（ｄ）に示すように、第２のレジストパターン１０を剥離後、熱酸化法にて低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７１ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００３２】
次いで、図４（ａ）に示すように、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を含む基板全面上にＣＶＤ法にてポリシリコン膜１４を成膜する。その後、ポリシリコン膜１４上に第４のレジストパターン１３を形成する。
【００３３】
次いで、図４（ｂ）に示すように、第４のレジストパターン１３をマスクにしてドライエッチングにてポリシリコン膜１４を加工することによって、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２においてそれぞれゲート電極１４が形成される。
【００３４】
次いで、図４（ｃ）に示すように、第４のレジストパターン１３を剥離後、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に低濃度不純物層によるＬＤＤ（Lightly Doped Drain）領域１６、１７を形成する。次いで、ゲート電極１４の側壁にサイドウォール１５を形成する。その後、高耐圧トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２において、シリコン基板１に不純物層によるソース・ドレイン領域の拡散層１８、２１、２３を形成する。また、高耐圧トランジスタ領域１００に形成されている酸化シリコン膜１２は、トランジスタ形成プロセス中に除去される。
【００３５】
以上、本発明の第１の実施形態によれば、高耐圧トランジスタ領域１００に形成されている第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去している。これにより、酸化シリコン膜９及び窒化シリコン膜８を除去する際に、ドライエッチングのプラズマダメージによって生じる第１のゲート絶縁膜５のダメージ層を除去している。その為、高耐圧トランジスタ領域１００において、ドライエッチング時のプラズマダメージによって生じた第１のゲート絶縁膜５のダメージ層は取り除くことが可能となる。その結果、高耐圧トランジスタにおけるゲート絶縁膜の信頼性が向上する。
【００３６】
また、第１のゲート絶縁膜５はダメージ層の除去を考慮して第１のゲート絶縁膜５形成時に、膜厚を厚く形成することにより、第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去した場合において第１のゲート絶縁膜５の膜減りによる信頼性が低下することはなくなる。
【００３７】
また、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層をウェットエッチングで除去するとともに、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３を除去している。つまり、酸化シリコン膜３の除去工程は第１のゲート絶縁膜５のダメージ層除去を兼用することが可能である。その為、第１のゲート絶縁膜５のダメージ層を除去する専用工程を設ける必要はない。
【００３８】
次に、図を参照して本発明の第２の実施形態について説明する。
図５〜図８の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。また、図５〜図８に示す半導体装置は、同一基板上に高耐圧（ＨＶ）トランジスタ領域１００、ＭＯＮＯＳ領域１０１及び低耐圧（ＬＶ）トランジスタ領域１０２を混載して有している。
【００３９】
図５（ａ）〜図７（ｂ）までの工程は、図１（ａ）〜図３（ｂ）までの工程と同様であるので説明を省略する。
【００４０】
次いで、図７（ｃ）に示すように、ＭＯＮＯＳ領域１０１及び低耐圧トランジスタ領域１０２を覆うように第３のレジストパターン２６を形成する。第３のレジストパターン２６をマスクにして、高耐圧トランジスタ領域１００に形成されている第１のゲート絶縁膜５の上層部分をフッ酸によるウェットエッチングにて除去する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には６３ｎｍの第１のゲート絶縁膜５が堆積していることとなる。その後、第３のレジストパターン２６を剥離する。
【００４１】
次いで、図７（ｄ）に示すように、高耐圧トランジスタ領域１００及びＭＯＮＯＳ領域１０１を覆うように第４のレジストパターン２７を形成する。第４のレジストパターン２７をマスクにして、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３をフッ酸によるウェットエッチングにて除去する。
【００４２】
次いで、図８（ａ）に示すように、第４のレジストパターン２７を剥離後、熱酸化法にて低耐圧トランジスタ領域１０２の第２のゲート絶縁膜１２を形成する。これにより、高耐圧トランジスタ領域１００のシリコン基板１上には７１ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００４３】
その後の図８（ｂ）〜図８（ｄ）に示す工程は、図４（ａ）〜図４（ｃ）に示す工程と同様であるので説明を省略する。
【００４４】
以上、本発明の第２の実施形態によれば、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層をウェットエッチングで除去する際に、専用工程を設けて行っている。これにより、ドライエッチング時のプラズマダメージによって生じた第１のゲート絶縁膜５のダメージ層は取り除くことが可能となり、第１の実施の形態と同様の効果を得ることができる。
【００４５】
また、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層をウェットエッチングで除去する工程と、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３を除去する工程とを分けて処理を行っている。第１のゲート絶縁膜５のダメージ層と酸化シリコン膜３において除去する膜厚はそれぞれ異なる為、ウェットエッチング時の処理時間も異なる。つまり、高耐圧トランジスタ領域１００において第１のゲート絶縁膜５のダメージ層を除去する工程と、低耐圧トランジスタ領域１０２に形成されている酸化シリコン膜３を除去する工程とを分けることにより、それぞれの最適処理時間によって工程を行うことが可能となる。
【００４６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記第２の実施形態において図７（ｃ）に示す工程と図７（ｄ）に示す工程の順序を逆にしても良い。
【図面の簡単な説明】
【００４７】
【図１】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図８】（ａ）、（ｂ）、（ｃ）及び（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００４８】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、２ａ・・・オフセット膜、３，９・・・酸化シリコン膜、４，８・・・窒化シリコン膜、５・・・第１のゲート絶縁膜、６・・・第１のレジストパターン、７・・・トンネル酸化膜、１０・・・第２のレジストパターン、１２・・・第２のゲート絶縁膜、１３・・・第４のレジストパターン、１４・・・ゲート電極（ポリシリコン膜）、１５・・・サイドウォール、１６，１７・・・ＬＤＤ領域、１８，２１，２３・・・ソース・ドレイン領域、１９，２２，２４・・・Ｎ型ウェル領域、２０・・・Ｎ型オフセット領域、１００・・・高耐圧トランジスタ領域、１０１・・・ＭＯＮＯＳ領域、１０２・・・低耐圧トランジスタ領域、２６・・・第３のレジストパターン、２７・・・第４のレジストパターン
【特許請求の範囲】
【請求項１】
ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をウェットエッチングにより除去する工程であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項において、前記ウェットエッチングは、フッ酸によるウェットエッチングであることを特徴とする半導体装置の製造方法。
【請求項１】
ＭＯＮＯＳ型メモリトランジスタ領域及びトランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記ＭＯＮＯＳ型メモリトランジスタ領域の前記トンネル酸化膜上及び前記トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記トランジスタ領域の前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上にマスク膜を形成し、前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記マスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分及び前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
ＭＯＮＯＳ型メモリトランジスタ領域、高耐圧トランジスタ領域及び低耐圧トランジスタ領域を同一の半導体基板に有する半導体装置の製造方法において、
前記高耐圧トランジスタ領域の前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記半導体基板上及び前記低耐圧トランジスタ領域の前記半導体基板上にトンネル酸化膜を形成し、前記トンネル酸化膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に窒化シリコン膜を形成し、前記窒化シリコン膜上に酸化シリコン膜を形成する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上に第１のマスク膜を形成し、前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記酸化シリコン膜を除去する工程と、
前記第１のマスク膜をマスクとして前記高耐圧トランジスタ領域及び前記低耐圧トランジスタのそれぞれの前記窒化シリコン膜をドライエッチングにて除去する工程と、
前記第１のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記高耐圧トランジスタ領域の前記ゲート絶縁膜上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとして前記低耐圧トランジスタ領域の前記トンネル酸化膜をウェットエッチングにより除去する工程と、
前記第２のマスク膜を除去する工程と、
前記ＭＯＮＯＳ型メモリトランジスタ領域の前記酸化シリコン膜上及び前記低耐圧トランジスタ領域の前記トンネル酸化膜上に第３のマスク膜を形成し、前記第３のマスク膜をマスクとして前記高耐圧トランジスタ領域の前記ゲート絶縁膜の上層部分をウェットエッチングにより除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項において、前記酸化シリコン膜を除去する工程は、前記酸化シリコン膜をウェットエッチングにより除去する工程であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項において、前記ウェットエッチングは、フッ酸によるウェットエッチングであることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１０９０４８（Ｐ２０１０−１０９０４８Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２７８０６２（Ｐ２００８−２７８０６２）
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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