【課題】記憶部と論理部とを有する半導体記憶装置において、電気的特性のばらつき及び信頼性の低下を回避できるようにする。
【解決手段】半導体記憶装置の製造方法は、記憶部３００及び論理部３０１を有する基板１０１の上に、記憶部ゲート絶縁膜１０２及び第１の導電膜１４１を形成する工程よりも後に、第１の導電膜１４１及び記憶部ゲート絶縁膜１０２における論理部３０１の上に形成された部分を除去する。論理部ゲート絶縁膜１１１及び第２の導電膜１４７を形成する工程よりも後に記憶部３００において第１の導電膜１４１を露出する。 （もっと読む）

【課題】強誘電体膜の表面に現れた窪みを、強誘電体材料で効率的に埋め込むことが可能な強誘電体キャパシタの製造方法を提供する。
【解決手段】基板１０の上に第１導電膜１１を形成する。第１導電膜１１の上に、表面に複数の凹部１５が形成された第１強誘電体膜１２を形成する。第１強誘電体膜１２の表面の凹部１５を埋め込むように、第１強誘電体膜１２の上に、原子層堆積法により第２強誘電体膜１３を形成する。第２強誘電体膜１３の上に、第２導電膜１７を形成する。 （もっと読む）

【課題】キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法を提供する。
【解決手段】ＥＥＰＲＯＭメモリセル５０は、シリコン基板１のメモリセル領域に設けられたＮ^-層２１ａと、トンネル絶縁膜１３ａと、浮遊ゲート電極１５ａと、電極間絶縁膜
１７ａと、制御ゲート電極１９ａと、を有する。また、キャパシタ６０は、シリコン基板１のキャパシタ領域に設けられた下部電極層２４ａと、第１の誘電体膜１３ｃと、共通電極１５ｃと、第２の誘電体膜１７ｃと、上部電極１９ｃと、を有する。下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されると共に、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されており、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続されている。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する半導体装置に関し、隣接メモリセル間やメモリセルとビット線との間における短絡不良を防止しうる半導体装置及びその製造方法を提供する。
【解決手段】トンネルゲート絶縁膜２２上に、第１の幅を有する導電膜２４、ＯＮＯ膜２８、コントロールゲート４０を形成する。コントロールゲート４０をマスクとして導電膜２４をエッチングしてフローティングゲート２６を形成した後、層間絶縁膜８０を形成し、第１の方向の幅が第１の幅よりも広いコンタクトホール８４を形成する。その後、コンタクトホール８４の内壁に、サイドウォールスペーサ８８を形成する。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】歩留まりと信頼性を高めるフラッシュメモリセルを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１に素子分離絶縁膜６を形成する工程と、シリコン基板１の表面にトンネル絶縁膜を形成する工程と、素子分離絶縁膜６とトンネル絶縁膜の上に第１導電膜を形成する工程と、第１導電膜をパターニングして導電パターン１３ａにする工程と、導電パターン１３ａの表層部分をスパッタエッチングする工程と、導電パターン１３ａと素子分離絶縁膜６の上に中間絶縁膜１６を形成する工程と、中間絶縁膜１６の上に第２導電膜１７を形成する工程と、導電パターン１３ａ、中間絶縁膜１６、及び第２導電膜１７をパターニングすることによりフラッシュメモリセルFLを形成する工程とを有する。 （もっと読む）

【課題】ＭＯＮＯＳ型半導体記憶装置の電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１に形成され、それぞれ行方向に延伸する複数のビット線拡散層１０４と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０４同士の間に形成され、それぞれが電荷トラップ膜１０２ｂを含む複数のＯＮＯ膜１０２と、複数のビット線拡散層１０４の上にそれぞれ形成された複数のビット線絶縁膜１０５と、半導体基板１０１の上にそれぞれ複数のＯＮＯ膜１０２及び複数のビット線絶縁膜１０５を覆うように形成され、各ビット線拡散層１０４と交差して列方向に延伸する複数のワード線１０６とを有している。ビット線絶縁膜１０５の膜厚はＯＮＯ膜１０２の膜厚よりも小さく、且つビット線絶縁膜１０５の上面はＯＮＯ膜１０２の上面と平行である。 （もっと読む）

【課題】ドレイン層とドレイン電極の間の絶縁膜を絶縁破壊することによりデータを記憶させるようにした不揮発性半導体記憶装置において、絶縁膜の破壊電圧を下げる。
【解決手段】ドレイン電極１８は三角形状の先端角部１８Ｐを有しており、この先端角部１８Ｐは、ドレイン層１１Ｄの端部とゲート絶縁膜１３を介して重畳している。ドレイン電極１８に破壊電圧を印加すると、ドレイン電極１８の先端角部１８Ｐに電界集中が起こることにより、低い電圧でゲート絶縁膜１３の絶縁破壊が生じ、ドレイン電極１８とドレイン層１１Ｄが短絡される。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】同一の素子領域に、第１のゲート絶縁膜を備える第１のＭＩＳ型トランジスタと、第２のゲート絶縁膜を備える第２のＭＩＳ型トランジスタとを設ける半導体装置では、素子領域の周囲を取り囲む素子分離膜の傾斜部の膜減りにより、第１のＭＩＳ型トランジスタ、および第２のＭＩＳ型トランジスタのリーク電流の発生を防止できなかった。
【解決手段】本発明の半導体装置は、素子分離膜の傾斜部の上部に、第１のゲート絶縁膜、第２のゲート絶縁膜、あるいはそれらの絶縁膜とは膜厚が異なる上部絶縁膜を設ける構造とする。このような構造とすることで、素子分離膜の傾斜部が膜減りすることがなく、リーク電流の発生を防止することが可能となる。 （もっと読む）

【課題】 深さの異なる複数のコンタクトホールを有する構造であって、簡易な製造工程の下、基板に対するエッチングダメージを招来せず製造することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１上の一部領域にフィールド酸化膜２を形成し、その後にフィールド酸化膜２の一部領域をエッチング処理して凹部構造３２を形成し、その後に、少なくとも凹部構造３２の底面を覆うように、フィールド酸化膜２の上層に下部電極７、酸化膜８、上部電極９を形成し、ソース・ドレイン拡散領域６を形成し、その後に全面に層間絶縁膜１０を堆積する。そして、拡散領域６の上面が露出するように拡散領域６の上方領域に係る層間絶縁膜１０をエッチングして第１コンタクトホール１１ａを形成すると共に、上部電極９の上面が露出するように凹部構造３２の上方領域に係る層間絶縁膜１０をエッチングすることで第２コンタクトホール１１ｃを形成する。 （もっと読む）

【課題】電荷蓄積層とワードラインとが直接接することを抑制し、かつ電荷蓄積層下のバーズビークを抑制する半導体装置製造方法の提供。
【解決手段】半導体基板１０上にゲート電極１４を形成する工程と、ゲート電極１４を覆うように、トンネル絶縁膜１６、絶縁体からなる電荷蓄積層１８、ダミー絶縁膜を順に形成した積層膜を形成する工程と、積層膜をエッチバックし、ゲート電極１４の側面に積層膜からなる側壁３２を形成する工程と、ゲート電極１４および側壁３２をマスクに半導体基板１０内に拡散領域２６を形成する工程と、側壁３２のうちダミー絶縁膜を除去する工程と、側壁３２、ゲート電極１４および拡散領域２６上にトップ絶縁膜３０を形成する工程と、トップ絶縁膜３０上に導電層３４を形成する工程と、導電層３４を、ゲート電極１４が露出するまで研磨する工程と、ゲート電極１４および導電層３４上にワードライン３６を形成する工程と、を有する。 （もっと読む）

【課題】ＳＯＮＯＳメモリの記憶密度を増大させる方法を提供する。
【解決手段】ｆｉｎＦＥＴＳＯＮＯＳメモリセルを採用し、第１のＳＯＮＯＳメモリセル１３６ａ、および、第２のＳＯＮＯＳメモリセル１３６ｂを備える。第２のメモリセル１３６ｂは、第１のメモリセル１３６ａ上に積み重ねる。 （もっと読む）

【課題】フロントゲートとは独立に制御可能なバックゲートを有するＦＥＴをメモリセルとして備え、かつコストの低廉な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、絶縁膜２０と、絶縁膜の上方に設けられたＦｉｎ型半導体１６、１８と、Ｆｉｎ型半導体内を貫通する貫通口４０の内壁に設けられた第１のゲート絶縁膜５０と、貫通口内を貫通し、第１のゲート絶縁膜によってＦｉｎ型半導体から絶縁された第１のゲート電極ＢＧと、第１のゲート電極上にあるＦｉｎ型半導体の側面上および上面上に形成された第２のゲート絶縁膜６０と、Ｆｉｎ型半導体の側面上および上面上に第２のゲート絶縁膜を介して設けられた第２のゲート電極ＦＧとを備えている。 （もっと読む）

【課題】高耐圧トランジスタやメモリ素子を混載した微細化構造の半導体装置では、選択酸化法による素子分離膜を採用した際に、素子分離絶縁膜の膜減りによるトランジスタのリーク防止用保護膜を形成すると、半導体表面の凹凸によりゲート寸法制御性が著しく低下するという問題があった。
【解決手段】ゲート電極と、素子分離膜と素子領域との境界領域とが平面的に重なる部分に保護膜を設ける。この保護膜は、製造工程途中で素子分離膜の膜減りを保護することができる。また、素子分離膜を所定の厚さにエッチングすることにより、半導体基板上部を平坦化する。この構成によって、ゲート電極下のリークを防止しつつ、平坦化効果によりゲート寸法制御性が向上する。 （もっと読む）

【課題】トランジスタのwellコンタクトをとりやすい半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、絶縁層２０上に第１の領域及び第２の領域を有するシリコン層３０を形成する工程と、シリコン層３０の第１の領域に不純物をドープする工程と、不純物をドープした後シリコン層３０の表面に熱酸化膜１６を形成する工程と、熱酸化膜１６を除去する工程と、第１の領域において第１のフィールド酸化膜４１を絶縁層２０に接するように形成する工程と、第２の領域において第２のフィールド酸化膜４２をシリコン層３０を介して絶縁層２０上に形成する工程と、第１の領域におけるシリコン層３０に、完全空乏型のトランジスタを形成する工程と、第２の領域におけるシリコン層３０に、部分空乏型のトランジスタを形成する工程とを有する。 （もっと読む）

【課題】歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置の製造方法を提供する。
【解決手段】下地絶縁膜３７の上に、第１導電膜４１、強誘電体膜４２、及び第２導電膜４３を順に形成する工程と、第２導電膜４３をパターニングして上部電極４３ａにする工程と、強誘電体膜４２の上にレジストパターンを形成する工程と、レジストパターンをマスクにしながら、ハロゲンガスを含むエッチングガスを用いて強誘電体膜４２をエッチングすることにより、キャパシタ誘電体膜４２ａを形成する工程と、レジストパターンを除去する工程と、キャパシタ誘電体膜４２ａの側面を水洗する工程と、第１導電膜４１をパターニングして下部電極にし、該下部電極、キャパシタ誘電体膜４２ａ、及び上部電極４３ａでキャパシタQを構成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】素子分離膜に対するフローティングゲートの位置ずれを小さくすることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１を熱酸化することにより、不揮発メモリのトンネル酸化膜１１ａを形成する工程と、トンネル酸化膜１１ａ上に導電パターン１２ａを形成する工程と、導電パターン１２ａの表面上及び側面上に保護膜を形成する工程と、前記保護膜及び導電パターン１２ａをマスクとして半導体基板１を熱酸化することにより、半導体基板１に素子分離膜２を形成する工程と、前記保護膜を除去する工程と、導電パターン１２ａを選択的に除去することにより、不揮発メモリのフローティングゲートを形成する工程とを具備する。 （もっと読む）

【課題】トラップ膜を有するメモリセルのデータ保持特性の劣化を防止し、信頼性が高いＭＯＮＯＳ型不揮発性半導体装置及びその製造方法を提供する。
【解決手段】ｐ型の半導体基板１０１の上に、電荷を蓄積するＯＮＯ膜１０２を有し、ＯＮＯ膜１０２の上に多結晶シリコンからなる複数のワードライン１０３を有し、ワードライン１０３の表面、ワードライン１０３の側面、およびＯＮＯ膜１０２の表面上に、有機原料を用いた減圧ＣＶＤ法による、膜厚が約３０ｎｍ、水素結合量が約５×１０^２２個／ｃｍ^３、水素含有量が約５×１０^２２ａｔｏｍｓ／ｃｍ^３、炭素含有量が約５×１０^２１ａｔｏｍｓ／ｃｍ^３のシリコン窒化膜１０４を有する。これにより、トラップ膜へのチャージングを無くすと共に、ゲート電極間の酸化絶縁膜中の固定電荷を制御することで、メモリセルのデータ保持特性の劣化を防止することができる。 （もっと読む）

【課題】書き込み特性や読み込み特性に優れ、かつ製造が容易な不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】ほぼ平行に形成された複数のソース／ドレイン領域１１、及び、前記複数のソース／ドレイン領域１１の間に凹部１２が形成された半導体基板１と、前記半導体基板１の前記凹部１２に形成される電荷蓄積ゲート３と、前記複数のソース／ドレイン領域１１に交差し、かつ、前記蓄積ゲート３上に絶縁層を介して配置される複数の導電ゲート６と、を有する不揮発性半導体記憶装置とする。 （もっと読む）