半導体装置及びその製造方法
【課題】キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法を提供する。
【解決手段】ＥＥＰＲＯＭメモリセル５０は、シリコン基板１のメモリセル領域に設けられたＮ-層２１ａと、トンネル絶縁膜１３ａと、浮遊ゲート電極１５ａと、電極間絶縁膜
１７ａと、制御ゲート電極１９ａと、を有する。また、キャパシタ６０は、シリコン基板１のキャパシタ領域に設けられた下部電極層２４ａと、第１の誘電体膜１３ｃと、共通電極１５ｃと、第２の誘電体膜１７ｃと、上部電極１９ｃと、を有する。下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されると共に、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されており、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続されている。
【解決手段】ＥＥＰＲＯＭメモリセル５０は、シリコン基板１のメモリセル領域に設けられたＮ-層２１ａと、トンネル絶縁膜１３ａと、浮遊ゲート電極１５ａと、電極間絶縁膜
１７ａと、制御ゲート電極１９ａと、を有する。また、キャパシタ６０は、シリコン基板１のキャパシタ領域に設けられた下部電極層２４ａと、第１の誘電体膜１３ｃと、共通電極１５ｃと、第２の誘電体膜１７ｃと、上部電極１９ｃと、を有する。下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されると共に、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されており、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、この特許文献１の図８（ａ）には、半導体基板上に形成されたＬＯＣＯＳ膜上において、第１ポリシリコン膜からなる下層電極と、ＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタ（以下、従来例１ともいう。）が開示されている。ここで、ＯＮＯ膜とは、シリコン窒化膜（Ｓｉ3Ｎ4膜）を上下２層のシリコン酸化膜（ＳｉＯ2膜）で挟んだ３層構造の積層膜のことである。
【０００３】
また、この特許文献１の図８（ｂ）には、半導体基板に形成された不純物拡散領域をキャパシタの下層電極とし、この上にＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタ（以下、従来例２ともいう。）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１７４２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の従来例１、２によれば、キャパシタの誘電体層はＳｉＯ2膜ではなく、ＯＮＯ膜である。キャパシタの誘電体層として一般的に用いられるＳｉＯ2膜の誘電率が３．９であるのに対し、Ｓｉ3Ｎ4膜は誘電率は７．５であるため、従来例１、２は高容量を達成することができる。
しかしながら、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とキャパシタとを同一基板に備える半導体装置において、基板上でキャパシタが占める面積（即ち、キャパシタの面積）は依然として大きく、また、キャパシタの容量値も十分に高いとはいえない場合があった。このように、キャパシタの面積と容量値とに関して、さらなる改善の余地があった。
そこで、この発明は、このような事情に鑑みてなされたものであって、キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一態様に係る半導体装置は、不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置であって、前記不揮発性メモリは、前記半導体基板の第１の領域に設けられた導電層と、前記導電層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極と、を有し、前記キャパシタは、前記半導体基板の第２の領域に設けられた下部電極層と、前記下部電極層上に設けられた第１の誘電体膜と、前記第１の誘電体膜上に設けられた共通電極と、前記共通電極上に設けられた第２の誘電体膜と、前記第２の誘電体膜上に設けられた上部電極と、を有し、前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、が並列に接続されていることを特徴とする。
【０００７】
このような構成であれば、キャパシタは、半導体基板上に第１のキャパシタと第２のキャパシタとが積層されると共に、これらが並列に接続された３層電極構造となる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。また、「第１の領域」としては例えば後述するメモリセル領域が該当し、「第２の領域」としては例えば後述するキャパシタ領域が該当する。さらに、「不揮発性メモリ」としては例えば後述するＥＥＰＲＯＭメモリセル５０が該当し、「導電層」としては例えば後述する低濃度不純物拡散層（Ｎ-層又はＰ-層）２１ａが該当する。
【０００８】
また、上記の半導体装置において、前記導電層と前記下部電極層はそれぞれ同時に生成された同一導電型の不純物拡散層であり、前記トンネル絶縁膜と前記第１の誘電体膜はそれぞれ同時に生成された熱酸化膜であり、前記浮遊ゲート電極と前記共通電極はそれぞれ同時に生成された第１のポリシリコン膜であり、前記絶縁膜と前記第２の誘電体膜はそれぞれ同時に生成されたＯＮＯ膜であり、前記制御ゲート電極と前記上部電極はそれぞれ同時に生成された第２のポリシリコン膜であることを特徴としてもよい。ここで、「熱酸化膜」とは、半導体を熱酸化することにより形成される絶縁膜のことである。例えば、半導体がシリコン（Ｓｉ）の場合、熱酸化膜はシリコン酸化膜（ＳｉＯ2）である。また、「ＯＮＯ膜」とは、シリコン窒化膜（Ｓｉ3Ｎ4膜）を上下２層のシリコン酸化膜（ＳｉＯ2膜）で挟んだ３層構造の積層膜のことである。
【０００９】
このような構成であれば、キャパシタを構成する全ての膜（層）を、不揮発性メモリを構成する各膜（層）と同じプロセスで、同じタイミングで形成することができる。キャパシタを形成するに際し、不揮発性メモリの製造プロセスを兼用することができ、キャパシタを形成するための専用工程を追加する必要はないため、半導体装置の製造コストの低減に寄与することができる。
【００１０】
本発明の別の態様に係る半導体装置は、不揮発性メモリとキャパシタと同一の半導体基板に備える半導体装置の製造方法であって、前記半導体基板に不純物を導入して、前記半導体基板の第１の領域に導電層を形成すると共に、前記半導体基板の第２の領域に下部電極層を形成する工程と、前記半導体基板に熱酸化を施して、前記導電層上にトンネル絶縁膜を形成すると共に、前記下部電極層上に第１の誘電体膜を形成する工程と、前記トンネル絶縁膜と前記第１の誘電体膜とを覆うように第１のポリシリコン膜を形成し、前記第１のポリシリコン膜をパターニングして、前記トンネル絶縁膜上に浮遊ゲート電極を形成すると共に、前記第１の誘電体膜上に共通電極を形成する工程と、前記浮遊ゲート電極と前記共通電極とを覆うようにＯＮＯ膜を形成し、前記ＯＮＯ膜をパターニングして、前記浮遊ゲート電極上に電極間絶縁膜を形成すると共に、前記共通電極上に第２の誘電体膜を形成する工程と、前記電極間絶縁膜と前記第２の誘電体膜とを覆うように第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をパターニングして、前記電極間絶縁膜上に制御ゲート電極を形成すると共に、前記第２の誘電体膜上に上部電極を形成する工程と、前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、を並列に接続する工程と、を含むことを特徴とする。
【００１１】
このような方法であれば、半導体基板上に第１のキャパシタと第２のキャパシタとが積層されると共に、これらが並列に接続された３層電極構造のキャパシタを形成することができる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。
また、キャパシタを構成する全ての膜（層）を、不揮発性メモリを構成する各膜（層）と同じプロセスで、同じタイミングで形成することができる。つまり、キャパシタを形成するに際し、不揮発性メモリの製造プロセスを兼用することができる。工程の追加は必要ないため、半導体装置の製造コストの低減に寄与することができる。
【発明の効果】
【００１２】
本発明によれば、半導体基板上に第１のキャパシタと第２のキャパシタとが積層されると共に、これらが並列に接続された３層電極構造のキャパシタを構成することができる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る半導体装置１００の構成例を示す図。
【図２】第１実施形態に係るキャパシタ６０の構成例を示す図。
【図３】半導体装置１００の製造方法の一例を示す図（その１）。
【図４】半導体装置１００の製造方法の一例を示す図（その２）。
【図５】半導体装置１００の製造方法の一例を示す図（その３）。
【図６】第２実施形態に係るキャパシタ６０´の構成例を示す図。
【図７】３実施形態に係る半導体装置１００´の構成例を示す図。
【図８】従来例及び参考例と、本発明とを比較した図。
【発明を実施するための形態】
【００１４】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、シリコン基板１のメモリセル領域にＥＥＰＲＯＭメモリセル５０を備えると共に、シリコン基板１のキャパシタ領域に３層電極構造のキャパシタ６０を備えるものである。ここで、シリコン基板１は例えば単結晶のＰ型シリコン基板（即ち、Ｐｓｕｂ）である。このシリコン基板１には例えばＰ型ウェル領域（即ち、Ｐｗｅｌｌ）２が形成されている。また、メモリセル領域とキャパシタ領域は、例えば、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）膜３によって電気的に分離されている。
【００１５】
ＥＥＰＲＯＭメモリセル５０は、例えば、Ｎ型のソース領域を共有するメモリトランジスタ３０と選択トランジスタ４０とを有する。メモリトランジスタ３０は、例えば、シリコン基板１のメモリセル領域上に設けられたゲート絶縁膜１１と、このゲート絶縁膜１１上に設けられた浮遊ゲート電極１５ａと、この浮遊ゲート電極１５ａ上に設けられた電極間絶縁膜１７ａと、この電極間絶縁膜１７ａ上に設けられた制御ゲート電極１９ａと、Ｎ型のソース領域２１及びドレイン領域２２と、を有する。
【００１６】
ここで、ゲート絶縁膜１１は、例えばシリコン基板１を熱酸化することにより形成されたシリコン酸化膜からなる。また、浮遊ゲート電極１５ａは、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜された第１の導電性ポリシリコン膜からなる。さらに、電極間絶縁膜１７ａは、例えば熱酸化と窒化処理とを組み合わせて成膜されたＯＮＯ膜からなる。また、制御ゲート電極１９ａは、例えばＣＶＤ法により成膜された第２の導電性ポリシリコン膜からなる。さらに、ソース領域２１は、低濃度不純物拡散層（Ｎ-層）２１ａと高濃度不純物拡散層（Ｎ+層）２１ｂとで構成されている。ドレイン領域２２も、低濃度不純物拡散層（Ｎ-層）２２ａと高濃度不純物拡散層（Ｎ+層）２２ｂとで構成されている。
【００１７】
図１に示すように、このメモリトランジスタ３０において、ゲート絶縁膜１１は、ソース領域２１のＮ-層２１ａ上からドレイン領域２２のＮ-層２２ａ上にかけて設けられており、膜厚の異なる２種類の膜で構成されている。即ち、ゲート絶縁膜１１は、ゲート絶縁膜１２ａと、このゲート絶縁膜１２ａよりも膜厚の薄いトンネル絶縁膜１３ａとで構成されている。トンネル絶縁膜１３ａは、ソース領域２１のＮ-層２１ａ上に設けられている。
【００１８】
選択トランジスタ４０は、例えば、シリコン基板１上に設けられたゲート絶縁膜１２ｂと、このゲート絶縁膜１２ｂ上に設けられたゲート電極１９ｂと、Ｎ型のソース領域２１及びドレイン領域２３と、を有する。ここで、ゲート絶縁膜１２ｂは、例えばシリコン基板１を熱酸化することにより形成されたシリコン酸化膜からなる。また、ゲート電極１９ｂは、例えばＣＶＤ法により成膜された第２の導電性ポリシリコン膜からなる。さらに、ソース領域２１はメモリトランジスタ３０と共通である。ドレイン領域２３は、低濃度不純物拡散層（Ｎ-層）２３ａと高濃度不純物拡散層（Ｎ+層）２３ｂとで構成されている。
【００１９】
一方、３層電極構造のキャパシタ６０は、シリコン基板１のキャパシタ領域に形成された下部電極層２４ａと、この下部電極層２４ａ上に設けられた第１の誘電体膜１３ｃと、この第１の誘電体膜１３ｃ上に設けられた共通電極１５ｃと、この共通電極１５ｃ上に設けられた第２の誘電体膜１７ｃと、この第２の誘電体膜１７ｃ上に設けられた上部電極１９ｃとを有する。ここで、下部電極層２４ａは、例えばＮ型の低濃度不純物拡散層（Ｎ-層）からなる。この下部電極層２４ａの両側の表面には、例えばＮ型の高濃度不純物拡散層（Ｎ+層）２４ｂが設けられている。
【００２０】
また、第１の誘電体膜１３ｃは、例えばシリコン基板１を熱酸化することにより形成されたシリコン酸化膜からなる。さらに、共通電極１５ｃは、例えばＣＶＤ法により成膜された第１の導電性ポリシリコンからなる。また、第２の誘電体膜１７ｃは、例えば熱酸化と窒化処理とを組み合わせて成膜されたＯＮＯ膜からなる。さらに、上部電極１９ｃは、例えばＣＶＤ法により成膜された第２の導電性ポリシリコンからなる。
【００２１】
ところで、このキャパシタ６０は、下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されている。また、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されている。そして、これら第１のキャパシタ６１と第２のキャパシタ６２は、配線を介して並列に接続されている。
【００２２】
図２（ａ）及び（ｂ）は、本発明の第１実施形態に係るキャパシタ６０の構成例を示す平面図と、回路記号である。なお、図１に示したキャパシタ６０の断面は、図２（ａ）をＸ２−Ｘ´２で切断した断面に対応している。
図２（ａ）に示すように、下部電極層２４ａは、その外周の側に複数のコンタクト領域Ｃ１ を有する。これら複数のコンタクト領域Ｃ１は、共通電極１５ｃ及び上部電極１９ｃの直下から外れた位置にそれぞれ設けられている。また、共通電極１５ｃも、その外周の側に複数のコンタクト領域Ｃ２ を有する。これら複数のコンタクト領域Ｃ２は、上部電極１９ｃの直下から外れた位置にそれぞれ設けられている。さらに、上部電極１９ｃも、その外周の側に複数のコンタクト領域Ｃ３を有する。
【００２３】
ここで、下部電極層２４ａが有する複数のコンタクト領域Ｃ１と、上部電極１９ｃが有する複数のコンタクト領域Ｃ３とには、それぞれ第１の配線３１が接続されており、この第１の配線３１を介して下部電極層２４ａと上部電極１９ｃ層とが電気的に接続されている。また、共通電極１５ｃが有する複数のコンタクト領域Ｃ２には、第１の配線３１とは異なる第２の配線３２が接続されている。これにより、図２（ｂ）に示すように、第１のキャパシタ６１と第２のキャパシタ６２とを並列に接続することができる。次に、上記の半導体装置の製造方法について説明する。
【００２４】
図３（ａ）〜図５（ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法の一例を示す工程図である。図３（ａ）に示すように、まず始めに、例えば単結晶でＰ型のシリコン基板１のメモリセルが形成される領域（即ち、メモリセル領域）と、キャパシタが形成される領域（即ち、キャパシタ領域）とに、シリコン基板１と同極性の不純物を注入してＰ型ウェル領域２を形成する。このＰ型ウェル領域２の形成は、例えば、シリコン基板１の所望の領域上を図示しないレジストパターン等で覆い、このレジストパターンをマスクにＰ型不純物であるボロンを８ｅ１２／ｃｍ2のドーズ量でイオン注入する。次に、レジストパターンを除去し、その後、１２００度で３時間の熱拡散を実施することにより形成する。なお、このＰ型ウェル領域２の形成は必ずしも必須ではなく、例えば、Ｐ型のシリコン基板１を用いる場合は回路によっては行わなくも良い。
【００２５】
次に、図３（ｂ）に示すように、Ｐ型ウェル領域２が形成されたシリコン基板１に素子分離のためのＬＯＣＯＳ膜３を形成する。このＬＯＣＯＳ膜３は、例えば、１０００℃、３時間のウェット酸化にて形成する。ＬＯＣＯＳ膜３の形成後の厚さは例えば７００ｎｍ程度である。
次に、図３（ｃ）に示すように、シリコン基板１上にシリコン酸化膜１２を形成する。シリコン酸化膜１２の形成後の厚さは、例えば５０ｎｍ程度である。このシリコン酸化膜１２の形成は、例えばドライ酸化又はウェット酸化の何れの方法を用いて行ってもよい。
【００２６】
次に、図３（ｄ）に示すように、このシリコン酸化膜１２上にフォトレジストを塗布し、露光処理する。これにより、メモリセル領域及びキャパシタ領域において、Ｎ-層となる領域上を開口し、他の領域上を覆う形状のレジストパターン５を形成する。次に、このレジストパターン５をマスクに用いて、例えばＮ型不純物であるリンを１ｅ１４／ｃｍ2のドーズ量でイオン注入し、Ｐ型ウェル領域２内にＮ-層２１ａ、２２ａ、２３ａ、２４ａを同時に形成する。Ｎ-層２１ａ、２２ａ、２３ａ、２４ａを形成した後で、レジストパターン５を除去する。
【００２７】
次に、図４（ａ）に示すように、シリコン酸化膜１２上にフォトレジストを塗布し、露光処理する。これにより、メモリセル領域及びキャパシタ領域において、トンネル絶縁膜が形成される領域上を開口し、他の領域上を覆う形状のレジストパターン７を形成する。次に、このレジストパターン７をマスクに用いて、シリコン酸化膜１２をウェットエッチングにより除去する。このウェットエッチングにより、トンネル絶縁膜が形成される領域及び、第１の誘電体膜が形成される領域では、シリコン酸化膜１２が全て除去され、Ｎ-層２１ａ、２４ａの表面の一部が露出した状態となる。
【００２８】
その後、レジストパターンを除去し、露出しているＮ-層２１ａ、２４ａの各表面を例えば８５０℃の温度でウェット酸化する。これにより、図４（ｂ）に示すように、トンネル絶縁膜１３ａと第１の誘電体膜１３ｃとを同時に形成する。トンネル絶縁膜１３ａと第１の誘電体膜１３ｃの形成後の厚さは、例えば１０ｎｍである。
次に、図４（ｃ）に示すように、メモリセル領域及びキャパシタ領域を覆うように、シリコン基板１上に第１の導電性ポリシリコン膜１５を例えば２００ｎｍ堆積する。この第１の導電性ポリシリコン膜１５の形成方法は、例えばＣＶＤ法である。続いて、第１の導電性ポリシリコン膜１５上に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜が積層された３層構造のＯＮＯ膜１７を形成する。
【００２９】
このＯＮＯ膜１７を形成する際は、例えば、第１の導電性ポリシリコン膜１５に熱酸化（１０５０℃、２０秒）を施してシリコン酸化膜を形成する。次に、このシリコン酸化膜に対して窒化処理（７３０℃、３０分）を施して、シリコン窒化膜を形成する。ここで、窒化処理とは、窒素を含む雰囲気中での熱処理のことである。さらに、このシリコン窒化膜に対して、熱酸化（１０００℃、４５分）を施す。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層が積層された構造のＯＮＯ膜１７を形成することができる。ＯＮＯ膜１７の形成後の厚さは、例えば１８ｎｍである。
【００３０】
なお、上記の括弧内に示した処理温度、処理時間はあくまで処理条件の一例であり、他の温度、他の処理時間によりＯＮＯ膜１７の各膜を形成してもよい。また、ＯＮＯ膜１７を構成するシリコン窒化膜の形成方法は窒化処理に限定されるものではなく、ＣＶＤ法など他の成膜方法を用いてもよい。同様に、ＯＮＯ膜１７を構成するシリコン酸化膜の形成方法も熱酸化に限定されるものではなく、例えばＣＶＤ法など他の成膜方法を用いてもよい。
【００３１】
次に、メモリセル領域のうちの浮遊ゲート電極となる領域、及び、キャパシタ領域のうちの共通電極となる領域を図示しないレジストパターン等でそれぞれ覆い、このレジストパターンをマスクに、ＯＮＯ膜１７と第１の導電性ポリシリコン膜１５とをドライエッチングにて除去する。これにより、図５（ａ）に示すように、浮遊ゲート電極１５ａと共通電極１５ｃとを同時に形成する。
【００３２】
次に、浮遊ゲート電極１５ａと共通電極１５ｃの各側面を熱酸化して、シリコン酸化膜を形成する。これにより、浮遊ゲート電極１５ａの全面と共通電極１５ｃの全面がそれぞれ絶縁膜で覆われる。続いて、例えばＣＶＤ法により第２の導電性ポリシリコン膜を形成する。さらに、第２の導電性ポリシリコン膜の低抵抗化のため、第２の導電性ポリシリコン膜上にタングステンシリサイド膜を例えば１５０ｎｍ程度堆積する。そして、フォトリソグラフィ及びエッチング技術により、このタングステンシリサイド膜及び第２の導電性ポリシリコン膜を部分的にエッチング（即ち、パターニング）する。
【００３３】
これにより、図５（ｂ）に示すように、浮遊ゲート電極１５ａの上面及び側面を覆うように制御ゲート電極１９ａを形成すると同時に、選択トランジスタのチャネルとなる領域上にシリコン酸化膜を介してゲート電極１９ｂ形成する。また、これと同時に、キャパシタ領域の電極間絶縁膜１７ａ上に上部電極１９ｃを形成する。つまり、タングステンシリサイド膜及び第２の導電性ポリシリコン膜をパターニングして、制御ゲート電極１９ａとゲート電極１９ｂと上部電極１９ｃとを同時に形成する。
【００３４】
次に、図５（ｃ）において、例えば、Ｎ-層２１ａ、２２ａ、２３ａ、２４ａの上方を開口し、他の領域を覆う形状の図示しないレジストパターンを形成する。そして、このレジストパターンをマスクに、Ｎ型不純物としてヒ素を５ｅ１５／ｃｍ2のドーズ量でイオン注入する。これにより、Ｎ-層２１ａ、２２ａ、２３ａ、２４ａ内にそれぞれ、Ｎ型の高濃度不純物拡散層（Ｎ+層）２１ｂ、２２ｂ、２３ｂ、２４ｂを形成する。これらＮ+層２１ｂ、２２ｂ、２３ｂ、２４ｂは、Ｎ-層２１ａ、２２ａ、２３ａ、２４ａにおけるコンタクト抵抗をそれぞれ低減するための不純物拡散層である。なお、ここで形成するＮ型の高濃度不純物拡散層は、例えば、キャパシタ領域やその他の領域に設けられる図示しないＣＭＯＳ回路のＮ型ソース領域、又は、Ｎ型ドレイン領域としても使用可能である。
【００３５】
Ｎ+層２１ｂ、２２ｂ、２３ｂ、２４ｂを形成した後でレジストパターンを除去する。続いて、Ｐ型ウェル領域２内に図示しないレジストパターンを形成し、このレジストパターンをマスクに、Ｐ型不純物としてボロンを２．５ｅ１５／ｃｍ2のドーズ量でイオン注入する。これにより、Ｐ型ウェル領域２内に、Ｐ型の高濃度不純物拡散層（Ｐ+層）２５を形成する。このＰ+層２５は、Ｐ型ウェル領域２におけるコンタクト抵抗を低減するための不純物拡散層である。なお、ここで形成するＰ型の高濃度不純物拡散層は、図示しないＣＭＯＳ回路のＰ型ソース領域、又は、Ｐ型ドレイン領域としても使用可能である。Ｐ+層２５を形成した後でレジストパターンを除去する。
【００３６】
これ以降は図示しないが、例えば、層間絶縁膜の形成工程と、コンタクトホール、ビアホールの形成工程と、配線の形成工程等を例えば１回又は複数回行って、Ｎ+層２１ｂ、２２ｂ、２３ｂ、２４ｂにそれぞれ電気的に接続する配線と、Ｐ+層２５に電気的に接続する配線と、制御ゲート電極１９ａに電気的に接続する配線と、ゲート電極１９ｂに電気的に接続する配線と、キャパシタ６０に接続する第１の配線３１及び第２の配線３２（例えば、図２（ａ）を参照。）と、をそれぞれ形成する。このようにして、図１に示した半導体装置１００が完成する。
【００３７】
以上説明したように、本発明の第１実施形態によれば、キャパシタ６０は、シリコン基板１上に第１のキャパシタ６１と第２のキャパシタ６２とが積層されると共に、これらが並列に接続された３層電極構造である。これにより、シリコン基板１上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。
【００３８】
また、本発明の第１実施形態によれば、Ｎ型不純物のイオン注入技術を用いて、メモリセル領域のＮ-層２１ａ、２２ａ、２３ａと、キャパシタ領域の下部電極層（Ｎ-層）２４ａとを同時に形成している。また、シリコン基板１に熱酸化を施して、メモリセル領域のトンネル絶縁膜１３ａと、キャパシタ領域の第１の誘電体膜１３ｃとを同時に形成している。さらに、第１の導電性ポリシリコン膜１５を用いて、メモリセル領域の浮遊ゲート電極１５ａとキャパシタ領域の共通電極１５ｃとを同時に形成している。また、ＯＮＯ膜１７を用いて、メモリセル領域の電極間絶縁膜１７ａと、キャパシタ領域の第２の誘電体膜１７ｃとを同時に形成している。さらに、第２の導電性ポリシリコン膜を用いて、メモリセル領域の制御ゲート電極１９ａとゲート電極１９ｂ、及び、キャパシタ領域の上部電極１９ｃとを同時に形成している。
【００３９】
このように、キャパシタ６０を構成する全ての膜（層）を、ＥＥＰＲＯＭメモリセル５０を構成する各膜（層）と同じプロセスで、同じタイミングで形成することができる。キャパシタ６０を形成するに際し、ＥＥＰＲＯＭメモリセル５０の製造プロセスを兼用することができ、キャパシタ６０を形成するための専用工程を追加する必要ない。換言すると、メモリセル領域とキャパシタ領域の加工を同時に実施するため、キャパシタ６０の形成に伴うプロセスの工程追加は無く、プロセス上の負担を伴わない。従って、半導体装置の製造コストの低減に寄与することができる。
【００４０】
（２）第２実施形態
上記の第１実施形態では、例えば図２（ａ）において、下部電極層２４ａが有する複数のコンタクト領域Ｃ１と、共通電極１５ｃが有する複数のコンタクト領域Ｃ２と、上部電極１９ｃが有する複数のコンタクト領域Ｃ３とが、それぞれＹ軸方向に沿って列を成すように配置されている場合を示した。しかしながら、本発明において、コンタクト領域の配置レイアウトはこれに限られることはない。
図６（ａ）〜（ｃ）は、本発明の第２実施形態に係るキャパシタ６０´の構成例を示す平面図と、その断面図である。図６（ｂ）は図６（ａ）をＸ６−Ｘ´６線で切断した断面図であり、図６（ｃ）は図６（ａ）をＹ６−Ｙ´６線で切断した断面図である。
【００４１】
例えば図６（ａ）〜（ｃ）に示すように、共通電極１５ｃに対する複数のコンタクト領域Ｃ２と、上部電極１９ｃが有する複数のコンタクト領域Ｃ３は、Ｙ軸方向に沿って列を成すように配置されると共に、下部電極層２４ａが有する複数のコンタクト領域Ｃ１は、Ｙ軸方向と直交するＸ軸方向に沿って列を成すように配置されていてもよい。
このような構成であっても、第１の配線３１を下部電極層２４ａと上部電極１９ｃとに接続することができると共に、第２の配線３２を共通電極１５ｃに接続することができ、第１のキャパシタと第２のキャパシタとを並列に接続することができる。従って、第１実施形態と同様の効果を奏することができる。
【００４２】
（３）第３実施形態
また、上記の第１、第２実施形態では、メモリトランジスタ３０及び選択トランジスタ４０がＮ型であり、キャパシタの下部電極層２４ａもＮ型である場合について説明した。しかしながら、本発明において、これらはＮ型に限定されるものではなく、Ｐ型であってもよい。
図７は、本発明の第３実施形態に係る半導体装置１００´の構成例を示す断面図である。例えば図７に示すように、シリコン基板（Ｐｓｕｂ）１にはＮ型ウェル領域（Ｎｗｅｌｌ）２が形成されていてもよい。この場合、Ｎ型ウェル領域２にはＰ型のソース領域２１とＰ型のドレイン領域２２、２３、及び、Ｐ型の下部電極層（Ｐ-層）２４ａがそれぞれ形成されていてもよい。
【００４３】
このような場合であっても、第１のキャパシタ６１はＰ-層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより構成され、第２のキャパシタ６２は共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより構成される。このため、第１実施形態と同様に、キャパシタの高容量化と面積の低減が可能である。
また、Ｐ型のソース領域２１を構成している低濃度不純物拡散層（Ｐ-層）２１ｂと、Ｐ型のドレイン領域２２、２３をそれぞれ構成している低濃度不純物拡散層（Ｐ-層）２２ｂ、２３ｂ、及び、Ｐ型の下部電極層（Ｐ-層）２４ａは、例えば図３（ｄ）において、レジストパターン５をマスクに用いて、Ｐ型不純物であるボロンをイオン注入し、これを熱拡散することにより同時に形成することができる。このため、第１実施形態と同様に、キャパシタを形成するための専用工程を追加する必要ない、という顕著な効果も奏する。次に、キャパシタの高容量化と面積低減に関して、本発明の効果を検証する。
【００４４】
（４）効果の検証
図８は、従来例及び参考例と、本発明とを比較した図である。
図８に示すように、従来例に係るキャパシタの構造（以下、従来構造ともいう。）は、ＰｏｌｙＳｉ−１と、ＯＮＯ膜と、ＰｏｌｙＳｉ−２とが積層された構造である。ここで、ＯＮＯ膜の膜厚について、上層のＳｉＯ2膜の膜厚を７０Åとし、中層のＳｉ3Ｎ4膜の膜厚を７０Åとし、下層のＳｉＯ2膜の膜厚を７０Åとしたとき、キャパシタの容量値は１．７９［ｆＦ／μｍ2］となる。従って、従来構造で２００ｐＦの容量を得るためには、基板上において１１２０００［μｍ2］の面積が必要である。
【００４５】
また、参考例に係るキャパシタの構造（以下、参考構造ともいう。）は、Ｓｉ基板（Ｎ-）上にＴｏｘ膜（トンネル酸化膜）とＰｏｌｙＳｉ−１とが積層された構造である。ここで、Ｔｏｘ膜がシリコン酸化膜で、その膜厚が１００Åであるとき、キャパシタの容量値は３．５２［ｆＦ／μｍ2］となる。また、この構造で２００ｐＦの容量を得るためには５７０００［μｍ2］の面積が必要である。従って、参考構造で２００ｐＦの容量を得るためには、Ｓｉ基板上において５７０００［μｍ2］の面積が必要である。従来構造と参考構造とが同一容量の場合、参考構造は従来構造の面積の約５１％で済むため、面積低減の効果がある。
【００４６】
一方、本発明に係るキャパシタの構造例（以下、本発明の構造ともいう。）は、Ｓｉ基板（Ｎ-）上にＴｏｘ膜と、ＰｏｌｙＳｉ−１と、ＯＮＯ膜と、ＰｏｌｙＳｉ−２とが積層された構造である。また、Ｓｉ基板とＴｏｘ膜とＰｏｌｙＳｉ−１とにより第１のキャパシタ６１が構成され、ＰｏｌｙＳｉ−１とＯＮＯ膜とＰｏｌｙＳｉ−２とにより第２のキャパシタ６２が構成されている。そして、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続された構造である。
【００４７】
ここで、ＯＮＯ膜の膜厚と、Ｔｏｘ膜の膜厚を、従来例及び参考例とそれぞれ同じ値に設定すると、第１のキャパシタ６１と第２のキャパシタ６２とを合わせたキャパシタの容量値は、５．３１［ｆＦ／μｍ2］となる。従って、本発明の構造で２００ｐＦの容量を得るためには、Ｓｉ基板上において３８０００［μｍ2］の面積が必要である。従来構造と参考構造、及び本発明の構造とが同一容量の場合、本発明の構造は従来構造の面積の約３４％で済む（即ち、６６％のキャパシタ面積の低減が可能である。）。よって、本発明の構造は、従来構造や参考構造と比較して、面積低減の効果が極めて顕著であることがわかる。
【符号の説明】
【００４８】
１ シリコン基板
２ ウェル領域
５、７レジストパターン
１１ ゲート絶縁膜
１２ シリコン酸化膜
１２ａ 絶縁膜
１２ｂ ゲート絶縁膜
１３ａ トンネル絶縁膜
１３ｃ 第１の誘電体膜
１５ 第１の導電性ポリシリコン膜
１５ａ 浮遊ゲート電極
１５ｃ 共通電極
１７ ＯＮＯ膜
１７ａ 電極間絶縁膜
１７ｃ 第２の誘電体膜
１９ａ 制御ゲート電極
１９ｂ ゲート電極
１９ｃ 上部電極
２１ ソース領域
２１ａ、２２ａ、２３ａ 低濃度不純物拡散層（Ｎ-層又はＰ-層）
２１ｂ、２２ｂ、２３ｂ、２４ｂ 高濃度不純物拡散層（Ｎ+層又はＰ+層）
２２ ドレイン領域
２３ ドレイン領域
２４ａ 下部電極層（Ｎ−層又はＰ-層）
２５ 高濃度不純物拡散層（Ｐ+層又はＮ+層）
３０ メモリトランジスタ
３１ 第１の配線
３２ 第２の配線
４０ 選択トランジスタ
５０ ＥＥＰＲＯＭメモリセル
６０ キャパシタ
６１ 第１のキャパシタ
６２ 第２のキャパシタ
１００、１００´ 半導体装置
Ｃ１、Ｃ２、Ｃ３ コンタクト領域
【技術分野】
【０００１】
本発明は、不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、この特許文献１の図８（ａ）には、半導体基板上に形成されたＬＯＣＯＳ膜上において、第１ポリシリコン膜からなる下層電極と、ＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタ（以下、従来例１ともいう。）が開示されている。ここで、ＯＮＯ膜とは、シリコン窒化膜（Ｓｉ3Ｎ4膜）を上下２層のシリコン酸化膜（ＳｉＯ2膜）で挟んだ３層構造の積層膜のことである。
【０００３】
また、この特許文献１の図８（ｂ）には、半導体基板に形成された不純物拡散領域をキャパシタの下層電極とし、この上にＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタ（以下、従来例２ともいう。）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１７４２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の従来例１、２によれば、キャパシタの誘電体層はＳｉＯ2膜ではなく、ＯＮＯ膜である。キャパシタの誘電体層として一般的に用いられるＳｉＯ2膜の誘電率が３．９であるのに対し、Ｓｉ3Ｎ4膜は誘電率は７．５であるため、従来例１、２は高容量を達成することができる。
しかしながら、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とキャパシタとを同一基板に備える半導体装置において、基板上でキャパシタが占める面積（即ち、キャパシタの面積）は依然として大きく、また、キャパシタの容量値も十分に高いとはいえない場合があった。このように、キャパシタの面積と容量値とに関して、さらなる改善の余地があった。
そこで、この発明は、このような事情に鑑みてなされたものであって、キャパシタの高容量化と面積の低減を可能とした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一態様に係る半導体装置は、不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置であって、前記不揮発性メモリは、前記半導体基板の第１の領域に設けられた導電層と、前記導電層上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極と、を有し、前記キャパシタは、前記半導体基板の第２の領域に設けられた下部電極層と、前記下部電極層上に設けられた第１の誘電体膜と、前記第１の誘電体膜上に設けられた共通電極と、前記共通電極上に設けられた第２の誘電体膜と、前記第２の誘電体膜上に設けられた上部電極と、を有し、前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、が並列に接続されていることを特徴とする。
【０００７】
このような構成であれば、キャパシタは、半導体基板上に第１のキャパシタと第２のキャパシタとが積層されると共に、これらが並列に接続された３層電極構造となる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。また、「第１の領域」としては例えば後述するメモリセル領域が該当し、「第２の領域」としては例えば後述するキャパシタ領域が該当する。さらに、「不揮発性メモリ」としては例えば後述するＥＥＰＲＯＭメモリセル５０が該当し、「導電層」としては例えば後述する低濃度不純物拡散層（Ｎ-層又はＰ-層）２１ａが該当する。
【０００８】
また、上記の半導体装置において、前記導電層と前記下部電極層はそれぞれ同時に生成された同一導電型の不純物拡散層であり、前記トンネル絶縁膜と前記第１の誘電体膜はそれぞれ同時に生成された熱酸化膜であり、前記浮遊ゲート電極と前記共通電極はそれぞれ同時に生成された第１のポリシリコン膜であり、前記絶縁膜と前記第２の誘電体膜はそれぞれ同時に生成されたＯＮＯ膜であり、前記制御ゲート電極と前記上部電極はそれぞれ同時に生成された第２のポリシリコン膜であることを特徴としてもよい。ここで、「熱酸化膜」とは、半導体を熱酸化することにより形成される絶縁膜のことである。例えば、半導体がシリコン（Ｓｉ）の場合、熱酸化膜はシリコン酸化膜（ＳｉＯ2）である。また、「ＯＮＯ膜」とは、シリコン窒化膜（Ｓｉ3Ｎ4膜）を上下２層のシリコン酸化膜（ＳｉＯ2膜）で挟んだ３層構造の積層膜のことである。
【０００９】
このような構成であれば、キャパシタを構成する全ての膜（層）を、不揮発性メモリを構成する各膜（層）と同じプロセスで、同じタイミングで形成することができる。キャパシタを形成するに際し、不揮発性メモリの製造プロセスを兼用することができ、キャパシタを形成するための専用工程を追加する必要はないため、半導体装置の製造コストの低減に寄与することができる。
【００１０】
本発明の別の態様に係る半導体装置は、不揮発性メモリとキャパシタと同一の半導体基板に備える半導体装置の製造方法であって、前記半導体基板に不純物を導入して、前記半導体基板の第１の領域に導電層を形成すると共に、前記半導体基板の第２の領域に下部電極層を形成する工程と、前記半導体基板に熱酸化を施して、前記導電層上にトンネル絶縁膜を形成すると共に、前記下部電極層上に第１の誘電体膜を形成する工程と、前記トンネル絶縁膜と前記第１の誘電体膜とを覆うように第１のポリシリコン膜を形成し、前記第１のポリシリコン膜をパターニングして、前記トンネル絶縁膜上に浮遊ゲート電極を形成すると共に、前記第１の誘電体膜上に共通電極を形成する工程と、前記浮遊ゲート電極と前記共通電極とを覆うようにＯＮＯ膜を形成し、前記ＯＮＯ膜をパターニングして、前記浮遊ゲート電極上に電極間絶縁膜を形成すると共に、前記共通電極上に第２の誘電体膜を形成する工程と、前記電極間絶縁膜と前記第２の誘電体膜とを覆うように第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をパターニングして、前記電極間絶縁膜上に制御ゲート電極を形成すると共に、前記第２の誘電体膜上に上部電極を形成する工程と、前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、を並列に接続する工程と、を含むことを特徴とする。
【００１１】
このような方法であれば、半導体基板上に第１のキャパシタと第２のキャパシタとが積層されると共に、これらが並列に接続された３層電極構造のキャパシタを形成することができる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。
また、キャパシタを構成する全ての膜（層）を、不揮発性メモリを構成する各膜（層）と同じプロセスで、同じタイミングで形成することができる。つまり、キャパシタを形成するに際し、不揮発性メモリの製造プロセスを兼用することができる。工程の追加は必要ないため、半導体装置の製造コストの低減に寄与することができる。
【発明の効果】
【００１２】
本発明によれば、半導体基板上に第１のキャパシタと第２のキャパシタとが積層されると共に、これらが並列に接続された３層電極構造のキャパシタを構成することができる。これにより、半導体基板上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る半導体装置１００の構成例を示す図。
【図２】第１実施形態に係るキャパシタ６０の構成例を示す図。
【図３】半導体装置１００の製造方法の一例を示す図（その１）。
【図４】半導体装置１００の製造方法の一例を示す図（その２）。
【図５】半導体装置１００の製造方法の一例を示す図（その３）。
【図６】第２実施形態に係るキャパシタ６０´の構成例を示す図。
【図７】３実施形態に係る半導体装置１００´の構成例を示す図。
【図８】従来例及び参考例と、本発明とを比較した図。
【発明を実施するための形態】
【００１４】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、シリコン基板１のメモリセル領域にＥＥＰＲＯＭメモリセル５０を備えると共に、シリコン基板１のキャパシタ領域に３層電極構造のキャパシタ６０を備えるものである。ここで、シリコン基板１は例えば単結晶のＰ型シリコン基板（即ち、Ｐｓｕｂ）である。このシリコン基板１には例えばＰ型ウェル領域（即ち、Ｐｗｅｌｌ）２が形成されている。また、メモリセル領域とキャパシタ領域は、例えば、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）膜３によって電気的に分離されている。
【００１５】
ＥＥＰＲＯＭメモリセル５０は、例えば、Ｎ型のソース領域を共有するメモリトランジスタ３０と選択トランジスタ４０とを有する。メモリトランジスタ３０は、例えば、シリコン基板１のメモリセル領域上に設けられたゲート絶縁膜１１と、このゲート絶縁膜１１上に設けられた浮遊ゲート電極１５ａと、この浮遊ゲート電極１５ａ上に設けられた電極間絶縁膜１７ａと、この電極間絶縁膜１７ａ上に設けられた制御ゲート電極１９ａと、Ｎ型のソース領域２１及びドレイン領域２２と、を有する。
【００１６】
ここで、ゲート絶縁膜１１は、例えばシリコン基板１を熱酸化することにより形成されたシリコン酸化膜からなる。また、浮遊ゲート電極１５ａは、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜された第１の導電性ポリシリコン膜からなる。さらに、電極間絶縁膜１７ａは、例えば熱酸化と窒化処理とを組み合わせて成膜されたＯＮＯ膜からなる。また、制御ゲート電極１９ａは、例えばＣＶＤ法により成膜された第２の導電性ポリシリコン膜からなる。さらに、ソース領域２１は、低濃度不純物拡散層（Ｎ-層）２１ａと高濃度不純物拡散層（Ｎ+層）２１ｂとで構成されている。ドレイン領域２２も、低濃度不純物拡散層（Ｎ-層）２２ａと高濃度不純物拡散層（Ｎ+層）２２ｂとで構成されている。
【００１７】
図１に示すように、このメモリトランジスタ３０において、ゲート絶縁膜１１は、ソース領域２１のＮ-層２１ａ上からドレイン領域２２のＮ-層２２ａ上にかけて設けられており、膜厚の異なる２種類の膜で構成されている。即ち、ゲート絶縁膜１１は、ゲート絶縁膜１２ａと、このゲート絶縁膜１２ａよりも膜厚の薄いトンネル絶縁膜１３ａとで構成されている。トンネル絶縁膜１３ａは、ソース領域２１のＮ-層２１ａ上に設けられている。
【００１８】
選択トランジスタ４０は、例えば、シリコン基板１上に設けられたゲート絶縁膜１２ｂと、このゲート絶縁膜１２ｂ上に設けられたゲート電極１９ｂと、Ｎ型のソース領域２１及びドレイン領域２３と、を有する。ここで、ゲート絶縁膜１２ｂは、例えばシリコン基板１を熱酸化することにより形成されたシリコン酸化膜からなる。また、ゲート電極１９ｂは、例えばＣＶＤ法により成膜された第２の導電性ポリシリコン膜からなる。さらに、ソース領域２１はメモリトランジスタ３０と共通である。ドレイン領域２３は、低濃度不純物拡散層（Ｎ-層）２３ａと高濃度不純物拡散層（Ｎ+層）２３ｂとで構成されている。
【００１９】
一方、３層電極構造のキャパシタ６０は、シリコン基板１のキャパシタ領域に形成された下部電極層２４ａと、この下部電極層２４ａ上に設けられた第１の誘電体膜１３ｃと、この第１の誘電体膜１３ｃ上に設けられた共通電極１５ｃと、この共通電極１５ｃ上に設けられた第２の誘電体膜１７ｃと、この第２の誘電体膜１７ｃ上に設けられた上部電極１９ｃとを有する。ここで、下部電極層２４ａは、例えばＮ型の低濃度不純物拡散層（Ｎ-層）からなる。この下部電極層２４ａの両側の表面には、例えばＮ型の高濃度不純物拡散層（Ｎ+層）２４ｂが設けられている。
【００２０】
また、第１の誘電体膜１３ｃは、例えばシリコン基板１を熱酸化することにより形成されたシリコン酸化膜からなる。さらに、共通電極１５ｃは、例えばＣＶＤ法により成膜された第１の導電性ポリシリコンからなる。また、第２の誘電体膜１７ｃは、例えば熱酸化と窒化処理とを組み合わせて成膜されたＯＮＯ膜からなる。さらに、上部電極１９ｃは、例えばＣＶＤ法により成膜された第２の導電性ポリシリコンからなる。
【００２１】
ところで、このキャパシタ６０は、下部電極層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより第１のキャパシタ６１が構成されている。また、共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより第２のキャパシタ６２が構成されている。そして、これら第１のキャパシタ６１と第２のキャパシタ６２は、配線を介して並列に接続されている。
【００２２】
図２（ａ）及び（ｂ）は、本発明の第１実施形態に係るキャパシタ６０の構成例を示す平面図と、回路記号である。なお、図１に示したキャパシタ６０の断面は、図２（ａ）をＸ２−Ｘ´２で切断した断面に対応している。
図２（ａ）に示すように、下部電極層２４ａは、その外周の側に複数のコンタクト領域Ｃ１ を有する。これら複数のコンタクト領域Ｃ１は、共通電極１５ｃ及び上部電極１９ｃの直下から外れた位置にそれぞれ設けられている。また、共通電極１５ｃも、その外周の側に複数のコンタクト領域Ｃ２ を有する。これら複数のコンタクト領域Ｃ２は、上部電極１９ｃの直下から外れた位置にそれぞれ設けられている。さらに、上部電極１９ｃも、その外周の側に複数のコンタクト領域Ｃ３を有する。
【００２３】
ここで、下部電極層２４ａが有する複数のコンタクト領域Ｃ１と、上部電極１９ｃが有する複数のコンタクト領域Ｃ３とには、それぞれ第１の配線３１が接続されており、この第１の配線３１を介して下部電極層２４ａと上部電極１９ｃ層とが電気的に接続されている。また、共通電極１５ｃが有する複数のコンタクト領域Ｃ２には、第１の配線３１とは異なる第２の配線３２が接続されている。これにより、図２（ｂ）に示すように、第１のキャパシタ６１と第２のキャパシタ６２とを並列に接続することができる。次に、上記の半導体装置の製造方法について説明する。
【００２４】
図３（ａ）〜図５（ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法の一例を示す工程図である。図３（ａ）に示すように、まず始めに、例えば単結晶でＰ型のシリコン基板１のメモリセルが形成される領域（即ち、メモリセル領域）と、キャパシタが形成される領域（即ち、キャパシタ領域）とに、シリコン基板１と同極性の不純物を注入してＰ型ウェル領域２を形成する。このＰ型ウェル領域２の形成は、例えば、シリコン基板１の所望の領域上を図示しないレジストパターン等で覆い、このレジストパターンをマスクにＰ型不純物であるボロンを８ｅ１２／ｃｍ2のドーズ量でイオン注入する。次に、レジストパターンを除去し、その後、１２００度で３時間の熱拡散を実施することにより形成する。なお、このＰ型ウェル領域２の形成は必ずしも必須ではなく、例えば、Ｐ型のシリコン基板１を用いる場合は回路によっては行わなくも良い。
【００２５】
次に、図３（ｂ）に示すように、Ｐ型ウェル領域２が形成されたシリコン基板１に素子分離のためのＬＯＣＯＳ膜３を形成する。このＬＯＣＯＳ膜３は、例えば、１０００℃、３時間のウェット酸化にて形成する。ＬＯＣＯＳ膜３の形成後の厚さは例えば７００ｎｍ程度である。
次に、図３（ｃ）に示すように、シリコン基板１上にシリコン酸化膜１２を形成する。シリコン酸化膜１２の形成後の厚さは、例えば５０ｎｍ程度である。このシリコン酸化膜１２の形成は、例えばドライ酸化又はウェット酸化の何れの方法を用いて行ってもよい。
【００２６】
次に、図３（ｄ）に示すように、このシリコン酸化膜１２上にフォトレジストを塗布し、露光処理する。これにより、メモリセル領域及びキャパシタ領域において、Ｎ-層となる領域上を開口し、他の領域上を覆う形状のレジストパターン５を形成する。次に、このレジストパターン５をマスクに用いて、例えばＮ型不純物であるリンを１ｅ１４／ｃｍ2のドーズ量でイオン注入し、Ｐ型ウェル領域２内にＮ-層２１ａ、２２ａ、２３ａ、２４ａを同時に形成する。Ｎ-層２１ａ、２２ａ、２３ａ、２４ａを形成した後で、レジストパターン５を除去する。
【００２７】
次に、図４（ａ）に示すように、シリコン酸化膜１２上にフォトレジストを塗布し、露光処理する。これにより、メモリセル領域及びキャパシタ領域において、トンネル絶縁膜が形成される領域上を開口し、他の領域上を覆う形状のレジストパターン７を形成する。次に、このレジストパターン７をマスクに用いて、シリコン酸化膜１２をウェットエッチングにより除去する。このウェットエッチングにより、トンネル絶縁膜が形成される領域及び、第１の誘電体膜が形成される領域では、シリコン酸化膜１２が全て除去され、Ｎ-層２１ａ、２４ａの表面の一部が露出した状態となる。
【００２８】
その後、レジストパターンを除去し、露出しているＮ-層２１ａ、２４ａの各表面を例えば８５０℃の温度でウェット酸化する。これにより、図４（ｂ）に示すように、トンネル絶縁膜１３ａと第１の誘電体膜１３ｃとを同時に形成する。トンネル絶縁膜１３ａと第１の誘電体膜１３ｃの形成後の厚さは、例えば１０ｎｍである。
次に、図４（ｃ）に示すように、メモリセル領域及びキャパシタ領域を覆うように、シリコン基板１上に第１の導電性ポリシリコン膜１５を例えば２００ｎｍ堆積する。この第１の導電性ポリシリコン膜１５の形成方法は、例えばＣＶＤ法である。続いて、第１の導電性ポリシリコン膜１５上に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜が積層された３層構造のＯＮＯ膜１７を形成する。
【００２９】
このＯＮＯ膜１７を形成する際は、例えば、第１の導電性ポリシリコン膜１５に熱酸化（１０５０℃、２０秒）を施してシリコン酸化膜を形成する。次に、このシリコン酸化膜に対して窒化処理（７３０℃、３０分）を施して、シリコン窒化膜を形成する。ここで、窒化処理とは、窒素を含む雰囲気中での熱処理のことである。さらに、このシリコン窒化膜に対して、熱酸化（１０００℃、４５分）を施す。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層が積層された構造のＯＮＯ膜１７を形成することができる。ＯＮＯ膜１７の形成後の厚さは、例えば１８ｎｍである。
【００３０】
なお、上記の括弧内に示した処理温度、処理時間はあくまで処理条件の一例であり、他の温度、他の処理時間によりＯＮＯ膜１７の各膜を形成してもよい。また、ＯＮＯ膜１７を構成するシリコン窒化膜の形成方法は窒化処理に限定されるものではなく、ＣＶＤ法など他の成膜方法を用いてもよい。同様に、ＯＮＯ膜１７を構成するシリコン酸化膜の形成方法も熱酸化に限定されるものではなく、例えばＣＶＤ法など他の成膜方法を用いてもよい。
【００３１】
次に、メモリセル領域のうちの浮遊ゲート電極となる領域、及び、キャパシタ領域のうちの共通電極となる領域を図示しないレジストパターン等でそれぞれ覆い、このレジストパターンをマスクに、ＯＮＯ膜１７と第１の導電性ポリシリコン膜１５とをドライエッチングにて除去する。これにより、図５（ａ）に示すように、浮遊ゲート電極１５ａと共通電極１５ｃとを同時に形成する。
【００３２】
次に、浮遊ゲート電極１５ａと共通電極１５ｃの各側面を熱酸化して、シリコン酸化膜を形成する。これにより、浮遊ゲート電極１５ａの全面と共通電極１５ｃの全面がそれぞれ絶縁膜で覆われる。続いて、例えばＣＶＤ法により第２の導電性ポリシリコン膜を形成する。さらに、第２の導電性ポリシリコン膜の低抵抗化のため、第２の導電性ポリシリコン膜上にタングステンシリサイド膜を例えば１５０ｎｍ程度堆積する。そして、フォトリソグラフィ及びエッチング技術により、このタングステンシリサイド膜及び第２の導電性ポリシリコン膜を部分的にエッチング（即ち、パターニング）する。
【００３３】
これにより、図５（ｂ）に示すように、浮遊ゲート電極１５ａの上面及び側面を覆うように制御ゲート電極１９ａを形成すると同時に、選択トランジスタのチャネルとなる領域上にシリコン酸化膜を介してゲート電極１９ｂ形成する。また、これと同時に、キャパシタ領域の電極間絶縁膜１７ａ上に上部電極１９ｃを形成する。つまり、タングステンシリサイド膜及び第２の導電性ポリシリコン膜をパターニングして、制御ゲート電極１９ａとゲート電極１９ｂと上部電極１９ｃとを同時に形成する。
【００３４】
次に、図５（ｃ）において、例えば、Ｎ-層２１ａ、２２ａ、２３ａ、２４ａの上方を開口し、他の領域を覆う形状の図示しないレジストパターンを形成する。そして、このレジストパターンをマスクに、Ｎ型不純物としてヒ素を５ｅ１５／ｃｍ2のドーズ量でイオン注入する。これにより、Ｎ-層２１ａ、２２ａ、２３ａ、２４ａ内にそれぞれ、Ｎ型の高濃度不純物拡散層（Ｎ+層）２１ｂ、２２ｂ、２３ｂ、２４ｂを形成する。これらＮ+層２１ｂ、２２ｂ、２３ｂ、２４ｂは、Ｎ-層２１ａ、２２ａ、２３ａ、２４ａにおけるコンタクト抵抗をそれぞれ低減するための不純物拡散層である。なお、ここで形成するＮ型の高濃度不純物拡散層は、例えば、キャパシタ領域やその他の領域に設けられる図示しないＣＭＯＳ回路のＮ型ソース領域、又は、Ｎ型ドレイン領域としても使用可能である。
【００３５】
Ｎ+層２１ｂ、２２ｂ、２３ｂ、２４ｂを形成した後でレジストパターンを除去する。続いて、Ｐ型ウェル領域２内に図示しないレジストパターンを形成し、このレジストパターンをマスクに、Ｐ型不純物としてボロンを２．５ｅ１５／ｃｍ2のドーズ量でイオン注入する。これにより、Ｐ型ウェル領域２内に、Ｐ型の高濃度不純物拡散層（Ｐ+層）２５を形成する。このＰ+層２５は、Ｐ型ウェル領域２におけるコンタクト抵抗を低減するための不純物拡散層である。なお、ここで形成するＰ型の高濃度不純物拡散層は、図示しないＣＭＯＳ回路のＰ型ソース領域、又は、Ｐ型ドレイン領域としても使用可能である。Ｐ+層２５を形成した後でレジストパターンを除去する。
【００３６】
これ以降は図示しないが、例えば、層間絶縁膜の形成工程と、コンタクトホール、ビアホールの形成工程と、配線の形成工程等を例えば１回又は複数回行って、Ｎ+層２１ｂ、２２ｂ、２３ｂ、２４ｂにそれぞれ電気的に接続する配線と、Ｐ+層２５に電気的に接続する配線と、制御ゲート電極１９ａに電気的に接続する配線と、ゲート電極１９ｂに電気的に接続する配線と、キャパシタ６０に接続する第１の配線３１及び第２の配線３２（例えば、図２（ａ）を参照。）と、をそれぞれ形成する。このようにして、図１に示した半導体装置１００が完成する。
【００３７】
以上説明したように、本発明の第１実施形態によれば、キャパシタ６０は、シリコン基板１上に第１のキャパシタ６１と第２のキャパシタ６２とが積層されると共に、これらが並列に接続された３層電極構造である。これにより、シリコン基板１上の単面積当たりの容量値を増大させることができるため、キャパシタの高容量化と面積の低減が可能である。
【００３８】
また、本発明の第１実施形態によれば、Ｎ型不純物のイオン注入技術を用いて、メモリセル領域のＮ-層２１ａ、２２ａ、２３ａと、キャパシタ領域の下部電極層（Ｎ-層）２４ａとを同時に形成している。また、シリコン基板１に熱酸化を施して、メモリセル領域のトンネル絶縁膜１３ａと、キャパシタ領域の第１の誘電体膜１３ｃとを同時に形成している。さらに、第１の導電性ポリシリコン膜１５を用いて、メモリセル領域の浮遊ゲート電極１５ａとキャパシタ領域の共通電極１５ｃとを同時に形成している。また、ＯＮＯ膜１７を用いて、メモリセル領域の電極間絶縁膜１７ａと、キャパシタ領域の第２の誘電体膜１７ｃとを同時に形成している。さらに、第２の導電性ポリシリコン膜を用いて、メモリセル領域の制御ゲート電極１９ａとゲート電極１９ｂ、及び、キャパシタ領域の上部電極１９ｃとを同時に形成している。
【００３９】
このように、キャパシタ６０を構成する全ての膜（層）を、ＥＥＰＲＯＭメモリセル５０を構成する各膜（層）と同じプロセスで、同じタイミングで形成することができる。キャパシタ６０を形成するに際し、ＥＥＰＲＯＭメモリセル５０の製造プロセスを兼用することができ、キャパシタ６０を形成するための専用工程を追加する必要ない。換言すると、メモリセル領域とキャパシタ領域の加工を同時に実施するため、キャパシタ６０の形成に伴うプロセスの工程追加は無く、プロセス上の負担を伴わない。従って、半導体装置の製造コストの低減に寄与することができる。
【００４０】
（２）第２実施形態
上記の第１実施形態では、例えば図２（ａ）において、下部電極層２４ａが有する複数のコンタクト領域Ｃ１と、共通電極１５ｃが有する複数のコンタクト領域Ｃ２と、上部電極１９ｃが有する複数のコンタクト領域Ｃ３とが、それぞれＹ軸方向に沿って列を成すように配置されている場合を示した。しかしながら、本発明において、コンタクト領域の配置レイアウトはこれに限られることはない。
図６（ａ）〜（ｃ）は、本発明の第２実施形態に係るキャパシタ６０´の構成例を示す平面図と、その断面図である。図６（ｂ）は図６（ａ）をＸ６−Ｘ´６線で切断した断面図であり、図６（ｃ）は図６（ａ）をＹ６−Ｙ´６線で切断した断面図である。
【００４１】
例えば図６（ａ）〜（ｃ）に示すように、共通電極１５ｃに対する複数のコンタクト領域Ｃ２と、上部電極１９ｃが有する複数のコンタクト領域Ｃ３は、Ｙ軸方向に沿って列を成すように配置されると共に、下部電極層２４ａが有する複数のコンタクト領域Ｃ１は、Ｙ軸方向と直交するＸ軸方向に沿って列を成すように配置されていてもよい。
このような構成であっても、第１の配線３１を下部電極層２４ａと上部電極１９ｃとに接続することができると共に、第２の配線３２を共通電極１５ｃに接続することができ、第１のキャパシタと第２のキャパシタとを並列に接続することができる。従って、第１実施形態と同様の効果を奏することができる。
【００４２】
（３）第３実施形態
また、上記の第１、第２実施形態では、メモリトランジスタ３０及び選択トランジスタ４０がＮ型であり、キャパシタの下部電極層２４ａもＮ型である場合について説明した。しかしながら、本発明において、これらはＮ型に限定されるものではなく、Ｐ型であってもよい。
図７は、本発明の第３実施形態に係る半導体装置１００´の構成例を示す断面図である。例えば図７に示すように、シリコン基板（Ｐｓｕｂ）１にはＮ型ウェル領域（Ｎｗｅｌｌ）２が形成されていてもよい。この場合、Ｎ型ウェル領域２にはＰ型のソース領域２１とＰ型のドレイン領域２２、２３、及び、Ｐ型の下部電極層（Ｐ-層）２４ａがそれぞれ形成されていてもよい。
【００４３】
このような場合であっても、第１のキャパシタ６１はＰ-層２４ａと第１の誘電体膜１３ｃと共通電極１５ｃとにより構成され、第２のキャパシタ６２は共通電極１５ｃと第２の誘電体膜１７ｃと上部電極１９ｃとにより構成される。このため、第１実施形態と同様に、キャパシタの高容量化と面積の低減が可能である。
また、Ｐ型のソース領域２１を構成している低濃度不純物拡散層（Ｐ-層）２１ｂと、Ｐ型のドレイン領域２２、２３をそれぞれ構成している低濃度不純物拡散層（Ｐ-層）２２ｂ、２３ｂ、及び、Ｐ型の下部電極層（Ｐ-層）２４ａは、例えば図３（ｄ）において、レジストパターン５をマスクに用いて、Ｐ型不純物であるボロンをイオン注入し、これを熱拡散することにより同時に形成することができる。このため、第１実施形態と同様に、キャパシタを形成するための専用工程を追加する必要ない、という顕著な効果も奏する。次に、キャパシタの高容量化と面積低減に関して、本発明の効果を検証する。
【００４４】
（４）効果の検証
図８は、従来例及び参考例と、本発明とを比較した図である。
図８に示すように、従来例に係るキャパシタの構造（以下、従来構造ともいう。）は、ＰｏｌｙＳｉ−１と、ＯＮＯ膜と、ＰｏｌｙＳｉ−２とが積層された構造である。ここで、ＯＮＯ膜の膜厚について、上層のＳｉＯ2膜の膜厚を７０Åとし、中層のＳｉ3Ｎ4膜の膜厚を７０Åとし、下層のＳｉＯ2膜の膜厚を７０Åとしたとき、キャパシタの容量値は１．７９［ｆＦ／μｍ2］となる。従って、従来構造で２００ｐＦの容量を得るためには、基板上において１１２０００［μｍ2］の面積が必要である。
【００４５】
また、参考例に係るキャパシタの構造（以下、参考構造ともいう。）は、Ｓｉ基板（Ｎ-）上にＴｏｘ膜（トンネル酸化膜）とＰｏｌｙＳｉ−１とが積層された構造である。ここで、Ｔｏｘ膜がシリコン酸化膜で、その膜厚が１００Åであるとき、キャパシタの容量値は３．５２［ｆＦ／μｍ2］となる。また、この構造で２００ｐＦの容量を得るためには５７０００［μｍ2］の面積が必要である。従って、参考構造で２００ｐＦの容量を得るためには、Ｓｉ基板上において５７０００［μｍ2］の面積が必要である。従来構造と参考構造とが同一容量の場合、参考構造は従来構造の面積の約５１％で済むため、面積低減の効果がある。
【００４６】
一方、本発明に係るキャパシタの構造例（以下、本発明の構造ともいう。）は、Ｓｉ基板（Ｎ-）上にＴｏｘ膜と、ＰｏｌｙＳｉ−１と、ＯＮＯ膜と、ＰｏｌｙＳｉ−２とが積層された構造である。また、Ｓｉ基板とＴｏｘ膜とＰｏｌｙＳｉ−１とにより第１のキャパシタ６１が構成され、ＰｏｌｙＳｉ−１とＯＮＯ膜とＰｏｌｙＳｉ−２とにより第２のキャパシタ６２が構成されている。そして、第１のキャパシタ６１と第２のキャパシタ６２とが並列に接続された構造である。
【００４７】
ここで、ＯＮＯ膜の膜厚と、Ｔｏｘ膜の膜厚を、従来例及び参考例とそれぞれ同じ値に設定すると、第１のキャパシタ６１と第２のキャパシタ６２とを合わせたキャパシタの容量値は、５．３１［ｆＦ／μｍ2］となる。従って、本発明の構造で２００ｐＦの容量を得るためには、Ｓｉ基板上において３８０００［μｍ2］の面積が必要である。従来構造と参考構造、及び本発明の構造とが同一容量の場合、本発明の構造は従来構造の面積の約３４％で済む（即ち、６６％のキャパシタ面積の低減が可能である。）。よって、本発明の構造は、従来構造や参考構造と比較して、面積低減の効果が極めて顕著であることがわかる。
【符号の説明】
【００４８】
１ シリコン基板
２ ウェル領域
５、７レジストパターン
１１ ゲート絶縁膜
１２ シリコン酸化膜
１２ａ 絶縁膜
１２ｂ ゲート絶縁膜
１３ａ トンネル絶縁膜
１３ｃ 第１の誘電体膜
１５ 第１の導電性ポリシリコン膜
１５ａ 浮遊ゲート電極
１５ｃ 共通電極
１７ ＯＮＯ膜
１７ａ 電極間絶縁膜
１７ｃ 第２の誘電体膜
１９ａ 制御ゲート電極
１９ｂ ゲート電極
１９ｃ 上部電極
２１ ソース領域
２１ａ、２２ａ、２３ａ 低濃度不純物拡散層（Ｎ-層又はＰ-層）
２１ｂ、２２ｂ、２３ｂ、２４ｂ 高濃度不純物拡散層（Ｎ+層又はＰ+層）
２２ ドレイン領域
２３ ドレイン領域
２４ａ 下部電極層（Ｎ−層又はＰ-層）
２５ 高濃度不純物拡散層（Ｐ+層又はＮ+層）
３０ メモリトランジスタ
３１ 第１の配線
３２ 第２の配線
４０ 選択トランジスタ
５０ ＥＥＰＲＯＭメモリセル
６０ キャパシタ
６１ 第１のキャパシタ
６２ 第２のキャパシタ
１００、１００´ 半導体装置
Ｃ１、Ｃ２、Ｃ３ コンタクト領域
【特許請求の範囲】
【請求項１】
不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置であって、
前記不揮発性メモリは、
前記半導体基板の第１の領域に設けられた導電層と、
前記導電層上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられた制御ゲート電極と、を有し、
前記キャパシタは、
前記半導体基板の第２の領域に設けられた下部電極層と、
前記下部電極層上に設けられた第１の誘電体膜と、
前記第１の誘電体膜上に設けられた共通電極と、
前記共通電極上に設けられた第２の誘電体膜と、
前記第２の誘電体膜上に設けられた上部電極と、を有し、
前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、が並列に接続されていることを特徴とする半導体装置。
【請求項２】
前記導電層と前記下部電極層はそれぞれ同時に生成された同一導電型の不純物拡散層であり、
前記トンネル絶縁膜と前記第１の誘電体膜はそれぞれ同時に生成された熱酸化膜であり、
前記浮遊ゲート電極と前記共通電極はそれぞれ同時に生成された第１のポリシリコン膜であり、
前記絶縁膜と前記第２の誘電体膜はそれぞれ同時に生成されたＯＮＯ膜であり、
前記制御ゲート電極と前記上部電極はそれぞれ同時に生成された第２のポリシリコン膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
不揮発性メモリとキャパシタと同一の半導体基板に備える半導体装置の製造方法であって、
前記半導体基板に不純物を導入して、前記半導体基板の第１の領域に導電層を形成すると共に、前記半導体基板の第２の領域に下部電極層を形成する工程と、
前記半導体基板に熱酸化を施して、前記導電層上にトンネル絶縁膜を形成すると共に、前記下部電極層上に第１の誘電体膜を形成する工程と、
前記トンネル絶縁膜と前記第１の誘電体膜とを覆うように第１のポリシリコン膜を形成し、前記第１のポリシリコン膜をパターニングして、前記トンネル絶縁膜上に浮遊ゲート電極を形成すると共に、前記第１の誘電体膜上に共通電極を形成する工程と、
前記浮遊ゲート電極と前記共通電極とを覆うようにＯＮＯ膜を形成し、前記ＯＮＯ膜をパターニングして、前記浮遊ゲート電極上に電極間絶縁膜を形成すると共に、前記共通電極上に第２の誘電体膜を形成する工程と、
前記電極間絶縁膜と前記第２の誘電体膜とを覆うように第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をパターニングして、前記電極間絶縁膜上に制御ゲート電極を形成すると共に、前記第２の誘電体膜上に上部電極を形成する工程と、
前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、を並列に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１】
不揮発性メモリとキャパシタとを同一の半導体基板に備える半導体装置であって、
前記不揮発性メモリは、
前記半導体基板の第１の領域に設けられた導電層と、
前記導電層上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられた制御ゲート電極と、を有し、
前記キャパシタは、
前記半導体基板の第２の領域に設けられた下部電極層と、
前記下部電極層上に設けられた第１の誘電体膜と、
前記第１の誘電体膜上に設けられた共通電極と、
前記共通電極上に設けられた第２の誘電体膜と、
前記第２の誘電体膜上に設けられた上部電極と、を有し、
前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、が並列に接続されていることを特徴とする半導体装置。
【請求項２】
前記導電層と前記下部電極層はそれぞれ同時に生成された同一導電型の不純物拡散層であり、
前記トンネル絶縁膜と前記第１の誘電体膜はそれぞれ同時に生成された熱酸化膜であり、
前記浮遊ゲート電極と前記共通電極はそれぞれ同時に生成された第１のポリシリコン膜であり、
前記絶縁膜と前記第２の誘電体膜はそれぞれ同時に生成されたＯＮＯ膜であり、
前記制御ゲート電極と前記上部電極はそれぞれ同時に生成された第２のポリシリコン膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
不揮発性メモリとキャパシタと同一の半導体基板に備える半導体装置の製造方法であって、
前記半導体基板に不純物を導入して、前記半導体基板の第１の領域に導電層を形成すると共に、前記半導体基板の第２の領域に下部電極層を形成する工程と、
前記半導体基板に熱酸化を施して、前記導電層上にトンネル絶縁膜を形成すると共に、前記下部電極層上に第１の誘電体膜を形成する工程と、
前記トンネル絶縁膜と前記第１の誘電体膜とを覆うように第１のポリシリコン膜を形成し、前記第１のポリシリコン膜をパターニングして、前記トンネル絶縁膜上に浮遊ゲート電極を形成すると共に、前記第１の誘電体膜上に共通電極を形成する工程と、
前記浮遊ゲート電極と前記共通電極とを覆うようにＯＮＯ膜を形成し、前記ＯＮＯ膜をパターニングして、前記浮遊ゲート電極上に電極間絶縁膜を形成すると共に、前記共通電極上に第２の誘電体膜を形成する工程と、
前記電極間絶縁膜と前記第２の誘電体膜とを覆うように第２のポリシリコン膜を形成し、前記第２のポリシリコン膜をパターニングして、前記電極間絶縁膜上に制御ゲート電極を形成すると共に、前記第２の誘電体膜上に上部電極を形成する工程と、
前記下部電極層と前記第１の誘電体膜と前記共通電極とからなる第１のキャパシタと、前記共通電極と前記第２の誘電体膜と前記上部電極とからなる第２のキャパシタと、を並列に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２０４３９４（Ｐ２０１２−２０４３９４Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６４８５３（Ｐ２０１１−６４８５３）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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