半導体装置の製造方法
【課題】ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜１２２を形成する工程（ａ）と、保護素子部３０２において第１の絶縁膜１２２の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部３０１において第１の絶縁膜１２２の表面を窒化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部３０１及び保護素子部３０２の上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極１４１及び保護素子の電極１４２を形成する工程（ｄ）とを備えている。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜１２２を形成する工程（ａ）と、保護素子部３０２において第１の絶縁膜１２２の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部３０１において第１の絶縁膜１２２の表面を窒化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部３０１及び保護素子部３０２の上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極１４１及び保護素子の電極１４２を形成する工程（ｄ）とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体基板上にメモリ素子とチャージングを低減する保護素子とを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成された種々の半導体装置において、製造工程において生じるチャージングは素子特性に影響を及ぼすため、チャージングを極力低減することが重要な課題になっている。特に、半導体基板上に、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）を用いる局所電荷蓄積型メモリと周辺ＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）とを混載した半導体記憶装置は、製造工程におけるチャージングの影響を受けやすい。チャージングによってＯＮＯ膜に電荷がトラップされると、しきい値電圧の変化及びばらつきが顕著になり、電荷保持特性に影響を及ぼす。このため、保護素子を設けることによりチャージングを低減することが検討されている。保護素子は、チャージングを効果的に低減できるだけでなく、メモリ及び周辺ＭＯＳＦＥＴの性能及び品質を低下させることなく形成できることが極めて重要である。
【０００３】
図２０は従来のチャージング保護素子（例えば、特許文献１を参照。）を示している。被保護素５０１のゲート（Ｇ）端子は、金属配線層５０２を介して保護素子５０３のドレイン（Ｄ）端子と接続されている。保護素子５０３のゲート（Ｇ）端子は、配線５０４を介して金属アンテナ５０５と接続されている。保護素子５０３は、ＮＭＯＳＦＥＴである。配線層形成工程において被保護素子５０１のゲート（Ｇ）端子に正のチャージが印加された場合には、金属アンテナ５０５を介して保護素子５０３のゲート端子（Ｇ）にも正電圧が印加される。これにより、保護素子５０３のドレイン（Ｄ）端子とソース（Ｓ）端子とが導通し、チャージは被保護素子５０１に帯電することなく基板（接地）に抜ける。一方、被保護素子５０１のゲート（Ｇ）端子に負のチャージが印加された場合には、保護素子５０３のドレイン（Ｄ）端子及びソース（Ｓ）端子とウエル拡散層とが順バイアスとなり、チャージは被保護素子５０１に帯電することなく基板（接地）に抜ける。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許６３３７５０２Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置は、チャージングを抑制できるのは配線形成工程よりも後であり、配線形成工程よりも前のＦＥＯＬ(Front End Of Line)と呼ばれるウェハープロセスの前半部においてはチャージングを抑制できない。
【０００６】
ＦＥＯＬでは、ドライエッチング、レジスト除去及びイオン注入工程等においてプラズマプロセスが多用され、正負の電荷が絶縁膜の上に形成された部材に帯電しやすい。これらの部材に電荷が帯電すると、絶縁膜の上下に高電界が発生して電流が流れ、絶縁膜の劣化を引き起こす。特に、ＯＮＯ膜を用いる局所電荷蓄積型メモリの場合には、電荷蓄積層に電荷がトラップされ、トラップされた電荷はメモリの初期しきい値を変動させる。トラップされた電荷は、熱処理により除去できる場合もある。しかし、微細化が進むにつれて熱処理温度を低く抑える必要があり、熱処理による除去は困難となってきている。このため、チャージングの抑制そのものが要求されている。
【０００７】
本発明は、前記の問題を解決し、ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は半導体装置の製造方法を、被保護素子のゲート絶縁膜と保護素子の界面絶縁膜の上に跨るように電極となる導電膜を形成する工程を備えている構成とする。
【０００９】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板の被保護素子部に形成された被保護素子と保護素子部に形成された保護素子とを備えた半導体装置の製造方法を対象とし、半導体基板の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜を形成する工程（ａ）と、保護素子部において第１の絶縁膜の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部及び保護素子部の上に跨るように導電膜を形成することにより、互いに接続された被保護素子のゲート電極及び保護素子の電極を形成する工程（ｄ）とを備えている。
【００１０】
第１の半導体装置の製造方法は、ゲート絶縁膜上及び界面絶縁膜上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極及び保護素子の保護素子電極を形成する工程を備えている。このため、被保護素子のゲート電極及び保護素子の保護素子電極を形成した段階から、被保護素子が保護される。従って、ＦＥＯＬにおいても被保護素子へのチャージングを効果的に抑制することができる。
【００１１】
本発明の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、保護素子部において第１の絶縁膜の残存する部分を除去して、半導体基板を露出させ、露出した半導体基板の上に保護素子の界面絶縁膜を形成する工程（ｅ）をさらに備え、工程（ｂ）では、第１の絶縁膜の一部を残存させ、工程（ｄ）では、保護素子部において界面絶縁膜の上に導電膜を形成してもよい。
【００１２】
本発明の半導体装置の製造方法において、工程（ｂ）では、第１の絶縁膜の一部を残存させ、工程（ｃ）では、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化すると共に、保護素子部において第１の絶縁膜の残存する部分の表面を窒化又はフッ化し、工程（ｄ）では、保護素子部において第１の絶縁膜の残存する部分の上に導電膜を形成してもよい。
【００１３】
本発明の半導体装置の製造方法において、工程（ｂ）では、保護素子部において第１の絶縁膜を除去して半導体基板を露出させ、露出した半導体基板の上に保護素子の界面絶縁膜を形成し、工程（ｃ）では、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化すると共に、保護素子部において界面絶縁膜の表面を窒化又はフッ化し、工程（ｄ）では、保護素子部において界面絶縁膜の上に導電膜を形成してもよい。
【００１４】
本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、半導体基板の周辺回路部に、周辺素子のゲート絶縁膜を形成する工程（ｆ）をさらに備え、工程（ｃ）では、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化すると共に、周辺回路部において周辺素子のゲート絶縁膜の表面を窒化又はフッ化してもよい。
【００１５】
本発明の半導体装置の製造方法において、工程（ｃ）では、第１の絶縁膜の表面を窒化又はフッ化した後、熱処理を行ってもよい。
【００１６】
本発明の半導体装置の製造方法において、被保護素子はメモリ素子であり、ゲート電極は、メモリ素子の制御ゲート電極とすればよい。
【００１７】
本発明の半導体装置の製造方法において、メモリ素子は、金属−酸化膜−窒化膜−酸化膜−シリコン（ＭＯＮＯＳ）型のメモリ素子としてもよい。
【００１８】
本発明の半導体装置の製造方法において、工程（ｃ）では、プラズマ処理を行えばよい。
【００１９】
本発明の半導体装置の製造方において、工程（ｄ）では、窒化層を形成した後、熱処理を行ってもよい。
【発明の効果】
【００２０】
本発明に係る半導体装置の製造方法によれば、ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できる。
【図面の簡単な説明】
【００２１】
【図１】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図１７】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図１８】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図１９】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図２０】従来の半導体装置を示す回路図である。
【発明を実施するための形態】
【００２２】
図１〜１５は一実施形態に係る半導体装置の製造方法を工程順に示している。各図において、被保護素子であるメモリ素子を形成する被保護素子部３０１、保護素子である保護ダイオードを形成する保護素子部３０２、周辺回路用の低耐圧トランジスタを形成する第１の周辺素子部３０３及び周辺回路用の高耐圧トランジスタを形成する第２の周辺素子部３０４を示している。
【００２３】
（１）メモリ素子の形成
まず、図１に示すように、半導体基板１０１上の全面に被保護素子のゲート絶縁膜となるＯＮＯ膜１２２を形成する。ＯＮＯ膜１２２は例えば、半導体基板１０１の上に熱酸化法により膜厚が約５ｎｍの第１の酸化シリコン膜１２２Ａを形成した後、第１の酸化シリコン膜１２２Ａの上に化学気相堆積（ＣＶＤ）法により膜厚が約１５ｎｍの第１の窒化シリコン膜１２２Ｂを形成する。続いて、第１の窒化シリコン膜１２２Ｂの上に熱酸化法により膜厚が約２０ｎｍの第２の酸化シリコン膜１２２Ｃを形成すればよい。なお、第２の酸化シリコン膜１２２Ｃは、熱酸化法による酸化シリコン膜とＣＶＤ法による酸化シリコン膜との積層構造としてもよい。
【００２４】
次に、図２に示すように、被保護素子部３０１にビット線拡散層１２４を形成する。具体的には、フォトリソグラフィー法により、ビット線拡散層１２４を形成する領域に開口部を有する第１のマスクパターン１５１を形成する。第１のマスクパターン１５１を用いてＯＮＯ膜１２２をドライエッチングにより選択的に除去する。この後、加速電圧が３０ｋｅＶであり、ドーズ量が２．０×１０15／ｃｍ2である注入条件で半導体基板１０１に対して砒素（Ａｓ）イオンを注入して、ビット線拡散層１２４を形成する。
【００２５】
次に、図３に示すように、第１のマスクパターン１５１を除去した後、熱酸化法によりビット線拡散層１２４の上面を酸化することにより、膜厚が約５０ｎｍのビット線絶縁膜１２５を形成する。
【００２６】
（２）ＰＮ接合の形成
図４に示すように、被保護素子部３０１を被覆する第２のマスクパターン１５２をフォトリソグラフィー法により形成した後、保護素子部３０２、第１の周辺素子部３０３及び第２の周辺素子部３０４において第２の酸化シリコン膜１２２Ｃを除去する。保護素子部３０２、第１の周辺素子部３０３及び第２の周辺素子部３０４には、第１の酸化シリコン膜１２２Ａ及び第１の窒化シリコン膜１２２ＢからなるＯＮ膜が残存する。
【００２７】
次に、図５に示すように、第２のマスクパターン１５２を除去した後、半導体基板１０１上の全面に、膜厚が１５ｎｍ程度の第２の窒化シリコン膜１２８をＣＶＤ法により堆積した後、フォトリソグラフィー法により保護素子部３０２を露出する開口部を有する第３のマスクパターン１５３を形成する。続いて、保護素子部に保護ダイオードとなるＰＮ接合を形成する。例えば、加速電圧が７０ｋｅＶであり、ドーズ量が２．０×１０15／ｃｍ2である注入条件により、砒素（Ａｓ）イオンを保護素子部３０２に注入し、Ｎ型不純物拡散層１３０Ａを形成する。続いて、加速電圧が４０ｋｅＶであり、ドーズ量が１．０×１０13／ｃｍ2である注入条件によりホウ素（Ｂ）イオンを保護素子部３０２に注入し、Ｎ型不純物拡散層１３０Ａの下にＰ型不純物拡散層１３０Ｂを形成すればよい。
【００２８】
（３）高耐圧ＭＯＳＦＥＴゲート絶縁膜の形成
図６に示すように、第３のマスクパターン１５３を除去した後、被保護素子部３０１及び保護素子部３０２に第３の酸化シリコン膜１３１を堆積する。例えばまず、半導体基板１０１上の全面にＣＶＤ法により膜厚が約３０ｎｍの酸化シリコン膜を堆積する。この後、フォトリソグラフィー法により第１の周辺素子部３０３及び第２の周辺素子部３０４を露出する開口部を有する第４のマスクパターン１５４を形成する。第４のマスクパターン１５４を用いて第１の周辺素子部３０３及び第２の周辺素子部３０４において酸化シリコン膜をウェットエッチングにより除去すればよい。
【００２９】
次に、図７に示すように、第４のマスクパターン１５４を除去した後、第３の酸化シリコン膜１３１をマスクとして、第１の周辺素子部３０３及び第２の周辺素子部３０４において第２の窒化シリコン膜１２８及び第１の窒化シリコン膜１２２Ｂを熱リン酸により除去する。続いて、第１の周辺素子部３０３及び第２の周辺素子部３０４において第１の酸化シリコン膜１２２Ａをウェットエッチングにより除去する。第３の酸化シリコン膜１３１は第１の酸化シリコン膜１２２Ａよりも厚いため、被保護素子部３０１及び保護素子部３０２において第３の酸化シリコン膜１３１が残存する。
【００３０】
次に、図８に示すように、第１の周辺素子部３０３及び第２の周辺素子部３０４に膜厚が約５ｎｍ〜２０ｎｍの高耐圧ＭＯＳＦＥＴ用のゲート絶縁膜１３４を熱酸化法により形成する。なお、ゲート絶縁膜１３４は、ＣＶＤ法により酸化シリコン膜形を成した後、熱酸化法により酸化シリコン膜の下側の半導体基板１０１上に熱酸化膜を形成した積層構造としてもよい。また、熱酸化膜を形成した後、熱酸化膜の上にＣＶＤ法による酸化シリコン膜を形成した積層構造としてもよい。
【００３１】
次に、図９に示すように、フォトリソグラフィー法により被保護素子部３０１及び保護素子部３０２を露出する開口部を有する第６のマスクパターン１５６を形成し、ウェットエッチングにより第３の酸化シリコン膜１３１を除去する。
【００３２】
次に、図１０に示すように、第６のマスクパターン１５６を除去した後、高耐圧ＭＯＳＦＥＴ用のゲート絶縁膜１３４をマスクとして、被保護素子部３０１及び保護素子部３０２において第２の窒化シリコン膜１２８及び第１の窒化シリコン膜１２２Ｂを熱リン酸により除去する。これにより、保護素子部３０２において第１の酸化シリコン膜１２２Ａが露出する。
【００３３】
（４）低耐圧ＭＯＳＦＥＴゲート絶縁膜の形成
図１１に示すように、フォトリソグラフィー法により第１の周辺素子部３０３を露出する開口部を有する第７のマスクパターン１５７を形成し、ウェットエッチングにより第１の周辺素子部３０３においてゲート絶縁膜１３４を除去する。
【００３４】
次に、図１２に示すように、第７のマスクパターン１５７を除去した後、熱酸化法により膜厚が２ｎｍ〜５ｎｍの低耐圧ＭＯＳＦＥＴ用のゲート絶縁膜１３７を形成する。なお、熱酸化法は外部燃焼方式によるファーネス又は急速熱酸化（ＲＴＯ）法としてもよいまた、内燃式のＩＳＳＧ(In Situ Steam Generation)酸化法としてもよい。
【００３５】
次に、図１３に示すように、界面層となる窒化層１３８を形成する。具体的には、被保護素子部３０１に形成された第２の酸化シリコン膜１２２Ｃ、保護素子部３０２に形成された第１の酸化シリコン膜１２２Ａ、第１の周辺素子部３０３に形成されたゲート絶縁膜１３７及び第２の周辺素子部３０４に形成されたゲート絶縁膜１３４の上部をプラズマ窒化処理する。窒化処理後、高速熱処理（ＲＴＰ）によるアニール処理を実施する。窒化処理により低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７の膜質を向上させることができる。また、ゲート電極にホウ素（Ｂ）イオンを注入する場合、ホウ素が半導体基板１０１へ拡散することを抑制できる。なお、窒化層１３８の形成は、ファーネスにより実施してもよい。また、窒素に代えてフッ素を用いてフッ化処理を行い、窒化層に代えてフッ化層を形成してもよい。
【００３６】
（５）電極の形成
図１４に示すように、フォトリソグラフィー法により保護素子部３０２を露出する開口部を有する第８のマスクパターン１５８を形成し、保護素子部３０２において窒化層１３８及び第１の酸化シリコン膜１２２Ａをウェットエッチングにより除去する。ウェットエッチングの最後にオゾン洗浄処理を行い、半導体基板１０１上に膜厚が１ｎｍ程度の界面酸化膜１４０を形成する。界面酸化膜１４０を形成することにより、後の工程において多結晶シリコン膜を成長させる際に、一部がエピタキシャル成長してしまうことを抑え、デバイス特性を安定にすることができる。
【００３７】
次に、図１５に示すように、第８のマスクパターン１５８を除去した後、被保護素子部３０１、保護素子部３０２、第１の周辺素子部３０３及び第２の周辺素子部３０４に多結晶シリコン膜をＣＶＤ法により堆積する。堆積した多結晶シリコン膜を選択的にエッチング除去することにより、メモリ素子のコントロールゲート電極１４１、保護素子の電極１４２、低耐圧ＭＯＳＦＥＴのゲート電極１４３及び高耐圧ＭＯＳＦＥＴのゲート電極１４４を形成する。なお、コントロールゲート電極１４１は、保護素子の電極１４２と接続されるように、保護素子部３０２まで連続して形成する。
【００３８】
この後、詳細な説明は省略するが、第１の周辺素子部３０３及び第２の周辺素子部３０４においてソース／ドレインを形成し、必要に応じてシリサイド層、金属配線、保護膜及びボンディングパッド等を形成する。
【００３９】
本実施形態の半導体装置及びその製造方法によれば、被保護素子部３０１におけるコントロールゲート電極１４１と保護素子部３０２におけるダイオードの電極１４２とを同一の多結晶シリコン膜を用いて同時に形成している。また、コントロールゲート電極１４１とダイオードの電極１４２とは接続されている。このため、多結晶シリコン膜の形成よりも後の工程において保護ダイオードが機能し、ＦＥＯＬにおけるチャージングをほぼ確実に防止することができる。従って、メモリ素子の高性能化を図ることができる。また、保護素子はメモリ素子及び周辺回路のＭＯＳＦＥＴと整合性良く形成できるため、メモリ素子及び周辺ＭＯＳＦＥＴの性能及び品質が低下するおそれがない。
【００４０】
本実施形態においては、窒化層１３８を除去した後に多結晶シリコン膜を形成し各電極を形成した。しかし、保護素子の電極１４２と界面酸化膜１４０との間に窒化層１３８が存在していてもよい。この場合には、図１６に示すように低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７を形成した後、保護素子部３０２において第１の酸化シリコン膜１２２Ａをウェットエッチングにより除去し、膜厚が１ｎｍ程度の界面酸化膜１４０を形成する。次に、図１７に示すように、第８のマスクパターン１５８を除去した後、半導体基板１０１上の全面に窒化層１３８を形成すればよい。この後、図１８に示すように、コントロールゲート電極１４１、保護素子の電極１４２、低耐圧ＭＯＳＦＥＴのゲート電極１４３及び高耐圧ＭＯＳＦＥＴのゲート電極１４４を形成すればよい。
【００４１】
レジストパターンを除去する際の除去液には、アンモニア過酸化水素水（ＡＰＭ：ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ）が通常使用される。ゲート絶縁膜の露出面に対してＡＰＭ洗浄を実施すると、Ｈ2Ｏ2の影響によりゲート絶縁膜に局所的なピンホールが発生するおそれがある。また、ピンホールの影響は、窒化したゲート酸化膜の方が大きい。このため、窒化層１３８を第８のマスクパターン１５８を除去した後に形成することにより、第８のマスクパターン１５８を除去する洗浄工程により、低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７の膜質を向上させることができる。従って、周辺ＭＯＳＦＥＴの性能化及び信頼性をさらに向上させることができる。
【００４２】
また、保護素子の電極１４２と半導体基板１０１との間に、窒化層１３８と第１の酸化シリコン膜１２２Ａとが存在していてもよい。この場合には、図１３に示す工程において窒化層１３８を形成した後、窒化層１３８及び第１の酸化シリコン膜１２２Ａを除去せずに、図１９に示すように、コントロールゲート電極１４１、保護素子の電極１４２、低耐圧ＭＯＳＦＥＴのゲート電極１４３及び高耐圧ＭＯＳＦＥＴのゲート電極１４４を形成すればよい。
【００４３】
このようにすれば、低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７を形成し、窒化処理を行った後に、洗浄工程を行う必要がない。従って、洗浄工程による低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７の膜質の劣化を防止することができる。このため、周辺ＭＯＳＦＥＴの性能化及び信頼性化をさらに向上させることができる。
【００４４】
本実施形態では、周辺素子部に低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴの２種類の周辺素子を備えている例を示した。しかし、周辺素子部に形成する周辺素子は３種類以上であってもよく、１種類であってもよい。
【００４５】
本実施形態は、特にチャージングの影響を受けやすいメモリ装置について説明したが、メモリ装置以外の半導体装置においても、同様にチャージングを低減する効果が得られる。
【産業上の利用可能性】
【００４６】
本発明に係る半導体装置の製造方法は、ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制でき、特に、ゲート絶縁膜としてＯＮＯ膜を有するメモリ部と、周辺ＭＯＳＦＥＴとを備えた半導体装置の製造方法等として有用である。
【符号の説明】
【００４７】
１０１ 半導体基板
１２２ ＯＮＯ膜
１２２Ａ 第１の酸化シリコン膜
１２２Ｂ 第１の窒化シリコン膜
１２２Ｃ 第２の酸化シリコン膜
１２４ ビット線拡散層
１２５ ビット線絶縁膜
１２８ 第２の窒化シリコン膜
１３０Ａ Ｎ型不純物拡散層
１３０Ｂ Ｐ型不純物拡散層
１３１ 第３の酸化シリコン膜
１３４ ゲート絶縁膜
１３７ ゲート絶縁膜
１３８ 窒化層
１４０ 界面酸化膜
１４１ コントロールゲート電極
１４２ 電極
１４３ ゲート電極
１４４ ゲート電極
１５１ 第１のマスクパターン
１５２ 第２のマスクパターン
１５３ 第３のマスクパターン
１５４ 第４のマスクパターン
１５６ 第６のマスクパターン
１５７ 第７のマスクパターン
１５８ 第８のマスクパターン
３０１ 被保護素子部
３０２ 保護素子部
３０３ 第１の周辺素子部
３０４ 第２の周辺素子部
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体基板上にメモリ素子とチャージングを低減する保護素子とを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成された種々の半導体装置において、製造工程において生じるチャージングは素子特性に影響を及ぼすため、チャージングを極力低減することが重要な課題になっている。特に、半導体基板上に、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）を用いる局所電荷蓄積型メモリと周辺ＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）とを混載した半導体記憶装置は、製造工程におけるチャージングの影響を受けやすい。チャージングによってＯＮＯ膜に電荷がトラップされると、しきい値電圧の変化及びばらつきが顕著になり、電荷保持特性に影響を及ぼす。このため、保護素子を設けることによりチャージングを低減することが検討されている。保護素子は、チャージングを効果的に低減できるだけでなく、メモリ及び周辺ＭＯＳＦＥＴの性能及び品質を低下させることなく形成できることが極めて重要である。
【０００３】
図２０は従来のチャージング保護素子（例えば、特許文献１を参照。）を示している。被保護素５０１のゲート（Ｇ）端子は、金属配線層５０２を介して保護素子５０３のドレイン（Ｄ）端子と接続されている。保護素子５０３のゲート（Ｇ）端子は、配線５０４を介して金属アンテナ５０５と接続されている。保護素子５０３は、ＮＭＯＳＦＥＴである。配線層形成工程において被保護素子５０１のゲート（Ｇ）端子に正のチャージが印加された場合には、金属アンテナ５０５を介して保護素子５０３のゲート端子（Ｇ）にも正電圧が印加される。これにより、保護素子５０３のドレイン（Ｄ）端子とソース（Ｓ）端子とが導通し、チャージは被保護素子５０１に帯電することなく基板（接地）に抜ける。一方、被保護素子５０１のゲート（Ｇ）端子に負のチャージが印加された場合には、保護素子５０３のドレイン（Ｄ）端子及びソース（Ｓ）端子とウエル拡散層とが順バイアスとなり、チャージは被保護素子５０１に帯電することなく基板（接地）に抜ける。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許６３３７５０２Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置は、チャージングを抑制できるのは配線形成工程よりも後であり、配線形成工程よりも前のＦＥＯＬ(Front End Of Line)と呼ばれるウェハープロセスの前半部においてはチャージングを抑制できない。
【０００６】
ＦＥＯＬでは、ドライエッチング、レジスト除去及びイオン注入工程等においてプラズマプロセスが多用され、正負の電荷が絶縁膜の上に形成された部材に帯電しやすい。これらの部材に電荷が帯電すると、絶縁膜の上下に高電界が発生して電流が流れ、絶縁膜の劣化を引き起こす。特に、ＯＮＯ膜を用いる局所電荷蓄積型メモリの場合には、電荷蓄積層に電荷がトラップされ、トラップされた電荷はメモリの初期しきい値を変動させる。トラップされた電荷は、熱処理により除去できる場合もある。しかし、微細化が進むにつれて熱処理温度を低く抑える必要があり、熱処理による除去は困難となってきている。このため、チャージングの抑制そのものが要求されている。
【０００７】
本発明は、前記の問題を解決し、ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は半導体装置の製造方法を、被保護素子のゲート絶縁膜と保護素子の界面絶縁膜の上に跨るように電極となる導電膜を形成する工程を備えている構成とする。
【０００９】
具体的に、本発明に係る半導体装置の製造方法は、半導体基板の被保護素子部に形成された被保護素子と保護素子部に形成された保護素子とを備えた半導体装置の製造方法を対象とし、半導体基板の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜を形成する工程（ａ）と、保護素子部において第１の絶縁膜の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部及び保護素子部の上に跨るように導電膜を形成することにより、互いに接続された被保護素子のゲート電極及び保護素子の電極を形成する工程（ｄ）とを備えている。
【００１０】
第１の半導体装置の製造方法は、ゲート絶縁膜上及び界面絶縁膜上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極及び保護素子の保護素子電極を形成する工程を備えている。このため、被保護素子のゲート電極及び保護素子の保護素子電極を形成した段階から、被保護素子が保護される。従って、ＦＥＯＬにおいても被保護素子へのチャージングを効果的に抑制することができる。
【００１１】
本発明の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、保護素子部において第１の絶縁膜の残存する部分を除去して、半導体基板を露出させ、露出した半導体基板の上に保護素子の界面絶縁膜を形成する工程（ｅ）をさらに備え、工程（ｂ）では、第１の絶縁膜の一部を残存させ、工程（ｄ）では、保護素子部において界面絶縁膜の上に導電膜を形成してもよい。
【００１２】
本発明の半導体装置の製造方法において、工程（ｂ）では、第１の絶縁膜の一部を残存させ、工程（ｃ）では、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化すると共に、保護素子部において第１の絶縁膜の残存する部分の表面を窒化又はフッ化し、工程（ｄ）では、保護素子部において第１の絶縁膜の残存する部分の上に導電膜を形成してもよい。
【００１３】
本発明の半導体装置の製造方法において、工程（ｂ）では、保護素子部において第１の絶縁膜を除去して半導体基板を露出させ、露出した半導体基板の上に保護素子の界面絶縁膜を形成し、工程（ｃ）では、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化すると共に、保護素子部において界面絶縁膜の表面を窒化又はフッ化し、工程（ｄ）では、保護素子部において界面絶縁膜の上に導電膜を形成してもよい。
【００１４】
本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、半導体基板の周辺回路部に、周辺素子のゲート絶縁膜を形成する工程（ｆ）をさらに備え、工程（ｃ）では、被保護素子部において第１の絶縁膜の表面を窒化又はフッ化すると共に、周辺回路部において周辺素子のゲート絶縁膜の表面を窒化又はフッ化してもよい。
【００１５】
本発明の半導体装置の製造方法において、工程（ｃ）では、第１の絶縁膜の表面を窒化又はフッ化した後、熱処理を行ってもよい。
【００１６】
本発明の半導体装置の製造方法において、被保護素子はメモリ素子であり、ゲート電極は、メモリ素子の制御ゲート電極とすればよい。
【００１７】
本発明の半導体装置の製造方法において、メモリ素子は、金属−酸化膜−窒化膜−酸化膜−シリコン（ＭＯＮＯＳ）型のメモリ素子としてもよい。
【００１８】
本発明の半導体装置の製造方法において、工程（ｃ）では、プラズマ処理を行えばよい。
【００１９】
本発明の半導体装置の製造方において、工程（ｄ）では、窒化層を形成した後、熱処理を行ってもよい。
【発明の効果】
【００２０】
本発明に係る半導体装置の製造方法によれば、ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できる。
【図面の簡単な説明】
【００２１】
【図１】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図１７】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図１８】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図１９】一実施形態に係る半導体装置の製造方法の変形例の一工程を示す断面図である。
【図２０】従来の半導体装置を示す回路図である。
【発明を実施するための形態】
【００２２】
図１〜１５は一実施形態に係る半導体装置の製造方法を工程順に示している。各図において、被保護素子であるメモリ素子を形成する被保護素子部３０１、保護素子である保護ダイオードを形成する保護素子部３０２、周辺回路用の低耐圧トランジスタを形成する第１の周辺素子部３０３及び周辺回路用の高耐圧トランジスタを形成する第２の周辺素子部３０４を示している。
【００２３】
（１）メモリ素子の形成
まず、図１に示すように、半導体基板１０１上の全面に被保護素子のゲート絶縁膜となるＯＮＯ膜１２２を形成する。ＯＮＯ膜１２２は例えば、半導体基板１０１の上に熱酸化法により膜厚が約５ｎｍの第１の酸化シリコン膜１２２Ａを形成した後、第１の酸化シリコン膜１２２Ａの上に化学気相堆積（ＣＶＤ）法により膜厚が約１５ｎｍの第１の窒化シリコン膜１２２Ｂを形成する。続いて、第１の窒化シリコン膜１２２Ｂの上に熱酸化法により膜厚が約２０ｎｍの第２の酸化シリコン膜１２２Ｃを形成すればよい。なお、第２の酸化シリコン膜１２２Ｃは、熱酸化法による酸化シリコン膜とＣＶＤ法による酸化シリコン膜との積層構造としてもよい。
【００２４】
次に、図２に示すように、被保護素子部３０１にビット線拡散層１２４を形成する。具体的には、フォトリソグラフィー法により、ビット線拡散層１２４を形成する領域に開口部を有する第１のマスクパターン１５１を形成する。第１のマスクパターン１５１を用いてＯＮＯ膜１２２をドライエッチングにより選択的に除去する。この後、加速電圧が３０ｋｅＶであり、ドーズ量が２．０×１０15／ｃｍ2である注入条件で半導体基板１０１に対して砒素（Ａｓ）イオンを注入して、ビット線拡散層１２４を形成する。
【００２５】
次に、図３に示すように、第１のマスクパターン１５１を除去した後、熱酸化法によりビット線拡散層１２４の上面を酸化することにより、膜厚が約５０ｎｍのビット線絶縁膜１２５を形成する。
【００２６】
（２）ＰＮ接合の形成
図４に示すように、被保護素子部３０１を被覆する第２のマスクパターン１５２をフォトリソグラフィー法により形成した後、保護素子部３０２、第１の周辺素子部３０３及び第２の周辺素子部３０４において第２の酸化シリコン膜１２２Ｃを除去する。保護素子部３０２、第１の周辺素子部３０３及び第２の周辺素子部３０４には、第１の酸化シリコン膜１２２Ａ及び第１の窒化シリコン膜１２２ＢからなるＯＮ膜が残存する。
【００２７】
次に、図５に示すように、第２のマスクパターン１５２を除去した後、半導体基板１０１上の全面に、膜厚が１５ｎｍ程度の第２の窒化シリコン膜１２８をＣＶＤ法により堆積した後、フォトリソグラフィー法により保護素子部３０２を露出する開口部を有する第３のマスクパターン１５３を形成する。続いて、保護素子部に保護ダイオードとなるＰＮ接合を形成する。例えば、加速電圧が７０ｋｅＶであり、ドーズ量が２．０×１０15／ｃｍ2である注入条件により、砒素（Ａｓ）イオンを保護素子部３０２に注入し、Ｎ型不純物拡散層１３０Ａを形成する。続いて、加速電圧が４０ｋｅＶであり、ドーズ量が１．０×１０13／ｃｍ2である注入条件によりホウ素（Ｂ）イオンを保護素子部３０２に注入し、Ｎ型不純物拡散層１３０Ａの下にＰ型不純物拡散層１３０Ｂを形成すればよい。
【００２８】
（３）高耐圧ＭＯＳＦＥＴゲート絶縁膜の形成
図６に示すように、第３のマスクパターン１５３を除去した後、被保護素子部３０１及び保護素子部３０２に第３の酸化シリコン膜１３１を堆積する。例えばまず、半導体基板１０１上の全面にＣＶＤ法により膜厚が約３０ｎｍの酸化シリコン膜を堆積する。この後、フォトリソグラフィー法により第１の周辺素子部３０３及び第２の周辺素子部３０４を露出する開口部を有する第４のマスクパターン１５４を形成する。第４のマスクパターン１５４を用いて第１の周辺素子部３０３及び第２の周辺素子部３０４において酸化シリコン膜をウェットエッチングにより除去すればよい。
【００２９】
次に、図７に示すように、第４のマスクパターン１５４を除去した後、第３の酸化シリコン膜１３１をマスクとして、第１の周辺素子部３０３及び第２の周辺素子部３０４において第２の窒化シリコン膜１２８及び第１の窒化シリコン膜１２２Ｂを熱リン酸により除去する。続いて、第１の周辺素子部３０３及び第２の周辺素子部３０４において第１の酸化シリコン膜１２２Ａをウェットエッチングにより除去する。第３の酸化シリコン膜１３１は第１の酸化シリコン膜１２２Ａよりも厚いため、被保護素子部３０１及び保護素子部３０２において第３の酸化シリコン膜１３１が残存する。
【００３０】
次に、図８に示すように、第１の周辺素子部３０３及び第２の周辺素子部３０４に膜厚が約５ｎｍ〜２０ｎｍの高耐圧ＭＯＳＦＥＴ用のゲート絶縁膜１３４を熱酸化法により形成する。なお、ゲート絶縁膜１３４は、ＣＶＤ法により酸化シリコン膜形を成した後、熱酸化法により酸化シリコン膜の下側の半導体基板１０１上に熱酸化膜を形成した積層構造としてもよい。また、熱酸化膜を形成した後、熱酸化膜の上にＣＶＤ法による酸化シリコン膜を形成した積層構造としてもよい。
【００３１】
次に、図９に示すように、フォトリソグラフィー法により被保護素子部３０１及び保護素子部３０２を露出する開口部を有する第６のマスクパターン１５６を形成し、ウェットエッチングにより第３の酸化シリコン膜１３１を除去する。
【００３２】
次に、図１０に示すように、第６のマスクパターン１５６を除去した後、高耐圧ＭＯＳＦＥＴ用のゲート絶縁膜１３４をマスクとして、被保護素子部３０１及び保護素子部３０２において第２の窒化シリコン膜１２８及び第１の窒化シリコン膜１２２Ｂを熱リン酸により除去する。これにより、保護素子部３０２において第１の酸化シリコン膜１２２Ａが露出する。
【００３３】
（４）低耐圧ＭＯＳＦＥＴゲート絶縁膜の形成
図１１に示すように、フォトリソグラフィー法により第１の周辺素子部３０３を露出する開口部を有する第７のマスクパターン１５７を形成し、ウェットエッチングにより第１の周辺素子部３０３においてゲート絶縁膜１３４を除去する。
【００３４】
次に、図１２に示すように、第７のマスクパターン１５７を除去した後、熱酸化法により膜厚が２ｎｍ〜５ｎｍの低耐圧ＭＯＳＦＥＴ用のゲート絶縁膜１３７を形成する。なお、熱酸化法は外部燃焼方式によるファーネス又は急速熱酸化（ＲＴＯ）法としてもよいまた、内燃式のＩＳＳＧ(In Situ Steam Generation)酸化法としてもよい。
【００３５】
次に、図１３に示すように、界面層となる窒化層１３８を形成する。具体的には、被保護素子部３０１に形成された第２の酸化シリコン膜１２２Ｃ、保護素子部３０２に形成された第１の酸化シリコン膜１２２Ａ、第１の周辺素子部３０３に形成されたゲート絶縁膜１３７及び第２の周辺素子部３０４に形成されたゲート絶縁膜１３４の上部をプラズマ窒化処理する。窒化処理後、高速熱処理（ＲＴＰ）によるアニール処理を実施する。窒化処理により低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７の膜質を向上させることができる。また、ゲート電極にホウ素（Ｂ）イオンを注入する場合、ホウ素が半導体基板１０１へ拡散することを抑制できる。なお、窒化層１３８の形成は、ファーネスにより実施してもよい。また、窒素に代えてフッ素を用いてフッ化処理を行い、窒化層に代えてフッ化層を形成してもよい。
【００３６】
（５）電極の形成
図１４に示すように、フォトリソグラフィー法により保護素子部３０２を露出する開口部を有する第８のマスクパターン１５８を形成し、保護素子部３０２において窒化層１３８及び第１の酸化シリコン膜１２２Ａをウェットエッチングにより除去する。ウェットエッチングの最後にオゾン洗浄処理を行い、半導体基板１０１上に膜厚が１ｎｍ程度の界面酸化膜１４０を形成する。界面酸化膜１４０を形成することにより、後の工程において多結晶シリコン膜を成長させる際に、一部がエピタキシャル成長してしまうことを抑え、デバイス特性を安定にすることができる。
【００３７】
次に、図１５に示すように、第８のマスクパターン１５８を除去した後、被保護素子部３０１、保護素子部３０２、第１の周辺素子部３０３及び第２の周辺素子部３０４に多結晶シリコン膜をＣＶＤ法により堆積する。堆積した多結晶シリコン膜を選択的にエッチング除去することにより、メモリ素子のコントロールゲート電極１４１、保護素子の電極１４２、低耐圧ＭＯＳＦＥＴのゲート電極１４３及び高耐圧ＭＯＳＦＥＴのゲート電極１４４を形成する。なお、コントロールゲート電極１４１は、保護素子の電極１４２と接続されるように、保護素子部３０２まで連続して形成する。
【００３８】
この後、詳細な説明は省略するが、第１の周辺素子部３０３及び第２の周辺素子部３０４においてソース／ドレインを形成し、必要に応じてシリサイド層、金属配線、保護膜及びボンディングパッド等を形成する。
【００３９】
本実施形態の半導体装置及びその製造方法によれば、被保護素子部３０１におけるコントロールゲート電極１４１と保護素子部３０２におけるダイオードの電極１４２とを同一の多結晶シリコン膜を用いて同時に形成している。また、コントロールゲート電極１４１とダイオードの電極１４２とは接続されている。このため、多結晶シリコン膜の形成よりも後の工程において保護ダイオードが機能し、ＦＥＯＬにおけるチャージングをほぼ確実に防止することができる。従って、メモリ素子の高性能化を図ることができる。また、保護素子はメモリ素子及び周辺回路のＭＯＳＦＥＴと整合性良く形成できるため、メモリ素子及び周辺ＭＯＳＦＥＴの性能及び品質が低下するおそれがない。
【００４０】
本実施形態においては、窒化層１３８を除去した後に多結晶シリコン膜を形成し各電極を形成した。しかし、保護素子の電極１４２と界面酸化膜１４０との間に窒化層１３８が存在していてもよい。この場合には、図１６に示すように低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７を形成した後、保護素子部３０２において第１の酸化シリコン膜１２２Ａをウェットエッチングにより除去し、膜厚が１ｎｍ程度の界面酸化膜１４０を形成する。次に、図１７に示すように、第８のマスクパターン１５８を除去した後、半導体基板１０１上の全面に窒化層１３８を形成すればよい。この後、図１８に示すように、コントロールゲート電極１４１、保護素子の電極１４２、低耐圧ＭＯＳＦＥＴのゲート電極１４３及び高耐圧ＭＯＳＦＥＴのゲート電極１４４を形成すればよい。
【００４１】
レジストパターンを除去する際の除去液には、アンモニア過酸化水素水（ＡＰＭ：ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ）が通常使用される。ゲート絶縁膜の露出面に対してＡＰＭ洗浄を実施すると、Ｈ2Ｏ2の影響によりゲート絶縁膜に局所的なピンホールが発生するおそれがある。また、ピンホールの影響は、窒化したゲート酸化膜の方が大きい。このため、窒化層１３８を第８のマスクパターン１５８を除去した後に形成することにより、第８のマスクパターン１５８を除去する洗浄工程により、低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７の膜質を向上させることができる。従って、周辺ＭＯＳＦＥＴの性能化及び信頼性をさらに向上させることができる。
【００４２】
また、保護素子の電極１４２と半導体基板１０１との間に、窒化層１３８と第１の酸化シリコン膜１２２Ａとが存在していてもよい。この場合には、図１３に示す工程において窒化層１３８を形成した後、窒化層１３８及び第１の酸化シリコン膜１２２Ａを除去せずに、図１９に示すように、コントロールゲート電極１４１、保護素子の電極１４２、低耐圧ＭＯＳＦＥＴのゲート電極１４３及び高耐圧ＭＯＳＦＥＴのゲート電極１４４を形成すればよい。
【００４３】
このようにすれば、低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７を形成し、窒化処理を行った後に、洗浄工程を行う必要がない。従って、洗浄工程による低耐圧ＭＯＳＦＥＴのゲート絶縁膜１３７の膜質の劣化を防止することができる。このため、周辺ＭＯＳＦＥＴの性能化及び信頼性化をさらに向上させることができる。
【００４４】
本実施形態では、周辺素子部に低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴの２種類の周辺素子を備えている例を示した。しかし、周辺素子部に形成する周辺素子は３種類以上であってもよく、１種類であってもよい。
【００４５】
本実施形態は、特にチャージングの影響を受けやすいメモリ装置について説明したが、メモリ装置以外の半導体装置においても、同様にチャージングを低減する効果が得られる。
【産業上の利用可能性】
【００４６】
本発明に係る半導体装置の製造方法は、ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制でき、特に、ゲート絶縁膜としてＯＮＯ膜を有するメモリ部と、周辺ＭＯＳＦＥＴとを備えた半導体装置の製造方法等として有用である。
【符号の説明】
【００４７】
１０１ 半導体基板
１２２ ＯＮＯ膜
１２２Ａ 第１の酸化シリコン膜
１２２Ｂ 第１の窒化シリコン膜
１２２Ｃ 第２の酸化シリコン膜
１２４ ビット線拡散層
１２５ ビット線絶縁膜
１２８ 第２の窒化シリコン膜
１３０Ａ Ｎ型不純物拡散層
１３０Ｂ Ｐ型不純物拡散層
１３１ 第３の酸化シリコン膜
１３４ ゲート絶縁膜
１３７ ゲート絶縁膜
１３８ 窒化層
１４０ 界面酸化膜
１４１ コントロールゲート電極
１４２ 電極
１４３ ゲート電極
１４４ ゲート電極
１５１ 第１のマスクパターン
１５２ 第２のマスクパターン
１５３ 第３のマスクパターン
１５４ 第４のマスクパターン
１５６ 第６のマスクパターン
１５７ 第７のマスクパターン
１５８ 第８のマスクパターン
３０１ 被保護素子部
３０２ 保護素子部
３０３ 第１の周辺素子部
３０４ 第２の周辺素子部
【特許請求の範囲】
【請求項１】
半導体基板の被保護素子部に形成された被保護素子と保護素子部に形成された保護素子とを備えた半導体装置の製造方法であって、
前記半導体基板の上に、前記被保護素子のゲート絶縁膜となる第１の絶縁膜を形成する工程（ａ）と、
前記保護素子部において前記第１の絶縁膜の少なくとも一部を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記被保護素子部及び保護素子部の上に跨るように導電膜を形成することにより、互いに接続された前記被保護素子のゲート電極及び前記保護素子の電極を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記保護素子部において前記第１の絶縁膜の残存する部分を除去して、前記半導体基板を露出させ、露出した前記半導体基板の上に前記保護素子の界面絶縁膜を形成する工程（ｅ）をさらに備え、
前記工程（ｂ）では、前記第１の絶縁膜の一部を残存させ、
前記工程（ｄ）では、前記保護素子部において前記界面絶縁膜の上に前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）では、前記第１の絶縁膜の一部を残存させ、
前記工程（ｃ）では、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化すると共に、前記保護素子部において前記第１の絶縁膜の残存する部分の表面を窒化又はフッ化し、
前記工程（ｄ）では、前記保護素子部において前記第１の絶縁膜の残存する部分の上に前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）では、前記保護素子部において前記第１の絶縁膜を除去して前記半導体基板を露出させ、露出した前記半導体基板の上に前記保護素子の界面絶縁膜を形成し、
前記工程（ｃ）では、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化すると共に、前記保護素子部において前記界面絶縁膜の表面を窒化又はフッ化し、
前記工程（ｄ）では、前記保護素子部において前記界面絶縁膜の上に前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）よりも後で且つ前記工程（ｂ）よりも前に、前記半導体基板の周辺回路部に、周辺素子のゲート絶縁膜を形成する工程（ｆ）をさらに備え、
前記工程（ｃ）では、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化すると共に、前記周辺回路部において前記周辺素子のゲート絶縁膜の表面を窒化又はフッ化することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）では、前記前記第１の絶縁膜の表面を窒化又はフッ化した後、熱処理を行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記被保護素子はメモリ素子であり、
前記ゲート電極は、前記メモリ素子の制御ゲート電極であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記メモリ素子は、金属−酸化膜−窒化膜−酸化膜−シリコン（ＭＯＮＯＳ）型のメモリ素子であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）では、プラズマ処理を行うことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の被保護素子部に形成された被保護素子と保護素子部に形成された保護素子とを備えた半導体装置の製造方法であって、
前記半導体基板の上に、前記被保護素子のゲート絶縁膜となる第１の絶縁膜を形成する工程（ａ）と、
前記保護素子部において前記第１の絶縁膜の少なくとも一部を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記被保護素子部及び保護素子部の上に跨るように導電膜を形成することにより、互いに接続された前記被保護素子のゲート電極及び前記保護素子の電極を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記保護素子部において前記第１の絶縁膜の残存する部分を除去して、前記半導体基板を露出させ、露出した前記半導体基板の上に前記保護素子の界面絶縁膜を形成する工程（ｅ）をさらに備え、
前記工程（ｂ）では、前記第１の絶縁膜の一部を残存させ、
前記工程（ｄ）では、前記保護素子部において前記界面絶縁膜の上に前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）では、前記第１の絶縁膜の一部を残存させ、
前記工程（ｃ）では、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化すると共に、前記保護素子部において前記第１の絶縁膜の残存する部分の表面を窒化又はフッ化し、
前記工程（ｄ）では、前記保護素子部において前記第１の絶縁膜の残存する部分の上に前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）では、前記保護素子部において前記第１の絶縁膜を除去して前記半導体基板を露出させ、露出した前記半導体基板の上に前記保護素子の界面絶縁膜を形成し、
前記工程（ｃ）では、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化すると共に、前記保護素子部において前記界面絶縁膜の表面を窒化又はフッ化し、
前記工程（ｄ）では、前記保護素子部において前記界面絶縁膜の上に前記導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）よりも後で且つ前記工程（ｂ）よりも前に、前記半導体基板の周辺回路部に、周辺素子のゲート絶縁膜を形成する工程（ｆ）をさらに備え、
前記工程（ｃ）では、前記被保護素子部において前記第１の絶縁膜の表面を窒化又はフッ化すると共に、前記周辺回路部において前記周辺素子のゲート絶縁膜の表面を窒化又はフッ化することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）では、前記前記第１の絶縁膜の表面を窒化又はフッ化した後、熱処理を行うことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記被保護素子はメモリ素子であり、
前記ゲート電極は、前記メモリ素子の制御ゲート電極であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記メモリ素子は、金属−酸化膜−窒化膜−酸化膜−シリコン（ＭＯＮＯＳ）型のメモリ素子であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｃ）では、プラズマ処理を行うことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−２３８７３２（Ｐ２０１１−２３８７３２Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０８０８６（Ｐ２０１０−１０８０８６）
【出願日】平成２２年５月１０日（２０１０．５．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月１０日（２０１０．５．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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