【課題】 セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。 （もっと読む）

【課題】 リーク電流の少ない半導体装置を提供する。
【解決手段】 半導体装置は、第１導電型を有する半導体基板１を含む。第２導電型を有する１対のソース／ドレイン領域４が半導体基板の表面に形成される。ゲート絶縁膜３がソース／ドレイン領域相互間のチャネル領域上に配設される。第１導電型を有するゲート電極５がゲート絶縁膜上に配設される。ゲート電極は、チャネル領域の上方に位置する第１部分５ａと、ソース／ドレイン領域の上方に位置する第２部分５ｂとを有する。第２部分の多数キャリア濃度は第１部分の多数キャリア濃度より低い。 （もっと読む）

【課題】 正負両極のいずれの高電界においてもリーク電流を低減することができ、且つ単独の高誘電体膜では困難な低電界から高電界の広い電界領域でリーク電流を抑制する。
【解決手段】 第１導電型の半導体基板１０の主面上にトンネル絶縁膜１１を介して選択的に形成されたフローティングゲート電極１２と、フローティングゲート電極１２上に電極間絶縁膜１３を介して形成されたコントロールゲート電極１４と、各ゲート電極１２，１４に対応して基板の主面に形成された第２導電型のソース・ドレイン領域１５とを備えた不揮発性半導体メモリ装置であって、電極間絶縁膜１３は、２種類以上の高誘電体材料１３ａ，１３ｂ，１３ｃによる３層以上の積層構造を有する。 （もっと読む）

デュアルビットメモリコアのアレイの少なくとも一部を形成する方法が開示される。最初に、電荷トラップ誘電層（６０８）の一部が基板（６０２）上に形成され、電荷トラップ誘電層（６０８）の一部の上にレジスト（６１４）が形成される。レジスト（６１４）がパターニングされ、ポケット注入（６３０）が所定の角度で実行され、基板（６０２）内にポケット注入部（６２０）が形成される。次に、基板（６０２）内に埋込みビット線（６４０）を形成するためにビット線注入（６３４）が実行される。次に、パターニングされたレジストが除去され、電荷トラップ誘電層（６０８）の残部が形成される。電荷トラップ誘電層の残部の上にワード線の材料（６６０）が形成されて、それはビット線（６４０）上にワード線（６６２）を形成するためにパターニングされる。ポケット注入部（６２０）は、特に、微細化によって生じるおそれのある相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。このように、ここに記載する発明思想により、半導体デバイスを小型化でき、高い実装密度を実現することができる。
（もっと読む）

不揮発性メモリ・デバイスは、ソース／ドレイン領域の間のチャネル領域と、フローティング・ゲートと、制御ゲートと、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域と、フローティング・ゲートと制御ゲートとの間の第２の誘電体領域とを有する。第１の誘電体領域はＨｉｇｈ−Ｋ材料を含む。不揮発性メモリ・デバイスは、フローティング・ゲートと制御ゲートとの間で第２の誘電体領域を介して電荷を移動させることによってプログラムおよび／または消去される。 （もっと読む）

有機強誘電体高分子と有機両極性半導体との組み合わせを備える不揮発性強誘電体メモリデバイスが提案されている。本発明に係るデバイスは、高分子に適合し、また、高分子の利点、即ち、溶液処理、低コスト、低温層堆積及びフレキシブル基板との適合性を十分に活用している。
（もっと読む）

誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
（もっと読む）

ＳｉＣ基板１と、ＳｉＣ基板１表面に形成されたソース３ａ及びドレイン３ｂと、ＳｉＣ表面に接して形成され厚さが１分子層以上のＡｌＮ層５と、その上に形成されたＳｉＯ_２層とを有する絶縁構造と、この絶縁構造上に形成されたゲート電極１５とを有しており、ＳｉＣとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができる。 （もっと読む）

デバイスの漏れ電流の低減及び／又は速度の増大のためのＳＲＡＭ回路構造に関する。
様々な形式のＳＲＡＭデバイスがシングルポート及びデュアルポートＲＡＭデバイスのような技術を用いて製造されうる。一例として、ＳＲＡＭ構造は、別個の書き込み及び読み込みラインを使用し、回路を異なる閾値レベルを有することで利点を有しうる部分に分け、第一の端子及びソーストランジスタに接続された仮想ノードへの接続のための読み込み経路トランジスタを分けることを実現することができる。構造は、ＮＭＯＳ又はＰＭＯＳの組合せ又はＮＭＯＳのみでトランジスタを形成するのに特に良く適する。メモリ配列は、本発明により、基準読み込み経路及び検知ブロックが共有又は専用であると共に、多様な分割又は統合を成された配置で編成されても良い。
（もっと読む）

【課題】下層のポリシリコン膜を酸化させることなく、酸素アニールによりＨＴＯ膜を十分に改質させ、電気的にリークが少ないトンネル酸化膜を形成する半導体装置の製造方法を提供すること。
【解決手段】ポリシリコン膜からなる第１フローティングゲート１６上に、窒化膜２６又は酸窒化膜２８を介してＨＴＯ膜を成膜し、酸素アニール処理を施して、トンネル酸化膜１８（ＨＴＯ膜）を形成する。 （もっと読む）

【課題】強誘電体膜をエッチングする際に生じる反応副生成物を形成される素子に悪影響を与えることなく除去する。
【解決手段】強誘電体膜をエッチングしたあと、燐酸水溶液を用いてウェット処理をする。レジストをマスクとして強誘電体膜をエッチングしたあと、レジストアッシング後またはアッシング前後の両方に燐酸水溶液を用いてウェット処理をする。 （もっと読む）

【課題】 実効的な素子特性を向上させ、または素子領域の基板表面が露出することを防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０１の表面上にシリコン酸化膜１０２を形成し、この表面上に埋め込み酸化膜の平坦化ストッパー材となるシリコン窒化膜１０３を形成する。半導体基板１０１にトレンチ１０５を形成した後、シリコン酸化膜１０２の側面にエッチングを行って後退させる。半導体基板１０１の露出している表面に酸化を行って素子領域の表面に丸みを付ける。これにより、素子領域の実効寸法を実寸法よりも大きくすることができる。 （もっと読む）