ＳＯＮＯＳメモリセルの相補ビット妨害および蓄電の改善のためのポケット注入
デュアルビットメモリコアのアレイの少なくとも一部を形成する方法が開示される。最初に、電荷トラップ誘電層（６０８）の一部が基板（６０２）上に形成され、電荷トラップ誘電層（６０８）の一部の上にレジスト（６１４）が形成される。レジスト（６１４）がパターニングされ、ポケット注入（６３０）が所定の角度で実行され、基板（６０２）内にポケット注入部（６２０）が形成される。次に、基板（６０２）内に埋込みビット線（６４０）を形成するためにビット線注入（６３４）が実行される。次に、パターニングされたレジストが除去され、電荷トラップ誘電層（６０８）の残部が形成される。電荷トラップ誘電層の残部の上にワード線の材料（６６０）が形成されて、それはビット線（６４０）上にワード線（６６２）を形成するためにパターニングされる。ポケット注入部（６２０）は、特に、微細化によって生じるおそれのある相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。このように、ここに記載する発明思想により、半導体デバイスを小型化でき、高い実装密度を実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にコンピュータシステム等用のメモリに関し、より詳細には、相補ビット妨害（complementary bit disturb：ＣＢＤ）および短チャネル長の問題を軽減するために、ＳＯＮＯＳメモリデバイスを製造する際に１つ以上のポケット注入部を利用することに関する。
【背景技術】
【０００２】
コンピュータ関連のメモリの比較的新しい技術に、１つのセルに複数のビットを記憶させるデュアルビットメモリがある。この技術では、メモリセルが２つの同一の（ミラーの）部分に実質的に分けられ、その各々が、独立した２ビットのうちの１ビットを記憶するようになっている。各デュアルビットメモリセルは、従来のセルのように、ゲートとソースおよびドレインを有する。しかし、ソースが電気的ソースと常時接続されており、ドレインが電気的ドレインと常時接続されている従来のスタック型ゲートセルと異なり、２ビットの記憶が可能となるように、動作時に、各デュアルビットメモリセルのソースとドレインへの接続が逆転しうる。
【０００３】
デュアルビット技術を促進する構成の１つに、ＳＯＮＯＳ型のアーキテクチャがあり、このアーキテクチャでは、通常シリコンからなる基板の上に、通常は、酸化シリコンの層、窒化シリコンの層、酸化シリコンの層、および最後に導電材料（ポリシリコンなど）が形成されている。窒化層の電気的特性から、デュアルビットメモリセルの中にトラップされている電荷は容易に非局在化できず、このため、各メモリセルに複数のビットを記憶させることができる。このため、酸化物−窒化物−酸化物（ＯＮＯ）層は、一般に、集合的に「電荷トラップ誘電層」と呼ばれる。
【０００４】
ビット線は、基板内の、電荷トラップ誘電層の下に注入されており、ワード線は、電荷トラップ誘電層の上に、ビット線に対してほぼ直交するように形成される。より詳細には、ワード線は、電荷トラップ誘電ＯＮＯ層の上に形成された導電材料の層から形成されうる。プログラム回路は、１セル毎に２ビットを制御し、その際、制御ゲートとして機能するワード線に信号を印加して、ある構成において接続されたソースおよびドレインによって一方のビットが記憶され、別の構成において入れ替わったソースおよびドレインによって相補ビットが記憶されるようにビット線の接続を変化させる。
【０００５】
それにもかかわらず、半導体デバイスを微細化し、より小面積により高度な機能を有するデバイスを詰め込むことが常に求められている。しかし、デバイスの寸法と構造物（feature）が微細化すると、ある不利な問題が起こるおそれがある。例えば、ビット線同士の間隔を狭く形成すると、その間に画定される個々のチャネル長が短くなり、これにより、特に相補ビット妨害（ＣＢＤ）が発生するおそれがある。例えば、チャネル長が短くなり、ビット同士が接近すると、電荷トラップ層に記憶されている２ビット間の蓄電またはビット間の分離が次第に難しくなる。このように、ビット同士が混交し、あるビットに実行された動作が、別のビットに影響を及ぼすおそれがある。例えば、あるビットが（例えば１電荷単位に）プログラムされると、もう一方の（相補）ビットも（意図せずに）（わずかな）（例えば０．５電荷単位の）電荷を受け取るおそれがある。プログラムされていないビットに電荷が存在すると、例えば、蓄電ビットの読出し動作を実行する際に、２つのビット同士を分離または区別するのが難しくなる可能性がある。このため、プログラムされたセルを読み出すためのウィンドウが狭くなる、つまり読出しのマージンが狭くなるということができる。更に、微細化とチャネル長の短縮の結果、短チャネル効果およびリーク電流が、ほかの望ましくない性能上の問題と共に生じかねない。
【０００６】
同様に、チャネル長が短くなると、望ましくないソース／ドレインのリーク導通またはパンチスルー電流が発生するおそれがある。パンチスルー電流は、ドレインとソース間に存在する寄生電流路とみなすことができ、この電流路がゲートから離れたバルク（基板）の深くに存在するため、ゲートによりこれを制御するのは困難である。パンチスルー電流の実際の量は、チャネルの下の電位分布とソース／ドレイン接合部の深さによって決まる。実効チャネル長が短くなると、ソース／ドレインの空乏領域が接近し、このリーク電流成分が増大する。したがって、実装密度を高めるために特徴の寸法を縮小する一方、これによって発生するおそれのある悪影響を軽減することが望ましい。
【発明の開示】
【０００７】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明を広く概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その目的は、単に、後述する詳細な説明に先立ち、単に本発明の１つ以上の概念を簡潔な形で示すことにある。
【０００８】
本発明は、デュアルビットメモリデバイスを形成する際にポケット注入を利用することに関連している。ポケット注入は、特に、相補ビット妨害（ＣＢＤ）を軽減するのに役立ち、デバイスの微細化と実装密度の向上を可能にする。このように、ビット間の分離が保たれ、狭チャネルによって発生するおそれのあるリーク電流、クロストークやほかの悪影響が軽減され、メモリデバイスを期待通りに動作させることができる。
【０００９】
本発明の一以上の態様によれば、半導体基板上にＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部を形成する方法が開示される。上記方法は、前記基板上に電荷トラップ誘電層の一部を形成するステップと、前記電荷トラップ誘電層の前記一部の上にレジストを形成するステップとを有する。次に、それぞれ第１の間隔によって離間された複数のレジストの特徴を形成するために、前記レジストがパターニングされる。次に、前記第１の間隔および前記電荷トラップ誘電層の前記一部を介してポケット注入が実行される。前記基板内の、前記レジストの特徴の下に少なくとも一部延在するポケット注入部を形成するために、前記ポケット注入は前記半導体基板に対して所定の角度で実行される。前記基板内に、ほぼ前記第１の間隔に対応する幅を有し、前記レジストの特徴の下に延在する前記ポケット注入部の前記一部に及んでいない埋込みビット線を形成するために、前記第１の間隔および前記電荷トラップ誘電層の前記一部を介してビット線注入が実行される。次に、前記パターニングされたレジストが除去されて、前記電荷トラップ誘電層の前記一部の上に前記電荷トラップ誘電層の残部が形成される。次に、ビット線の上にワード線を形成するために、前記電荷トラップ誘電層の前記残部の上にワード線の材料が形成される。前記方法は、電荷トラップ誘電層にパターニングが実行されないという点で、実質的に平坦（プレーナ）プロセスである。
【００１０】
本発明の一以上の態様によれば、半導体基板上にＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部を形成する方法が開示される。前記方法は、前記基板上にある前記第１絶縁層、または前記第１絶縁層上にある電荷トラップ層をパターニングせずに、前記基板内にポケット注入部を形成するステップを有する。前記ポケット注入部は、前記電荷トラップ層上にあるレジスト材料から形成された構造の下に、少なくとも一部注入される。前記ポケット注入部は、前記第１絶縁層、前記電荷トラップ層、および前記レジストの構造間に形成された第１の間隔を介して注入される。前記方法は、それぞれがほぼ前記第１の間隔に対応する幅を有する埋込みビット線を前記基板内に形成するために、前記第１の間隔を介してビット線注入部を形成するステップも有し、前記ビット線は、前記レジストの構造の下に延在する前記ポケット注入部の前記一部に及んでいない。更に、前記方法は、前記レジストの構造を除去するステップと、前記電荷トラップ層上に第２絶縁層を形成するステップと、前記第２絶縁層上にワード線の材料の層を形成するステップと、前記ビット線の上にワード線を形成するために、前記ワード線の材料をパターニングするステップとを有する。
【００１１】
本発明の一以上の態様によれば、半導体基板上に形成されたＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部が開示される。前記メモリは、前記基板上に形成され、パターニングされていない第１絶縁層と、前記第１絶縁層上に形成され、パターニングされていない電荷トラップ層と、前記電荷トラップ層上に形成され、パターニングされていない第２絶縁層とを有する。また、前記メモリは、前記基板に埋め込まれたビット線の対も有し、前記埋込みビット線間にチャネルが画定されている。前記基板にはポケット注入部も注入されている。前記ビット線は前記ポケット注入部の一部に及んでいる一方、前記ポケット注入部の一部は前記チャネルに延在している。前記チャネルに延在している前記ポケット注入部の前記一部は、前記チャネルの選択部分内でドープ状態を変化させる。
【００１２】
上記の目的およびこれに関連する目的を達成するために、本発明の特定の例示的な態様および実装を、以下の記載および添付の図面を記載する。これらは、本発明の一以上の態様が使用されうる様々な方法を示すものであるが、その一部に過ぎない。本発明の他の態様、効果および新しい特徴は、図面を参照して考察すれば、以下の発明の詳細な説明から明らとなるであろう。
【発明を実施するための最良の形態】
【００１３】
図面を参照して本発明の一以上の態様を説明する。図面全体にわたり、同じ参照符号は同じ要素を参照しており、様々な構造は、必ずしも正しい縮尺で記載されているわけではない。本発明の一以上の態様をよく理解できるように、以下の説明では、説明を目的として具体的な構造を数多く記載する。しかし、これらの特定の詳細に従わなくとも本発明の一以上の態様を実施できることは当業者には自明であろう。また、本発明の一以上の態様を説明しやすくするために、公知の構造および／または装置をブロック図形式で示す。
【００１４】
本発明は、コンピュータや類似の装置用に、データの記憶に使用するのに適したＳＯＮＯＳ型デュアルビットメモリセルの作製時に、ポケット注入を利用することに関係する。ポケット注入は、特に、微細化によって生じるおそれのある相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。このように、デバイスを小型化でき（例えば、ビット線を間隔を狭くして形成することができ）、高い実装密度を実現することができる。２本のビット線間に画定されるチャネルの上にある電荷トラップ層に記憶されている２ビットは、干渉し合わないように、分離かつ離間されたままとなる。このため、あるビットに対し、もう一方のビットにほとんど影響を与えずに動作（例えば、プログラム、消去または読み出しなど）を行うことができる。更に、短チャネル効果、リーク電流、クロストーク、スレッショルド電圧（ＶＴ）のロールオフのほか、狭チャネルによって発生するおそれのあるほかの悪影響を軽減することができ、メモリデバイスを期待通りに動作させることができる。更に、メモリセルが、電荷トラップ誘電層がパターニングまたはエッチングされないプレーナプロセスで形成されるため、少ない処理で、短時間かつ低コストで、高信頼に作製される。
【００１５】
最初に図１を参照すると、ＳＯＮＯＳ技術を採用しうる代表的なデュアルビットフラッシュＥＥＰＲＯＭ１００の上面図が示されている。メモリ１００は、一般に半導体基板１０２を有し、そこに１つ以上の高集積度のコア領域１０４と１つ以上の低集積度の周辺部分が形成されている。高集積度のコア領域は、通常、個々にアドレス指定可能でかつ実質的に同じデュアルビットフラッシュメモリセルのＭ×Ｎのアレイ１０４を有する。一方、低集積度の周辺部分は、通常、入出力（Ｉ／Ｏ）回路１０６と、個々のメモリセルを選択的にアドレス指定するためのプログラム回路を有する。プログラム回路は、その一部が１つ以上のｘデコーダ１０８と１つ以上のｙデコーダ１１０によって表され、これらを有している。デコーダは、Ｉ／Ｏ回路１０６と協働して、選択のアドレス指定されたメモリセルのソース、ゲートおよび／またはドレインを、所定の電圧またはインピーダンスに選択的に接続して、各メモリセルに指定の動作を起こさせる（例えば、プログラム、読み出しおよび消去であり、これらの動作を起こさせるために必要な電圧を得る）。
【００１６】
図２を参照すると、図１に示すＭ×Ｎのアレイコア１０４の１つの少なくとも一部を有しうるものなど、メモリコアの一部２００を示す回路図が示される。この回路図は、一列のメモリセルを示しており、例えば、仮想接地タイプの実装のメモリセル２０１〜２０４を有する。それぞれのメモリセル２０１〜２０４は、制御ゲートとして機能するワード線２０６と接続され、メモリセルの対が共通のビット線を共有している。例えば、図に示した例では、メモリセル２０１は、組をなすビット線２０８，２０９を有し、メモリセル２０２は、組をなすビット線２０９，２１０を有し、メモリセル２０３は、組をなすビット線２１０，２１１を有し、メモリセル２０４は、組をなすビット線２１１，２１２を有する。このように、セル２０１と２０２がビット線２０９を共有し、セル２０２と２０３がビット線２１０を共有し、セル２０３と２０４がビット線２１１をそれぞれ共有している。
【００１７】
メモリセル２０１〜２０４は、ワード線に送る信号と、メモリセル内のビット線の電気的なソースまたはドレインとの接続に応じて、位置２１５〜２２２でビットの書き込み、読み出し、および消去を行うことができる。例えば、位置２１５のビットの制御は、ワード線２０６から信号を送り、ドレインをビット線２０８に、およびソースをビット線２０９に接続することによって行う。同様に、位置２１６のビットの制御は、ワード線２０６から信号を送り、ドレインをビット線２０９に、およびソースをビット線２０８に接続することによって行う。隣接するメモリセルが共通のビット線を共有しているが、メモリセルは通常一度に１つずつプログラムされ、この場合、プログラム中は一度に１つのメモリセルだけが作動されるため、隣接するメモリセルが干渉し合わないことが認められよう。
【００１８】
次に図３を参照すると、図１に示すＭ×Ｎのアレイコア１０４の１つの少なくとも一部を有しうるものなど、メモリコアの少なくとも一部３００の上面図が示される。メモリ３００は、半導体基板１０２に形成されており、互いにほぼ平行に延びる複数の注入ビット線３０４を有し、互いにほぼ平行に延び、複数の注入ビット線３０４とほぼ直角をなす複数の形成ワード線３０２を更に有する。ワード線３０２とビット線３０４は、図１に示したｘデコーダ１０８とｙデコーダ１１０によって少なくともその一部が示されるものなど、プログラム回路との接触および相互接続（図示せず）を有することが理解されよう。
【００１９】
図４は、図３の線４−４におけるものなど、デュアルビットフラッシュメモリの一部４００の断面等角図である。メモリが形成されている半導体基板１０２は、任意選択のしきい値調整注入部（Ｖｔａｄｊｕｓｔ）領域４０２を形成するために、例えば、ホウ素等のｐ型不純物をドープされている。しきい値調整注入により、半導体基板１０２よりもドープ量の多い領域４０２が与えられる。基板は、例えば、シリコンから形成され、基板自体にｐ型不純物（ホウ素など）がドープされてもよい。しきい値調整注入部４０２は、メモリ４００内の各種セルのスレッショルド電圧を制御するのを支援する。
【００２０】
半導体基板１０２に電荷トラップ誘電層４０４が堆積されている。電荷トラップ誘電層４０４は、通常、第１絶縁層４０６、電荷トラップ層４０８および第２絶縁層４１０の３つの別個の層から形成されうる。第１絶縁層４０６と第２絶縁層４１０は、通常、二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成され、電荷トラップ層４０８は、通常、窒化シリコン（ＳｉｘＮｙ）等の窒化物誘電体から形成される。酸化物−窒化物−酸化物の構成は、便宜のため、通常ＯＮＯ層と呼ばれる。別の実施形態では、ほかの種類の電荷トラップ層を使用することができ、本発明の範囲内に含まれると考えられる。
【００２１】
第１導電ビット線４１２と第２導電ビット線４１４は、図４において、電荷トラップ誘電層４０４の下に存在するように示されている。半導体基板１０２に注入されるこのようなビット線の数は何本でもよく、このようなビット線が図３に示したビット線３０４に相当してもよいことが理解されよう。ビット線は、通常は、注入されたヒ素等のｎ型材料から形成され、一部の例では酸化物部分（図示せず）を有していてもよい。第１導電ビット線４１２と第２導電ビット線４１４は離間されており、両者の間にチャネル領域４１６が画定されている。
【００２２】
第１導電ワード線４１８と第２導電ワード線４２０は、同様に、電荷トラップ誘電層４０４の上に示されている。誘電層４０４の上に形成されるこのようなワード線の数は何本でもよく、このようなワード線が図３に示したビット線３０２に相当してもよいことが理解されよう。例えば、ワード線は、ポリシリコン材料から形成されてもよく、その場合、ポリシリコン材料が誘電層４０４上に堆積されて、パターニングされて、エッチングされうる。基板、ＯＮＯ層およびポリシリコンの上層からなるスタック全体を、ＳＯＮＯＳ型のデュアルビットメモリセルと呼ぶこともある。
【００２３】
位置４２０，４２２は、通常、各データビットが、メモリ４００のセルの１つに記憶されうる場所を示している。チャネル４１６は実効長Ｌｅｆｆを有し、この長さが（微細化の結果などで）短くなると、ビット４２０，４２２が接近することが理解されよう。このようにして、相補ビット妨害（ＣＢＤ）が発生するおそれがある。より詳細には、ビット同士が接近し過ぎると、ビット自体が干渉および／または混交し合い、あるビットに対して実行された動作が、もう一方のビットに影響を及ぼすおそれがある。したがって、デバイスの微細化に関連する特定の側面は望ましくなく、このような不都合を解決するための技術が望まれる。
【００２４】
図５を参照すると、本発明の一以上の態様に従ってメモリデバイスを形成するための方法５００が示される。より詳細には、メモリが、特に短チャネル効果と相補ビット妨害（ＣＢＤ）を軽減するポケット注入を利用して形成される。このように形成されるメモリデバイスは、例えば、図１に示すＭ×Ｎのアレイコアの１つの少なくとも一部を有しうるものなど、ＳＯＮＯＳ技術を利用したメモリコアの一部に対応しうる。
【００２５】
以下に、方法５００は、一連の動作および事象として図示および記載するが、本発明はこの動作および事象の順序に限定されないことが理解されよう。例えば、一部の事象が、異なる順序で発生したり、ここに図示および／または記載したほかの動作または事象とは別に同時に発生してもよい。更に、本発明の一以上の態様による方法を実装するために、ここに記載したステップのすべてが必要というわけではない。更に、動作の１つ以上が、１つ以上の別々の動作または段階で実行されてもよい。
【００２６】
本発明の一以上の態様に従って実行される方法は、ここに図示および記載した構造の形成および／または処理に関連して実装されるほか、ここに図示または記載されないほかの構造に関連しても実装されうることが理解されよう。例えば、方法またはその変形例は、図６〜１５に関して以下に図示し以下に記載するように、デュアルビットメモリのほかに、ここに図示または記載されないデバイスの製造に使用することができる。
【００２７】
メモリが半導体基板に形成され、５０２において、任意選択のしきい値調整注入Ｖｔａｄｊｕｓｔが実行され、半導体基板のほかの箇所よりもドープ量の多い基板の領域が形成される。基板は、例えば、シリコンから形成され、基板自体にｐ型不純物（ホウ素など）がドープされてもよい。任意選択のしきい値調整注入部には、例えば、メモリデバイスのスレッショルド電圧を制御しやすくするために、基板のほかの部分と同じか、または異なるｐ型ドーパントがより高い濃度で含まれうる。
【００２８】
５０４において、半導体基板上に電荷トラップ誘電層の一部が形成される。電荷トラップ誘電層のこの部分には、第１絶縁層と電荷トラップ層が含まれる。例えば、第１絶縁層は、例えば二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成され、電荷トラップ層は、窒化シリコン（ＳｉｘＮｙ）等の窒化物誘電体から形成されうる。第１絶縁層は、例えば、おおよそ７０Å以下の膜厚に形成される一方、電荷トラップ層は、おおよそ６０から８０Åの膜厚に形成されうる。
【００２９】
次に電荷トラップ誘電層５０６上にレジスト材料の層が形成される。レジストは、例えば、おおよそ４００から８００Åの厚さに塗布され、（例えば、ベークにより）電荷トラップ誘電層に固着されうる材料の放射感光性（radiation sensitive）膜である。５０８において、レジストがパターニングされる。より詳細には、露出源（例えば光、Ｘ線、電子ビーム）を利用し、介在されるマスタテンプレート（マスクまたはレチクルなど）を介して、レジスト膜の表面の選択された領域を照射して、テンプレート内に形成されたパターンを、レジストに転写する。
【００３０】
より詳細には、フォトリソグラフィ時にレジスト層に投射された光によって、材料の層の特性（例えば可溶性）が変化し、これによって、層の異なる部分（フォトレジストの種類によって異なるが、照射を受けた部分と照射を受けない部分）を後続の処理工程で処理できるようなる。例えば、ネガ型レジストの場合、露光源によって照射された部分は不溶となり、後の現像段階でレジストを溶媒で処理すると、レジストの非照射部分のみが除去される。このため、ネガ型レジスト層に形成されるパターンは、テンプレートの不透明領域によって画定されるパターンの陰画となる。これに対し、ポジ型レジストの場合、レジストの照射部分は可溶となり、現像時に溶媒で処理すると除去される。このように、ポジ型レジスト層に形成されるパターンは、テンプレートの不透明領域の像の陽画となる。
【００３１】
このため、リソグラフィ用のコーティングは、対象パターンの投影像の受像に適した放射増感性コーティングである。介在させたマスターテンプレートの像がレジストに投影されると、この像がフォトレジストに永久的な像として形成される。露出中の反射を軽減して、これによりパターン転写の忠実度を改善するために、レジストと併せて、任意選択の（例えば、窒化シリコンまたは酸窒化シリコンなどの無機材料から形成される）反射防止コーティング（ＡＲＣ）を形成してもよい。レジストから形成される特徴、より詳細には、このような特徴間の隙間が、基板内に形成されるビット線に対応している。
【００３２】
５１０で、ポケット注入部が基板内に形成される。より詳細には、１種類以上のドーパントを、基板の表面に対して所定の角度で注入することによって、個々のポケット領域が形成される。ドーパントは、レジストの特徴間に形成された隙間を通過して、レジストの特徴に隣接して、注入の角度によっては、ある程度レジストの下に注入される。ドーパントは、例えば、基板の表面に対しおおよそ５から４０°の角度で注入され、例えば１種類以上のｐ型ドーパント（ホウ素など）を含みうる。このようなドーパントは、エネルギーレベルおおよそ１０〜１００ｅＶ、ドーズ量おおよそ１Ｅ１２から５Ｅ１４ａｔｏｍｓ／ｃｍ２で注入されうる。
【００３３】
次に、５１２において、半導体基板内に埋込みビット線を形成するためにビット線注入が実行される。ビット線注入は、１種類以上のｎ型ドーパント（ヒ素、リンおよび／またはアンチモンなど）を含み、例えば、ドーズ量おおよそ０.７５Ｅ１５から４Ｅ１５ａｔｏｍｓ／ｃｍ２、およびエネルギーレベルおおよそ４０から１００ＫｅＶで実行されうる。しかし、適切な注入組成物や濃度であれば、いずれも本発明の範囲に含まれると考えられるということが理解されよう。更に、ｎ型ビット線注入のほかに、任意の適切なｐ型ドーパントも本発明の範囲に含まれると考えられる。埋込みビット線は、対応するメモリセルのソースおよびドレインとしてそれぞれ機能する。このようにして、埋込みビット線の対応する組の間に、個々のチャネルが画定される。
【００３４】
ポケット注入部（またはハロ注入部）は、注入ビット線によって画定されるソース／ドレイン（Ｓ／Ｄ）領域の近くに局所化したドーパント分布を形成する。ドーパントが角度を付けて注入されたため、その分布は、少なくとも部分的にそれぞれのチャネル内にまで延びている。このようにして、ポケット注入部は、望ましくないソース／ドレインのリーク導通または表面パンチスルー電流を軽減する。また、ポケット注入は、特に短チャネル効果および相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。より詳細には、あるビットに対して、もう一方の（ミラー）ビットにほとんど影響を与えずに動作（プログラム、消去または読出し）を行うことができる。更に、これにより、リーク電流、クロストーク、スレッショルド電圧（ＶＴ）のロールオフのほか、狭チャネルによって発生するおそれのあるほかの悪影響を軽減することができる。ポケット注入を実行する前に、ビット線注入を実行してもよいということが理解されよう。
【００３５】
次に５１４において、パターニングされたレジストが除去され（例えば剥離され）、５１６において、電荷トラップ誘電層の残部が、例えば、約１００Å以下の膜厚に形成される。第１絶縁層と同様に、この第２絶縁層は、二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成されうる。酸化物−窒化物−酸化物の構成は、便宜上、一般にＯＮＯ層と呼ばれるということが理解されよう。ＯＮＯ層の１つ以上に、より詳細には第１絶縁層および／または第２絶縁層に、高誘電率（ｈｉｇｈ−ｋ材料）を含む材料を使用してもよいということも理解されよう。しかし、例えば、酸化アルミニウムも第２絶縁層に使用することができる。
【００３６】
次に、５１８において、ワード線の材料の層がＯＮＯ層に形成される。ワード線の材料は、例えば、ポリシリコンを含みうる。最後に、５２０において、ワード線の材料がパターニングされ、（例えば、図３，４に図示するように）埋込みビット線上にワード線が形成される。この方法では、更に別の後処理を引き続き実行してもよい。本発明では、５１０，５１２においてポケット注入およびビット線注入を実行する前に、ＯＮＯ層全体を形成することを考慮していることが理解されよう。このように、ポケット注入およびビット線注入が、単に第１絶縁層と電荷トラップ層のみではなく、ＯＮＯ層全体を介して実行されうる。
【００３７】
次に図６乃至図１５を参照すると、本発明の一以上の態様に従ってメモリデバイス６００を形成するための代表的な技術が開示される（図６）。より詳細には、メモリ６００が、特に短チャネル効果と相補ビット妨害（ＣＢＤ）を軽減するポケット注入を利用して形成される。このように形成されるメモリ６００は、図１に示すＭ×Ｎのアレイコアの１つの少なくとも一部を有しうるものなど、例えば、ＳＯＮＯＳ技術を利用したメモリコアの一部に対応しうる。このことにより、ポケット注入を使用することで、微細化、およびその結果得られる実装密度の向上が容易となる。
【００３８】
最初に、メモリ６００が形成された半導体基板６０２に対して、任意選択のしきい値調整注入６０４が実施され、半導体基板のほかの箇所よりもドープ量の多い基板６０２のコアに領域６０６が形成される（図６）。例えば、基板自体がホウ素等のｐ型ドーパントによってドープされており、任意選択のしきい値調整注入部（Ｖｔａｄｊｕｓｔ）には、例えば、同じかまたは別のｐ型ドーパントが高濃度で含まれうる。しきい値調整注入部６０６は、メモリデバイス６００のスレッショルド電圧の制御に役立つ。しかし、しきい値調整注入は任意選択であり、本発明に従って省略してもよい。
【００３９】
本明細書中で使用する基板または半導体基板には、基材となる半導体ウェハ（シリコン、ＳｉＧｅまたはＳＯＩのウェハなど）と、その上に形成されるかまたはそれに結合される任意のエピタキシャル層またはほかの種類の半導体層が含まれてもよいことが認められよう。更に、簡潔を期すと共に理解しやすくするために、ここに示す構成要素は、相対的に特定の寸法（例えば層間の寸法および／または向き）で示されるが、構成要素の実際の寸法がここに示したものと実質的に異なっていてもよいことが認められよう。
【００４０】
次に、半導体基板上に電荷トラップ誘電層６０８の一部が形成される（図７）。電荷トラップ誘電層６０８のこの部分には、第１絶縁層６１０と電荷トラップ層６１２が含まれる。次に電荷トラップ誘電層６１２上にレジスト材料の層６１４が形成される（図８）。レジスト６１４は、例えば、おおよそ４００から８００Åの厚さに塗布され、（例えば、ベークにより）電荷トラップ誘電層６１２に固着されうる材料の放射感光性膜である。
【００４１】
次にレジスト６１４が、介在されるマスタテンプレート（マスクまたはレチクルなど）を介して、放射源（例えば光、Ｘ線、電子ビーム）に選択に露出されて、テンプレート内に形成されたパターンを、レジストに転写することによってパターニングされる（図９）。介在させたマスターテンプレート（図示なし）の像がレジスト６１４に投影されると、この像がフォトレジストに永久的な像として形成される。図示はされていないが、露出中の反射を軽減して、これによりパターン転写の忠実度を改善するために、レジストと併せて、任意選択の（例えば、窒化シリコンまたは酸窒化シリコンなどの無機材料から形成される）反射防止コーティング（ＡＲＣ）を形成してもよい。レジスト６１４から形成される特徴、より詳細には、このような特徴６１６間の隙間６１８が、基板内６０２に形成されるビット線に対応している。
【００４２】
次に、基板６０２内にポケット注入部６２０が形成される（図１０）。より詳細には、１種類以上のドーパントを、基板６０２の表面に対して所定の角度で注入６３０することによって、個々のポケット領域が形成される。ドーパントは、レジストの特徴６１６間に形成された隙間６１８を通過して、レジストの特徴６１６に隣接して、注入の角度によっては、ある程度レジストの下に注入される。ドーパントは、例えば、基板６０２の表面に対し約５〜４０°の角度で注入され、例えば１種類以上のｐ型ドーパント（ホウ素など）を含みうる。このようなドーパントは、エネルギーレベルおおよそ１０から１００ｅＶ、ドーズ量おおよそ１Ｅ１２から５Ｅ１４ａｔｏｍｓ／ｃｍ２で注入されうる。
【００４３】
次に、半導体基板６０２内に埋込みビット線６４０を形成するために、誘電体６１０，６１２の一部を介してビット線注入６３４が実行される（図１１）。ビット線注入６３４は、１種類以上のｎ型ドーパント（ヒ素、リンおよび／またはアンチモンなど）を含み、例えば、ドーズ量おおよそ０.７５Ｅ１５から４Ｅ１５ａｔｏｍｓ／ｃｍ２、およびエネルギーレベルおおよそ４０から１００ＫｅＶで実行されうる。しかし、ビット線およびポケット注入部の両者のほか、これに関連する他のどのような不純物添加について、適切な注入組成物や濃度であれば、いずれも本発明の範囲に含まれると考えられるということが理解されよう。更に、ｎ型ビット線注入のほかに、任意の適切なｐ型ドーパントも本発明の範囲に含まれると考えられる。埋込みビット線６４０は、対応するメモリセルのソースおよびドレインとしてそれぞれ機能する。このようにして、埋込みビット線６４０の対応する組の間に、個々のチャネル６４４が画定される。
【００４４】
次に、パターニングされたレジストが除去され（例えば剥離され）（図１２）、電荷トラップ層６１２上に電荷トラップ誘電層６０８の残部が形成される（図１３）。例えば、電荷トラップ誘電層の残部には、第２絶縁層６５０が含まれうる。電荷トラップ誘電層６０８の第１絶縁層６１０と第２絶縁層６５０には、酸化物を主成分とした材料の１種類以上が含まれる一方、電荷トラップ誘電層６０８の電荷トラップ層６１２は、窒化物を主成分とした材料の１種類以上が含まれてもよいことが理解されよう。このように、電荷トラップ誘電層は、便宜上、一般にＯＮＯ層と呼ばれる。
【００４５】
しかし、電荷トラップ誘電層６０８は、電子を捕捉し易くする１層以上の誘電層であればどのような誘電層であってもよいことが理解されよう。換言すれば、電子を捕捉し易くするために、電荷トラップ誘電体は、その層を挟んで存在する層よりも障壁が低い層（例えば、障壁が比較的高い２つの層が障壁が比較的低い層を挟んでいるなど）を有する。例えばＯＮＯの３層誘電体の場合、酸化物層６１０，６５０の障壁の高さは例えば約３．１ｅＶであるが、窒化層６１２の障壁の高さは例えば約２．１ｅＶでありえる。この構成においては、中間層６１２に電荷をトラップするウェルが形成される。
【００４６】
例えば、電荷トラップ誘電層は、ＯＮＯの３層誘電体、酸化物／窒化物の２層誘電体、窒化物／酸化物の２層誘電体、酸化物／酸化タンタルの２層誘電体（ＳｉＯ２／Ｔａ２Ｏ５）、酸化物／酸化タンタル／酸化物の３層誘電体（ＳｉＯ２／Ｔａ２Ｏ５／ＳｉＯ２）、酸化物／チタン酸ストロンチウムの２層誘電体（ＳｉＯ２／ＳｒＴｉＯ３）、酸化物／チタン酸バリウムストロンチウムの２層誘電体（ＳｉＯ２／ＢａＳｒＴｉＯ２）、酸化物／チタン酸ストロンチウム／酸化物の３層誘電体（ＳｉＯ２／ＳｒＴｉＯ３／ＳｉＯ２）、酸化物／チタン酸ストロンチウム／チタン酸バリウムストロンチウムの３層誘電体（ＳｉＯ２／ＳｒＴｉＯ３／ＢａＳｒＴｉＯ２）などを有しうる。「ＳＯＮＯＳ」との文言からＯＮＯ層が連想されるが、本明細書で用いるこの文言は、ここに記載したものを含めて、適切な電荷トラップ誘電層を有するものであればどのような不揮発性メモリデバイスも含むことが意図される。換言すれば、本明細書に記載されているＳＯＮＯＳ型の不揮発性メモリデバイスは、電子を捕捉し易くする任意の１層以上の電荷トラップ誘電層を有しうる。
【００４７】
例えば、電荷トラップ誘電層６０８がＯＮＯ層を含む場合、例えば、第１絶縁層６１０および第２絶縁層６５０の一方または両方は、シリコンに富む二酸化シリコン層、酸素に富む二酸化シリコン層、熱成長または堆積により形成された酸化物層および／または酸窒化物層の１層以上を含むことができる。同様に、電荷トラップ層６１２は、例えば、形成された１層以上のシリコンに富んだシリコン窒化物層または窒素に富んだシリコン窒化物層を含むことができる。ＯＮＯ層の１つ以上、特に第１絶縁層および／または第２絶縁層に、高誘電率（ｈｉｇｈ−ｋ材料）を含む材料を使用してもよい。しかし、例えば、酸化アルミニウムも第２絶縁層６５０に使用することができる。
【００４８】
更に別の例による、第１絶縁層６１０および第２絶縁層６５０の膜厚は、それぞれおおよそ５０Åから１５０Å、おおよそ６０Åから１４０Å、またはおおよそ７０Åから１３０Åである一方、電荷トラップ窒化層６１２の膜厚は、おおよそ２０Åから８０Å、おおよそ２５Åから７５Å、またはおおよそ３０Åから７０Åでありうる。
【００４９】
本発明では、ポケット注入６２０およびビット線注入６３４を実行する前に、ＯＮＯ層６０８全体を形成することを考慮していることが理解されよう。このように、ポケット注入６２０およびビット線注入６３４が、電荷トラップ層６１２と第１絶縁層６１０のほかに、第２絶縁層６５０を介して実行されてもよい。
【００５０】
次に、第２絶縁層６５０上にワード線の材料６６０の層が形成される（図１４）。ワード線の材料６６０には、例えば、ポリシリコンまたはほかの種類の導電材料が含まれうる。最後に、埋込みビット線の上部にワード線６６２を形成するために、ワード線の材料６６０がパターニング（例えば、エッチング）されて（図１５）、そのパターニング後に複数のワード線が形成されることが示される。図１５は、図３に示すデバイスの線１５−１５の部分に対応しうることが理解されよう。したがって、図１５に示す図は、図６から図１４に示した図面に対して９０°回転させたものである。このように、図１５に、埋込みビット線６４０の側面図、すなわちその長さに沿った図が示される。また、埋込みビット線６４０とワード線６６２は、互いに直角をなすように配置されていることが理解されよう。
【００５１】
ポケット注入部（またはハロ注入部）６２０は、注入ビット線６４０によって画定されるソース／ドレイン（Ｓ／Ｄ）領域の近くに局所化したドーパント分布を形成することが理解されよう。ドーパントが角度を付けて注入されたため、その分布が、少なくとも一部ビット線６４０間に画定された個々のチャネル６４４に延在している（図１１から図１４）。このようにして、ポケット注入部６２０は、望ましくないソース／ドレインのリーク導通または表面パンチスルー電流を軽減する。
【００５２】
また、ポケット注入部６２０は、特に短チャネル効果および相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。より詳細には、チャネル６４４の上の電荷トラップ層６１２内に複数のビット６７０，６７２が記憶されている場合、あるビットに対して、もう一方の（ミラー）ビットにほとんど影響を与えずに動作（プログラム、消去または読出し）を行うことができる（図１４）。更に、これにより、リーク電流、クロストーク、スレッショルド電圧（ＶＴ）のロールオフのほか、狭チャネルによって発生するおそれのあるほかの悪影響を軽減することができる。このように、本発明の一つ以上の態様によって、チャネル６４４の実効長（Ｌｅｆｆ）の短縮が可能となり、ここで、ビット６７０，６７２等の記憶されているビットが互いに十分に隔離され、これにより、ビットが妨害し合うことなく、あるビットに対して動作（例えば、読み出し、書き込み、または消去の動作）を実行しても、もう一方のビットはほとんど影響を受けない（図１４）。これにより、より小面積のメモリに、より多くの情報のビットを記憶できるようになる。したがって、デバイスの性能を維持しつつ、実装密度を向上させることができる。
【００５３】
本明細書に記載した層はいずれも、１つ以上の適切な方法を、単独でまたは組み合わせて用いて形成することができ、これには、例えばスピンオン法、スパッタリング法（マグネトロンまたはイオンビームスパッタリングなど）、化学気相成長法（ＣＶＤ）および／または低圧化学気相成長法（ＬＰＣＶＤ）などの成長法および／または堆積法などがあることが理解されよう。更に、ここに記載した動作の順序は絶対的なものではないことが認められよう。例えば、ポケット注入部６２０を形成する前にビット線６４０を形成してもよい。
【００５４】
１つ以上の実装を用いて本発明を図示し記載したが、当業者は、本明細書と添付の図面を読みかつ理解すれば、本発明の均等物および変形例を想到しうることが明らかである。本発明は、このような変例更および変形例を含み、添付の特許請求の範囲のみによって限定される。特に上記した構成要素（アセンブリ、デバイス、回路など）によって実行される各種機能に関して、特に明記しない限り、このような構成要素の説明に使用された文言（「手段（means）」を含む）は、ここに説明した、本発明の代表的な実装における機能を実行する構造とは構造的に同等でなくとも、記載した構成要素の指定の機能を実行する任意の構成要素（すなわち、機能的に同等である）に相当することが意図される。更に、本発明の特定の特徴を、いくつかの実装のうちの１つのみに関して開示したが、任意の用途または特定の用途に望ましくかつ有利な場合には、このような特徴が、別の実装の１つ以上の別の特徴と組み合わされてもよい。また、詳細な説明または特許請求の範囲で「備える（includes）」、「有する（having, has）」、「と共に（with）」との文言やその変形が使用される限り、この用語は「含む（comprising）」との用語と同じように用いられることが意図される。
【産業上の利用可能性】
【００５５】
本明細書に開示したデュアルビットメモリの形成方法は、デバイスの微細化を容易にしつつ、特に相補ビット妨害（ＣＢＤ）を軽減するために、半導体製造の分野において利用されうる。
【図面の簡単な説明】
【００５６】
【図１】ＳＯＮＯＳ技術を採用しうるものなど、デュアルビットフラッシュメモリデバイスの上面図である。
【図２】図１に示すコアの１つの少なくとも一部を有しうるものなど、仮想接地タイプの構成のメモリコアの一部を示す回路図である。
【図３】例えば、図１に示すコアの１つの少なくとも一部を含みうるメモリコアの少なくとも一部の上面図である。
【図４】図３の線４−４におけるものなど、デュアルビットフラッシュメモリの一部の等角断面図である。
【図５】特に相補ビット妨害（ＣＢＤ）および短チャネル効果の軽減にポケット注入が利用される本発明の一以上の態様に従ってメモリデバイスを形成する方法の例を示すフローチャートである。
【図６】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図７】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図８】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図９】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１０】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１１】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１２】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１３】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１４】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１５】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【技術分野】
【０００１】
本発明は、一般にコンピュータシステム等用のメモリに関し、より詳細には、相補ビット妨害（complementary bit disturb：ＣＢＤ）および短チャネル長の問題を軽減するために、ＳＯＮＯＳメモリデバイスを製造する際に１つ以上のポケット注入部を利用することに関する。
【背景技術】
【０００２】
コンピュータ関連のメモリの比較的新しい技術に、１つのセルに複数のビットを記憶させるデュアルビットメモリがある。この技術では、メモリセルが２つの同一の（ミラーの）部分に実質的に分けられ、その各々が、独立した２ビットのうちの１ビットを記憶するようになっている。各デュアルビットメモリセルは、従来のセルのように、ゲートとソースおよびドレインを有する。しかし、ソースが電気的ソースと常時接続されており、ドレインが電気的ドレインと常時接続されている従来のスタック型ゲートセルと異なり、２ビットの記憶が可能となるように、動作時に、各デュアルビットメモリセルのソースとドレインへの接続が逆転しうる。
【０００３】
デュアルビット技術を促進する構成の１つに、ＳＯＮＯＳ型のアーキテクチャがあり、このアーキテクチャでは、通常シリコンからなる基板の上に、通常は、酸化シリコンの層、窒化シリコンの層、酸化シリコンの層、および最後に導電材料（ポリシリコンなど）が形成されている。窒化層の電気的特性から、デュアルビットメモリセルの中にトラップされている電荷は容易に非局在化できず、このため、各メモリセルに複数のビットを記憶させることができる。このため、酸化物−窒化物−酸化物（ＯＮＯ）層は、一般に、集合的に「電荷トラップ誘電層」と呼ばれる。
【０００４】
ビット線は、基板内の、電荷トラップ誘電層の下に注入されており、ワード線は、電荷トラップ誘電層の上に、ビット線に対してほぼ直交するように形成される。より詳細には、ワード線は、電荷トラップ誘電ＯＮＯ層の上に形成された導電材料の層から形成されうる。プログラム回路は、１セル毎に２ビットを制御し、その際、制御ゲートとして機能するワード線に信号を印加して、ある構成において接続されたソースおよびドレインによって一方のビットが記憶され、別の構成において入れ替わったソースおよびドレインによって相補ビットが記憶されるようにビット線の接続を変化させる。
【０００５】
それにもかかわらず、半導体デバイスを微細化し、より小面積により高度な機能を有するデバイスを詰め込むことが常に求められている。しかし、デバイスの寸法と構造物（feature）が微細化すると、ある不利な問題が起こるおそれがある。例えば、ビット線同士の間隔を狭く形成すると、その間に画定される個々のチャネル長が短くなり、これにより、特に相補ビット妨害（ＣＢＤ）が発生するおそれがある。例えば、チャネル長が短くなり、ビット同士が接近すると、電荷トラップ層に記憶されている２ビット間の蓄電またはビット間の分離が次第に難しくなる。このように、ビット同士が混交し、あるビットに実行された動作が、別のビットに影響を及ぼすおそれがある。例えば、あるビットが（例えば１電荷単位に）プログラムされると、もう一方の（相補）ビットも（意図せずに）（わずかな）（例えば０．５電荷単位の）電荷を受け取るおそれがある。プログラムされていないビットに電荷が存在すると、例えば、蓄電ビットの読出し動作を実行する際に、２つのビット同士を分離または区別するのが難しくなる可能性がある。このため、プログラムされたセルを読み出すためのウィンドウが狭くなる、つまり読出しのマージンが狭くなるということができる。更に、微細化とチャネル長の短縮の結果、短チャネル効果およびリーク電流が、ほかの望ましくない性能上の問題と共に生じかねない。
【０００６】
同様に、チャネル長が短くなると、望ましくないソース／ドレインのリーク導通またはパンチスルー電流が発生するおそれがある。パンチスルー電流は、ドレインとソース間に存在する寄生電流路とみなすことができ、この電流路がゲートから離れたバルク（基板）の深くに存在するため、ゲートによりこれを制御するのは困難である。パンチスルー電流の実際の量は、チャネルの下の電位分布とソース／ドレイン接合部の深さによって決まる。実効チャネル長が短くなると、ソース／ドレインの空乏領域が接近し、このリーク電流成分が増大する。したがって、実装密度を高めるために特徴の寸法を縮小する一方、これによって発生するおそれのある悪影響を軽減することが望ましい。
【発明の開示】
【０００７】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明を広く概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その目的は、単に、後述する詳細な説明に先立ち、単に本発明の１つ以上の概念を簡潔な形で示すことにある。
【０００８】
本発明は、デュアルビットメモリデバイスを形成する際にポケット注入を利用することに関連している。ポケット注入は、特に、相補ビット妨害（ＣＢＤ）を軽減するのに役立ち、デバイスの微細化と実装密度の向上を可能にする。このように、ビット間の分離が保たれ、狭チャネルによって発生するおそれのあるリーク電流、クロストークやほかの悪影響が軽減され、メモリデバイスを期待通りに動作させることができる。
【０００９】
本発明の一以上の態様によれば、半導体基板上にＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部を形成する方法が開示される。上記方法は、前記基板上に電荷トラップ誘電層の一部を形成するステップと、前記電荷トラップ誘電層の前記一部の上にレジストを形成するステップとを有する。次に、それぞれ第１の間隔によって離間された複数のレジストの特徴を形成するために、前記レジストがパターニングされる。次に、前記第１の間隔および前記電荷トラップ誘電層の前記一部を介してポケット注入が実行される。前記基板内の、前記レジストの特徴の下に少なくとも一部延在するポケット注入部を形成するために、前記ポケット注入は前記半導体基板に対して所定の角度で実行される。前記基板内に、ほぼ前記第１の間隔に対応する幅を有し、前記レジストの特徴の下に延在する前記ポケット注入部の前記一部に及んでいない埋込みビット線を形成するために、前記第１の間隔および前記電荷トラップ誘電層の前記一部を介してビット線注入が実行される。次に、前記パターニングされたレジストが除去されて、前記電荷トラップ誘電層の前記一部の上に前記電荷トラップ誘電層の残部が形成される。次に、ビット線の上にワード線を形成するために、前記電荷トラップ誘電層の前記残部の上にワード線の材料が形成される。前記方法は、電荷トラップ誘電層にパターニングが実行されないという点で、実質的に平坦（プレーナ）プロセスである。
【００１０】
本発明の一以上の態様によれば、半導体基板上にＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部を形成する方法が開示される。前記方法は、前記基板上にある前記第１絶縁層、または前記第１絶縁層上にある電荷トラップ層をパターニングせずに、前記基板内にポケット注入部を形成するステップを有する。前記ポケット注入部は、前記電荷トラップ層上にあるレジスト材料から形成された構造の下に、少なくとも一部注入される。前記ポケット注入部は、前記第１絶縁層、前記電荷トラップ層、および前記レジストの構造間に形成された第１の間隔を介して注入される。前記方法は、それぞれがほぼ前記第１の間隔に対応する幅を有する埋込みビット線を前記基板内に形成するために、前記第１の間隔を介してビット線注入部を形成するステップも有し、前記ビット線は、前記レジストの構造の下に延在する前記ポケット注入部の前記一部に及んでいない。更に、前記方法は、前記レジストの構造を除去するステップと、前記電荷トラップ層上に第２絶縁層を形成するステップと、前記第２絶縁層上にワード線の材料の層を形成するステップと、前記ビット線の上にワード線を形成するために、前記ワード線の材料をパターニングするステップとを有する。
【００１１】
本発明の一以上の態様によれば、半導体基板上に形成されたＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部が開示される。前記メモリは、前記基板上に形成され、パターニングされていない第１絶縁層と、前記第１絶縁層上に形成され、パターニングされていない電荷トラップ層と、前記電荷トラップ層上に形成され、パターニングされていない第２絶縁層とを有する。また、前記メモリは、前記基板に埋め込まれたビット線の対も有し、前記埋込みビット線間にチャネルが画定されている。前記基板にはポケット注入部も注入されている。前記ビット線は前記ポケット注入部の一部に及んでいる一方、前記ポケット注入部の一部は前記チャネルに延在している。前記チャネルに延在している前記ポケット注入部の前記一部は、前記チャネルの選択部分内でドープ状態を変化させる。
【００１２】
上記の目的およびこれに関連する目的を達成するために、本発明の特定の例示的な態様および実装を、以下の記載および添付の図面を記載する。これらは、本発明の一以上の態様が使用されうる様々な方法を示すものであるが、その一部に過ぎない。本発明の他の態様、効果および新しい特徴は、図面を参照して考察すれば、以下の発明の詳細な説明から明らとなるであろう。
【発明を実施するための最良の形態】
【００１３】
図面を参照して本発明の一以上の態様を説明する。図面全体にわたり、同じ参照符号は同じ要素を参照しており、様々な構造は、必ずしも正しい縮尺で記載されているわけではない。本発明の一以上の態様をよく理解できるように、以下の説明では、説明を目的として具体的な構造を数多く記載する。しかし、これらの特定の詳細に従わなくとも本発明の一以上の態様を実施できることは当業者には自明であろう。また、本発明の一以上の態様を説明しやすくするために、公知の構造および／または装置をブロック図形式で示す。
【００１４】
本発明は、コンピュータや類似の装置用に、データの記憶に使用するのに適したＳＯＮＯＳ型デュアルビットメモリセルの作製時に、ポケット注入を利用することに関係する。ポケット注入は、特に、微細化によって生じるおそれのある相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。このように、デバイスを小型化でき（例えば、ビット線を間隔を狭くして形成することができ）、高い実装密度を実現することができる。２本のビット線間に画定されるチャネルの上にある電荷トラップ層に記憶されている２ビットは、干渉し合わないように、分離かつ離間されたままとなる。このため、あるビットに対し、もう一方のビットにほとんど影響を与えずに動作（例えば、プログラム、消去または読み出しなど）を行うことができる。更に、短チャネル効果、リーク電流、クロストーク、スレッショルド電圧（ＶＴ）のロールオフのほか、狭チャネルによって発生するおそれのあるほかの悪影響を軽減することができ、メモリデバイスを期待通りに動作させることができる。更に、メモリセルが、電荷トラップ誘電層がパターニングまたはエッチングされないプレーナプロセスで形成されるため、少ない処理で、短時間かつ低コストで、高信頼に作製される。
【００１５】
最初に図１を参照すると、ＳＯＮＯＳ技術を採用しうる代表的なデュアルビットフラッシュＥＥＰＲＯＭ１００の上面図が示されている。メモリ１００は、一般に半導体基板１０２を有し、そこに１つ以上の高集積度のコア領域１０４と１つ以上の低集積度の周辺部分が形成されている。高集積度のコア領域は、通常、個々にアドレス指定可能でかつ実質的に同じデュアルビットフラッシュメモリセルのＭ×Ｎのアレイ１０４を有する。一方、低集積度の周辺部分は、通常、入出力（Ｉ／Ｏ）回路１０６と、個々のメモリセルを選択的にアドレス指定するためのプログラム回路を有する。プログラム回路は、その一部が１つ以上のｘデコーダ１０８と１つ以上のｙデコーダ１１０によって表され、これらを有している。デコーダは、Ｉ／Ｏ回路１０６と協働して、選択のアドレス指定されたメモリセルのソース、ゲートおよび／またはドレインを、所定の電圧またはインピーダンスに選択的に接続して、各メモリセルに指定の動作を起こさせる（例えば、プログラム、読み出しおよび消去であり、これらの動作を起こさせるために必要な電圧を得る）。
【００１６】
図２を参照すると、図１に示すＭ×Ｎのアレイコア１０４の１つの少なくとも一部を有しうるものなど、メモリコアの一部２００を示す回路図が示される。この回路図は、一列のメモリセルを示しており、例えば、仮想接地タイプの実装のメモリセル２０１〜２０４を有する。それぞれのメモリセル２０１〜２０４は、制御ゲートとして機能するワード線２０６と接続され、メモリセルの対が共通のビット線を共有している。例えば、図に示した例では、メモリセル２０１は、組をなすビット線２０８，２０９を有し、メモリセル２０２は、組をなすビット線２０９，２１０を有し、メモリセル２０３は、組をなすビット線２１０，２１１を有し、メモリセル２０４は、組をなすビット線２１１，２１２を有する。このように、セル２０１と２０２がビット線２０９を共有し、セル２０２と２０３がビット線２１０を共有し、セル２０３と２０４がビット線２１１をそれぞれ共有している。
【００１７】
メモリセル２０１〜２０４は、ワード線に送る信号と、メモリセル内のビット線の電気的なソースまたはドレインとの接続に応じて、位置２１５〜２２２でビットの書き込み、読み出し、および消去を行うことができる。例えば、位置２１５のビットの制御は、ワード線２０６から信号を送り、ドレインをビット線２０８に、およびソースをビット線２０９に接続することによって行う。同様に、位置２１６のビットの制御は、ワード線２０６から信号を送り、ドレインをビット線２０９に、およびソースをビット線２０８に接続することによって行う。隣接するメモリセルが共通のビット線を共有しているが、メモリセルは通常一度に１つずつプログラムされ、この場合、プログラム中は一度に１つのメモリセルだけが作動されるため、隣接するメモリセルが干渉し合わないことが認められよう。
【００１８】
次に図３を参照すると、図１に示すＭ×Ｎのアレイコア１０４の１つの少なくとも一部を有しうるものなど、メモリコアの少なくとも一部３００の上面図が示される。メモリ３００は、半導体基板１０２に形成されており、互いにほぼ平行に延びる複数の注入ビット線３０４を有し、互いにほぼ平行に延び、複数の注入ビット線３０４とほぼ直角をなす複数の形成ワード線３０２を更に有する。ワード線３０２とビット線３０４は、図１に示したｘデコーダ１０８とｙデコーダ１１０によって少なくともその一部が示されるものなど、プログラム回路との接触および相互接続（図示せず）を有することが理解されよう。
【００１９】
図４は、図３の線４−４におけるものなど、デュアルビットフラッシュメモリの一部４００の断面等角図である。メモリが形成されている半導体基板１０２は、任意選択のしきい値調整注入部（Ｖｔａｄｊｕｓｔ）領域４０２を形成するために、例えば、ホウ素等のｐ型不純物をドープされている。しきい値調整注入により、半導体基板１０２よりもドープ量の多い領域４０２が与えられる。基板は、例えば、シリコンから形成され、基板自体にｐ型不純物（ホウ素など）がドープされてもよい。しきい値調整注入部４０２は、メモリ４００内の各種セルのスレッショルド電圧を制御するのを支援する。
【００２０】
半導体基板１０２に電荷トラップ誘電層４０４が堆積されている。電荷トラップ誘電層４０４は、通常、第１絶縁層４０６、電荷トラップ層４０８および第２絶縁層４１０の３つの別個の層から形成されうる。第１絶縁層４０６と第２絶縁層４１０は、通常、二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成され、電荷トラップ層４０８は、通常、窒化シリコン（ＳｉｘＮｙ）等の窒化物誘電体から形成される。酸化物−窒化物−酸化物の構成は、便宜のため、通常ＯＮＯ層と呼ばれる。別の実施形態では、ほかの種類の電荷トラップ層を使用することができ、本発明の範囲内に含まれると考えられる。
【００２１】
第１導電ビット線４１２と第２導電ビット線４１４は、図４において、電荷トラップ誘電層４０４の下に存在するように示されている。半導体基板１０２に注入されるこのようなビット線の数は何本でもよく、このようなビット線が図３に示したビット線３０４に相当してもよいことが理解されよう。ビット線は、通常は、注入されたヒ素等のｎ型材料から形成され、一部の例では酸化物部分（図示せず）を有していてもよい。第１導電ビット線４１２と第２導電ビット線４１４は離間されており、両者の間にチャネル領域４１６が画定されている。
【００２２】
第１導電ワード線４１８と第２導電ワード線４２０は、同様に、電荷トラップ誘電層４０４の上に示されている。誘電層４０４の上に形成されるこのようなワード線の数は何本でもよく、このようなワード線が図３に示したビット線３０２に相当してもよいことが理解されよう。例えば、ワード線は、ポリシリコン材料から形成されてもよく、その場合、ポリシリコン材料が誘電層４０４上に堆積されて、パターニングされて、エッチングされうる。基板、ＯＮＯ層およびポリシリコンの上層からなるスタック全体を、ＳＯＮＯＳ型のデュアルビットメモリセルと呼ぶこともある。
【００２３】
位置４２０，４２２は、通常、各データビットが、メモリ４００のセルの１つに記憶されうる場所を示している。チャネル４１６は実効長Ｌｅｆｆを有し、この長さが（微細化の結果などで）短くなると、ビット４２０，４２２が接近することが理解されよう。このようにして、相補ビット妨害（ＣＢＤ）が発生するおそれがある。より詳細には、ビット同士が接近し過ぎると、ビット自体が干渉および／または混交し合い、あるビットに対して実行された動作が、もう一方のビットに影響を及ぼすおそれがある。したがって、デバイスの微細化に関連する特定の側面は望ましくなく、このような不都合を解決するための技術が望まれる。
【００２４】
図５を参照すると、本発明の一以上の態様に従ってメモリデバイスを形成するための方法５００が示される。より詳細には、メモリが、特に短チャネル効果と相補ビット妨害（ＣＢＤ）を軽減するポケット注入を利用して形成される。このように形成されるメモリデバイスは、例えば、図１に示すＭ×Ｎのアレイコアの１つの少なくとも一部を有しうるものなど、ＳＯＮＯＳ技術を利用したメモリコアの一部に対応しうる。
【００２５】
以下に、方法５００は、一連の動作および事象として図示および記載するが、本発明はこの動作および事象の順序に限定されないことが理解されよう。例えば、一部の事象が、異なる順序で発生したり、ここに図示および／または記載したほかの動作または事象とは別に同時に発生してもよい。更に、本発明の一以上の態様による方法を実装するために、ここに記載したステップのすべてが必要というわけではない。更に、動作の１つ以上が、１つ以上の別々の動作または段階で実行されてもよい。
【００２６】
本発明の一以上の態様に従って実行される方法は、ここに図示および記載した構造の形成および／または処理に関連して実装されるほか、ここに図示または記載されないほかの構造に関連しても実装されうることが理解されよう。例えば、方法またはその変形例は、図６〜１５に関して以下に図示し以下に記載するように、デュアルビットメモリのほかに、ここに図示または記載されないデバイスの製造に使用することができる。
【００２７】
メモリが半導体基板に形成され、５０２において、任意選択のしきい値調整注入Ｖｔａｄｊｕｓｔが実行され、半導体基板のほかの箇所よりもドープ量の多い基板の領域が形成される。基板は、例えば、シリコンから形成され、基板自体にｐ型不純物（ホウ素など）がドープされてもよい。任意選択のしきい値調整注入部には、例えば、メモリデバイスのスレッショルド電圧を制御しやすくするために、基板のほかの部分と同じか、または異なるｐ型ドーパントがより高い濃度で含まれうる。
【００２８】
５０４において、半導体基板上に電荷トラップ誘電層の一部が形成される。電荷トラップ誘電層のこの部分には、第１絶縁層と電荷トラップ層が含まれる。例えば、第１絶縁層は、例えば二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成され、電荷トラップ層は、窒化シリコン（ＳｉｘＮｙ）等の窒化物誘電体から形成されうる。第１絶縁層は、例えば、おおよそ７０Å以下の膜厚に形成される一方、電荷トラップ層は、おおよそ６０から８０Åの膜厚に形成されうる。
【００２９】
次に電荷トラップ誘電層５０６上にレジスト材料の層が形成される。レジストは、例えば、おおよそ４００から８００Åの厚さに塗布され、（例えば、ベークにより）電荷トラップ誘電層に固着されうる材料の放射感光性（radiation sensitive）膜である。５０８において、レジストがパターニングされる。より詳細には、露出源（例えば光、Ｘ線、電子ビーム）を利用し、介在されるマスタテンプレート（マスクまたはレチクルなど）を介して、レジスト膜の表面の選択された領域を照射して、テンプレート内に形成されたパターンを、レジストに転写する。
【００３０】
より詳細には、フォトリソグラフィ時にレジスト層に投射された光によって、材料の層の特性（例えば可溶性）が変化し、これによって、層の異なる部分（フォトレジストの種類によって異なるが、照射を受けた部分と照射を受けない部分）を後続の処理工程で処理できるようなる。例えば、ネガ型レジストの場合、露光源によって照射された部分は不溶となり、後の現像段階でレジストを溶媒で処理すると、レジストの非照射部分のみが除去される。このため、ネガ型レジスト層に形成されるパターンは、テンプレートの不透明領域によって画定されるパターンの陰画となる。これに対し、ポジ型レジストの場合、レジストの照射部分は可溶となり、現像時に溶媒で処理すると除去される。このように、ポジ型レジスト層に形成されるパターンは、テンプレートの不透明領域の像の陽画となる。
【００３１】
このため、リソグラフィ用のコーティングは、対象パターンの投影像の受像に適した放射増感性コーティングである。介在させたマスターテンプレートの像がレジストに投影されると、この像がフォトレジストに永久的な像として形成される。露出中の反射を軽減して、これによりパターン転写の忠実度を改善するために、レジストと併せて、任意選択の（例えば、窒化シリコンまたは酸窒化シリコンなどの無機材料から形成される）反射防止コーティング（ＡＲＣ）を形成してもよい。レジストから形成される特徴、より詳細には、このような特徴間の隙間が、基板内に形成されるビット線に対応している。
【００３２】
５１０で、ポケット注入部が基板内に形成される。より詳細には、１種類以上のドーパントを、基板の表面に対して所定の角度で注入することによって、個々のポケット領域が形成される。ドーパントは、レジストの特徴間に形成された隙間を通過して、レジストの特徴に隣接して、注入の角度によっては、ある程度レジストの下に注入される。ドーパントは、例えば、基板の表面に対しおおよそ５から４０°の角度で注入され、例えば１種類以上のｐ型ドーパント（ホウ素など）を含みうる。このようなドーパントは、エネルギーレベルおおよそ１０〜１００ｅＶ、ドーズ量おおよそ１Ｅ１２から５Ｅ１４ａｔｏｍｓ／ｃｍ２で注入されうる。
【００３３】
次に、５１２において、半導体基板内に埋込みビット線を形成するためにビット線注入が実行される。ビット線注入は、１種類以上のｎ型ドーパント（ヒ素、リンおよび／またはアンチモンなど）を含み、例えば、ドーズ量おおよそ０.７５Ｅ１５から４Ｅ１５ａｔｏｍｓ／ｃｍ２、およびエネルギーレベルおおよそ４０から１００ＫｅＶで実行されうる。しかし、適切な注入組成物や濃度であれば、いずれも本発明の範囲に含まれると考えられるということが理解されよう。更に、ｎ型ビット線注入のほかに、任意の適切なｐ型ドーパントも本発明の範囲に含まれると考えられる。埋込みビット線は、対応するメモリセルのソースおよびドレインとしてそれぞれ機能する。このようにして、埋込みビット線の対応する組の間に、個々のチャネルが画定される。
【００３４】
ポケット注入部（またはハロ注入部）は、注入ビット線によって画定されるソース／ドレイン（Ｓ／Ｄ）領域の近くに局所化したドーパント分布を形成する。ドーパントが角度を付けて注入されたため、その分布は、少なくとも部分的にそれぞれのチャネル内にまで延びている。このようにして、ポケット注入部は、望ましくないソース／ドレインのリーク導通または表面パンチスルー電流を軽減する。また、ポケット注入は、特に短チャネル効果および相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。より詳細には、あるビットに対して、もう一方の（ミラー）ビットにほとんど影響を与えずに動作（プログラム、消去または読出し）を行うことができる。更に、これにより、リーク電流、クロストーク、スレッショルド電圧（ＶＴ）のロールオフのほか、狭チャネルによって発生するおそれのあるほかの悪影響を軽減することができる。ポケット注入を実行する前に、ビット線注入を実行してもよいということが理解されよう。
【００３５】
次に５１４において、パターニングされたレジストが除去され（例えば剥離され）、５１６において、電荷トラップ誘電層の残部が、例えば、約１００Å以下の膜厚に形成される。第１絶縁層と同様に、この第２絶縁層は、二酸化シリコン（ＳｉＯ２）等の酸化物誘電体から形成されうる。酸化物−窒化物−酸化物の構成は、便宜上、一般にＯＮＯ層と呼ばれるということが理解されよう。ＯＮＯ層の１つ以上に、より詳細には第１絶縁層および／または第２絶縁層に、高誘電率（ｈｉｇｈ−ｋ材料）を含む材料を使用してもよいということも理解されよう。しかし、例えば、酸化アルミニウムも第２絶縁層に使用することができる。
【００３６】
次に、５１８において、ワード線の材料の層がＯＮＯ層に形成される。ワード線の材料は、例えば、ポリシリコンを含みうる。最後に、５２０において、ワード線の材料がパターニングされ、（例えば、図３，４に図示するように）埋込みビット線上にワード線が形成される。この方法では、更に別の後処理を引き続き実行してもよい。本発明では、５１０，５１２においてポケット注入およびビット線注入を実行する前に、ＯＮＯ層全体を形成することを考慮していることが理解されよう。このように、ポケット注入およびビット線注入が、単に第１絶縁層と電荷トラップ層のみではなく、ＯＮＯ層全体を介して実行されうる。
【００３７】
次に図６乃至図１５を参照すると、本発明の一以上の態様に従ってメモリデバイス６００を形成するための代表的な技術が開示される（図６）。より詳細には、メモリ６００が、特に短チャネル効果と相補ビット妨害（ＣＢＤ）を軽減するポケット注入を利用して形成される。このように形成されるメモリ６００は、図１に示すＭ×Ｎのアレイコアの１つの少なくとも一部を有しうるものなど、例えば、ＳＯＮＯＳ技術を利用したメモリコアの一部に対応しうる。このことにより、ポケット注入を使用することで、微細化、およびその結果得られる実装密度の向上が容易となる。
【００３８】
最初に、メモリ６００が形成された半導体基板６０２に対して、任意選択のしきい値調整注入６０４が実施され、半導体基板のほかの箇所よりもドープ量の多い基板６０２のコアに領域６０６が形成される（図６）。例えば、基板自体がホウ素等のｐ型ドーパントによってドープされており、任意選択のしきい値調整注入部（Ｖｔａｄｊｕｓｔ）には、例えば、同じかまたは別のｐ型ドーパントが高濃度で含まれうる。しきい値調整注入部６０６は、メモリデバイス６００のスレッショルド電圧の制御に役立つ。しかし、しきい値調整注入は任意選択であり、本発明に従って省略してもよい。
【００３９】
本明細書中で使用する基板または半導体基板には、基材となる半導体ウェハ（シリコン、ＳｉＧｅまたはＳＯＩのウェハなど）と、その上に形成されるかまたはそれに結合される任意のエピタキシャル層またはほかの種類の半導体層が含まれてもよいことが認められよう。更に、簡潔を期すと共に理解しやすくするために、ここに示す構成要素は、相対的に特定の寸法（例えば層間の寸法および／または向き）で示されるが、構成要素の実際の寸法がここに示したものと実質的に異なっていてもよいことが認められよう。
【００４０】
次に、半導体基板上に電荷トラップ誘電層６０８の一部が形成される（図７）。電荷トラップ誘電層６０８のこの部分には、第１絶縁層６１０と電荷トラップ層６１２が含まれる。次に電荷トラップ誘電層６１２上にレジスト材料の層６１４が形成される（図８）。レジスト６１４は、例えば、おおよそ４００から８００Åの厚さに塗布され、（例えば、ベークにより）電荷トラップ誘電層６１２に固着されうる材料の放射感光性膜である。
【００４１】
次にレジスト６１４が、介在されるマスタテンプレート（マスクまたはレチクルなど）を介して、放射源（例えば光、Ｘ線、電子ビーム）に選択に露出されて、テンプレート内に形成されたパターンを、レジストに転写することによってパターニングされる（図９）。介在させたマスターテンプレート（図示なし）の像がレジスト６１４に投影されると、この像がフォトレジストに永久的な像として形成される。図示はされていないが、露出中の反射を軽減して、これによりパターン転写の忠実度を改善するために、レジストと併せて、任意選択の（例えば、窒化シリコンまたは酸窒化シリコンなどの無機材料から形成される）反射防止コーティング（ＡＲＣ）を形成してもよい。レジスト６１４から形成される特徴、より詳細には、このような特徴６１６間の隙間６１８が、基板内６０２に形成されるビット線に対応している。
【００４２】
次に、基板６０２内にポケット注入部６２０が形成される（図１０）。より詳細には、１種類以上のドーパントを、基板６０２の表面に対して所定の角度で注入６３０することによって、個々のポケット領域が形成される。ドーパントは、レジストの特徴６１６間に形成された隙間６１８を通過して、レジストの特徴６１６に隣接して、注入の角度によっては、ある程度レジストの下に注入される。ドーパントは、例えば、基板６０２の表面に対し約５〜４０°の角度で注入され、例えば１種類以上のｐ型ドーパント（ホウ素など）を含みうる。このようなドーパントは、エネルギーレベルおおよそ１０から１００ｅＶ、ドーズ量おおよそ１Ｅ１２から５Ｅ１４ａｔｏｍｓ／ｃｍ２で注入されうる。
【００４３】
次に、半導体基板６０２内に埋込みビット線６４０を形成するために、誘電体６１０，６１２の一部を介してビット線注入６３４が実行される（図１１）。ビット線注入６３４は、１種類以上のｎ型ドーパント（ヒ素、リンおよび／またはアンチモンなど）を含み、例えば、ドーズ量おおよそ０.７５Ｅ１５から４Ｅ１５ａｔｏｍｓ／ｃｍ２、およびエネルギーレベルおおよそ４０から１００ＫｅＶで実行されうる。しかし、ビット線およびポケット注入部の両者のほか、これに関連する他のどのような不純物添加について、適切な注入組成物や濃度であれば、いずれも本発明の範囲に含まれると考えられるということが理解されよう。更に、ｎ型ビット線注入のほかに、任意の適切なｐ型ドーパントも本発明の範囲に含まれると考えられる。埋込みビット線６４０は、対応するメモリセルのソースおよびドレインとしてそれぞれ機能する。このようにして、埋込みビット線６４０の対応する組の間に、個々のチャネル６４４が画定される。
【００４４】
次に、パターニングされたレジストが除去され（例えば剥離され）（図１２）、電荷トラップ層６１２上に電荷トラップ誘電層６０８の残部が形成される（図１３）。例えば、電荷トラップ誘電層の残部には、第２絶縁層６５０が含まれうる。電荷トラップ誘電層６０８の第１絶縁層６１０と第２絶縁層６５０には、酸化物を主成分とした材料の１種類以上が含まれる一方、電荷トラップ誘電層６０８の電荷トラップ層６１２は、窒化物を主成分とした材料の１種類以上が含まれてもよいことが理解されよう。このように、電荷トラップ誘電層は、便宜上、一般にＯＮＯ層と呼ばれる。
【００４５】
しかし、電荷トラップ誘電層６０８は、電子を捕捉し易くする１層以上の誘電層であればどのような誘電層であってもよいことが理解されよう。換言すれば、電子を捕捉し易くするために、電荷トラップ誘電体は、その層を挟んで存在する層よりも障壁が低い層（例えば、障壁が比較的高い２つの層が障壁が比較的低い層を挟んでいるなど）を有する。例えばＯＮＯの３層誘電体の場合、酸化物層６１０，６５０の障壁の高さは例えば約３．１ｅＶであるが、窒化層６１２の障壁の高さは例えば約２．１ｅＶでありえる。この構成においては、中間層６１２に電荷をトラップするウェルが形成される。
【００４６】
例えば、電荷トラップ誘電層は、ＯＮＯの３層誘電体、酸化物／窒化物の２層誘電体、窒化物／酸化物の２層誘電体、酸化物／酸化タンタルの２層誘電体（ＳｉＯ２／Ｔａ２Ｏ５）、酸化物／酸化タンタル／酸化物の３層誘電体（ＳｉＯ２／Ｔａ２Ｏ５／ＳｉＯ２）、酸化物／チタン酸ストロンチウムの２層誘電体（ＳｉＯ２／ＳｒＴｉＯ３）、酸化物／チタン酸バリウムストロンチウムの２層誘電体（ＳｉＯ２／ＢａＳｒＴｉＯ２）、酸化物／チタン酸ストロンチウム／酸化物の３層誘電体（ＳｉＯ２／ＳｒＴｉＯ３／ＳｉＯ２）、酸化物／チタン酸ストロンチウム／チタン酸バリウムストロンチウムの３層誘電体（ＳｉＯ２／ＳｒＴｉＯ３／ＢａＳｒＴｉＯ２）などを有しうる。「ＳＯＮＯＳ」との文言からＯＮＯ層が連想されるが、本明細書で用いるこの文言は、ここに記載したものを含めて、適切な電荷トラップ誘電層を有するものであればどのような不揮発性メモリデバイスも含むことが意図される。換言すれば、本明細書に記載されているＳＯＮＯＳ型の不揮発性メモリデバイスは、電子を捕捉し易くする任意の１層以上の電荷トラップ誘電層を有しうる。
【００４７】
例えば、電荷トラップ誘電層６０８がＯＮＯ層を含む場合、例えば、第１絶縁層６１０および第２絶縁層６５０の一方または両方は、シリコンに富む二酸化シリコン層、酸素に富む二酸化シリコン層、熱成長または堆積により形成された酸化物層および／または酸窒化物層の１層以上を含むことができる。同様に、電荷トラップ層６１２は、例えば、形成された１層以上のシリコンに富んだシリコン窒化物層または窒素に富んだシリコン窒化物層を含むことができる。ＯＮＯ層の１つ以上、特に第１絶縁層および／または第２絶縁層に、高誘電率（ｈｉｇｈ−ｋ材料）を含む材料を使用してもよい。しかし、例えば、酸化アルミニウムも第２絶縁層６５０に使用することができる。
【００４８】
更に別の例による、第１絶縁層６１０および第２絶縁層６５０の膜厚は、それぞれおおよそ５０Åから１５０Å、おおよそ６０Åから１４０Å、またはおおよそ７０Åから１３０Åである一方、電荷トラップ窒化層６１２の膜厚は、おおよそ２０Åから８０Å、おおよそ２５Åから７５Å、またはおおよそ３０Åから７０Åでありうる。
【００４９】
本発明では、ポケット注入６２０およびビット線注入６３４を実行する前に、ＯＮＯ層６０８全体を形成することを考慮していることが理解されよう。このように、ポケット注入６２０およびビット線注入６３４が、電荷トラップ層６１２と第１絶縁層６１０のほかに、第２絶縁層６５０を介して実行されてもよい。
【００５０】
次に、第２絶縁層６５０上にワード線の材料６６０の層が形成される（図１４）。ワード線の材料６６０には、例えば、ポリシリコンまたはほかの種類の導電材料が含まれうる。最後に、埋込みビット線の上部にワード線６６２を形成するために、ワード線の材料６６０がパターニング（例えば、エッチング）されて（図１５）、そのパターニング後に複数のワード線が形成されることが示される。図１５は、図３に示すデバイスの線１５−１５の部分に対応しうることが理解されよう。したがって、図１５に示す図は、図６から図１４に示した図面に対して９０°回転させたものである。このように、図１５に、埋込みビット線６４０の側面図、すなわちその長さに沿った図が示される。また、埋込みビット線６４０とワード線６６２は、互いに直角をなすように配置されていることが理解されよう。
【００５１】
ポケット注入部（またはハロ注入部）６２０は、注入ビット線６４０によって画定されるソース／ドレイン（Ｓ／Ｄ）領域の近くに局所化したドーパント分布を形成することが理解されよう。ドーパントが角度を付けて注入されたため、その分布が、少なくとも一部ビット線６４０間に画定された個々のチャネル６４４に延在している（図１１から図１４）。このようにして、ポケット注入部６２０は、望ましくないソース／ドレインのリーク導通または表面パンチスルー電流を軽減する。
【００５２】
また、ポケット注入部６２０は、特に短チャネル効果および相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。より詳細には、チャネル６４４の上の電荷トラップ層６１２内に複数のビット６７０，６７２が記憶されている場合、あるビットに対して、もう一方の（ミラー）ビットにほとんど影響を与えずに動作（プログラム、消去または読出し）を行うことができる（図１４）。更に、これにより、リーク電流、クロストーク、スレッショルド電圧（ＶＴ）のロールオフのほか、狭チャネルによって発生するおそれのあるほかの悪影響を軽減することができる。このように、本発明の一つ以上の態様によって、チャネル６４４の実効長（Ｌｅｆｆ）の短縮が可能となり、ここで、ビット６７０，６７２等の記憶されているビットが互いに十分に隔離され、これにより、ビットが妨害し合うことなく、あるビットに対して動作（例えば、読み出し、書き込み、または消去の動作）を実行しても、もう一方のビットはほとんど影響を受けない（図１４）。これにより、より小面積のメモリに、より多くの情報のビットを記憶できるようになる。したがって、デバイスの性能を維持しつつ、実装密度を向上させることができる。
【００５３】
本明細書に記載した層はいずれも、１つ以上の適切な方法を、単独でまたは組み合わせて用いて形成することができ、これには、例えばスピンオン法、スパッタリング法（マグネトロンまたはイオンビームスパッタリングなど）、化学気相成長法（ＣＶＤ）および／または低圧化学気相成長法（ＬＰＣＶＤ）などの成長法および／または堆積法などがあることが理解されよう。更に、ここに記載した動作の順序は絶対的なものではないことが認められよう。例えば、ポケット注入部６２０を形成する前にビット線６４０を形成してもよい。
【００５４】
１つ以上の実装を用いて本発明を図示し記載したが、当業者は、本明細書と添付の図面を読みかつ理解すれば、本発明の均等物および変形例を想到しうることが明らかである。本発明は、このような変例更および変形例を含み、添付の特許請求の範囲のみによって限定される。特に上記した構成要素（アセンブリ、デバイス、回路など）によって実行される各種機能に関して、特に明記しない限り、このような構成要素の説明に使用された文言（「手段（means）」を含む）は、ここに説明した、本発明の代表的な実装における機能を実行する構造とは構造的に同等でなくとも、記載した構成要素の指定の機能を実行する任意の構成要素（すなわち、機能的に同等である）に相当することが意図される。更に、本発明の特定の特徴を、いくつかの実装のうちの１つのみに関して開示したが、任意の用途または特定の用途に望ましくかつ有利な場合には、このような特徴が、別の実装の１つ以上の別の特徴と組み合わされてもよい。また、詳細な説明または特許請求の範囲で「備える（includes）」、「有する（having, has）」、「と共に（with）」との文言やその変形が使用される限り、この用語は「含む（comprising）」との用語と同じように用いられることが意図される。
【産業上の利用可能性】
【００５５】
本明細書に開示したデュアルビットメモリの形成方法は、デバイスの微細化を容易にしつつ、特に相補ビット妨害（ＣＢＤ）を軽減するために、半導体製造の分野において利用されうる。
【図面の簡単な説明】
【００５６】
【図１】ＳＯＮＯＳ技術を採用しうるものなど、デュアルビットフラッシュメモリデバイスの上面図である。
【図２】図１に示すコアの１つの少なくとも一部を有しうるものなど、仮想接地タイプの構成のメモリコアの一部を示す回路図である。
【図３】例えば、図１に示すコアの１つの少なくとも一部を含みうるメモリコアの少なくとも一部の上面図である。
【図４】図３の線４−４におけるものなど、デュアルビットフラッシュメモリの一部の等角断面図である。
【図５】特に相補ビット妨害（ＣＢＤ）および短チャネル効果の軽減にポケット注入が利用される本発明の一以上の態様に従ってメモリデバイスを形成する方法の例を示すフローチャートである。
【図６】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図７】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図８】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図９】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１０】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１１】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１２】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１３】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１４】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【図１５】本発明の一以上の態様によって形成されたデュアルビットメモリデバイスの断面図である。
【特許請求の範囲】
【請求項１】
半導体基板（６０２）上にＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部を形成する方法（５００）であって、
前記基板（６０２）上に電荷トラップ誘電層（６０８）の一部を形成するステップ（５０４）と、
前記電荷トラップ誘電層の前記一部の上にレジスト（６１４）を形成するステップ（５０６）と、
第１の間隔（６１８）によって離間された複数のレジストの構造（６１６）を形成するために、前記レジスト（６１４）をパターニングするステップ（５０８）と、
前記基板（６０２）内の、前記レジストの構造（６１６）の下に少なくとも一部延在するポケット注入部（６２０）を形成するために、前記第１の間隔（６１８）および前記電荷トラップ誘電層（６０８）の前記一部を介して前記半導体基板（６０２）に対してある角度でポケット注入（６３０）を実行するステップ（５１０）と、
前記基板（６０２）内に、ほぼ前記第１の間隔（６１８）に対応する幅を有する埋込みビット線（６４０）を形成するために、前記第１の間隔（６１８）および前記電荷トラップ誘電層（６０８）の前記一部を介してビット線注入（６３４）を実行するステップ（５１２）であって、前記ビット線（６１０）は、前記レジストの構造（６１６）の下に延在する前記ポケット注入部（６２０）の前記一部を覆っていないステップと、
前記パターニングされたレジストを除去するステップ（５１４）と、
前記電荷トラップ誘電層の前記一部の上に前記電荷トラップ誘電層（６０８）の残部を形成するステップ（５１６）と、
前記電荷トラップ誘電層の前記残部の上にワード線の材料（６６０）を形成するステップ（５１８）と、
前記ビット線（６４０）の上にワード線（６６２）を形成するために、前記ワード線の材料（６６０）をパターニングするステップ（５２０）とを含む方法。
【請求項２】
２本の埋込みビット線（６４０）間にチャネル（６４４）が画定され、前記レジストの構造（６１６）の下に延在しているポケット注入部（６２０）の前記一部は、前記チャネル（６４４）の選択部分内でドープ状態を変化させる請求項１記載の方法。
【請求項３】
前記電荷トラップ誘電層の一部を形成するステップは、
前記半導体基板（６０２）上に第１絶縁層（６１０）を形成するステップと、
前記第１絶縁層（６１０）上に電荷トラップ層（６１２）を形成するステップとを含む請求項１記載の方法。
【請求項４】
前記電荷トラップ誘電層の残部を形成するステップは、
前記電荷トラップ層（６１２）上に第２絶縁層（６５０）を形成するステップを含む請求項３記載の方法。
【請求項５】
前記ポケット注入（６３０）は前記基板（６０２）に対しておおよそ５度から４０度の角度で実行される請求項１記載の方法。
【請求項６】
前記ポケット注入（６３０）はホウ素を含む請求項５記載の方法。
【請求項７】
前記ビット線注入（６３４）はおおよそ０．７５Ｅ１５から４Ｅ１５ａｔｏｍｓ／ｃｍ２のドーズ量で実行される請求項１記載の方法。
【請求項８】
前記ビット線注入（６３４）は、おおよそ４０から１００ＫｅＶのエネルギーレベルで実行される請求項１記載の方法。
【請求項９】
前記ポケット注入（６３０）はおおよそ１０から１００ＫｅＶのエネルギーレベルで実行される請求項１記載の方法。
【請求項１０】
前記ポケット注入（６３０）はおおよそ１Ｅ１２から５Ｅ１４ａｔｏｍｓ／ｃｍ２のドーズ量で実行される請求項１記載の方法。
【請求項１】
半導体基板（６０２）上にＳＯＮＯＳデュアルビットメモリコアアレイの少なくとも一部を形成する方法（５００）であって、
前記基板（６０２）上に電荷トラップ誘電層（６０８）の一部を形成するステップ（５０４）と、
前記電荷トラップ誘電層の前記一部の上にレジスト（６１４）を形成するステップ（５０６）と、
第１の間隔（６１８）によって離間された複数のレジストの構造（６１６）を形成するために、前記レジスト（６１４）をパターニングするステップ（５０８）と、
前記基板（６０２）内の、前記レジストの構造（６１６）の下に少なくとも一部延在するポケット注入部（６２０）を形成するために、前記第１の間隔（６１８）および前記電荷トラップ誘電層（６０８）の前記一部を介して前記半導体基板（６０２）に対してある角度でポケット注入（６３０）を実行するステップ（５１０）と、
前記基板（６０２）内に、ほぼ前記第１の間隔（６１８）に対応する幅を有する埋込みビット線（６４０）を形成するために、前記第１の間隔（６１８）および前記電荷トラップ誘電層（６０８）の前記一部を介してビット線注入（６３４）を実行するステップ（５１２）であって、前記ビット線（６１０）は、前記レジストの構造（６１６）の下に延在する前記ポケット注入部（６２０）の前記一部を覆っていないステップと、
前記パターニングされたレジストを除去するステップ（５１４）と、
前記電荷トラップ誘電層の前記一部の上に前記電荷トラップ誘電層（６０８）の残部を形成するステップ（５１６）と、
前記電荷トラップ誘電層の前記残部の上にワード線の材料（６６０）を形成するステップ（５１８）と、
前記ビット線（６４０）の上にワード線（６６２）を形成するために、前記ワード線の材料（６６０）をパターニングするステップ（５２０）とを含む方法。
【請求項２】
２本の埋込みビット線（６４０）間にチャネル（６４４）が画定され、前記レジストの構造（６１６）の下に延在しているポケット注入部（６２０）の前記一部は、前記チャネル（６４４）の選択部分内でドープ状態を変化させる請求項１記載の方法。
【請求項３】
前記電荷トラップ誘電層の一部を形成するステップは、
前記半導体基板（６０２）上に第１絶縁層（６１０）を形成するステップと、
前記第１絶縁層（６１０）上に電荷トラップ層（６１２）を形成するステップとを含む請求項１記載の方法。
【請求項４】
前記電荷トラップ誘電層の残部を形成するステップは、
前記電荷トラップ層（６１２）上に第２絶縁層（６５０）を形成するステップを含む請求項３記載の方法。
【請求項５】
前記ポケット注入（６３０）は前記基板（６０２）に対しておおよそ５度から４０度の角度で実行される請求項１記載の方法。
【請求項６】
前記ポケット注入（６３０）はホウ素を含む請求項５記載の方法。
【請求項７】
前記ビット線注入（６３４）はおおよそ０．７５Ｅ１５から４Ｅ１５ａｔｏｍｓ／ｃｍ２のドーズ量で実行される請求項１記載の方法。
【請求項８】
前記ビット線注入（６３４）は、おおよそ４０から１００ＫｅＶのエネルギーレベルで実行される請求項１記載の方法。
【請求項９】
前記ポケット注入（６３０）はおおよそ１０から１００ＫｅＶのエネルギーレベルで実行される請求項１記載の方法。
【請求項１０】
前記ポケット注入（６３０）はおおよそ１Ｅ１２から５Ｅ１４ａｔｏｍｓ／ｃｍ２のドーズ量で実行される請求項１記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公表番号】特表２００７−５１８２６８（Ｐ２００７−５１８２６８Ａ）
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願番号】特願２００６−５４９３０１（Ｐ２００６−５４９３０１）
【出願日】平成１６年１２月１７日（２００４．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４２８５５
【国際公開番号】ＷＯ２００５／０７８７９１
【国際公開日】平成１７年８月２５日（２００５．８．２５）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年７月５日（２００７．７．５）
【国際特許分類】
【出願日】平成１６年１２月１７日（２００４．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４２８５５
【国際公開番号】ＷＯ２００５／０７８７９１
【国際公開日】平成１７年８月２５日（２００５．８．２５）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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