【課題】ＭＯＮＯＳ型不揮発性メモリー素子の消去を行う場合として、バンド間トンネリングホットホールによる消去方法を用いることが好適である。この場合、消去できる領域がドレイン領域近傍に制限されるため、ＦＮ電流を用いた消去動作よりも消去できる領域が狭く、特にソース領域近傍側の電荷を消去しきれないという課題があり、特に製造工程で帯電したソース領域近傍の電荷を消去することが困難になるという課題がある。
【解決手段】ソース領域２０３Ｓに５Ｖ程度の電圧をかけ、ドレイン領域２０３Ｄ、ゲート電極２０６を接地する動作と、ドレイン領域２０３Ｄに５Ｖ程度の電圧をかけ、ソース領域２０３Ｓ、ゲート電極２０６を接地する動作とを行う。ソース領域２０３Ｓ近傍に位置するゲート絶縁層２０４の電荷も消去することが可能となり、製造工程で帯電したソース領域近傍の電荷を消去することが可能となる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリーの消去を行う場合には、ＦＮ電流を用いた消去法を用いる場合でも、バンド間トンネリングホットホールを用いた消去を行う場合においても、負電源を用いることが必要となる。負電源を用いるためには別途電気的に分離できるよう配線パターンを設計する必要があり、配線パターンに制約が加わるという課題がある。
【解決手段】接合深さとして、１０ｎｍ以上５００ｎｍ以下の値となるようドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成した。ドレイン領域２０３Ｄ、ソース領域２０３Ｓでの電界強度が大きくとれることから、バンド間トンネリングホットホールをゲート電極２０６を接地し、ドレイン領域２０３Ｄに５［Ｖ］程度の電位を供給することで発生させることができ、負電源を用いることなく消去を行うことが可能となる。 （もっと読む）

【課題】浅い不純物領域を有する半導体装置を提供する。
【解決手段】チャネル形成領域を含む半導体ならびにチャネル形成領域の上のフローティングゲート７６２およびコントロールゲート７６３によるゲート電極部７５２，７５３を含む半導体装置であって、ゲート電極部７５２，７５３の一方の側の半導体には、フローティングゲート７６２とオーバーラップする第１の不純物領域７５５が形成されており、フローティングゲート７６２の他方の側の半導体には、レーザドーピング処理により、深さが０．１μｍ以下で、且つフローティングゲート７６２とオーバーラップが無い第２の不純物領域７５７、７５８が形成されており、チャネル形成領域の長さは０．３μｍ以下である。 （もっと読む）

【課題】非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂと有するメモリセルトランジスタＭＴと、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴとを有し、メモリセルトランジスタＭＴのソース拡散層３６ａは、第１の不純物拡散層３６ａ_１と、第１の不純物拡散層３６ａ_１よりも深い第２の不純物拡散層３６ａ_２と、第２の不純物拡散層３６ａ_２内に形成され、第２の不純物拡散層３６ａ_２よりも浅い第３の不純物拡散層３６ａ_３とを有し、第２の不純物拡散層３６ａ_２の不純物濃度は、第３の不純物拡散層３６ａ_３の不純物濃度よりも低い。 （もっと読む）

【課題】リーク電流を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、素子領域２０と、素子領域２０上に形成されたトンネル絶縁膜３０と、トンネル絶縁膜３０上に形成された電荷蓄積絶縁膜４０と、電荷蓄積絶縁膜４０上に形成されたブロック絶縁膜６０と、ブロック絶縁膜６０上に形成された制御ゲート電極７０と、を備えた第１及び第２のメモリセルと、第１及び第２のメモリセルの素子領域２０、トンネル絶縁膜３０及び電荷蓄積絶縁膜４０の間に形成された素子分離領域２０と、を具備し、ブロック絶縁膜６０は、金属元素及び酸素を主成分として含有する第１の絶縁膜６１と、シリコン及び酸素を主成分として含有する第２の絶縁膜６２とで形成され、ブロック絶縁膜６０の少なくとも一部は、素子分離領域５０上に形成されていることを特徴とする。 （もっと読む）

【課題】Ｕ字型の底部を有するフローティングゲートを備える２ビットメモリ構造及びその製作方法を提供する。
【解決手段】メモリ構造は、基板５０と、基板５０上に設けられる制御ゲート７０と、制御ゲート７０の両側に設けられ、それぞれ基板５０に埋まったＵ字型の底部５７を備える複数のフローティングゲート７４と、制御ゲート７０と基板５０の間に設けられる第一誘電層５２と、フローティングゲート７４のＵ字型底部と基板５０の間に設けられる第二誘電層６２と、制御ゲート７０とフローティングゲート７４の間に設けられる第三誘電層６８と、フローティングゲートチャネル８０の周りに設けられるローカルドープ領域５８と、基板５０の中でフローティングゲート７４の一方の側に設けられるソース／ドレイン領域７６と含む。 （もっと読む）

【課題】大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供する。
【解決手段】書き換え可能な不揮発性メモリトランジスタＴｒが行列状に配置されてメモリマットが構成され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置１００であって、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用するワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成されたウエルからなるワード領域Ｗ１〜Ｗ４内に配置されてなる不揮発性半導体記憶装置１００とする。 （もっと読む）

【課題】
本発明の目的は、Ｈｉｇｈ−ｋ膜である金属酸化物を、下地ポリシリコン膜との高い選択性（比）を保ちつつ、パターンの疎部と密部によるエッチング速度差、及び形状差の小さいエッチング特性を有するＨｉｇｈ−ｋ膜のドライエッチング方法を提供することである。
【解決手段】
プラズマを用いＨｉｇｈ−ｋ膜をドライエッチングする方法で、希ガスと混合したＢＣｌ₃ガスに、炭素元素比率の高いフルオロカーボンガスを微少添加する構成とした。 （もっと読む）

【課題】ドレイン側のゲート酸化膜に与え得るダメージを軽減し得る不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法を提供する。
【解決手段】不揮発性メモリ１０では、浮遊ゲート電極１５と並んで配置される制御ゲート電極１８の一部１８ａの下方でソース１２から浮遊ゲート電極１５のソース側端１５ａまで伸びる空乏層Ｄｐにおける浮遊ゲート電極１５のソース側端１５ａ近傍（空乏層先端Ｄｐｐ）と半導体基板１１との間αでアバランシェブレークダウンが生じる電圧をソース１２に印加してデータを消去する。これにより、消去はソース１２側から行うので、書込みおよび消去をドレイン１３側から行う場合に比べて、ドレイン１３側のゲート酸化膜１４に与え得るダメージを軽減することができる。 （もっと読む）

【課題】書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタを提供する。
【解決手段】第１導電型の半導体基板３１の表層部に、第２導電型のソース領域３２とドレイン領域３３が形成され、トンネル酸化膜４１を介して、半導体基板３１上でドレイン領域３３に部分的に重なるようにして、浮遊ゲート電極５１が設けられてなる書き換え可能な不揮発性メモリトランジスタ１００であって、ソース領域３２とドレイン領域３３を最短距離で結ぶ断面において、ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌが、０．１５μｍ以上、０．５μｍ以下、である不揮発性メモリトランジスタ１００とする。 （もっと読む）

【課題】１電界効果トランジスタ当たり２ビットの情報を記憶でき、しかも微細化が容易な半導体記憶装置を提供すること。
【解決手段】半導体基板１１、ゲート絶縁膜１２、ゲート電極１３、ゲート電極に対して側方に離間して形成された２つの電荷保持部６１、６２と、２つソース／ドレイン拡散層領域１７、１８と、チャネル領域４１、４２とを備える。電荷保持部６１、６２は、電荷を蓄積する機能を有する第１の材料からなるナノドット１５が、第２の絶縁体１４と第３の絶縁体１６との間に挟まれた構造を有する。第２の絶縁体１４と第３の絶縁体１６とは互いに密度、材料または結晶構造が異なる。各電荷保持部６１、６２のナノドット１５に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっている。 （もっと読む）

【課題】消去後の閾値電圧のばらつきを小さくできる不揮発性半導体記憶装置、そのデータ消去方法を提供すること。
【解決手段】スタックトゲート構造を有する不揮発性半導体記憶装置１００のデータ消去方法であって、制御ゲート電極１８０に、基板電位と同電位又は基板電位に対して負の電圧を印加し、ドレイン１２０及びソース１３０の一方に、基板電位に対して、半導体基板１１０との間でアバランシェブレークダウンを生じる正の電圧を印加し、ドレイン１２０及びソース１３０の他方に、ホットホールの注入に伴う浮遊ゲート電極１６０の電位上昇によってドレイン１２０とソース１３０との間に電流が流れるように、アバランシェブレークダウンを生じる側に印加される電圧に対して負の電圧を印加する。 （もっと読む）

【課題】ホットキャリアによる書き込み・消去を行うに当たり、消去後の閾値電圧のばらつきを小さくでき、且つ、誤動作を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置１００であって、ソース１３０を、ドレイン１２０との間にチャネル領域１２５を構成する基部１３０ａと、基部１３０ａから延設された延設部１３０ｂとにより構成し、浮遊ゲート電極１６０を、第１ゲート絶縁膜１５０ａを介して、ドレイン１２０側に偏ってチャネル領域１２５上に配置されるドレイン対向部１６０ａと、第１ゲート絶縁膜１５０ａを介してソース１３０の延設部１３０ｂ及び／又はその近傍上に配置されるソース対向部１６０ｂと、ドレイン対向部１６０ａとソース対向部１６０ｂを連結する連結部１６０ｃとにより構成した。 （もっと読む）

【課題】半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、高集積化を図れるようにする。
【解決手段】半導体記憶装置は、溝部１ａを有する半導体基板１と、該半導体基板１に互いに間隔をおき且つ溝部１ａと交差して形成された一対の不純物拡散層からなるソース・ドレイン領域１１と、溝部１ａの一壁面上に形成され、絶縁性を有するトラップ膜７と、半導体基板１におけるトラップ膜７と対向する領域に形成されたチャネル領域８と、溝部１ａにトラップ膜７と接するように形成されたゲート電極９と、半導体基板１における溝部１ａの底部又は溝部１ａの下側に形成された素子分離領域６とを有している。 （もっと読む）

【課題】ゲート電極の両側に２つの電荷蓄積部を有するメモリセルにおいて、書き込み前後における読み出し電流差を十分大きくする。
【解決手段】半導体基板１上に形成されたゲート電極２６と、半導体基板１の表層領域であってかつ１ゲート電極２６と対向する位置に形成されたチャネル領域２８と、チャネル領域２８の両側に形成される抵抗変化領域３０及び３２であって、その不純物濃度はチャネル領域２８よりも低く、その不純物濃度は５×１０¹⁷ｃｍ^-3以下である抵抗変化領域３０及び３２と、抵抗変化領域３０及び３２の両側に形成された、チャネル領域２８とは逆導電型の第１高濃度不純物領域３４及び３６と、抵抗変化領域３０及び３２上に形成されており、電荷の蓄積が可能な電荷蓄積部４０とを備えていることを特徴とするメモリセル。 （もっと読む）

【課題】低電圧で効率よくホットエレクトロン注入できる不揮発性メモリを実現する。
【解決手段】メモリトランジスタが、半導体基板（たとえばウェルＷ）と、第１および第２のソース・ドレイン領域ＳＳＬ,ＳＢＬと、ボトム絶縁膜ＢＴＭ、電荷蓄積膜ＣＨＳおよびトップ絶縁膜ＴＯＰと、ゲート電極（たとえばワード線ＷＬ）とを有する。ボトム絶縁膜ＢＴＭは、チャネル形成領域とのバリアハイトがＳｉＯ_２とＳｉとのバリアハイトより低く、及び／又は、高温窒化処理されている。メモリ周辺回路は、データの書き込み時に、第１の電圧（ドレイン電圧Ｖｄ）と第２の電圧（ゲート電圧Ｖｇ）を生成し、Ｖｄを第２のソース・ドレイン領域ＳＢＬにＶｇをワード線ＷＬに印加し、電離衝突に起因して２次的に発生させたホットエレクトロンＨＥを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＣＨＳに注入させる。 （もっと読む）

【課題】 浮遊ゲートの周囲の絶縁体の絶縁性の向上と、浮遊ゲート中の酸化した金属超微粒子の割合の低減を可能とする不揮発性半導体記憶素子および製造方法を提供すること。
【解決手段】 ギブスの酸化物生成自由エネルギーが、０℃〜１２００℃の範囲内で、Ｓｉのそれよりも高い元素である難酸化性物質からなる浮遊ゲートと、同浮遊ゲートの周囲を囲む、同エネルギーがＳｉと同じまたはＳｉよりも低い易酸化性物質の酸化物からなる絶縁体を有する不揮発性半導体記憶素子の製造方法において、難酸化性物質の浮遊ゲートが物理的形成法を用いて形成され、易酸化性物質の酸化物が物理的形成法または化学的形成法を用いて形成され、ゲート絶縁膜を形成した後に、酸化用気体と還元用気体との混合気体中で、０℃〜１２００℃までの温度範囲内において難酸化性物質のみを還元し、易酸化性物質の酸化物のみを酸化するように、混合気体の混合比および温度を制御して熱処理を行う構成を有している。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】いわゆるＮＡＮＤ型ＭＯＮＯＳメモリデバイスにおいて、１つのメモリトランジスタに対するデータの書き込みと消去をビット単位で任意に行うことを可能にする。
【解決手段】書き込みにおいては、選択されたメモリトランジスタの電荷蓄積膜（ＯＮＯ膜）３０の第１局部と第２局部に独立に、いわゆるＣＨＥ注入により電子を注入する（第１および第２の電荷注入ステップ）。一方、消去においては、第１局部（Ａ部）に対する電子の注入時にドレインとして機能するソース・ドレイン領域２２側で、バンド−バンド間トンネル電流に起因したホールを発生させ、これをＡ部に注入し、注入したホールによって、Ａ部に注入されている電子の少なくとも一部を電気的に相殺する（第３の電荷注入ステップ）。第３の電荷注入ステップにおいて第２局部（Ａ部と反対側の局部）にホールを注入する場合はソースとドレインの機能を入れ替える。
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【課題】 セクタ単位での消去を可能とした半導体記憶装置を提供する。
【解決手段】 セルアレイ２内のワード線を８本ごとに区分し、各ブロックに消去セクタＥＳ０〜ＥＳ１５を構成する。シリコン基板に所定の負電圧を印加した状態で、消去対象の消去セクタに属する８本のワード線に所定の正電圧を印加するとともに、その他の消去対象外の消去セクタに属するワード線を接地することにより、消去対象の消去セクタに属するメモリセルには消去動作を行わせ、消去対象外の消去セクタに属するメモリセルには消去動作を行わせない。これにより上記消去セクタ単位でのセクタ消去が実現される。セルアレイ２内にはメモリセルが２次元マトリクス状に配列されている。メモリセルは、１対のフローティングゲートを有し、２ビット以上のデータを書き替え自在に保持することができる。 （もっと読む）