本発明は、ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセル、および、その製造方法に関するものである。本発明では、ストレージキャパシタは、ソース領域Ｓまたはドレイン領域Ｄのための少なくとも１つのコンタクトホールにおいて、コンタクトホールキャパシタ（ＫＫ）として形成されている。このような半導体メモリセルは、特にコスト効率よく製造することができ、かつ高集積度を達成できる。
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有機強誘電体高分子と有機両極性半導体との組み合わせを備える不揮発性強誘電体メモリデバイスが提案されている。本発明に係るデバイスは、高分子に適合し、また、高分子の利点、即ち、溶液処理、低コスト、低温層堆積及びフレキシブル基板との適合性を十分に活用している。
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ピラー形不揮発性メモリセル８０３は各々がトレンチ８１０によって隣接するメモリセルから絶縁されるメモリセルを各々有している。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層８１５、ポリシリコンフローティングゲート層８１９、ＯＮＯまたは酸化物層８２２、ポリシリコンコントロールゲート層８２５である。ステップの多くの態様が自己整合される。これらのメモリセルのアレイにはより少ない分割しか必要ない。さらに、このメモリセルは、電子がフローティングゲート８１９に対して直角またはほぼ垂直８４３に向けられるので、プログラミング特性が増強される。
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【課題】ＮＲＯＭセルの利点と縦型メモリセルの利点とを備えるメモリデバイスを提供する。
【解決手段】スプリットゲート縦型ＮＲＯＭメモリセル（１８９０）は、複数の酸化物柱状体（１８３０、１８３１）から構成される。複数の酸化物柱状体の各々の上部にはソース／ドレイン領域（１８４０、１８４１）が形成される。溝部が、酸化物柱状体の各対の間に形成される。ポリシリコン制御ゲート（１８００）が、酸化物柱状体の対の間の溝部に形成される。ポリシリコンプログラムゲート（１８０５、１８０６）が、制御ゲートと各酸化物柱状体との間に形成される。プログラムゲートは、各酸化物柱状体の側壁に沿って延在する。ゲート絶縁層（１８０２、１８０３）が、各プログラムゲートとその近傍の酸化物柱状体との間に形成される。各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有する。一実施形態において、ゲート絶縁構造は、酸化物−窒化物−酸化物の層である。中間絶縁層（１８２２、１８２４）が、プログラムゲートと制御ゲートとの間に形成される。 （もっと読む）

本発明は、クロスポイントと１Ｔ‐１セルとの双方の設計に基づくある種の利点を導入するためのメモリ技術及びメモリアレイに関する新規な変更に関する。これらの設計のある特徴を組み合わせることにより、１Ｔ‐１セル設計における読出し時間の高速化及び信号対雑音比の増大と、クロスポイント設計における高記録密度化との双方が達成される。そのために、単一のアクセストランジスタ１６を用いて、“Ｚ”軸方向に配置された複数のメモリアレイ層で垂直方向に互いに上下に積み重ねうる多重メモリセルを読出すようにする。
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