ピラー構造セルのフラッシュメモリ技術
ピラー形不揮発性メモリセル８０３は各々がトレンチ８１０によって隣接するメモリセルから絶縁されるメモリセルを各々有している。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層８１５、ポリシリコンフローティングゲート層８１９、ＯＮＯまたは酸化物層８２２、ポリシリコンコントロールゲート層８２５である。ステップの多くの態様が自己整合される。これらのメモリセルのアレイにはより少ない分割しか必要ない。さらに、このメモリセルは、電子がフローティングゲート８１９に対して直角またはほぼ垂直８４３に向けられるので、プログラミング特性が増強される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の消去可能でプログラム可能なメモリに関し、特にピラー構造のメモリセル記憶素子の構造および製造技術に関する。
【背景技術】
【０００２】
メモリおよび記憶装置は情報時代において成長が可能な基本技術分野の１つである。インターネットの急速な成長とともに、ワールドワイドウエブ（ＷＷＷ）、携帯電話、個人用携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルカムコーダ、デジタルミュージックプレーヤー、コンピュータ、ネットワーク、その他の急激な成長とともに、より優れたメモリおよび記憶技術に対するニーズが常にある。
【０００３】
特定の種のメモリに不揮発性メモリがある。不揮発性メモリは、電力がなくなった場合でもメモリ、すなわち記憶された状態を保つ。ある種の不揮発性の消去可能でプログラム可能なメモリには、例えばフラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、強誘電体メモリ、および磁気メモリが含まれる。ある種の不揮発性記憶製品には、コンパクトフラッシュ（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、フラッシュＰＣカード（例えば、ＡＴＡフラッシュカード）、スマートメディアカード、およびメモリスティックが含まれる。
【０００４】
広く使用されている種類の半導体メモリ記憶素子はフラッシュメモリセルである。ある種のフローティングゲートメモリセルには、フラッシュ、ＥＥＰＲＯＭ、およびＥＰＲＯＭが含まれる。前述したような別種のメモリセル技術がある。フラッシュのようなフローティングゲートメモリセルを単に例示のために記載する。本願における説明は適宜の修正を加えてフローティングゲート技術以外にも適用される。
【０００５】
メモリセルは所望の構成状態に構成またはプログラムされる。具体的には、電荷が（フラッシュメモリセルのような）記憶素子のフローティングゲートに電荷が印加され、またはそこから除去されて、セルを２つ以上の記憶された状態にとる。１つの状態はプログラミング状態であり、もう一つの状態は消去状態である。記憶素子を使用して、少なくとも２つのバイナリ状態、０または１を表すことができる。記憶素子はさらに００、０１、１０または１１のような２つ以上のバイナリ状態を記憶することができる。この記憶素子は複数の状態を記憶することができ、多状態、マルチレベル、または複数ビットメモリセルまたは記憶素子と言ってもよい。それによって、各メモリセルが単一ビット以上のビットを表すことができるので、メモリセルの数を増やさなくてもより高密度のメモリを製造可能である。セルが１つ以上のプログラムされた状態を有していてもよい。例えば、２ビットを表すことができるメモリセルの場合、全部で４つの異なる状態では、３つのプログラミング状態と１つの消去状態を有することになる。３ビットを表すことができるメモリセルの場合、全部で８つの異なる状態では、７つのプログラミング状態と１つの消去状態を有することになる。
【０００６】
不揮発性メモリの成功にも関わらず、引き続いて技術を改良する必要性もある。これらのメモリの密度、性能、速度、耐久性、および信頼度を高めることが望ましい。さらに、電力消費を低減し、記憶ビット当りのコストを低減することも望ましい。メモリ記憶素子がより小形であれば（すなわち、集積回路に占める面積が小さければ）、より多くの記憶素子を単一の集積回路上に製造することができる。それによってメガバイトまたはギガバイト当りのコストが低減する。記憶デバイスのコストが低下すれば、これらの装置は世界中のより多くの消費者の資力の範囲内になり、消費者はオーディオ、写真およびビデオを含むデータを記憶するためにより多くの記憶装置を購入することができるようになる。
【０００７】
不揮発性メモリ素子のサイズを縮小し、しかも性能を高めることによってこれを改良する必要があることを理解することができる。
【特許文献１】米国特許第５，６０２，９８７号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，２７０，９７９号
【特許文献４】米国特許第５，３８０，６７２号
【特許文献５】米国特許第５，７１２，１８０号
【特許文献６】米国特許第５，９９１，５１７号
【特許文献７】米国特許第６，２２２，７６２号
【特許文献８】米国特許第６，２３０，３３３号
【特許文献９】米国特許第５，９９１，５１７号
【特許文献１０】米国特許第６，２４８，６３３号
【特許文献１１】米国特許出願第１０／０５２，９２４号
【発明の開示】
【０００８】
本発明は、アレイ内の各メモリセルがトレンチによって隣接するメモリセルから分離されるピラー形不揮発性メモリセルの構造と製造技術を提供するものである。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層、ポリシリコンフローティングゲート層、ＯＮＯまたは酸化物層、ポリシリコンコントロールゲート層、ポリシリコンコントロールライン層、別の酸化物層、およびポリシリコン選択ゲート層である。処理の多くのステップが自己整合される。ビットラインとワードラインの双方の方向に沿ったトレンチ分離によって、１つのメモリセルでの１つの動作を実行し、隣接するメモリセルの動作障害が生ずる障害作用は軽減される。これらのメモリセルアレイにはより少ない分割しか必要ないので、従来の実装例と比較してサイズが１５％縮減される。さらに、このメモリセルは、電子がフローティングゲートに対してほぼ垂直に向けられるので、プログラミング特性が増強される。
【０００９】
最近傍の容量干渉が実質的になくなる。トンネル酸化物層の厚みの均一さが反復耐久性を増強した。交点でのプログラミング電圧および消去電圧の供給によって、関連する障害機構が縮小される。単一セル消去動作が可能になる。単一行消去動作も可能であり、それによって消去ブロックのサイズが縮小される。ワードライン動作電圧が高まることで、仮想接地のアレイ電流スニーク経路 (virtual ground array current sneak path)が縮小される。フローティングゲートチャネルは仮想であり、したがって技術が小形化されてもチャネル長さが短縮されることはない。
【００１０】
特定の実施形態では、ＯＮＯ層はチャネルに近接しないことに留意されたい。それは、（酸化物−窒化物層の境面で、また窒化物層内で）電荷捕獲 (charge trap-up) がメモリトランジスタのチャネル特性に及ぼすことがある作用の軽減に役立ちうる。ブランケット処理を全面的にポリ２堆積に利用してもよい。コントロールゲートとコントロールラインとは２つの異なる層内にある。選択ゲートチャネルは面積を取らずに極めて長くてもよい。高電圧がセルに対して矩形化処理 (rectangulated)されるので、障害は軽減される。そこで負担の幾らかの部分はワードラインによって担われ、幾らかの部分はコントロールラインによって担われ、その結果、障害を誘発するような極端な電圧になる必要はない。ターゲット化されたセルの場合、同じワードライン上のセルは同じコントロールラインまたはビットライン上のセルとは別個である。したがって、障害は軽減される。注入効率が高いことは短期間で、またより低い電流／電圧でのプログラミングが可能であることを意味し、したがってこの場合も障害は少なくなる。選択ゲートの電圧が高いと障害は少なくなる。障害が少なくプログラム効率が高いことは、ビットラインとコントロールラインとを区分する必要性が少なくなることを意味する。（ＲＣ時定数が低い）金属ワードラインおよび選択ゲートとフローティングゲートとの高結合は、読み出し中にワードラインにＡＣ信号を印加することによってノイズを抑止することができることを意味している。読み出されるセルは同じワードライン上にあるので、単一のＡＣ駆動ワードラインはセクタ内の全てのセルのノイズを抑止する。
【００１１】
デュアルフローティングゲートソース側注入（ＤＦＧＳＳＩ）セルでは、ＡＣ駆動の選択ゲートは常にノイズを低減するわけではなく、効果的な方法はコントロールラインをＡＣ駆動することであった。それには１つのセクタを読み出すだけで数千ものコントロールラインを上下に駆動させることが必要であった。それに伴う（１／２）ＣＶ2 ＊ｆ電力消費は法外に多かった。
【００１２】
本発明の１つの態様では、トレンチを設けた選択ゲート、および直交する（バリスティック輸送による電荷注入）ソース側注入プログラミングによるピラー形セルのフラッシュメモリ技術を提供する。
【００１３】
本発明は、第１および第２の不揮発性メモリセルを含む集積回路用の記憶素子である。第１の不揮発性メモリセルは、第１のｐ形材料の層、第２の酸化物層、第１のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物（ＯＮＯ）層、第１のセルのコントロールゲート用の第５のポリシリコン層、および第６のポリシリコンまたは金属導体の層を含む。第６のポリシリコンまたは金属導体の層は第１のセルのコントロールゲートに電気的に接続されている。
【００１４】
第２の不揮発性メモリセルは、第１のｐ形材料の層、第２の酸化物層、第２のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物（ＯＮＯ）層、第２のセルのコントロールゲート用の第５のポリシリコン層、および第の６ポリシリコンまたは金属導体の層を含む。第６のポリシリコンまたは金属導体の層は第２のセルのコントロールゲートに電気的に接続されている。さらに、第１のフローティングゲートおよび第２のフローティングゲートは同じワードライン上の２つのフローティングゲートであってもよく、これらは、双方とも隣接する２本のビットラインの間にある一対のフローティングゲートを形成する。
【００１５】
本発明は第１および第２の不揮発性メモリセルを含む集積回路用の記憶素子である。第１の不揮発性メモリセルは、第１のｐ形材料の層、第２の酸化物層、第１のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物（ＯＮＯ）層、第１のセルのコントロールゲート用の第５のポリシリコン層、ローカルビットラインを形成するオプションの第６の内部接続ポリシリコン層、隣接する２本のワードライン上の隣接する２つのフローティングゲート間のトレンチ用の第７の絶縁酸化物層、第８のポリシリコンまたは金属製ローカルコントロールライン層、コントロールラインをワードラインから絶縁する第９の酸化物層、ポリシリコンまたは金属製の第１０の選択ゲート（またはローカルワードラインまたはグローバルワードライン）層、第１１の絶縁材料の層、グローバルビットライン用の第１２の金属導体の層、第１３の層間絶縁層、グローバルコントロールライン用の第１４の金属層、オプションの第１５の層間誘電体層、およびグローバルワードライン用のオプションの第１６の金属層を含んでいる。第８のポリシリコンまたは金属導体の層は第１のセルのコントロールゲートに接続（物理的に結合）されている。第１２の層、第１４の層、および第１６の層は様々な配列で置換え可能である。例えば、第１２の層をグローバルコントロールライン用に使用することができる。コントロールゲートをステアリングゲートと言うことができ、コントロールラインをステアリングラインと言うことができる。
【００１６】
第２の不揮発性メモリセルは基本的に第１の不揮発性メモリと同じ層を含む。ピラーを形成する２回のエッチングを逆の順番で行ってもよい。同じワードライン上にあり、また２本の隣接するビットライン間にある一対のセルのうち一方が左セルで、他方が右セルであってよい。各セルが独自のコントロールラインを有していてもよい。基本的に、一方は他方の鏡像である。本発明の４つの可能な実施形態は、（１）ビットライン／選択ゲートをエッチングする前に内部接続（ＬＩ）ポリおよび絶縁エッチングが行われるアレイ、（２）ビットライン／選択ゲートをエッチングした後で内部接続（ＬＩ）ポリおよび絶縁エッチングが行われるアレイ、（３）ビットライン／選択ゲートをエッチングする前に内部接続（ＬＩ）ポリおよび絶縁エッチングが行われないアレイ、（４）ビットライン／選択ゲートをエッチングした後で内部接続（ＬＩ）ポリおよび絶縁エッチングが行われないアレイである。本発明のステップの流れに基づいて、他のオプションのステップ段階に属する他の多くの実施形態が可能である。このようにステップ全体には、それぞれが二叉路の選択である例えば１０の二者択一ステップがある（例１：あるステップを実施するか否か）（例２：ステップｙの前にステップｘを実施するか、或いはステップｘの前にステップｙを実施するか）。このような１０の二者択一で１０２４の実施形態があり、任意の１つのウェハがこれらの１０２４の異なる実施形態の１つに属することが分かる。あるセルまたはある領域が１つの実施形態で処理され、別のセルまたは領域が別の実施形態で処理されるウェハまたはチップは基本的に存在しない。しかし、それが適切である場合は、ある特定の実施形態を別の実施形態と組み合わせてもよい。
【００１７】
第１と第２の不揮発性メモリセルの層の間には第１のトレンチがある。第１の側壁分離体は不揮発性メモリの第１のピラーに隣接し、第２の側壁分離体は不揮発性メモリの第２のピラーに隣接している。メモリセルは通常、タイル状、またはミラー状およびタイル状に構成されるとアレイ全体を形成する一個のアレイからなっている。このように理解した上で、各メモリセルはそれ自体の内部に複数の側壁を含む。絶縁体の第７の層は第１および第２の不揮発性メモリセルをカバーし、第１および第２の側壁に沿って延びている。第１および第２の不揮発性メモリセルの層は水平に形成され、第１および第２の側壁は垂直である。選択ゲートは第１の不揮発性メモリセルと第２の不揮発性メモリとの間で第１のトレンチの底部に形成されている。
【００１８】
特定の実装例では、第１および第２の不揮発性メモリセルは多状態のメモリセルであり、各々が２ビット以上のデータを記憶することができる。第８のポリシリコン層は第１および第２の不揮発性メモリセルをカバーし、さらにトレンチをも塞いでいる。
【００１９】
本発明の別の態様では、第１のｐ形材料の層、第２の酸化物層、第３のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物層、第３のセルコントロールゲート用の第５のポリシリコン層、および第３のセルのコントロールゲートに電気的に接続されたポリシリコンまたは第６の金属導体の層を含む。隣接する記憶素子の第３の不揮発性メモリセルであってもよい。第２のトレンチが第１と第３の不揮発性メモリセルの間にあり、第３の側壁は第１の不揮発性メモリセルに隣接し、また第４の側壁は第３の不揮発性メモリセルに隣接している。
【００２０】
第２のトレンチの底部にｎ＋拡散領域が形成され、第３の側壁に沿って第１の不揮発性メモリセルの第１の酸化物層まで延び、さらに第４の側壁に沿って第３の不揮発性メモリセルの第１の酸化物層まで延びている。第２のトレンチの底部にｎ＋拡散領域に電気的に接続する内部接続ポリシリコン層があってもよい。ソース側注入現象を利用して第１の不揮発性メモリセルをプログラムすると、電子はＳｉ／ＳｉＯ２の界面に対してほぼ垂直な入射角で第１のセルのフローティングゲートに向けられる。記憶セルをトリプルウエル内に形成してもよい。
【００２１】
別の態様によれば、本発明は不揮発性メモリセルアレイを製造する方法を提供する。第１の酸化物層は基板材料上に形成される。第１のポリシリコン層は第１の酸化物層上に形成される。酸化物−窒化物−酸化物層が第１のポリシリコン層上に形成される。第２のポリシリコン層は酸化物−窒化物−酸化物層上に形成される。そして、短冊状トレンチがアレイのワードライン方向に形成される。第１および第２のポリシリコン層によってトランジスタが形成され、第２のポリシリコン層は第１のポリシリコン層と自己整合される。
【００２２】
第１の酸化物層は約７ナノメータから約１１ナノメータの厚さで形成してもよい。第１のポリシリコン層にはｎ形ドーパントを注入してもよい。酸化物−窒化物層の場合は、下層の酸化物層を約５ナノメータから約６ナノメータの厚さで形成してもよく、窒化物層を約５ナノメータから約１０ナノメータの厚さで形成してもよく、また上層の酸化物層を約５メータから約６ナノメータの厚さで形成してもよい。
【００２３】
別の態様では、本発明は、第１の基板材料の層、基板材料上に積層された第２のトンネル酸化物層、およびトンネル酸化物層上に積層された、メモリセルのフローティングゲート用の第３のポリシリコン層を含む不揮発性メモリセルである。さらに、第３のポリシリコン層上に第４の酸化物−窒化物−酸化物層が積層され、またメモリセルのコントロールゲート用の第５のポリシリコン層が第４の酸化物−窒化物−酸化物層上に積層され、第１、第２、第３、第４および第５の各層の少なくとも２つの面にトレンチが形成される。トレンチは基板内に約４００ナノメータから約８００ナノメータの深さで形成してもよい。
【００２４】
別の態様では、本発明は、コントローラと、コントローラに接続されたメモリとを含む不揮発性メモリシステムである。メモリはメモリセルアレイを含み、各メモリセルはポリシリコンが充填されたトレンチによって隣接するメモリセルから分離されている。各メモリセルは第１の基板材料の層と、基板材料上に積層された第２のトンネル酸化物層と、トンネル酸化物層上に積層された、メモリセルのフローティングゲート用の第３のポリシリコン層と、第３のポリシリコン層上に積層された第４の酸化物−窒化物−酸化物層と、酸化物−窒化物−酸化物層上に積層された、メモリセルのコントロールゲート用の第５のポリシリコン層とを含んでいる。
【００２５】
本発明の実施形態では、ｐ形基板の代わりにｎ形基板を使用してもよく、またｎ形ソース／ドレイン拡散層の代わりにｐ形ソース／ドレイン拡散層を使用してもよく、その場合はＮＭＯＳフラッシュメモリではなくＰＭＯＳフラッシュメモリになる。キャリヤおよび注入電荷は電子ではなく正孔となる。
【００２６】
本発明のその他の目的、特徴および利点は、以下の詳細な説明および図面全体をとおして同様の参照符号には同様の構成要素を表す添付図面を参照することによって明らかになる。
【発明を実施するための最良の形態】
【００２７】
図１は、本発明の様々な態様を組み込むことができるコンピュータシステムのような電子システムを概略的に示す。電子システムの幾つかの例には、コンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、パームトップコンピュータ、個人用携帯情報端末（ＰＤＡ）、ＭＰ３およびその他のオーディオプレーヤー、デジタルカメラ、ビデオカメラ、電子ゲーム機、ワイヤレスおよびワイヤード・テレフォニー装置、応答機、音声レコーダ、およびネットワークルータがある。
【００２８】
この電子システムの構成はランダムアクセス・メインシステムメモリ２５、およびキーボード、モニタ、モデムなどのような少なくとも１つまたは複数の入出力装置２７と共に、システムバス２３に接続されたプロセッサまたはマイクロプロセッサを含む。典型的なコンピュータのシステムバス２３に接続されたコンピュータシステムのその他の主要な構成要素は一定量の長期不揮発性メモリ２９である。ＤＲＡＭ（ダイナミックＲＡＭ）またはＳＲＡＭ（スタティックＲＡＭ）のような揮発性メモリとは対照的に、不揮発性メモリはデバイスから電力が失われた後でも記憶状態を保つ。典型的には、このようなメモリはメガバイト、ギガバイトまたはテラバイト単位のデータ記憶容量がある磁気または光学技術を用いたディスクドライブである。このデータは電流処理に使用されるためにシステムの揮発性メモリ２５内に取り込まれ、容易に補充、変更、または交換することができる。
【００２９】
本発明の一態様は、ディスクドライブの代わりに、不揮発性を損なわず、容易にデータを消去しかつメモリに再書き込みすることができ、アクセス速度が速く、低コストで信頼性がある特定の種の半導体メモリシステムを使用する。これは１つまたは複数の電気的に消去可能でプログラム可能な読み出し専用メモリ（例えば、フラッシュまたはＥＥＰＲＯＭ）集積回路を使用することによって達成される。この集積回路は場合によってはチップと呼ばれることがある。このタイプのメモリは必要な動作電力が少なく、ハードディスクドライブの磁気メディアメモリよりも軽量であるという付加的な利点を有しているので、バッテリ動作の小形コンピュータに特に適している。このような不揮発性半導体メモリにはフラッシュディスクドライブ、コンパクトフラッシュ（登録商標）カード、スマートメディア（登録商標）カード、パーソナルタグ（Ｐ−Ｔａｇ）、マルチメディアカード、セキュアデジタル（ＳＤ）カード、およびメモリスティック（Ｒ）が含まれる。
【００３０】
大容量記憶メモリ２９はコンピュータシステムバス２３に接続されたメモリコントローラ３１およびフラッシュまたはＥＥＰＲＯＭ集積回路チップのアレイ３３から構成されている。データおよび命令は主としてデータライン３５を経てコントローラ３１からフラッシュまたはＥＥＰＲＯＭアレイ３３へと伝達される。同様に、データおよび状態信号はデータライン３７を経てフラッシュまたはＥＥＰＲＯＭアレイ３３からコントローラ３１へと伝達される。データライン３５および３７は実装例に応じて直列でも並列でもよい。コントローラ３１とＥＥＰＲＯＭアレイ３３との間の他の制御回路および状態回路は図１には示されていない。
【００３１】
さらに不揮発性メモリ集積回路をコントローラ、マイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）またはＩ／Ｏデバイスなどのその他の集積回路または構成要素と組み合わせて不揮発性メモリシステムを形成してもよい。コントローラおよびメモリは別個の集積回路でもよく、またはメモリ集積回路がコントローラを内蔵していてもよい。メモリは、複数の別個の集積回路上にあってもよい。例えば、複数のメモリ集積回路を組み合わせてメモリのサイズをより大形にしてもよい。
【００３２】
特定の種の不揮発性メモリ記憶装置はコンパクトフラッシュカードである。
【００３３】
コンパクトフラッシュ技術によって、生産性を大幅に高め、数百万の人々のライフスタイルを向上させる新しい種類の高性能で小形で軽量の低電力のモバイル製品が得られた。
【００３４】
世界で最小の、出し入れ可能な大容量記憶装置の１つであるコンパクトフラッシュのコンセプトは、データ、ビデオ、オーディオおよび画像を取り込み、保存し、伝送することである。コンパクトフラッシュによって携帯用およびデスクトップコンピュータ、ハンドヘルドＰＣ（ＨＰＣ）、パーソナルコミュニケータ、パームトップ形パーソナルコンピュータ、オート形パーソナルコンピュータ、デジタルカメラ、デジタル音声レコーダ、写真プリンタおよびセットトップ・ボックスを含む多様なデジタルシステム相互間であらゆる種類のデジタル情報とソフトウエアとを容易に転送することができる。
【００３５】
コンパクトフラッシュは小形の出し入れ可能な大容量の大量記憶システムの標準規格形式である。これはＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協会）によって確立された工業規格の機能性および電気的接続の仕様との互換性があるので、広範に受け入れられた。コンパクトフラッシュメモリカードのデータ、オーディオ、および画像は標準のＰＣＭＣＩＡ・タイプＩＩのアダプタカードを介してＰＣＭＩＡ−ＡＴＡ（ＡＴバスアタッチメント）の製品ワールドに送り込まれる。ほぼマッチ箱大の５０ピン・コンパクトフラッシュカードをアダプタカードに簡単に挿入することができる。アダプタカードは標準の６８ピンＰＣＭＣＩＡインターフェイスを有し、タイプＩ、タイプＩＩまたはタイプＩＩＩのどのタイプのＰＣカードＡＴＡのスロットにも挿入することができる。
【００３６】
コンパクトフラッシュは、ＰＣＭＣＩＡと接続することができる大容量の出し入れ可能な大容量記憶装置を必要とするが、フルサイズのＰＣカードを受け入れるには小さすぎる小形システムのための記憶装置用の解決策である。製品設計者はこれまでこれらのコンピュータおよび通信システムの多くを開発しえなかったが、その理由の一部は充分な容量の小形の出し入れ可能な記憶装置がなかったからである。コンパクトフラッシュのサイズは、（容積が）標準のＰＣＭＣＩＡタイプＩＩのＰＣカードの１／４である。その重さは約０．５オンス（約１５ｇ）であり、長さは３６ミリ（１．４インチ）、幅は４３ミリ（１．７インチ）、厚みは３．３ミリ（０．１３インチ）である。コンパクトフラッシュの容量は８から１０２４メガバイト（ＭＢ）である。技術の進歩と共に将来はより多くの容量が得られるようになると考えられる。
【００３７】
コンパクトフラッシュは不揮発性技術を基礎としている。データ、オーディオ、ビデオおよび画像は、ほとんどのコンピュータにみられる従来の機械的回転ディスクドライブではなく、フラッシュメモリチップに記憶される。フラッシュは不揮発性メモリであり、データがいったんカードに保存されると、システムの電源がオフになってもそれが保持されることを意味する。フラッシュはさらに固体状態であり、可動部品がない。ディスクドライブは多くの可動部品を有し、機械的トラブルを起こしやすい。フラッシュはずっと堅牢で信頼性があり、ユーザに対して大幅に強化されたデータ保護をもたらす。携帯用コンピュータにみられる機械的ディスクドライブの動作衝撃耐性は１００から２００Ｇであり、これは１フィート未満の高さから落下させた場合に相当する。コンパクトフラッシュの動作衝撃耐性は典型的には２０００Ｇであり、１０フィートの高さから床に落下させた場合に相当する。
【００３８】
コンパクトフラッシュカードは技術に依存するあらゆるフラッシュメモリ制御アルゴリズムを処理するコントローラを含む。全てのＩＤＥ（インテリジェントドライブ・エレクトロニクス）とＡＴＡコマンドとを記憶するこの内蔵コントローラによって、コンパクトフラッシュは工業規格のＩＤＥディスクドライブをサポートするあらゆるコンピュータオペレーティングシステム、ユーティリティおよびアプリケーションプログラムとの互換性が得られるようになる。現在コンパクトフラッシュ用のフルのＢＩＯＳおよびドライバサポートは同一のＰＣＭＣＩＡ−ＡＴＡ規格をサポートしているので、これらは多数のプラットフォームおよびオペレーティングシステムに既に組み込まれている。ファイル管理、誤り訂正符号、電力管理およびＰＣＭＣＩＡコントローラＩ／Ｏ機能は全て単一チップに縮小されている。コンパクトフラッシュは典型的には３．３ボルトまたは５ボルトの単一の供給電圧で動作する。
【００３９】
フラッシュＥＥＰＲＯＭシステムおよび不揮発性セルおよび記憶装置のさらに詳細な説明は、米国特許第５，６０２，９８７号（特許文献１）、米国特許第５，０９５，３４４号（特許文献２）、米国特許第５，２７０，９７９号（特許文献３）、米国特許第５，３８０，６７２号（特許文献４）、米国特許第５，７１２，１８０号（特許文献５）、米国特許第５，９９１，５１７号（特許文献６）、米国特許第６，２２２，７６２号（特許文献７）、および米国特許第６，２３０，３３３号（特許文献８）に記載されている。これらの特許は、他の全ての参考文献と共に本願明細書において参照により援用されている。
【００４０】
不揮発性メモリシステムのメモリ集積回路はそれぞれが少なくとも１つのデータビットを保持する幾つかのメモリセルを含む。各セルに複数のデータビットを記憶可能にする多状態メモリセルを使用してもよい。例えば、各メモリセルはセルごとに２、３、４、５、６、７、８またはそれ以上のデータビットを記憶することができる。複数のデータビットを記憶可能なメモリセルをマルチレベルセルと呼んでもよい。
【００４１】
ある種の不揮発性記憶素子またはメモリセルはフラッシュＥＥＰＲＯＭおよびＥＰＲＯＭであり、それらの全てがフローティングゲート形メモリセルである。本発明のある態様をＭＮＯＳ、ＳＯＮＯＳ、ＮＲＯＭ、ＦｅＲＡＭ、およびその他のタイプのメモリまたはメモリ技術に適用してもよい。
【００４２】
メモリセルは典型的には行と列とに配列される。集積回路ごとに複数のアレイがあってもよい。個々のセルは行と列とによってアクセスされる。メモリセル用の異なる２つの機構はＮＯＲおよびＮＡＮＤ構成である。本発明はメモリセルのこのような構成ならびにその他の構成に適用可能である。
【００４３】
図２は、ＮＯＲ構成用の不揮発性メモリを示す。ＮＯＲセルには様々な実装例があり、この特定の実装例は単に一例として示したにすぎない。あるＮＯＲ構成では、メモリトランジスタ２１５のドレインライン（ＤＬ）とソースライン（ＳＬ）との間に直列に接続された選択または読み出しトランジスタ２１１がある。ドレインラインは場合によってはセルのビットライン（ＢＬ）と呼ばれることがある。仮想接地アレイ（例えばＤＦＧＳＳＩの構成）では、１つのセル用のソースラインが別のセル用のドレインラインであることができ、また読み出し中の１つのセルのソースラインがプログラミング中の同じセル用のドレインラインであることができる。読み出しトランジスタは列ライン（ＲＬ）またはワードライン（ＷＬ）に接続されたゲートを有し、メモリトランジスタはコントロールゲート（ＣＧ）ライン、コントロールライン、またはステアリングラインに接続されたコントロールゲートを有している。
【００４４】
特定の実装例または動作に応じて、ドレインラインとソースラインとを入れ換えまたは交換してもよい。特に、図はドレインラインが読み出しトランジスタに接続され、ソースラインがメモリセルトランジスタに接続されていることを示している。しかし、別の実装例または動作では、ソースラインが読み出しトランジスタに接続され、ドレインラインがメモリセルトランジスタに接続されてもよい。例えば、ドレインよりも低い電位にある電極用にワードラインを確保した場合、読み出し動作中、選択トランジスタのドレインに接続されたラインがドレインラインであり、メモリセルトランジスタのソースに接続されたラインがソースラインである。ソース側注入を達成するためにより高い電圧がメモリセル側に印加されるプログラミングの場合、前の状態とは逆になる。
【００４５】
ＮＯＲメモリセルアレイの場合、幾つかのＮＯＲセルがドレインライン（またはソースライン）に接続される。これは一般的にはアレイの列と呼ばれる。列の各セルは別個のワードラインまたは行ラインを有する。
【００４６】
ある実装例では、読み出しトランジスタとメモリトランジスタの双方がｎチャネル形またはＮＭＯＳ形トランジスタである。しかし、デバイスはｐ形チャネルまたはＰＭＯＳ形トランジスタ、およびその他を含む別のタイプのトランジスタであってもよい。読み出しデバイス２１１はメモリデバイス２１５とは異なるタイプのデバイスであってもよいが、これは通常極めて非実用的である。特定の実装例では、メモリデバイスはフラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタのようなフローティングゲート形デバイスである。しかし、メモリデバイスはＮＲＯＭ、ＦｅＲＡＭ（強誘電性）、ＭＮＯＳ、ＳＯＮＯＳまたはその他の装置などの別のタイプのデバイスであってもよい。
【００４７】
図３は、ＮＡＮＤ構成の不揮発性メモリセル、すなわちより具体的にはセルの単一のＮＡＮＤストリングを示す。ＮＡＮＤ構成では、ドレイン選択デバイス３１５とソース選択デバイス３１９との間、およびドレインライン（ＤＬ）とソースライン（ＳＬ）との間に直列に接続された幾つかのメモリトランジスタ３１１がある。これはメモリセル列であり、これらのセルの複数の列を使用してＮＡＮＤメモリセルのアレイを形成してもよい。メモリセル列は場合によってはＮＡＮＤチェーンまたはストリングと呼ばれることがある。特定の実装例では、ＮＡＮＤチェーンには少なくとも１６のメモリセルがある。各メモリトランジスタは個々のワードライン（ＷＬ）に接続されたゲートを有している。ワードラインにはＷＬ１からＷＬｎのラベルを付してもよく、ｎは特定の列内のメモリセル数である。ドレイン選択デバイスはドレイン選択ライン（ＤＳＥＬ）に接続されたゲートを有し、ソース選択デバイスはソース選択ライン（ＳＳＥＬ）に接続されたゲートを有している。特定の実装例に応じて、ドレインラインとソースラインとを入れ換えまたは交換してもよい。
【００４８】
ある実装例では、ソース選択ライン、ドレイン選択ライン、およびメモリトランジスタはｎチャネルまたはＮＭＯＳ形トランジスタである。しかし、デバイスはｐ形チャネルまたはＰＭＯＳ形トランジスタ、およびその他を含む他のタイプのトランジスタでもよいが、そうすると面積が比較的大きくなるという不利な点があるかもしれない。特定の実装例では、メモリデバイスはフラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタのようなフローティングゲート形デバイスである。しかし、メモリデバイスはＮＲＯＭ、ＦｅＲＡＭ、ＭＮＯＳ、ＳＯＮＯＳまたはその他の装置などの別のタイプのデバイスであってもよい。
【００４９】
図４は、ＮＡＮＤメモリセルのアレイを示す。ｎ個のメモリセル行とｍ個のメモリセル列があり、ｎとｍとは正の整数である。各列はワードラインＷＬ０からＷＬｎに接続されたｎ個のメモリセルを有している。メモリセル列にはＢＬ０からＢＬｎのラベルが付されている。各列にはドレイン選択デバイスとソース選択デバイスとの間に接続されたｎ個のメモリセルがある。そして、一方では、ドレインおよびソース選択デバイスはドレインライン（ＤＬ）またはビットライン（ＢＬ）およびソースライン（ＳＬ）に接続されている。ドレイン選択デバイスのゲートはドレイン選択ライン（ＤＳＥＬ）に接続され、またソース選択デバイスのゲートはソース選択ライン（ＳＳＥＬ）に接続されている。適当なワードラインとビットラインとを使用し、これらのラインに適当な電圧を印加することによって、特定のセルまたは選択されたセルにアクセスすることができる。
【００５０】
図５は、前述したメモリセルおよびアレイのいずれかで使用することができるそれぞれのフローティングゲート形不揮発性メモリデバイスを示す。フローティングゲート形デバイスのこれ以上の説明は、米国特許第５，９９１，５１７号（特許文献９）に記載されている。フローティングメモリセルは、ドレイン（Ｄ）、ソース（Ｓ）、コントロールゲート（ＣＧ）およびフローティングゲート（ＦＧ）を有している。
【００５１】
簡潔に述べると、不揮発性メモリセルは電力がなくなった場合でも記憶された状態を保つ。ある種のフローティングゲート形メモリセルの幾つかの例として、フラッシュ、（Ｅ２またはＥスケアとしても知られている）ＥＥＰＲＯＭ、およびＥＰＲＯＭが含まれる。フラッシュおよびＥＥＰＲＯＭセルは電気的に消去可能でプログラム可能である。ＥＥＰＲＯＭセルは紫外線（ＵＶ）を利用して電気的にプログラムおよび消去することができる。フローティングゲート形デバイスは適切なノードに高電圧をかけることによってプログラムまたは消去される。これらの高電圧によって電子がフローティングゲートへと付加され、或いはフローティングゲートから除去され、それによってフローティングゲート形デバイスのしきい値電圧、すなわちＶＴが調整される。電子がフローティングゲート間を移動する物理的メカニズムには熱い電子注入またはファウラー・ノードハイム式トンネリングがある。
【００５２】
正または負の高電圧を用いてメモリセルのプログラミングおよび消去が行われる。０または１を記憶するようにプログラム可能なバイナリセルの場合、一般に単一の電圧を用いてプログラムまたは消去される。これらの電圧はＶＰＰ（プログラム用）またはＶＥＥ（消去用）と呼ばれることがある。
【００５３】
多状態のプログラミングおよび消去用に、コントロールゲートプログラミング電圧がパルスからパルスへと段階的に上昇され (stair cased)、消去電圧は各セクタに個々に適応させた異なるＤＡＣ駆動値の電圧でよい。多状態製品の場合、中電圧および高電圧ポンプの出力をそれぞれ表すためにＶＰＰおよびＶＥＥ電圧を用いてもよい。これらの電圧はフラッシュセルのどの端子にも直接印加されてはならない。これらの電圧は、より精密に制御され、次にメモリセルの端子に送られるＤＡＣ電圧を発生するための電源として利用される。
【００５４】
フローティングゲート形不揮発性メモリデバイスは単一ビット（０または１）、または複数ビット（例えば、２ビット：００、０１、１０および１１または３ビット：０００、００１、０１０、０１１、１００、１１０および１１１、または４ビット：００００、０００１、００１０、００１１、０１００、０１０１、０１１０、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、１１１０および１１１１）を記憶することができる。米国特許第５，９９１，５１７号（特許文献９）には、単一ビットおよび複数ビットの幾つかの態様をさらに記載されている。簡略に述べると、メモリセルは消去された状態と、１つまたは複数のプログラムされた状態とを有する。
【００５５】
ノードＡとノードＢとの結合率は、２つのノード間の静電容量と、ノードＢからノードＡを含むあり得る全てのノードまでに見られる全ての静電容量との比率として定義され、常に１未満である。消去状態とはデバイスのＶＴが典型的にはゼロ未満であるコントロールゲート電圧でオンに転換されるような状態である。言い換えると、消去とはフローティングゲートから電子を除去して、フローティングゲートが、例えば０ボルトまたはそれ未満のＶＴ（コントロールゲートから測定されたしきい値電圧）を有するように強制することである。消去されると、フローティングゲートトランジスタはそのゲート（すなわち、コントロールゲート）に１ボルトが印加されても電流を通さない。消去からのリカバリ（すなわち、ソフトプログラミング）は、典型的には０ボルト以上１ボルト未満である低い正電圧まで消去された全てのセルを緩やかにプログラムする強制プログラミングシーケンスからなる動作である。消去のリカバリはブロックが消去された直後の消去ブロック内の全てのセル上で行われる。今後同じポイントへとプログラムされるデータ状態に関わりなく全てのセルがリカバリされる。状態０にプログラムされるセルさえもリカバリされる。消去リカバリ動作を行う理由は、リカバリされないメモリアレイにあるかもしれない電流スニーク経路を縮小または除去するためである。集積回路の全てのフローティングゲート形セルを消去リカバリ状態に初期化してもよい。さらに、ある実施形態では、メモリセルをプログラムすることが可能になる前にこれを消去し、リカバリする必要があることもある。
【００５６】
消去はフローティングゲートトランジスタのフローティングゲートから電子を除去することによって行われる。電子をフローティングゲートから除去し、それらをチャネル、ソース、ドレイン、チャネルとソースとドレイン、ワードライン（選択ゲート）に送ることによって消去を行ってもよい。多くの技術が他の場所に提示され、これらの技術のいずれかを本発明に適用したり利用したりできるので、本願明細書では様々な消去およびプログラミング方式を簡単にしか説明しない。ピラー構造のセルの場合、酸化物層内の電荷フルエンスを最小限にするために（すなわち、酸化物層を通って移送される面積単位あたりの電子：単位クーロン／ｃｍ2 ）、チャネルを介して消去することがより適当である。
【００５７】
或いは、ビットラインを介して電子を除去することもできる。ビットラインとフローティングゲートとの結合率はチャネルとフローティングゲートとの結合率よりも低いので、この選択肢には低電圧が必要である。しかし、酸化物層領域は小さく、その結果酸化物層を通る電荷フルエンスは高くなるので、さらに消去分布は統計的な理由から拡大する。
【００５８】
ピラー構造のセルの場合、意図するところは選択ゲートの結合率を高めることであり、高い結合率は効果的な消去に逆効果をもたらすので、選択ゲートへの消去は好ましくない。というのは、２つの電極間の結合率が高いとそれらの電圧は互いに後を追い、それはかなりのトンネル率を得るために２つの電極間の大きな電位差を生成するのは逆に作用するからである。一般に、消去はフローティングゲートから電子トンネリングを除去することによって行われる。チャネル、ドレイン、ソース、選択ゲート、またはコントロールゲートのどれであれデバイスの消去に要する時間は、消去電極からフローティングゲートを分離する絶縁体へフローティングゲートから電子が注入される時点での電界の大きさに左右される。通常は電流トンネリングの障害はフローティングゲートとトンネル絶縁体（トンネル酸化物層）との界面で生成される三角形のエネルギー障壁である。トンネル絶縁体の電界が上昇すると、三角形の障壁がさらに狭まり、可能性があるトンネリング電流量が増大する。フローティングゲートと消去電極との間の電圧差をより大きくすることによって電界は強化される。この電圧差は消去電極の電圧値とフローティングゲートの電圧に左右される。フローティングゲートの電圧はフローティングゲート上の電荷および電圧、およびフローティングゲートに容量結合する全ての電極の結合強度に左右される。この電圧差を増大させるために以下の技術のどのような組み合わせも利用することができる。（１）消去ゲート上の電圧を高くする、（２）フローティングゲートに容量結合された他のいずれか、または全ての電極上の電圧を低くする（負の電圧を含む）、および（３）フローティングゲートを消去電極から分離する絶縁体との間の界面内の凹凸またはテクスチャ（この凹凸はトンネリング電界を局部的に５倍にも強化することができる。）
【００５９】
１ビットだけを記憶する場合、フローティングゲート形デバイスは消去状態のほかに１つのプログラミング状態だけを有する。この用途の目的のために、単一ビットのセルのためのプログラムされた状態は典型的にはデバイスのＶＴが指定の正の値である場合である。
【００６０】
多状態セルの場合、ＶＴはこれが特別の状態にあることを示す特定の電圧範囲に設定される。言い換えると、プログラムされたＶＴ状態が何であるかに応じて、この状態が記憶された特定のバイナリ値を表示する。２ビットのメモリセルの例では、１ボルト未満のＶＴは状態０（バイナリ００）を表示することができる。１ボルト以上、２ボルト未満のＶＴは状態１（バイナリ０１）を表示することができる。２ボルト以上、３ボルト未満のＶＴは状態２（グレーコーディングされたバイナリ１１）を表示することができる。３ボルト以上のＶＴは状態３（バイナリ１０）を表示することができる。特定の実施形態では、状態を変更する際に一時に１ビットしか変化しないようにグレーコーディング（００、０１、１１、１０）が用いられる。
【００６１】
プログラミングはフローティングゲートトランジスタのフローティングゲートに電子を追加することによって行われる。以下にプログラミング機構と技術とを簡単に説明する。一方のプログラミング機構はトンネリングであり、他方のプログラミング機構は熱い電子注入であり、双方とも比較的複雑な機構である。多状態プログラミングの場合、１つの特別な技術によれば、各々の書き込み動作は一連のプログラミングパルスからなり、その各々の後に検証動作が続く。
【００６２】
典型的には、コントロールゲート電圧は、各プログラミングパルス中に、先行パルス中のコントロールゲート電圧よりも高いレベルに上昇する。性能を高めるため、第１のセットのパルスはより大きいサイズのステップを有してもよく、ステップとは１つのパルスのピーク電圧と先行パルスのピーク電圧との差である。第１のセットのパルスは概略プログラミング段階を含んでいる。詳細プログラミング段階は最後の概略プログラミングパルスと比較してステップバックされた最初の詳細プログラミングパルスで始まり、詳細プログラミングステップのサイズは概略プログラミングステップのサイズよりも大幅に小さい。
【００６３】
検証レベルとは各検証段階中にコントロールゲートに印加される電圧のことである。一実施形態では、アレイ構成は、同じ行にあり同じセクタ（プログラミング・ブロック）に属するセルのコントロールラインを、現在のＶＴ、目標のＴＶおよび各セルのプログラミング特性が要求する様々な電圧へと同時にかつ個別に駆動することができるように設計されている。この実施形態はセルごとの条件付ステアリング構成、すなわちＣＣＣＳＡと呼ぶことができる。ＣＣＣＳＡは参照により援用されている米国特許第６，２２２，７６２号（特許文献７）に記載されているように、読み出し動作中にバイナリ検索を行うためにも活用することができる。各セルのＶＴをセルごとのベースで並行してバイナリ検索することができることによって、セルごとの状態数が８または１６に増加するので読み出し性能が大幅に高まる。ＣＣＣＳＡの代替の実施形態は従来の共通駆動形ステアリング構成またはＣＤＳＡであり、この場合は同じセクタに属する全てのセルのステアリングラインは互いに結合される。ＣＤＳＡによるＶＴ検索では、セクタ内のセルに順次実行される必要があり、１つの電圧がセクタ内の全てのセルに同時に印加され、次の測定用に別の電圧が印加され、以下同様である。セル当たり４ビット（セル当たり１６の状態）の実施形態でＣＤＳＡを使用する場合、セルのＶＴの裕度に関する情報がないと各セルの状態を発見するだけのために１５回の逐次的サブ読み出し動作を行わなければならない。概略プログラミング検証電圧は詳細プログラミング検証電圧よりも低いので、概略プログラミング中の大きいステップサイズを想定すると、最終的なＶＴ目標を通り越すことはない。詳細プログラミングの検証電圧はセルがプログラムされる状態に左右され、言い換えるとデータに依存する。コントロールゲートおよび／またはビットラインの電圧の供給を中断することによって、またはボデー効果および低下されたドレイン・ソース電圧を利用してセルのプログラミング・ソース電圧の追加プログラミングを禁止するのに充分高く上昇させることによって、詳細プログラミングの検証電圧に達したセルは全てプログラミングからロックアウトされる。
【００６４】
チャネルの熱い電子注入には、熱い電子の生成と熱い電子の注入の双方が必要である。熱い電子を生成するには大きい横方向電界が必要である。これは高いドレイン・ソース電圧によって得られる。熱い電子をフローティングゲートに注入するには、大きい縦方向電界が必要である。これは、一方ではその電圧の一部をフローティングゲートに結合するコントロールゲート電圧によって得られる。ドレイン側注入では、熱い電子の注入に必要な高い横方向電界には熱い電子の生成に必要な高い横方向電界を低減させる付随作用がある。ソース側注入にはこのようなジレンマがなく、したがってより効率的である。ソース側注入とドレイン側注入の双方とも、チャネルを通って横方向に進行する電子の運動量を逸らせて、少数のラッキー電子がフローティングゲート方向に縦に散乱するようにする必要がある。
【００６５】
熱い電子の大多数はＳｉ／ＳｉＯ２エネルギー障壁を乗り越えることを助ける運動量を有しているので、このセルの革新的な特徴である垂直な熱い電子衝突は、向上したソース側注入の効率以上にプログラミング効率を高めることができる。熱い電子がＳｉ／ＳｉＯ２エネルギー障壁を乗り越えることを助ける方向に散乱する必要はもはやない。垂直な熱い電子衝突は米国特許第６，２４８，６３３号（特許文献１０）ではバリスティック注入 (ballistic injection)と呼ばれてきた。この特許では、その特許の好ましくない実施形態でバリスティック注入を行うために、処理の流れに余分な複雑さを導入することによってスペーサ層フローティングゲートに追加の突起部が追加された（米国特許第６，２４８，６３３号（特許文献１０）の図５Ａ、５Ｂ、５Ｃを参照）。このような突起部は、その尖端で局部的電界を強化することによってフローティングゲートからの電荷の損失を促す凹凸として作用することができる点に留意されたい。これは読み出し障害、書き込み障害および電荷保存の問題を悪化させることがある。
【００６６】
その他のプログラミング機構はＮＡＮＤ技術で使用されているようなファウラー・ノードハイム式トンネリングでありうる。しかし、トンネリングを用いると前述した機構にある利点の可能性を断念しなければならない。トンネリングは一般に熱い電子注入と比較して動作が極めて遅い。トンネリングの場合、周辺のプログラミングブロックの数が増加するという代価を払って、より多数のセルを並行してプログラムすることによって性能が維持されなければならない。したがって、ピラー構造のセルをプログラムする好適な方法はソース側での熱い電子の垂直衝突でありうる。
【００６７】
各プログラミングパルス中、ドレイン電圧は３ボルトから６ボルトの範囲の一定値に保たれる。第１のプログラミングパルス用のコントロールゲート電圧は特徴づけされる必要があるいずれかの正の開始値を有し、これは適応するように電界内で決定されてもよい。転送ゲート電圧は６ボルトから１０ボルトの範囲に想定される定数である。選択ゲートまたはワードラインの電圧は３ボルトから１０ボルトの範囲に想定される。選択トランジスタのしきい値電圧は、動作選択ゲート電圧ができるだけ高くなるようにできるだけ高いことが理想的である。というのは、最も効果的なソース側注入のための最適な選択ゲート電圧は、選択ゲートしきい値電圧よりも１ボルトだけ高い電圧であるとは言えないからである。ＤＦＧＳＳＩセルの場合と同様に、プログラミングのためのドレインはセルにだけ隣接するビットラインであり、プログラミングのためのソースは関心対象のフローティングゲートに関連する選択ゲートの別の側にある隣接するビットラインである。特定の実施形態では、２本のビットラインの役割はフローティングゲートにつながる隣接するビットラインがソースである読み出しまたは検証動作の場合とは逆であることに留意されたい。この名前付け規則では、ソースは常にドレインと比較して電圧が低い電極である。プログラミング用のソース電圧は、瞬間的なプログラミング電圧がある指定値を超えないように電流リミタによって適応制御されてもよい。
【００６８】
フローティングゲートへの、またフローティングゲートからの電荷の移動は（フローティングゲートとチャネル領域との間のゲート酸化膜である）トンネル誘電体にわたる電界によって決定される。すなわち、コントロールゲートまたはフローティングゲートとソースとの電圧差が大きいほど、フローティングゲートへの電荷の移送が増加する。デバイスをプログラムするのに要する時間はプログラミングコントロールゲート電圧を含む様々な要因によって左右される。一般に、コントロールゲート電圧が高いほど、または電界強度が高いほど、デバイスのプログラミングは早くなる。特定の実施形態では、セル端子に印加される電圧はＤＡＣ（デジタル−アナログ変換器）によって制御される。これらの電圧はセルのプログラミング、読み出しおよび消去に使用される。前述したように、実際のコントロールゲート電圧は一定ではなく、一連のプログラミングパルスは各々の、そして全てのセルが行き過ぎることなく目標ＶＴに達するようにするため、低いコントロールゲート電圧値で始まり、パルスごとに上昇してゆく。特定の実施形態では様々な高電圧を供給する複数のポンプがあり、別の実施形態では負の電圧さえもが生成される。一般にこれらのポンプの出力電圧値は設計に応じて設定され、多様な範囲の電圧を供給する様々なポンプがある。例えば、ＶＰＰポンプは７ボルトを生成してもよく、またＶＨＩポンプは入力としてＶＰＰ電圧を使用し、出力では１４ボルトの高い電圧を吐き出す。しかし、ＶＰＰもＶＨＩもどのセル端子にも直接供給されることはない。マルチレベルのセルプログラミング動作は典型的には、最も簡単なセルが行き過ぎて最低のＶＴ状態を超えてプログラムすることがないように最小限のコントロールゲートプログラミング値から始まり、最も難しいセルが最高のＶＴ状態にプログラムされるのに充分な最高値までコントロールゲート電圧を漸次上昇させ、各プログラミングパルスの後に検証動作および必要ならば検索動作を行うように緩やかな漸増ステップで行われる。
【００６９】
図６は、行と列とに配列された記憶素子６０５のアレイを示す。この記憶素子構造をデュアルフローティングゲートソース側注入（ＤＦＧＳＳＩ）セルと呼んでもよい。特定の実施形態では、記憶素子はフラッシュメモリセルを含んでいる。各記憶素子内には２つのメモリデバイス（例えば、フラッシュメモリセル）がある。ある実施形態では、記憶素子６０５は各々が多状態の記憶素子である２つのフローティングゲート形メモリセルからなっている。この記憶素子を実装するために別のタイプのメモリセルおよびメモリ技術を用いてもよい。多状態セルおよび記憶素子は、米国特許第５，７１２，１８０号（特許文献５）により詳細に記載されている。アレイの記憶素子は異なる構成で配列されてもよい。例えば、ビットライン（ＢＬ）およびワードライン（ＷＬ）は図に示されているものと異なる方向に延びていてもよい。
【００７０】
記憶素子は選択ゲートラインまたはワードライン６０９、右コントロールゲートライン６１１および左コントロールゲートライン６１３を有している。右コントロールゲートラインは右のフローティングゲートトランジスタ（ＴＦＧＲ）６１５のゲートまたは制御電極に接続され、左コントロールゲートラインは左のフローティングゲートトランジスタ（ＴＦＧＬ）６１７のゲートに接続されている。選択ゲートライン（ワードライン）は選択トランジスタ（ＴＳＥＬ）６１９のゲートに接続されている。
【００７１】
各記憶素子１０５ごとにデータを記憶するための２つのフローティングゲートトランジスタまたはセル６１５、６１７がある。これらの各フローティングゲートトランジスタは単一ビットまたは複数ビットのデータを記憶することができる。複数ビットのデータを記憶する場合、セルは２つ以上のＴＶ（しきい値電圧）範囲にプログラムされることができるので、各フローティングゲートセルを多状態、マルチレベルまたはマルチビットセルと呼んでもよい。例えば、各フローティングゲートトランジスタはセル当たり２ビット、セル当たり３ビット、セル当たり４ビットまたはセル当たりそれ以上のビットさえ記憶することができる。
【００７２】
フローティングゲートトランジスタはビットラインＢＬ１およびＢＬ２、コントロールゲートライン６１３および６１１、および選択ライン６０９上に適切な電圧を印加することによって選択的に構成される。トランジスタのドレインおよびソースはビットラインＢＬ１とＢＬ２とに接続され、これらのビットラインはトランジスタ６２８および６３２を経て接地またはその他の定電圧または定電流ソースに選択的に接続されてもよい。これらの各コントロールゲートセグメントのエッジ部で、全てのコントロールゲートライン対はそれらのコントロールラインセグメント選択トランジスタを図６に示されている１つのフローティングゲート形セルのピッチとは逆に２つのフローティングゲートのピッチ内に適合させるため、１つの電極に統合される。デバイスを適切に動作させるためには、統合された各々のラインを形成する２本のコントロールラインが図６に示されている単一ビットラインとは反対側にあることが不可欠である。一対のコントロールラインがセグメントの上部で統合され、その後コントロールラインセグメント選択トランジスタに接続されると、隣接するコントロールライン対はセグメントの底部に統合され、セグメント底部のセグメント選択トランジスタに接続することができる。
【００７３】
アレイはセルのセクタに編成およびセグメント化され、複数のセクタは消去ブロックにセグメント化されてもよい。それによってアレイ全体を一度に消去するのではなく、セルのブロック全体を一度に消去することができる。セクタは同時に書き込み可能な最小のセル群であると定義することができる。典型的なプログラミング動作はセクタをベースとして行われる。一実施形態では、同じワードライン上にある全てのセルが４つのセクタを含む。３つおきのフローティングゲート形セル対が同じセクタに属している。各々のセル対は１本のビットラインを跨ぐ２つのフローティングゲートからなり、したがって各セル対を含む２つのセルのコントロールラインはセグメントのエッジ部で１つの電極に統合される。例えば、セクタは５１２のユーザバイトを含んでいてもよい。セル当たり４ビットの実装例では、セクタ当たり少なくとも１０２４のセルが必要である。誤り訂正符号（ＥＣＣ）、追跡セル、回転状態などには典型的にはそれ以上のセルが必要である。
【００７４】
動作時には、データは選択されたセルからワードライン、ビットラインおよびステアリング（コントロール）ラインを使用して読み出される。ある実施形態では、プログラミングとセルの読み出しはＤＦＧＳＳＩについて記載したものと同様である。そのため図６のセルをＤＦＧＳＳＩと置き換えることができ、ＤＦＧＳＳＩセル用の既存の回路の全てを使用することができる。消去には幾つかの選択肢がある。一実施形態では、−２５ボルトまでにすることができる大きい負電圧を各セグメント、例えば３つおきのコントロールライン対に印加することによって消去が行われる。各セグメントがトリプルウエル技術の独自の絶縁ｐ形ウエル内にある必要がある別の実施形態では、消去の任務はコントロールゲートと内部のｐ形ウエルの双方によって分担される。このような実施形態では、コントロールラインは、例えば−１０ボルトのより小さい負電圧となり、残りの任務はコントロールゲートとフローティングゲート形セルチャネルとの間の２０ボルトの電圧差を保つために、例えば＋１０ボルトに適度に高くされたｐ形ウエルによって担われる。これらの実施形態の双方では、フローティングゲートをチャネルから絶縁する酸化膜を横切るファウラー・ノードハイム式トンネリングによって消去が行われる。先行する実施形態の双方は典型的にはＮ個のセクタからなるブロックを消去し、ここでＮはセグメント内の行の数である。消去ブロックはワードライン当たり１つのセクタにセグメント当たり６４本のワードラインを乗じて形成されている。
【００７５】
別の実施形態では、消去の任務はコントロールラインとワードラインとによって分担され、その場合、目標のコントロールラインと目標のワードラインの双方に負電圧が印加される。この実施形態では、消去ブロックのサイズを場合によっては単一のセクタまたは単一のセルにまで縮小することができる。この実施形態は２つの実施形態をセグメント化することができ、最初の場合ではｐ形ウエルが接地電位にあり、目標のコントロールラインは例えばー１５ボルトにされ、目標のワードライン（単数または複数）は例えば−１５ボルトにされ、また別の場合では、ｐ形ウエルは＋５ボルトのような適度に高い電位にされ、目標のコントロールラインは例えば−１０ボルトにされ、目標のワードライン（単数または複数）は例えば−１２ボルトにされる。別のワードライン上のセルを妨害せずに１本のワードライン上のセルを消去することができるように、消去用に選択されたワードライン（単数または複数）と消去用に選択されない同じセグメント内の他のワードライン（単数または複数）との電圧差はある最小量△ＶＥＷＬ以上である必要がある。セルの消去分布は、コントロールゲートから測定して消去されるセルの±５σ単位のＶＴ分布で６ボルトに及ぶ広い範囲にわたることができる。フローティングゲートに対するコントロールゲート（コントロールゲートとコントロールラインの双方）の容量結合の比率を５０％と想定すると、これは消去後にフローティングゲート内で３ボルト分散することに相当する。フローティングゲートに対する選択ゲートの容量結合の比率を２５％と想定すると、これは１２ボルトの最小の△ＶＥＷＬに相当する。消去動作中、この△ＶＥＷＬの最小値は様々な方法によって生成することができる。１つの方法は選択されないワードラインを接地し、消去用に選択されたワードラインに少なくとも１２ボルトを印加することである。別の方法は、選択されたワードラインに−Ｘボルトを印加し、ここでＸは［０Ｖ、１２ボルト］の範囲の正の値であり、かつ同じセグメント内の選択されないワードラインに（１２−Ｘ）ボルトを印加することである。複数の電極が含まれているのか単一の電極かに関わらず全ての場合、消去電圧にされた少なくとも最後の電極が消去電圧まで緩やかに漸減することが有利である。消去電圧状態に駆動された最後の電極が緩やかに漸減することによって、トンネル誘電体内の瞬間的な電界が低減する。４ＭＶ／ｃｍ以上の電界で新たな酸化物層トラップサイトを生成可能であることは公知である。これらのトラップサイトは電子または正孔で満たされると、メモリセルトランジスタの特性を変化させ、このような劣化によってメモリのサイクル耐久性に影響を及ぼす。消去電極としてドレインが選択されると、可能性がある１つのセットの消去用電圧は次のとおりである。すなわち、３ボルトのドレイン（目標のセルに隣接するビットライン）電圧、−８ボルトのコントロールゲート電圧、０ボルトの基板（または、トリプルウエルの内部ｐ形ウエル）電圧、−１２ボルトのワードライン電圧である。サイクル耐久性を高めるため、全ての、または少なくとも最後の消去電圧の緩やかな漸減をセルに適用することが推奨される。これは消去開始時に瞬間的な電界を低下させるために行われる。電界が高すぎるとトンネル酸化物層に新たなトラップサイトが生ずることがある。これらのトラップサイトはいつでも荷電されることがあり、荷電されたトラップはプログラムまたは消去中にトンネル絶縁体を経た所望の導電を妨げ、またはトンネル絶縁体を通る寄生導電を強化することがある。トラップはプログラミング電圧、消去電圧、およびイントリンシックＶＴのような様々なトランジスタ特性の変動を誘発することがある。これまで検討されてきた様々な消去方式の全てにおけるビットライン電圧はｐ形ウエル電圧と同じであってもよく、またはｐ形ウエル電圧よりも高い電圧で、フローティングゲートと近傍側のビットラインとの間で強制的に消去を生ずるものでもよい。さらに別の一群の実施形態では、消去動作中にビットラインを浮動させることができる。
【００７６】
素子当たり２つのフローティングゲートトランジスタがある図６に示されている特定の記憶素子に関連して、本発明を特定の実施形態で説明する。しかし、不揮発性記憶素子を必要とするどのような集積回路に本発明を利用してもよい。例えば、素子当たり単一のフローティングゲートトランジスタがある記憶素子用に本発明を利用してもよい。各セル内の単一のフローティングゲートトランジスタと単一の選択トランジスタがあってもよい。本発明を前述したＮＯＲまたはＮＡＮＤ構造に構成されたメモリセルまたは記憶素子として利用してもよい。
【００７７】
本発明は、ピラー構造のフローティングゲート形メモリセルまたは記憶素子を提供する。図７は、図６のアレイ構造向けの本発明の記憶素子の呼応製の上面図である。これは１つの実装例であり、本発明には他の多くの実装例がある。ポリシリコン層１もしくはポリ１から構成されたフローティングゲート７０８は第１のフローティングゲートトランジスタ用のものである。ワードライン７１５がポリシリコン層４もしくは金属層１内に延びている。コントロールゲート７１９はポリシリコン層２内に延びている。ビットラインは内部接続（ＬＩ）ポリシリコン層７２８内に延びている。拡散領域または活性領域７２６は典型的には、ｎチャネルトランジスタまたはＮＭＯＳトランジスタ用のｎ形拡散層である。
【００７８】
本発明の別の実装例では、異なる構造の記憶素子が異なる層内に延びていてもよい。例えば、ワードラインは金属層内に延びていてもよい。
【００７９】
この実装例では、ワードラインおよび活性領域は第１の方向に延びている。内部接続ポリ層（ＬＩポリ）で強化されてもよいＢＮ＋（埋込高ドーパント濃度Ｎ形領域）拡散領域からなるビットラインとコントロールゲートラインとは第１の方向と反対の第２の方向に延びている。典型的には、メモリアレイ、ビットラインおよびワードラインの構成は互いに交差するか、または垂直である。しかし、別の実装例では、ワードライン、拡散領域、ビットラインおよびコントロールラインはいずれかの方向の組み合わせで延びていてもよく、あるラインは交差し、別のラインは平行である。
【００８０】
セルの利点は次のとおりである。ドレインおよび選択ゲートへの静電容量がプログラミングまたは消去動作からそれぞれ寄生可能であると想定すると、ほとんどのフラッシュ技術では、コントロールゲートへのフローティングゲートの容量結合を増大させることにあらゆる努力がなされている。本発明の一群の特定の実施形態では、プログラミング動作および消去動作に必要な電圧をコントロールゲートと選択ゲートの双方を経て供給することを意図している。したがって、フローティングゲートへの選択ゲートの結合を増強する努力がなされている。現在は選択ゲートが必要な消去およびプログラミング電圧の一部をフローティングゲートに供給しているので、選択ゲートが正の高電圧と負の高電圧の双方で動作することが重要である。安全にそれを実施するには誘電体が破壊されないように選択ゲートの下層の酸化物層が厚いことが必要である。選択ゲートの酸化物層が厚いことによって、チャネルに対する選択ゲートトランジスタの制御が減衰され、オンに転換する、オフに転換する特性が弱まって、浅い副しきい値 (sub-threshold)傾斜を誘発する。それによってオフのワードラインが漏れやすい選択ゲートを有する障害状態が生ずることがある。それを回避するため、セルの面積を増大せずにピラー構造のセルの選択ゲートの長さを延長することができる。これは選択ゲートチャネルの蛇行を上下させることによって達成される。
【００８１】
それに加えて、フローティングゲートを１つの方向でコントロールラインによって、また別の方向でワードラインによって完全に包み込むことによって、読み出しエラーの原因となり得る寄生フローティングゲートから隣接するフローティングゲートへの静電容量が除去または低減された。その上、蛇行する選択ゲートによってソース側の電子注入点でＳｉ／ＳｉＯ２界面への直角の（垂直な）、または垂直に近い電子の衝突が生ずる。さらに、いずれかの消去またはプログラミング動作が開始される前にフローティングゲートにある特定の最低電圧が印加される必要がある。
【００８２】
同時にプログラムまたは消去されているセル群が全て同じワードライン上にある多状態セルの動作では、プログラミングの開始または消去開始に必要なこの最低電圧の一部または全部を選択ゲートによって供給可能である。プログラミングまたは消去に必要な残りの電圧はコントロールゲートによって供給され、その場合、各コントロールラインはその現在の状態およびデータ依存の目標状態に基づいて適切なレベルに別個に駆動される。一部はワードラインを介して、また一部はコントロールゲートを介して電圧を供給することによるプログラミングおよび消去は障害現象を低減するだけではなく、個々に適応された消去電圧を供給する機会も提供し、その際に同じワードライン上のセル群の並行した消去が可能であり、各セルは独自の個別的なコントロールゲート消去電圧で消去される。それによって消去障害が少なくなり、動作ウインドウが拡大する。
【００８３】
図８は、本発明のピラー形セル構造の実施形態の断面図を示し、図６および７に示されているようにこのようなセルアレイのワードラインに沿って、また２本のビットラインを横切って断面化されている。この図はビットラインおよび選択ゲート用の傾斜した浅いトレンチのエッチングを示している。しかし、使用される処理技術によっては、このトレンチは図に示されているような勾配付きまたは傾斜した壁ではなく真直ぐの垂直な壁を有していてもよい。この特定の実施形態では、コントロールラインは各ピラーの上部を形成するコントロールゲートの幅よりも広く設計されていることが示されている。それによって２つの層間のリソグラフィの不整合が許容される。図８の平面に対して垂直な各フローティングゲートの２つの側壁がコントロールラインの垂下部に面しているため、コントロールゲートへのフローティングゲートの結合を犠牲にしてフローティングゲートへのコントロールゲートの結合を増大させる点で、これは好適な実施形態ではないかもしれない。
【００８４】
２つのフローティングゲートトランジスタ８０１および８０８と一実施形態ではｎ形デバイスである選択ゲートトランジスタ８１３とのユニットは必要なだけ反復されてもよい。特定の実施形態では、フローティングゲートトランジスタは２ビットまたはそれ以上のデータを記憶可能な多状態セルである。ある実装例では、フローティングゲートトランジスタは８つの異なる記憶された状態に対応する３ビットのデータを記憶する。ある実装例では、フローティングゲートトランジスタは１６の異なる記憶された状態に対応する４ビットのデータを記憶する。
【００８５】
フローティングゲートトランジスタ８０３は隣接するユニット用のものである。各フローティングゲートトランジスタは、トレンチまたは間隙が２つのフローティングトランジスタを分離するピラー構造を用いて構成されている。トレンチ８１０は隣接するユニットのセルを分離し、トレンチ８１４は同じユニット内のセルを分離する。メモリアレイ領域はブランケット蒸着／ポリ２のコントロールゲート層を含むまでの幾つかの層の成長によって構成されている。次に、層はストリップ状に第１の方向に沿ってエッチングされ、次に第１の方向と交差する第２の方向にストリップを形成するマスクを使用して様々な層を個々のピラー状にエッチングする別のマスキングステップが続く。典型的には、フローティングゲートは同じ処理層、すなわちポリ１から形成される。積層された層はピラー積層と呼ばれる。
【００８６】
図に示されている最初の層は基板またはウエル材料であるｐ形層８１１でよい。フローティングゲートの場合はこの層はｎ形層であってもよく、選択ゲートトランジスタはｐ形デバイスである。層８１１の上には酸化物層８１５がある。電子がこの酸化物層を通り抜けるので、場合によってはこの酸化物層をトンネル酸化物層と呼んでもよい。絶縁酸化物層８１５の上にはポリシリコンのフローティングゲート層８１９がある。層８１９の上には酸化物−窒化物−酸化物（ＯＮＯ）層８２２がある。ＯＮＯ層８２２の上にはポリシリコン２のコントロールゲート層８２５がある。ＯＮＯ絶縁層はフローティングゲートとコントロールゲート層とを分離する。コントロールゲート層の上にはこれと接触してポリシリコンまたは金属のコントロールゲートラインまたはコントロールライン層８２９がある。図８の実施形態では、コントロールゲートライン８２９の幅はポリシリコン２のコントロールゲート８２５の幅よりも広い。
【００８７】
ピラー形セルは全面が絶縁材料の層によって覆われるか、または封入される。これらの絶縁層は典型的には、酸化物層８３１のような酸化物層である。ピラー形セルのフローティングゲートを囲むこれらの封入された絶縁体のある面はポリまたは金属のワードライン８３２によって覆われる。酸化物層は処理の流れの諸段階で行われる蒸着または成長によって形成されることができる。これらの層の厚みは異なる領域でかなり変化してもよい。層８３２の上には下層のポリのワードライン層の導電性を高める珪化物または金属のワードライン層８３６がある。トランジスタのドレインまたはソースであり、アレイのローカルビットラインになる埋込拡散領域８３９がある。拡散領域は１本のワードライン上のピラー形セルを隣接するワードライン上のピラー形セルから分離するトレンチの底部に沿って延在している。
【００８８】
オプションとして、拡散領域８３９に接続するために内部接続ポリシリコン層８４３を使用し、これをビットラインとして使用してもよい。これはＢＮ＋拡散ストリップに加えて実施可能であるか、またはビットラインを形成するために内部接続（ＬＩ）ポリが幾つかの分離されたビットライン拡散領域に接続することもできうる。一般に、内部接続ポリシリコンは拡散領域よりも抵抗が低く、内部接続ポリシリコンを使用すればローカルビットラインの抵抗が低下する。
【００８９】
ある実施形態では、ピラー形セルはトリプルウエル構造で形成される。図９はｐ形基板９０３上のトリプルウエル構造の例を示している。極めて高いエネルギー注入を用いてｐ形基板上に深いｎ形ウエル９０６が形成される。比較的低いエネルギーを用いて目標のｐ形ウエルの側にｎ形ウエル注入が行われる。ｐ形ウエル９０９はｎ形ウエル内に形成される。拡散領域９１４はトランジスタのソースまたはドレイン領域を形成するために利用されるｎ＋拡散領域を表している。基板は典型的には接地される。トリプルウエル構造によって、アレイ内のメモリセルトランジスタ（例えば、ブロックを含む内部ｐ形ウエル）のサブセットのローカル基板（すなわち、内部ｐ形ウエル）の端子（単数または複数）に非ゼロ電圧を接続することが可能になる。２つのｐ形領域間にあるｎ形ウエルに適切な電圧を印加することによって全ての接合部が無バイアスになるか、または逆バイアスがかかることが可能になるので、これらの非ゼロ電圧によって共通のダイ基板からの、またダイ基板への過度の漏れ電流は生じない。内部ｐ形ウエルが負電圧になると、ｎ形ウエルは典型的には接地され、内部ｐ形ウエルが正電圧に上昇されると、ｎ形ウエルも同じ正電圧に上昇される。
【００９０】
図６では、隣接する２つのセルが隣り合って水平にタイル状に構成されると、双方が同じワードラインのセグメントの一部であるとの想定で同じワードラインを共用する。図６では、隣接する２つのセルが隣り合って垂直にタイル状に構成されると、双方が同じローカルコントロールラインのセグメントの一部であるとの想定で同じコントロール（ステアリング）ラインを共用する。ある実施形態では、同じワードライン上の２つのフローティングゲート間にあるトレンチと、同じビットライン上の２つのフローティングゲート間にあるトレンチとに相違がある。前者のトレンチには常にワードライン層８３６が満たされる。図８に示されているトレンチの垂直方向の断面図は、同じコントロールライン上の２つのフローティングゲート間のトレンチが図１３に見られるようなコントロールライン８２９で満たされることを明示し、１３２９は図８の８２９と同じである。
【００９１】
ピラー形セルは前述したように他のフラッシュメモリセルと同様に動作（読み出し、書き込み、消去）される。しかし、ピラー構造のセルには従来のフラッシュメモリセルと比較して幾つかの利点がある。
【００９２】
特に重要な作用は特に多状態の実装例で読み出しマージンのエロージョン現象または読み出しエラーさえ誘発することがある、隣接する２つのフローティングゲート間の寄生容量結合である。具体的には、この現象は第１のセルのフローティングゲートを読み出すことによって発生する。次に、第１のセルに隣接する第２のセルをプログラムし、検証する。第１のセルを再び読み出すが、この時点では第２のセルに蓄積された電荷量が変化し、この変化の一部が第１のセルに容量結合されているので、記憶される第１のセルのＶＴは変化している。理解されるように、記憶されるＶＴ値の変化は状態間の分離マージンを縮小するので好ましくない。この状態間の分離マージンは迅速な検知のために、また障害および電荷利得／損失現象を抑止するために必要なものである。分離マージンのエロージョンは記憶されたデータの記憶寿命に不利な影響を及ぼし、信頼性を低下させ、データエラーさえ誘発することがある。容量結合は、ＶＴレベルが互いに密接してパックされ、必然的なマージンが小さい多状態セルの場合に特に重要である。
【００９３】
この容量結合現象は第２のセルを元の状態へと消去することによって元に戻せるので、この現象を表すのに「障害」という用語を用いない場合もある。しかし、逆に、ある動作に関連する高度のストレスの結果、実際の電荷が損失または利得される非可逆的現象には「障害」という用語が用いられる。
【００９４】
隣接する２つのフローティングゲートの対向する２つの側壁間に別の導体または半導体があることによって、これらの２つのフローティングゲート間の容量結合が大幅に低減する。ピラー形セルの利点の１つは、垂下コントロールラインがあること、または垂下選択ゲートがあることによって各フローティングゲートが隣接するいずれかのフローティングゲートからほぼ完全にシールドされることである。
【００９５】
電荷障害現象を軽減し、例えば消去ブロックのサイズを限定し、様々なラインの抵抗と静電容量の双方を低減するため、メモリアレイは典型的にはビットラインセグメント、ステアリングまたはコントロールラインセグメントおよびワードラインセグメントにセグメント化される。様々なラインの抵抗と静電容量の双方を低減することによってこれらのラインのＲＣ時間定数が低減し、読み出し、消去および書き込み速度に好影響を及ぼすことができる。アレイのセグメント化とは極めて多数のセルのアレイの様々なローカルラインの連続性を断ち切ることである。典型的には、セグメント化された各ラインはセグメント選択トランジスタおよびグローバルラインを経てアレイ周辺に接続される。
【００９６】
障害という用語は一般的に、プログラミング、消去またはさらに読み出しのようなある特定の動作に関連する高いストレスの結果として、障害を受けたフローティングゲートによって実際の電荷が損失され、または利得される非可逆的現象のことである。消去ブロックは同時に消去することができる最小のセル群である。
【００９７】
１つの実装例、すなわちチャネル消去およびステアリング（コントロール）ライン上の高い負電圧を利用したデュアルフローティングゲートのソース側注入セル（ＤＦＧＳＳＩ）の場合、ステアリング（コントロール）ゲートのセグメント化は５１２のワードラインごとに１回のセグメント化という頻度で行われなければならなかった。それが必要なのは消去ブロックのサイズを管理可能なレベルに制限するためであった。関連する誘電体および別個の壁を有する高電圧のステアリングゲートセグメント化トランジスタを収容するために要する面積によってアレイのサイズは２０パーセント以上拡大されうる。２５６行ごとのセグメント化のようなより頻繁なセグメント化によりアレイのサイズは４１パーセント拡大されうる。この同じ実装例では、１２８行ごとに１回のビットラインセグメント化がなされる。各ビットラインセグメント化領域の幅はワードラインの幅の１０．８倍である。そこで、コントロールゲートのセグメント化がなされないものとすると、セグメント化されるビットラインの面積はアレイ面積の１０．８（１２８＋１０．８）＝７．８パーセントとなる。ビットラインのセグメント化が必要な主な理由はローカルビットラインの抵抗値が高いからである。本発明はラインのセグメント化の必要性をある程度まで軽減してローカルビットラインのセグメントを長くすることができるようしてもよい。その理由はビットライン用の内部接続ポリを含む実装例では、トレンチを設けた内部接続ポリを従来よりも厚くすることができ、また埋込Ｎ＋がローカルビットラインを形成することができるので内部接続ポリの役割が補助的なものになるからである。それに加えて、ピラー形セルのプログラミング効率が高まるため、ビットラインプログラミング電流を大幅に少なくしてもよく、ローカルビットラインが長くなることによってビットライン抵抗が大きくなるからである。プログラミングおよび読み出し電流が低くなることによってより多数のセルを並行して動作させることができ、それによって読み出しおよび書き込みの速度が速くなる。
【００９８】
より具体的には、例示的ＤＦＧＳＳＩセル構造はトリプルウエル、ビットラインセグメント間の分離幅が極めて大きい（３．７７５ｕｍ）チャネル消去技術（３．７７５ｕｍ／０．３５ｕｍ／ワードライン＝１０．８ワードライン）、およびコントロールゲートセグメント間のさらに大きい間隔（４０．０ｕｍ）（４０．０ｕｍ／０．３５ｕｍ／ワードライン＝１１４．３ワードライン）を使用している。“ｕｍ”という用語はミクロンを示すために用いられる。２つのビットラインセグメントを分離するために用いられる面積がメモリセル用に使用される場合は、同じ面積に追加の１１本のワードラインを収容できる。各ビットラインセグメントは１２８本のビットラインからなっている。したがって、１２８の全てのワードライン群用に約１１本のワードラインに相当する面積がビットラインのセグメント化用に費やされる。
【００９９】
コントロールゲートのセグメント化に同じ議論を拡大すると、５１２本のワードラインごとに追加の１１４本のワードラインに相当する面積がコントロールゲートのセグメント化用に費やされることが分かる。それによってセグメント化だけでアレイの効率は７６．５パーセントに低減する。単一ワードラインの消去容量および低いセル動作電流によって、より多数のワードラインにわたるようにビットラインとコントロールゲートセグメントの双方のサイズを拡大することができる。それによってアレイの効率が高まる。
【０１００】
本発明のピラー構造のセルによって前述した隣接するフローティングゲートへのフローティングゲートの容量結合作用が低減する。その理由は各ピラー形セルがポリシリコン（または金属）８３６によって囲まれるからである。より具体的には、トレンチを設けた選択ゲートとトレンチを設けたステアリングラインとを使用することにより、フローティングゲートを互いにほぼ完全に絶縁することによって、各ピラー構造のセルが容量結合作用（すなわち、隣接するフローティングゲートへのフローティングゲートの結合）を大幅に低減する。それによって隣接するセル間の容量結合が低減する。
【０１０１】
ピラー形セル技術は、その他の改良点の他に、アレイがセグメント化される頻度を低減することによってアレイの効率を飛躍的に高める。これはある種の障害メカニズムを少なくし、消去電圧を各セルに送るためにワードラインとコントロールゲートの双方を使用することによって消去ブロックのサイズを縮小することによって達成される。このように、セルのワードラインとそのコントロールゲートの双方を選択することによって消去動作が行われる。したがって、単一セクタの消去および単一セルの消去（すなわち、セル当たり１つのトランジスタを有するＥＥＰＲＯＭ特性）さえ可能になる。
【０１０２】
その上、ピラー構造のセルによって、ステアリングライン（約−１２ボルトに及ぶコントロールゲート）およびワードライン（約−１５ボルトに及ぶ選択ライン）の双方を介して消去電圧を送ることによって単一のワードラインまたは単一のセルのチャネル消去さえも可能になる。
【０１０３】
ラインが長くなるとより多くのセルが障害状態にさらされるので、実施にはラインが長くなるほど障害の機会が多くなることに留意されたい。ローカルラインがセル６４個分の長さである場合、１つのセルがプログラムされるごとに、６３個の別のセルがビットラインおよびコントロールラインのプログラム障害状態にさらされる。
【０１０４】
選択ゲート動作電圧が高くなると、選択されない行の副しきい値電流と選択された行の電流との差が大きくなる。それによって、選択されない行の漏れ電流に起因するプログラム障害、読み出し障害、および読み出しエラーが軽減される。
【０１０５】
ピラー構造のセルは、フローティングゲートの上部に限定され、したがってチャネル領域には近接しないＯＮＯ積層の窒化物層を有している。それによってセルの耐久性が高まり、窒化物と酸化物との界面にはよくある電荷のトラッピングが少なくなる。ピラー形セルの場合、このトラッピング現象はフローティングゲートの上部に限定され、ＯＮＯ層はそのトラッピングの傾向がフローティングゲートまたは選択ゲートトランジスタの特性に影響を及ぼすことがあるチャネルには近接しない。電荷の移送がプログラミングまたは消去中に行われる絶縁領域に窒化物層がないようにすることによって、ＶＴの弛緩も軽減される。
【０１０６】
ピラー形積層はチャネル／トンネルの絶縁体の品質、信頼性およびサイクル耐久性を高める自己整合（すなわち、トレンチに対するポリ１とポリ２との積層）処理を利用している。以下に幾つかの製造技術を記載する。
【０１０７】
ピラー構造のセルの場合、チャネルのエッジ部は厚みがやや厚い酸化物層を利用して、導電をチャネルの中心方向に、またエッジ部から離れるようにシフトさせる。エッジ部は機械的ストレスにさらされ、したがって欠陥／トラップの密度が濃いので、デバイスのノイズが低下する。これらのトラップ、トラッピングの不規則な性質、および電荷の放出はノイズの重大な原因となることがある。
【０１０８】
ピラー構造のセルの別の利点は、ほぼ直角の角度（すなわち、ほぼ９０°または垂直）の電子衝突による標準のソース側注入よりも桁違いに高いプログラミング効率をもたらすことである。電流または電子の経路が矢印８５５で示されている。矢印８５５はソースからドレインへの電子の流れ経路を示している。ドレイン８５７には例えば５ボルトの電圧が加わる一方、ソース８５９には例えば０ボルトの電圧が加わる。電子がソースからドレインへと流れると、矢印８５０で示されているように、そのうちの僅かな部分がフローティングゲートに注入され、これはチャネル−ゲート絶縁体の界面に対してほぼ直角に行われる。注入は選択ゲートに隣接するフローティングゲート側で、プログラミングドレインに近いフローティングゲート対に対して行われる。プログラミングドレインは電圧が高めのビットラインである。注入ポイントにおけるソース−ドレイン電子電流経路はチャネル・酸化物層の界面に対してほぼ直角に向いている。したがって、酸化物層を横切って少量のラッキー電子をフローティングゲートに向けて逸らせる必要がなく、代わりに電子の運動量は既にバリスティック注入状態を誘発する酸化物層のエネルギー障壁を貫通することを補助する方向にあり、この状態は電子をチャネル・酸化物層の障壁を横切って、またフローティングゲートへとより効率的に向け、それによってプログラミングはより効率化する。蛇行チャネルによってソース側の電子注入ポイントで電子はＳｉ／ＳｉＯ２の界面に直角に（垂直）またはほぼ直角に衝突する。
【０１０９】
電子がフローティングゲートに流入する角度はピラーまたはトレンチの側壁の勾配に依存する。この角度はトレンチの側壁の角度と同じである。例えば、トレンチの壁が９０°である場合、フローティングゲートへの電子の流入角も９０°またはそれ未満である。トレンチの壁が８５°である場合、フローティングゲートへの電子の流入角も８５°またはそれ未満である。トレンチの壁が８０°である場合、フローティングゲートへの電子の流入角も８０°またはそれ未満である。トレンチの壁が７５°である場合、フローティングゲートへの電子の流入角も７５°またはそれ未満である。
【０１１０】
ソース側注入プログラミングの効率は熱い電子がＳｉ／ＳｉＯ２障壁を横切る熱い電子の元の運動量を使用することによって飛躍的に（おそらくは１０００倍も）高まる。この構造によって、少数のラッキー電子の運動量をＳｉ／ＳｉＯ２の界面へと逸らすために拡散に依存することとは対照的に、電子はほぼ直角の角度で表面に衝突する。ＳｉＯ２への電子注入の「ラッキー電子」モデルに関する詳細な説明は、参照により援用されているＣ．Ｈｕの「熱い電子放出のラッキー電子モデル」，ＩＥＥＥ ＩＥＤＭ，Ｔｅｃｈ．Ｄｉｇ．，２２ページ（１９７９年）(“Lucky electron model of hot electron emission", IEEE IEDM Tech. Dig. p. 22, (1979)) に記載されている。効率の向上によってプログラミング時間が短縮され、動作電流が少なくなるので、プログラミングが迅速になり、並行処理の可能性が高まり、電力消費量が低減し、プログラミング障害が少なくなることにつながる。
【０１１１】
基板のドーピング濃度および動作電圧に応じて、拡張された空乏領域をプログラミング中に形成してもよい。この拡張された空乏領域は、プログラミング注入電流が選択ゲート近傍の小領域に集中されたままになるのではなく、プログラミング注入電流をフローティングゲートの長さに沿って分散させることができる。それによってプログラミング効率がやや低下することを代償としてセルの耐久性が高まるので、望ましい効果になりうる。
【０１１２】
ワードラインプログラミングの動作電圧がワードライン読み出し動作電圧と同じ値ではない場合は、ワードラインがプログラミングと検証とで迅速に電圧を変化させることができるように、ワードラインのＲＣ時間定数は小さくなければならない。ワードラインのＲＣ時間定数が低いことでさらに、ノイズを軽減するために全ての読み出しまたは検証動作中のワードライン電圧の迅速な変化が促進される。これは、参照により援用されている２００２年１月１８日に出願された「一過性じょう乱を利用したトランジスタおよび小形デバイスのノイズ低減技術」という米国特許出願第１０／０５２，９２４号（特許文献１１）に記載されているとおりである。プログラミングまたは消去動作中の電圧の相当部分をフローティングゲートに結合させるために極めて高いワードライン動作電圧が目標とされる。したがって、選択ゲートの結合率が極めて高いことが望まれている。選択ゲートの結合率が極めて高いことによって、ワードラインはノイズ作用を軽減するために役立つじょう乱刺激 (agitating stimuli)を与える電極の役割をコントロールラインから引き継ぐことができる。所定の時点で読み出されるか、または検証される何千ものセルは１本のワードラインに、多くても数本のワードラインに属するので、ほんの少数のワードラインに高電圧と高頻度のじょう乱刺激とを加えることが電力消費の観点から可能になる一方、コントロールラインを介してじょう乱刺激を加えるには、それぞれ単独の検証動作のために複数のボルトを迅速に何度か遷移させるための何千ものコントロールラインが必要となる。コントロールラインを介してじょう乱刺激を与えるための関連する電力消費は法外に多くなる。
【０１１３】
図１８および１９に示されている一実施形態では、各選択ゲートの下部（チャネルに面する部分）は、下部選択ゲートと上部選択ゲートとの直接的なトンネリングを可能にする薄いトンネル酸化物層によって選択ゲートの上部（フローティングゲートに面する部分）から分離される。このように、プログラミングのためのワードラインの電圧パルスが全て選択ゲート下部に伝送されるわけではない。それによって上部の選択ゲートが所定のワードライン上のフローティングゲートに高めの共通モードの結合電圧を供給することが可能になり、フローティングゲートに最低のしきい値状態でのプログラミングを開始させることが可能になる一方、選択ゲートの下部はより効率的なソース側のバリスティック注入が可能な低電圧にある。
【０１１４】
ある構成ではセルベースで独自に制御されてもよいコントロールゲート電圧は、列ベースでのデータ依存プログラミングを可能にする残りの結合を行う。それと同時に、下部選択ゲートはそれよりも低い電圧で動作しているので、それらの電圧は選択トランジスタのしきい値電圧よりもやや高い。このように、ソース側注入は過剰に高い選択ゲート電圧によって抑制されることはない。下部と上部の選択ゲート間の直接トンネリング抵抗は、単数または複数のプログラミングパルスに対応する短い時間尺度で大量のトンネリングが行われないように制御される。しかし、１つのセクタのプログラミングと別のセクタのプログラミングとの間のより長い期間では、フルに荷電される場合がある下部選択ゲートは放電することができる。
【０１１５】
或いは、上部と下部の選択ゲートをトンネル酸化物層で分離する必要なく同じ目的を達成するために、選択ゲートのピラーの縦軸に沿った可変的なドーパント濃度によってある程度の静電位差を与えてもよい。
【０１１６】
さらに別のアプローチは、６ボルトから８ボルトに及ぶ高い電圧でソース側注入が可能でありかつ効率的であるような範囲まで選択ゲートのしきい値電圧を上昇させることである。プログラミングの開始に必要な共通モードのフローティングゲート電圧の残りの部分はコントロールゲートによって供給される必要がある。
【０１１７】
さらに別の実施形態では、二重の厚さの選択ゲート酸化物層を作成するために選択ゲートの空洞に選択ゲートのポリを部分的に満たし、その後フローティングゲートの側で酸化物層をエッチングする方法を用いることができる。チャネルに面する選択ゲート酸化物層をフローティングゲートに面する選択ゲート酸化物層よりも厚く加工することができる。このように、最適なソース側のバリスティック注入プログラミングと適合する例えば６ボルトである低めの選択ゲート電圧は、コントロールゲート電圧と共に所望の最高のＶＴをプログラム可能な充分に高い電圧をフローティングゲートと結合することができる。
【０１１８】
図１０は、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切るピラー形セルの別の断面図を示し、この場合は隣接する２つのセルについて、同じビットラインの両側にある全てのコントロールゲートライン対が同じ選択ゲートの両側にある全てのコントロールゲートライン対と比較して互いにより近接するように設計されている。この実施形態は図８に示したものと類似している。双方の実施形態の相違はコントロールゲートラインの対が隣接するコントロールゲートラインの対よりも互いに近接していることである。図１０は選択ゲートとポリ４のワードラインとを形成するための２つのオプションを示している。１つのオプションは実線で示されているようにポリ４のフローティングゲートをビットライン越しのフローティングゲートシールドとして形成することであり、もう一つのオプションはポリ４を２段階で蒸着して点線のプロファイル１００３および１００６を形成することである。この実施形態が採用される場合は、凹んだ選択ゲート材料が２本のワードライン間の空隙で完全にエッチングされ、密接したワードラインになるストリンガを残さないようにステップ中の選択ゲート材料のエッチングに注意する必要があることに留意されたい。このようなストリンガの抑制を確実なものにするため、異方性の垂直プラズマエッチングと等方性のウエットエッチングの組み合わせを使用する必要がありうる。
【０１１９】
図１１は、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切るピラー形セルの別の断面図を示し、この場合、コントロールゲートラインの幅はコントロールゲートの幅よりも狭いので、不整合のマージンをコントロールゲート幅の半分からコントロールラインの幅を引いた幅に等しいものにできる。この実施形態は図８に示したものと類似している。１つの記憶素子用の選択ゲートが矢印１１１５で示されている。コントロールゲートライン層１１２９の幅１１１８はポリシリコン２のコントロールゲート１１２５の幅１１２４よりも狭いことに留意されたい。図８の構造の逆のことが当てはまる。
【０１２０】
図１２は、図１１と類似したピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図を示しているが、内部接続ポリシリコン層がない。
【０１２１】
この実施形態は図１１の実施形態と類似している。この実施形態では、ビットライン用に図１１で使用されていた内部接続ポリシリコンは使用されていない。
【０１２２】
図１３は、ピラー構造のセルの実装例のコントロールラインに沿い、かつ幾つかのワードラインを横切る断面図を示す。この断面図はこのようなセルアレイのコントロールラインに沿ってビットラインと平行に、ワードラインおよびチャネル長さを横切って断面化した本発明のピラー形セル前述した多くの実施形態に属するものである。この構造はｐ形ウエルまたはｐ形基板１３０６上に形成されている。ピラー積層内にはｐ形ウエルまたはｐ形基板上のチャネル絶縁体（すなわち、多くの実施形態のトンネル酸化物層）１３１０、ポリシリコン１のフローティングゲート１３１５、ＯＮＯ層１３１９およびポリシリコン２のコントロールゲート１３２５がある。コントロールゲートにはポリシリコンまたは金属のコントロールゲートライン１３２９が接触している。このラインはコントロールゲートの上部に沿って延び、それらに接触し、隣接するピラーを分離する分離トレンチの深さの一部に下方に蛇行している。コントロールラインの上方には絶縁体１３３３があり、絶縁体１３３３の上方にはポリシリコンまたは金属のワードライン１３３６がある。ピラー構造側には積層をコントロールゲートライン１３２９から分離する絶縁体１３４０がある。絶縁体１３３７はワードラインの間の空隙を満たしている。
【０１２３】
図１４は、隣接する２つのポリ２コントロールゲート間の空隙内で選択ゲートが広がっていない別の実装例のピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る断面図を示す。この実施形態は、ポリ選択ゲートが別個の２段階で蒸着されないこと以外は図８の実施形態と同様である。この実施形態では、凹んだポリ３の隅はなく、互いに密接したワードラインになるポリのストリンガが生ずる可能性が少なくなる。この実施形態の欠点はフローティングゲートへの選択ゲートの結合が弱まることである。
【０１２４】
図１５は、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る、ピラー形セルの断面図を示し、この場合はピラーの側壁は垂直であり、内部接続ポリシリコンはない。この図では、内部接続ポリシリコンは存在しないか、または使用されない。この実施形態は両側に垂直の壁があるピラーを有している。
【０１２５】
図１６は、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る、図１５と類似した断面図を示し、この場合は選択トランジスタのゲートは１つのポリ層から構成され、これらの絶縁された選択ゲートピラーは後にワードライン方向に沿って互いに接続されて、金属層または後にケイ化可能な別のポリ層を使用してワードラインを形成する。選択ゲートとワードラインとは異なる２つの層内に実装される。この構成は金属ワードラインがトレンチ内に延びるのではなく、ポリの選択ゲートピラーに接触すること以外は図１５と同様である。
【０１２６】
図１７は、図１５、１６、１８および１９の実施形態を含む垂直のピラー／トレンチ壁を有するピラー構造のセルの実装例のコントロールラインに沿い、かつ３本のワードラインを横切る断面図を示す。これは、図１５、１６、１８または１９の横断面図である。
【０１２７】
図１８は、下部のポリ選択ゲートを上部のポリ選択ゲートから分離する薄いトンネル絶縁体からなる新規の機構を付加した垂直のトレンチ／ピラー壁の実施形態を示す。このトンネル障壁の厚みは、直接トンネリング態勢でのトンネリングが可能であるように０．５ｎｍから４ｎｍの範囲にある。この機構の目的はワードライン電圧がワードラインのプログラミング電圧まで迅速に漸増すると、上部ポリ選択ゲートの瞬間電圧を下部のポリ選択ゲートの瞬間電圧よりも高くすることができるようにすることである。各々のワードラインプログラミングパルスの初期部分で、上部選択ゲートは高電圧となってかなりの電圧を選択されたワードライン上のフローティングゲートに結合する一方、下部選択ゲートポリはそれよりも低い電圧となり、それはより効率的なソース側バリスティック注入には最適でありうる。上部選択ゲートを下部選択ゲートから分離する絶縁体のトンネリング抵抗と静電容量とは、連続する２つのプログラミングパルス間の間隔で下部選択ゲートの電圧が、０ボルトである公算が最も高いパルス間のワードライン電圧と再び平衡するようなものである必要がある。この機構を利用すると、選択ゲートの高いプログラミング電圧での効率的なソース側バリスティック注入を可能にするように、選択ゲートのしきい値電圧を極めて高くする必要性が解消される。このような制約を解消すれば、ほとんどの実施形態ではチャネルと選択ゲート間の絶縁体の厚みと同じである選択ゲートとフローティングゲート間の絶縁体の厚みを縮小することができ、それによってフローティングゲートへの選択ゲートの結合率が高まる。
【０１２８】
図１９は、図１８と類似した実施形態を示すが、相違点は図１９では上部ポリのワードラインが、別の金属層またはシリサイド化層で強化することも可能な連続ワードラインを形成する一方、図１８では上部選択ゲートのポリが分離されたピラーを形成し、その後これらのピラーはワードラインを形成するため、ピラーを連結する金属層のような追加の蒸着層を用いてワードラインの方向に沿って接続されなければならないことである。
【０１２９】
以下では本発明のピラー構造のセルを製造する処理の流れの２つの例を説明する。これらの流れには多くの変形例があり、他の多くの流れも可能である。さらに、多くのステップの順番は入れ換え可能である。
【０１３０】
流れ１を以下に説明する。流れ１ではビットラインおよび選択ゲートのエッチング前にワードラインに沿って絶縁エッチングが行われる。
【０１３１】
ステップ１：アレイ領域でオプションのトリプルウエル注入およびアニールを行い、またはトリプルウエル内にメモリアレイが形成されることを避けるためにメモリアレイをフォトレジストでマスキングする。フローティングゲートのしきい値を設定するために浅い注入を行う。
【０１３２】
ステップ２：約８ナノメータの薄いトンネル酸化物層をアレイ領域全体で厚さ約１０ナノメータに成長させる。
【０１３３】
ステップ３：ポリシリコン（ポリ１）層を蒸着し、これにｎ形ドーパントを注入するか、またはポリ１層を現場でドープする。ポリ１の厚みはコントロールゲートと選択ゲートとの結合率に影響する。一般に、ポリ１層が厚いほどこれらの結合率は高まる。
【０１３４】
ステップ４ａ：その後ポリ１層上で５ナノメータから６ナノメータの酸化物層が成長される。次に、５ナノメータから６ナノメータの窒化物層が蒸着される。その後、窒化物が酸化され、５ナノメータから７ナノメータの酸化物が生成される。それによってＯＮＯが完成する。成長の代わりに、ＯＮＯの一方または双方の酸化物層を蒸着することが可能である。蒸着は成長とは異なりサーマルバジェットを低減することができる。酸化物が蒸着されると、高温酸化物の高密度化によって酸化物の品質を高められる。さらに、それぞれ１つの酸化物層が様々な蒸着および成長層からなっていてもよい。
【０１３５】
ステップ４ｂ：代替としてＯＮＯの代わりに単一の成長または蒸着された酸化物層、またはその両方を使用してもよい。
【０１３６】
ステップ５：ここでアレイ領域全体のポリ２層が蒸着される。ポリ２層は注入されてもよく現場でドープされてもよい。
【０１３７】
ステップ６：エッチング停止窒化層を蒸着する。この時点まで全ての成長、注入および蒸着はブランケット式に行われる。ウェハ面には可変的な特徴はない。
【０１３８】
ステップ７：ここで異なるワードライン上のセル間の誘電体を画成するためにリソグラフィステップが実施される。このマスクはワードライン方向のストリップからなっている。
【０１３９】
ステップ８：直面する様々な層で行われる一連のエッチングステップによって基板内に約２００ナノメータから約４００ナノメータの深さの絶縁トレンチが形成される。
【０１４０】
ステップ９ａ：この時点で絶縁領域の底部および／または側壁のＶＴを上昇させるために注入を行ってもよい。ステップ９ａはオプションであり、飛び越してもよい。
【０１４１】
ステップ９ｂ：ステップ９ａの飛び越し。
【０１４２】
ステップ１０：トレンチを完全に埋めるために厚い酸化物層が蒸着され、その後トレンチ内に絶縁酸化物を残すようにエッチングまたは再研磨する。
【０１４３】
ステップ１１：シリコン基板内の約２００ナノメータから４００ナノメータの深さで様々な層に浅いトレンチをエッチングするために、リソグラフィステップが実施される。これらのトレンチはビットライン方向に沿った長いストリップである。アレイ内のＮ本のビットラインには２＊Ｎ＋１のストリップがある。最初と最後のストリップを含む全ての奇数ストリップはビットラインが形成されるように加工される。偶数ストリップは溝付き空洞内に選択ゲートが形成されるように加工される。
【０１４４】
ステップ１２：埋込ｎ＋注入の前にシリコンを露出させるためにビットライン領域（ビットラインストリップと絶縁酸化物ストリップとが交差する領域）上の絶縁酸化物がエッチングされなければならない。ステップ８の絶縁エッチングがステップ１１のビットライン／選択ゲートのエッチングよりも深く実施された場合は、各ビットラインはビットライン方向に沿ってセルからセルへと通過する際に上下に蛇行する埋込ｎ＋シリコン面からなっている。ステップ８と１１の２回のエッチングがシリコン基板に対して同じ深さで行われた場合は、ビットラインは上下に蛇行しない。
【０１４５】
ステップ１３ａ：ウェハ上の薄い犠牲酸化物層を成長させるために熱酸化処理が実施されるか、またはステップ１３ａは飛び越される。
【０１４６】
ステップ１３ｂ：ステップ１３ａの飛び越し。
【０１４７】
ステップ１４ａ：ウェハ全体が選択ゲートＶＴ注入により注入される。これには選択ゲートの側壁をドープするための傾斜注入も含まれる。ステップ１４ａはオプションであり、飛び越してもよい。
【０１４８】
ステップ１４ｂ：ステップ１４ａの飛び越し。
【０１４９】
ステップ１５ａ：薄い酸化物層が成長される。このステップは飛び越してもよい。
【０１５０】
ステップ１５ｂ：ステップ１５ａの飛び越し。
【０１５１】
ステップ１６：フラッシュセルのソース／ドレインを形成し、またビットラインに沿った接続性を形成するため、偶数ストリップはフォトレジストでカバーされ、奇数ストリップは砒素（Ａｓ）またはリン（Ｐ）またはその双方が注入されてＮ＋拡散層が形成される。傾斜注入はビットライントレンチの側壁をドープする。
【０１５２】
ステップ１７ａ：注入、フォトリソグラフィおよびエッチングの後、ビットライントレンチストリップ内に唯一残されるオプションの内部接続ポリ層でビットラインを補強してもよい。内部接続ポリはおそらくは不要であり、処理に複雑さを加えるだけである公算が高い。内部接続層を含めない場合は、ビットライン領域をカバーする犠牲酸化物を最初にエッチング除去する必要がある。このステップは飛び越してもよい。
【０１５３】
ステップ１７ｂ：ステップ１７ａの飛び越し。
【０１５４】
ステップ１８ａ：ステップ１４ａが選択された場合は、ステップ１９に進む。
【０１５５】
ステップ１８ｂ：ステップ１４ｂが選択された場合は、奇数のビットラインストリップをカバーするためにリソグラフィステップが実施される。偶数ストリップ（選択ゲートストリップ）は選択ゲートのしきい値を調整するために注入される。
【０１５６】
ステップ１９：ポリ２コントロールゲートを露出させるためにコントロールゲート上の窒化物をエッチングするエッチングステップが必要である。
【０１５７】
ステップ２０：側壁領域でステアリングラインをフローティングゲートから分離する酸化物層が成長または蒸着されるか、または双方が行われなければならない。この酸化物はスペーサの形式でもよく、その厚みはフローティングゲートとコントロールゲート間の最大電圧差に関連する信頼性の関係によって調整される。
【０１５８】
ステップ２１：コントロール（ステアリング）ゲートを接続することによってステアリングラインを形成する狭いストリップを残すようにポリまたは金属層が蒸着、パターン化、およびエッチングされる。ステアリングラインはビットラインと同じ方向に延びている。
【０１５９】
ステップ２２：選択領域をカバーする酸化物を除去するために、ウェハをカバーする露出した酸化物をエッチングする。これが行われずに追加の酸化物層が成長される場合は、逆の状況が望ましいにもかかわらず、選択ゲート酸化物層は最後にはステアリングゲートを選択ゲートから分離する酸化物層よりも厚くなる。
【０１６０】
ステップ２３：ステアリングラインとビットラインを選択ゲートから分離する酸化物層と共により厚い選択ゲート酸化物層を形成するため、ウェハ上で成長または蒸着、または双方が実施される。高濃度にドープされたビットライン領域の酸化物の成長速度が速いにもかかわらず、ビットラインとワードラインとを分離する酸化物層が充分に厚くない場合は、より厚い酸化物層の成長または蒸着、または双方が実施される必要がある。そして、選択ゲート酸化物層だけを薄くするために引き続きマスキングステップが必要である。選択ゲートの高い動作電圧をサポートするには、厚さが約１５ナノメータから約２０ナノメータのいずれかの厚さの、比較的厚い選択ゲート酸化物層が必要である。
【０１６１】
ステップ２４：ここで選択ゲートポリが蒸着、マスキングおよびエッチングされる。このポリ層はワードラインの抵抗を低減するためにシリサイド化することができる。
【０１６２】
ステップ２５：酸化物層を蒸着し、メモリアレイを金属化する前に平坦化するために、研磨または再エッチングが行われる。この処理を完了するために従来の半導体金属化技術が使用可能である。
【０１６３】
メモリアレイ領域はポリ２の蒸着後にブランケットの均質性を有し、以下の利点をもたらすことに留意されたい。これはＯＮＯの窒化物層をフローティングゲートの上部に限定し、全ての窒化物を選択ゲートまたはフローティングゲートチャネルから安全な距離に保つ。処理の均一性およびトンネル絶縁体を含む様々な絶縁層（例えば、酸化物）の品質が向上する。チャネル絶縁体の厚みはより均一になり、より均一な消去特性が可能になる。トンネル酸化物を経た荷電状態がより均一になり、メモリのプログラミング／消去のサイクル耐久性が高まり、消去セルのＶＴ分布がいっそう密になる。ピラー形セルの場合は、浅い絶縁トレンチはワードラインと平行であり、１本のワードラインを隣接するワードラインから分離するので、同じビットライン上の隣接する２つのセルはトレンチによって互いに絶縁される。
【０１６４】
流れ２を以下に説明する。流れ２では、ワードラインに沿った絶縁エッチングの前にビットラインと選択ゲートのエッチングが行われる。
【０１６５】
ステップ１〜６：前述した流れ１のステップ１〜６と同じである。
【０１６６】
ステップ７：シリコン基板内の約２００ナノメータから４００ナノメータの深さで様々な層に浅いトレンチをエッチングするために、リソグラフィステップが実施される。これらのトレンチはビットライン方向に沿った長いストリップである。アレイ内のＮ本のビットラインには２＊Ｎ＋１のストリップがある。最初と最後のストリップを含む全ての奇数ストリップはビットラインが形成されるように加工される。偶数ストリップは溝付き空洞内に選択ゲートが形成されるように加工される。
【０１６７】
ステップ８ａ：ウェハ上の薄い犠牲酸化物層を成長させるために熱酸化処理が実施され、またはこのステップは飛び越されてもよい。
【０１６８】
ステップ８ｂ：ステップ８ａの飛び越し。
【０１６９】
ステップ９ａ：ウェハ全体が選択ゲートＶＴ注入により注入される。これには選択ゲートの側壁をドープするための傾斜注入が含まれる。このステップは飛び越してもよい。
【０１７０】
ステップ９ｂ：ステップ９ａの飛び越し。
【０１７１】
ステップ１０：フラッシュセルのソース／ドレインを形成し、またビットラインに沿った接続性を形成するため、偶数ストリップはフォトレジストでカバーされ、奇数ストリップは砒素（Ａｓ）またはリン（Ｐ）またはその双方が注入されてＮ＋拡散層が形成される。傾斜注入はビットライントレンチの側壁をドープする。
【０１７２】
ステップ１１ａ：ステップ９ａが選択された場合は、ステップ１２に進む。
【０１７３】
ステップ１１ｂ：ステップ９ｂが選択された場合は、奇数のビットラインストリップをカバーするためにリソグラフィステップが実施される。偶数ストリップ（選択ゲートストリップ）は選択ゲートのしきい値を調整するために注入される。
【０１７４】
ステップ１２：トレンチを完全に埋めるために厚い酸化物層が蒸着され、その後トレンチ内に絶縁酸化物を残すようにエッチングまたは再研磨する。
【０１７５】
ステップ１３：異なるワードライン上のセル間の絶縁体を画成するためにリソグラフィステップが実施される。このマスクはワードライン方向のストリップからなっている。
【０１７６】
ステップ１４：直面する様々な層で行われる一連のエッチングステップによって基板内に約２００ナノメータから４００ナノメータの深さの分離トレンチが形成される。分離トレンチはＢＮ＋注入の深さよりも深くすることはできないか、または絶縁トレンチはＢＮ＋ビットラインを絶縁片内に切り込む。
【０１７７】
ステップ１５ａ：この時点で絶縁領域の底部または側壁、または双方のＶＴを上昇させるために注入を行ってもよい。このステップは飛び越してもよい。
【０１７８】
ステップ１５ｂ：ステップ１５ａの飛び越し。
【０１７９】
ステップ１６：酸化物をトレンチから完全に除去するためにこれをエッチングする。
【０１８０】
ステップ１７〜最後まで：前述した流れ１のステップ１９〜最後までと同じである。
【０１８１】
本発明の技術で、エッチングを開始してもよい時点であるポリ２の蒸着までブランケット式蒸着およびステップを使用してもよいことに留意されたい。
【０１８２】
グローバルビットライン用のグローバル金属ライン、グローバルコントロールライン用のグローバル金属ライン（通常は異なる金属層）、ビットラインセグメント化、およびビットラインセグメント選択トランジスタ、コントロールラインセグメント（実装例によってはビットラインセグメントと同じサイズではないこともある）、およびコントロールラインセグメント選択トランジスタについても触れておく必要がある。ワードラインの抵抗を低減するために前述した金属層または場合によっては新たな金属層を使用してワードラインをストラップすることができる。
【０１８３】
【表１Ａ】
【０１８４】
【表１Ｂ】
【０１８５】
表１Ａおよび１Ｂはセルごとの条件付ステアリング構成（ＣＣＣＳＡ）用のバイアス状態の例示的集合である。ＣＣＣＳＡタイプのアレイを動作するには多くのオプションがある。前述した表は可能な幾つかのバリエーションを反映したものであるに過ぎない。ＢＬ０からＢＬ１５は１６のビットラインを表している。アレイは多くのビットラインを有しているが、表１の特定の実施形態ではセル動作には１６のビットライン周期の周期性があるので、ビットライン１６、３２、４８などはＢＬ０と同じ動作条件を有している。ＣＬＰ０からＣＬＰ１５は１６対のコントロールラインである。ＣＬＰ０はＢＬ０を囲む一対のローカルコントロールゲートラインであり、以下同様である。
【０１８６】
いずれかの単一のワードラインに沿って、また各ビットラインの両側に、すなわち一方はビットラインの左（Ｌ）側に、他方はビットラインの右（Ｒ）側に２つのフローティングゲートメモリセルがあり、その各々がコントロールラインの下に位置している。これらの２つのフローティングゲートを通過する２本のコントロールラインは各セグメントの端部でローカルコントロールライン対に統合される。この対のコントロールラインは単一の電極として動作される。１６の同じ周期性が対のコントロールラインに加わるので、対のコントロールライン１６、３２、４８などはＣＬＰ０と同じ動作条件を有することになる。
【０１８７】
ＳＷＬは選択されたワードラインまたは所定の動作用のワードラインを表している。プログラミングおよび読み出し動作にはローカルセグメント当たり１本のワードラインだけが選択される。しかし、ブロック消去動作用には、ブロック全体を消去するためにローカルセグメント内の全てのワードラインを選択することが可能である。ＮＳＷＬは選択されないワードライン（単数または複数）を表している。ｐ形ウエルはトリプルウエル内に組み込まれたアレイの内部ｐ形ウエルを表している。メモリアレイがトリプルウエル内に組み込まれない場合は、表１Ｂのｐ形ウエルの行は、全ての動作中のゼロになる必要があるアレイ全体の基板端子を意味している。Ｎ形ウエルは、アレイがトリプルウエル内に組み込まれている場合のメモリアレイのＮ形ウエル端子を意味している。ドレイン端子はソース端子よりも高い電圧で動作されるビットラインを常に意味している。電子の流れは常にソースからドレインへと流れる。
【０１８８】
表１Ａおよび１Ｂは各行がアレイの特定の端子に加えられるバイアスを表し、各列が特定の動作例を表すように構成されている。表１Ａおよび１Ｂの本体の項目は以下の行で説明するようにバイアス状態の名称である。各名称の最後の文字は動作を表している。すなわち、Ｒは読み出し／検証動作を、Ｐはプログラミング動作を、またＥは消去動作を表している。ＳＲは通常は接地される読み出し用のソースを表している。ＤＲは典型的には［０．４Ｖ、１．５Ｖ］の範囲にある値にダイナミックにプリチャージされる読み出し用のドレインであり、検知トリップポイントは［０．０５Ｖ、０．８Ｖ］の範囲の値だけプリチャージ電圧よりも低くなる。トリップポイントはＳＲ電圧よりも高くなければならない。ＤＮＲはＤＲと等しく、またはＤＲとＳＲのプリチャージされた値の中間値である読み出し用のドレイン隣接部を表している。
【０１８９】
ＤＩＮＲは通常はＤＮＲと同じ値であるが、実施形態によってはＤＮＲとは異なる値をとることがある読み出し用のドレイン密接部を表している。ＳＮＲは読み出し用のソース隣接部を表し、典型的にはＳＲと同じ接地バイアスが印加されている。ＳＰはプログラミング中のソースを表し、そのバイアスは好ましい実施形態では電流を［１００ｎＡ、１０００ｎＡ］の範囲で低下させる定電流シンクによって要求される。一定のシンク電流を保つため、この電流シンクがソースに印加するダイナミックに変化する電圧は典型的には［０．３Ｖ、２．０Ｖ］の範囲である。
【０１９０】
ＤＰはプログラミング中のドレインを表し、［３．２Ｖ、６．５Ｖ］の範囲にある。ＳＮＰは典型的には接地されているプログラミング中のソース隣接部を表している。ＤＮＰはプログラミング中のドレイン隣接部を表している。ＤＮＰ電圧は典型的にはＤＰの半分の値である。ＢＬＥは［０．０Ｖ、２．０Ｖ］の範囲にあるビットライン消去電圧を表している。ＢＬＩＥは典型的には０．０Ｖであるビットライン消去禁止電圧を表している。ＣＧＲは読み出されるセルの状態に応じた値のコントロールゲート読み出し電圧を表している。ＴＧＲは［６．０Ｖ、８．０Ｖ］の範囲にある伝送ゲート読み出し電圧を表している。ＣＧＩＲは仮想接地アレイ内の電流スニーク経路を抑制するために、［−３．０Ｖ、０．０］の範囲にある値のコントロールゲート絶縁電圧を表している。
【０１９１】
ＣＧＰは［２．０Ｖ、１２．０Ｖ］の範囲にある値のコントロールゲートプログラミング電圧を表している。この電圧は通常は１つのプログラミングパルスから次のプログラミングパルスへと段階的に変化する。ＴＧＰは［６．０、８．０］の範囲にあるプログラミング中の伝送ゲートを表している。ＣＧＩＰは［−３．０Ｖ、０．０Ｖ］の範囲にあるプログラミング中のコントロールゲート絶縁電圧を表している。ＣＧＥは［−１０．０Ｖ、−２５．０Ｖ］の範囲にある消去中のコントロールゲートを表している。
【０１９２】
ＣＧＩＥはコントロールゲート消去禁止を表し、消去中の接地されたワードラインの場合は０ボルトか、または消去中に選択されたワードラインに負電圧が印加される場合は［５．０Ｖ、１２．０Ｖ］の範囲にある正の電圧である。ＷＲは選択ゲートしきい値電圧に応じて［１．０Ｖ、１０．０Ｖ］の範囲にある読み出し中のワードライン電圧である。ＷＰは選択ゲートしきい値電圧に応じて、また最も効率的なソース側バリスティック注入用の選択ゲートプログラミング電圧の最適値に応じて［１Ｖ、１０．０Ｖ］の範囲にある選択ゲートプログラミング電圧を表している。ＷＥは消去用に選択されたワードライン用の［−５．０Ｖ、−１２．０Ｖ］の範囲にあるゼロまたは負の値であるワードライン消去電圧を表している。
【０１９３】
ＯＷＲは読み出し中の別のワードラインを表している。これらの選択されないワードラインは典型的には接地されている。ＯＷＰはプログラミング中の別のワードラインを表している。これらの選択されないワードラインは典型的には接地されている。ＯＷＥは消去中の別のワードラインを表している。これらの選択されないワードラインは消去を禁止するために［０．０Ｖ、１０．０Ｖ］の範囲の電圧にある。ＰＷＲは典型的にはゼロである読み出し中のＰ形ウエル電圧を表している。ＰＷＰは典型的にはゼロであるプログラミング中のＰ形ウエル電圧を表している。ＰＷＥは典型的にはゼロである消去中のＰ形ウエル電圧を表しているが、実施形態によってはこの電圧は電子がチャネル内にトンネリングすることを助けるために正の値であることができる。
【０１９４】
ＮＷＲは典型的にはゼロである読み出し中のＮ形ウエル電圧を表している。ＮＷＰは典型的にはゼロであるプログラミング中のＮ形ウエル電圧を表している。ＮＷＥは典型的にはゼロである消去中のＮ形ウエル電圧を表しているが、実施形態によってはこの電圧はＰ形ウエルとＮ形ウエルとの接合部にバイアスを送らないように、ＰＷＥと同じ正の値であることができる。
【０１９５】
【表２】
【０１９６】
表２は、共通駆動形ステアリング構成（ＣＤＳＡ）用のバイアスを示している。以下ではＣＤＳＡ構成とＣＣＣＳＡ構成の幾つかの相違点を説明する。アレイの動作は、ビットライン４、８、１２・・・がＢＬ０と同じ動作電圧を有するように４つのビットラインごとの周期を有している。それぞれの目標のしきい値電圧を検証しているセルの探索（ＬＯ）は、それ以上のプログラミングを禁止するために対応するプログラミングソースの電圧を［１Ｖ、２．５Ｖ］の範囲の電圧で上昇させることによって達成される。ビットラインをまたぐ一対のセルではなく単一のセル上で書き込み動作が行われる場合は、プログラムされない側はゼロの伝送ゲート電圧を有することができる。或いは、セルがプログラムされないように、ＴＧＰ電圧を有し、かつ上昇されたソース電圧に依存することもできる。
【０１９７】
本発明のこれまでの説明は例示と説明の目的でなされたものである。本発明を網羅的なものとし、または記載した厳密な形態に限定することを意図するものではなく、前述した教示内容を踏まえて多くの修正および変更が可能である。実施形態は本発明の原理および実際的な用途を説明するために選択され、記載されたものである。この説明によって当業者は実際的な利用に適した様々な実施形態および様々な修正形態で本発明を利用し、実施することができる。本発明の範囲は特許請求の範囲によって定義されるものである。
【図面の簡単な説明】
【０１９８】
【図１】本発明の様々な態様を組み込むことができる電子システムの概略図である。
【図２】ＮＯＲフラッシュセルのブロック図である。
【図３】ＮＡＮＤフラッシュセルのブロック図である。
【図４】ＮＡＮＤメモリセルのアレイを示す。
【図５】フローティングゲート形メモリセルを示す。
【図６】フローティングゲートまたはデュアルフローティングゲート形のソース側注入（ＤＦＧＳＳＩ）フラッシュメモリセルのアレイを示す。
【図７】本発明の記憶素子の構成図である。
【図８】セルアレイのワードラインに沿って、また２本のビットラインを横切って断面化されたピラー構造のセルの実装例のビットラインを横切る断面図である。
【図９】トリプルウエル構造を示す。
【図１０】隣接する２つのセルについて、同じビットラインの両側のある全てのコントロールライン対が同じ選択ゲートの両側にある全てのコントロールライン対と比較して互いにより近接するようにされた、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図である。
【図１１】コントロールゲートラインの幅はコントロールラインの幅よりも狭いので、不整合のマージンをコントロールゲート幅の半分からコントロールラインの幅を引いた幅に等しいものにできる、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図である。
【図１２】図１１と類似しているが内部接続ポリシリコン層がない、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図である。
【図１３】ピラー構造のセルの実装例のコントロールラインに沿い、かつ幾つかのワードラインを横切る断面図である。
【図１４】隣接する２つのポリ２コントロールゲート間の空隙内で選択ゲートが広がっていない別の実装例のピラー構造の、ワードラインに沿い、かつ２本のビットラインを横切る断面図である。
【図１５】ピラーの側壁が垂直であり、内部接続ポリシリコンがない、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る断面図である。
【図１６】選択トランジスタのゲートが１つのポリ層から構成され、これらの絶縁された選択ゲートピラーが後にワードライン方向に沿って互いに接続されて、金属層を使用してワードラインを形成する、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る、図１５と類似した断面図である。
【図１７】ピラー構造のセルの別の実施形態のコントロールラインに沿い、かつ３本のワードラインを横切る断面図である。
【図１８】下部のポリ選択ゲートを上部のポリ選択ゲートから分離する薄いトンネル接合部を有するセルの垂直のトレンチまたはピラー壁の実施形態を示す。
【図１９】図１８と類似しているが、上部ポリのワードラインが、別の金属層またはシリサイド化層で強化することも可能な連続ワードラインを形成する実施形態を示す。
【技術分野】
【０００１】
本発明は、不揮発性の消去可能でプログラム可能なメモリに関し、特にピラー構造のメモリセル記憶素子の構造および製造技術に関する。
【背景技術】
【０００２】
メモリおよび記憶装置は情報時代において成長が可能な基本技術分野の１つである。インターネットの急速な成長とともに、ワールドワイドウエブ（ＷＷＷ）、携帯電話、個人用携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルカムコーダ、デジタルミュージックプレーヤー、コンピュータ、ネットワーク、その他の急激な成長とともに、より優れたメモリおよび記憶技術に対するニーズが常にある。
【０００３】
特定の種のメモリに不揮発性メモリがある。不揮発性メモリは、電力がなくなった場合でもメモリ、すなわち記憶された状態を保つ。ある種の不揮発性の消去可能でプログラム可能なメモリには、例えばフラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＭＲＡＭ、ＦＲＡＭ、強誘電体メモリ、および磁気メモリが含まれる。ある種の不揮発性記憶製品には、コンパクトフラッシュ（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、フラッシュＰＣカード（例えば、ＡＴＡフラッシュカード）、スマートメディアカード、およびメモリスティックが含まれる。
【０００４】
広く使用されている種類の半導体メモリ記憶素子はフラッシュメモリセルである。ある種のフローティングゲートメモリセルには、フラッシュ、ＥＥＰＲＯＭ、およびＥＰＲＯＭが含まれる。前述したような別種のメモリセル技術がある。フラッシュのようなフローティングゲートメモリセルを単に例示のために記載する。本願における説明は適宜の修正を加えてフローティングゲート技術以外にも適用される。
【０００５】
メモリセルは所望の構成状態に構成またはプログラムされる。具体的には、電荷が（フラッシュメモリセルのような）記憶素子のフローティングゲートに電荷が印加され、またはそこから除去されて、セルを２つ以上の記憶された状態にとる。１つの状態はプログラミング状態であり、もう一つの状態は消去状態である。記憶素子を使用して、少なくとも２つのバイナリ状態、０または１を表すことができる。記憶素子はさらに００、０１、１０または１１のような２つ以上のバイナリ状態を記憶することができる。この記憶素子は複数の状態を記憶することができ、多状態、マルチレベル、または複数ビットメモリセルまたは記憶素子と言ってもよい。それによって、各メモリセルが単一ビット以上のビットを表すことができるので、メモリセルの数を増やさなくてもより高密度のメモリを製造可能である。セルが１つ以上のプログラムされた状態を有していてもよい。例えば、２ビットを表すことができるメモリセルの場合、全部で４つの異なる状態では、３つのプログラミング状態と１つの消去状態を有することになる。３ビットを表すことができるメモリセルの場合、全部で８つの異なる状態では、７つのプログラミング状態と１つの消去状態を有することになる。
【０００６】
不揮発性メモリの成功にも関わらず、引き続いて技術を改良する必要性もある。これらのメモリの密度、性能、速度、耐久性、および信頼度を高めることが望ましい。さらに、電力消費を低減し、記憶ビット当りのコストを低減することも望ましい。メモリ記憶素子がより小形であれば（すなわち、集積回路に占める面積が小さければ）、より多くの記憶素子を単一の集積回路上に製造することができる。それによってメガバイトまたはギガバイト当りのコストが低減する。記憶デバイスのコストが低下すれば、これらの装置は世界中のより多くの消費者の資力の範囲内になり、消費者はオーディオ、写真およびビデオを含むデータを記憶するためにより多くの記憶装置を購入することができるようになる。
【０００７】
不揮発性メモリ素子のサイズを縮小し、しかも性能を高めることによってこれを改良する必要があることを理解することができる。
【特許文献１】米国特許第５，６０２，９８７号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，２７０，９７９号
【特許文献４】米国特許第５，３８０，６７２号
【特許文献５】米国特許第５，７１２，１８０号
【特許文献６】米国特許第５，９９１，５１７号
【特許文献７】米国特許第６，２２２，７６２号
【特許文献８】米国特許第６，２３０，３３３号
【特許文献９】米国特許第５，９９１，５１７号
【特許文献１０】米国特許第６，２４８，６３３号
【特許文献１１】米国特許出願第１０／０５２，９２４号
【発明の開示】
【０００８】
本発明は、アレイ内の各メモリセルがトレンチによって隣接するメモリセルから分離されるピラー形不揮発性メモリセルの構造と製造技術を提供するものである。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層、ポリシリコンフローティングゲート層、ＯＮＯまたは酸化物層、ポリシリコンコントロールゲート層、ポリシリコンコントロールライン層、別の酸化物層、およびポリシリコン選択ゲート層である。処理の多くのステップが自己整合される。ビットラインとワードラインの双方の方向に沿ったトレンチ分離によって、１つのメモリセルでの１つの動作を実行し、隣接するメモリセルの動作障害が生ずる障害作用は軽減される。これらのメモリセルアレイにはより少ない分割しか必要ないので、従来の実装例と比較してサイズが１５％縮減される。さらに、このメモリセルは、電子がフローティングゲートに対してほぼ垂直に向けられるので、プログラミング特性が増強される。
【０００９】
最近傍の容量干渉が実質的になくなる。トンネル酸化物層の厚みの均一さが反復耐久性を増強した。交点でのプログラミング電圧および消去電圧の供給によって、関連する障害機構が縮小される。単一セル消去動作が可能になる。単一行消去動作も可能であり、それによって消去ブロックのサイズが縮小される。ワードライン動作電圧が高まることで、仮想接地のアレイ電流スニーク経路 (virtual ground array current sneak path)が縮小される。フローティングゲートチャネルは仮想であり、したがって技術が小形化されてもチャネル長さが短縮されることはない。
【００１０】
特定の実施形態では、ＯＮＯ層はチャネルに近接しないことに留意されたい。それは、（酸化物−窒化物層の境面で、また窒化物層内で）電荷捕獲 (charge trap-up) がメモリトランジスタのチャネル特性に及ぼすことがある作用の軽減に役立ちうる。ブランケット処理を全面的にポリ２堆積に利用してもよい。コントロールゲートとコントロールラインとは２つの異なる層内にある。選択ゲートチャネルは面積を取らずに極めて長くてもよい。高電圧がセルに対して矩形化処理 (rectangulated)されるので、障害は軽減される。そこで負担の幾らかの部分はワードラインによって担われ、幾らかの部分はコントロールラインによって担われ、その結果、障害を誘発するような極端な電圧になる必要はない。ターゲット化されたセルの場合、同じワードライン上のセルは同じコントロールラインまたはビットライン上のセルとは別個である。したがって、障害は軽減される。注入効率が高いことは短期間で、またより低い電流／電圧でのプログラミングが可能であることを意味し、したがってこの場合も障害は少なくなる。選択ゲートの電圧が高いと障害は少なくなる。障害が少なくプログラム効率が高いことは、ビットラインとコントロールラインとを区分する必要性が少なくなることを意味する。（ＲＣ時定数が低い）金属ワードラインおよび選択ゲートとフローティングゲートとの高結合は、読み出し中にワードラインにＡＣ信号を印加することによってノイズを抑止することができることを意味している。読み出されるセルは同じワードライン上にあるので、単一のＡＣ駆動ワードラインはセクタ内の全てのセルのノイズを抑止する。
【００１１】
デュアルフローティングゲートソース側注入（ＤＦＧＳＳＩ）セルでは、ＡＣ駆動の選択ゲートは常にノイズを低減するわけではなく、効果的な方法はコントロールラインをＡＣ駆動することであった。それには１つのセクタを読み出すだけで数千ものコントロールラインを上下に駆動させることが必要であった。それに伴う（１／２）ＣＶ2 ＊ｆ電力消費は法外に多かった。
【００１２】
本発明の１つの態様では、トレンチを設けた選択ゲート、および直交する（バリスティック輸送による電荷注入）ソース側注入プログラミングによるピラー形セルのフラッシュメモリ技術を提供する。
【００１３】
本発明は、第１および第２の不揮発性メモリセルを含む集積回路用の記憶素子である。第１の不揮発性メモリセルは、第１のｐ形材料の層、第２の酸化物層、第１のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物（ＯＮＯ）層、第１のセルのコントロールゲート用の第５のポリシリコン層、および第６のポリシリコンまたは金属導体の層を含む。第６のポリシリコンまたは金属導体の層は第１のセルのコントロールゲートに電気的に接続されている。
【００１４】
第２の不揮発性メモリセルは、第１のｐ形材料の層、第２の酸化物層、第２のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物（ＯＮＯ）層、第２のセルのコントロールゲート用の第５のポリシリコン層、および第の６ポリシリコンまたは金属導体の層を含む。第６のポリシリコンまたは金属導体の層は第２のセルのコントロールゲートに電気的に接続されている。さらに、第１のフローティングゲートおよび第２のフローティングゲートは同じワードライン上の２つのフローティングゲートであってもよく、これらは、双方とも隣接する２本のビットラインの間にある一対のフローティングゲートを形成する。
【００１５】
本発明は第１および第２の不揮発性メモリセルを含む集積回路用の記憶素子である。第１の不揮発性メモリセルは、第１のｐ形材料の層、第２の酸化物層、第１のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物（ＯＮＯ）層、第１のセルのコントロールゲート用の第５のポリシリコン層、ローカルビットラインを形成するオプションの第６の内部接続ポリシリコン層、隣接する２本のワードライン上の隣接する２つのフローティングゲート間のトレンチ用の第７の絶縁酸化物層、第８のポリシリコンまたは金属製ローカルコントロールライン層、コントロールラインをワードラインから絶縁する第９の酸化物層、ポリシリコンまたは金属製の第１０の選択ゲート（またはローカルワードラインまたはグローバルワードライン）層、第１１の絶縁材料の層、グローバルビットライン用の第１２の金属導体の層、第１３の層間絶縁層、グローバルコントロールライン用の第１４の金属層、オプションの第１５の層間誘電体層、およびグローバルワードライン用のオプションの第１６の金属層を含んでいる。第８のポリシリコンまたは金属導体の層は第１のセルのコントロールゲートに接続（物理的に結合）されている。第１２の層、第１４の層、および第１６の層は様々な配列で置換え可能である。例えば、第１２の層をグローバルコントロールライン用に使用することができる。コントロールゲートをステアリングゲートと言うことができ、コントロールラインをステアリングラインと言うことができる。
【００１６】
第２の不揮発性メモリセルは基本的に第１の不揮発性メモリと同じ層を含む。ピラーを形成する２回のエッチングを逆の順番で行ってもよい。同じワードライン上にあり、また２本の隣接するビットライン間にある一対のセルのうち一方が左セルで、他方が右セルであってよい。各セルが独自のコントロールラインを有していてもよい。基本的に、一方は他方の鏡像である。本発明の４つの可能な実施形態は、（１）ビットライン／選択ゲートをエッチングする前に内部接続（ＬＩ）ポリおよび絶縁エッチングが行われるアレイ、（２）ビットライン／選択ゲートをエッチングした後で内部接続（ＬＩ）ポリおよび絶縁エッチングが行われるアレイ、（３）ビットライン／選択ゲートをエッチングする前に内部接続（ＬＩ）ポリおよび絶縁エッチングが行われないアレイ、（４）ビットライン／選択ゲートをエッチングした後で内部接続（ＬＩ）ポリおよび絶縁エッチングが行われないアレイである。本発明のステップの流れに基づいて、他のオプションのステップ段階に属する他の多くの実施形態が可能である。このようにステップ全体には、それぞれが二叉路の選択である例えば１０の二者択一ステップがある（例１：あるステップを実施するか否か）（例２：ステップｙの前にステップｘを実施するか、或いはステップｘの前にステップｙを実施するか）。このような１０の二者択一で１０２４の実施形態があり、任意の１つのウェハがこれらの１０２４の異なる実施形態の１つに属することが分かる。あるセルまたはある領域が１つの実施形態で処理され、別のセルまたは領域が別の実施形態で処理されるウェハまたはチップは基本的に存在しない。しかし、それが適切である場合は、ある特定の実施形態を別の実施形態と組み合わせてもよい。
【００１７】
第１と第２の不揮発性メモリセルの層の間には第１のトレンチがある。第１の側壁分離体は不揮発性メモリの第１のピラーに隣接し、第２の側壁分離体は不揮発性メモリの第２のピラーに隣接している。メモリセルは通常、タイル状、またはミラー状およびタイル状に構成されるとアレイ全体を形成する一個のアレイからなっている。このように理解した上で、各メモリセルはそれ自体の内部に複数の側壁を含む。絶縁体の第７の層は第１および第２の不揮発性メモリセルをカバーし、第１および第２の側壁に沿って延びている。第１および第２の不揮発性メモリセルの層は水平に形成され、第１および第２の側壁は垂直である。選択ゲートは第１の不揮発性メモリセルと第２の不揮発性メモリとの間で第１のトレンチの底部に形成されている。
【００１８】
特定の実装例では、第１および第２の不揮発性メモリセルは多状態のメモリセルであり、各々が２ビット以上のデータを記憶することができる。第８のポリシリコン層は第１および第２の不揮発性メモリセルをカバーし、さらにトレンチをも塞いでいる。
【００１９】
本発明の別の態様では、第１のｐ形材料の層、第２の酸化物層、第３のセルのフローティングゲート用の第３のポリシリコン層、第４の酸化物−窒化物−酸化物層、第３のセルコントロールゲート用の第５のポリシリコン層、および第３のセルのコントロールゲートに電気的に接続されたポリシリコンまたは第６の金属導体の層を含む。隣接する記憶素子の第３の不揮発性メモリセルであってもよい。第２のトレンチが第１と第３の不揮発性メモリセルの間にあり、第３の側壁は第１の不揮発性メモリセルに隣接し、また第４の側壁は第３の不揮発性メモリセルに隣接している。
【００２０】
第２のトレンチの底部にｎ＋拡散領域が形成され、第３の側壁に沿って第１の不揮発性メモリセルの第１の酸化物層まで延び、さらに第４の側壁に沿って第３の不揮発性メモリセルの第１の酸化物層まで延びている。第２のトレンチの底部にｎ＋拡散領域に電気的に接続する内部接続ポリシリコン層があってもよい。ソース側注入現象を利用して第１の不揮発性メモリセルをプログラムすると、電子はＳｉ／ＳｉＯ２の界面に対してほぼ垂直な入射角で第１のセルのフローティングゲートに向けられる。記憶セルをトリプルウエル内に形成してもよい。
【００２１】
別の態様によれば、本発明は不揮発性メモリセルアレイを製造する方法を提供する。第１の酸化物層は基板材料上に形成される。第１のポリシリコン層は第１の酸化物層上に形成される。酸化物−窒化物−酸化物層が第１のポリシリコン層上に形成される。第２のポリシリコン層は酸化物−窒化物−酸化物層上に形成される。そして、短冊状トレンチがアレイのワードライン方向に形成される。第１および第２のポリシリコン層によってトランジスタが形成され、第２のポリシリコン層は第１のポリシリコン層と自己整合される。
【００２２】
第１の酸化物層は約７ナノメータから約１１ナノメータの厚さで形成してもよい。第１のポリシリコン層にはｎ形ドーパントを注入してもよい。酸化物−窒化物層の場合は、下層の酸化物層を約５ナノメータから約６ナノメータの厚さで形成してもよく、窒化物層を約５ナノメータから約１０ナノメータの厚さで形成してもよく、また上層の酸化物層を約５メータから約６ナノメータの厚さで形成してもよい。
【００２３】
別の態様では、本発明は、第１の基板材料の層、基板材料上に積層された第２のトンネル酸化物層、およびトンネル酸化物層上に積層された、メモリセルのフローティングゲート用の第３のポリシリコン層を含む不揮発性メモリセルである。さらに、第３のポリシリコン層上に第４の酸化物−窒化物−酸化物層が積層され、またメモリセルのコントロールゲート用の第５のポリシリコン層が第４の酸化物−窒化物−酸化物層上に積層され、第１、第２、第３、第４および第５の各層の少なくとも２つの面にトレンチが形成される。トレンチは基板内に約４００ナノメータから約８００ナノメータの深さで形成してもよい。
【００２４】
別の態様では、本発明は、コントローラと、コントローラに接続されたメモリとを含む不揮発性メモリシステムである。メモリはメモリセルアレイを含み、各メモリセルはポリシリコンが充填されたトレンチによって隣接するメモリセルから分離されている。各メモリセルは第１の基板材料の層と、基板材料上に積層された第２のトンネル酸化物層と、トンネル酸化物層上に積層された、メモリセルのフローティングゲート用の第３のポリシリコン層と、第３のポリシリコン層上に積層された第４の酸化物−窒化物−酸化物層と、酸化物−窒化物−酸化物層上に積層された、メモリセルのコントロールゲート用の第５のポリシリコン層とを含んでいる。
【００２５】
本発明の実施形態では、ｐ形基板の代わりにｎ形基板を使用してもよく、またｎ形ソース／ドレイン拡散層の代わりにｐ形ソース／ドレイン拡散層を使用してもよく、その場合はＮＭＯＳフラッシュメモリではなくＰＭＯＳフラッシュメモリになる。キャリヤおよび注入電荷は電子ではなく正孔となる。
【００２６】
本発明のその他の目的、特徴および利点は、以下の詳細な説明および図面全体をとおして同様の参照符号には同様の構成要素を表す添付図面を参照することによって明らかになる。
【発明を実施するための最良の形態】
【００２７】
図１は、本発明の様々な態様を組み込むことができるコンピュータシステムのような電子システムを概略的に示す。電子システムの幾つかの例には、コンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、パームトップコンピュータ、個人用携帯情報端末（ＰＤＡ）、ＭＰ３およびその他のオーディオプレーヤー、デジタルカメラ、ビデオカメラ、電子ゲーム機、ワイヤレスおよびワイヤード・テレフォニー装置、応答機、音声レコーダ、およびネットワークルータがある。
【００２８】
この電子システムの構成はランダムアクセス・メインシステムメモリ２５、およびキーボード、モニタ、モデムなどのような少なくとも１つまたは複数の入出力装置２７と共に、システムバス２３に接続されたプロセッサまたはマイクロプロセッサを含む。典型的なコンピュータのシステムバス２３に接続されたコンピュータシステムのその他の主要な構成要素は一定量の長期不揮発性メモリ２９である。ＤＲＡＭ（ダイナミックＲＡＭ）またはＳＲＡＭ（スタティックＲＡＭ）のような揮発性メモリとは対照的に、不揮発性メモリはデバイスから電力が失われた後でも記憶状態を保つ。典型的には、このようなメモリはメガバイト、ギガバイトまたはテラバイト単位のデータ記憶容量がある磁気または光学技術を用いたディスクドライブである。このデータは電流処理に使用されるためにシステムの揮発性メモリ２５内に取り込まれ、容易に補充、変更、または交換することができる。
【００２９】
本発明の一態様は、ディスクドライブの代わりに、不揮発性を損なわず、容易にデータを消去しかつメモリに再書き込みすることができ、アクセス速度が速く、低コストで信頼性がある特定の種の半導体メモリシステムを使用する。これは１つまたは複数の電気的に消去可能でプログラム可能な読み出し専用メモリ（例えば、フラッシュまたはＥＥＰＲＯＭ）集積回路を使用することによって達成される。この集積回路は場合によってはチップと呼ばれることがある。このタイプのメモリは必要な動作電力が少なく、ハードディスクドライブの磁気メディアメモリよりも軽量であるという付加的な利点を有しているので、バッテリ動作の小形コンピュータに特に適している。このような不揮発性半導体メモリにはフラッシュディスクドライブ、コンパクトフラッシュ（登録商標）カード、スマートメディア（登録商標）カード、パーソナルタグ（Ｐ−Ｔａｇ）、マルチメディアカード、セキュアデジタル（ＳＤ）カード、およびメモリスティック（Ｒ）が含まれる。
【００３０】
大容量記憶メモリ２９はコンピュータシステムバス２３に接続されたメモリコントローラ３１およびフラッシュまたはＥＥＰＲＯＭ集積回路チップのアレイ３３から構成されている。データおよび命令は主としてデータライン３５を経てコントローラ３１からフラッシュまたはＥＥＰＲＯＭアレイ３３へと伝達される。同様に、データおよび状態信号はデータライン３７を経てフラッシュまたはＥＥＰＲＯＭアレイ３３からコントローラ３１へと伝達される。データライン３５および３７は実装例に応じて直列でも並列でもよい。コントローラ３１とＥＥＰＲＯＭアレイ３３との間の他の制御回路および状態回路は図１には示されていない。
【００３１】
さらに不揮発性メモリ集積回路をコントローラ、マイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）またはＩ／Ｏデバイスなどのその他の集積回路または構成要素と組み合わせて不揮発性メモリシステムを形成してもよい。コントローラおよびメモリは別個の集積回路でもよく、またはメモリ集積回路がコントローラを内蔵していてもよい。メモリは、複数の別個の集積回路上にあってもよい。例えば、複数のメモリ集積回路を組み合わせてメモリのサイズをより大形にしてもよい。
【００３２】
特定の種の不揮発性メモリ記憶装置はコンパクトフラッシュカードである。
【００３３】
コンパクトフラッシュ技術によって、生産性を大幅に高め、数百万の人々のライフスタイルを向上させる新しい種類の高性能で小形で軽量の低電力のモバイル製品が得られた。
【００３４】
世界で最小の、出し入れ可能な大容量記憶装置の１つであるコンパクトフラッシュのコンセプトは、データ、ビデオ、オーディオおよび画像を取り込み、保存し、伝送することである。コンパクトフラッシュによって携帯用およびデスクトップコンピュータ、ハンドヘルドＰＣ（ＨＰＣ）、パーソナルコミュニケータ、パームトップ形パーソナルコンピュータ、オート形パーソナルコンピュータ、デジタルカメラ、デジタル音声レコーダ、写真プリンタおよびセットトップ・ボックスを含む多様なデジタルシステム相互間であらゆる種類のデジタル情報とソフトウエアとを容易に転送することができる。
【００３５】
コンパクトフラッシュは小形の出し入れ可能な大容量の大量記憶システムの標準規格形式である。これはＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協会）によって確立された工業規格の機能性および電気的接続の仕様との互換性があるので、広範に受け入れられた。コンパクトフラッシュメモリカードのデータ、オーディオ、および画像は標準のＰＣＭＣＩＡ・タイプＩＩのアダプタカードを介してＰＣＭＩＡ−ＡＴＡ（ＡＴバスアタッチメント）の製品ワールドに送り込まれる。ほぼマッチ箱大の５０ピン・コンパクトフラッシュカードをアダプタカードに簡単に挿入することができる。アダプタカードは標準の６８ピンＰＣＭＣＩＡインターフェイスを有し、タイプＩ、タイプＩＩまたはタイプＩＩＩのどのタイプのＰＣカードＡＴＡのスロットにも挿入することができる。
【００３６】
コンパクトフラッシュは、ＰＣＭＣＩＡと接続することができる大容量の出し入れ可能な大容量記憶装置を必要とするが、フルサイズのＰＣカードを受け入れるには小さすぎる小形システムのための記憶装置用の解決策である。製品設計者はこれまでこれらのコンピュータおよび通信システムの多くを開発しえなかったが、その理由の一部は充分な容量の小形の出し入れ可能な記憶装置がなかったからである。コンパクトフラッシュのサイズは、（容積が）標準のＰＣＭＣＩＡタイプＩＩのＰＣカードの１／４である。その重さは約０．５オンス（約１５ｇ）であり、長さは３６ミリ（１．４インチ）、幅は４３ミリ（１．７インチ）、厚みは３．３ミリ（０．１３インチ）である。コンパクトフラッシュの容量は８から１０２４メガバイト（ＭＢ）である。技術の進歩と共に将来はより多くの容量が得られるようになると考えられる。
【００３７】
コンパクトフラッシュは不揮発性技術を基礎としている。データ、オーディオ、ビデオおよび画像は、ほとんどのコンピュータにみられる従来の機械的回転ディスクドライブではなく、フラッシュメモリチップに記憶される。フラッシュは不揮発性メモリであり、データがいったんカードに保存されると、システムの電源がオフになってもそれが保持されることを意味する。フラッシュはさらに固体状態であり、可動部品がない。ディスクドライブは多くの可動部品を有し、機械的トラブルを起こしやすい。フラッシュはずっと堅牢で信頼性があり、ユーザに対して大幅に強化されたデータ保護をもたらす。携帯用コンピュータにみられる機械的ディスクドライブの動作衝撃耐性は１００から２００Ｇであり、これは１フィート未満の高さから落下させた場合に相当する。コンパクトフラッシュの動作衝撃耐性は典型的には２０００Ｇであり、１０フィートの高さから床に落下させた場合に相当する。
【００３８】
コンパクトフラッシュカードは技術に依存するあらゆるフラッシュメモリ制御アルゴリズムを処理するコントローラを含む。全てのＩＤＥ（インテリジェントドライブ・エレクトロニクス）とＡＴＡコマンドとを記憶するこの内蔵コントローラによって、コンパクトフラッシュは工業規格のＩＤＥディスクドライブをサポートするあらゆるコンピュータオペレーティングシステム、ユーティリティおよびアプリケーションプログラムとの互換性が得られるようになる。現在コンパクトフラッシュ用のフルのＢＩＯＳおよびドライバサポートは同一のＰＣＭＣＩＡ−ＡＴＡ規格をサポートしているので、これらは多数のプラットフォームおよびオペレーティングシステムに既に組み込まれている。ファイル管理、誤り訂正符号、電力管理およびＰＣＭＣＩＡコントローラＩ／Ｏ機能は全て単一チップに縮小されている。コンパクトフラッシュは典型的には３．３ボルトまたは５ボルトの単一の供給電圧で動作する。
【００３９】
フラッシュＥＥＰＲＯＭシステムおよび不揮発性セルおよび記憶装置のさらに詳細な説明は、米国特許第５，６０２，９８７号（特許文献１）、米国特許第５，０９５，３４４号（特許文献２）、米国特許第５，２７０，９７９号（特許文献３）、米国特許第５，３８０，６７２号（特許文献４）、米国特許第５，７１２，１８０号（特許文献５）、米国特許第５，９９１，５１７号（特許文献６）、米国特許第６，２２２，７６２号（特許文献７）、および米国特許第６，２３０，３３３号（特許文献８）に記載されている。これらの特許は、他の全ての参考文献と共に本願明細書において参照により援用されている。
【００４０】
不揮発性メモリシステムのメモリ集積回路はそれぞれが少なくとも１つのデータビットを保持する幾つかのメモリセルを含む。各セルに複数のデータビットを記憶可能にする多状態メモリセルを使用してもよい。例えば、各メモリセルはセルごとに２、３、４、５、６、７、８またはそれ以上のデータビットを記憶することができる。複数のデータビットを記憶可能なメモリセルをマルチレベルセルと呼んでもよい。
【００４１】
ある種の不揮発性記憶素子またはメモリセルはフラッシュＥＥＰＲＯＭおよびＥＰＲＯＭであり、それらの全てがフローティングゲート形メモリセルである。本発明のある態様をＭＮＯＳ、ＳＯＮＯＳ、ＮＲＯＭ、ＦｅＲＡＭ、およびその他のタイプのメモリまたはメモリ技術に適用してもよい。
【００４２】
メモリセルは典型的には行と列とに配列される。集積回路ごとに複数のアレイがあってもよい。個々のセルは行と列とによってアクセスされる。メモリセル用の異なる２つの機構はＮＯＲおよびＮＡＮＤ構成である。本発明はメモリセルのこのような構成ならびにその他の構成に適用可能である。
【００４３】
図２は、ＮＯＲ構成用の不揮発性メモリを示す。ＮＯＲセルには様々な実装例があり、この特定の実装例は単に一例として示したにすぎない。あるＮＯＲ構成では、メモリトランジスタ２１５のドレインライン（ＤＬ）とソースライン（ＳＬ）との間に直列に接続された選択または読み出しトランジスタ２１１がある。ドレインラインは場合によってはセルのビットライン（ＢＬ）と呼ばれることがある。仮想接地アレイ（例えばＤＦＧＳＳＩの構成）では、１つのセル用のソースラインが別のセル用のドレインラインであることができ、また読み出し中の１つのセルのソースラインがプログラミング中の同じセル用のドレインラインであることができる。読み出しトランジスタは列ライン（ＲＬ）またはワードライン（ＷＬ）に接続されたゲートを有し、メモリトランジスタはコントロールゲート（ＣＧ）ライン、コントロールライン、またはステアリングラインに接続されたコントロールゲートを有している。
【００４４】
特定の実装例または動作に応じて、ドレインラインとソースラインとを入れ換えまたは交換してもよい。特に、図はドレインラインが読み出しトランジスタに接続され、ソースラインがメモリセルトランジスタに接続されていることを示している。しかし、別の実装例または動作では、ソースラインが読み出しトランジスタに接続され、ドレインラインがメモリセルトランジスタに接続されてもよい。例えば、ドレインよりも低い電位にある電極用にワードラインを確保した場合、読み出し動作中、選択トランジスタのドレインに接続されたラインがドレインラインであり、メモリセルトランジスタのソースに接続されたラインがソースラインである。ソース側注入を達成するためにより高い電圧がメモリセル側に印加されるプログラミングの場合、前の状態とは逆になる。
【００４５】
ＮＯＲメモリセルアレイの場合、幾つかのＮＯＲセルがドレインライン（またはソースライン）に接続される。これは一般的にはアレイの列と呼ばれる。列の各セルは別個のワードラインまたは行ラインを有する。
【００４６】
ある実装例では、読み出しトランジスタとメモリトランジスタの双方がｎチャネル形またはＮＭＯＳ形トランジスタである。しかし、デバイスはｐ形チャネルまたはＰＭＯＳ形トランジスタ、およびその他を含む別のタイプのトランジスタであってもよい。読み出しデバイス２１１はメモリデバイス２１５とは異なるタイプのデバイスであってもよいが、これは通常極めて非実用的である。特定の実装例では、メモリデバイスはフラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタのようなフローティングゲート形デバイスである。しかし、メモリデバイスはＮＲＯＭ、ＦｅＲＡＭ（強誘電性）、ＭＮＯＳ、ＳＯＮＯＳまたはその他の装置などの別のタイプのデバイスであってもよい。
【００４７】
図３は、ＮＡＮＤ構成の不揮発性メモリセル、すなわちより具体的にはセルの単一のＮＡＮＤストリングを示す。ＮＡＮＤ構成では、ドレイン選択デバイス３１５とソース選択デバイス３１９との間、およびドレインライン（ＤＬ）とソースライン（ＳＬ）との間に直列に接続された幾つかのメモリトランジスタ３１１がある。これはメモリセル列であり、これらのセルの複数の列を使用してＮＡＮＤメモリセルのアレイを形成してもよい。メモリセル列は場合によってはＮＡＮＤチェーンまたはストリングと呼ばれることがある。特定の実装例では、ＮＡＮＤチェーンには少なくとも１６のメモリセルがある。各メモリトランジスタは個々のワードライン（ＷＬ）に接続されたゲートを有している。ワードラインにはＷＬ１からＷＬｎのラベルを付してもよく、ｎは特定の列内のメモリセル数である。ドレイン選択デバイスはドレイン選択ライン（ＤＳＥＬ）に接続されたゲートを有し、ソース選択デバイスはソース選択ライン（ＳＳＥＬ）に接続されたゲートを有している。特定の実装例に応じて、ドレインラインとソースラインとを入れ換えまたは交換してもよい。
【００４８】
ある実装例では、ソース選択ライン、ドレイン選択ライン、およびメモリトランジスタはｎチャネルまたはＮＭＯＳ形トランジスタである。しかし、デバイスはｐ形チャネルまたはＰＭＯＳ形トランジスタ、およびその他を含む他のタイプのトランジスタでもよいが、そうすると面積が比較的大きくなるという不利な点があるかもしれない。特定の実装例では、メモリデバイスはフラッシュ、ＥＥＰＲＯＭまたはＥＰＲＯＭトランジスタのようなフローティングゲート形デバイスである。しかし、メモリデバイスはＮＲＯＭ、ＦｅＲＡＭ、ＭＮＯＳ、ＳＯＮＯＳまたはその他の装置などの別のタイプのデバイスであってもよい。
【００４９】
図４は、ＮＡＮＤメモリセルのアレイを示す。ｎ個のメモリセル行とｍ個のメモリセル列があり、ｎとｍとは正の整数である。各列はワードラインＷＬ０からＷＬｎに接続されたｎ個のメモリセルを有している。メモリセル列にはＢＬ０からＢＬｎのラベルが付されている。各列にはドレイン選択デバイスとソース選択デバイスとの間に接続されたｎ個のメモリセルがある。そして、一方では、ドレインおよびソース選択デバイスはドレインライン（ＤＬ）またはビットライン（ＢＬ）およびソースライン（ＳＬ）に接続されている。ドレイン選択デバイスのゲートはドレイン選択ライン（ＤＳＥＬ）に接続され、またソース選択デバイスのゲートはソース選択ライン（ＳＳＥＬ）に接続されている。適当なワードラインとビットラインとを使用し、これらのラインに適当な電圧を印加することによって、特定のセルまたは選択されたセルにアクセスすることができる。
【００５０】
図５は、前述したメモリセルおよびアレイのいずれかで使用することができるそれぞれのフローティングゲート形不揮発性メモリデバイスを示す。フローティングゲート形デバイスのこれ以上の説明は、米国特許第５，９９１，５１７号（特許文献９）に記載されている。フローティングメモリセルは、ドレイン（Ｄ）、ソース（Ｓ）、コントロールゲート（ＣＧ）およびフローティングゲート（ＦＧ）を有している。
【００５１】
簡潔に述べると、不揮発性メモリセルは電力がなくなった場合でも記憶された状態を保つ。ある種のフローティングゲート形メモリセルの幾つかの例として、フラッシュ、（Ｅ２またはＥスケアとしても知られている）ＥＥＰＲＯＭ、およびＥＰＲＯＭが含まれる。フラッシュおよびＥＥＰＲＯＭセルは電気的に消去可能でプログラム可能である。ＥＥＰＲＯＭセルは紫外線（ＵＶ）を利用して電気的にプログラムおよび消去することができる。フローティングゲート形デバイスは適切なノードに高電圧をかけることによってプログラムまたは消去される。これらの高電圧によって電子がフローティングゲートへと付加され、或いはフローティングゲートから除去され、それによってフローティングゲート形デバイスのしきい値電圧、すなわちＶＴが調整される。電子がフローティングゲート間を移動する物理的メカニズムには熱い電子注入またはファウラー・ノードハイム式トンネリングがある。
【００５２】
正または負の高電圧を用いてメモリセルのプログラミングおよび消去が行われる。０または１を記憶するようにプログラム可能なバイナリセルの場合、一般に単一の電圧を用いてプログラムまたは消去される。これらの電圧はＶＰＰ（プログラム用）またはＶＥＥ（消去用）と呼ばれることがある。
【００５３】
多状態のプログラミングおよび消去用に、コントロールゲートプログラミング電圧がパルスからパルスへと段階的に上昇され (stair cased)、消去電圧は各セクタに個々に適応させた異なるＤＡＣ駆動値の電圧でよい。多状態製品の場合、中電圧および高電圧ポンプの出力をそれぞれ表すためにＶＰＰおよびＶＥＥ電圧を用いてもよい。これらの電圧はフラッシュセルのどの端子にも直接印加されてはならない。これらの電圧は、より精密に制御され、次にメモリセルの端子に送られるＤＡＣ電圧を発生するための電源として利用される。
【００５４】
フローティングゲート形不揮発性メモリデバイスは単一ビット（０または１）、または複数ビット（例えば、２ビット：００、０１、１０および１１または３ビット：０００、００１、０１０、０１１、１００、１１０および１１１、または４ビット：００００、０００１、００１０、００１１、０１００、０１０１、０１１０、０１１１、１０００、１００１、１０１０、１０１１、１１００、１１０１、１１１０および１１１１）を記憶することができる。米国特許第５，９９１，５１７号（特許文献９）には、単一ビットおよび複数ビットの幾つかの態様をさらに記載されている。簡略に述べると、メモリセルは消去された状態と、１つまたは複数のプログラムされた状態とを有する。
【００５５】
ノードＡとノードＢとの結合率は、２つのノード間の静電容量と、ノードＢからノードＡを含むあり得る全てのノードまでに見られる全ての静電容量との比率として定義され、常に１未満である。消去状態とはデバイスのＶＴが典型的にはゼロ未満であるコントロールゲート電圧でオンに転換されるような状態である。言い換えると、消去とはフローティングゲートから電子を除去して、フローティングゲートが、例えば０ボルトまたはそれ未満のＶＴ（コントロールゲートから測定されたしきい値電圧）を有するように強制することである。消去されると、フローティングゲートトランジスタはそのゲート（すなわち、コントロールゲート）に１ボルトが印加されても電流を通さない。消去からのリカバリ（すなわち、ソフトプログラミング）は、典型的には０ボルト以上１ボルト未満である低い正電圧まで消去された全てのセルを緩やかにプログラムする強制プログラミングシーケンスからなる動作である。消去のリカバリはブロックが消去された直後の消去ブロック内の全てのセル上で行われる。今後同じポイントへとプログラムされるデータ状態に関わりなく全てのセルがリカバリされる。状態０にプログラムされるセルさえもリカバリされる。消去リカバリ動作を行う理由は、リカバリされないメモリアレイにあるかもしれない電流スニーク経路を縮小または除去するためである。集積回路の全てのフローティングゲート形セルを消去リカバリ状態に初期化してもよい。さらに、ある実施形態では、メモリセルをプログラムすることが可能になる前にこれを消去し、リカバリする必要があることもある。
【００５６】
消去はフローティングゲートトランジスタのフローティングゲートから電子を除去することによって行われる。電子をフローティングゲートから除去し、それらをチャネル、ソース、ドレイン、チャネルとソースとドレイン、ワードライン（選択ゲート）に送ることによって消去を行ってもよい。多くの技術が他の場所に提示され、これらの技術のいずれかを本発明に適用したり利用したりできるので、本願明細書では様々な消去およびプログラミング方式を簡単にしか説明しない。ピラー構造のセルの場合、酸化物層内の電荷フルエンスを最小限にするために（すなわち、酸化物層を通って移送される面積単位あたりの電子：単位クーロン／ｃｍ2 ）、チャネルを介して消去することがより適当である。
【００５７】
或いは、ビットラインを介して電子を除去することもできる。ビットラインとフローティングゲートとの結合率はチャネルとフローティングゲートとの結合率よりも低いので、この選択肢には低電圧が必要である。しかし、酸化物層領域は小さく、その結果酸化物層を通る電荷フルエンスは高くなるので、さらに消去分布は統計的な理由から拡大する。
【００５８】
ピラー構造のセルの場合、意図するところは選択ゲートの結合率を高めることであり、高い結合率は効果的な消去に逆効果をもたらすので、選択ゲートへの消去は好ましくない。というのは、２つの電極間の結合率が高いとそれらの電圧は互いに後を追い、それはかなりのトンネル率を得るために２つの電極間の大きな電位差を生成するのは逆に作用するからである。一般に、消去はフローティングゲートから電子トンネリングを除去することによって行われる。チャネル、ドレイン、ソース、選択ゲート、またはコントロールゲートのどれであれデバイスの消去に要する時間は、消去電極からフローティングゲートを分離する絶縁体へフローティングゲートから電子が注入される時点での電界の大きさに左右される。通常は電流トンネリングの障害はフローティングゲートとトンネル絶縁体（トンネル酸化物層）との界面で生成される三角形のエネルギー障壁である。トンネル絶縁体の電界が上昇すると、三角形の障壁がさらに狭まり、可能性があるトンネリング電流量が増大する。フローティングゲートと消去電極との間の電圧差をより大きくすることによって電界は強化される。この電圧差は消去電極の電圧値とフローティングゲートの電圧に左右される。フローティングゲートの電圧はフローティングゲート上の電荷および電圧、およびフローティングゲートに容量結合する全ての電極の結合強度に左右される。この電圧差を増大させるために以下の技術のどのような組み合わせも利用することができる。（１）消去ゲート上の電圧を高くする、（２）フローティングゲートに容量結合された他のいずれか、または全ての電極上の電圧を低くする（負の電圧を含む）、および（３）フローティングゲートを消去電極から分離する絶縁体との間の界面内の凹凸またはテクスチャ（この凹凸はトンネリング電界を局部的に５倍にも強化することができる。）
【００５９】
１ビットだけを記憶する場合、フローティングゲート形デバイスは消去状態のほかに１つのプログラミング状態だけを有する。この用途の目的のために、単一ビットのセルのためのプログラムされた状態は典型的にはデバイスのＶＴが指定の正の値である場合である。
【００６０】
多状態セルの場合、ＶＴはこれが特別の状態にあることを示す特定の電圧範囲に設定される。言い換えると、プログラムされたＶＴ状態が何であるかに応じて、この状態が記憶された特定のバイナリ値を表示する。２ビットのメモリセルの例では、１ボルト未満のＶＴは状態０（バイナリ００）を表示することができる。１ボルト以上、２ボルト未満のＶＴは状態１（バイナリ０１）を表示することができる。２ボルト以上、３ボルト未満のＶＴは状態２（グレーコーディングされたバイナリ１１）を表示することができる。３ボルト以上のＶＴは状態３（バイナリ１０）を表示することができる。特定の実施形態では、状態を変更する際に一時に１ビットしか変化しないようにグレーコーディング（００、０１、１１、１０）が用いられる。
【００６１】
プログラミングはフローティングゲートトランジスタのフローティングゲートに電子を追加することによって行われる。以下にプログラミング機構と技術とを簡単に説明する。一方のプログラミング機構はトンネリングであり、他方のプログラミング機構は熱い電子注入であり、双方とも比較的複雑な機構である。多状態プログラミングの場合、１つの特別な技術によれば、各々の書き込み動作は一連のプログラミングパルスからなり、その各々の後に検証動作が続く。
【００６２】
典型的には、コントロールゲート電圧は、各プログラミングパルス中に、先行パルス中のコントロールゲート電圧よりも高いレベルに上昇する。性能を高めるため、第１のセットのパルスはより大きいサイズのステップを有してもよく、ステップとは１つのパルスのピーク電圧と先行パルスのピーク電圧との差である。第１のセットのパルスは概略プログラミング段階を含んでいる。詳細プログラミング段階は最後の概略プログラミングパルスと比較してステップバックされた最初の詳細プログラミングパルスで始まり、詳細プログラミングステップのサイズは概略プログラミングステップのサイズよりも大幅に小さい。
【００６３】
検証レベルとは各検証段階中にコントロールゲートに印加される電圧のことである。一実施形態では、アレイ構成は、同じ行にあり同じセクタ（プログラミング・ブロック）に属するセルのコントロールラインを、現在のＶＴ、目標のＴＶおよび各セルのプログラミング特性が要求する様々な電圧へと同時にかつ個別に駆動することができるように設計されている。この実施形態はセルごとの条件付ステアリング構成、すなわちＣＣＣＳＡと呼ぶことができる。ＣＣＣＳＡは参照により援用されている米国特許第６，２２２，７６２号（特許文献７）に記載されているように、読み出し動作中にバイナリ検索を行うためにも活用することができる。各セルのＶＴをセルごとのベースで並行してバイナリ検索することができることによって、セルごとの状態数が８または１６に増加するので読み出し性能が大幅に高まる。ＣＣＣＳＡの代替の実施形態は従来の共通駆動形ステアリング構成またはＣＤＳＡであり、この場合は同じセクタに属する全てのセルのステアリングラインは互いに結合される。ＣＤＳＡによるＶＴ検索では、セクタ内のセルに順次実行される必要があり、１つの電圧がセクタ内の全てのセルに同時に印加され、次の測定用に別の電圧が印加され、以下同様である。セル当たり４ビット（セル当たり１６の状態）の実施形態でＣＤＳＡを使用する場合、セルのＶＴの裕度に関する情報がないと各セルの状態を発見するだけのために１５回の逐次的サブ読み出し動作を行わなければならない。概略プログラミング検証電圧は詳細プログラミング検証電圧よりも低いので、概略プログラミング中の大きいステップサイズを想定すると、最終的なＶＴ目標を通り越すことはない。詳細プログラミングの検証電圧はセルがプログラムされる状態に左右され、言い換えるとデータに依存する。コントロールゲートおよび／またはビットラインの電圧の供給を中断することによって、またはボデー効果および低下されたドレイン・ソース電圧を利用してセルのプログラミング・ソース電圧の追加プログラミングを禁止するのに充分高く上昇させることによって、詳細プログラミングの検証電圧に達したセルは全てプログラミングからロックアウトされる。
【００６４】
チャネルの熱い電子注入には、熱い電子の生成と熱い電子の注入の双方が必要である。熱い電子を生成するには大きい横方向電界が必要である。これは高いドレイン・ソース電圧によって得られる。熱い電子をフローティングゲートに注入するには、大きい縦方向電界が必要である。これは、一方ではその電圧の一部をフローティングゲートに結合するコントロールゲート電圧によって得られる。ドレイン側注入では、熱い電子の注入に必要な高い横方向電界には熱い電子の生成に必要な高い横方向電界を低減させる付随作用がある。ソース側注入にはこのようなジレンマがなく、したがってより効率的である。ソース側注入とドレイン側注入の双方とも、チャネルを通って横方向に進行する電子の運動量を逸らせて、少数のラッキー電子がフローティングゲート方向に縦に散乱するようにする必要がある。
【００６５】
熱い電子の大多数はＳｉ／ＳｉＯ２エネルギー障壁を乗り越えることを助ける運動量を有しているので、このセルの革新的な特徴である垂直な熱い電子衝突は、向上したソース側注入の効率以上にプログラミング効率を高めることができる。熱い電子がＳｉ／ＳｉＯ２エネルギー障壁を乗り越えることを助ける方向に散乱する必要はもはやない。垂直な熱い電子衝突は米国特許第６，２４８，６３３号（特許文献１０）ではバリスティック注入 (ballistic injection)と呼ばれてきた。この特許では、その特許の好ましくない実施形態でバリスティック注入を行うために、処理の流れに余分な複雑さを導入することによってスペーサ層フローティングゲートに追加の突起部が追加された（米国特許第６，２４８，６３３号（特許文献１０）の図５Ａ、５Ｂ、５Ｃを参照）。このような突起部は、その尖端で局部的電界を強化することによってフローティングゲートからの電荷の損失を促す凹凸として作用することができる点に留意されたい。これは読み出し障害、書き込み障害および電荷保存の問題を悪化させることがある。
【００６６】
その他のプログラミング機構はＮＡＮＤ技術で使用されているようなファウラー・ノードハイム式トンネリングでありうる。しかし、トンネリングを用いると前述した機構にある利点の可能性を断念しなければならない。トンネリングは一般に熱い電子注入と比較して動作が極めて遅い。トンネリングの場合、周辺のプログラミングブロックの数が増加するという代価を払って、より多数のセルを並行してプログラムすることによって性能が維持されなければならない。したがって、ピラー構造のセルをプログラムする好適な方法はソース側での熱い電子の垂直衝突でありうる。
【００６７】
各プログラミングパルス中、ドレイン電圧は３ボルトから６ボルトの範囲の一定値に保たれる。第１のプログラミングパルス用のコントロールゲート電圧は特徴づけされる必要があるいずれかの正の開始値を有し、これは適応するように電界内で決定されてもよい。転送ゲート電圧は６ボルトから１０ボルトの範囲に想定される定数である。選択ゲートまたはワードラインの電圧は３ボルトから１０ボルトの範囲に想定される。選択トランジスタのしきい値電圧は、動作選択ゲート電圧ができるだけ高くなるようにできるだけ高いことが理想的である。というのは、最も効果的なソース側注入のための最適な選択ゲート電圧は、選択ゲートしきい値電圧よりも１ボルトだけ高い電圧であるとは言えないからである。ＤＦＧＳＳＩセルの場合と同様に、プログラミングのためのドレインはセルにだけ隣接するビットラインであり、プログラミングのためのソースは関心対象のフローティングゲートに関連する選択ゲートの別の側にある隣接するビットラインである。特定の実施形態では、２本のビットラインの役割はフローティングゲートにつながる隣接するビットラインがソースである読み出しまたは検証動作の場合とは逆であることに留意されたい。この名前付け規則では、ソースは常にドレインと比較して電圧が低い電極である。プログラミング用のソース電圧は、瞬間的なプログラミング電圧がある指定値を超えないように電流リミタによって適応制御されてもよい。
【００６８】
フローティングゲートへの、またフローティングゲートからの電荷の移動は（フローティングゲートとチャネル領域との間のゲート酸化膜である）トンネル誘電体にわたる電界によって決定される。すなわち、コントロールゲートまたはフローティングゲートとソースとの電圧差が大きいほど、フローティングゲートへの電荷の移送が増加する。デバイスをプログラムするのに要する時間はプログラミングコントロールゲート電圧を含む様々な要因によって左右される。一般に、コントロールゲート電圧が高いほど、または電界強度が高いほど、デバイスのプログラミングは早くなる。特定の実施形態では、セル端子に印加される電圧はＤＡＣ（デジタル−アナログ変換器）によって制御される。これらの電圧はセルのプログラミング、読み出しおよび消去に使用される。前述したように、実際のコントロールゲート電圧は一定ではなく、一連のプログラミングパルスは各々の、そして全てのセルが行き過ぎることなく目標ＶＴに達するようにするため、低いコントロールゲート電圧値で始まり、パルスごとに上昇してゆく。特定の実施形態では様々な高電圧を供給する複数のポンプがあり、別の実施形態では負の電圧さえもが生成される。一般にこれらのポンプの出力電圧値は設計に応じて設定され、多様な範囲の電圧を供給する様々なポンプがある。例えば、ＶＰＰポンプは７ボルトを生成してもよく、またＶＨＩポンプは入力としてＶＰＰ電圧を使用し、出力では１４ボルトの高い電圧を吐き出す。しかし、ＶＰＰもＶＨＩもどのセル端子にも直接供給されることはない。マルチレベルのセルプログラミング動作は典型的には、最も簡単なセルが行き過ぎて最低のＶＴ状態を超えてプログラムすることがないように最小限のコントロールゲートプログラミング値から始まり、最も難しいセルが最高のＶＴ状態にプログラムされるのに充分な最高値までコントロールゲート電圧を漸次上昇させ、各プログラミングパルスの後に検証動作および必要ならば検索動作を行うように緩やかな漸増ステップで行われる。
【００６９】
図６は、行と列とに配列された記憶素子６０５のアレイを示す。この記憶素子構造をデュアルフローティングゲートソース側注入（ＤＦＧＳＳＩ）セルと呼んでもよい。特定の実施形態では、記憶素子はフラッシュメモリセルを含んでいる。各記憶素子内には２つのメモリデバイス（例えば、フラッシュメモリセル）がある。ある実施形態では、記憶素子６０５は各々が多状態の記憶素子である２つのフローティングゲート形メモリセルからなっている。この記憶素子を実装するために別のタイプのメモリセルおよびメモリ技術を用いてもよい。多状態セルおよび記憶素子は、米国特許第５，７１２，１８０号（特許文献５）により詳細に記載されている。アレイの記憶素子は異なる構成で配列されてもよい。例えば、ビットライン（ＢＬ）およびワードライン（ＷＬ）は図に示されているものと異なる方向に延びていてもよい。
【００７０】
記憶素子は選択ゲートラインまたはワードライン６０９、右コントロールゲートライン６１１および左コントロールゲートライン６１３を有している。右コントロールゲートラインは右のフローティングゲートトランジスタ（ＴＦＧＲ）６１５のゲートまたは制御電極に接続され、左コントロールゲートラインは左のフローティングゲートトランジスタ（ＴＦＧＬ）６１７のゲートに接続されている。選択ゲートライン（ワードライン）は選択トランジスタ（ＴＳＥＬ）６１９のゲートに接続されている。
【００７１】
各記憶素子１０５ごとにデータを記憶するための２つのフローティングゲートトランジスタまたはセル６１５、６１７がある。これらの各フローティングゲートトランジスタは単一ビットまたは複数ビットのデータを記憶することができる。複数ビットのデータを記憶する場合、セルは２つ以上のＴＶ（しきい値電圧）範囲にプログラムされることができるので、各フローティングゲートセルを多状態、マルチレベルまたはマルチビットセルと呼んでもよい。例えば、各フローティングゲートトランジスタはセル当たり２ビット、セル当たり３ビット、セル当たり４ビットまたはセル当たりそれ以上のビットさえ記憶することができる。
【００７２】
フローティングゲートトランジスタはビットラインＢＬ１およびＢＬ２、コントロールゲートライン６１３および６１１、および選択ライン６０９上に適切な電圧を印加することによって選択的に構成される。トランジスタのドレインおよびソースはビットラインＢＬ１とＢＬ２とに接続され、これらのビットラインはトランジスタ６２８および６３２を経て接地またはその他の定電圧または定電流ソースに選択的に接続されてもよい。これらの各コントロールゲートセグメントのエッジ部で、全てのコントロールゲートライン対はそれらのコントロールラインセグメント選択トランジスタを図６に示されている１つのフローティングゲート形セルのピッチとは逆に２つのフローティングゲートのピッチ内に適合させるため、１つの電極に統合される。デバイスを適切に動作させるためには、統合された各々のラインを形成する２本のコントロールラインが図６に示されている単一ビットラインとは反対側にあることが不可欠である。一対のコントロールラインがセグメントの上部で統合され、その後コントロールラインセグメント選択トランジスタに接続されると、隣接するコントロールライン対はセグメントの底部に統合され、セグメント底部のセグメント選択トランジスタに接続することができる。
【００７３】
アレイはセルのセクタに編成およびセグメント化され、複数のセクタは消去ブロックにセグメント化されてもよい。それによってアレイ全体を一度に消去するのではなく、セルのブロック全体を一度に消去することができる。セクタは同時に書き込み可能な最小のセル群であると定義することができる。典型的なプログラミング動作はセクタをベースとして行われる。一実施形態では、同じワードライン上にある全てのセルが４つのセクタを含む。３つおきのフローティングゲート形セル対が同じセクタに属している。各々のセル対は１本のビットラインを跨ぐ２つのフローティングゲートからなり、したがって各セル対を含む２つのセルのコントロールラインはセグメントのエッジ部で１つの電極に統合される。例えば、セクタは５１２のユーザバイトを含んでいてもよい。セル当たり４ビットの実装例では、セクタ当たり少なくとも１０２４のセルが必要である。誤り訂正符号（ＥＣＣ）、追跡セル、回転状態などには典型的にはそれ以上のセルが必要である。
【００７４】
動作時には、データは選択されたセルからワードライン、ビットラインおよびステアリング（コントロール）ラインを使用して読み出される。ある実施形態では、プログラミングとセルの読み出しはＤＦＧＳＳＩについて記載したものと同様である。そのため図６のセルをＤＦＧＳＳＩと置き換えることができ、ＤＦＧＳＳＩセル用の既存の回路の全てを使用することができる。消去には幾つかの選択肢がある。一実施形態では、−２５ボルトまでにすることができる大きい負電圧を各セグメント、例えば３つおきのコントロールライン対に印加することによって消去が行われる。各セグメントがトリプルウエル技術の独自の絶縁ｐ形ウエル内にある必要がある別の実施形態では、消去の任務はコントロールゲートと内部のｐ形ウエルの双方によって分担される。このような実施形態では、コントロールラインは、例えば−１０ボルトのより小さい負電圧となり、残りの任務はコントロールゲートとフローティングゲート形セルチャネルとの間の２０ボルトの電圧差を保つために、例えば＋１０ボルトに適度に高くされたｐ形ウエルによって担われる。これらの実施形態の双方では、フローティングゲートをチャネルから絶縁する酸化膜を横切るファウラー・ノードハイム式トンネリングによって消去が行われる。先行する実施形態の双方は典型的にはＮ個のセクタからなるブロックを消去し、ここでＮはセグメント内の行の数である。消去ブロックはワードライン当たり１つのセクタにセグメント当たり６４本のワードラインを乗じて形成されている。
【００７５】
別の実施形態では、消去の任務はコントロールラインとワードラインとによって分担され、その場合、目標のコントロールラインと目標のワードラインの双方に負電圧が印加される。この実施形態では、消去ブロックのサイズを場合によっては単一のセクタまたは単一のセルにまで縮小することができる。この実施形態は２つの実施形態をセグメント化することができ、最初の場合ではｐ形ウエルが接地電位にあり、目標のコントロールラインは例えばー１５ボルトにされ、目標のワードライン（単数または複数）は例えば−１５ボルトにされ、また別の場合では、ｐ形ウエルは＋５ボルトのような適度に高い電位にされ、目標のコントロールラインは例えば−１０ボルトにされ、目標のワードライン（単数または複数）は例えば−１２ボルトにされる。別のワードライン上のセルを妨害せずに１本のワードライン上のセルを消去することができるように、消去用に選択されたワードライン（単数または複数）と消去用に選択されない同じセグメント内の他のワードライン（単数または複数）との電圧差はある最小量△ＶＥＷＬ以上である必要がある。セルの消去分布は、コントロールゲートから測定して消去されるセルの±５σ単位のＶＴ分布で６ボルトに及ぶ広い範囲にわたることができる。フローティングゲートに対するコントロールゲート（コントロールゲートとコントロールラインの双方）の容量結合の比率を５０％と想定すると、これは消去後にフローティングゲート内で３ボルト分散することに相当する。フローティングゲートに対する選択ゲートの容量結合の比率を２５％と想定すると、これは１２ボルトの最小の△ＶＥＷＬに相当する。消去動作中、この△ＶＥＷＬの最小値は様々な方法によって生成することができる。１つの方法は選択されないワードラインを接地し、消去用に選択されたワードラインに少なくとも１２ボルトを印加することである。別の方法は、選択されたワードラインに−Ｘボルトを印加し、ここでＸは［０Ｖ、１２ボルト］の範囲の正の値であり、かつ同じセグメント内の選択されないワードラインに（１２−Ｘ）ボルトを印加することである。複数の電極が含まれているのか単一の電極かに関わらず全ての場合、消去電圧にされた少なくとも最後の電極が消去電圧まで緩やかに漸減することが有利である。消去電圧状態に駆動された最後の電極が緩やかに漸減することによって、トンネル誘電体内の瞬間的な電界が低減する。４ＭＶ／ｃｍ以上の電界で新たな酸化物層トラップサイトを生成可能であることは公知である。これらのトラップサイトは電子または正孔で満たされると、メモリセルトランジスタの特性を変化させ、このような劣化によってメモリのサイクル耐久性に影響を及ぼす。消去電極としてドレインが選択されると、可能性がある１つのセットの消去用電圧は次のとおりである。すなわち、３ボルトのドレイン（目標のセルに隣接するビットライン）電圧、−８ボルトのコントロールゲート電圧、０ボルトの基板（または、トリプルウエルの内部ｐ形ウエル）電圧、−１２ボルトのワードライン電圧である。サイクル耐久性を高めるため、全ての、または少なくとも最後の消去電圧の緩やかな漸減をセルに適用することが推奨される。これは消去開始時に瞬間的な電界を低下させるために行われる。電界が高すぎるとトンネル酸化物層に新たなトラップサイトが生ずることがある。これらのトラップサイトはいつでも荷電されることがあり、荷電されたトラップはプログラムまたは消去中にトンネル絶縁体を経た所望の導電を妨げ、またはトンネル絶縁体を通る寄生導電を強化することがある。トラップはプログラミング電圧、消去電圧、およびイントリンシックＶＴのような様々なトランジスタ特性の変動を誘発することがある。これまで検討されてきた様々な消去方式の全てにおけるビットライン電圧はｐ形ウエル電圧と同じであってもよく、またはｐ形ウエル電圧よりも高い電圧で、フローティングゲートと近傍側のビットラインとの間で強制的に消去を生ずるものでもよい。さらに別の一群の実施形態では、消去動作中にビットラインを浮動させることができる。
【００７６】
素子当たり２つのフローティングゲートトランジスタがある図６に示されている特定の記憶素子に関連して、本発明を特定の実施形態で説明する。しかし、不揮発性記憶素子を必要とするどのような集積回路に本発明を利用してもよい。例えば、素子当たり単一のフローティングゲートトランジスタがある記憶素子用に本発明を利用してもよい。各セル内の単一のフローティングゲートトランジスタと単一の選択トランジスタがあってもよい。本発明を前述したＮＯＲまたはＮＡＮＤ構造に構成されたメモリセルまたは記憶素子として利用してもよい。
【００７７】
本発明は、ピラー構造のフローティングゲート形メモリセルまたは記憶素子を提供する。図７は、図６のアレイ構造向けの本発明の記憶素子の呼応製の上面図である。これは１つの実装例であり、本発明には他の多くの実装例がある。ポリシリコン層１もしくはポリ１から構成されたフローティングゲート７０８は第１のフローティングゲートトランジスタ用のものである。ワードライン７１５がポリシリコン層４もしくは金属層１内に延びている。コントロールゲート７１９はポリシリコン層２内に延びている。ビットラインは内部接続（ＬＩ）ポリシリコン層７２８内に延びている。拡散領域または活性領域７２６は典型的には、ｎチャネルトランジスタまたはＮＭＯＳトランジスタ用のｎ形拡散層である。
【００７８】
本発明の別の実装例では、異なる構造の記憶素子が異なる層内に延びていてもよい。例えば、ワードラインは金属層内に延びていてもよい。
【００７９】
この実装例では、ワードラインおよび活性領域は第１の方向に延びている。内部接続ポリ層（ＬＩポリ）で強化されてもよいＢＮ＋（埋込高ドーパント濃度Ｎ形領域）拡散領域からなるビットラインとコントロールゲートラインとは第１の方向と反対の第２の方向に延びている。典型的には、メモリアレイ、ビットラインおよびワードラインの構成は互いに交差するか、または垂直である。しかし、別の実装例では、ワードライン、拡散領域、ビットラインおよびコントロールラインはいずれかの方向の組み合わせで延びていてもよく、あるラインは交差し、別のラインは平行である。
【００８０】
セルの利点は次のとおりである。ドレインおよび選択ゲートへの静電容量がプログラミングまたは消去動作からそれぞれ寄生可能であると想定すると、ほとんどのフラッシュ技術では、コントロールゲートへのフローティングゲートの容量結合を増大させることにあらゆる努力がなされている。本発明の一群の特定の実施形態では、プログラミング動作および消去動作に必要な電圧をコントロールゲートと選択ゲートの双方を経て供給することを意図している。したがって、フローティングゲートへの選択ゲートの結合を増強する努力がなされている。現在は選択ゲートが必要な消去およびプログラミング電圧の一部をフローティングゲートに供給しているので、選択ゲートが正の高電圧と負の高電圧の双方で動作することが重要である。安全にそれを実施するには誘電体が破壊されないように選択ゲートの下層の酸化物層が厚いことが必要である。選択ゲートの酸化物層が厚いことによって、チャネルに対する選択ゲートトランジスタの制御が減衰され、オンに転換する、オフに転換する特性が弱まって、浅い副しきい値 (sub-threshold)傾斜を誘発する。それによってオフのワードラインが漏れやすい選択ゲートを有する障害状態が生ずることがある。それを回避するため、セルの面積を増大せずにピラー構造のセルの選択ゲートの長さを延長することができる。これは選択ゲートチャネルの蛇行を上下させることによって達成される。
【００８１】
それに加えて、フローティングゲートを１つの方向でコントロールラインによって、また別の方向でワードラインによって完全に包み込むことによって、読み出しエラーの原因となり得る寄生フローティングゲートから隣接するフローティングゲートへの静電容量が除去または低減された。その上、蛇行する選択ゲートによってソース側の電子注入点でＳｉ／ＳｉＯ２界面への直角の（垂直な）、または垂直に近い電子の衝突が生ずる。さらに、いずれかの消去またはプログラミング動作が開始される前にフローティングゲートにある特定の最低電圧が印加される必要がある。
【００８２】
同時にプログラムまたは消去されているセル群が全て同じワードライン上にある多状態セルの動作では、プログラミングの開始または消去開始に必要なこの最低電圧の一部または全部を選択ゲートによって供給可能である。プログラミングまたは消去に必要な残りの電圧はコントロールゲートによって供給され、その場合、各コントロールラインはその現在の状態およびデータ依存の目標状態に基づいて適切なレベルに別個に駆動される。一部はワードラインを介して、また一部はコントロールゲートを介して電圧を供給することによるプログラミングおよび消去は障害現象を低減するだけではなく、個々に適応された消去電圧を供給する機会も提供し、その際に同じワードライン上のセル群の並行した消去が可能であり、各セルは独自の個別的なコントロールゲート消去電圧で消去される。それによって消去障害が少なくなり、動作ウインドウが拡大する。
【００８３】
図８は、本発明のピラー形セル構造の実施形態の断面図を示し、図６および７に示されているようにこのようなセルアレイのワードラインに沿って、また２本のビットラインを横切って断面化されている。この図はビットラインおよび選択ゲート用の傾斜した浅いトレンチのエッチングを示している。しかし、使用される処理技術によっては、このトレンチは図に示されているような勾配付きまたは傾斜した壁ではなく真直ぐの垂直な壁を有していてもよい。この特定の実施形態では、コントロールラインは各ピラーの上部を形成するコントロールゲートの幅よりも広く設計されていることが示されている。それによって２つの層間のリソグラフィの不整合が許容される。図８の平面に対して垂直な各フローティングゲートの２つの側壁がコントロールラインの垂下部に面しているため、コントロールゲートへのフローティングゲートの結合を犠牲にしてフローティングゲートへのコントロールゲートの結合を増大させる点で、これは好適な実施形態ではないかもしれない。
【００８４】
２つのフローティングゲートトランジスタ８０１および８０８と一実施形態ではｎ形デバイスである選択ゲートトランジスタ８１３とのユニットは必要なだけ反復されてもよい。特定の実施形態では、フローティングゲートトランジスタは２ビットまたはそれ以上のデータを記憶可能な多状態セルである。ある実装例では、フローティングゲートトランジスタは８つの異なる記憶された状態に対応する３ビットのデータを記憶する。ある実装例では、フローティングゲートトランジスタは１６の異なる記憶された状態に対応する４ビットのデータを記憶する。
【００８５】
フローティングゲートトランジスタ８０３は隣接するユニット用のものである。各フローティングゲートトランジスタは、トレンチまたは間隙が２つのフローティングトランジスタを分離するピラー構造を用いて構成されている。トレンチ８１０は隣接するユニットのセルを分離し、トレンチ８１４は同じユニット内のセルを分離する。メモリアレイ領域はブランケット蒸着／ポリ２のコントロールゲート層を含むまでの幾つかの層の成長によって構成されている。次に、層はストリップ状に第１の方向に沿ってエッチングされ、次に第１の方向と交差する第２の方向にストリップを形成するマスクを使用して様々な層を個々のピラー状にエッチングする別のマスキングステップが続く。典型的には、フローティングゲートは同じ処理層、すなわちポリ１から形成される。積層された層はピラー積層と呼ばれる。
【００８６】
図に示されている最初の層は基板またはウエル材料であるｐ形層８１１でよい。フローティングゲートの場合はこの層はｎ形層であってもよく、選択ゲートトランジスタはｐ形デバイスである。層８１１の上には酸化物層８１５がある。電子がこの酸化物層を通り抜けるので、場合によってはこの酸化物層をトンネル酸化物層と呼んでもよい。絶縁酸化物層８１５の上にはポリシリコンのフローティングゲート層８１９がある。層８１９の上には酸化物−窒化物−酸化物（ＯＮＯ）層８２２がある。ＯＮＯ層８２２の上にはポリシリコン２のコントロールゲート層８２５がある。ＯＮＯ絶縁層はフローティングゲートとコントロールゲート層とを分離する。コントロールゲート層の上にはこれと接触してポリシリコンまたは金属のコントロールゲートラインまたはコントロールライン層８２９がある。図８の実施形態では、コントロールゲートライン８２９の幅はポリシリコン２のコントロールゲート８２５の幅よりも広い。
【００８７】
ピラー形セルは全面が絶縁材料の層によって覆われるか、または封入される。これらの絶縁層は典型的には、酸化物層８３１のような酸化物層である。ピラー形セルのフローティングゲートを囲むこれらの封入された絶縁体のある面はポリまたは金属のワードライン８３２によって覆われる。酸化物層は処理の流れの諸段階で行われる蒸着または成長によって形成されることができる。これらの層の厚みは異なる領域でかなり変化してもよい。層８３２の上には下層のポリのワードライン層の導電性を高める珪化物または金属のワードライン層８３６がある。トランジスタのドレインまたはソースであり、アレイのローカルビットラインになる埋込拡散領域８３９がある。拡散領域は１本のワードライン上のピラー形セルを隣接するワードライン上のピラー形セルから分離するトレンチの底部に沿って延在している。
【００８８】
オプションとして、拡散領域８３９に接続するために内部接続ポリシリコン層８４３を使用し、これをビットラインとして使用してもよい。これはＢＮ＋拡散ストリップに加えて実施可能であるか、またはビットラインを形成するために内部接続（ＬＩ）ポリが幾つかの分離されたビットライン拡散領域に接続することもできうる。一般に、内部接続ポリシリコンは拡散領域よりも抵抗が低く、内部接続ポリシリコンを使用すればローカルビットラインの抵抗が低下する。
【００８９】
ある実施形態では、ピラー形セルはトリプルウエル構造で形成される。図９はｐ形基板９０３上のトリプルウエル構造の例を示している。極めて高いエネルギー注入を用いてｐ形基板上に深いｎ形ウエル９０６が形成される。比較的低いエネルギーを用いて目標のｐ形ウエルの側にｎ形ウエル注入が行われる。ｐ形ウエル９０９はｎ形ウエル内に形成される。拡散領域９１４はトランジスタのソースまたはドレイン領域を形成するために利用されるｎ＋拡散領域を表している。基板は典型的には接地される。トリプルウエル構造によって、アレイ内のメモリセルトランジスタ（例えば、ブロックを含む内部ｐ形ウエル）のサブセットのローカル基板（すなわち、内部ｐ形ウエル）の端子（単数または複数）に非ゼロ電圧を接続することが可能になる。２つのｐ形領域間にあるｎ形ウエルに適切な電圧を印加することによって全ての接合部が無バイアスになるか、または逆バイアスがかかることが可能になるので、これらの非ゼロ電圧によって共通のダイ基板からの、またダイ基板への過度の漏れ電流は生じない。内部ｐ形ウエルが負電圧になると、ｎ形ウエルは典型的には接地され、内部ｐ形ウエルが正電圧に上昇されると、ｎ形ウエルも同じ正電圧に上昇される。
【００９０】
図６では、隣接する２つのセルが隣り合って水平にタイル状に構成されると、双方が同じワードラインのセグメントの一部であるとの想定で同じワードラインを共用する。図６では、隣接する２つのセルが隣り合って垂直にタイル状に構成されると、双方が同じローカルコントロールラインのセグメントの一部であるとの想定で同じコントロール（ステアリング）ラインを共用する。ある実施形態では、同じワードライン上の２つのフローティングゲート間にあるトレンチと、同じビットライン上の２つのフローティングゲート間にあるトレンチとに相違がある。前者のトレンチには常にワードライン層８３６が満たされる。図８に示されているトレンチの垂直方向の断面図は、同じコントロールライン上の２つのフローティングゲート間のトレンチが図１３に見られるようなコントロールライン８２９で満たされることを明示し、１３２９は図８の８２９と同じである。
【００９１】
ピラー形セルは前述したように他のフラッシュメモリセルと同様に動作（読み出し、書き込み、消去）される。しかし、ピラー構造のセルには従来のフラッシュメモリセルと比較して幾つかの利点がある。
【００９２】
特に重要な作用は特に多状態の実装例で読み出しマージンのエロージョン現象または読み出しエラーさえ誘発することがある、隣接する２つのフローティングゲート間の寄生容量結合である。具体的には、この現象は第１のセルのフローティングゲートを読み出すことによって発生する。次に、第１のセルに隣接する第２のセルをプログラムし、検証する。第１のセルを再び読み出すが、この時点では第２のセルに蓄積された電荷量が変化し、この変化の一部が第１のセルに容量結合されているので、記憶される第１のセルのＶＴは変化している。理解されるように、記憶されるＶＴ値の変化は状態間の分離マージンを縮小するので好ましくない。この状態間の分離マージンは迅速な検知のために、また障害および電荷利得／損失現象を抑止するために必要なものである。分離マージンのエロージョンは記憶されたデータの記憶寿命に不利な影響を及ぼし、信頼性を低下させ、データエラーさえ誘発することがある。容量結合は、ＶＴレベルが互いに密接してパックされ、必然的なマージンが小さい多状態セルの場合に特に重要である。
【００９３】
この容量結合現象は第２のセルを元の状態へと消去することによって元に戻せるので、この現象を表すのに「障害」という用語を用いない場合もある。しかし、逆に、ある動作に関連する高度のストレスの結果、実際の電荷が損失または利得される非可逆的現象には「障害」という用語が用いられる。
【００９４】
隣接する２つのフローティングゲートの対向する２つの側壁間に別の導体または半導体があることによって、これらの２つのフローティングゲート間の容量結合が大幅に低減する。ピラー形セルの利点の１つは、垂下コントロールラインがあること、または垂下選択ゲートがあることによって各フローティングゲートが隣接するいずれかのフローティングゲートからほぼ完全にシールドされることである。
【００９５】
電荷障害現象を軽減し、例えば消去ブロックのサイズを限定し、様々なラインの抵抗と静電容量の双方を低減するため、メモリアレイは典型的にはビットラインセグメント、ステアリングまたはコントロールラインセグメントおよびワードラインセグメントにセグメント化される。様々なラインの抵抗と静電容量の双方を低減することによってこれらのラインのＲＣ時間定数が低減し、読み出し、消去および書き込み速度に好影響を及ぼすことができる。アレイのセグメント化とは極めて多数のセルのアレイの様々なローカルラインの連続性を断ち切ることである。典型的には、セグメント化された各ラインはセグメント選択トランジスタおよびグローバルラインを経てアレイ周辺に接続される。
【００９６】
障害という用語は一般的に、プログラミング、消去またはさらに読み出しのようなある特定の動作に関連する高いストレスの結果として、障害を受けたフローティングゲートによって実際の電荷が損失され、または利得される非可逆的現象のことである。消去ブロックは同時に消去することができる最小のセル群である。
【００９７】
１つの実装例、すなわちチャネル消去およびステアリング（コントロール）ライン上の高い負電圧を利用したデュアルフローティングゲートのソース側注入セル（ＤＦＧＳＳＩ）の場合、ステアリング（コントロール）ゲートのセグメント化は５１２のワードラインごとに１回のセグメント化という頻度で行われなければならなかった。それが必要なのは消去ブロックのサイズを管理可能なレベルに制限するためであった。関連する誘電体および別個の壁を有する高電圧のステアリングゲートセグメント化トランジスタを収容するために要する面積によってアレイのサイズは２０パーセント以上拡大されうる。２５６行ごとのセグメント化のようなより頻繁なセグメント化によりアレイのサイズは４１パーセント拡大されうる。この同じ実装例では、１２８行ごとに１回のビットラインセグメント化がなされる。各ビットラインセグメント化領域の幅はワードラインの幅の１０．８倍である。そこで、コントロールゲートのセグメント化がなされないものとすると、セグメント化されるビットラインの面積はアレイ面積の１０．８（１２８＋１０．８）＝７．８パーセントとなる。ビットラインのセグメント化が必要な主な理由はローカルビットラインの抵抗値が高いからである。本発明はラインのセグメント化の必要性をある程度まで軽減してローカルビットラインのセグメントを長くすることができるようしてもよい。その理由はビットライン用の内部接続ポリを含む実装例では、トレンチを設けた内部接続ポリを従来よりも厚くすることができ、また埋込Ｎ＋がローカルビットラインを形成することができるので内部接続ポリの役割が補助的なものになるからである。それに加えて、ピラー形セルのプログラミング効率が高まるため、ビットラインプログラミング電流を大幅に少なくしてもよく、ローカルビットラインが長くなることによってビットライン抵抗が大きくなるからである。プログラミングおよび読み出し電流が低くなることによってより多数のセルを並行して動作させることができ、それによって読み出しおよび書き込みの速度が速くなる。
【００９８】
より具体的には、例示的ＤＦＧＳＳＩセル構造はトリプルウエル、ビットラインセグメント間の分離幅が極めて大きい（３．７７５ｕｍ）チャネル消去技術（３．７７５ｕｍ／０．３５ｕｍ／ワードライン＝１０．８ワードライン）、およびコントロールゲートセグメント間のさらに大きい間隔（４０．０ｕｍ）（４０．０ｕｍ／０．３５ｕｍ／ワードライン＝１１４．３ワードライン）を使用している。“ｕｍ”という用語はミクロンを示すために用いられる。２つのビットラインセグメントを分離するために用いられる面積がメモリセル用に使用される場合は、同じ面積に追加の１１本のワードラインを収容できる。各ビットラインセグメントは１２８本のビットラインからなっている。したがって、１２８の全てのワードライン群用に約１１本のワードラインに相当する面積がビットラインのセグメント化用に費やされる。
【００９９】
コントロールゲートのセグメント化に同じ議論を拡大すると、５１２本のワードラインごとに追加の１１４本のワードラインに相当する面積がコントロールゲートのセグメント化用に費やされることが分かる。それによってセグメント化だけでアレイの効率は７６．５パーセントに低減する。単一ワードラインの消去容量および低いセル動作電流によって、より多数のワードラインにわたるようにビットラインとコントロールゲートセグメントの双方のサイズを拡大することができる。それによってアレイの効率が高まる。
【０１００】
本発明のピラー構造のセルによって前述した隣接するフローティングゲートへのフローティングゲートの容量結合作用が低減する。その理由は各ピラー形セルがポリシリコン（または金属）８３６によって囲まれるからである。より具体的には、トレンチを設けた選択ゲートとトレンチを設けたステアリングラインとを使用することにより、フローティングゲートを互いにほぼ完全に絶縁することによって、各ピラー構造のセルが容量結合作用（すなわち、隣接するフローティングゲートへのフローティングゲートの結合）を大幅に低減する。それによって隣接するセル間の容量結合が低減する。
【０１０１】
ピラー形セル技術は、その他の改良点の他に、アレイがセグメント化される頻度を低減することによってアレイの効率を飛躍的に高める。これはある種の障害メカニズムを少なくし、消去電圧を各セルに送るためにワードラインとコントロールゲートの双方を使用することによって消去ブロックのサイズを縮小することによって達成される。このように、セルのワードラインとそのコントロールゲートの双方を選択することによって消去動作が行われる。したがって、単一セクタの消去および単一セルの消去（すなわち、セル当たり１つのトランジスタを有するＥＥＰＲＯＭ特性）さえ可能になる。
【０１０２】
その上、ピラー構造のセルによって、ステアリングライン（約−１２ボルトに及ぶコントロールゲート）およびワードライン（約−１５ボルトに及ぶ選択ライン）の双方を介して消去電圧を送ることによって単一のワードラインまたは単一のセルのチャネル消去さえも可能になる。
【０１０３】
ラインが長くなるとより多くのセルが障害状態にさらされるので、実施にはラインが長くなるほど障害の機会が多くなることに留意されたい。ローカルラインがセル６４個分の長さである場合、１つのセルがプログラムされるごとに、６３個の別のセルがビットラインおよびコントロールラインのプログラム障害状態にさらされる。
【０１０４】
選択ゲート動作電圧が高くなると、選択されない行の副しきい値電流と選択された行の電流との差が大きくなる。それによって、選択されない行の漏れ電流に起因するプログラム障害、読み出し障害、および読み出しエラーが軽減される。
【０１０５】
ピラー構造のセルは、フローティングゲートの上部に限定され、したがってチャネル領域には近接しないＯＮＯ積層の窒化物層を有している。それによってセルの耐久性が高まり、窒化物と酸化物との界面にはよくある電荷のトラッピングが少なくなる。ピラー形セルの場合、このトラッピング現象はフローティングゲートの上部に限定され、ＯＮＯ層はそのトラッピングの傾向がフローティングゲートまたは選択ゲートトランジスタの特性に影響を及ぼすことがあるチャネルには近接しない。電荷の移送がプログラミングまたは消去中に行われる絶縁領域に窒化物層がないようにすることによって、ＶＴの弛緩も軽減される。
【０１０６】
ピラー形積層はチャネル／トンネルの絶縁体の品質、信頼性およびサイクル耐久性を高める自己整合（すなわち、トレンチに対するポリ１とポリ２との積層）処理を利用している。以下に幾つかの製造技術を記載する。
【０１０７】
ピラー構造のセルの場合、チャネルのエッジ部は厚みがやや厚い酸化物層を利用して、導電をチャネルの中心方向に、またエッジ部から離れるようにシフトさせる。エッジ部は機械的ストレスにさらされ、したがって欠陥／トラップの密度が濃いので、デバイスのノイズが低下する。これらのトラップ、トラッピングの不規則な性質、および電荷の放出はノイズの重大な原因となることがある。
【０１０８】
ピラー構造のセルの別の利点は、ほぼ直角の角度（すなわち、ほぼ９０°または垂直）の電子衝突による標準のソース側注入よりも桁違いに高いプログラミング効率をもたらすことである。電流または電子の経路が矢印８５５で示されている。矢印８５５はソースからドレインへの電子の流れ経路を示している。ドレイン８５７には例えば５ボルトの電圧が加わる一方、ソース８５９には例えば０ボルトの電圧が加わる。電子がソースからドレインへと流れると、矢印８５０で示されているように、そのうちの僅かな部分がフローティングゲートに注入され、これはチャネル−ゲート絶縁体の界面に対してほぼ直角に行われる。注入は選択ゲートに隣接するフローティングゲート側で、プログラミングドレインに近いフローティングゲート対に対して行われる。プログラミングドレインは電圧が高めのビットラインである。注入ポイントにおけるソース−ドレイン電子電流経路はチャネル・酸化物層の界面に対してほぼ直角に向いている。したがって、酸化物層を横切って少量のラッキー電子をフローティングゲートに向けて逸らせる必要がなく、代わりに電子の運動量は既にバリスティック注入状態を誘発する酸化物層のエネルギー障壁を貫通することを補助する方向にあり、この状態は電子をチャネル・酸化物層の障壁を横切って、またフローティングゲートへとより効率的に向け、それによってプログラミングはより効率化する。蛇行チャネルによってソース側の電子注入ポイントで電子はＳｉ／ＳｉＯ２の界面に直角に（垂直）またはほぼ直角に衝突する。
【０１０９】
電子がフローティングゲートに流入する角度はピラーまたはトレンチの側壁の勾配に依存する。この角度はトレンチの側壁の角度と同じである。例えば、トレンチの壁が９０°である場合、フローティングゲートへの電子の流入角も９０°またはそれ未満である。トレンチの壁が８５°である場合、フローティングゲートへの電子の流入角も８５°またはそれ未満である。トレンチの壁が８０°である場合、フローティングゲートへの電子の流入角も８０°またはそれ未満である。トレンチの壁が７５°である場合、フローティングゲートへの電子の流入角も７５°またはそれ未満である。
【０１１０】
ソース側注入プログラミングの効率は熱い電子がＳｉ／ＳｉＯ２障壁を横切る熱い電子の元の運動量を使用することによって飛躍的に（おそらくは１０００倍も）高まる。この構造によって、少数のラッキー電子の運動量をＳｉ／ＳｉＯ２の界面へと逸らすために拡散に依存することとは対照的に、電子はほぼ直角の角度で表面に衝突する。ＳｉＯ２への電子注入の「ラッキー電子」モデルに関する詳細な説明は、参照により援用されているＣ．Ｈｕの「熱い電子放出のラッキー電子モデル」，ＩＥＥＥ ＩＥＤＭ，Ｔｅｃｈ．Ｄｉｇ．，２２ページ（１９７９年）(“Lucky electron model of hot electron emission", IEEE IEDM Tech. Dig. p. 22, (1979)) に記載されている。効率の向上によってプログラミング時間が短縮され、動作電流が少なくなるので、プログラミングが迅速になり、並行処理の可能性が高まり、電力消費量が低減し、プログラミング障害が少なくなることにつながる。
【０１１１】
基板のドーピング濃度および動作電圧に応じて、拡張された空乏領域をプログラミング中に形成してもよい。この拡張された空乏領域は、プログラミング注入電流が選択ゲート近傍の小領域に集中されたままになるのではなく、プログラミング注入電流をフローティングゲートの長さに沿って分散させることができる。それによってプログラミング効率がやや低下することを代償としてセルの耐久性が高まるので、望ましい効果になりうる。
【０１１２】
ワードラインプログラミングの動作電圧がワードライン読み出し動作電圧と同じ値ではない場合は、ワードラインがプログラミングと検証とで迅速に電圧を変化させることができるように、ワードラインのＲＣ時間定数は小さくなければならない。ワードラインのＲＣ時間定数が低いことでさらに、ノイズを軽減するために全ての読み出しまたは検証動作中のワードライン電圧の迅速な変化が促進される。これは、参照により援用されている２００２年１月１８日に出願された「一過性じょう乱を利用したトランジスタおよび小形デバイスのノイズ低減技術」という米国特許出願第１０／０５２，９２４号（特許文献１１）に記載されているとおりである。プログラミングまたは消去動作中の電圧の相当部分をフローティングゲートに結合させるために極めて高いワードライン動作電圧が目標とされる。したがって、選択ゲートの結合率が極めて高いことが望まれている。選択ゲートの結合率が極めて高いことによって、ワードラインはノイズ作用を軽減するために役立つじょう乱刺激 (agitating stimuli)を与える電極の役割をコントロールラインから引き継ぐことができる。所定の時点で読み出されるか、または検証される何千ものセルは１本のワードラインに、多くても数本のワードラインに属するので、ほんの少数のワードラインに高電圧と高頻度のじょう乱刺激とを加えることが電力消費の観点から可能になる一方、コントロールラインを介してじょう乱刺激を加えるには、それぞれ単独の検証動作のために複数のボルトを迅速に何度か遷移させるための何千ものコントロールラインが必要となる。コントロールラインを介してじょう乱刺激を与えるための関連する電力消費は法外に多くなる。
【０１１３】
図１８および１９に示されている一実施形態では、各選択ゲートの下部（チャネルに面する部分）は、下部選択ゲートと上部選択ゲートとの直接的なトンネリングを可能にする薄いトンネル酸化物層によって選択ゲートの上部（フローティングゲートに面する部分）から分離される。このように、プログラミングのためのワードラインの電圧パルスが全て選択ゲート下部に伝送されるわけではない。それによって上部の選択ゲートが所定のワードライン上のフローティングゲートに高めの共通モードの結合電圧を供給することが可能になり、フローティングゲートに最低のしきい値状態でのプログラミングを開始させることが可能になる一方、選択ゲートの下部はより効率的なソース側のバリスティック注入が可能な低電圧にある。
【０１１４】
ある構成ではセルベースで独自に制御されてもよいコントロールゲート電圧は、列ベースでのデータ依存プログラミングを可能にする残りの結合を行う。それと同時に、下部選択ゲートはそれよりも低い電圧で動作しているので、それらの電圧は選択トランジスタのしきい値電圧よりもやや高い。このように、ソース側注入は過剰に高い選択ゲート電圧によって抑制されることはない。下部と上部の選択ゲート間の直接トンネリング抵抗は、単数または複数のプログラミングパルスに対応する短い時間尺度で大量のトンネリングが行われないように制御される。しかし、１つのセクタのプログラミングと別のセクタのプログラミングとの間のより長い期間では、フルに荷電される場合がある下部選択ゲートは放電することができる。
【０１１５】
或いは、上部と下部の選択ゲートをトンネル酸化物層で分離する必要なく同じ目的を達成するために、選択ゲートのピラーの縦軸に沿った可変的なドーパント濃度によってある程度の静電位差を与えてもよい。
【０１１６】
さらに別のアプローチは、６ボルトから８ボルトに及ぶ高い電圧でソース側注入が可能でありかつ効率的であるような範囲まで選択ゲートのしきい値電圧を上昇させることである。プログラミングの開始に必要な共通モードのフローティングゲート電圧の残りの部分はコントロールゲートによって供給される必要がある。
【０１１７】
さらに別の実施形態では、二重の厚さの選択ゲート酸化物層を作成するために選択ゲートの空洞に選択ゲートのポリを部分的に満たし、その後フローティングゲートの側で酸化物層をエッチングする方法を用いることができる。チャネルに面する選択ゲート酸化物層をフローティングゲートに面する選択ゲート酸化物層よりも厚く加工することができる。このように、最適なソース側のバリスティック注入プログラミングと適合する例えば６ボルトである低めの選択ゲート電圧は、コントロールゲート電圧と共に所望の最高のＶＴをプログラム可能な充分に高い電圧をフローティングゲートと結合することができる。
【０１１８】
図１０は、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切るピラー形セルの別の断面図を示し、この場合は隣接する２つのセルについて、同じビットラインの両側にある全てのコントロールゲートライン対が同じ選択ゲートの両側にある全てのコントロールゲートライン対と比較して互いにより近接するように設計されている。この実施形態は図８に示したものと類似している。双方の実施形態の相違はコントロールゲートラインの対が隣接するコントロールゲートラインの対よりも互いに近接していることである。図１０は選択ゲートとポリ４のワードラインとを形成するための２つのオプションを示している。１つのオプションは実線で示されているようにポリ４のフローティングゲートをビットライン越しのフローティングゲートシールドとして形成することであり、もう一つのオプションはポリ４を２段階で蒸着して点線のプロファイル１００３および１００６を形成することである。この実施形態が採用される場合は、凹んだ選択ゲート材料が２本のワードライン間の空隙で完全にエッチングされ、密接したワードラインになるストリンガを残さないようにステップ中の選択ゲート材料のエッチングに注意する必要があることに留意されたい。このようなストリンガの抑制を確実なものにするため、異方性の垂直プラズマエッチングと等方性のウエットエッチングの組み合わせを使用する必要がありうる。
【０１１９】
図１１は、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切るピラー形セルの別の断面図を示し、この場合、コントロールゲートラインの幅はコントロールゲートの幅よりも狭いので、不整合のマージンをコントロールゲート幅の半分からコントロールラインの幅を引いた幅に等しいものにできる。この実施形態は図８に示したものと類似している。１つの記憶素子用の選択ゲートが矢印１１１５で示されている。コントロールゲートライン層１１２９の幅１１１８はポリシリコン２のコントロールゲート１１２５の幅１１２４よりも狭いことに留意されたい。図８の構造の逆のことが当てはまる。
【０１２０】
図１２は、図１１と類似したピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図を示しているが、内部接続ポリシリコン層がない。
【０１２１】
この実施形態は図１１の実施形態と類似している。この実施形態では、ビットライン用に図１１で使用されていた内部接続ポリシリコンは使用されていない。
【０１２２】
図１３は、ピラー構造のセルの実装例のコントロールラインに沿い、かつ幾つかのワードラインを横切る断面図を示す。この断面図はこのようなセルアレイのコントロールラインに沿ってビットラインと平行に、ワードラインおよびチャネル長さを横切って断面化した本発明のピラー形セル前述した多くの実施形態に属するものである。この構造はｐ形ウエルまたはｐ形基板１３０６上に形成されている。ピラー積層内にはｐ形ウエルまたはｐ形基板上のチャネル絶縁体（すなわち、多くの実施形態のトンネル酸化物層）１３１０、ポリシリコン１のフローティングゲート１３１５、ＯＮＯ層１３１９およびポリシリコン２のコントロールゲート１３２５がある。コントロールゲートにはポリシリコンまたは金属のコントロールゲートライン１３２９が接触している。このラインはコントロールゲートの上部に沿って延び、それらに接触し、隣接するピラーを分離する分離トレンチの深さの一部に下方に蛇行している。コントロールラインの上方には絶縁体１３３３があり、絶縁体１３３３の上方にはポリシリコンまたは金属のワードライン１３３６がある。ピラー構造側には積層をコントロールゲートライン１３２９から分離する絶縁体１３４０がある。絶縁体１３３７はワードラインの間の空隙を満たしている。
【０１２３】
図１４は、隣接する２つのポリ２コントロールゲート間の空隙内で選択ゲートが広がっていない別の実装例のピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る断面図を示す。この実施形態は、ポリ選択ゲートが別個の２段階で蒸着されないこと以外は図８の実施形態と同様である。この実施形態では、凹んだポリ３の隅はなく、互いに密接したワードラインになるポリのストリンガが生ずる可能性が少なくなる。この実施形態の欠点はフローティングゲートへの選択ゲートの結合が弱まることである。
【０１２４】
図１５は、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る、ピラー形セルの断面図を示し、この場合はピラーの側壁は垂直であり、内部接続ポリシリコンはない。この図では、内部接続ポリシリコンは存在しないか、または使用されない。この実施形態は両側に垂直の壁があるピラーを有している。
【０１２５】
図１６は、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る、図１５と類似した断面図を示し、この場合は選択トランジスタのゲートは１つのポリ層から構成され、これらの絶縁された選択ゲートピラーは後にワードライン方向に沿って互いに接続されて、金属層または後にケイ化可能な別のポリ層を使用してワードラインを形成する。選択ゲートとワードラインとは異なる２つの層内に実装される。この構成は金属ワードラインがトレンチ内に延びるのではなく、ポリの選択ゲートピラーに接触すること以外は図１５と同様である。
【０１２６】
図１７は、図１５、１６、１８および１９の実施形態を含む垂直のピラー／トレンチ壁を有するピラー構造のセルの実装例のコントロールラインに沿い、かつ３本のワードラインを横切る断面図を示す。これは、図１５、１６、１８または１９の横断面図である。
【０１２７】
図１８は、下部のポリ選択ゲートを上部のポリ選択ゲートから分離する薄いトンネル絶縁体からなる新規の機構を付加した垂直のトレンチ／ピラー壁の実施形態を示す。このトンネル障壁の厚みは、直接トンネリング態勢でのトンネリングが可能であるように０．５ｎｍから４ｎｍの範囲にある。この機構の目的はワードライン電圧がワードラインのプログラミング電圧まで迅速に漸増すると、上部ポリ選択ゲートの瞬間電圧を下部のポリ選択ゲートの瞬間電圧よりも高くすることができるようにすることである。各々のワードラインプログラミングパルスの初期部分で、上部選択ゲートは高電圧となってかなりの電圧を選択されたワードライン上のフローティングゲートに結合する一方、下部選択ゲートポリはそれよりも低い電圧となり、それはより効率的なソース側バリスティック注入には最適でありうる。上部選択ゲートを下部選択ゲートから分離する絶縁体のトンネリング抵抗と静電容量とは、連続する２つのプログラミングパルス間の間隔で下部選択ゲートの電圧が、０ボルトである公算が最も高いパルス間のワードライン電圧と再び平衡するようなものである必要がある。この機構を利用すると、選択ゲートの高いプログラミング電圧での効率的なソース側バリスティック注入を可能にするように、選択ゲートのしきい値電圧を極めて高くする必要性が解消される。このような制約を解消すれば、ほとんどの実施形態ではチャネルと選択ゲート間の絶縁体の厚みと同じである選択ゲートとフローティングゲート間の絶縁体の厚みを縮小することができ、それによってフローティングゲートへの選択ゲートの結合率が高まる。
【０１２８】
図１９は、図１８と類似した実施形態を示すが、相違点は図１９では上部ポリのワードラインが、別の金属層またはシリサイド化層で強化することも可能な連続ワードラインを形成する一方、図１８では上部選択ゲートのポリが分離されたピラーを形成し、その後これらのピラーはワードラインを形成するため、ピラーを連結する金属層のような追加の蒸着層を用いてワードラインの方向に沿って接続されなければならないことである。
【０１２９】
以下では本発明のピラー構造のセルを製造する処理の流れの２つの例を説明する。これらの流れには多くの変形例があり、他の多くの流れも可能である。さらに、多くのステップの順番は入れ換え可能である。
【０１３０】
流れ１を以下に説明する。流れ１ではビットラインおよび選択ゲートのエッチング前にワードラインに沿って絶縁エッチングが行われる。
【０１３１】
ステップ１：アレイ領域でオプションのトリプルウエル注入およびアニールを行い、またはトリプルウエル内にメモリアレイが形成されることを避けるためにメモリアレイをフォトレジストでマスキングする。フローティングゲートのしきい値を設定するために浅い注入を行う。
【０１３２】
ステップ２：約８ナノメータの薄いトンネル酸化物層をアレイ領域全体で厚さ約１０ナノメータに成長させる。
【０１３３】
ステップ３：ポリシリコン（ポリ１）層を蒸着し、これにｎ形ドーパントを注入するか、またはポリ１層を現場でドープする。ポリ１の厚みはコントロールゲートと選択ゲートとの結合率に影響する。一般に、ポリ１層が厚いほどこれらの結合率は高まる。
【０１３４】
ステップ４ａ：その後ポリ１層上で５ナノメータから６ナノメータの酸化物層が成長される。次に、５ナノメータから６ナノメータの窒化物層が蒸着される。その後、窒化物が酸化され、５ナノメータから７ナノメータの酸化物が生成される。それによってＯＮＯが完成する。成長の代わりに、ＯＮＯの一方または双方の酸化物層を蒸着することが可能である。蒸着は成長とは異なりサーマルバジェットを低減することができる。酸化物が蒸着されると、高温酸化物の高密度化によって酸化物の品質を高められる。さらに、それぞれ１つの酸化物層が様々な蒸着および成長層からなっていてもよい。
【０１３５】
ステップ４ｂ：代替としてＯＮＯの代わりに単一の成長または蒸着された酸化物層、またはその両方を使用してもよい。
【０１３６】
ステップ５：ここでアレイ領域全体のポリ２層が蒸着される。ポリ２層は注入されてもよく現場でドープされてもよい。
【０１３７】
ステップ６：エッチング停止窒化層を蒸着する。この時点まで全ての成長、注入および蒸着はブランケット式に行われる。ウェハ面には可変的な特徴はない。
【０１３８】
ステップ７：ここで異なるワードライン上のセル間の誘電体を画成するためにリソグラフィステップが実施される。このマスクはワードライン方向のストリップからなっている。
【０１３９】
ステップ８：直面する様々な層で行われる一連のエッチングステップによって基板内に約２００ナノメータから約４００ナノメータの深さの絶縁トレンチが形成される。
【０１４０】
ステップ９ａ：この時点で絶縁領域の底部および／または側壁のＶＴを上昇させるために注入を行ってもよい。ステップ９ａはオプションであり、飛び越してもよい。
【０１４１】
ステップ９ｂ：ステップ９ａの飛び越し。
【０１４２】
ステップ１０：トレンチを完全に埋めるために厚い酸化物層が蒸着され、その後トレンチ内に絶縁酸化物を残すようにエッチングまたは再研磨する。
【０１４３】
ステップ１１：シリコン基板内の約２００ナノメータから４００ナノメータの深さで様々な層に浅いトレンチをエッチングするために、リソグラフィステップが実施される。これらのトレンチはビットライン方向に沿った長いストリップである。アレイ内のＮ本のビットラインには２＊Ｎ＋１のストリップがある。最初と最後のストリップを含む全ての奇数ストリップはビットラインが形成されるように加工される。偶数ストリップは溝付き空洞内に選択ゲートが形成されるように加工される。
【０１４４】
ステップ１２：埋込ｎ＋注入の前にシリコンを露出させるためにビットライン領域（ビットラインストリップと絶縁酸化物ストリップとが交差する領域）上の絶縁酸化物がエッチングされなければならない。ステップ８の絶縁エッチングがステップ１１のビットライン／選択ゲートのエッチングよりも深く実施された場合は、各ビットラインはビットライン方向に沿ってセルからセルへと通過する際に上下に蛇行する埋込ｎ＋シリコン面からなっている。ステップ８と１１の２回のエッチングがシリコン基板に対して同じ深さで行われた場合は、ビットラインは上下に蛇行しない。
【０１４５】
ステップ１３ａ：ウェハ上の薄い犠牲酸化物層を成長させるために熱酸化処理が実施されるか、またはステップ１３ａは飛び越される。
【０１４６】
ステップ１３ｂ：ステップ１３ａの飛び越し。
【０１４７】
ステップ１４ａ：ウェハ全体が選択ゲートＶＴ注入により注入される。これには選択ゲートの側壁をドープするための傾斜注入も含まれる。ステップ１４ａはオプションであり、飛び越してもよい。
【０１４８】
ステップ１４ｂ：ステップ１４ａの飛び越し。
【０１４９】
ステップ１５ａ：薄い酸化物層が成長される。このステップは飛び越してもよい。
【０１５０】
ステップ１５ｂ：ステップ１５ａの飛び越し。
【０１５１】
ステップ１６：フラッシュセルのソース／ドレインを形成し、またビットラインに沿った接続性を形成するため、偶数ストリップはフォトレジストでカバーされ、奇数ストリップは砒素（Ａｓ）またはリン（Ｐ）またはその双方が注入されてＮ＋拡散層が形成される。傾斜注入はビットライントレンチの側壁をドープする。
【０１５２】
ステップ１７ａ：注入、フォトリソグラフィおよびエッチングの後、ビットライントレンチストリップ内に唯一残されるオプションの内部接続ポリ層でビットラインを補強してもよい。内部接続ポリはおそらくは不要であり、処理に複雑さを加えるだけである公算が高い。内部接続層を含めない場合は、ビットライン領域をカバーする犠牲酸化物を最初にエッチング除去する必要がある。このステップは飛び越してもよい。
【０１５３】
ステップ１７ｂ：ステップ１７ａの飛び越し。
【０１５４】
ステップ１８ａ：ステップ１４ａが選択された場合は、ステップ１９に進む。
【０１５５】
ステップ１８ｂ：ステップ１４ｂが選択された場合は、奇数のビットラインストリップをカバーするためにリソグラフィステップが実施される。偶数ストリップ（選択ゲートストリップ）は選択ゲートのしきい値を調整するために注入される。
【０１５６】
ステップ１９：ポリ２コントロールゲートを露出させるためにコントロールゲート上の窒化物をエッチングするエッチングステップが必要である。
【０１５７】
ステップ２０：側壁領域でステアリングラインをフローティングゲートから分離する酸化物層が成長または蒸着されるか、または双方が行われなければならない。この酸化物はスペーサの形式でもよく、その厚みはフローティングゲートとコントロールゲート間の最大電圧差に関連する信頼性の関係によって調整される。
【０１５８】
ステップ２１：コントロール（ステアリング）ゲートを接続することによってステアリングラインを形成する狭いストリップを残すようにポリまたは金属層が蒸着、パターン化、およびエッチングされる。ステアリングラインはビットラインと同じ方向に延びている。
【０１５９】
ステップ２２：選択領域をカバーする酸化物を除去するために、ウェハをカバーする露出した酸化物をエッチングする。これが行われずに追加の酸化物層が成長される場合は、逆の状況が望ましいにもかかわらず、選択ゲート酸化物層は最後にはステアリングゲートを選択ゲートから分離する酸化物層よりも厚くなる。
【０１６０】
ステップ２３：ステアリングラインとビットラインを選択ゲートから分離する酸化物層と共により厚い選択ゲート酸化物層を形成するため、ウェハ上で成長または蒸着、または双方が実施される。高濃度にドープされたビットライン領域の酸化物の成長速度が速いにもかかわらず、ビットラインとワードラインとを分離する酸化物層が充分に厚くない場合は、より厚い酸化物層の成長または蒸着、または双方が実施される必要がある。そして、選択ゲート酸化物層だけを薄くするために引き続きマスキングステップが必要である。選択ゲートの高い動作電圧をサポートするには、厚さが約１５ナノメータから約２０ナノメータのいずれかの厚さの、比較的厚い選択ゲート酸化物層が必要である。
【０１６１】
ステップ２４：ここで選択ゲートポリが蒸着、マスキングおよびエッチングされる。このポリ層はワードラインの抵抗を低減するためにシリサイド化することができる。
【０１６２】
ステップ２５：酸化物層を蒸着し、メモリアレイを金属化する前に平坦化するために、研磨または再エッチングが行われる。この処理を完了するために従来の半導体金属化技術が使用可能である。
【０１６３】
メモリアレイ領域はポリ２の蒸着後にブランケットの均質性を有し、以下の利点をもたらすことに留意されたい。これはＯＮＯの窒化物層をフローティングゲートの上部に限定し、全ての窒化物を選択ゲートまたはフローティングゲートチャネルから安全な距離に保つ。処理の均一性およびトンネル絶縁体を含む様々な絶縁層（例えば、酸化物）の品質が向上する。チャネル絶縁体の厚みはより均一になり、より均一な消去特性が可能になる。トンネル酸化物を経た荷電状態がより均一になり、メモリのプログラミング／消去のサイクル耐久性が高まり、消去セルのＶＴ分布がいっそう密になる。ピラー形セルの場合は、浅い絶縁トレンチはワードラインと平行であり、１本のワードラインを隣接するワードラインから分離するので、同じビットライン上の隣接する２つのセルはトレンチによって互いに絶縁される。
【０１６４】
流れ２を以下に説明する。流れ２では、ワードラインに沿った絶縁エッチングの前にビットラインと選択ゲートのエッチングが行われる。
【０１６５】
ステップ１〜６：前述した流れ１のステップ１〜６と同じである。
【０１６６】
ステップ７：シリコン基板内の約２００ナノメータから４００ナノメータの深さで様々な層に浅いトレンチをエッチングするために、リソグラフィステップが実施される。これらのトレンチはビットライン方向に沿った長いストリップである。アレイ内のＮ本のビットラインには２＊Ｎ＋１のストリップがある。最初と最後のストリップを含む全ての奇数ストリップはビットラインが形成されるように加工される。偶数ストリップは溝付き空洞内に選択ゲートが形成されるように加工される。
【０１６７】
ステップ８ａ：ウェハ上の薄い犠牲酸化物層を成長させるために熱酸化処理が実施され、またはこのステップは飛び越されてもよい。
【０１６８】
ステップ８ｂ：ステップ８ａの飛び越し。
【０１６９】
ステップ９ａ：ウェハ全体が選択ゲートＶＴ注入により注入される。これには選択ゲートの側壁をドープするための傾斜注入が含まれる。このステップは飛び越してもよい。
【０１７０】
ステップ９ｂ：ステップ９ａの飛び越し。
【０１７１】
ステップ１０：フラッシュセルのソース／ドレインを形成し、またビットラインに沿った接続性を形成するため、偶数ストリップはフォトレジストでカバーされ、奇数ストリップは砒素（Ａｓ）またはリン（Ｐ）またはその双方が注入されてＮ＋拡散層が形成される。傾斜注入はビットライントレンチの側壁をドープする。
【０１７２】
ステップ１１ａ：ステップ９ａが選択された場合は、ステップ１２に進む。
【０１７３】
ステップ１１ｂ：ステップ９ｂが選択された場合は、奇数のビットラインストリップをカバーするためにリソグラフィステップが実施される。偶数ストリップ（選択ゲートストリップ）は選択ゲートのしきい値を調整するために注入される。
【０１７４】
ステップ１２：トレンチを完全に埋めるために厚い酸化物層が蒸着され、その後トレンチ内に絶縁酸化物を残すようにエッチングまたは再研磨する。
【０１７５】
ステップ１３：異なるワードライン上のセル間の絶縁体を画成するためにリソグラフィステップが実施される。このマスクはワードライン方向のストリップからなっている。
【０１７６】
ステップ１４：直面する様々な層で行われる一連のエッチングステップによって基板内に約２００ナノメータから４００ナノメータの深さの分離トレンチが形成される。分離トレンチはＢＮ＋注入の深さよりも深くすることはできないか、または絶縁トレンチはＢＮ＋ビットラインを絶縁片内に切り込む。
【０１７７】
ステップ１５ａ：この時点で絶縁領域の底部または側壁、または双方のＶＴを上昇させるために注入を行ってもよい。このステップは飛び越してもよい。
【０１７８】
ステップ１５ｂ：ステップ１５ａの飛び越し。
【０１７９】
ステップ１６：酸化物をトレンチから完全に除去するためにこれをエッチングする。
【０１８０】
ステップ１７〜最後まで：前述した流れ１のステップ１９〜最後までと同じである。
【０１８１】
本発明の技術で、エッチングを開始してもよい時点であるポリ２の蒸着までブランケット式蒸着およびステップを使用してもよいことに留意されたい。
【０１８２】
グローバルビットライン用のグローバル金属ライン、グローバルコントロールライン用のグローバル金属ライン（通常は異なる金属層）、ビットラインセグメント化、およびビットラインセグメント選択トランジスタ、コントロールラインセグメント（実装例によってはビットラインセグメントと同じサイズではないこともある）、およびコントロールラインセグメント選択トランジスタについても触れておく必要がある。ワードラインの抵抗を低減するために前述した金属層または場合によっては新たな金属層を使用してワードラインをストラップすることができる。
【０１８３】
【表１Ａ】
【０１８４】
【表１Ｂ】
【０１８５】
表１Ａおよび１Ｂはセルごとの条件付ステアリング構成（ＣＣＣＳＡ）用のバイアス状態の例示的集合である。ＣＣＣＳＡタイプのアレイを動作するには多くのオプションがある。前述した表は可能な幾つかのバリエーションを反映したものであるに過ぎない。ＢＬ０からＢＬ１５は１６のビットラインを表している。アレイは多くのビットラインを有しているが、表１の特定の実施形態ではセル動作には１６のビットライン周期の周期性があるので、ビットライン１６、３２、４８などはＢＬ０と同じ動作条件を有している。ＣＬＰ０からＣＬＰ１５は１６対のコントロールラインである。ＣＬＰ０はＢＬ０を囲む一対のローカルコントロールゲートラインであり、以下同様である。
【０１８６】
いずれかの単一のワードラインに沿って、また各ビットラインの両側に、すなわち一方はビットラインの左（Ｌ）側に、他方はビットラインの右（Ｒ）側に２つのフローティングゲートメモリセルがあり、その各々がコントロールラインの下に位置している。これらの２つのフローティングゲートを通過する２本のコントロールラインは各セグメントの端部でローカルコントロールライン対に統合される。この対のコントロールラインは単一の電極として動作される。１６の同じ周期性が対のコントロールラインに加わるので、対のコントロールライン１６、３２、４８などはＣＬＰ０と同じ動作条件を有することになる。
【０１８７】
ＳＷＬは選択されたワードラインまたは所定の動作用のワードラインを表している。プログラミングおよび読み出し動作にはローカルセグメント当たり１本のワードラインだけが選択される。しかし、ブロック消去動作用には、ブロック全体を消去するためにローカルセグメント内の全てのワードラインを選択することが可能である。ＮＳＷＬは選択されないワードライン（単数または複数）を表している。ｐ形ウエルはトリプルウエル内に組み込まれたアレイの内部ｐ形ウエルを表している。メモリアレイがトリプルウエル内に組み込まれない場合は、表１Ｂのｐ形ウエルの行は、全ての動作中のゼロになる必要があるアレイ全体の基板端子を意味している。Ｎ形ウエルは、アレイがトリプルウエル内に組み込まれている場合のメモリアレイのＮ形ウエル端子を意味している。ドレイン端子はソース端子よりも高い電圧で動作されるビットラインを常に意味している。電子の流れは常にソースからドレインへと流れる。
【０１８８】
表１Ａおよび１Ｂは各行がアレイの特定の端子に加えられるバイアスを表し、各列が特定の動作例を表すように構成されている。表１Ａおよび１Ｂの本体の項目は以下の行で説明するようにバイアス状態の名称である。各名称の最後の文字は動作を表している。すなわち、Ｒは読み出し／検証動作を、Ｐはプログラミング動作を、またＥは消去動作を表している。ＳＲは通常は接地される読み出し用のソースを表している。ＤＲは典型的には［０．４Ｖ、１．５Ｖ］の範囲にある値にダイナミックにプリチャージされる読み出し用のドレインであり、検知トリップポイントは［０．０５Ｖ、０．８Ｖ］の範囲の値だけプリチャージ電圧よりも低くなる。トリップポイントはＳＲ電圧よりも高くなければならない。ＤＮＲはＤＲと等しく、またはＤＲとＳＲのプリチャージされた値の中間値である読み出し用のドレイン隣接部を表している。
【０１８９】
ＤＩＮＲは通常はＤＮＲと同じ値であるが、実施形態によってはＤＮＲとは異なる値をとることがある読み出し用のドレイン密接部を表している。ＳＮＲは読み出し用のソース隣接部を表し、典型的にはＳＲと同じ接地バイアスが印加されている。ＳＰはプログラミング中のソースを表し、そのバイアスは好ましい実施形態では電流を［１００ｎＡ、１０００ｎＡ］の範囲で低下させる定電流シンクによって要求される。一定のシンク電流を保つため、この電流シンクがソースに印加するダイナミックに変化する電圧は典型的には［０．３Ｖ、２．０Ｖ］の範囲である。
【０１９０】
ＤＰはプログラミング中のドレインを表し、［３．２Ｖ、６．５Ｖ］の範囲にある。ＳＮＰは典型的には接地されているプログラミング中のソース隣接部を表している。ＤＮＰはプログラミング中のドレイン隣接部を表している。ＤＮＰ電圧は典型的にはＤＰの半分の値である。ＢＬＥは［０．０Ｖ、２．０Ｖ］の範囲にあるビットライン消去電圧を表している。ＢＬＩＥは典型的には０．０Ｖであるビットライン消去禁止電圧を表している。ＣＧＲは読み出されるセルの状態に応じた値のコントロールゲート読み出し電圧を表している。ＴＧＲは［６．０Ｖ、８．０Ｖ］の範囲にある伝送ゲート読み出し電圧を表している。ＣＧＩＲは仮想接地アレイ内の電流スニーク経路を抑制するために、［−３．０Ｖ、０．０］の範囲にある値のコントロールゲート絶縁電圧を表している。
【０１９１】
ＣＧＰは［２．０Ｖ、１２．０Ｖ］の範囲にある値のコントロールゲートプログラミング電圧を表している。この電圧は通常は１つのプログラミングパルスから次のプログラミングパルスへと段階的に変化する。ＴＧＰは［６．０、８．０］の範囲にあるプログラミング中の伝送ゲートを表している。ＣＧＩＰは［−３．０Ｖ、０．０Ｖ］の範囲にあるプログラミング中のコントロールゲート絶縁電圧を表している。ＣＧＥは［−１０．０Ｖ、−２５．０Ｖ］の範囲にある消去中のコントロールゲートを表している。
【０１９２】
ＣＧＩＥはコントロールゲート消去禁止を表し、消去中の接地されたワードラインの場合は０ボルトか、または消去中に選択されたワードラインに負電圧が印加される場合は［５．０Ｖ、１２．０Ｖ］の範囲にある正の電圧である。ＷＲは選択ゲートしきい値電圧に応じて［１．０Ｖ、１０．０Ｖ］の範囲にある読み出し中のワードライン電圧である。ＷＰは選択ゲートしきい値電圧に応じて、また最も効率的なソース側バリスティック注入用の選択ゲートプログラミング電圧の最適値に応じて［１Ｖ、１０．０Ｖ］の範囲にある選択ゲートプログラミング電圧を表している。ＷＥは消去用に選択されたワードライン用の［−５．０Ｖ、−１２．０Ｖ］の範囲にあるゼロまたは負の値であるワードライン消去電圧を表している。
【０１９３】
ＯＷＲは読み出し中の別のワードラインを表している。これらの選択されないワードラインは典型的には接地されている。ＯＷＰはプログラミング中の別のワードラインを表している。これらの選択されないワードラインは典型的には接地されている。ＯＷＥは消去中の別のワードラインを表している。これらの選択されないワードラインは消去を禁止するために［０．０Ｖ、１０．０Ｖ］の範囲の電圧にある。ＰＷＲは典型的にはゼロである読み出し中のＰ形ウエル電圧を表している。ＰＷＰは典型的にはゼロであるプログラミング中のＰ形ウエル電圧を表している。ＰＷＥは典型的にはゼロである消去中のＰ形ウエル電圧を表しているが、実施形態によってはこの電圧は電子がチャネル内にトンネリングすることを助けるために正の値であることができる。
【０１９４】
ＮＷＲは典型的にはゼロである読み出し中のＮ形ウエル電圧を表している。ＮＷＰは典型的にはゼロであるプログラミング中のＮ形ウエル電圧を表している。ＮＷＥは典型的にはゼロである消去中のＮ形ウエル電圧を表しているが、実施形態によってはこの電圧はＰ形ウエルとＮ形ウエルとの接合部にバイアスを送らないように、ＰＷＥと同じ正の値であることができる。
【０１９５】
【表２】
【０１９６】
表２は、共通駆動形ステアリング構成（ＣＤＳＡ）用のバイアスを示している。以下ではＣＤＳＡ構成とＣＣＣＳＡ構成の幾つかの相違点を説明する。アレイの動作は、ビットライン４、８、１２・・・がＢＬ０と同じ動作電圧を有するように４つのビットラインごとの周期を有している。それぞれの目標のしきい値電圧を検証しているセルの探索（ＬＯ）は、それ以上のプログラミングを禁止するために対応するプログラミングソースの電圧を［１Ｖ、２．５Ｖ］の範囲の電圧で上昇させることによって達成される。ビットラインをまたぐ一対のセルではなく単一のセル上で書き込み動作が行われる場合は、プログラムされない側はゼロの伝送ゲート電圧を有することができる。或いは、セルがプログラムされないように、ＴＧＰ電圧を有し、かつ上昇されたソース電圧に依存することもできる。
【０１９７】
本発明のこれまでの説明は例示と説明の目的でなされたものである。本発明を網羅的なものとし、または記載した厳密な形態に限定することを意図するものではなく、前述した教示内容を踏まえて多くの修正および変更が可能である。実施形態は本発明の原理および実際的な用途を説明するために選択され、記載されたものである。この説明によって当業者は実際的な利用に適した様々な実施形態および様々な修正形態で本発明を利用し、実施することができる。本発明の範囲は特許請求の範囲によって定義されるものである。
【図面の簡単な説明】
【０１９８】
【図１】本発明の様々な態様を組み込むことができる電子システムの概略図である。
【図２】ＮＯＲフラッシュセルのブロック図である。
【図３】ＮＡＮＤフラッシュセルのブロック図である。
【図４】ＮＡＮＤメモリセルのアレイを示す。
【図５】フローティングゲート形メモリセルを示す。
【図６】フローティングゲートまたはデュアルフローティングゲート形のソース側注入（ＤＦＧＳＳＩ）フラッシュメモリセルのアレイを示す。
【図７】本発明の記憶素子の構成図である。
【図８】セルアレイのワードラインに沿って、また２本のビットラインを横切って断面化されたピラー構造のセルの実装例のビットラインを横切る断面図である。
【図９】トリプルウエル構造を示す。
【図１０】隣接する２つのセルについて、同じビットラインの両側のある全てのコントロールライン対が同じ選択ゲートの両側にある全てのコントロールライン対と比較して互いにより近接するようにされた、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図である。
【図１１】コントロールゲートラインの幅はコントロールラインの幅よりも狭いので、不整合のマージンをコントロールゲート幅の半分からコントロールラインの幅を引いた幅に等しいものにできる、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図である。
【図１２】図１１と類似しているが内部接続ポリシリコン層がない、ピラー構造のセルのワードラインに沿い、かつ２本のビットラインを横切る別の断面図である。
【図１３】ピラー構造のセルの実装例のコントロールラインに沿い、かつ幾つかのワードラインを横切る断面図である。
【図１４】隣接する２つのポリ２コントロールゲート間の空隙内で選択ゲートが広がっていない別の実装例のピラー構造の、ワードラインに沿い、かつ２本のビットラインを横切る断面図である。
【図１５】ピラーの側壁が垂直であり、内部接続ポリシリコンがない、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る断面図である。
【図１６】選択トランジスタのゲートが１つのポリ層から構成され、これらの絶縁された選択ゲートピラーが後にワードライン方向に沿って互いに接続されて、金属層を使用してワードラインを形成する、ピラー構造のセルの別の実装例のワードラインに沿い、かつビットラインを横切る、図１５と類似した断面図である。
【図１７】ピラー構造のセルの別の実施形態のコントロールラインに沿い、かつ３本のワードラインを横切る断面図である。
【図１８】下部のポリ選択ゲートを上部のポリ選択ゲートから分離する薄いトンネル接合部を有するセルの垂直のトレンチまたはピラー壁の実施形態を示す。
【図１９】図１８と類似しているが、上部ポリのワードラインが、別の金属層またはシリサイド化層で強化することも可能な連続ワードラインを形成する実施形態を示す。
【特許請求の範囲】
【請求項１】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板の表面上のゲート誘電層と、前記ゲート誘電層上の導電性フローティングゲートと、前記フローティングゲート上のインターゲート誘電層と、前記インターゲート誘電層上の導電性コントロールゲートとを含む自己整合素子の離間された積層の二次元アレイと、
個々の前記積層の間の周囲および前記基板内に形成された絶縁トレンチと、
前記積層のコントロールゲートと接触し前記積層と交差して延び、隣接する積層のフローティングゲート間の空間内に突出した少なくとも第１のセットの長い導体と、
を備えるアレイ。
【請求項２】
前記積層と交差し、また隣接する積層の前記フローティングゲート間の空間内に延び、これによって前記導体が前記隣接する積層の前記フローティングゲート間にシールドを設ける第２のセットの長い導体をさらに備える請求項１記載のアレイ。
【請求項３】
前記第１のセットおよび第２のセットの長い導体が前記アレイを横切って互いに垂直に配列され、これによって前記導体が前記積層の全ての面の周囲にシールドを設ける請求項２記載のアレイ。
【請求項４】
前記積層に隣接したトレンチ内に形成され、前記空間に突出する前記第１のセットの長い導体の一部の端部から形成されたゲートを前記トレンチ内に含む選択トランジスタをさらに備える請求項１記載のアレイ。
【請求項５】
前記積層に隣接したトレンチ内に形成され、前記第１のセットの長い導体の一部と結合し、前記空間の間にあるトンネル誘電体を貫いて前記空間内に突出したゲートを前記トレンチ内に含む選択トランジスタをさらに備える請求項１記載のアレイ。
【請求項６】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板を横切って平面図で見て方形に形成され、かつ４隅が互いに自己整合した素子から個々に形成され、前記基板の表面上にゲート誘電層を含み、前記ゲート誘電層上に導電性フローティングゲートを含み、前記フローティングゲート上にインターゲート誘電層を含み、前記インターゲート誘電層上に導電性コントロールゲートを含むピラーの二次元アレイと、
個々の前記ピラーの間に、前記個々のピラーの周囲に、前記ピラー間の空間の下に、および前記基板内に形成されたトレンチと、
前記ピラーの前記コントロールゲートの上を通り、前記ゲートと接触し、前記アレイを横切って第１の方向に延び、隣接するピラーのフローティングゲート間の空間内に前記第１の方向に延びる第１の複数の並列ゲート導体と、
前記アレイを横切って第２の方向に延びる第２の複数の並列ゲート導体であって、前記第１の方向と第２の方向とは互いに直交し、前記第２のゲート導体は前記第１のゲート導体から絶縁され、隣接するピラーのフローティングゲート間の空間内に延び、前記ピラーの前記第２の方向にある少なくとも幾つかの間のトレンチ内に位置するトランジスタの選択ゲートと結合される第２の複数の並列ゲート導体と、
を備えるアレイ。
【請求項７】
前記ピラーの少なくとも幾つかとは別の前記第２の方向にあるピラーの間の基板トレンチ内にソースおよびドレイン・イオン注入部をさらに備える請求項６記載のアレイ。
【請求項８】
前記ソースおよびドレイン・イオン注入部と接触して前記第１の方向に前記トレンチ内の前記アレイを横切って延びる複数の並列ビットライン導体をさらに備える請求項７記載のアレイ。
【請求項９】
前記ソースおよびドレイン・イオン注入部の１つを含まないトレンチの側壁の近傍で電子が上方に、かつ前記トレンチ間に位置するフローティングゲート内に加速するようにプログラムする経路が前記基板内に設けられる請求項７記載のアレイ。
【請求項１０】
前記ソースおよびドレイン・イオン注入部が第１の方向に複数のピラーにわたって延在する請求項７記載のアレイ。
【請求項１１】
前記延在するソースおよびドレイン・イオン注入部と接触し、前記第１の方向に前記トレンチ内の前記アレイと交差して延びる複数の並列ビットライン導体をさらに備える請求項１０記載のアレイ。
【請求項１２】
前記選択ゲートは、前記第２のゲート導体と一体に形成される請求項６記載のアレイ。
【請求項１３】
前記選択ゲートは、間に挟まれたトンネル誘電体層を過ぎて前記第２のゲート導体と結合される請求項６記載のアレイ。
【請求項１４】
前記インターゲート誘電層は、二酸化シリコン層によって両側が囲まれた窒化シリコン層を含む請求項６記載のアレイ。
【請求項１５】
前記ピラーの側壁は、基板表面と垂直方向に向いている請求項６記載のアレイ。
【請求項１６】
前記トレンチの深さは、４００〜８００ナノメータ内である請求項６記載のアレイ。
【請求項１７】
前記選択ゲートと前記トレンチの底部との間および前記トレンチ内に、前記第２の複数のゲート導体と前記フローティングゲートの縁部との間の誘電体よりも厚い誘電体をさらに備える請求項６記載のアレイ。
【請求項１８】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板を横切って平面図で見て方形に形成され、かつ４隅が互いに自己整合した素子から個々に形成され、前記基板の表面上にゲート誘電層を含み、前記ゲート誘電層上に導電性フローティングゲートを含み、前記フローティングゲート上にインターゲート誘電層を含み、前記インターゲート誘電層上に導電性コントロールゲートを含むピラーの二次元アレイと、
個々の前記ピラーの間に、前記個々のピラーの周囲に、前記ピラー間の空間の下に、および基板内に形成されたトレンチと、
前記ピラーの前記コントロールゲートの上を通り、前記ゲートと接触し、前記アレイを横切って第１の方向に延び、隣接するピラーのフローティングゲート間の空間内に前記第１の方向に延びる第１の複数の並列ゲート導体と、
前記アレイを横切って第２の方向に延びる第２の複数の並列ゲート導体であって、前記第１の方向と第２の方向とは互いに直交し、前記第２のゲート導体は第１のゲート導体から絶縁され、隣接するピラーのフローティングゲート間の空間内に第２の方向に延びる第２の複数の並列ゲート導体と、
前記基板内にあり、前記アレイを横切って第２の方向に延びる第１のセットの１つおきのトレンチの底部の隣接するピラーの間にあるソースおよびドレイン・イオン注入部と、
隣接するピラーの間に、また前記アレイを横切って第２の方向に延びる第２のセットの１つおきのトレンチ内に位置する選択ゲートを含む選択トランジスタであって、前記第１のセットおよび第２のセットの１つおきのトレンチは互いに別個であり、前記選択ゲートは隣接するピラー間の空間内に延びる前記第２のゲート導体の一部と結合されている選択トランジスタと、を備え、
それによって２つのソースおよびドレイン・イオン注入部と前記層の間の選択トランジスタとを個々に含むメモリセルアレイを第２の方向に備えるアレイ。
【請求項１９】
前記ソースおよびドレイン・イオン注入部と接触して前記第１の方向に前記トレンチ内に前記アレイを横切って延びる複数の並列ビットライン導体をさらに備える請求項１８記載のアレイ。
【請求項２０】
前記ソースおよびドレイン・イオン注入部が第１の方向に複数のピラーにわたって延在する請求項１８記載のアレイ。
【請求項２１】
前記延在するソースおよびドレイン・イオン注入部と接触し、前記第１の方向に前記トレンチ内の前記アレイと交差して延びる複数の並列ビットライン導体をさらに備える請求項２０記載のアレイ。
【請求項２２】
前記選択ゲートは、前記第２のゲート導体と一体に形成される請求項１８記載のアレイ。
【請求項２３】
前記選択ゲートは、間に挟まれたトンネル誘電体を過ぎて前記第２のゲート導体と結合される請求項１８記載のアレイ。
【請求項２４】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板の表面を横切って形成された電荷蓄積素子の方形アレイと、
前記電荷蓄積素子の少なくとも幾つかの間で前記基板内に形成されたトレンチと、
電荷蓄積素子と交差して延び、前記電荷蓄積素子の間に下方に延びる部分を有する長いコントロールゲートと、
前記トレンチの少なくとも幾つかの内部に配置され、間に挟まれたトンネル誘電体層を過ぎて前記下方に延びるコントロールゲートの部分と結合された選択トランジスタゲートと、
を備えるアレイ。
【請求項２５】
前記電荷蓄積素子は、導電性フローティングゲートである請求項２４記載のアレイ。
【請求項２６】
前記トンネル誘電体層の厚みは、０．５〜４ｎｍの範囲である請求項２４記載のアレイ。
【請求項２７】
前記選択トランジスタゲートと前記トレンチの底部との間に、前記コントロールゲートと前記電荷蓄積素子との間の誘電体層よりも厚い誘電体層をさらに備える請求項２４記載のアレイ。
【請求項２８】
半導体基板の少なくとも一部を横切って消去可能で再プログラム可能な不揮発性メモリセルのアレイを形成する方法において、
前記基板の表面の少なくとも前記アレイ部分を横切って第１の誘電体層を形成するステップと、
前記第１の誘電体層の上に少なくとも前記アレイ部分を横切って第１の導電材料の層を形成するステップと、
前記第１の導電材料の層の上に第２の誘電材料の層を形成するステップと、
前記第２の誘電体層の上に第２の導電材料の層を形成するステップと、
前記第１および第２の導電材料の層と前記第１および第２の誘電材料の層とを貫いて前記基板表面内に第１のセットのチャネルを異方性エッチングして内部にトレンチを形成するステップであって、前記第１のセットのチャネルおよびトレンチは前記アレイ部分を横切る１つの方向に延び、かつ前記アレイ部分を横切る第２の方向に離隔され、前記第１と第２の方向は互いに直行しているステップと、
その後、前記第１および第２の導電材料の層と前記第１および第２の誘電材料の層とを貫いて前記基板表面内に第２のセットのチャネルを異方性エッチングして内部にトレンチを形成するステップであって、前記第２のセットのチャネルおよびトレンチは前記アレイ部分を横切る第２の方向に延び、かつ前記アレイ部分を横切る前記第１の方向に離隔されるステップと、
それによって前記第１のセットおよび第２のセットのチャネルおよびトレンチによって囲まれるアレイ部分を横切るピラーのアレイが残されるステップと、
その後、前記ピラーの一部として残る前記第２の導電材料の層を横切って、前記第２の導電材料の層と接触して延びる１つのセットの導体を形成するステップであって、前記１つのセットの導体は前記第１の方向に延び、前記第２の方向で離隔されるステップと、
を含む方法。
【請求項２９】
その後、間に誘電体を設けながら前記１つのセットの導体を横切って延びる第２のセットの導体を形成するステップであって、前記第２のセットの導体は前記第２の方向に延び、前記第１の方向で離隔されるステップをさらに含む請求項２８記載の方法。
【請求項３０】
前記１つのセットの導体および第２のセットの導体をそれぞれ形成するステップは、隣接するピラー間の前記チャネル内に前記導体を延ばし、少なくとも、隣接するピラーのフローティングゲートを前記第１の方向と第２の方向の双方で互いにシールドする範囲まで延ばすステップを含む請求項２９記載の方法。
【請求項３１】
前記第２のセットの導体を形成する前に、前記第２の方向に沿って前記ピラーの少なくとも幾つかの間の位置で前記トレンチにイオンを注入し、それによってソース領域およびドレイン領域を形成するステップをさらに含む請求項２９記載の方法。
【請求項３２】
前記第２のセットの導体を形成するステップは、ソースおよびドレイン領域がまだ形成されておらず、前記ピラーの少なくとも幾つかの間にある前記第２の方向に沿った位置で、間に誘電体を設けながら前記第２のセットの導体を前記トレンチ内に延ばし、それによって隣接するピラーのフローティングゲートを前記第２の方向で互いに絶縁し、選択トランジスタゲートとして役立つようにするステップを含む請求項３１記載の方法。
【請求項３３】
前記１つのセットの導体を形成するステップは、隣接するピラーのフローティングゲート間のチャネル内に前記第１の方向に前記１つのセットの導体を延ばし、それによって隣接するピラーのフローティングゲートを前記第１の方向で互いに絶縁するステップを含む請求項３２記載の方法。
【請求項１】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板の表面上のゲート誘電層と、前記ゲート誘電層上の導電性フローティングゲートと、前記フローティングゲート上のインターゲート誘電層と、前記インターゲート誘電層上の導電性コントロールゲートとを含む自己整合素子の離間された積層の二次元アレイと、
個々の前記積層の間の周囲および前記基板内に形成された絶縁トレンチと、
前記積層のコントロールゲートと接触し前記積層と交差して延び、隣接する積層のフローティングゲート間の空間内に突出した少なくとも第１のセットの長い導体と、
を備えるアレイ。
【請求項２】
前記積層と交差し、また隣接する積層の前記フローティングゲート間の空間内に延び、これによって前記導体が前記隣接する積層の前記フローティングゲート間にシールドを設ける第２のセットの長い導体をさらに備える請求項１記載のアレイ。
【請求項３】
前記第１のセットおよび第２のセットの長い導体が前記アレイを横切って互いに垂直に配列され、これによって前記導体が前記積層の全ての面の周囲にシールドを設ける請求項２記載のアレイ。
【請求項４】
前記積層に隣接したトレンチ内に形成され、前記空間に突出する前記第１のセットの長い導体の一部の端部から形成されたゲートを前記トレンチ内に含む選択トランジスタをさらに備える請求項１記載のアレイ。
【請求項５】
前記積層に隣接したトレンチ内に形成され、前記第１のセットの長い導体の一部と結合し、前記空間の間にあるトンネル誘電体を貫いて前記空間内に突出したゲートを前記トレンチ内に含む選択トランジスタをさらに備える請求項１記載のアレイ。
【請求項６】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板を横切って平面図で見て方形に形成され、かつ４隅が互いに自己整合した素子から個々に形成され、前記基板の表面上にゲート誘電層を含み、前記ゲート誘電層上に導電性フローティングゲートを含み、前記フローティングゲート上にインターゲート誘電層を含み、前記インターゲート誘電層上に導電性コントロールゲートを含むピラーの二次元アレイと、
個々の前記ピラーの間に、前記個々のピラーの周囲に、前記ピラー間の空間の下に、および前記基板内に形成されたトレンチと、
前記ピラーの前記コントロールゲートの上を通り、前記ゲートと接触し、前記アレイを横切って第１の方向に延び、隣接するピラーのフローティングゲート間の空間内に前記第１の方向に延びる第１の複数の並列ゲート導体と、
前記アレイを横切って第２の方向に延びる第２の複数の並列ゲート導体であって、前記第１の方向と第２の方向とは互いに直交し、前記第２のゲート導体は前記第１のゲート導体から絶縁され、隣接するピラーのフローティングゲート間の空間内に延び、前記ピラーの前記第２の方向にある少なくとも幾つかの間のトレンチ内に位置するトランジスタの選択ゲートと結合される第２の複数の並列ゲート導体と、
を備えるアレイ。
【請求項７】
前記ピラーの少なくとも幾つかとは別の前記第２の方向にあるピラーの間の基板トレンチ内にソースおよびドレイン・イオン注入部をさらに備える請求項６記載のアレイ。
【請求項８】
前記ソースおよびドレイン・イオン注入部と接触して前記第１の方向に前記トレンチ内の前記アレイを横切って延びる複数の並列ビットライン導体をさらに備える請求項７記載のアレイ。
【請求項９】
前記ソースおよびドレイン・イオン注入部の１つを含まないトレンチの側壁の近傍で電子が上方に、かつ前記トレンチ間に位置するフローティングゲート内に加速するようにプログラムする経路が前記基板内に設けられる請求項７記載のアレイ。
【請求項１０】
前記ソースおよびドレイン・イオン注入部が第１の方向に複数のピラーにわたって延在する請求項７記載のアレイ。
【請求項１１】
前記延在するソースおよびドレイン・イオン注入部と接触し、前記第１の方向に前記トレンチ内の前記アレイと交差して延びる複数の並列ビットライン導体をさらに備える請求項１０記載のアレイ。
【請求項１２】
前記選択ゲートは、前記第２のゲート導体と一体に形成される請求項６記載のアレイ。
【請求項１３】
前記選択ゲートは、間に挟まれたトンネル誘電体層を過ぎて前記第２のゲート導体と結合される請求項６記載のアレイ。
【請求項１４】
前記インターゲート誘電層は、二酸化シリコン層によって両側が囲まれた窒化シリコン層を含む請求項６記載のアレイ。
【請求項１５】
前記ピラーの側壁は、基板表面と垂直方向に向いている請求項６記載のアレイ。
【請求項１６】
前記トレンチの深さは、４００〜８００ナノメータ内である請求項６記載のアレイ。
【請求項１７】
前記選択ゲートと前記トレンチの底部との間および前記トレンチ内に、前記第２の複数のゲート導体と前記フローティングゲートの縁部との間の誘電体よりも厚い誘電体をさらに備える請求項６記載のアレイ。
【請求項１８】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板を横切って平面図で見て方形に形成され、かつ４隅が互いに自己整合した素子から個々に形成され、前記基板の表面上にゲート誘電層を含み、前記ゲート誘電層上に導電性フローティングゲートを含み、前記フローティングゲート上にインターゲート誘電層を含み、前記インターゲート誘電層上に導電性コントロールゲートを含むピラーの二次元アレイと、
個々の前記ピラーの間に、前記個々のピラーの周囲に、前記ピラー間の空間の下に、および基板内に形成されたトレンチと、
前記ピラーの前記コントロールゲートの上を通り、前記ゲートと接触し、前記アレイを横切って第１の方向に延び、隣接するピラーのフローティングゲート間の空間内に前記第１の方向に延びる第１の複数の並列ゲート導体と、
前記アレイを横切って第２の方向に延びる第２の複数の並列ゲート導体であって、前記第１の方向と第２の方向とは互いに直交し、前記第２のゲート導体は第１のゲート導体から絶縁され、隣接するピラーのフローティングゲート間の空間内に第２の方向に延びる第２の複数の並列ゲート導体と、
前記基板内にあり、前記アレイを横切って第２の方向に延びる第１のセットの１つおきのトレンチの底部の隣接するピラーの間にあるソースおよびドレイン・イオン注入部と、
隣接するピラーの間に、また前記アレイを横切って第２の方向に延びる第２のセットの１つおきのトレンチ内に位置する選択ゲートを含む選択トランジスタであって、前記第１のセットおよび第２のセットの１つおきのトレンチは互いに別個であり、前記選択ゲートは隣接するピラー間の空間内に延びる前記第２のゲート導体の一部と結合されている選択トランジスタと、を備え、
それによって２つのソースおよびドレイン・イオン注入部と前記層の間の選択トランジスタとを個々に含むメモリセルアレイを第２の方向に備えるアレイ。
【請求項１９】
前記ソースおよびドレイン・イオン注入部と接触して前記第１の方向に前記トレンチ内に前記アレイを横切って延びる複数の並列ビットライン導体をさらに備える請求項１８記載のアレイ。
【請求項２０】
前記ソースおよびドレイン・イオン注入部が第１の方向に複数のピラーにわたって延在する請求項１８記載のアレイ。
【請求項２１】
前記延在するソースおよびドレイン・イオン注入部と接触し、前記第１の方向に前記トレンチ内の前記アレイと交差して延びる複数の並列ビットライン導体をさらに備える請求項２０記載のアレイ。
【請求項２２】
前記選択ゲートは、前記第２のゲート導体と一体に形成される請求項１８記載のアレイ。
【請求項２３】
前記選択ゲートは、間に挟まれたトンネル誘電体を過ぎて前記第２のゲート導体と結合される請求項１８記載のアレイ。
【請求項２４】
半導体基板の少なくとも一部を横切って形成された消去可能で再プログラム可能な不揮発性メモリセルのアレイにおいて、
前記基板の表面を横切って形成された電荷蓄積素子の方形アレイと、
前記電荷蓄積素子の少なくとも幾つかの間で前記基板内に形成されたトレンチと、
電荷蓄積素子と交差して延び、前記電荷蓄積素子の間に下方に延びる部分を有する長いコントロールゲートと、
前記トレンチの少なくとも幾つかの内部に配置され、間に挟まれたトンネル誘電体層を過ぎて前記下方に延びるコントロールゲートの部分と結合された選択トランジスタゲートと、
を備えるアレイ。
【請求項２５】
前記電荷蓄積素子は、導電性フローティングゲートである請求項２４記載のアレイ。
【請求項２６】
前記トンネル誘電体層の厚みは、０．５〜４ｎｍの範囲である請求項２４記載のアレイ。
【請求項２７】
前記選択トランジスタゲートと前記トレンチの底部との間に、前記コントロールゲートと前記電荷蓄積素子との間の誘電体層よりも厚い誘電体層をさらに備える請求項２４記載のアレイ。
【請求項２８】
半導体基板の少なくとも一部を横切って消去可能で再プログラム可能な不揮発性メモリセルのアレイを形成する方法において、
前記基板の表面の少なくとも前記アレイ部分を横切って第１の誘電体層を形成するステップと、
前記第１の誘電体層の上に少なくとも前記アレイ部分を横切って第１の導電材料の層を形成するステップと、
前記第１の導電材料の層の上に第２の誘電材料の層を形成するステップと、
前記第２の誘電体層の上に第２の導電材料の層を形成するステップと、
前記第１および第２の導電材料の層と前記第１および第２の誘電材料の層とを貫いて前記基板表面内に第１のセットのチャネルを異方性エッチングして内部にトレンチを形成するステップであって、前記第１のセットのチャネルおよびトレンチは前記アレイ部分を横切る１つの方向に延び、かつ前記アレイ部分を横切る第２の方向に離隔され、前記第１と第２の方向は互いに直行しているステップと、
その後、前記第１および第２の導電材料の層と前記第１および第２の誘電材料の層とを貫いて前記基板表面内に第２のセットのチャネルを異方性エッチングして内部にトレンチを形成するステップであって、前記第２のセットのチャネルおよびトレンチは前記アレイ部分を横切る第２の方向に延び、かつ前記アレイ部分を横切る前記第１の方向に離隔されるステップと、
それによって前記第１のセットおよび第２のセットのチャネルおよびトレンチによって囲まれるアレイ部分を横切るピラーのアレイが残されるステップと、
その後、前記ピラーの一部として残る前記第２の導電材料の層を横切って、前記第２の導電材料の層と接触して延びる１つのセットの導体を形成するステップであって、前記１つのセットの導体は前記第１の方向に延び、前記第２の方向で離隔されるステップと、
を含む方法。
【請求項２９】
その後、間に誘電体を設けながら前記１つのセットの導体を横切って延びる第２のセットの導体を形成するステップであって、前記第２のセットの導体は前記第２の方向に延び、前記第１の方向で離隔されるステップをさらに含む請求項２８記載の方法。
【請求項３０】
前記１つのセットの導体および第２のセットの導体をそれぞれ形成するステップは、隣接するピラー間の前記チャネル内に前記導体を延ばし、少なくとも、隣接するピラーのフローティングゲートを前記第１の方向と第２の方向の双方で互いにシールドする範囲まで延ばすステップを含む請求項２９記載の方法。
【請求項３１】
前記第２のセットの導体を形成する前に、前記第２の方向に沿って前記ピラーの少なくとも幾つかの間の位置で前記トレンチにイオンを注入し、それによってソース領域およびドレイン領域を形成するステップをさらに含む請求項２９記載の方法。
【請求項３２】
前記第２のセットの導体を形成するステップは、ソースおよびドレイン領域がまだ形成されておらず、前記ピラーの少なくとも幾つかの間にある前記第２の方向に沿った位置で、間に誘電体を設けながら前記第２のセットの導体を前記トレンチ内に延ばし、それによって隣接するピラーのフローティングゲートを前記第２の方向で互いに絶縁し、選択トランジスタゲートとして役立つようにするステップを含む請求項３１記載の方法。
【請求項３３】
前記１つのセットの導体を形成するステップは、隣接するピラーのフローティングゲート間のチャネル内に前記第１の方向に前記１つのセットの導体を延ばし、それによって隣接するピラーのフローティングゲートを前記第１の方向で互いに絶縁するステップを含む請求項３２記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公表番号】特表２００７−５２０８７６（Ｐ２００７−５２０８７６Ａ）
【公表日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００６−５４３８８９（Ｐ２００６−５４３８８９）
【出願日】平成１６年１２月１日（２００４．１２．１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４０３２４
【国際公開番号】ＷＯ２００５／０６２３７８
【国際公開日】平成１７年７月７日（２００５．７．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
２．コンパクトフラッシュ
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
【公表日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１６年１２月１日（２００４．１２．１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４０３２４
【国際公開番号】ＷＯ２００５／０６２３７８
【国際公開日】平成１７年７月７日（２００５．７．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
２．コンパクトフラッシュ
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
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