【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置を提供すること。
【解決手段】
複数のメモリセル１０によって構成され、第１の方向ＤＲ１に沿って形成された複数のビット線ＢＬ１、ＢＬ２と、方向ＤＲ１に垂直な第２の方向ＤＲ２に沿って形成された複数のワード線ＭＷＬと、を有するメモリセルアレイ１００を含む半導体記憶装置であって、メモリセルアレイ１００は、メモリセル１０のウェルの電位を設定するための複数のウェル電位設定セル２０を含み、各ウェル電位設定セル２０の拡散領域ＤＦ３、ＤＦ４、ＤＦ７、ＤＦ８は、各メモリセル１０の拡散領域ＤＦ１、ＤＦ２、ＤＦ５、ＤＦ６と同一形状であり、各ウェル電位設定セル２０のゲート電極用配線ＧＰ３、ＧＰ４、ＳＷＰＬ２は、各メモリセル１０のゲート電極用配線ＧＰ１、ＧＰ２、ＳＷＰＬ１と同一形状である。 （もっと読む）

【課題】 クロストークを低減し、読み出し電位差を十分にとることができ誤動作を防止することの可能な半導体記憶装置を提供する。
【解決手段】 ビット線、または裏打ちビット線とシールド線を有し、シールド線が少なくとも１箇所で分割され、ビット線、または裏打ちビット線がシールド線と接する面積を小さくしてビット線容量を低減しつつ、ビット線、または裏打ちビット線間のノイズを分割されたシールド線により低減する。 （もっと読む）

【課題】 信頼性が高く、プロセスルールの微細化に適した半導体記憶装置及び製造方法を提供すること。
【解決手段】 メモリセル１０は、インバータ回路ＩＮＶ１と、その入力ノードＩＮ２がインバータ回路ＩＮＶ１の出力ノードＯＵＴ１に接続され、その出力ノードＯＵＴ２がインバータ回路ＩＮＶ１の入力ノードＩＮ１に接続されるインバータ回路ＩＮＶ２と、を含み、各トランジスタＬＴ１、ＬＴ２は、第２導電型のウェル領域Ｗ２と第２導電型のウェル領域Ｗ３の間に設けられた第１導電型のウェル領域Ｗ１上に形成され、トランジスタＴＴ１、ＴＴ２のゲート電極を形成するサブワード線ＳＷＰＬが方向ＤＲ２に沿って直線状に延在形成され、境界線ＢＤＲ１と、境界線ＢＤＲ２とが方向ＤＲ１に沿って直線状になるように、ウェル領域Ｗ１、Ｗ２、Ｗ３が形成されている。 （もっと読む）

【課題】半導体メモリ装置及びこの装置の配置方法を公開する。
【解決手段】この装置は、メモリセルアレイを備える半導体メモリ装置において、前記メモリセルアレイ上の同一層に同じ方向に配置されたコラム選択信号ライン及びグローバルデータ入出力信号ライン、前記メモリセルアレイ上の前記コラム選択信号ラインと異なる層に前記コラム選択信号ラインと直交する方向に配置されたワードライン及び第１ローカルデータ入出力信号ライン、及び前記メモリセルアレイ上の前記コラム選択信号ライン及び前記ワードラインと異なる層に前記第１ローカルデータ入出力信号ラインと同じ方向に配置された第２ローカルデータ入出力信号ラインを備えることを特徴とする。これにより、半導体メモリ装置のレイアウト面積を減少することができる。 （もっと読む）

【課題】 ４つのトランジスタで構成したメモリセルを用いた半導体装置において、リフレッシュを伴わない情報保持と安定した読出し動作、低待機電力を実現すること。
【解決手段】 メモリセルＭＣの記憶ノードＮ１，Ｎ２にキャパシタＣ１，Ｃ２を設け、情報読み出し時には、破壊読み出しをした後に再書き込みを行い、情報保持時には、ビット線ＢＬ，／ＢＬを一定電位に保ち、トランジスタＭＰ１，ＭＰ２を流れるリーク電流により記憶ノードＮ１，Ｎ２の電位を保持する。その際、トランジスタＭＮ１，ＭＮ２のオフ状態でのインピーダンスは、トランジスタＭＰ１，ＭＰ２のオフ状態でのインピーダンスよりも大きくする。さらに、チャネル部が５ｎｍ程度以下のＴＦＴトランジスタを用いて、リーク電流を低減させる。 （もっと読む）

【課題】 遮光効果が高く信頼性の向上した半導体装置であり、さらには、半導体装置の微細化を図ることができる半導体装置を提供する。
【解決手段】 本発明の半導体装置は、被遮光領域１０Ａを有する半導体層１０と、
前記被遮光領域１０Ａの前記半導体層１０に設けられた半導体素子１００、１２０と、
前記半導体素子１００、１２０の上方に設けられた第１層間絶縁層４０と、
前記第１層間絶縁層の上方に設けられ、複数の第１遮光層４４と、
少なくとも第１遮光層４４の上方に設けられた第２層間絶縁層５０と、
前記第２層間絶縁層５０の上方に設けられ、所定のパターンの第２遮光層５４と、を含み、
前記第２遮光層５４は、少なくとも隣り合う前記第１遮光層４４同士の間に位置するようなパターンを有する。 （もっと読む）

【課題】 微細化に有利な構造を持ち、かつ、通常の強誘電体メモリと同じように読み出し、書き込み等の処理動作を実行できるようにした強誘電体メモリを提供する。
【解決手段】 列方向に並べられた複数本のワード線１６１及び１６２と、列方向と交差する行方向に並べられた複数本のビット線１３０とを備え、隣り合う一対のワード線１６１及び１６２によって一組のワード線対を構成し、一組のワード線対を構成する各ワード線１６１及び１６２に対しては、ジグザグ状に配置された複数個のキャパシタセル１１０を互い違いに接続し、一組のワード線対に接続された複数個のキャパシタセル１１０を個々に選択可能とするように複数本のビット線１３０を配置し、一対のワード線１６１及び１６２を同じタイミングで選択制御することを特徴とするものである。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）