【課題】メモリ素子にかかるストレスを小さくし、リテンション特性の低下を抑制する。
【解決手段】本発明に係る半導体装置は、半導体基板１のセル９内に形成された複数の半導体素子（例えばＥＥＰＲＯＭ）１０と、前記セル９の外周を囲む第１の遮光壁１５ｂと、前記第１の遮光壁１５ｂの上面と繋がっている外枠部、及び前記外枠部の中に形成された格子部を有し、前記格子部に形成された開口部２１が前記セル９の上方に位置する第１の遮光膜１５ａと、前記第１の遮光膜１５ａ上に形成され、前記複数の開口部２１それぞれの外周を囲む複数の第２の遮光壁１６ｂと、それぞれが互いに異なる前記第２の遮光壁１６ｂの上面と繋がっており、前記複数の開口部それぞれの上方及びその周囲に位置する複数の第２の遮光膜１６ａとを具備する。 （もっと読む）

【課題】製造プロセスの複雑化を抑制し、かつデータを蓄積するためのキャパシタの容量を大きくした半導体装置を提供する。
【解決手段】周辺回路部に設けられた複数の配線層を備え、メモリセルは、プレート電極と、プレート電極の開口の側壁に形成された容量絶縁膜と、容量絶縁膜が側壁に形成された開口内に埋め込まれた蓄積電極とが複数の配線層に対応して設けられ、蓄積電極同士が接続されたキャパシタを有する構成である。 （もっと読む）

【課題】不揮発性半導体メモリのソース拡散層とデジット拡散層との間の面積を小さくする
【解決手段】コントロールゲート（２）とフローティングゲート（５）とを有する複数のメモリセル（２１）と、前記複数のメモリセル（２１）の上層に配置され、デジット電位コンタクト（４）を介して前記メモリセル（２１）にデジット電位を供給するデジット線群（３）と、前記デジット線群（３）に平行に構成された電源線（１０）と、前記フローティングゲート（５）と同層に構成され、電源供給コンタクト（８）を介して前記電源線（１０）から供給される電源電位を前記複数のメモリセル（２１）の電源端（１１）に提供する導電部（１２）とを具備する半導体記憶装置を構成する。 （もっと読む）

【課題】
デコーダ部の両側にそれぞれのワード線に対応したドライバを設けることは困難となってきていた。
【解決手段】
半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。 （もっと読む）

【課題】 不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる技術を提供する。
【解決手段】 プラグ１６を形成した絶縁膜１４上にシリコンリッチな酸化膜よりなる層間絶縁膜１７およびＴＥＯＳ膜よりなる層間絶縁膜１８を形成する。そして、層間絶縁膜１７および層間絶縁膜１８を貫通する溝１９を設け、この溝１９内へ埋め込むように配線２０ａを形成する。すなわち、第１配線層を層間絶縁膜１７および層間絶縁膜１８に埋め込んだ埋め込み配線とする。さらに、第１配線層を構成する配線２０ａ〜２０ｃと同層の層間絶縁膜１７として水や水素などの不純物を捕獲する性質を有するシリコンリッチな酸化膜とする。 （もっと読む）

【課題】回路のサイズを最小にする、アレイタイプの集積回路上のメッシュ状電源及び信号バスを提供する。
【解決手段】メッシュシステムのためのスルーホールは、周辺回路だけでなくサブアレイ１８ａ、１８ｂにも配置される。メッシュシステムの電源バス及び信号バスは、アレイを横断して垂直及び水平の両方向に伸びており、すべての垂直バスは１つの金属層Ｍ３に、また、すべての水平バスは他の金属層Ｍ２に置かれている。１つの層のバスはアレイに配置されたスルーホールにより他の層の適切なバスに接続されている。接続されたバスは、適切なセンスアンプドライバへと伸びている。 （もっと読む）

【課題】 微細化セルアレイに好適な選択ゲート線のシャント配線構造を持つ半導体記憶装置を提供する。
【解決手段】 ＮＡＮＤセルユニットを含む複数ブロックが配列されたセルアレイ、その第１の方向に並ぶメモリセルの制御ゲートを共通接続するワード線、第１の方向に並ぶ第１及び第２の選択ゲートトランジスタのゲートを共通接続する第１及び第２の選択ゲート線、それらの上部に形成された第１及び第２のシャント配線を備え、ビット線コンタクト位置を挟んで隣接するブロックの二つの第１の選択ゲート線が所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、ソース線コンタクト位置を挟んで隣接するブロックの二つの第２の選択ゲート線が、第１の選択ゲート線と実質同じ所定ピッチで相互に連結された連結部を有する配線パターンとして形成され、第１及び第２のシャント配線はそれぞれ連結部において第１及び第２の選択ゲート線にコンタクトする。
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【課題】 大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供する。
【解決手段】 最上層の超伝導グランド層である第１の超伝導グランド層（Ｍ７）上に、ジョセフソン接合（ＪＪ）を含んだ超伝導ループと、複数層の超伝導配線層（Ｍ８〜Ｍ11）と、第１の抵抗層（ＲＥＳ１）とを有している。第１の超伝導グランド層（Ｍ７）下に、複数の超伝導配線層（Ｍ２、Ｍ４、Ｍ６）と、複数の超伝導グランド層（Ｍ１、Ｍ３、Ｍ５）と、第２の抵抗層（ＲＥＳ２）とを有している。 （もっと読む）

【課題】 表示デバイスを駆動するためにＭＰＵから入力される画像データを一時的に記憶するＳＲＡＭを内蔵した半導体集積回路において、チップ面積を低減する。
【解決手段】 この半導体集積回路は、Ｘ方向に長手方向を有するＰ型半導体基板と、半導体基板内に形成され、Ｙ方向に長手方向を有するＮ型ウエルと、Ｎ型ウエル内に形成されたソース・ドレインを有するＰチャネルトランジスタＱＰ１〜ＱＰ２、及び、Ｐ型半導体基板内に形成されたソース・ドレインを有するＮチャネルトランジスタＱＮ１〜ＱＮ４によって構成されるメモリセルＭＣ００〜ＭＣ１１と、メモリセルに接続され、Ｙ方向に延在するビットラインＢＬ０、ＢＬ０バー、ＢＬ１、ＢＬ１バーと、メモリセルに接続され、Ｘ方向に延在するワードラインＷＬ０、ＷＬ１とを具備する。 （もっと読む）

【課題】 本発明の目的は、光の進入を低減でき、特性の変動が抑制された半導体装置を提供することにある。
【解決手段】 本発明の半導体装置は、
半導体素子を含む被遮光領域１０Ａと、
被遮光領域を囲む遮光領域１０Ｂと、
遮光領域１０Ａの上方に設けられた第１遮光膜２４と、
前記第１遮光膜２４に設けられた開孔２６と、
前記半導体素子と電気的に接続された配線１２４、１３４と、を含み、
前記配線１２４，１３４は、前記開孔２６から外側に引き出されている。 （もっと読む）

【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

【課題】 多層配線を有する半導体記憶装置において、キャパシタに対する水素バリア性６を向上し、しかもキャパシタへのストレスによる悪影響を緩和して、キャパシタの特性劣化を抑制する。
【解決手段】 メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを複数配置してなるメモリセルアレイＡｍを有する半導体記憶装置１００ａにおいて、前記メモリセルアレイ上に形成され、ワード線裏打配線６ａ及びプレート線裏打配線６ｂを構成する第１の配線層と、該第１の配線層の上層に形成され、ビット線裏打下層配線７を構成する第２の配線層とを有し、第１及び第２の配線層からなる多層配線を、メモリセルアレイ上で第１の配線層が占める面積が、該メモリセルアレイ上で第２の配線層が占める面積より大きい構造とした。 （もっと読む）

【課題】 横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】 本発明の半導体装置は、被遮光領域１０Ａを有する半導体層１０と、
前記被遮光領域１０Ａの前記半導体層１０に設けられた半導体素子と、
前記半導体素子の上方に設けられた第１層間絶縁層３０と、
前記第１層間絶縁層３０の上方に設けられた複数の第１遮光層３４と、
少なくとも第１遮光層３４の上方に設けられた第２層間絶縁層４０と、
前記第２層間絶縁層４０の上方に設けられ少なくとも隣り合う前記第１遮光層３４同士の間に設けられるよう所定のパターンを有する、第２遮光層４４と、
前記第１遮光層３４と前記第２遮光層４４との重なり部分に設けられたビア層４２と、を含み、
前記ビア層４２は、前記第２層間絶縁層４０のうち、前記第１遮光層３４と前記第２遮光層４４とが重なる領域に連続した溝状の開口４２ａを設け、該開口４２ａに導電材が埋め込まれてなる。 （もっと読む）

【課題】 キャパシタ構造の特性劣化を十分に防止するも、電気的接続用のプラグの接続を十分に確保して、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い半導体装置を実現する。
【解決手段】 第１の保護膜３３の後述する第２のプラグ３９のビア孔３９ａに相当する部位、即ち第１のプラグ２４に整合する部位に、リソグラフィー及びそれに続くドライエッチングにより、ビア孔３９ａの孔径よりも例えば０．４μｍ程度大きい孔径となる開口３３ａを形成する。 （もっと読む）

【課題】 クロストークを低減し、読み出しと書き込みを同一サイクルで行なう。
【解決手段】センスアンプに接続されるセンス用グローバルビット線と、ライトアンプに接続されるライト用グローバルビット線と、センス用およびライト用グローバルビット線の少なくとも一つと上記ビット線を選択的に接続する選択回路を有する。第１及び第２のライト用グローバルビット線が、第１及び第２のセンス用グローバルビット線に挟まれ、第１のライト用グローバルビット線と第１のセンス用グローバルビット線が隣接し、第２のライト用グローバルビット線と第２のセンス用グローバルビット線が隣接している。第１又は第２のライト用グローバルビット線と第１又は第２のセンス用グローバルビット線の距離は、第１及び第２のライト用グローバルビット線の距離よりも大である。 （もっと読む）

【課題】 書き込み電流を流す配線が磁気抵抗効果素子の面上を多数回通過するように該配線を容易に配設でき、且つ、該配線による記憶領域の拡大を抑えることができる磁気メモリを提供する。
【解決手段】 各記憶領域３は、磁性材料層８の内部に配置されたＴＭＲ素子４と、書き込み電流によって第１磁性層４１に外部磁界を提供する領域内配線３１とを有する。領域内配線３１は、領域内配線３１がＴＭＲ素子４の第１磁性層４１の一方の面上を複数回通過するように、第１磁性層４１に沿って磁性材料層８の内部に配設された配線部分３１ａ〜３１ｃと、配線層７の内部に配設され、配線部分３１ａ〜３１ｃを互いに直列に連結する配線部分３１ｄ及び３１ｅとを含む。配線部分３１ａ〜３１ｃは、第１磁性層４１の一方の面上において互いに書き込み電流が同じ向きになるように磁性材料層８の厚さ方向に並んで配設されている。 （もっと読む）

【課題】 書き込み電流を小さくでき、且つ製造工程が簡易な磁気メモリを提供する。
【解決手段】 磁気メモリ１が備える複数の記憶領域３のそれぞれは、外部磁界によって磁化方向が変化する第１磁性層４１を含むＴＭＲ素子４ａ及び４ｂと、書き込み電流によって第１磁性層４１に外部磁界を提供する書き込み配線３１とを有する。そして、書き込み配線３１は、ＴＭＲ素子４ａの一方の面４１ａに沿った複数の配線部分３１ｃ及び３１ｄと、ＴＭＲ素子４ｂの一方の面４１ａに沿った複数の配線部分３１ｅ及び３１ｆとを有する。そして、配線部分３１ｃ及び３１ｄは、ＴＭＲ素子４ａの一方の面４１ａ上において互いに書き込み電流が同じ向きになるように配設されている。同様に、配線部分３１ｅ及び３１ｆは、ＴＭＲ素子４ｂの一方の面４１ａ上において互いに書き込み電流が同じ向きになるように配設されている。 （もっと読む）

多層配線構造を有する半導体装置は、第１の導電領域と、前記基板に対して前記第１の導電領域よりも高い位置に上面を有する第２の導電領域と、前記第１および第２の導電領域を覆う絶縁膜と、前記絶縁膜中に、前記第２の導電領域を露出するように形成された配線溝と、前記絶縁膜中に前記第１の導電領域を露出するように形成されたコンタクトホールと、前記配線溝および前記コンタクトホールを充填する配線パターンとよりなり、前記配線パターンの上面は、前記絶縁膜の上面に一致する。
（もっと読む）

相変化メモリ装置は、基板と、前記基板上に積層されて、それぞれに相変化により決まる抵抗値をデータとして記憶する複数のメモリセルがマトリクス配列された複数のセルアレイと、前記複数のセルアレイ内の近接する二つメモリセルをペアセルとして選択して、その一方を高抵抗値、他方を低抵抗値状態に書き込む書き込み回路と、前記ペアセルの相補的な抵抗値状態を１ビットデータとして読み出す読み出し回路とを有する。
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【課題】読み出し動作信頼性を向上できる不揮発性半導体記憶装置及びその制御方法を提供すること。
【解決手段】不揮発性半導体記憶装置は、フローティングゲートを有する第１メモリセルがマトリクス状に配置された第１セルアレイと、フローティングゲートを有する第２メモリセルを複数含む第２セルアレイと、第１メモリセルのドレインに接続された第１ビット線と、第２メモリセルのドレインに接続された第２ビット線と、第１ビット線をプリチャージする第１プリチャージ回路と、第１メモリセルから読み出したデータを増幅するセンスアンプと、読み出し動作時において第２ビット線のプリチャージ及びディスチャージを行い、該第２ビット線のプリチャージ及びディスチャージに要した時間に基づいて、第１プリチャージ回路及びセンスアンプを制御する読み出し制御回路とを具備する。 （もっと読む）