【課題】動作安定性を向上出来る半導体記憶装置を提供すること。
【解決手段】データ保持可能なメモリセルＭＴが配置されたメモリセルアレイ２と、前記メモリセルＭＴのゲートに接続されたワード線ＷＬと、前記メモリセルＭＴのドレインに電気的に接続されたビット線ＢＬと、前記メモリセルＭＴのソースに電気的に接続されたソース線ＳＬと、前記ワード線ＷＬを選択するロウデコーダ４と、読み出し動作時において、前記ビット線ＢＬに読み出されたデータをセンス・増幅するセンスアンプ３と、前記メモリセルＭＴが形成されたウェル領域２２と、前記ソース線ＳＬとの間を接続可能な第１ＭＯＳトランジスタ１５とを具備し、前記第１ＭＯＳトランジスタ１５は、前記ロウデコーダ４または前記センスアンプ３と、前記メモリセルアレイ２との間に配置される。 （もっと読む）

【課題】 密封型半導体記録媒体及び密封型半導体記録装置に関し、無線により電力を給電するとともに、相互干渉なしに無線でデータ通信を高速に行うことが可能な密封された高信頼性の半導体メモリを低コストで提供する。
【解決手段】 少なくとも１枚の半導体基板に最大辺が２０ｍｍ以下のサイズの複数の読出専用メモリブロックを互いに電源配線を共有しない状態で設け、前記各読出専用メモリブロックに電力受給用コイルとデータ通信用コイルを備えるとともに、前記各読出専用メモリブロックに互いに異なったデータを書き込む。 （もっと読む）

【課題】消費電力の増大に対して有利な半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板３５上に複数積層される三次元構造の複数のメモリセルアレイ１０と、半導体基板３５中に設けられる第１導電型の第１ウェル４３と、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し、半導体基板３５中に埋め込み配置される素子分離絶縁膜ＳＴＩと、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し（ＤＰ＜ＤＮ）、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられ、第２導電型の不純物によって形成される第２ウェル４４と、第１ウェルと電気的に接続されるコンタクト配線ＣＬとを具備する。 （もっと読む）

【課題】抵抗変化層に接触する下部電極の部分の全域に均一に電界を集中させることで、特性ばらつきをなくすことを可能にする記憶素子とその製造方法および半導体記憶装置を提供する。
【解決手段】第１電極２１と、第１電極２１に対向した位置に形成された第２電極２３と、第１電極２１と前記第２電極２３との間に挟まれて形成された抵抗変化層２２とを有し、第１電極２１は、筒状体でかつ前記抵抗変化層２２側より抵抗変化層２２とは反対側の方が厚く形成されている。 （もっと読む）

【課題】高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体からなる第１導電膜３１と、第１導電３１膜に積層された第１絶縁膜２１と、を有する要素積層体ＭＬ１を複数積層した積層構造体ＭＬと、積層構造体ＭＬを積層方向に貫通し、第２導電型の導電領域を有する半導体ピラー２５と、半導体ピラー２５と第１導電膜３１との間に設けられた第２絶縁膜２２と、を備える。半導体ピラー２５は、第１導電膜３１のそれぞれに対向する第１領域４１と、積層方向において第１領域４１どうしの間に設けられ、第１領域４１とは抵抗が異なる第２領域４２と、を有する。 （もっと読む）

【課題】配線間の抵抗値を低減させる、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置を提供する。
【解決手段】半導体基板１と、互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有する１または複数のセルアレイ層ＭＡと、セルアレイ層ＭＡよりも下層の第１配線層Ｍ１に形成された第３の配線１１と、セルアレイ層ＭＡよりも上層の第２配線層Ｍ２に形成された第４の配線１２と、第３の配線１１及び第４の配線１４を接続する積層方向に延びるコンタクト１４１〜１４４とを有する。第１配線層Ｍ１と第２配線層Ｍ２の間には、冗長配線層が形成される。冗長配線層には冗長配線１３１〜１３３が形成され、第３の配線１１と冗長配線１３１〜１３３との間及び第４の配線１２と冗長配線１３１〜１３３との間は、複数のコンタクト１４１〜１４４により接続される。 （もっと読む）

【課題】リソグラフィのマージンを増加させることが可能な半導体記憶装置を提供する。
【解決手段】センスアンプは、半導体基板１０１上に形成された第１の層間絶縁膜１０２上に第１の方向に延びて形成された第１の下配線Ｍ０−１と、第１の層間絶縁膜１０２上に形成された第２の層間絶縁膜１０３と、半導体基板１０１の基板面に対して垂直な方向に第２の層間絶縁膜１０３を貫通して形成され、第１の下配線Ｍ０−１に接続されたコンタクト配線Ｖ１と、第２の層間絶縁膜１０３上に形成され、下方に位置するコンタクト配線Ｖ１と接続された第１の上配線Ｍ１−１と、半導体基板１０１の基板面に対して垂直な方向に第２の層間絶縁膜１０３に形成され、コンタクト配線Ｖ１と隣接するダミーコンタクト配線Ｖｄと、第２の層間絶縁膜１０３上に、第１の方向に延びて形成され、下方に位置するダミーコンタクト配線Ｖｄと接続された第２の上配線Ｍ１−２と、を含む。 （もっと読む）

【課題】半導体界面のダングリングボンドを終端させて、リーク電流が少ない半導体装置の製造方法を提供する。
【解決手段】ボンディングパッド４０が設けられる最上層の配線層３９の上に、フッ素を含んだ介在層４１としてＣＶＤ法によりよって形成されたフッ素含有酸化シリコン膜（ＳｉＯＦ）を設ける。この上にパッシベーション膜４２としてプラズマＣＶＤ法により形成した窒化シリコン膜を設け、フッ素に対するバリアとする。この後熱処理を行い、フッ素をシリコン基板の表面に拡散させる。 （もっと読む）

【課題】動作信頼性が高く、高速なダイレクトヴェリファイ動作を実現する。
【解決手段】可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。センスラッチ回路７１は、駆動制御部がダイレクトヴェリファイ動作を制御することによるＢＬ電位変化を、例えばセンスビット補線（／ＳＢＬ）の電位を基準に電圧センスする。その電圧センス結果をヴェリファイパスラッチ７４が保持し、その保持結果に基づいてトランスファゲート回路ＴＧ１をオフすることで、追加の書き込みまたは消去パルスの印加によってセンスノード（センスビット線ＳＢＬ）が電気的に変動することを禁止（インヒビット）する。 （もっと読む）

【課題】非接触でデータの送受信が可能な安価な半導体装置及びその作製方法の提供する。
【解決手段】基板３２に、メモリセルの有機化合物層２０ｂに流れる電流を制御する素子であるＴＦＴ、ビット線である第１の電極層１８ａ〜１８ｃ、ソース線１７ａ〜１７ｃ、第２の電極層２１、第１の電極層１８ａ〜１８ｃと第２の電極層２１の間に有機化合物を含む積層（第１層（バッファ層２０ａ）と第２層（有機化合物層２０ｂ）の積層）を設けている。有機化合物層２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。集積回路部の接続電極２８、電極２９上にアンテナ３０を形成する。 （もっと読む）

【課題】導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にシリコン酸化物を含む絶縁層１７とシリコンを含む導電層ＷＬとの積層体を形成する工程と、絶縁層１７及び導電層ＷＬを貫通するホール５０を積層体に形成する工程とを備え、ホール５０の形成工程は、積層体上にシリコン酸化物を含む第１のマスク層４１を形成する工程と、第１のマスク層４１をマスクにして導電層ＷＬをエッチングする工程と、第１のマスク層４１上に絶縁層１７よりもシリコン含有量が多い第２のマスク層４２を形成し第２のマスク層４２をマスクにして、絶縁層１７をエッチングする工程とを有する。 （もっと読む）

【課題】横型メモリセルレイアウトの６トランジスタ型ＳＲＡＭメモリセルにおいて、ワード線の寄生容量負荷の増大や、配線パーティクルによる歩留低下を解消する。
【解決手段】第２層目配線にて、列方向に並んで配置された複数のワード線３５１と、第３層目配線にて、行方向に並んで配置された複数の対をなすビット線３５２，３５３と、それぞれ対をなすビット線の間に配置された複数のＶＤＤ電源配線３５４と、第４層目配線にて、ビット線より１層上の配線層で形成されたＶＳＳ電源配線とを設けた。ＶＳＳ電源配線は、ＶＳＳ電源配線より１層下の配線層で形成された島形状ＶＳＳパターンを介してＣＭＯＳ型ＳＲＡＭセルと接続されており、ＶＳＳ電源配線と島形状ＶＳＳパターンとの接続が１つの島形状ＶＳＳパターンあたり複数のビア部の配置によってなされる。 （もっと読む）

【課題】セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１１と、半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルＭＣを含むメモリセルアレイＭＣＡと、メモリセルに格納されたデータを検出するセンスアンプＳ／Ａと、メモリセルのソース側に電気的に接続されたソースドライバＣＳＤと、メモリセルのソースとセルソースドライバとの間を電気的に接続する第１の配線ＣＳＬ３と、第１の配線と同じ配線層に形成されかつ第１の配線から絶縁され、センスアンプに電気的に接続された第２の配線ＶＳＳＬ３とを備え、第１および第２の配線は、所定間隔ごとに設けられた複数の貫通孔Ｈを有する。 （もっと読む）

基板（基材）上で論理デバイスを製造すること、論理デバイスの表面上に中間半導体基板を形成すること、およびその中間半導体基板上にキャパシタレスメモリセルを製造することを含む集積回路を製造するための方法である。論理デバイスの表面上に形成されるキャパシタレスメモリセルを備える集積回路もまた開示される。それらは、そのような集積回路を含むマルチコアマイクロプロセッサとして使用される。
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【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】キャパシタを有する信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の絶縁膜２６と、ソース／ドレイン拡散層２２に達する第１のコンタクトホール２８ａ内に埋め込まれた第１の導体プラグ３２と、第１の絶縁膜上に形成されたキャパシタ４４と、第１の絶縁膜上に、キャパシタを覆うように形成された第１の水素拡散防止膜４８と、第１の水素拡散防止膜上に形成され、表面が平坦化された第２の絶縁膜５０と、第２の絶縁膜上に形成された第２の水素拡散防止膜５２と、キャパシタの下部電極３８又は上部電極４２に達する第２のコンタクトホール５６内に埋め込まれた第２の導体プラグ６２と、第１の導体プラグに達する第３のコンタクトホール内に埋め込まれた第３の導体プラグ６２と、第２の導体プラグ又は第３の導体プラグに接続された配線６４とを有している。 （もっと読む）

【課題】高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、基板Ｂａに対して垂直方向に延びる一対の柱状部、及び一対の柱状部の下端を連結させるように形成された連結部を有するＵ字状半導体層３５と、柱状部の側面を取り囲むように形成されたメモリゲート絶縁層３４と、柱状部の側面及びメモリゲート絶縁層３４を取り囲むように形成され、メモリトランジスタの制御電極として機能するワード線導電層３１ａ〜３１ｅとを備える。ソース側選択トランジスタは、柱状部の上面から上方に延びるソース側柱状半導体層４４ａと、その側面を取り囲むように空隙Ａｇ２を介して形成され、ソース側選択トランジスタの制御電極として機能すソース側導電層４１ａとを備える。 （もっと読む）

【課題】行依存を低減し、かつ、メモリ・セルの歩留まりを改善するための装置および方法が望まれる。
【解決手段】メモリ・セルのアレイにおいて、メモリ・セルは、ヒューズおよび少なくとも１つのトランジスタを含む。トランジスタは、ヒューズのプログラミングおよび検出を制御するために使用される。プログラム電圧は、第１および第２導電層のスタックに印加される。スタックの第１部分は、プログラム電圧をセルのトランジスタの端子に結合する。スタックの第２部分は、プログラム電圧を他のセルのトランジスタの端子に結合する。 （もっと読む）

【課題】基板からの高さが異なる導電層に、コンタクト窓を形成するＤＲＡＭ等の半導体装置を提供する。
【解決手段】半導体基板１６上に、第１導電パターン１９、２０と第１絶縁膜２６、エッチング特性の異なる第２絶縁膜３０、第３絶縁膜５２、蓄積電極３９、キャパシタ絶縁膜、対向電極４０、エッチング特性の異なる第４絶縁膜４１を形成し、第１導電パターン１９，２０上方に第１開口、対向電極４０上方に第２開口を有するマスクを形成し、第１絶縁膜２６をストッパとして、第１開口下方の第４絶縁膜４１、第２絶縁膜３０をエッチングし、第３絶縁膜５２をストッパとして、第２開口下方の第４絶縁膜４１、対向電極４０をエッチングし、第１開口下方の第１絶縁膜２６をエッチングして第１コンタクトホール４４を形成し、第２絶縁膜３０をストッパとして、第２開口下方の第３絶縁膜５２をエッチングして第２コンタクトホール４２を形成し、導電材を埋め込む。 （もっと読む）

【課題】占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。周辺領域Ａｒ２において、所定位置からカラム方向の（４ｍ−３）番目（ｍは正の整数）及び（４ｍ−２）番目に位置する第１メタル２７は、そのロウ方向の一端側にコンタクト接続部２７ｂを有する。周辺領域において、所定位置からカラム方向の（４ｍ−１）番目及び４ｍ番目に位置する第１メタル２７は、そのロウ方向の他端側にコンタクト接続部２７ａを有する。 （もっと読む）