不揮発性半導体記憶装置及びその製造方法
【課題】高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体からなる第１導電膜３１と、第１導電３１膜に積層された第１絶縁膜２１と、を有する要素積層体ＭＬ１を複数積層した積層構造体ＭＬと、積層構造体ＭＬを積層方向に貫通し、第２導電型の導電領域を有する半導体ピラー２５と、半導体ピラー２５と第１導電膜３１との間に設けられた第２絶縁膜２２と、を備える。半導体ピラー２５は、第１導電膜３１のそれぞれに対向する第１領域４１と、積層方向において第１領域４１どうしの間に設けられ、第１領域４１とは抵抗が異なる第２領域４２と、を有する。
【解決手段】第１導電型の半導体からなる第１導電膜３１と、第１導電３１膜に積層された第１絶縁膜２１と、を有する要素積層体ＭＬ１を複数積層した積層構造体ＭＬと、積層構造体ＭＬを積層方向に貫通し、第２導電型の導電領域を有する半導体ピラー２５と、半導体ピラー２５と第１導電膜３１との間に設けられた第２絶縁膜２２と、を備える。半導体ピラー２５は、第１導電膜３１のそれぞれに対向する第１領域４１と、積層方向において第１領域４１どうしの間に設けられ、第１領域４１とは抵抗が異なる第２領域４２と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
２次元シリコン基板平面上での微細化によるデバイスの高集積化が限界となりつつある。半導体メモリにおける高集積化の大きな目的はビット単価の低減による大容量化である。その解決策として、トランジスタを積層して３次元化する方法がある。
【０００３】
ただし、単純に一層ずつ加工積層していく方法では、積層化に必用な工程増がコスト増加を導く。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増大がそのコスト増の主な要因であり、また、コストの増大傾向は層数が増加するに従い顕著となる。このため、積層化による１ビットあたりのシリコン面積の縮小化は、シリコン平面上における微細化と同等のビット単価の低減に繋がらず、大容量化の方法としては課題を有する。
【０００４】
この課題を解決する方法として、発明者は、一括加工型の積層構造の不揮発性半導体記憶装置を発明した（例えば、特許文献１参照）。一括加工型の積層構造は、パターニングに必用なリソグラフィの工程数が積層数に依存しないという特徴を有する。このため、一括加工型の積層構造で積層数を増加した場合には、１ビットあたりのシリコン面積を縮小し、かつ、ビット単価を低減させることが可能となる。
【０００５】
一方、一度データを書き込んだ後は、データの消去やデータの再書き込みは不可能で、読み出しのみが可能であるワン・タイム・プログラマブル・メモリ（ＯＴＰメモリ）がある。
【０００６】
一括加工型の積層構造は、ＯＴＰメモリにも適用できる。例えば、多数積層した電極膜を円柱状のシリコンピラーで貫通し、その多層の電極膜とシリコンピラーとの交点に、シリコン酸化膜を形成することでＯＰＴメモリが構成される。
【０００７】
すなわち、例えば、シリコンピラーをｎ型半導体とし、積層された電極膜をｐ型半導体とすることで、シリコン酸化膜を破壊後に、シリコンピラーと電極膜との交差部分にＰＮ接合型のダイオードが形成される。
【０００８】
このとき、各ダイオードまでの電流経路となるシリコンピラーにおける電圧降下を抑制する必要がある。これに対し、シリコンピラーを低抵抗にするために、シリコンピラーに高濃度でドーピングし、それに伴い電極膜にも高濃度にドーピングすると、シリコン絶縁膜の破壊後には高濃度ドーピングのｎ型及びｐ型半導体どうしが接することになり、逆方向の漏れ電流が大きくなり、信号検出が困難になる。逆に、シリコンピラーのドーピング濃度を下げると、電極膜を構成するｎ型半導体から発生する空乏層の領域が拡大し、上下の電極膜間での漏れ電流が増大し、やはり信号検出が困難である。また、シリコンピラーのドーピング濃度を下げると、シリコンピラーの抵抗が上昇してしまう。このように、従来のＰＮ型のダイオード構造では、シリコンピラーにおける電圧降下、逆方向の漏れ電流の増大、上下の電極膜間での漏れ電流の増大、及び、シリコンピラーの抵抗の上昇、のいずれかが発生し、より安定した動作を得るためには改良の余地がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、複数の要素積層体が第１方向に積層された積層構造体であって、前記要素積層体のそれぞれは、前記第１方向に対して垂直に設けられた第１導電型の半導体からなる第１導電膜と、前記第１導電膜と前記第１方向に積層された第１絶縁膜と、を有する積層構造体と、前記積層構造体を前記第１方向に貫通し、第２導電型の導電領域を有する半導体ピラーであって、前記第１導電膜のそれぞれに対向する第１領域と、前記第１方向において前記第１領域どうしの間に設けられ、前記第１領域とは抵抗が異なる第２領域と、を有する半導体ピラーと、前記半導体ピラーと前記第１導電膜との間に設けられた第２絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【００１２】
また、本発明の他の一態様によれば、基板の主面の上に、第１導電型の半導体からなる第１導電膜、第１絶縁膜、第２導電型の半導体からなる第２導電膜、及び、第３絶縁層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記第１導電膜の積層工程と、前記第１絶縁膜の積層工程と、前記第１導電膜の積層工程と前記第１絶縁層の積層工程との間に実施される前記第２導電膜の積層工程と、前記第２導電膜の積層工程と前記第１導電膜の積層工程との間に実施される前記第３絶縁膜の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、前記主面に対して垂直な第１方向において前記積層構造体を貫通する貫通ホールを形成する工程と、前記貫通ホールの内壁に第２絶縁膜を形成し、前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、前記第２導電膜に含まれる不純物を前記半導体ピラーに拡散させ、前記半導体ピラーの前記第１方向において交互に配列した不純物濃度の高い領域と低い領域の周期構造を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図６】比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図８】図７に続く工程順模式的断面図である。
【図９】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１０】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図１３】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１６】
（第１の実施の形態）
図１及び図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、図１は、図３及び図４のＡ−Ａ’線断面図であり、図２は、図３及び図４のＢ−Ｂ’線断面図である。図３の左側の部分は、図４の矢印Ｃの方向からみたときの平面図であり、図３の右側の部分は、絶縁部分を省略して描いた透視平面図である。また、図４においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１７】
図１〜図４に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１１０は、積層構造体ＭＬを備える。積層構造体ＭＬは、例えば、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。
【００１８】
積層構造体ＭＬは、後述する要素積層体ＭＬ１を複数層有している。すなわち、積層構造体ＭＬにおいては、要素積層体ＭＬ１が、主面１１ａに垂直な方向に複数層積層されている。
【００１９】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸とＸ軸とに垂直な方向をＹ軸方向（第３方向）とする。
【００２０】
積層構造体ＭＬにおける要素積層体ＭＬ１の積層方向は、Ｚ軸方向である。
【００２１】
図１及び図２に表したように、要素積層体ＭＬ１のそれぞれは、Ｚ軸方向に積層された第１導電膜３１及び第１絶縁膜２１を有する。なお、要素積層体ＭＬ１において、第１導電膜３１及び第１絶縁膜２１のＺ軸方向における上下関係は任意である。以下では、半導体基板１１の側に第１絶縁膜２１が配置され、第１導電膜３１が第１絶縁膜２１の上側に配置される場合として説明する。
【００２２】
すなわち、積層構造体ＭＬにおいては、主面１１ａに対して平行に設けられた第１導電膜３１と第１絶縁膜２１とが交互に積層された構造を有している。
【００２３】
第１導電膜３１は、第１導電型の半導体からなる。第１導電膜３１には、例えば、ポリシリコンを用いることができる。第１導電型は、ｎ型及びｐ型のいずれであっても良い。以下、説明を簡単にするために、第１導電膜３１はｎ型とする。
【００２４】
不揮発性半導体記憶装置１１０は、この積層構造体ＭＬをＺ軸方向に貫通する半導体ピラー２５と、半導体ピラー２５と第１導電膜３１との間に設けられた第２絶縁膜２２と、をさらに備える。
【００２５】
なお、不揮発性半導体記憶装置１１０は、第１導電膜３１及び半導体ピラー２５に電位を付与する駆動回路１２をさらに備えても良い。
【００２６】
半導体ピラー２５は、第２導電型の領域を有する。第１導電膜３１が、第１導電型のｎ型である場合、半導体ピラー２５は、第２導電型のｐ型の領域を有する。本具体例では、ｐ型の領域は、後述する第２領域４２である。第２領域４２に関しては後述する。
【００２７】
なお、本具体例では、第２導電型の領域は、半導体ピラー２５において部分的に設けられるが、後述する第２の実施形態のように、半導体ピラー２５の全体を第２導電型としても良い。
【００２８】
半導体ピラー２５には、例えば、アモルファスシリコン及びポリシリコン等の各種のシリコンを用いることができる。ただし、本発明はこれに限らず、半導体ピラー２５には、任意の半導体材料を用いることができる。
【００２９】
第２絶縁膜２２には、例えばシリコン酸化膜等を用いることができる。ただし、本発明はこれに限らず、第２絶縁膜２２には、任意の絶縁材料を用いることができる。
【００３０】
半導体ピラー２５及び第２絶縁膜２２は、例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨを形成し、貫通ホールＴＨの内側の側壁に、第２絶縁膜２２となる例えば酸化シリコン膜を堆積させた後に、貫通ホールＴＨの残余の空間に例えばシリコンを埋め込むことで形成できる。
【００３１】
そして、半導体ピラー２５は、Ｚ軸方向に交互に設けられた第１領域４１と第２領域４２とを有する。第１領域４１は、半導体ピラー２５の第１導電膜３１のそれぞれに対向する部分に設けられる。第２領域４２は、半導体ピラー２５のＺ軸方向において第１領域４１どうしの間に設けられる。
【００３２】
そして、第２領域４２は、第１領域４１とは抵抗が異なる。後述するように、本具体例では、第２領域４２の抵抗は、第１領域４１よりも低い。
【００３３】
このような構成を有する不揮発性半導体記憶装置１１０においては、半導体ピラー２５と第１導電膜３１とが交差する部分にメモリセルＭＣが形成される。
【００３４】
なお、本具体例では、積層構造体ＭＬの半導体基板１１に最も近い要素積層体ＭＬ１の半導体基板１１側には層間絶縁膜２７が設けられ、積層構造体ＭＬの半導体基板１１から最も遠い要素積層体ＭＬ１の半導体基板１１とは反対の側には層間絶縁膜２８が設けられている。ここで、層間絶縁膜２７及び２８も積層構造体ＭＬに含まれるものとする。ただし、層間絶縁膜２７及び２８は、積層構造体ＭＬとは別体と見なしても良い。
【００３５】
また、本具体例では、積層構造体ＭＬと半導体基板１１との間に、ビット線ＢＬ及びワード線ＷＬが設けられている。すなわち、不揮発性半導体記憶装置１１０は、半導体ピラー２５に電気的に接続された半導体層５２と、半導体層５２に対向して設けられＸ軸方向に延在するビット線ＢＬ（第１配線１４）と、Ｙ軸方向に延在するワード線ＷＬ（第２配線１７）と、半導体層５２とワード線ＷＬとの間に設けられたゲート絶縁膜（第５絶縁膜５１）と、をさらに備えている。
【００３６】
半導体ピラー２５とワード線ＷＬとの各交差部において、半導体層５２をチャネルとする縦型トランジスタが形成され、第５絶縁膜５１がこの縦型トランジスタのゲート絶縁膜となる。縦型トランジスタは、半導体ピラー２５を選択する選択ゲートトランジスタＳＧとして機能する。
【００３７】
なお、上記では、簡単のために、ワード線ＷＬは、Ｚ軸及びＸ軸に対して直交するＹ軸方向に延在するとしたが、ワード線ＷＬは、Ｚ軸に対して垂直でＸ軸に対して非平行な方向に延在すれば良い。
【００３８】
このように、ビット線ＢＬとワード線ＷＬとは、３次元的に互いに交差するように設けられ、それらの間には、層間絶縁膜１５及び１６が設けられ、ワード線ＷＬどうしの間及びワード線ＷＬと積層構造体ＭＬとの間には、層間絶縁膜１８及び１９が設けられている。また、半導体基板１１とビット線ＢＬとの間には層間絶縁膜１３が設けられている。
【００３９】
不揮発性半導体記憶装置１１０における最小加工寸法をＦとしたとき、図３に例示したように、ワード線ＷＬの配設ピッチは３Ｆとすることができる。例えば、ワード線幅が２Ｆとされ、ワード線ＷＬどうしの間隔がＦとされる。一方、ビット線ＢＬの配設ピッチは２Ｆとすることができる。例えば、ビット線幅がＦとされ、ビット線ＢＬどうしの間隔がＦとされる。
【００４０】
このような構成のワード線ＷＬとビット線ＢＬとの交点に対応する位置のそれぞれに、半導体ピラー２５がＸ−Ｙ平面にマトリクス状に配列されている。この場合、半導体ピラー２５を形成する際の貫通ホールＴＨの径をＦにすることができる。従って、半導体ピラー２５の径は、貫通ホールＴＨの径から第２絶縁膜２２の厚さの２倍だけ小さい値となる。
【００４１】
図４に表したように、マトリクス状に配列した半導体ピラー２５が設けられる領域が、３次元のメモリ領域ＭＲとなる。そして、第１導電膜３１のそれぞれは、ソース線ＳＬとしての機能を有する。第１導電膜３１のそれぞれは、例えば、貫通電極ＳＬａ、配線ＳＬｂ及び貫通電極ＳＬｃを介して、ソース線ドライバＳＬＤ（図示しない）に接続される。
【００４２】
ビット線ＢＬのそれぞれは、例えば、例えば、貫通電極ＢＬａ、配線ＢＬｂ及び貫通電極ＢＬｃを介して、ビット線ドライバＢＬＤ（図示しない）に接続される。そして、ワード線ＷＬのそれぞれは、例えば、例えば、貫通電極ＷＬａ、配線ＷＬｂ及び貫通電極ＷＬｃを介して、ワード線ドライバＷＬＤ（図示しない）に接続される。
【００４３】
不揮発性半導体記憶装置１１０においては、ソース線ドライバＳＬＤ、ビット線ドライバＢＬＤ及びワード線ドライバＷＬＤによって、第１導電膜３１及び半導体ピラー２５に所定の電位が付与される。すなわち、駆動回路１２は、ソース線ドライバＳＬＤ、ビット線ドライバＢＬＤ及びワード線ドライバＷＬＤの少なくともいずれかを含む。そして、ソース線ドライバＳＬＤ、ビット線ドライバＢＬＤ及びワード線ドライバＷＬＤの少なくともいずれかは、半導体基板１１の上に設けることができる。
【００４４】
図５に表したように、不揮発性半導体記憶装置１１０においては、積層構造体ＭＬの下層には、選択ゲートトランジスタＳＧが設けられ、ワード線ＷＬが選択ゲートトランジスタＳＧのゲート電極となる。そして、選択ゲートトランジスタＳＧの半導体層５２の一方は、積層構造体ＭＬに形成されるメモリセルＭＣの半導体ピラー２５に接続され、他方は、ビット線ＢＬに接続される。ワード線ＷＬ及びビット線ＢＬのそれぞれは、駆動回路１２の、それぞれワード線ドライバＷＬＤ（図示しない）及びビット線ドライバＢＬＤ（図示しない）に接続される。
【００４５】
メモリセルＭＣのそれぞれは、アンチフューズＡＦとダイオードＤを有する。第２絶縁膜２２が、アンチフューズＡＦとなり、半導体ピラー２５及び第１導電膜３１がダイオードＤとなる。そして、第１導電膜３１が、ソース線ＳＬとなり駆動回路１２のソース線ドライバＳＬＤ（図示しない）に接続される。
【００４６】
すなわち、所定のソース線ＳＬである第１導電膜３１と、所定の半導体ピラー２５と、を介して、それらの間の第２絶縁膜２２（例えばシリコン酸化膜）に過大な電流を流すことで第２絶縁膜２２を選択的に破壊し、アンチフューズＡＦとして機能させる。そして、第２絶縁膜２２の抵抗の変化により、データの”１”と”０”とを記憶する。第２絶縁膜２２が破壊されている場合が低抵抗の状態に対応し、破壊されていない場合が高抵抗の状態に対応し、それぞれがデータの”１”及び”０”に対応する。そして、第２絶縁膜２２を選択的に破壊することでデータの書き込みを行う。一度破壊した第２絶縁膜２２は修復されず、不揮発性半導体記憶装置１１０は、一度だけ書き込みが可能なＯＰＴメモリとして利用できる。
【００４７】
そして、不揮発性半導体記憶装置１１０においては、以下のような動作が行われる。
まず、読み出すビットが接続されたビット線ＢＬの電位をＨｉｇｈレベルＶｈＢに設定し、非選択のビット線ＢＬをＬｏｗレベルＶｌＢの電圧に固定する。次に、読み出すビットの層に対応するソース線ＳＬ（第１導電膜３１）の電位をＬｏｗレベルＶｌＳに設定し、非選択のソース線ＳＬをＨｉｇｈレベルＶｈＢに設定する。次に、読み出すビットに対応する選択ゲートトランジスタＳＧをオン状態にする。
【００４８】
以上の電位関係にすることで、読み出すビットに対応するダイオードＤにのみ順方向バイアスが印加される。そして、読み出すビット以外に接続されたダイオードＤは逆方向のバイアスが印加された状態か、または、同電位が印加された状態となるため電流が流れないか、または、逆バイアスによる漏れ電流が流れるのみとなる。
【００４９】
この漏れ電流の総和が、読み出すビットに流れる電流よりも小さければ、読み出すビットは低抵抗状態と判別される。また、反対に、漏れ電流の総和が読み出すビットを流れる電流よりも大きければ、読み出すビットは高抵抗状態であると判別される。
これにより、不揮発性半導体記憶装置１１０は、ＯＴＰメモリとして動作する。
【００５０】
なお、実際の回路では、ビット線ＢＬとソース線ＳＬのＬｏｗレベルにずれが生じ、わずかに順方向バイアス状態となる場合も考慮する必要がある。従って、図５に例示した例では、ソース線ＳＬのＬｏｗレベルＶｌＳは、ビット線ＢＬのＬｏｗレベルＶｌＢよりもわずかに高い電位に設定される。また、同じ理由で、ソース線ＳＬのＨｉｇｈレベルＶｈＳは、ビット線ＢＬのＨｉｇｈレベルＶｈＢよりもわずかに高い電位に設定される。
【００５１】
既に説明したように、半導体ピラー２５の第２領域４２は、第１領域４１とは抵抗が異なる。すなわち、本具体例では、半導体ピラー２５の第１導電膜３１に対向する第１領域４１が真性半導体である。そして半導体ピラー２５において第１領域４１とＺ軸方向において交互に設けられる第２領域４２が、第２導電型の導電領域である。そして、第２領域４２の抵抗は、第１領域４１よりも低い。
【００５２】
すなわち、第１領域４１に含まれる不純物の第１濃度Ｃ１は、第２領域４２に含まれる不純物の第２濃度Ｃ２よりも低い。第１領域４１は、実質的に不純物を含まない場合もあり、第１濃度Ｃ１は、実質的に零の場合もある。
【００５３】
例えば、第１導電膜３１が第１不純物（例えばＡｓ）を第３濃度Ｃ３で含む時、第２領域４２に含まれる不純物の第２濃度Ｃ２は、第３濃度Ｃ３よりも低く設定することができる。
【００５４】
これにより、第１導電膜３１、第１領域４１及び第２領域４２において、例えば、ｎ＋／ｉ／ｐ−のＰＩＮ型ダイオードが形成される。
【００５５】
第１領域４１及び第２領域４２は、例えば以下のような構成を有している。
本具体例では、第１導電膜３１には、ｎ型（第１導電型）の半導体が用いられる。例えば、第１導電膜３１には、第１不純物としてＡｓ（ヒ素）を、高濃度の第３濃度Ｃ３で含有するｎ＋−Ｓｉ膜が用いられる。
【００５６】
そして、要素積層体ＭＬ１のそれぞれは、第１導電膜３１と第１絶縁膜２１との間に設けられた第２導電膜３２と、第２導電膜３２と第１導電膜３１との間に設けられた第３絶縁膜２３と、をさらに有する。なお、要素積層体ＭＬ１が積層された積層構造体ＭＬにおいては、第１導電膜３１どうしの間のそれぞれに第２導電膜３２が配置され、第１導電膜３１と第２導電膜３２との間のいずれかに、第１絶縁膜２１または第３絶縁膜２３が配置される。なお、第１導電膜３１と第２導電膜３２のＺ軸方向における上下関係は任意である。
【００５７】
第２導電膜３２には、ｐ型（第２導電型）の半導体が用いられる。本具体例では、第２導電膜３２には、第２不純物としてＢ（ホウ素）を高濃度の第４濃度Ｃ４で含有するｐ＋−Ｓｉ膜が用いられる。
【００５８】
そして、半導体ピラー２５には、真性半導体が用いられる。すなわち、本具体例では、半導体ピラー２５には、ｉ−Ｓｉが用いられる。
【００５９】
そして、本具体例では、第１領域４１は、半導体ピラー２５において第１導電膜３１に対向する部分であり、第２領域４２は、半導体ピラー２５において第２導電膜３２に対向する部分である。このように、第１導電膜３１及び第２導電膜３２がＺ軸方向に交互に設けられるので、第２領域４２は、半導体ピラー２５のＺ軸方向において第１領域４１どうしの間に設けられている。
【００６０】
このような構成を有する不揮発性半導体記憶装置１１０において、例えば、１０５０℃で３０秒の熱処理を行うことで、第２導電膜３２にドープしたＢ（第２不純物）が、第２絶縁膜２２を透過して半導体ピラー２５中に拡散される。このため、第２導電膜３２に対向する第２領域４２には、Ｂ（第２不純物）が導入され、第２領域４２は第２導電型の導電領域となる。すなわち、第２領域４２は、ｐ−Ｓｉとなる。
【００６１】
なお、この時、第２領域４２の第２不純物の第２濃度Ｃ２は、第２導電膜３２の第４濃度Ｃ４よりも低い。また、第２領域４２の第２不純物の第２濃度Ｃ２は、第１導電膜３１の第３濃度Ｃ３よりも低い。
そして、半導体ピラー２５において、ｐ型の不純物であるＢの濃度が高い領域（第２領域４２）と、低い領域（第１領域４１）とが、Ｚ軸方向に交互に積層される。
【００６２】
なお、第２導電膜３２からＢが拡散する領域は、第２領域４２に限定され、例えば、第１領域４１にはＢが実質的に拡散されない。従って、第１領域４１は、ｉ−Ｓｉである。また、第１導電膜３１にドープしたＡｓは、第２絶縁膜２２であるシリコン酸化膜によってブロックされるため、半導体ピラー２５には実質的に拡散しない。
【００６３】
これにより、不揮発性半導体記憶装置１１０においては、第２絶縁膜２２を破壊した後に、ソース線ＳＬとして機能する第１導電膜３１と、半導体ピラー２５の第１領域４１及び第２領域４２と、において、ｎ＋／ｉ／ｐ−のＰＩＮ型ダイオードが形成される。このＰＩＮ型ダイオードによって、ＯＴＰメモリとしてのダイオード特性を確保しつつ、第２領域４２によって隣接するソース線ＳＬである第１導電膜３１どうしの間における漏れ電流を抑制することができる。
【００６４】
これにより、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供される。
【００６５】
（第１の比較例）
図６は、比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
第１の比較例の不揮発性半導体記憶装置１１９ａの平面構造は、不揮発性半導体記憶装置１１０と同様であるので、以下では、不揮発性半導体記憶装置１１９ａの不揮発性半導体記憶装置１１０と異なる部分について説明する。
なお、図６は、不揮発性半導体記憶装置１１０の図３のＡ−Ａ’線断面に相当する図である。
【００６６】
図６に表したように、不揮発性半導体記憶装置１１９ａにおいては、半導体ピラー２５が均一な層となっており、第１領域４１及び第２領域４２が設けられていない。
【００６７】
すなわち、不揮発性半導体記憶装置１１９ａにおける積層構造体ＭＬの要素積層体ＭＬ１は、Ｚ軸方向に積層された第１導電膜３１と第１絶縁膜２１とを有しているのみで、第２導電膜３２及び第３絶縁膜２３を有していない。
【００６８】
そして、第１導電膜３１には、例えばｎ＋−Ｓｉが用いられ、半導体ピラー２５には、例えばｐ＋−Ｓｉが用いられる。なお、第１絶縁膜２１及び第２絶縁膜２２には、不揮発性半導体記憶装置１１０と同様にシリコン酸化膜が用いられる。
【００６９】
このような不揮発性半導体記憶装置１１９ａにおいて、第２絶縁膜２２であるシリコン酸化膜を破壊した後に、第１導電膜３１及び半導体ピラー２５のＰＮ接合からなるダイオードが形成される。そして、第１導電膜３１と半導体ピラー２５の交差部分がメモリセルＭＣとなり、これを用いて、ＯＴＰメモリとして利用できる。
【００７０】
半導体ピラー２５は、各メモリセルＭＣまでの電流経路となる。この電流経路における電圧降下の抑制のために、半導体ピラー２５に高濃度で例えばｐ型不純物をドーピングして、半導体ピラー２５を低抵抗化する方策が考えられる。この時、それに伴い第１導電膜３１も高濃度でｎ型不純物がドーピングされる。このため、第２絶縁膜２２の破壊後には、高濃度ドーピングのｎ型及びｐ型半導体どうしが接することになり、逆方向の漏れ電流が大きくなり、信号検出が困難になる。
【００７１】
逆に、半導体ピラー２５の例えばｐ型不純物のドーピング濃度を下げると、第１導電膜３１を構成するｎ型半導体から発生する空乏層の領域が拡大し、上下の第１導電膜３１の間での漏れ電流が増大し、やはり信号検出が困難である。そして、半導体ピラー２５の例えばｐ型不純物のドーピング濃度がさらに低い場合は、メモリセルＭＣまでの電流経路における電圧降下が大きくなり、メモリセルＭＣに印加される電圧がＺ軸方向で変化してしまい、安定して動作しなくなる。
【００７２】
このように、比較例の不揮発性半導体記憶装置１１９ａのように、ＰＮ型のダイオード構造では、半導体ピラー２５における電圧降下、逆方向の漏れ電流の増大、及び、上下の第１導電膜３１の間の漏れ電流の増大のいずれかが発生し、安定して動作させることが困難であった。
【００７３】
このとき、上下の第１導電膜３１の間の漏れ電流の増大を抑制するために、第１絶縁膜２１の膜厚を厚くして、第１導電膜３１どうしの間隔を広げる方策が考えられる。しかし、この場合には、半導体ピラー２５のＺ方向における長さが長くなり、結果として、半導体ピラー２５における電圧降下を増大させる原因となる。
【００７４】
（第２の比較例）
第２の比較例の不揮発性半導体記憶装置１１９ｂ（図示しない）は、不揮発性半導体記憶装置１１９ａに対して、以下が異なる。
すなわち、不揮発性半導体記憶装置１１９ｂにおいては、第１導電膜３１に、例えば例えば、ＰｔやＲｕなどのように仕事関数が高い金属材料を用い、半導体ピラー２５に例えば、ｎ型半導体を用いる。そして、第１絶縁膜２１には、例えば、シリコン酸化膜を用いる。そして、第２絶縁膜２２には、第１導電膜３１に用いられる金属材料の酸化物が用いられる。なお、この場合には、第２絶縁膜２２は、半導体ピラー２５の周囲にＺ方向に連続的に設けられるのではなく、第２絶縁膜２２は、第１導電膜３１と半導体ピラー２５とが交差する部分にのみ設けられる。
【００７５】
このような構造の不揮発性半導体記憶装置１１９ｂにおいては、第２絶縁膜２２の破壊後に、第１導電膜３１と半導体ピラー２５とが交差する部分にショットキー接合型のダイオードが形成される。
【００７６】
ショットキー接合型のダイオードは高いオン／オフ比を確保することが難しい。このため、逆方向電圧が印加されたダイオードの漏れ電流と、選択されたダイオードの順方向の電流との区別が困難で、一本のビット線ＢＬやワード線ＷＬに接続されるダイオードの数、すなわち、メモリセルＭＣの数を増やすことが困難である。
【００７７】
一方、本実施形態に係る不揮発性半導体記憶装置１１０においては、第１導電膜３１どうしの間に、第１導電膜３１の導電型とは異なる導電型を有する第２導電膜３２が、挿入される。そして、これによって、半導体ピラー２５において、低濃度のｐ型半導体（ｐ−−Ｓｉ）の第２領域４２と、不純物を実質的に含まない（ｉ−Ｓｉ）の第１領域４１と、が交互に形成される。このため、半導体ピラー２５における電圧降下が抑制され、同時に、第２領域４２によって、第１導電膜３１どうしの間の漏れ電流が低減される。
【００７８】
そして、ｐ型半導体とｎ型半導体との間に真性半導体を挿入したＰＩＮ型ダイオードを用いるので漏れ電流を小さくすることができる。なお、このＰＩＮ型ダイオードは、ショットキー接合型のダイオードに比べて漏れ電流が小さい。
【００７９】
すなわち、不揮発性半導体記憶装置１１０においては、メモリセルＭＣとして、オン／オフ比が高いＰＩＮ型ダイオードを用いることで、一本のビット線ＢＬやワード線ＷＬに接続されるダイオードの数、すなわち、メモリセルＭＣの数を増大することができる。
【００８０】
このように、不揮発性半導体記憶装置１１０によれば、高オン／オン比のＰＩＮ型のダイオードを用いつつ、上下のソース線ＳＬどうしの干渉を抑制し、安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供される。
【００８１】
なお、不揮発性半導体記憶装置１１０において、第２絶縁膜２２は、半導体ピラー２５と第１導電膜３１との間だけではなく、半導体ピラー２５と、第２導電膜３２、第１絶縁膜２１及び第３絶縁膜２３と、の間に延在して設けられているが、本発明はこれに限らない。
【００８２】
例えば、第２絶縁膜２２は、半導体ピラー２５と第１導電膜３１との間の他に、半導体ピラー２５と第２導電膜３２との間に延在して設けられていても良く、半導体ピラー２５と、第１絶縁膜２１及び第３絶縁膜２３と、の間には設けられていなくても良い。
【００８３】
すなわち、不揮発性半導体記憶装置１１０においては、半導体ピラー２５の第２領域４２が、第２導電膜３２からの第２絶縁膜２２を介しての不純物の拡散によって形成されており、場合によっては、第２絶縁膜２２は、半導体ピラー２５と、第１絶縁膜２１及び第３絶縁膜２３と、の間には設けられていなくても良い。
【００８４】
さらに、半導体ピラー２５に第２導電型の第２領域４２が形成されれば良く、第２絶縁膜２２は、半導体ピラー２５と第１絶縁膜２１との間に設けられるだけでも良い。
【００８５】
また、上記の具体例では、第１導電膜３１に含まれる第１不純物はＡｓであり、第２導電膜３２に含まれる第２不純物はＢであり、第２領域４２は、第２導電膜３２から第２絶縁膜２２を介して半導体ピラー２５中に拡散した第２不純物であるＢを含む構造であった。そして、この拡散は熱処理によるものであった。すなわち、Ｂがシリコン酸化膜を透過し易く、Ａｓがシリコン酸化膜によってブロックされる性質を利用して、第２導電膜３２に含まれる第２不純物のみを選択的に半導体ピラー２５中に拡させて第２領域４２を形成した。
【００８６】
このように、第２絶縁膜２２における第２不純物に対する透過性が、第１不純物に対する透過性とは異なることで、選択的に、第１不純物及び第２不純物のいずれかを第１導電膜３１及び第２導電膜３２のいずれかからから選択的に半導体ピラー２５中に導入できる。
【００８７】
具体的には、例えば、第２絶縁膜２２における第２不純物に対する透過性は、第１不純物に対する透過性よりも低く設定されることができる。
これにより、効率的に第１領域４１と第２領域４２とを半導体ピラー２５に形成することができる。
【００８８】
ただし、本発明は、これに限らず、第１領域４１及び第２領域４２の形成には任意の方法を用いることができる。
例えば、第２導電膜３２に所定の電位を与え、第２導電膜３２と半導体ピラー２５との間に電位差を作り、その電位差によって第２導電膜３２と対向する部分の第２絶縁膜２２を絶縁破壊することによって、その破壊された部分を介して、第２導電膜３２から半導体ピラー２５へ第２不純物（例えばＢ）を導入しても良い。
【００８９】
このように、第２領域４２は、第２絶縁膜２２に選択的に形成された破壊部を介して、第２導電膜３２から半導体ピラー２５中に拡散した第２不純物を含むことができる。
【００９０】
すなわち、第２領域４２は、第２導電膜３２から拡散した第２不純物を含む。これにより、第２濃度Ｃ２（第２領域４２における第２不純物の濃度）は、第４濃度Ｃ４（第２導電膜３２における第２不純物の濃度）よりも低くすることが、比較的簡単に制御性良く可能となる。そして、第２濃度Ｃ２を、第３濃度Ｃ３（第１導電膜３１における第１不純物の濃度）よりも低くすることが、比較的簡単に制御性良く可能となる。
【００９１】
なお、上記では、第１導電型がｎ型であり第２導電型がｐ型である例を説明したが、本発明はこれに限らない。すなわち、第１導電型をｐ型とし第２導電型をｎ型としても良い。この場合には、第１導電膜３１に第１不純物として例えばＢをドープし、第２導電膜３２に第２不純物として例えばＡｓをドープすることができる。
【００９２】
この場合には、第２導電膜３２にドープされたＡｓは、第２絶縁膜２２のシリコン酸化膜によってブロックされるので、Ａｓは熱拡散によっては第２導電膜３２から半導体ピラー２５中には実質的に導入されない。従って、この構成の場合には、第２導電膜３２と半導体ピラー２５との間に電位を与えて、第２導電膜３２が対向する部分の第２絶縁膜２２を選択的に破壊して、その破壊部分から、Ａｓを半導体ピラー２５中に導入する手法を採用することができる。
【００９３】
また、上記のように、第１導電型をｐ型とし第２導電型をｎ型とした場合には、図４に例示したダイオードＤの抜きが逆になる。従って、図４に関して説明した動作において、電位の関係は、逆に設定される。
【００９４】
第１不純物及び第２不純物には、上記の他の任意の材料を用いることができる。例えば、ｎ型半導体の場合には、Ａｓの他、例えばリン（Ｐ）及びアンチモン（Ｓｂ）を用いることができ、また、ｐ型半導体の場合には、Ｂの他、例えばインジウム（Ｉｎ）を用いることができる。
【００９５】
そして、第２絶縁膜２２として用いられる材料における、第１不純物及び第２不純物に対する透過／遮蔽性の違いを利用して、選択的に第１不純物及び第２不純物のいずれか一方を、第２絶縁膜２２を透過させて半導体ピラー２５中に導入し、いずれか他方を第２絶縁膜２２でブロックすることができる。
【００９６】
これにより、半導体ピラー２５において、第１領域４１と第２領域４２とを効率的に制御性良く形成することができる。
【００９７】
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図８は、図７に続く工程順模式的断面図である。
なお、これらの図は、図３及び図４のＡ−Ａ’線に相当する断面図である。
【００９８】
図７（ａ）に表したように、まず、半導体基板１１であるシリコン基板の上に、メモリセルＭＣを駆動する駆動回路１２を形成し、その上に、層間絶縁膜１３を堆積し平坦化し、その上に、ビット線ＢＬ（第１配線１４）となる導電膜を形成した後、その導電膜をＸ軸方向に延在する帯状の形状に加工してビット線ＢＬを形成する。
【００９９】
その後、ビット線ＢＬの間に層間絶縁膜１３ａを埋め込んだ後に、層間絶縁膜１５及び１６、ワード線ＷＬ（第２配線１７）となる導電膜、並びに、層間絶縁膜１８を形成する。そして、これらの膜を、Ｙ軸方向に延在する帯状の形状に加工して、ワード線ＷＬを形成する。そして、ワード線ＷＬどうしの間に形成された空間に層間絶縁層１９を埋め込み、平坦化する。
【０１００】
そして、ビット線ＢＬとワード線ＷＬとがＺ軸方向から見たときに交差する部分に、ビット線ＢＬに到達するホールを形成し、そのホールの内側の壁面にゲート絶縁膜となる第５絶縁膜５１を形成し、ホールの底面の第５絶縁膜５１を除去した後に、ホールの残余の空間に例えばアモルファスシリコンを埋め込み平坦化する。このようにして、ホールの内側の絶縁膜の内部に半導体層５２が形成され、選択ゲートトランジスタＳＧが形成される。
【０１０１】
続いて、その上に層間絶縁膜２７を形成した後、例えば、第１絶縁膜２１となるシリコン酸化膜、第２導電膜３２となるポリシリコン層、第３絶縁膜２３となるシリコン酸化膜、及び、第１導電膜３１となるポリシリコン層と、を１つの単位である要素積層体ＭＬ１として、要素積層体ＭＬ１を複数積層する。そして、一番上層の要素積層体ＭＬ１の上に層間絶縁膜２８としてシリコン酸化膜をさらに積層する。これにより、積層構造体ＭＬが形成される。
【０１０２】
このとき、第１導電膜３１には、Ａｓをドーピングしたポリシリコンを用い、第２導電膜３２には、Ｂをドーピングしたポリシリコンを用いる。
【０１０３】
本具体例では、要素積層体ＭＬ１が４層形成されているが、積層数は任意である。すなわち、第１導電膜３１のポリシリコン層の数は、Ｚ軸方向に積層するメモリセルＭＣの数に応じて決定される。
【０１０４】
次に、図７（ｂ）に表したように、フォトリソグラフィとエッチングにより、積層構造体ＭＬをＺ方向に貫通する貫通ホールＴＨを形成する。貫通ホールＴＨは、ワード線ＷＬとビット線ＢＬの交点に形成される選択ゲートトランジスタＳＧの半導体層５２に接続されるように、マトリックス状に形成する。
【０１０５】
次に貫通ホールＴＨの壁面に、第２絶縁膜２２となるシリコン酸化膜を形成し、続いて、貫通ホールＴＨの残余の空間に半導体ピラー２５となるアモルファスシリコンを堆積して埋め込み、その後、積層構造体ＭＬの上の面を平坦化する。
【０１０６】
この後、積層した要素積層体ＭＬ１をソース線ＳＬの形状に加工する。ソース線ＳＬの加工においては、要素積層体ＭＬ１の１層ずつを、ＲＩＥ（Reactive Ion Etching）加工とレジストのスリミング加工を繰り返すことで、ソース線ＳＬの端部において、図４に例示した階段状の構造を形成する。この構造は、後に、各層の第１導電膜３１のコンタクトビア（貫通電極ＳＬａ）を接続するためのコンタクトパッドとして用いられる。そして、貫通電極ＳＬａ、配線ＳＬｂ及び貫通電極ＳＬｃを形成する。
【０１０７】
図８（ｂ）に表したように、例えば、１０５０℃で３０秒の熱工程を施すことによって、第２導電膜３２にドープした第２不純物であるＢが、シリコン酸化膜の第２絶縁膜２２を突き抜け、半導体ピラー２５に拡散し、半導体ピラー２５に局所的にＢを含む第２領域４２が形成される。なお、既に説明したように、第１導電膜３１にドープしたＡｓは、シリコン酸化膜の第２絶縁膜２２によってブロックされ、拡散が抑制されるので、半導体ピラー２５にＡｓが進入することは実質的にない。
【０１０８】
これにより、半導体ピラー２５にはｐ型不純物のＢがドーピングされた領域（第２領域４２）と、ドープされていない領域（第１領域４１）と、がＺ軸方向に交互に形成される。
【０１０９】
以上の製造方法では、一括して貫通ホールＴＨを開口してメモリセルＭＣを形成するので、メモリセルＭＣの層数を増加させてもリソグラフィの工程数は同じ数となりコスト増を最小限に抑えることが可能である。
【０１１０】
このようにして作製された不揮発性半導体記憶装置１１０においては、半導体ピラー２５に、第１領域４１と第２領域４２とがＺ軸方向に交互に形成され、これにより、高オン／オン比のＰＩＮ型のダイオードを用いつつ、上下のソース線ＳＬどうしの干渉を抑制し、安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供できる。
【０１１１】
なお、本具体例では、第２領域４２は、半導体ピラー２５の第２導電膜３２に対向する部分の、第２絶縁膜２２の側に局在して設けられている。すなわち、第２領域４２は、Ｘ−Ｙ平面で切断したときに、中空環状の形状を有している。ただし、本発明はこれに限らず、第２領域４２の形状は任意である。
【０１１２】
図９は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図９は、図３及び図４のＡ−Ａ’線断面に相当する断面図である。
図９に表したように、第１の実施形態に係る別の不揮発性半導体記憶装置１１１においては、第２領域４２はＸ−Ｙ平面で切断したときに、中空でない連続的な円盤状の形状を有している。そして、この場合にも、第２領域４２は、Ｚ軸方向において、第１領域４１どうしの間に設けられている。
【０１１３】
図１０は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図１０は、図３及び図４のＡ−Ａ’線断面に相当する断面図である。
図１０に表したように、第１の実施形態に係る別の不揮発性半導体記憶装置１１２においては、第２領域４２は、半導体ピラー２５の第２導電膜３２に対向する領域から、第１導電膜３１に対向する領域に向けて延在している。そして、第１領域４１は、半導体ピラー２５の第１導電膜３１に対向する部分の、第２絶縁膜２２の側に局在して設けられている。すなわち、第１領域４１は、Ｘ−Ｙ平面で切断したときに、中空環状の形状を有している。
【０１１４】
この場合も、第１導電膜３１、半導体ピラー２５の第１領域４１及び第２領域４２において、ｎ＋／ｉ／ｐ−のＰＩＮ型ダイオードが形成される。
【０１１５】
このような構成の不揮発性半導体記憶装置１１１及び１１２も、高オン／オン比のＰＩＮ型のダイオードを用いつつ、上下のソース線ＳＬどうしの干渉を抑制し、安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供される。
【０１１６】
このように、半導体ピラー２５において第１導電膜３１のそれぞれに対向する第１領域４１（この場合は真性半導体）と、第１領域４１とは抵抗が異なる第２領域４２（この場合はｐ−半導体）と、が、Ｚ方向に交互に設けられれば、第１領域４１及び第２領域４２の形状は任意である。
【０１１７】
なお、本具体例において、第１導電膜３１はソース線ＳＬとして機能するため、第１導電膜３１は駆動回路１２に接続される。一方、第２導電膜３２は、半導体ピラー２５に第２領域４２を形成するために設けられるものであるので、第２導電膜３２は任意の電位に設定でき、また、浮遊電位としても良い。
【０１１８】
本実施形態においては、第２領域４２が、第１導電膜３１（例えばｎ＋−Ｓｉ膜）のそれぞれの間に挿入された第２導電膜３２（例えばｐ＋−Ｓｉ膜）を基にして形成される、例えばｐ−−Ｓｉ膜である例であるが、以下に説明する第２の実施形態では、第２領域４２には、半導体ピラー２５に形成された空乏層が用いられる。
【０１１９】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
なお、図１１は、図３及び図４のＡ−Ａ’線断面に相当する断面図である。すなわち、第２の実施形態に係る不揮発性半導体記憶装置１２０の平面構造は、不揮発性半導体記憶装置１１０と同様とすることができ、以下では、不揮発性半導体記憶装置１２０において、不揮発性半導体記憶装置１１０とは異なる部分について説明する。
【０１２０】
図１１に表したように、不揮発性半導体記憶装置１２０においては、要素積層体ＭＬ１のそれぞれは、第１導電膜３１と第１絶縁膜２１との間に設けられた第３導電膜３３と、第３導電膜３３と第１導電膜３１との間に設けられた第４絶縁膜２４と、をさらに有する。
【０１２１】
なお、要素積層体ＭＬ１においても、第１導電膜３１及び第１絶縁膜２１のＺ軸方向における上下関係は任意である。さらに、第１導電膜３１及び第３導電膜３３のＺ軸方向における上下関係は任意である。すなわち、要素積層体ＭＬ１が積層された積層構造体ＭＬにおいては、第１導電膜３１どうしの間のそれぞれに第３導電膜３３が配置され、第１導電膜３１と第３導電膜３３との間のいずれかに、第１絶縁膜２１または第４絶縁膜２４が配置される。
【０１２２】
そして、第２絶縁膜２２は、第１導電膜３１と半導体ピラー２５との間だけではなく、第３導電膜３３と半導体ピラー２５との間に延在している。
【０１２３】
第１導電膜３１は、第１導電型を有する半導体であり、例えばｎ＋ポリシリコンが用いられる。そして、半導体ピラー２５の全体が第２導電型の導電領域である。すなわち、半導体ピラー２５は、第２導電型であり、例えば、ｐ−ポリシリコンが用いられる。
【０１２４】
すなわち、第１導電膜３１は第１不純物を第３濃度Ｃ３で含み、半導体ピラー２５は第２不純物を第５濃度Ｃ５で含み、第５濃度Ｃ５は第３濃度Ｃ３よりも低く設定することができる。
【０１２５】
第３導電膜３３には、任意の導電性材料を用いることができ、例えば、第１導電型（例えばｎ型）の半導体材料、第２導電型（例えばｐ型）の半導体材料、並びに、合金を含む金属材料の少なくともいずれかを用いることができる。
【０１２６】
第１絶縁膜２１、第２絶縁膜２２及び第４絶縁膜２４には、任意の絶縁材料を用いることができ、例えばシリコン酸化膜を用いることができる。
【０１２７】
そして、不揮発性半導体記憶装置１２０は、第１導電膜３１及び半導体ピラー２５に電位を付与する駆動回路１２をさらに備え、駆動回路１２は、第３導電膜３３にさらに電位を付与する。すなわち、駆動回路１２と第３導電膜３３は電気的に接続されている。
【０１２８】
そして、第２領域４２には、第３導電膜３３に付与された電位によって半導体ピラー２５に形成された空乏層が用いられる。
【０１２９】
なお、不揮発性半導体記憶装置１２０においても、半導体ピラー２５に電気的接続された半導体層５２と、半導体層５２に対向して設けられＸ軸方向に延在するビット線ＢＬ（第１配線１４）と、Ｙ軸方向に延在するワード線ＷＬ（第２配線１７）と、半導体層５２とワード線ＷＬとの間に設けられたゲート絶縁膜（第５絶縁膜５１）と、が設けられている。これにより、半導体ピラー２５の選択及び非選択のいずれかを制御する。そして、選択または非選択の半導体ピラー２５において、選択的に空乏層が形成される。
【０１３０】
すなわち、図１２に表したように、本具体例においては、ソース線ＳＬとして機能する第１導電膜３１のそれぞれの間に、第３導電膜３３が挿入される。この第３導電膜３３は、第１導電膜３１どうしの間の半導体ピラー２５に設けられ、半導体ピラー２５をチャネルとし、第２絶縁膜２２をゲート絶縁膜とするトランジスタ（ゲートトランジスタＧＴ）のゲート電極ＧＥとして機能する。
【０１３１】
すなわち、半導体ピラー２５に形成されメモリセルＭＣどうしの間に、第３導電膜３３をゲート電極ＧＥとするゲートトランジスタＧＴが形成される。
【０１３２】
そして第３導電膜３３に所定の電位が与えられ、これにより、第３導電膜３３に対向する半導体ピラー２５に空乏層が形成され、この空乏層が第２領域４２となる。そして、半導体ピラー２５の第１導電膜３１に対向する部分が第１領域４１となる。そして、第１領域４１と第２領域４２とは互いに交互にＺ軸方向に並ぶ。そして、第２領域４２の抵抗は第１領域４１よりも高い。
【０１３３】
本具体例では、第１導電膜３１に第１導電型（ｎ型半導体）のｎ＋−Ｓｉ膜が用いられ、半導体ピラー２５に第２導電型（ｐ型半導体）のｐ−−Ｓｉ膜が用いられる。そして、例えば、読み出し時において、第３導電膜３３の電位は０Ｖ付近に設定され、選択される半導体ピラー２５は正電位にバイアスされる。これにより、ゲート電極ＧＥ（第３導電膜３３）に対向した部分の半導体ピラー２５にはホールが蓄積する。
【０１３４】
一方、非選択の半導体ピラー２５では、半導体ピラー２５の電位は、０Ｖ付近に設定される。このため、非選択の半導体ピラー２５においては、ゲート電極ＧＥ（第３導電膜３３）に対向した部分の半導体ピラー２５は空乏化した状態となる。この空乏化した状態の領域が第２領域４２となる。この第２領域４２によって、非選択の半導体ピラー２５では、上下の層の第１導電膜３１どうしにおける漏れ電流が低減される。
【０１３５】
このように、不揮発性半導体記憶装置１２０によれば、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供できる。
【０１３６】
（第３の実施の形態）
本発明の第３の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。そして、第１の実施形態に係る不揮発性半導体記憶装置１１０、１１１、１１２のように、第１導電型の第１導電膜３１と、第２導電型の第２導電膜３２と、が交互に積層される構造を有する不揮発性半導体記憶装置を製造する方法である。
図１３は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１３に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板（例えば半導体基板１１）の主面１１ａの上に、第１導電型の半導体からなる第１導電膜３１、第１絶縁膜２１、第２導電型の半導体からなる第２導電膜３２、及び、第３絶縁膜２３を含む要素積層体ＭＬ１を複数層積層して積層構造体ＭＬを形成する工程であって、基板の主面１１ａの上で実施される、前記第１導電膜３１の積層工程と、前記第１絶縁膜２１の積層工程と、前記第１導電膜３１の積層工程と前記第１絶縁膜２１の積層工程との間に実施される前記第２導電膜３２の積層工程と、前記第２導電膜３２の積層工程と前記第１導電膜３１の積層工程との間に実施される前記第３絶縁膜２３の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する第１工程が実施される（ステップＳ１１０）。
例えば、図７（ａ）に関して説明した方法を採用することができる。例えば、第１導電膜３１にはヒ素（Ａｓ）を含むポリシリコンを用い、第２導電膜３２には、ボロン（Ｂ）を含むポリシリコンを用いることができる。
【０１３７】
そして、主面１１ａに対して垂直な第１方向（Ｚ軸方向）において積層構造体ＭＬを貫通する貫通ホールＴＨを形成する第２工程が実施される（ステップＳ１２０）。
例えば、図７（ｂ）に関して説明した方法を採用することができる。
【０１３８】
そして、貫通ホールＴＨの内壁に第２絶縁膜２２を形成し、貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラー２５を形成する第３工程が実施される（ステップＳ１３０）。
例えば、図８（ａ）に関して説明した方法を採用することができる。例えば、不純物を実質的に含まない真性半導体を貫通ホールＴＨに埋め込むことができる。
【０１３９】
そして、第２導電膜３２に含まれる不純物（例えばＢ）を半導体ピラー２５に拡散させ、半導体ピラー２５のＺ軸方向において交互に配列した不純物濃度の高い領域（第２領域４２）と低い領域（第１領域４１）の周期構造を形成する第４工程が実施される（ステップＳ１４０）。
例えば、図８（ｂ）に関して説明した方法を採用することができる。
【０１４０】
これにより、半導体ピラー２５において、例えば、真性半導体である第１領域４１と、Ｂを低濃度に含む第２領域４２とを、Ｚ軸に対して交互に配列させることができ、第１の実施形態に係る不揮発性半導体記憶装置１１０、１１１及び１１２のいずれかを作製することができる。
【０１４１】
これにより、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置の製造方法が提供できる。
【０１４２】
このように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、第１導電膜３１はＡｓを含み、第２導電膜３２はＢを含み、第４工程（ステップＳ１４０）は、第２導電膜３２に含まれるＢを第２絶縁膜２２を介して半導体ピラー２５に拡散させる工程とすることができる。
【０１４３】
この時、第４工程（ステップＳ１４０）では、加熱による第２導電膜３２に含まれる不純物の第２絶縁膜２２を介しての拡散、及び、第２絶縁膜２２に選択的に形成された破壊部を介しての第２導電膜３２に含まれる不純物の拡散、の少なくともいずれかを採用することができる。これにより、制御性良く、第２導電膜３２の不純物を半導体ピラー２５に導入することができる。
【０１４４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１４５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、要素積層体、積層構造体、貫通ホール、半導体ピラー、ワード線、ビット線、ソース線、絶縁膜、絶縁層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４６】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１４８】
１１…半導体基板、 １１ａ…主面、 １２…駆動回路、 １３、１３ａ…層間絶縁膜、 １４…第１配線、 １５、１６、１８、１９、２７、２８…層間絶縁膜、 １７…第２配線、 ２１…第１絶縁膜、 ２２…第２絶縁膜、 ２３…第３絶縁膜、 ２４…第４絶縁膜、 ２５…半導体ピラー、 ３１…第１導電膜、 ３２…第２導電膜、 ３３…第３導電膜、 ４１…第１領域、 ４２…第２領域、 ５１…ゲート絶縁膜（第５絶縁膜）、 ５２…半導体層、 １１０、１１１、１１２、１１９ａ、１１９ｂ、１２０…不揮発性半導体記憶装置、 ＡＦ…アンチフューズ、 ＢＬ…ビット線、 ＢＬＤ…ビット線ドライバ、 ＢＬａ、ＢＬｃ…貫通電極、 ＢＬｂ…配線、 Ｄ…ダイオード、 ＧＥ…ゲート電極、 ＧＴ…ゲートトランジスタ、 ＭＣ…メモリセル、 ＭＬ…積層構造体、 ＭＬ１…要素積層体、 ＭＲ…メモリ領域、 ＳＧ…選択ゲートトランジスタ、 ＳＬ…ソース線、 ＳＬＤ…ソース線ドライバ、 ＳＬａ、ＳＬｃ…貫通電極、 ＳＬｂ…配線、 ＴＨ…貫通ホール、 ＷＬ…ワード線、 ＷＬＤ…ワード線ドライバ、 ＷＬａ、ＷＬｃ…貫通電極、 ＷＬｂ…配線、
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
２次元シリコン基板平面上での微細化によるデバイスの高集積化が限界となりつつある。半導体メモリにおける高集積化の大きな目的はビット単価の低減による大容量化である。その解決策として、トランジスタを積層して３次元化する方法がある。
【０００３】
ただし、単純に一層ずつ加工積層していく方法では、積層化に必用な工程増がコスト増加を導く。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増大がそのコスト増の主な要因であり、また、コストの増大傾向は層数が増加するに従い顕著となる。このため、積層化による１ビットあたりのシリコン面積の縮小化は、シリコン平面上における微細化と同等のビット単価の低減に繋がらず、大容量化の方法としては課題を有する。
【０００４】
この課題を解決する方法として、発明者は、一括加工型の積層構造の不揮発性半導体記憶装置を発明した（例えば、特許文献１参照）。一括加工型の積層構造は、パターニングに必用なリソグラフィの工程数が積層数に依存しないという特徴を有する。このため、一括加工型の積層構造で積層数を増加した場合には、１ビットあたりのシリコン面積を縮小し、かつ、ビット単価を低減させることが可能となる。
【０００５】
一方、一度データを書き込んだ後は、データの消去やデータの再書き込みは不可能で、読み出しのみが可能であるワン・タイム・プログラマブル・メモリ（ＯＴＰメモリ）がある。
【０００６】
一括加工型の積層構造は、ＯＴＰメモリにも適用できる。例えば、多数積層した電極膜を円柱状のシリコンピラーで貫通し、その多層の電極膜とシリコンピラーとの交点に、シリコン酸化膜を形成することでＯＰＴメモリが構成される。
【０００７】
すなわち、例えば、シリコンピラーをｎ型半導体とし、積層された電極膜をｐ型半導体とすることで、シリコン酸化膜を破壊後に、シリコンピラーと電極膜との交差部分にＰＮ接合型のダイオードが形成される。
【０００８】
このとき、各ダイオードまでの電流経路となるシリコンピラーにおける電圧降下を抑制する必要がある。これに対し、シリコンピラーを低抵抗にするために、シリコンピラーに高濃度でドーピングし、それに伴い電極膜にも高濃度にドーピングすると、シリコン絶縁膜の破壊後には高濃度ドーピングのｎ型及びｐ型半導体どうしが接することになり、逆方向の漏れ電流が大きくなり、信号検出が困難になる。逆に、シリコンピラーのドーピング濃度を下げると、電極膜を構成するｎ型半導体から発生する空乏層の領域が拡大し、上下の電極膜間での漏れ電流が増大し、やはり信号検出が困難である。また、シリコンピラーのドーピング濃度を下げると、シリコンピラーの抵抗が上昇してしまう。このように、従来のＰＮ型のダイオード構造では、シリコンピラーにおける電圧降下、逆方向の漏れ電流の増大、上下の電極膜間での漏れ電流の増大、及び、シリコンピラーの抵抗の上昇、のいずれかが発生し、より安定した動作を得るためには改良の余地がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、複数の要素積層体が第１方向に積層された積層構造体であって、前記要素積層体のそれぞれは、前記第１方向に対して垂直に設けられた第１導電型の半導体からなる第１導電膜と、前記第１導電膜と前記第１方向に積層された第１絶縁膜と、を有する積層構造体と、前記積層構造体を前記第１方向に貫通し、第２導電型の導電領域を有する半導体ピラーであって、前記第１導電膜のそれぞれに対向する第１領域と、前記第１方向において前記第１領域どうしの間に設けられ、前記第１領域とは抵抗が異なる第２領域と、を有する半導体ピラーと、前記半導体ピラーと前記第１導電膜との間に設けられた第２絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【００１２】
また、本発明の他の一態様によれば、基板の主面の上に、第１導電型の半導体からなる第１導電膜、第１絶縁膜、第２導電型の半導体からなる第２導電膜、及び、第３絶縁層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記第１導電膜の積層工程と、前記第１絶縁膜の積層工程と、前記第１導電膜の積層工程と前記第１絶縁層の積層工程との間に実施される前記第２導電膜の積層工程と、前記第２導電膜の積層工程と前記第１導電膜の積層工程との間に実施される前記第３絶縁膜の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、前記主面に対して垂直な第１方向において前記積層構造体を貫通する貫通ホールを形成する工程と、前記貫通ホールの内壁に第２絶縁膜を形成し、前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、前記第２導電膜に含まれる不純物を前記半導体ピラーに拡散させ、前記半導体ピラーの前記第１方向において交互に配列した不純物濃度の高い領域と低い領域の周期構造を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図６】比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図８】図７に続く工程順模式的断面図である。
【図９】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１０】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図１３】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１６】
（第１の実施の形態）
図１及び図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、図１は、図３及び図４のＡ−Ａ’線断面図であり、図２は、図３及び図４のＢ−Ｂ’線断面図である。図３の左側の部分は、図４の矢印Ｃの方向からみたときの平面図であり、図３の右側の部分は、絶縁部分を省略して描いた透視平面図である。また、図４においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１７】
図１〜図４に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１１０は、積層構造体ＭＬを備える。積層構造体ＭＬは、例えば、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。
【００１８】
積層構造体ＭＬは、後述する要素積層体ＭＬ１を複数層有している。すなわち、積層構造体ＭＬにおいては、要素積層体ＭＬ１が、主面１１ａに垂直な方向に複数層積層されている。
【００１９】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸とＸ軸とに垂直な方向をＹ軸方向（第３方向）とする。
【００２０】
積層構造体ＭＬにおける要素積層体ＭＬ１の積層方向は、Ｚ軸方向である。
【００２１】
図１及び図２に表したように、要素積層体ＭＬ１のそれぞれは、Ｚ軸方向に積層された第１導電膜３１及び第１絶縁膜２１を有する。なお、要素積層体ＭＬ１において、第１導電膜３１及び第１絶縁膜２１のＺ軸方向における上下関係は任意である。以下では、半導体基板１１の側に第１絶縁膜２１が配置され、第１導電膜３１が第１絶縁膜２１の上側に配置される場合として説明する。
【００２２】
すなわち、積層構造体ＭＬにおいては、主面１１ａに対して平行に設けられた第１導電膜３１と第１絶縁膜２１とが交互に積層された構造を有している。
【００２３】
第１導電膜３１は、第１導電型の半導体からなる。第１導電膜３１には、例えば、ポリシリコンを用いることができる。第１導電型は、ｎ型及びｐ型のいずれであっても良い。以下、説明を簡単にするために、第１導電膜３１はｎ型とする。
【００２４】
不揮発性半導体記憶装置１１０は、この積層構造体ＭＬをＺ軸方向に貫通する半導体ピラー２５と、半導体ピラー２５と第１導電膜３１との間に設けられた第２絶縁膜２２と、をさらに備える。
【００２５】
なお、不揮発性半導体記憶装置１１０は、第１導電膜３１及び半導体ピラー２５に電位を付与する駆動回路１２をさらに備えても良い。
【００２６】
半導体ピラー２５は、第２導電型の領域を有する。第１導電膜３１が、第１導電型のｎ型である場合、半導体ピラー２５は、第２導電型のｐ型の領域を有する。本具体例では、ｐ型の領域は、後述する第２領域４２である。第２領域４２に関しては後述する。
【００２７】
なお、本具体例では、第２導電型の領域は、半導体ピラー２５において部分的に設けられるが、後述する第２の実施形態のように、半導体ピラー２５の全体を第２導電型としても良い。
【００２８】
半導体ピラー２５には、例えば、アモルファスシリコン及びポリシリコン等の各種のシリコンを用いることができる。ただし、本発明はこれに限らず、半導体ピラー２５には、任意の半導体材料を用いることができる。
【００２９】
第２絶縁膜２２には、例えばシリコン酸化膜等を用いることができる。ただし、本発明はこれに限らず、第２絶縁膜２２には、任意の絶縁材料を用いることができる。
【００３０】
半導体ピラー２５及び第２絶縁膜２２は、例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨを形成し、貫通ホールＴＨの内側の側壁に、第２絶縁膜２２となる例えば酸化シリコン膜を堆積させた後に、貫通ホールＴＨの残余の空間に例えばシリコンを埋め込むことで形成できる。
【００３１】
そして、半導体ピラー２５は、Ｚ軸方向に交互に設けられた第１領域４１と第２領域４２とを有する。第１領域４１は、半導体ピラー２５の第１導電膜３１のそれぞれに対向する部分に設けられる。第２領域４２は、半導体ピラー２５のＺ軸方向において第１領域４１どうしの間に設けられる。
【００３２】
そして、第２領域４２は、第１領域４１とは抵抗が異なる。後述するように、本具体例では、第２領域４２の抵抗は、第１領域４１よりも低い。
【００３３】
このような構成を有する不揮発性半導体記憶装置１１０においては、半導体ピラー２５と第１導電膜３１とが交差する部分にメモリセルＭＣが形成される。
【００３４】
なお、本具体例では、積層構造体ＭＬの半導体基板１１に最も近い要素積層体ＭＬ１の半導体基板１１側には層間絶縁膜２７が設けられ、積層構造体ＭＬの半導体基板１１から最も遠い要素積層体ＭＬ１の半導体基板１１とは反対の側には層間絶縁膜２８が設けられている。ここで、層間絶縁膜２７及び２８も積層構造体ＭＬに含まれるものとする。ただし、層間絶縁膜２７及び２８は、積層構造体ＭＬとは別体と見なしても良い。
【００３５】
また、本具体例では、積層構造体ＭＬと半導体基板１１との間に、ビット線ＢＬ及びワード線ＷＬが設けられている。すなわち、不揮発性半導体記憶装置１１０は、半導体ピラー２５に電気的に接続された半導体層５２と、半導体層５２に対向して設けられＸ軸方向に延在するビット線ＢＬ（第１配線１４）と、Ｙ軸方向に延在するワード線ＷＬ（第２配線１７）と、半導体層５２とワード線ＷＬとの間に設けられたゲート絶縁膜（第５絶縁膜５１）と、をさらに備えている。
【００３６】
半導体ピラー２５とワード線ＷＬとの各交差部において、半導体層５２をチャネルとする縦型トランジスタが形成され、第５絶縁膜５１がこの縦型トランジスタのゲート絶縁膜となる。縦型トランジスタは、半導体ピラー２５を選択する選択ゲートトランジスタＳＧとして機能する。
【００３７】
なお、上記では、簡単のために、ワード線ＷＬは、Ｚ軸及びＸ軸に対して直交するＹ軸方向に延在するとしたが、ワード線ＷＬは、Ｚ軸に対して垂直でＸ軸に対して非平行な方向に延在すれば良い。
【００３８】
このように、ビット線ＢＬとワード線ＷＬとは、３次元的に互いに交差するように設けられ、それらの間には、層間絶縁膜１５及び１６が設けられ、ワード線ＷＬどうしの間及びワード線ＷＬと積層構造体ＭＬとの間には、層間絶縁膜１８及び１９が設けられている。また、半導体基板１１とビット線ＢＬとの間には層間絶縁膜１３が設けられている。
【００３９】
不揮発性半導体記憶装置１１０における最小加工寸法をＦとしたとき、図３に例示したように、ワード線ＷＬの配設ピッチは３Ｆとすることができる。例えば、ワード線幅が２Ｆとされ、ワード線ＷＬどうしの間隔がＦとされる。一方、ビット線ＢＬの配設ピッチは２Ｆとすることができる。例えば、ビット線幅がＦとされ、ビット線ＢＬどうしの間隔がＦとされる。
【００４０】
このような構成のワード線ＷＬとビット線ＢＬとの交点に対応する位置のそれぞれに、半導体ピラー２５がＸ−Ｙ平面にマトリクス状に配列されている。この場合、半導体ピラー２５を形成する際の貫通ホールＴＨの径をＦにすることができる。従って、半導体ピラー２５の径は、貫通ホールＴＨの径から第２絶縁膜２２の厚さの２倍だけ小さい値となる。
【００４１】
図４に表したように、マトリクス状に配列した半導体ピラー２５が設けられる領域が、３次元のメモリ領域ＭＲとなる。そして、第１導電膜３１のそれぞれは、ソース線ＳＬとしての機能を有する。第１導電膜３１のそれぞれは、例えば、貫通電極ＳＬａ、配線ＳＬｂ及び貫通電極ＳＬｃを介して、ソース線ドライバＳＬＤ（図示しない）に接続される。
【００４２】
ビット線ＢＬのそれぞれは、例えば、例えば、貫通電極ＢＬａ、配線ＢＬｂ及び貫通電極ＢＬｃを介して、ビット線ドライバＢＬＤ（図示しない）に接続される。そして、ワード線ＷＬのそれぞれは、例えば、例えば、貫通電極ＷＬａ、配線ＷＬｂ及び貫通電極ＷＬｃを介して、ワード線ドライバＷＬＤ（図示しない）に接続される。
【００４３】
不揮発性半導体記憶装置１１０においては、ソース線ドライバＳＬＤ、ビット線ドライバＢＬＤ及びワード線ドライバＷＬＤによって、第１導電膜３１及び半導体ピラー２５に所定の電位が付与される。すなわち、駆動回路１２は、ソース線ドライバＳＬＤ、ビット線ドライバＢＬＤ及びワード線ドライバＷＬＤの少なくともいずれかを含む。そして、ソース線ドライバＳＬＤ、ビット線ドライバＢＬＤ及びワード線ドライバＷＬＤの少なくともいずれかは、半導体基板１１の上に設けることができる。
【００４４】
図５に表したように、不揮発性半導体記憶装置１１０においては、積層構造体ＭＬの下層には、選択ゲートトランジスタＳＧが設けられ、ワード線ＷＬが選択ゲートトランジスタＳＧのゲート電極となる。そして、選択ゲートトランジスタＳＧの半導体層５２の一方は、積層構造体ＭＬに形成されるメモリセルＭＣの半導体ピラー２５に接続され、他方は、ビット線ＢＬに接続される。ワード線ＷＬ及びビット線ＢＬのそれぞれは、駆動回路１２の、それぞれワード線ドライバＷＬＤ（図示しない）及びビット線ドライバＢＬＤ（図示しない）に接続される。
【００４５】
メモリセルＭＣのそれぞれは、アンチフューズＡＦとダイオードＤを有する。第２絶縁膜２２が、アンチフューズＡＦとなり、半導体ピラー２５及び第１導電膜３１がダイオードＤとなる。そして、第１導電膜３１が、ソース線ＳＬとなり駆動回路１２のソース線ドライバＳＬＤ（図示しない）に接続される。
【００４６】
すなわち、所定のソース線ＳＬである第１導電膜３１と、所定の半導体ピラー２５と、を介して、それらの間の第２絶縁膜２２（例えばシリコン酸化膜）に過大な電流を流すことで第２絶縁膜２２を選択的に破壊し、アンチフューズＡＦとして機能させる。そして、第２絶縁膜２２の抵抗の変化により、データの”１”と”０”とを記憶する。第２絶縁膜２２が破壊されている場合が低抵抗の状態に対応し、破壊されていない場合が高抵抗の状態に対応し、それぞれがデータの”１”及び”０”に対応する。そして、第２絶縁膜２２を選択的に破壊することでデータの書き込みを行う。一度破壊した第２絶縁膜２２は修復されず、不揮発性半導体記憶装置１１０は、一度だけ書き込みが可能なＯＰＴメモリとして利用できる。
【００４７】
そして、不揮発性半導体記憶装置１１０においては、以下のような動作が行われる。
まず、読み出すビットが接続されたビット線ＢＬの電位をＨｉｇｈレベルＶｈＢに設定し、非選択のビット線ＢＬをＬｏｗレベルＶｌＢの電圧に固定する。次に、読み出すビットの層に対応するソース線ＳＬ（第１導電膜３１）の電位をＬｏｗレベルＶｌＳに設定し、非選択のソース線ＳＬをＨｉｇｈレベルＶｈＢに設定する。次に、読み出すビットに対応する選択ゲートトランジスタＳＧをオン状態にする。
【００４８】
以上の電位関係にすることで、読み出すビットに対応するダイオードＤにのみ順方向バイアスが印加される。そして、読み出すビット以外に接続されたダイオードＤは逆方向のバイアスが印加された状態か、または、同電位が印加された状態となるため電流が流れないか、または、逆バイアスによる漏れ電流が流れるのみとなる。
【００４９】
この漏れ電流の総和が、読み出すビットに流れる電流よりも小さければ、読み出すビットは低抵抗状態と判別される。また、反対に、漏れ電流の総和が読み出すビットを流れる電流よりも大きければ、読み出すビットは高抵抗状態であると判別される。
これにより、不揮発性半導体記憶装置１１０は、ＯＴＰメモリとして動作する。
【００５０】
なお、実際の回路では、ビット線ＢＬとソース線ＳＬのＬｏｗレベルにずれが生じ、わずかに順方向バイアス状態となる場合も考慮する必要がある。従って、図５に例示した例では、ソース線ＳＬのＬｏｗレベルＶｌＳは、ビット線ＢＬのＬｏｗレベルＶｌＢよりもわずかに高い電位に設定される。また、同じ理由で、ソース線ＳＬのＨｉｇｈレベルＶｈＳは、ビット線ＢＬのＨｉｇｈレベルＶｈＢよりもわずかに高い電位に設定される。
【００５１】
既に説明したように、半導体ピラー２５の第２領域４２は、第１領域４１とは抵抗が異なる。すなわち、本具体例では、半導体ピラー２５の第１導電膜３１に対向する第１領域４１が真性半導体である。そして半導体ピラー２５において第１領域４１とＺ軸方向において交互に設けられる第２領域４２が、第２導電型の導電領域である。そして、第２領域４２の抵抗は、第１領域４１よりも低い。
【００５２】
すなわち、第１領域４１に含まれる不純物の第１濃度Ｃ１は、第２領域４２に含まれる不純物の第２濃度Ｃ２よりも低い。第１領域４１は、実質的に不純物を含まない場合もあり、第１濃度Ｃ１は、実質的に零の場合もある。
【００５３】
例えば、第１導電膜３１が第１不純物（例えばＡｓ）を第３濃度Ｃ３で含む時、第２領域４２に含まれる不純物の第２濃度Ｃ２は、第３濃度Ｃ３よりも低く設定することができる。
【００５４】
これにより、第１導電膜３１、第１領域４１及び第２領域４２において、例えば、ｎ＋／ｉ／ｐ−のＰＩＮ型ダイオードが形成される。
【００５５】
第１領域４１及び第２領域４２は、例えば以下のような構成を有している。
本具体例では、第１導電膜３１には、ｎ型（第１導電型）の半導体が用いられる。例えば、第１導電膜３１には、第１不純物としてＡｓ（ヒ素）を、高濃度の第３濃度Ｃ３で含有するｎ＋−Ｓｉ膜が用いられる。
【００５６】
そして、要素積層体ＭＬ１のそれぞれは、第１導電膜３１と第１絶縁膜２１との間に設けられた第２導電膜３２と、第２導電膜３２と第１導電膜３１との間に設けられた第３絶縁膜２３と、をさらに有する。なお、要素積層体ＭＬ１が積層された積層構造体ＭＬにおいては、第１導電膜３１どうしの間のそれぞれに第２導電膜３２が配置され、第１導電膜３１と第２導電膜３２との間のいずれかに、第１絶縁膜２１または第３絶縁膜２３が配置される。なお、第１導電膜３１と第２導電膜３２のＺ軸方向における上下関係は任意である。
【００５７】
第２導電膜３２には、ｐ型（第２導電型）の半導体が用いられる。本具体例では、第２導電膜３２には、第２不純物としてＢ（ホウ素）を高濃度の第４濃度Ｃ４で含有するｐ＋−Ｓｉ膜が用いられる。
【００５８】
そして、半導体ピラー２５には、真性半導体が用いられる。すなわち、本具体例では、半導体ピラー２５には、ｉ−Ｓｉが用いられる。
【００５９】
そして、本具体例では、第１領域４１は、半導体ピラー２５において第１導電膜３１に対向する部分であり、第２領域４２は、半導体ピラー２５において第２導電膜３２に対向する部分である。このように、第１導電膜３１及び第２導電膜３２がＺ軸方向に交互に設けられるので、第２領域４２は、半導体ピラー２５のＺ軸方向において第１領域４１どうしの間に設けられている。
【００６０】
このような構成を有する不揮発性半導体記憶装置１１０において、例えば、１０５０℃で３０秒の熱処理を行うことで、第２導電膜３２にドープしたＢ（第２不純物）が、第２絶縁膜２２を透過して半導体ピラー２５中に拡散される。このため、第２導電膜３２に対向する第２領域４２には、Ｂ（第２不純物）が導入され、第２領域４２は第２導電型の導電領域となる。すなわち、第２領域４２は、ｐ−Ｓｉとなる。
【００６１】
なお、この時、第２領域４２の第２不純物の第２濃度Ｃ２は、第２導電膜３２の第４濃度Ｃ４よりも低い。また、第２領域４２の第２不純物の第２濃度Ｃ２は、第１導電膜３１の第３濃度Ｃ３よりも低い。
そして、半導体ピラー２５において、ｐ型の不純物であるＢの濃度が高い領域（第２領域４２）と、低い領域（第１領域４１）とが、Ｚ軸方向に交互に積層される。
【００６２】
なお、第２導電膜３２からＢが拡散する領域は、第２領域４２に限定され、例えば、第１領域４１にはＢが実質的に拡散されない。従って、第１領域４１は、ｉ−Ｓｉである。また、第１導電膜３１にドープしたＡｓは、第２絶縁膜２２であるシリコン酸化膜によってブロックされるため、半導体ピラー２５には実質的に拡散しない。
【００６３】
これにより、不揮発性半導体記憶装置１１０においては、第２絶縁膜２２を破壊した後に、ソース線ＳＬとして機能する第１導電膜３１と、半導体ピラー２５の第１領域４１及び第２領域４２と、において、ｎ＋／ｉ／ｐ−のＰＩＮ型ダイオードが形成される。このＰＩＮ型ダイオードによって、ＯＴＰメモリとしてのダイオード特性を確保しつつ、第２領域４２によって隣接するソース線ＳＬである第１導電膜３１どうしの間における漏れ電流を抑制することができる。
【００６４】
これにより、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供される。
【００６５】
（第１の比較例）
図６は、比較例の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
第１の比較例の不揮発性半導体記憶装置１１９ａの平面構造は、不揮発性半導体記憶装置１１０と同様であるので、以下では、不揮発性半導体記憶装置１１９ａの不揮発性半導体記憶装置１１０と異なる部分について説明する。
なお、図６は、不揮発性半導体記憶装置１１０の図３のＡ−Ａ’線断面に相当する図である。
【００６６】
図６に表したように、不揮発性半導体記憶装置１１９ａにおいては、半導体ピラー２５が均一な層となっており、第１領域４１及び第２領域４２が設けられていない。
【００６７】
すなわち、不揮発性半導体記憶装置１１９ａにおける積層構造体ＭＬの要素積層体ＭＬ１は、Ｚ軸方向に積層された第１導電膜３１と第１絶縁膜２１とを有しているのみで、第２導電膜３２及び第３絶縁膜２３を有していない。
【００６８】
そして、第１導電膜３１には、例えばｎ＋−Ｓｉが用いられ、半導体ピラー２５には、例えばｐ＋−Ｓｉが用いられる。なお、第１絶縁膜２１及び第２絶縁膜２２には、不揮発性半導体記憶装置１１０と同様にシリコン酸化膜が用いられる。
【００６９】
このような不揮発性半導体記憶装置１１９ａにおいて、第２絶縁膜２２であるシリコン酸化膜を破壊した後に、第１導電膜３１及び半導体ピラー２５のＰＮ接合からなるダイオードが形成される。そして、第１導電膜３１と半導体ピラー２５の交差部分がメモリセルＭＣとなり、これを用いて、ＯＴＰメモリとして利用できる。
【００７０】
半導体ピラー２５は、各メモリセルＭＣまでの電流経路となる。この電流経路における電圧降下の抑制のために、半導体ピラー２５に高濃度で例えばｐ型不純物をドーピングして、半導体ピラー２５を低抵抗化する方策が考えられる。この時、それに伴い第１導電膜３１も高濃度でｎ型不純物がドーピングされる。このため、第２絶縁膜２２の破壊後には、高濃度ドーピングのｎ型及びｐ型半導体どうしが接することになり、逆方向の漏れ電流が大きくなり、信号検出が困難になる。
【００７１】
逆に、半導体ピラー２５の例えばｐ型不純物のドーピング濃度を下げると、第１導電膜３１を構成するｎ型半導体から発生する空乏層の領域が拡大し、上下の第１導電膜３１の間での漏れ電流が増大し、やはり信号検出が困難である。そして、半導体ピラー２５の例えばｐ型不純物のドーピング濃度がさらに低い場合は、メモリセルＭＣまでの電流経路における電圧降下が大きくなり、メモリセルＭＣに印加される電圧がＺ軸方向で変化してしまい、安定して動作しなくなる。
【００７２】
このように、比較例の不揮発性半導体記憶装置１１９ａのように、ＰＮ型のダイオード構造では、半導体ピラー２５における電圧降下、逆方向の漏れ電流の増大、及び、上下の第１導電膜３１の間の漏れ電流の増大のいずれかが発生し、安定して動作させることが困難であった。
【００７３】
このとき、上下の第１導電膜３１の間の漏れ電流の増大を抑制するために、第１絶縁膜２１の膜厚を厚くして、第１導電膜３１どうしの間隔を広げる方策が考えられる。しかし、この場合には、半導体ピラー２５のＺ方向における長さが長くなり、結果として、半導体ピラー２５における電圧降下を増大させる原因となる。
【００７４】
（第２の比較例）
第２の比較例の不揮発性半導体記憶装置１１９ｂ（図示しない）は、不揮発性半導体記憶装置１１９ａに対して、以下が異なる。
すなわち、不揮発性半導体記憶装置１１９ｂにおいては、第１導電膜３１に、例えば例えば、ＰｔやＲｕなどのように仕事関数が高い金属材料を用い、半導体ピラー２５に例えば、ｎ型半導体を用いる。そして、第１絶縁膜２１には、例えば、シリコン酸化膜を用いる。そして、第２絶縁膜２２には、第１導電膜３１に用いられる金属材料の酸化物が用いられる。なお、この場合には、第２絶縁膜２２は、半導体ピラー２５の周囲にＺ方向に連続的に設けられるのではなく、第２絶縁膜２２は、第１導電膜３１と半導体ピラー２５とが交差する部分にのみ設けられる。
【００７５】
このような構造の不揮発性半導体記憶装置１１９ｂにおいては、第２絶縁膜２２の破壊後に、第１導電膜３１と半導体ピラー２５とが交差する部分にショットキー接合型のダイオードが形成される。
【００７６】
ショットキー接合型のダイオードは高いオン／オフ比を確保することが難しい。このため、逆方向電圧が印加されたダイオードの漏れ電流と、選択されたダイオードの順方向の電流との区別が困難で、一本のビット線ＢＬやワード線ＷＬに接続されるダイオードの数、すなわち、メモリセルＭＣの数を増やすことが困難である。
【００７７】
一方、本実施形態に係る不揮発性半導体記憶装置１１０においては、第１導電膜３１どうしの間に、第１導電膜３１の導電型とは異なる導電型を有する第２導電膜３２が、挿入される。そして、これによって、半導体ピラー２５において、低濃度のｐ型半導体（ｐ−−Ｓｉ）の第２領域４２と、不純物を実質的に含まない（ｉ−Ｓｉ）の第１領域４１と、が交互に形成される。このため、半導体ピラー２５における電圧降下が抑制され、同時に、第２領域４２によって、第１導電膜３１どうしの間の漏れ電流が低減される。
【００７８】
そして、ｐ型半導体とｎ型半導体との間に真性半導体を挿入したＰＩＮ型ダイオードを用いるので漏れ電流を小さくすることができる。なお、このＰＩＮ型ダイオードは、ショットキー接合型のダイオードに比べて漏れ電流が小さい。
【００７９】
すなわち、不揮発性半導体記憶装置１１０においては、メモリセルＭＣとして、オン／オフ比が高いＰＩＮ型ダイオードを用いることで、一本のビット線ＢＬやワード線ＷＬに接続されるダイオードの数、すなわち、メモリセルＭＣの数を増大することができる。
【００８０】
このように、不揮発性半導体記憶装置１１０によれば、高オン／オン比のＰＩＮ型のダイオードを用いつつ、上下のソース線ＳＬどうしの干渉を抑制し、安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供される。
【００８１】
なお、不揮発性半導体記憶装置１１０において、第２絶縁膜２２は、半導体ピラー２５と第１導電膜３１との間だけではなく、半導体ピラー２５と、第２導電膜３２、第１絶縁膜２１及び第３絶縁膜２３と、の間に延在して設けられているが、本発明はこれに限らない。
【００８２】
例えば、第２絶縁膜２２は、半導体ピラー２５と第１導電膜３１との間の他に、半導体ピラー２５と第２導電膜３２との間に延在して設けられていても良く、半導体ピラー２５と、第１絶縁膜２１及び第３絶縁膜２３と、の間には設けられていなくても良い。
【００８３】
すなわち、不揮発性半導体記憶装置１１０においては、半導体ピラー２５の第２領域４２が、第２導電膜３２からの第２絶縁膜２２を介しての不純物の拡散によって形成されており、場合によっては、第２絶縁膜２２は、半導体ピラー２５と、第１絶縁膜２１及び第３絶縁膜２３と、の間には設けられていなくても良い。
【００８４】
さらに、半導体ピラー２５に第２導電型の第２領域４２が形成されれば良く、第２絶縁膜２２は、半導体ピラー２５と第１絶縁膜２１との間に設けられるだけでも良い。
【００８５】
また、上記の具体例では、第１導電膜３１に含まれる第１不純物はＡｓであり、第２導電膜３２に含まれる第２不純物はＢであり、第２領域４２は、第２導電膜３２から第２絶縁膜２２を介して半導体ピラー２５中に拡散した第２不純物であるＢを含む構造であった。そして、この拡散は熱処理によるものであった。すなわち、Ｂがシリコン酸化膜を透過し易く、Ａｓがシリコン酸化膜によってブロックされる性質を利用して、第２導電膜３２に含まれる第２不純物のみを選択的に半導体ピラー２５中に拡させて第２領域４２を形成した。
【００８６】
このように、第２絶縁膜２２における第２不純物に対する透過性が、第１不純物に対する透過性とは異なることで、選択的に、第１不純物及び第２不純物のいずれかを第１導電膜３１及び第２導電膜３２のいずれかからから選択的に半導体ピラー２５中に導入できる。
【００８７】
具体的には、例えば、第２絶縁膜２２における第２不純物に対する透過性は、第１不純物に対する透過性よりも低く設定されることができる。
これにより、効率的に第１領域４１と第２領域４２とを半導体ピラー２５に形成することができる。
【００８８】
ただし、本発明は、これに限らず、第１領域４１及び第２領域４２の形成には任意の方法を用いることができる。
例えば、第２導電膜３２に所定の電位を与え、第２導電膜３２と半導体ピラー２５との間に電位差を作り、その電位差によって第２導電膜３２と対向する部分の第２絶縁膜２２を絶縁破壊することによって、その破壊された部分を介して、第２導電膜３２から半導体ピラー２５へ第２不純物（例えばＢ）を導入しても良い。
【００８９】
このように、第２領域４２は、第２絶縁膜２２に選択的に形成された破壊部を介して、第２導電膜３２から半導体ピラー２５中に拡散した第２不純物を含むことができる。
【００９０】
すなわち、第２領域４２は、第２導電膜３２から拡散した第２不純物を含む。これにより、第２濃度Ｃ２（第２領域４２における第２不純物の濃度）は、第４濃度Ｃ４（第２導電膜３２における第２不純物の濃度）よりも低くすることが、比較的簡単に制御性良く可能となる。そして、第２濃度Ｃ２を、第３濃度Ｃ３（第１導電膜３１における第１不純物の濃度）よりも低くすることが、比較的簡単に制御性良く可能となる。
【００９１】
なお、上記では、第１導電型がｎ型であり第２導電型がｐ型である例を説明したが、本発明はこれに限らない。すなわち、第１導電型をｐ型とし第２導電型をｎ型としても良い。この場合には、第１導電膜３１に第１不純物として例えばＢをドープし、第２導電膜３２に第２不純物として例えばＡｓをドープすることができる。
【００９２】
この場合には、第２導電膜３２にドープされたＡｓは、第２絶縁膜２２のシリコン酸化膜によってブロックされるので、Ａｓは熱拡散によっては第２導電膜３２から半導体ピラー２５中には実質的に導入されない。従って、この構成の場合には、第２導電膜３２と半導体ピラー２５との間に電位を与えて、第２導電膜３２が対向する部分の第２絶縁膜２２を選択的に破壊して、その破壊部分から、Ａｓを半導体ピラー２５中に導入する手法を採用することができる。
【００９３】
また、上記のように、第１導電型をｐ型とし第２導電型をｎ型とした場合には、図４に例示したダイオードＤの抜きが逆になる。従って、図４に関して説明した動作において、電位の関係は、逆に設定される。
【００９４】
第１不純物及び第２不純物には、上記の他の任意の材料を用いることができる。例えば、ｎ型半導体の場合には、Ａｓの他、例えばリン（Ｐ）及びアンチモン（Ｓｂ）を用いることができ、また、ｐ型半導体の場合には、Ｂの他、例えばインジウム（Ｉｎ）を用いることができる。
【００９５】
そして、第２絶縁膜２２として用いられる材料における、第１不純物及び第２不純物に対する透過／遮蔽性の違いを利用して、選択的に第１不純物及び第２不純物のいずれか一方を、第２絶縁膜２２を透過させて半導体ピラー２５中に導入し、いずれか他方を第２絶縁膜２２でブロックすることができる。
【００９６】
これにより、半導体ピラー２５において、第１領域４１と第２領域４２とを効率的に制御性良く形成することができる。
【００９７】
図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図８は、図７に続く工程順模式的断面図である。
なお、これらの図は、図３及び図４のＡ−Ａ’線に相当する断面図である。
【００９８】
図７（ａ）に表したように、まず、半導体基板１１であるシリコン基板の上に、メモリセルＭＣを駆動する駆動回路１２を形成し、その上に、層間絶縁膜１３を堆積し平坦化し、その上に、ビット線ＢＬ（第１配線１４）となる導電膜を形成した後、その導電膜をＸ軸方向に延在する帯状の形状に加工してビット線ＢＬを形成する。
【００９９】
その後、ビット線ＢＬの間に層間絶縁膜１３ａを埋め込んだ後に、層間絶縁膜１５及び１６、ワード線ＷＬ（第２配線１７）となる導電膜、並びに、層間絶縁膜１８を形成する。そして、これらの膜を、Ｙ軸方向に延在する帯状の形状に加工して、ワード線ＷＬを形成する。そして、ワード線ＷＬどうしの間に形成された空間に層間絶縁層１９を埋め込み、平坦化する。
【０１００】
そして、ビット線ＢＬとワード線ＷＬとがＺ軸方向から見たときに交差する部分に、ビット線ＢＬに到達するホールを形成し、そのホールの内側の壁面にゲート絶縁膜となる第５絶縁膜５１を形成し、ホールの底面の第５絶縁膜５１を除去した後に、ホールの残余の空間に例えばアモルファスシリコンを埋め込み平坦化する。このようにして、ホールの内側の絶縁膜の内部に半導体層５２が形成され、選択ゲートトランジスタＳＧが形成される。
【０１０１】
続いて、その上に層間絶縁膜２７を形成した後、例えば、第１絶縁膜２１となるシリコン酸化膜、第２導電膜３２となるポリシリコン層、第３絶縁膜２３となるシリコン酸化膜、及び、第１導電膜３１となるポリシリコン層と、を１つの単位である要素積層体ＭＬ１として、要素積層体ＭＬ１を複数積層する。そして、一番上層の要素積層体ＭＬ１の上に層間絶縁膜２８としてシリコン酸化膜をさらに積層する。これにより、積層構造体ＭＬが形成される。
【０１０２】
このとき、第１導電膜３１には、Ａｓをドーピングしたポリシリコンを用い、第２導電膜３２には、Ｂをドーピングしたポリシリコンを用いる。
【０１０３】
本具体例では、要素積層体ＭＬ１が４層形成されているが、積層数は任意である。すなわち、第１導電膜３１のポリシリコン層の数は、Ｚ軸方向に積層するメモリセルＭＣの数に応じて決定される。
【０１０４】
次に、図７（ｂ）に表したように、フォトリソグラフィとエッチングにより、積層構造体ＭＬをＺ方向に貫通する貫通ホールＴＨを形成する。貫通ホールＴＨは、ワード線ＷＬとビット線ＢＬの交点に形成される選択ゲートトランジスタＳＧの半導体層５２に接続されるように、マトリックス状に形成する。
【０１０５】
次に貫通ホールＴＨの壁面に、第２絶縁膜２２となるシリコン酸化膜を形成し、続いて、貫通ホールＴＨの残余の空間に半導体ピラー２５となるアモルファスシリコンを堆積して埋め込み、その後、積層構造体ＭＬの上の面を平坦化する。
【０１０６】
この後、積層した要素積層体ＭＬ１をソース線ＳＬの形状に加工する。ソース線ＳＬの加工においては、要素積層体ＭＬ１の１層ずつを、ＲＩＥ（Reactive Ion Etching）加工とレジストのスリミング加工を繰り返すことで、ソース線ＳＬの端部において、図４に例示した階段状の構造を形成する。この構造は、後に、各層の第１導電膜３１のコンタクトビア（貫通電極ＳＬａ）を接続するためのコンタクトパッドとして用いられる。そして、貫通電極ＳＬａ、配線ＳＬｂ及び貫通電極ＳＬｃを形成する。
【０１０７】
図８（ｂ）に表したように、例えば、１０５０℃で３０秒の熱工程を施すことによって、第２導電膜３２にドープした第２不純物であるＢが、シリコン酸化膜の第２絶縁膜２２を突き抜け、半導体ピラー２５に拡散し、半導体ピラー２５に局所的にＢを含む第２領域４２が形成される。なお、既に説明したように、第１導電膜３１にドープしたＡｓは、シリコン酸化膜の第２絶縁膜２２によってブロックされ、拡散が抑制されるので、半導体ピラー２５にＡｓが進入することは実質的にない。
【０１０８】
これにより、半導体ピラー２５にはｐ型不純物のＢがドーピングされた領域（第２領域４２）と、ドープされていない領域（第１領域４１）と、がＺ軸方向に交互に形成される。
【０１０９】
以上の製造方法では、一括して貫通ホールＴＨを開口してメモリセルＭＣを形成するので、メモリセルＭＣの層数を増加させてもリソグラフィの工程数は同じ数となりコスト増を最小限に抑えることが可能である。
【０１１０】
このようにして作製された不揮発性半導体記憶装置１１０においては、半導体ピラー２５に、第１領域４１と第２領域４２とがＺ軸方向に交互に形成され、これにより、高オン／オン比のＰＩＮ型のダイオードを用いつつ、上下のソース線ＳＬどうしの干渉を抑制し、安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供できる。
【０１１１】
なお、本具体例では、第２領域４２は、半導体ピラー２５の第２導電膜３２に対向する部分の、第２絶縁膜２２の側に局在して設けられている。すなわち、第２領域４２は、Ｘ−Ｙ平面で切断したときに、中空環状の形状を有している。ただし、本発明はこれに限らず、第２領域４２の形状は任意である。
【０１１２】
図９は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図９は、図３及び図４のＡ−Ａ’線断面に相当する断面図である。
図９に表したように、第１の実施形態に係る別の不揮発性半導体記憶装置１１１においては、第２領域４２はＸ−Ｙ平面で切断したときに、中空でない連続的な円盤状の形状を有している。そして、この場合にも、第２領域４２は、Ｚ軸方向において、第１領域４１どうしの間に設けられている。
【０１１３】
図１０は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、図１０は、図３及び図４のＡ−Ａ’線断面に相当する断面図である。
図１０に表したように、第１の実施形態に係る別の不揮発性半導体記憶装置１１２においては、第２領域４２は、半導体ピラー２５の第２導電膜３２に対向する領域から、第１導電膜３１に対向する領域に向けて延在している。そして、第１領域４１は、半導体ピラー２５の第１導電膜３１に対向する部分の、第２絶縁膜２２の側に局在して設けられている。すなわち、第１領域４１は、Ｘ−Ｙ平面で切断したときに、中空環状の形状を有している。
【０１１４】
この場合も、第１導電膜３１、半導体ピラー２５の第１領域４１及び第２領域４２において、ｎ＋／ｉ／ｐ−のＰＩＮ型ダイオードが形成される。
【０１１５】
このような構成の不揮発性半導体記憶装置１１１及び１１２も、高オン／オン比のＰＩＮ型のダイオードを用いつつ、上下のソース線ＳＬどうしの干渉を抑制し、安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供される。
【０１１６】
このように、半導体ピラー２５において第１導電膜３１のそれぞれに対向する第１領域４１（この場合は真性半導体）と、第１領域４１とは抵抗が異なる第２領域４２（この場合はｐ−半導体）と、が、Ｚ方向に交互に設けられれば、第１領域４１及び第２領域４２の形状は任意である。
【０１１７】
なお、本具体例において、第１導電膜３１はソース線ＳＬとして機能するため、第１導電膜３１は駆動回路１２に接続される。一方、第２導電膜３２は、半導体ピラー２５に第２領域４２を形成するために設けられるものであるので、第２導電膜３２は任意の電位に設定でき、また、浮遊電位としても良い。
【０１１８】
本実施形態においては、第２領域４２が、第１導電膜３１（例えばｎ＋−Ｓｉ膜）のそれぞれの間に挿入された第２導電膜３２（例えばｐ＋−Ｓｉ膜）を基にして形成される、例えばｐ−−Ｓｉ膜である例であるが、以下に説明する第２の実施形態では、第２領域４２には、半導体ピラー２５に形成された空乏層が用いられる。
【０１１９】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
なお、図１１は、図３及び図４のＡ−Ａ’線断面に相当する断面図である。すなわち、第２の実施形態に係る不揮発性半導体記憶装置１２０の平面構造は、不揮発性半導体記憶装置１１０と同様とすることができ、以下では、不揮発性半導体記憶装置１２０において、不揮発性半導体記憶装置１１０とは異なる部分について説明する。
【０１２０】
図１１に表したように、不揮発性半導体記憶装置１２０においては、要素積層体ＭＬ１のそれぞれは、第１導電膜３１と第１絶縁膜２１との間に設けられた第３導電膜３３と、第３導電膜３３と第１導電膜３１との間に設けられた第４絶縁膜２４と、をさらに有する。
【０１２１】
なお、要素積層体ＭＬ１においても、第１導電膜３１及び第１絶縁膜２１のＺ軸方向における上下関係は任意である。さらに、第１導電膜３１及び第３導電膜３３のＺ軸方向における上下関係は任意である。すなわち、要素積層体ＭＬ１が積層された積層構造体ＭＬにおいては、第１導電膜３１どうしの間のそれぞれに第３導電膜３３が配置され、第１導電膜３１と第３導電膜３３との間のいずれかに、第１絶縁膜２１または第４絶縁膜２４が配置される。
【０１２２】
そして、第２絶縁膜２２は、第１導電膜３１と半導体ピラー２５との間だけではなく、第３導電膜３３と半導体ピラー２５との間に延在している。
【０１２３】
第１導電膜３１は、第１導電型を有する半導体であり、例えばｎ＋ポリシリコンが用いられる。そして、半導体ピラー２５の全体が第２導電型の導電領域である。すなわち、半導体ピラー２５は、第２導電型であり、例えば、ｐ−ポリシリコンが用いられる。
【０１２４】
すなわち、第１導電膜３１は第１不純物を第３濃度Ｃ３で含み、半導体ピラー２５は第２不純物を第５濃度Ｃ５で含み、第５濃度Ｃ５は第３濃度Ｃ３よりも低く設定することができる。
【０１２５】
第３導電膜３３には、任意の導電性材料を用いることができ、例えば、第１導電型（例えばｎ型）の半導体材料、第２導電型（例えばｐ型）の半導体材料、並びに、合金を含む金属材料の少なくともいずれかを用いることができる。
【０１２６】
第１絶縁膜２１、第２絶縁膜２２及び第４絶縁膜２４には、任意の絶縁材料を用いることができ、例えばシリコン酸化膜を用いることができる。
【０１２７】
そして、不揮発性半導体記憶装置１２０は、第１導電膜３１及び半導体ピラー２５に電位を付与する駆動回路１２をさらに備え、駆動回路１２は、第３導電膜３３にさらに電位を付与する。すなわち、駆動回路１２と第３導電膜３３は電気的に接続されている。
【０１２８】
そして、第２領域４２には、第３導電膜３３に付与された電位によって半導体ピラー２５に形成された空乏層が用いられる。
【０１２９】
なお、不揮発性半導体記憶装置１２０においても、半導体ピラー２５に電気的接続された半導体層５２と、半導体層５２に対向して設けられＸ軸方向に延在するビット線ＢＬ（第１配線１４）と、Ｙ軸方向に延在するワード線ＷＬ（第２配線１７）と、半導体層５２とワード線ＷＬとの間に設けられたゲート絶縁膜（第５絶縁膜５１）と、が設けられている。これにより、半導体ピラー２５の選択及び非選択のいずれかを制御する。そして、選択または非選択の半導体ピラー２５において、選択的に空乏層が形成される。
【０１３０】
すなわち、図１２に表したように、本具体例においては、ソース線ＳＬとして機能する第１導電膜３１のそれぞれの間に、第３導電膜３３が挿入される。この第３導電膜３３は、第１導電膜３１どうしの間の半導体ピラー２５に設けられ、半導体ピラー２５をチャネルとし、第２絶縁膜２２をゲート絶縁膜とするトランジスタ（ゲートトランジスタＧＴ）のゲート電極ＧＥとして機能する。
【０１３１】
すなわち、半導体ピラー２５に形成されメモリセルＭＣどうしの間に、第３導電膜３３をゲート電極ＧＥとするゲートトランジスタＧＴが形成される。
【０１３２】
そして第３導電膜３３に所定の電位が与えられ、これにより、第３導電膜３３に対向する半導体ピラー２５に空乏層が形成され、この空乏層が第２領域４２となる。そして、半導体ピラー２５の第１導電膜３１に対向する部分が第１領域４１となる。そして、第１領域４１と第２領域４２とは互いに交互にＺ軸方向に並ぶ。そして、第２領域４２の抵抗は第１領域４１よりも高い。
【０１３３】
本具体例では、第１導電膜３１に第１導電型（ｎ型半導体）のｎ＋−Ｓｉ膜が用いられ、半導体ピラー２５に第２導電型（ｐ型半導体）のｐ−−Ｓｉ膜が用いられる。そして、例えば、読み出し時において、第３導電膜３３の電位は０Ｖ付近に設定され、選択される半導体ピラー２５は正電位にバイアスされる。これにより、ゲート電極ＧＥ（第３導電膜３３）に対向した部分の半導体ピラー２５にはホールが蓄積する。
【０１３４】
一方、非選択の半導体ピラー２５では、半導体ピラー２５の電位は、０Ｖ付近に設定される。このため、非選択の半導体ピラー２５においては、ゲート電極ＧＥ（第３導電膜３３）に対向した部分の半導体ピラー２５は空乏化した状態となる。この空乏化した状態の領域が第２領域４２となる。この第２領域４２によって、非選択の半導体ピラー２５では、上下の層の第１導電膜３１どうしにおける漏れ電流が低減される。
【０１３５】
このように、不揮発性半導体記憶装置１２０によれば、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置が提供できる。
【０１３６】
（第３の実施の形態）
本発明の第３の実施の形態は、不揮発性半導体記憶装置の製造方法に関するものである。そして、第１の実施形態に係る不揮発性半導体記憶装置１１０、１１１、１１２のように、第１導電型の第１導電膜３１と、第２導電型の第２導電膜３２と、が交互に積層される構造を有する不揮発性半導体記憶装置を製造する方法である。
図１３は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１３に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板（例えば半導体基板１１）の主面１１ａの上に、第１導電型の半導体からなる第１導電膜３１、第１絶縁膜２１、第２導電型の半導体からなる第２導電膜３２、及び、第３絶縁膜２３を含む要素積層体ＭＬ１を複数層積層して積層構造体ＭＬを形成する工程であって、基板の主面１１ａの上で実施される、前記第１導電膜３１の積層工程と、前記第１絶縁膜２１の積層工程と、前記第１導電膜３１の積層工程と前記第１絶縁膜２１の積層工程との間に実施される前記第２導電膜３２の積層工程と、前記第２導電膜３２の積層工程と前記第１導電膜３１の積層工程との間に実施される前記第３絶縁膜２３の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する第１工程が実施される（ステップＳ１１０）。
例えば、図７（ａ）に関して説明した方法を採用することができる。例えば、第１導電膜３１にはヒ素（Ａｓ）を含むポリシリコンを用い、第２導電膜３２には、ボロン（Ｂ）を含むポリシリコンを用いることができる。
【０１３７】
そして、主面１１ａに対して垂直な第１方向（Ｚ軸方向）において積層構造体ＭＬを貫通する貫通ホールＴＨを形成する第２工程が実施される（ステップＳ１２０）。
例えば、図７（ｂ）に関して説明した方法を採用することができる。
【０１３８】
そして、貫通ホールＴＨの内壁に第２絶縁膜２２を形成し、貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラー２５を形成する第３工程が実施される（ステップＳ１３０）。
例えば、図８（ａ）に関して説明した方法を採用することができる。例えば、不純物を実質的に含まない真性半導体を貫通ホールＴＨに埋め込むことができる。
【０１３９】
そして、第２導電膜３２に含まれる不純物（例えばＢ）を半導体ピラー２５に拡散させ、半導体ピラー２５のＺ軸方向において交互に配列した不純物濃度の高い領域（第２領域４２）と低い領域（第１領域４１）の周期構造を形成する第４工程が実施される（ステップＳ１４０）。
例えば、図８（ｂ）に関して説明した方法を採用することができる。
【０１４０】
これにより、半導体ピラー２５において、例えば、真性半導体である第１領域４１と、Ｂを低濃度に含む第２領域４２とを、Ｚ軸に対して交互に配列させることができ、第１の実施形態に係る不揮発性半導体記憶装置１１０、１１１及び１１２のいずれかを作製することができる。
【０１４１】
これにより、高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置の製造方法が提供できる。
【０１４２】
このように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、第１導電膜３１はＡｓを含み、第２導電膜３２はＢを含み、第４工程（ステップＳ１４０）は、第２導電膜３２に含まれるＢを第２絶縁膜２２を介して半導体ピラー２５に拡散させる工程とすることができる。
【０１４３】
この時、第４工程（ステップＳ１４０）では、加熱による第２導電膜３２に含まれる不純物の第２絶縁膜２２を介しての拡散、及び、第２絶縁膜２２に選択的に形成された破壊部を介しての第２導電膜３２に含まれる不純物の拡散、の少なくともいずれかを採用することができる。これにより、制御性良く、第２導電膜３２の不純物を半導体ピラー２５に導入することができる。
【０１４４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１４５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、要素積層体、積層構造体、貫通ホール、半導体ピラー、ワード線、ビット線、ソース線、絶縁膜、絶縁層等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４６】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１４８】
１１…半導体基板、 １１ａ…主面、 １２…駆動回路、 １３、１３ａ…層間絶縁膜、 １４…第１配線、 １５、１６、１８、１９、２７、２８…層間絶縁膜、 １７…第２配線、 ２１…第１絶縁膜、 ２２…第２絶縁膜、 ２３…第３絶縁膜、 ２４…第４絶縁膜、 ２５…半導体ピラー、 ３１…第１導電膜、 ３２…第２導電膜、 ３３…第３導電膜、 ４１…第１領域、 ４２…第２領域、 ５１…ゲート絶縁膜（第５絶縁膜）、 ５２…半導体層、 １１０、１１１、１１２、１１９ａ、１１９ｂ、１２０…不揮発性半導体記憶装置、 ＡＦ…アンチフューズ、 ＢＬ…ビット線、 ＢＬＤ…ビット線ドライバ、 ＢＬａ、ＢＬｃ…貫通電極、 ＢＬｂ…配線、 Ｄ…ダイオード、 ＧＥ…ゲート電極、 ＧＴ…ゲートトランジスタ、 ＭＣ…メモリセル、 ＭＬ…積層構造体、 ＭＬ１…要素積層体、 ＭＲ…メモリ領域、 ＳＧ…選択ゲートトランジスタ、 ＳＬ…ソース線、 ＳＬＤ…ソース線ドライバ、 ＳＬａ、ＳＬｃ…貫通電極、 ＳＬｂ…配線、 ＴＨ…貫通ホール、 ＷＬ…ワード線、 ＷＬＤ…ワード線ドライバ、 ＷＬａ、ＷＬｃ…貫通電極、 ＷＬｂ…配線、
【特許請求の範囲】
【請求項１】
複数の要素積層体が第１方向に積層された積層構造体であって、前記要素積層体のそれぞれは、前記第１方向に対して垂直に設けられた第１導電型の半導体からなる第１導電膜と、前記第１導電膜と前記第１方向に積層された第１絶縁膜と、を有する積層構造体と、
前記積層構造体を前記第１方向に貫通し、第２導電型の導電領域を有する半導体ピラーであって、
前記第１導電膜のそれぞれに対向する第１領域と、
前記第１方向において前記第１領域どうしの間に設けられ、前記第１領域とは抵抗が異なる第２領域と、
を有する半導体ピラーと、
前記半導体ピラーと前記第１導電膜との間に設けられた第２絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１導電膜は第１不純物を含み、
前記要素積層体のそれぞれは、
前記第１導電膜と前記第１絶縁膜との間に設けられ、第２不純物を含み第２導電型の半導体からなる第２導電膜と、
前記第２導電膜と前記第１導電膜との間に設けられた第３絶縁膜と、
をさらに有し、
前記導電領域が、前記第２領域であり、
前記第２領域は、前記第２導電膜に含まれる前記第２不純物の濃度よりも低い濃度で前記第２不純物を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２領域における前記第２不純物の前記濃度は、前記第１導電膜に含まれる前記第１不純物の濃度よりも低く、前記第１領域に含まれる不純物の濃度は、前記第２領域に含まれる前記第２不純物の前記濃度よりも低いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
駆動回路をさらに備え、
前記要素積層体のそれぞれは、
前記第１導電膜と前記第１絶縁膜との間に設けられた第３導電膜と、
前記第３導電膜と前記第１導電膜との間に設けられた第４絶縁膜と、
をさらに有し、
前記第２絶縁膜は、前記第３導電膜と前記半導体ピラーとの間に延在し、
前記半導体ピラーの全体が前記導電領域であり、
前記駆動回路は、前記第３導電膜に電位を付与し、
前記第２領域は、前記第３導電膜に付与された電位によって前記半導体ピラーに形成された空乏層であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
基板の主面の上に、第１導電型の半導体からなる第１導電膜、第１絶縁膜、第２導電型の半導体からなる第２導電膜、及び、第３絶縁層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記第１導電膜の積層工程と、前記第１絶縁膜の積層工程と、前記第１導電膜の積層工程と前記第１絶縁層の積層工程との間に実施される前記第２導電膜の積層工程と、前記第２導電膜の積層工程と前記第１導電膜の積層工程との間に実施される前記第３絶縁膜の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、
前記主面に対して垂直な第１方向において前記積層構造体を貫通する貫通ホールを形成する工程と、
前記貫通ホールの内壁に第２絶縁膜を形成し、前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、
前記第２導電膜に含まれる不純物を前記半導体ピラーに拡散させ、前記半導体ピラーの前記第１方向において交互に配列した不純物濃度の高い領域と低い領域とを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
複数の要素積層体が第１方向に積層された積層構造体であって、前記要素積層体のそれぞれは、前記第１方向に対して垂直に設けられた第１導電型の半導体からなる第１導電膜と、前記第１導電膜と前記第１方向に積層された第１絶縁膜と、を有する積層構造体と、
前記積層構造体を前記第１方向に貫通し、第２導電型の導電領域を有する半導体ピラーであって、
前記第１導電膜のそれぞれに対向する第１領域と、
前記第１方向において前記第１領域どうしの間に設けられ、前記第１領域とは抵抗が異なる第２領域と、
を有する半導体ピラーと、
前記半導体ピラーと前記第１導電膜との間に設けられた第２絶縁膜と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１導電膜は第１不純物を含み、
前記要素積層体のそれぞれは、
前記第１導電膜と前記第１絶縁膜との間に設けられ、第２不純物を含み第２導電型の半導体からなる第２導電膜と、
前記第２導電膜と前記第１導電膜との間に設けられた第３絶縁膜と、
をさらに有し、
前記導電領域が、前記第２領域であり、
前記第２領域は、前記第２導電膜に含まれる前記第２不純物の濃度よりも低い濃度で前記第２不純物を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２領域における前記第２不純物の前記濃度は、前記第１導電膜に含まれる前記第１不純物の濃度よりも低く、前記第１領域に含まれる不純物の濃度は、前記第２領域に含まれる前記第２不純物の前記濃度よりも低いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
駆動回路をさらに備え、
前記要素積層体のそれぞれは、
前記第１導電膜と前記第１絶縁膜との間に設けられた第３導電膜と、
前記第３導電膜と前記第１導電膜との間に設けられた第４絶縁膜と、
をさらに有し、
前記第２絶縁膜は、前記第３導電膜と前記半導体ピラーとの間に延在し、
前記半導体ピラーの全体が前記導電領域であり、
前記駆動回路は、前記第３導電膜に電位を付与し、
前記第２領域は、前記第３導電膜に付与された電位によって前記半導体ピラーに形成された空乏層であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
基板の主面の上に、第１導電型の半導体からなる第１導電膜、第１絶縁膜、第２導電型の半導体からなる第２導電膜、及び、第３絶縁層を含む要素積層体を複数層積層して積層構造体を形成する工程であって、基板の主面の上で実施される、前記第１導電膜の積層工程と、前記第１絶縁膜の積層工程と、前記第１導電膜の積層工程と前記第１絶縁層の積層工程との間に実施される前記第２導電膜の積層工程と、前記第２導電膜の積層工程と前記第１導電膜の積層工程との間に実施される前記第３絶縁膜の積層工程と、を有する前記要素積層体の形成工程を複数回繰り返して前記積層構造体を形成する工程と、
前記主面に対して垂直な第１方向において前記積層構造体を貫通する貫通ホールを形成する工程と、
前記貫通ホールの内壁に第２絶縁膜を形成し、前記貫通ホールの内側の残余の空間に半導体材料を埋め込んで半導体ピラーを形成する工程と、
前記第２導電膜に含まれる不純物を前記半導体ピラーに拡散させ、前記半導体ピラーの前記第１方向において交互に配列した不純物濃度の高い領域と低い領域とを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−２２５９１８（Ｐ２０１０−２２５９１８Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７２４８６（Ｐ２００９−７２４８６）
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２４日（２００９．３．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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