本発明は、一態様では、半導体デバイスを製造する方法を提供する。この方法は、半導体基板（１０９）のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）（１１０）内にトレンチ分離構造（１１８）を形成すること、ならびにトレンチ分離構造（１１８）の上に、トレンチ分離構造（１１８）の一部分を露出するようにエッチング・マスクをパターニングすることを含む。露出したトレンチ分離構造（１１８）の一部分を除去してその中に、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチ（１１６）を形成する。エッチング・マスクをＤＲＡＭ領域（１１０）から除去し、ゲート・トレンチの少なくとも第１の角部に丸みをつけて、丸みをつけた角部（１２０）を形成する。この後に、ゲート・トレンチ（１１６）の側壁の上、第１の丸みをつけた角部（１２０）の上、およびゲート・トレンチ（１１６）に隣接する半導体基板（１０９）の上の酸化物層（１２４）の形成を続ける。トレンチ（１１６）をゲート材料で充填する。
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【課題】横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制されたフローティングゲート電極を有する不揮発性メモリの半導体装置を提供する。
【解決手段】メモリセルの周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、メモリセルの周囲に設けられた第２遮光壁により画定された第２被遮光領域１０Ａ´と、第１遮光壁５０に設けられた第１開孔５２と、第２遮光壁に設けられ第１開孔５２と対向して位置する第２開孔５２´と、メモリセルと接続され、第１開孔５２から第１被遮光領域１０Ａの外側に引き出された第１配線層２４ａ，２４ｂ，２４ｃと、メモリセルと接続され、第２開孔５２´から第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４ａ´，２４ｂ´，２４ｃ´と、少なくとも、第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とに挟まれた領域の上方に設けられた遮光膜と、を含む。 （もっと読む）

【課題】素子の微細化によっても、機械的強度に優れ、微細加工が容易であり、かつ十分な記憶容量を確保したキャパシタを有する半導体装置を提供する。
【解決手段】柱状の下部電極（101、201、301）、容量絶縁膜（102、202、302）及び上部電極（103、203、303）を有するキャパシタが層間膜を介して複数積層されており、下層キャパシタの下部電極（101）上端から上層キャパシタの下部電極（201）下端を接続するコンタクトプラグ（104）と、各層キャパシタの上部電極を接続するコンタクトプラグ（22）を有する半導体記憶装置。 （もっと読む）

【課題】局部エッチング阻止物質層を設けたビットラインランディングパッドと非境界コンタクトとを有する、比較的密集された構造の半導体素子及びその製造方法を提供する。
【解決手段】層間コンタクトスタッド２２０ａ、２２０ｂを形成し、層間コンタクトスタッド２２０ｂ上には導電性ライン２２２を設ける。これらの上に第１エッチング阻止物質層２２４ａ、第２エッチング阻止物質層２２４ｂを選択的に設ける。導電性ライン２２２には側壁絶縁膜２２６を設ける。第１エッチング阻止物質層と側壁絶縁膜とはエッチング選択比の異なる物質を用いる。これらのエッチング阻止物質層は、続く製造工程中に不純物のガス抜けを許す、とともに上部のコンタクトホール２２９ａ、２２９ｂを形成する際に整列ターゲットとしての役割をする。 （もっと読む）

【課題】多層信号配線の特性の均一化を図った半導体集積回路装置を提供する。
【解決手段】複数の拡散層が形成された半導体基板と、前記半導体基板に積層されて、前記各拡散層に対してビアコンタクトを介して接続される複数層の信号配線とを備え、第１の信号配線とそれより上層の第２の信号配線について、第２の信号配線を前記拡散層に接続するビアコンタクトの数が第１の信号配線のそれより多く設定されている。 （もっと読む）

【課題】本発明は、ＮＯＲフラッシュデバイス及びその製造方法を提供する。
【解決手段】バックエンドオブライン（ＢＥＯＬ）構造を有するＮＯＲフラッシュデバイスにおいて、ＢＥＯＬ構造は導電領域を有する基板と、基板上に形成された第１層間絶縁膜と、導電領域に形成される第１金属ラインと、該第１金属ラインと第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜を貫通する第１コンタクト及び第１コンタクトを通じて第１金属ラインと連結される第２金属ラインを具備して、第１コンタクト、第１及び第２金属ラインのうちで少なくとも一つは銅であり、第１及び第２層間絶縁膜のうちで少なくとも一つは、低誘電物質を含む。 （もっと読む）

【課題】
大型ウエハにおいても均一な丸め込み酸化が行なえ、かつ増加する工程が過度の負担にならない半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、シリコン基板の表裏両面上方に窒化シリコン膜、その上にＴＥＯＳ酸化シリコン膜をＣＶＤで堆積する工程と、表面側ＴＥＯＳ酸化シリコン膜を除去する工程と、ＴＥＯＳ酸化シリコン膜を脱ガスアニールする工程と、表面側窒化シリコン膜をエッチングマスクとしてシリコン基板に素子分離溝をエッチングする工程と、１０００℃以上の温度の丸め込み酸化をバッチ処理で行なう工程と、ＨＤＰ酸化シリコン膜で素子分離溝を埋め込む工程と、を含む。 （もっと読む）

【課題】トランジスタの主電極領域上のコンタクト接続不良並びに制御電極上のコンタクト接続不良を防止することができる半導体装置を提供する。
【解決手段】半導体装置（強誘電体記憶装置１）において、トランジスタ３と、強誘電体キャパシタ８とを備える。トランジスタ３の制御電極３２と強誘電体キャパシタ８を被覆するバリア膜（水素バリア膜）１０との間の層間絶縁膜４において、制御電極３２上の第３のプラグ５（３）の上面の基板２からの高さが、第２の主電極領域３４（２）上の第２のプラグ５（２）の上面の基板２からの高さに比べて高く設定されている。 （もっと読む）

【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。 （もっと読む）

【課題】半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】書き込み時の消費電力が小さく、読み出し専用の記憶装置のメモリ素子に用いられるアンチヒューズを提供する。
【解決手段】アンチヒューズは、第１導電層１１と、第１導電層１１上に非晶質シリコン膜１３と絶縁膜１４とを交互に積層した２層以上の多層膜２０と、多層膜２０上に第２導電層１２を有する。第１導電層１１と第２導電層１２の間に電圧を印加して、多層膜２０の抵抗を低下させることで、メモリ素子にデータを書き込む。第１導電層１１と第２導電層１２の間に非晶質シリコン１３よりも抵抗が高い絶縁膜１４を形成することで、書き込み時にアンチヒューズに流れる電流が低減される。 （もっと読む）

【課題】ボンディングパッドやヒューズ窓の形成に際して、ＭＩＳＦＥＴの特性の劣化を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板の上部に、ＭＩＳＦＥＴに接続された配線１５を形成するステップと、配線１５上にパッシベーション膜１６を形成するステップと、パッシベーション膜１６をエッチングし、配線１５の所定部分を露出する開口１８を形成するステップと、開口１８から露出した配線１５を含む半導体基板を、Ｈ_２ガス雰囲気中でアニールするステップと、を有する。配線１５は、順次に積層された、バリアメタル層１２、メタル層１３、及び、キャップメタル層１４を含む。 （もっと読む）

【課題】通常のＣＭＯＳプロセスにおいてＤＲＡＭを作製でき、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された第１及び第２のトランジスタＴ１、Ｔ２と、セルデータ電荷を保持するための２つのノードＳＮｔ、ＳＮｃと、周囲に形成されたシールド電極により構成される１ビットのメモリセル１１領域であって、各々のノードＳＮｔ、ＳＮｃは第１、第２のトランジスタＴ１、Ｔ２のドレインに接続されており、第１及び第２のトランジスタＴ１、Ｔ２のゲートはともに同一のワード線ＷＬ０に接続されており、第１及び第２のトランジスタＴ１、Ｔ２のソースは第１、第２のビット線ＢＬｔ０、ＢＬｃ０に接続され、第１及び第２のビット線ＢＬｔ０、ＢＬｃ０は、同一のセンスアンプＳＡ１２に接続され、１ビットのメモリセル領域が２次元的にアレイ状に形成される。 （もっと読む）

【課題】ワード線電極へのコンタクトの加工工程を短縮してコスト削減を可能とする、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。
【解決手段】基板と、前記基板に対して垂直に形成された柱状半導体と、前記柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された導電体層７とを有する電気的に書き換え可能なメモリセルが直列に接続されたメモリストリングスと、前記導電体層７と駆動回路３とを接続するコンタクトとを備え、前記導電体層７の端部は前記基板に対して上方に折り曲げられ、且つ折り曲げられた前記導電体層７の各端面上に前記コンタクトが設けられていることを特徴とする不揮発性半導体記憶装置１を構成する。 （もっと読む）

本発明の種々の実施形態は、クロスバーメモリシステム、並びに係るシステムに情報を書き込む方法及び係るシステムに格納されている情報を読み出す方法に関する。本発明の一実施形態では、クロスバーメモリシステム(1300)は、第１の層のマイクロスケール信号線(808)と、第２の層のマイクロスケール信号線(810)と、それぞれが第１の層の各マイクロスケール信号線(808)に重なるように構成される、第１の層のナノワイヤ(804)と、それぞれが第２の層の各マイクロスケール信号線(810)に重なり、且つ第１の層の各ナノワイヤ(804)に重なるように構成される、第２の層のナノワイヤ(806)とを備える。そのクロスバーメモリシステムは、第１の層のナノワイヤ(804)を第１の層のマイクロスケール信号線(808)に選択的に接続し、且つ第２の層のナノワイヤ(806)を第２の層のマイクロスケール信号線(810)に選択的に接続するように構成される非線形トンネル抵抗器(1526,1528)を含む。また、そのクロスバーメモリシステム(1300)は、各クロスバー交差部において第１の層の各ナノワイヤ(2008)を第２の層の各ナノワイヤ(2012)に接続するように構成される非線形トンネルヒステリシス抵抗器(1318)も含む。 （もっと読む）

【課題】ストラップされたストリング選択ラインを持つフラッシュメモリー装置を提供する。
【解決手段】ＮＡＮＤメモリーアレイは、第１選択ラインに連結された第１選択トランジスターと、第２選択ラインに連結された第２選択トランジスターと、ワードライン等に各々連結され、第１及び第２選択トランジスターの間に直列に連結されたメモリーセル等と、そして、第１選択ラインに電気的に連結されたストラッピングラインを含む。 （もっと読む）

【課題】ＲｅＲＡＭに関し、電極（ビア）及びＲｅＲＡＭ素子の配置構造に簡単な改変を加え、微細化すべきメモリセル選択トランジスタアレイには所要の加工ルールを適用して加工し、且つ、ＲｅＲＡＭ素子には別の加工ルールを適用して加工することを可能にし、ＲｅＲＡＭ素子の間隔がルール違反にならないようにする。
【解決手段】ワード線ＷＬ（ゲート）で代表されるメモリセル選択トランジスタ上に形成された多層メタル配線層Ｍ１・・・・と、多層メタル配線層Ｍ１・・・・の上層に在って且つ素子ピッチＰ_R が前記多層メタル配線層Ｍ１・・・・の下層に在る配線のピッチＰ_L に比較して広いピッチで形成されたＲｅＲＡＭ素子７を備える。 （もっと読む）

【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

【課題】プレート線の数およびリセット線の数を低減させた半導体記憶装置を提供する。
【解決手段】強誘電体メモリは、セルトランジスタＣＴおよび強誘電体キャパシタからなるメモリセルＭＣを、半導体基板上に行列状に配列したセルアレイＣＡと、メモリセルの列に対して設けられたビット線ＢＬと、メモリセルの行に対して設けられたワード線ＷＬと、強誘電体キャパシタに接続されたプレート線ＰＬであって、セルアレイをｍ列（ｍ≧２）ごとに分割したｎ個（ｎ≧２）のカラムブロックＣＢに対応して設けられたｎ本のプレート線ＰＬと、ビット線とプレート線との間に接続されたリセットトランジスタＲＴと、カラムブロック内のｍ列のそれぞれに対応して設けられたｍ本のリセット線であって、ｎ個のカラムブロックから１列ずつ、計ｎ列に設けられたｎ個のリセットトランジスタＲＴのゲートに接続されたリセット線ＲＳとを備えている。 （もっと読む）

【課題】センス動作の初期における低位側書き込み電位の変動を抑制することにより、高速なセンス動作を行う。
【解決手段】メモリセルに高位側書き込み電位ＶＡＲＹ及び低位側書き込み電位ＶＳＳＡを供給する複数のセンスアンプＳＡと、センスアンプＳＡに高位側書き込み電位ＶＡＲＹを供給するドライバ回路１２１と、センスアンプＳＡに低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２と、センスアンプＳＡに低位側書き込み電位又はこれよりも低い補助電位ＶＳＳを供給する補助ドライバ回路１２４とを備えている。これにより、センス動作の開始時における低位側書き込み電位ＶＳＳＡの浮き上がりを抑制することができることから、従来に比べてセンス動作を高速化することが可能となる。 （もっと読む）