【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂと有するメモリセルトランジスタＭＴと、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴとを有し、メモリセルトランジスタＭＴのソース拡散層３６ａは、第１の不純物拡散層３６ａ_１と、第１の不純物拡散層３６ａ_１よりも深い第２の不純物拡散層３６ａ_２と、第２の不純物拡散層３６ａ_２内に形成され、第２の不純物拡散層３６ａ_２よりも浅い第３の不純物拡散層３６ａ_３とを有し、第２の不純物拡散層３６ａ_２の不純物濃度は、第３の不純物拡散層３６ａ_３の不純物濃度よりも低い。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】強誘電体キャパシタの所望の分極特性を得ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１に形成されたＭＯＳトランジスタ１０２と、ＭＯＳトランジスタ１０２と並列に接続された強誘電体キャパシタ１０３と、備え、強誘電体キャパシタ１０３は、ＭＯＳトランジスタ１０２上方に形成されたキャパシタ膜１０４と、ソース領域１ａに電気的に接続され、キャパシタ膜１０４の一方の側壁に接して形成された第１のキャパシタ電極１０と、ドレイン領域１ａに電気的に接続され、キャパシタ膜の他方の側壁に接して形成された第２のキャパシタ電極１０と、を有し、キャパシタ膜１０４は、上面に形成される膜を所定の方向に配向させるための第１の絶縁膜８と、この第１の絶縁膜８上に半導体基板１に対して垂直な方向に配向するように形成された強誘電体膜と９、から成る膜が複数積層された積層膜１０４ａで、構成されている。 （もっと読む）

【課題】低電圧で書き込み、読み出しを行うことができる、消費電力の小さい安価な記憶素子と、その製造方法を提供する。
【解決手段】絶縁性基板１００上の第１の導電体１０１上に、０．１μｍ以上１０μｍ以下の大きさの導電性を有する粒子、溶媒及び樹脂を含む導電性ペースト１０２を配置し、溶媒を気化させて導電性ペースト１０２中に含まれる導電性を有する粒子１０３同士を接触させ、導電性ペースト１０２の導電性を向上させる。一方、第１の導電体１０１と導電性を有する粒子１０３の間には、薄い樹脂の層１０５が残存し、樹脂の層１０５は、電圧印加によって絶縁破壊させることが可能である。そのため、樹脂の層１０５は、メモリ層として機能させることが可能である。このように、メモリ層を有する第２の導電体１０６を形成することができる。 （もっと読む）

【課題】高集積化のために最適化された駆動トランジスタ及び記憶セルを含むを含む半導体デバイスを提供する。
【解決手段】半導体デバイスは、３つの駆動トランジスタグループＤＴＧ１、ＤＴＧ２、ＤＴＧ３と、これらに各々対応されるセルストリングＳ１、Ｓ２、Ｓ３を含む。各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、Ｎｍによって３個の駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が並列に接続される。これによって、各ノードＮ１、Ｎ２、・・・、Ｎｍ-１、又Ｎｍに接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３は、一つの共通したソース/ドレインを共有することができる。その結果、並列に接続された第１、第２及び第３駆動トランジスタＴＤ１、ＴＤ２、ＴＤ３が半導体デバイス内で占める面積を減少させることができる。 （もっと読む）

【課題】微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、ＮＡＮＤ型不揮発性半導体記憶装置、及び、その製造方法を提供する。
【解決手段】半導体記憶装置は、基板４０の主面４１上に並設され、主面４１に対して平行な第１方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向と非平行な第２方向に延在したゲート電極７０と、を備え、複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設され、第２間隔５２の周期は、デザインルールＦの４倍であり、ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有し、半導体層５０の側面と突出部７８との間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を備える。 （もっと読む）

【課題】セルソース線とセルウェル線をセルアレイ領域内に通すことを可能にし、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする。
【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、メモリストリングがマトリクス状に配置されたセルアレイと、メモリストリングに接続されたビット線と、メモリセルのセルソース線に接続された第１の配線と、メモリセルのセルウェル線に接続された第２の配線と、セルアレイ領域外に配置された回路に電源電圧を供給する第３の配線と、ビット線の形成方向に沿って配置された第４の配線及び第５の配線とを備え、セルアレイ領域内のビット線形成層より上層に第１の配線と第２の配線と第３の配線とが形成され、ビット線形成層に第４の配線と第５の配線が形成され、第１の配線と第４の配線が接続され、第２の配線と第５の配線が接続された。 （もっと読む）

【課題】結晶欠陥が少なく良好な特性を持つ強誘電体膜積層体を提供する。
【解決手段】強誘電体膜積層体１００は、第１電極１０２、および第２電極１０３と、第１電極１０２上に形成されたＰＺＴ系強誘電体膜１０１とを含む。強誘電体膜１０１は、Ｔｉ組成のうち、２．５モル％以上４０モル％以下をＮｂに置換し、第１電極１０２および第２電極１０３は、Ｐｔ、Ｉｒ、Ｒｕ等の白金族元素の単体または白金族元素を主体とした複合材料よりなる。電極１０２は、強誘電体膜から拡散する酸素をほぼ含まない。 （もっと読む）

【目的】リソグラフィの解像度や、光学コントラストを向上させると共にメモリ素子領域部のチップ面積を縮小させる半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、メモリ素子領域内で、同一線幅及び同一ピッチで繰り返し配置される複数のビット線１０と、前記メモリ素子領域内で、前記複数のビット線１０と同層で、かつ平行に形成され、前記複数のビット線１０と同一線幅及び同一ピッチで配置される複数のシャント線３０と、前記複数のシャント線３０の上層側から前記複数のシャント線３０に跨って接続するように配置される上層コンタクトプラグ３４と、を備えたことを特徴とする。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２、強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に配置された絶縁性水素バリア膜６とを備える。 （もっと読む）

【課題】 プログラム層のレイヤを自在に変更でき、しかも、周辺回路のレイアウト設計等を変更する必要がなく、短期間で製品の納入が可能であり、かつ、歩留りが高いマスクＲＯＭを実現すること。
【解決手段】 メモリ部４０において、ワード線ならびにビット線を多層配線で構成する。メモリ部４０とロウブロック２０との間に層変換部７０ａを設ける。メモリ部４０とカラムブロック５０との間に層変換部７０ｂを設ける。層変換部７０ａ，７０ｂは、異なるレイヤの配線層間を電気的に接続するための多層配線構造体である。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及び製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４と絶縁層を挟み形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の上面に接して形成されたドレイン側柱状半導体層４７と、ドレイン側柱状半導体層４７からゲート絶縁層４６を介して形成されてロウ方向に延びるドレイン側導電層４２とを備える。第１〜第４ワード線導電層３２ａ〜３２ｄのロウ方向の端部は、階段状に形成されている。ドレイン側ゲート導電層４２の全体は、第４ワード線導電層３２ｄの直上の領域９０に形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄ及びドレイン側導電層４２は、それらに亘って連続して形成された保護絶縁層３５にて覆われている。 （もっと読む）

【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。周辺回路領域には、ｐ−型領域１０１Ａにプレーナ型トランジスタのソース／ドレイン領域１０１Ｂが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層１００が形成される。 （もっと読む）

【課題】メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置において、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす。
【解決手段】下部電極５１と上部電極５２とにより強誘電体膜４５を挟持してなり、情報の記憶容量に用いられる第１のキャパシタ３０と、下部電極６６と上部電極６７とにより強誘電体膜６４を挟持してなり、記憶容量以外の容量に用いられる第２のキャパシタ５０と備えており、第１のキャパシタ３０と第２のキャパシタ５０とは、半導体基板１０の表面からの高さが相異なる層位置に形成されている。 （もっと読む）

【課題】本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与の製造方法を提供することを目的とする。
【解決手段】
本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。 （もっと読む）

【課題】電源電圧の変化、温度変化に対してタイミング変動の小さいタイミング制御回路、及び該回路を備えた半導体装置の提供。
【解決手段】入力クロックを用いた第１のクロック生成回路、及び第２のクロック生成回路と、前記第１のクロック信号と、前記第２のクロック信号と、コマンドデコーダから活性化信号と、タイミングレジスタから遅延時間を選択する選択信号とを受け、前記活性化信号の活性化から、前記選択信号によって規定される、前記第１の周期の所定倍（ｍ）の時間と、前記第２の周期の所定倍（ｎ）の時間とを合成した時間に対応したタイミング生成回路とを備え、タイミングレジスタはｍ、ｎの値を記憶し、タイミングレジスタに記憶するのは、モードレジスタセットコマンドの時の初期化シーケンスで実施する。動作状態では、前記のタイミングレジスタに記憶した情報をもとに、タイミング生成回路から所望のタイミングで、タイミング信号を出力する。 （もっと読む）

【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセル、及び複数の選択トランジスタが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４との間に電荷蓄積層３６を挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄと、メモリ柱状半導体層３４の下部に接し且つ基板Ｂａに対して垂直方向に延びるソース側柱状半導体層２６と、ソース側柱状半導体層２６との間に電荷蓄積層２７を挟むように形成されると共にロウ方向に所定ピッチの間隔を設けてライン状に繰り返し設けられたソース側導電層２２とを備える。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）