不揮発性半導体記憶装置及びその製造方法
【課題】微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、ＮＡＮＤ型不揮発性半導体記憶装置、及び、その製造方法を提供する。
【解決手段】半導体記憶装置は、基板４０の主面４１上に並設され、主面４１に対して平行な第１方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向と非平行な第２方向に延在したゲート電極７０と、を備え、複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設され、第２間隔５２の周期は、デザインルールＦの４倍であり、ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有し、半導体層５０の側面と突出部７８との間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を備える。
【解決手段】半導体記憶装置は、基板４０の主面４１上に並設され、主面４１に対して平行な第１方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向と非平行な第２方向に延在したゲート電極７０と、を備え、複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設され、第２間隔５２の周期は、デザインルールＦの４倍であり、ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有し、半導体層５０の側面と突出部７８との間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。特にＮＡＮＤ型フラッシュメモリは、最小加工寸法（デザインルール）をＦとしたきにセル面積が４Ｆ２と小さく、そのシンプルな構造ゆえに急速な微細化が進められている。しかしながら、ＮＡＮＤ型フラッシュメモリは、今後のリソグラフィの微細化技術の限界、素子の微細化によるショートチャネル効果やナローチャネル効果の悪影響に起因した信頼性の劣化と高速化の限界、素子の微細化に伴う素子特性のばらつきの悪化の問題があり、今後のさらなる高集積化は困難であると予想される。
【０００３】
これに対し、特許文献１には、柱状半導体の周りに絶縁膜と電荷蓄積層を設け、多数の記録層を積層する不揮発性半導体記憶装置に関する技術が開示されているが、この構造の場合、電荷蓄積層を選択するゲート電極を基板に平行な平面内で縞状に加工する必要があるため、通常のＮＡＮＤフラッシュメモリのセル面積が４Ｆ２（Ｆはデザインルール）であるのに対して、セル面積が６Ｆ２となる。また、特許文献１の構造の場合、ゲート電極を形成した後にシリコンプラグを形成する際の製造プロセスの制約から、微細化が制約される。そして、ゲート電極形成後にシリコンプラグを形成することは、ゲート電極に用いる材料を制約し、低抵抗化が困難であるため、ゲート電極が厚くなり、また、電極の空乏化防止のために隣接セル間のスペースを拡大する必要があり、これによっても微細化が制約される。さらに、ＮＡＮＤフラッシュメモリと動作機構が異なるので、従来のＮＡＮＤフラッシュメモリの周辺回路構成が使えず、周辺回路の再設計が必要となる。
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基板と、前記基板の主面の上に並設され、それぞれが前記基板の主面に対して平行な第１の方向に延在した複数の積層体と、前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在したゲート電極と、を備え、前記複数の積層体のそれぞれは、絶縁層を介して積層された複数の半導体層を有し、前記複数の積層体は、隣接する積層体の間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように並設され、前記第２間隔は、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期間隔で設けられ、前記ゲート電極は、前記第２間隔を有する前記積層体同士の間隙に侵入した突出部を有し、前記半導体層の側面と、前記突出部と、の間に設けられた電荷蓄積層と、前記半導体層の前記側面と、前記電荷蓄積層と、の間に設けられた第１絶縁膜と、前記電荷蓄積層と、前記突出部と、の間に設けられた第２絶縁膜と、をさらに備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
本発明の別の一態様によれば、半導体層と、前記半導体層に対向して設けられたゲート電極と、前記半導体層と前記ゲート電極との間に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間に設けられた第１絶縁膜と、前記電荷蓄積層と前記ゲート電極との間に設けられた第２絶縁膜と、を有する不揮発性半導体記憶装置の製造方法であって、基板の主面の上に、前記半導体層となる半導体層膜、及び、絶縁層となる絶縁層膜を、積層して形成する第１の工程と、前記半導体層膜及び前記絶縁層膜を、前記基板の主面に平行な第１の方向に延在し、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記半導体層及び前記絶縁層を含む積層体どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように加工する第２の工程と、前記積層体の前記第２間隔の側の側面に、前記第１絶縁膜となる膜、前記電荷蓄積層となる膜、前記第２絶縁膜となる膜、を形成し、さらに前記第２絶縁膜となる膜の上と前記積層体の主面の上に前記ゲート電極となるゲート電極膜を形成する第３の工程と、前記ゲート電極膜を、前記基板の前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在する帯状に加工する第４の工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を例示する模式図である。
すなわち、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線断面図である。
図１に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０は、
半導体層５０と、半導体層５０に対向して設けられたゲート電極７０と、半導体層５０とゲート電極７０との間に設けられた電荷蓄積層６０と、半導体層５０と電荷蓄積層６０との間に設けられた第１絶縁膜（図示しない）と、電荷蓄積層６０とゲート電極７０との間に設けられた第２絶縁膜（図示しない）と、を有する不揮発性半導体記憶装置である。すなわち、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有するメモリである。
【００１０】
そして、半導体層５０は、基板４０の主面４１に平行な第１の方向（例えばＸ軸方向）に延在し、基板４０の上に絶縁層５５を介して複数積層され、主面４１に平行な面内で隣接する間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に配列するように複数設けられている。
【００１１】
そして、第２間隔５２は、不揮発性半導体記憶装置１０のデザインルールＦの４倍の周期Ｌ４で配列している。デザインルールＦに関しては後述する。
【００１２】
このような形状は、デザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、半導体層５０の間隔を、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に配列するように形成できる。この側壁を利用した第１間隔５１及び第２間隔５２の形成方法に関しては後述する。
【００１３】
一方、ゲート電極７０は、主面４１に平行で、第１の方向（Ｘ軸方向）に対して非平行な第２の方向（例えばＹ軸方向）に延在して設けられ、半導体層５０の第２間隔５２の側にその一部が侵入して突出部７８となる。ゲート電極７０は、単一の周期、すなわち、距離Ｌ７で配列している。例えば、距離Ｌ７は、デザインルールＦの２倍とすることができる。
【００１４】
そして、電荷蓄積層６０は、半導体層５０の第２間隔５２の側の主面４１に対して垂直な面５０ｖと、ゲート電極７０の主面４１に対して垂直な面７０ｖと、の間に設けられる。
【００１５】
なお、同図に表したように、基板４０の主面４１に垂直な方向をＺ軸とし、Ｚ軸に対して垂直な軸をＸ軸とし、Ｚ軸とＹ軸とに垂直な方向をＹ軸とする。
そして、この例では、積層された半導体層５０が、Ｘ軸方向に複数、帯状に延在している。そして、半導体層５０どうしの間隔が、狭い部分（第１間隔５１）と広い部分（第２間隔５２）とを有している。そして、半導体層５０に交差して、ゲート電極７０が延在し、半導体層５０の側面と、ゲート電極７０の側面と、の間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜が設けられている。すなわち、不揮発性半導体記憶装置１０のメモリセル（セル）となる電荷蓄積層６０は、基板４０の主面４１に垂直な方向と、平行な方向と、の両方の方向に積層される。
【００１６】
すなわち、本実施形態に係る不揮発性半導体記憶装置１０は、基板４０と、基板４０の主面４１の上に並設され、それぞれが基板４０の主面４１に対して平行な第１の方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向に対して非平行な第２の方向に延在したゲート電極７０と、を備える。複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設される。第２間隔５２は、不揮発性半導体記憶装置１０のデザインルールＦの４倍の周期間隔で設けられる。ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有する。そして、不揮発性半導体記憶装置１０は、半導体層５０の側面５０ｖと、突出部７８と、の間に設けられた電荷蓄積層６０と、半導体層５０の側面５０ｖと、電荷蓄積層６０と、の間に設けられた第１絶縁膜（図示しない）と、電荷蓄積層６０と、突出部７８と、の間に設けられた第２絶縁膜（図示しない）と、をさらに備える。
この構造を有する本実施形態に係る不揮発性半導体記憶装置１０によって、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない不揮発性半導体記憶装置が得られる。
【００１７】
なお、図１では、半導体層５０及びゲート電極７０とは、それぞれ６本ずつ描かれているが、本発明はこれに限らず、半導体層５０とゲート電極７０の本数は任意である。また、半導体層５０は、絶縁層５５を介して２層積層されているが、半導体層５０の積層数は任意である。
【００１８】
なお、上記において、半導体層５０が、広い間隔と狭い間隔とで周期的に配列することで、広い間隔（第２間隔）側に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を設けることが容易となる。
例えば、半導体層５０が、単一の間隔で設けられる場合は、その間隔の間に、上記の第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を設けるスペースを確保して素子を微細化することは困難である。例えば、一般に半導体製造工程における最小加工寸法を基にして、不揮発性半導体記憶装置のデザインルールＦが定められる。そして、不揮発性半導体記憶装置において、集積密度を上げようとした時にはＦを縮小する。このとき、デザインルールＦの幅の間隙に、第１絶縁膜、電荷蓄積層６０、第２絶縁膜、突出部７８、第２絶縁膜、電荷蓄積層６０、第１絶縁層を設けなければならないので、Ｆの微細化は非常に困難になる。
【００１９】
これに対し、本実施形態に係る不揮発性半導体記憶装置１０においては、半導体層５０どうしの間隔が、狭い第１間隔５１と、広い第２間隔５２と、となるように設けるので、これにより、第２間隔５２はデザインルールＦよりも長くすることができ、その広い第２間隔の側の間隙に、上記の第１絶縁膜、電荷蓄積層６０、第２絶縁膜、突出部７８、第２絶縁膜、電荷蓄積層６０、第１絶縁膜を設けるスペースを確保することが比較的容易になる。
【００２０】
図１に表したように、半導体層５０どうしの間隔は、距離ｔ１の部分（第１間隔５１）と、距離ｔ１よりも長い距離ｔ２（第２間隔５２）の部分とが交互に配列している。なお、半導体層５０の幅、すなわち幅ｔ３は実質的に一定とすることができる。
また、半導体層５０は、狭ピッチＬ１と広ピッチＬ２で配列している。ここで、狭ピッチＬ１＝距離ｔ１＋幅ｔ３であり、広ピッチＬ２＝距離ｔ２＋幅ｔ３である。そして、距離ｔ１の間隔で配列した一対の半導体層５０を、半導体層対５３ということにすると、半導体層対５３は、対ピッチＬ３で配列している。この時、対ピッチＬ３＝狭ピッチＬ１＋広ピッチＬ２＝距離ｔ１＋距離ｔ２＋２×幅ｔ３である。そして、第２間隔５２のピッチＬ４は、対ピッチＬ３と等しい。
【００２１】
そして、不揮発性半導体記憶装置１０のデザインルールをＦとすると、第１間隔（距離ｔ１）を、４Ｆの周期で設けることができる。そして、第２間隔（距離ｔ２）を、４Ｆの周期（Ｌ４）で設けることができる。そして、半導体層対５３を、４Ｆの周期で設けることができる。すなわち、上記の対ピッチＬ３を４Ｆとすることができる。
この時、半導体層対５３を形成する一対の半導体層５０どうしの間隔、すなわち、距離ｔ１は、Ｆよりも短く設定される。そして、隣接する半導体層対５３どうしの間隔、すなわち、距離ｔ２はＦよりも長く設定される。
ただし、本実施形態に係る不揮発性半導体記憶装置１０は、これに限らず、半導体層対５３が４Ｆ周期で設けられ、距離ｔ２がＦよりも長く設定され、その距離ｔ２の間隔を有する半導体層対５３どうしの間、すなわち、第２間隔５２の側に電荷蓄積層６０が配置されれば良い。
【００２２】
なお、第２の方向に延在するゲート電極７０も、半導体層５０と同様に、ゲート電極７０どうしの間の間隔が、狭い部分と広い部分とを有するように形成することもできる。これにより、例えば、広い間隔の側に、ゲート電極７０と周辺回路との接続部を設け、接続を容易化することもできる。以下では、ゲート電極７０は、単一な周期で設けられる場合として説明する。すなわち、距離Ｌ７が２Ｆである例である。
【００２３】
ここで、本実施形態に係る不揮発性半導体記憶装置１０におけるデザインルールＦについて説明する。以下の説明では、Ｘ軸方向及びＹ軸方向の両方で同じデザインルールが用いられるものとして説明する。
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるデザインルールを例示する模式的平面図である。
図２に表したように、本実施形態に係る不揮発性半導体記憶装置１０において、半導体層５０は、狭い第１間隔５１（ｔ１）で並んだ２つの半導体層５０からなる半導体層対５３が、対ピッチＬ３、すなわち、４Ｆの周期で並んでいる。一方、ゲート電極７０は、２Ｆ周期で並んでいる。
【００２４】
図２に表したように、１つのメモリセル８０ａは、１つの半導体層５０ａと１つのゲート電極７０ａとが交差する部分に対応する。１つの半導体層５０ａの側面と、１つのゲート電極７０ａの側面と、の間に設けられた電荷蓄積層を有するメモリセル８０ａを着目する。このメモリセル８０ａが占有する占有面８１ａの面積を面積Ｓとする。この時、図２に例示したように、着目している１つのメモリセル８０ａに隣接して４つのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅがある。そして、これらのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅも、メモリセル８０ａと同じ面積Ｓの占有面８１ｂ、８１ｃ、８１ｄ、８１ｅを有するとする。
【００２５】
この時、メモリセル８０ａの占有面８１ａと、隣接するメモリセルの占有面とのＸ軸方向に沿った境界は、例えば、メモリセル８０ａを有する半導体層５０ａと隣接する半導体層５０ｂとの間の中心線、及び、半導体層５０ａと隣接する別の半導体層５０ｃとの間の中心線とすることができる。
同様に、メモリセル８０ａの占有面８１ａと、隣接するメモリセルの占有面とのＹ軸方向に沿った境界は、例えば、メモリセル８０ａを有するゲート電極７０ａと隣接するゲート電極７０ｂとの間の中心線、及び、ゲート電極７０ａと隣接する別のゲート電極７０ｃとの間の中心線とすることができる。
これら４つの中心線で囲まれた領域が、メモリセル８０ａの占有面８１ａとすることができる。
【００２６】
そして、不揮発性半導体記憶装置１０においては、半導体層対５３の周期が４Ｆで、ゲート電極７０の周期が２Ｆであるので、４×Ｓ＝（４Ｆ）２となり、すなわち、Ｓ＝４Ｆ２となる。従って、不揮発性半導体記憶装置１０におけるデザインルールＦは、基板４０の主面４１に平行な面内における、１つのメモリセルが占有する面積をＳとして、Ｆ＝（Ｓ／４）１／２とすることができる。
【００２７】
次に、このように、互いの間隔が狭い部分と広い部分を有する半導体層５０及び絶縁層５５の作製方法の概略について説明する。なお、説明を簡単にするために、半導体層５０及び絶縁層５５がそれぞれ２層のみである場合を例示する。そして、以下では、Ｆが２５ｎｍの場合として説明する。
【００２８】
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の要部を例示する工程順模式断面図である。
まず図３（ａ）に表したように、基板４０の上に、半導体層５０となる半導体層膜５９及び絶縁層５５となる絶縁層膜５５ａを交互に２層、ハードマスクとなるＣＶＤ成膜シリコン酸化膜８５、及び、シリコン窒化膜８６を形成し、リソグラフィ技術で、ピッチがＬ３（＝４Ｆ、すなわち１００ｎｍ）で、幅Ｗ１が例えば３０ｎｍのレジストマスクパターン８７を形成する。
【００２９】
そして、図３（ｂ）に表したように、シリコン窒化膜８６をホット燐酸処理し、シリコン窒化膜８６をスリミング（外形を縮小）し、幅Ｗ２を例えば１５ｎｍに加工する。
【００３０】
次に、図３（ｃ）に表したように、基板４０全面に、アモルファスシリコン膜８９を２０ｎｍの厚さで形成した後、反応性イオンエッチング技術により前記シリコン窒化膜８６の側壁にのみ、アモルファスシリコン膜８９を残存させる。
【００３１】
次に、図３（ｄ）に表したように、シリコン窒化膜８６をホット燐酸処理で除去し、アモルファスシリコン膜８９をマスクとして、ＣＶＤ成膜シリコン酸化膜８５を加工する。
【００３２】
次に、図５（ｅ）に表したように、アモルファスシリコン膜８９を除去し、ＣＶＤ成膜シリコン酸化膜８５によるハードマスクを形成し、このハードマスクを用いて２層の半導体層膜５９及び絶縁層膜５５ａを加工する。
【００３３】
このような方法、すなわち、ダブルパターニング技術により、半導体層５０及び絶縁層５５を、互いの間隔が狭い部分と広い部分とを有するように形成することができる。そして、半導体層５０の半導体層対５３は、４Ｆの周期、すなわち、対ピッチＬ３で配列する。そして、半導体層対５３を形成する一対の半導体層５０どうしの間隔（距離ｔ１）は、Ｆよりも短くなる（加工の変換差を無視するとこの場合１５ｎｍ）。そして、半導体層５０の幅（幅ｔ３）は、加工の変換差を無視すると２０ｎｍとなり、そして、隣接する半導体層対５３どうしの間隔（距離ｔ２）はＦよりも長くなる（加工の変換差を無視すると４５ｎｍ）。
【００３４】
なお、上記においては、説明を簡単にするために、半導体層５０となる半導体層膜５９、及び、絶縁層５５となる絶縁層膜５５ａが交互に２層積層された構造の場合を例示したが、半導体層５０及び絶縁層５５の積層数は任意である。また、ゲート電極７０も、必要に応じて上記のダブルパターニング技術を用いて、狭い間隔と広い間隔とが周期的に配列した構造としても良い。
【００３５】
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部の構造を例示する模式的断面図である。
すなわち、同図は、本実施形態に係る不揮発性半導体記憶装置における、第１絶縁膜、電荷蓄積層、及び、第２絶縁膜の構造の２つの例を表している。なお、同図は、図１（ａ）のＡ−Ａ’線に相当する断面を拡大して例示している。
【００３６】
図４（ａ）に表したように、半導体層５０の第２間隔５２の側の、主面４１に対して垂直な面５０ｖ（側面）と、ゲート電極７０の、主面４１に対して垂直な面７０ｖ（側面）と、の間に、電荷蓄積層６０が設けられている。また、半導体層５０と電荷蓄積層６０との間に、第１絶縁膜６１が設けられている。そして、電荷蓄積層６０とゲート電極７０との間に第２絶縁膜６２が設けられている。第１絶縁膜６１は、トンネル絶縁膜として機能することができる、また、第２絶縁膜６２は、ブロック絶縁膜として機能することができる。なお、第１間隔５１の側の半導体層５０どうしの間には、絶縁膜５６が設けられている。
【００３７】
そして、図４（ａ）に例示した不揮発性半導体記憶装置１０の場合は、電荷蓄積層６０は、積層された半導体層５０の、第２間隔５２の側の、主面４１に対して垂直な面５０ｖ（側面）ごとに分離されている。これにより、電荷蓄積層６０における電荷が拡散して、電荷を書き込んだセルから、書き込んでいないセルや他の膜中に移動することによる、電荷保持特性の劣化を抑制することができる。
【００３８】
また、図４（ｂ）に表したように、本実施形態の別の不揮発性半導体記憶装置１１においては、電荷蓄積層６０は、積層された半導体層５０の第２間隔５２の側の主面４１に対して垂直な面５０ｖ（側面）、及び、積層された絶縁層５５の第２間隔５２の側の主面４１に対して垂直な面５５ｖ（側面）、に沿って連続して設けられている。そして、積層された半導体層５０の第２間隔５２の側の主面４１に対して垂直な面５０ｖ（側面）よりも、積層された絶縁層５５の第２間隔５２の側の主面４１に対して垂直な面５５ｖ（側面）が、第２間隔５２からみて第１間隔５１の側に後退して設けられている。すなわち、電荷蓄積層６０は、積層された半導体層５０の側面とからこれに隣接する絶縁層５５の側面に亘って連続して設けられ、半導体層５０の側面よりも絶縁層５５の側面が後退している。
【００３９】
すなわち、電荷蓄積層６０は、基板４０の主面４１に対して垂直方向に積層されたメモリセルどうしの間の最短距離に比べて、半導体層５０及び絶縁層５５の側面に沿って延在する電荷蓄積層６０の長さ（主面４１に対して垂直方向に延在する長さ）が長くなるように、形成されている。
これにより、電荷蓄積層６０における電荷が拡散して、電荷を書き込んだセルから、書き込んでいないセルや他の膜中に移動することによる、電荷保持特性の劣化を抑制することができる。
【００４０】
このように、不揮発性半導体記憶装置１０、１１によれば、保持特性が良好な不揮発性半導体記憶装置が提供できる。
【００４１】
以上説明した本実施形態に係る不揮発性半導体記憶装置１０、１１によれば、メモリセルを、基板に垂直方向及び水平方向の両方の方向に積層することで、単位面積当たりのビット容量を向上することができる。すなわち微細化を行わなくても集積度の向上が可能になる。
【００４２】
さらに、各メモリセルにおけるトランジスタは、絶縁膜上のシリコンチャネルを有するＳＯＩ（Silicon on Insulator）の構造であり、ゲート電極のチャネルに対する支配力が強いので、ショートチャネル効果に対して強く、多値化が容易である。特に、本実施形態においては、ＵＴ−ＳＯＩ(Ultra-Thin Silicon On Insulator）構造になるため、ショートチャネル効果に対して強いトランジスタが実現できるので、チャネルの支配力が特に強いことから、セル当たり２ビット（すなわち４値）やセル当たり３ビット（すなわち８値）のような、多値記憶が容易になる利点がある。
【００４３】
さらに、４Ｆ周期で半導体層対５３を形成することで、ＭＯＮＯＳ構造の積層膜を形成するために必要なスペースを確保することができる。
そして、第１間隔５１の側の電荷蓄積層６０どうしは、半導体層５０によってシールドされ、そして、第２間隔５２の側の電荷蓄積層６０どうしは、ゲート電極７０によってシールドされるので、隣接メモリセルの書き込み消去動作に伴ってメモリセルのしきい値が変動するセル間干渉を抑制できるという利点がある。
【００４４】
そして、例えば特許文献１の技術によるよりも微細化が容易であり、積層数を減らすことが可能である。さらに、特許文献１の技術と異なり、ＮＡＮＤチェーンが、基板４０の主面に平行方向に形成されるので、周辺回路を従来のＮＡＮＤフラッシュメモリと同様の構成とすることができる。
【００４５】
このように、本実施形態に係る不揮発性半導体記憶装置によれば、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置及びその製造方法が提供できる。
【００４６】
（第１の実施例）
本発明の第１の実施例に係る不揮発性半導体記憶装置２０は、２２ｎｍのデザインルールのメモリセルを、２層積層することにより、従来の平面セル構造における１５ｎｍのデザインルールの不揮発性半導体記憶装置に相当するセル面積９６８ｎｍ２を実現するフラッシュメモリである。
そして、基板４０と１層目の半導体層５０とを分離する絶縁層が、周辺高電圧回路のゲート絶縁膜と共用され、半導体層５０のシリコンチャネルとして、多結晶シリコンが用いられるものである。また、電荷蓄積層６０は、図３（ａ）に例示した構造、すなわち、積層された半導体層５０の、第２間隔５２の側の主面４１に対して垂直な面５０ｖごとに分離されている構造である。また、半導体層５０がビット線であり、ゲート電極７０がワード線である場合として説明する。
【００４７】
以下、本実施例に係る不揮発性半導体記憶装置２０の製造方法について説明する。
図５は、本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
同図（ａ）は最初の工程の図であり、同図（ｂ）は同図（ａ）に続く図である。
そして、図６は、図５に続く図であり、図７は、図６に続く図であり、図８は、図７に続く図である。
【００４８】
図５、図６、図７（ａ）及び図８において、左側の図は、ワード線（ゲート電極）方向の断面図、すなわち、ワード線が延在する方向に垂直な平面で切断したときの断面図であり、右側の図は、ビット線（半導体層）方向の断面図、すなわち、ビット線が延在する方向に垂直な平面で切断したときの図である。また、図７（ｂ）、（ｃ）は、要部を拡大して例示したビット線方向の断面図である。また、図５（ｂ）、図６、図７（ａ）及び図８の左側の図は、それぞれの右側の図のＡ−Ａ’線断面図である。
【００４９】
まず、図５（ａ）に表したように、半導体基板１０１の上のセル部及び周辺高電圧回路部を、リソグラフィ技術及び反応性イオンエッチング技術により、３０ｎｍの距離でリセスする（後退させる）。なお、これは、高電圧回路部と低電圧回路部とのゲート酸化膜厚に起因する段差を解消するために、通常のフラッシュメモリでも行われる工程である。
【００５０】
続いて、高電圧回路部のゲート酸化膜、及び、セルの層間絶縁膜、となるシリコン熱酸化膜を３５ｎｍの厚さで形成する。次に、周辺低電圧回路部トランジスタを構成するゲート酸化膜１０２を８ｎｍの厚さで形成する。これにより、高電圧回路部のゲート酸化膜、及び、セルの層間絶縁膜となるシリコン熱酸化膜１０３は、４０ｎｍの膜厚となる。
【００５１】
次に、周辺回路のゲート電極の一部、及び、第１層目の半導体層となるｎ型多結晶シリコン膜１０４を３０ｎｍの厚さで、１層目と２層目の半導体層の間の絶縁層となるシリコン酸化膜１０５を厚さ４０ｎｍで、２層目の半導体層となるｎ型多結晶シリコン膜１０６を厚さ３０ｎｍで、シリコン酸化膜１０７を厚さ２０ｎｍで、ＣＭＰ（Chemical Mechanical Polishing）のストッパーとなるシリコン窒化膜１０８を厚さ５０ｎｍで、形成する。
【００５２】
次に、図５（ｂ）に表したように、リソグラフィ技術及び反応性イオンエッチング技術により半導体層を加工する。ここで、セル部のリソグラフィにおいては、側壁転写技術を用いて、４Ｆ＝８８ｎｍの周期で繰り返される半導体層対１０９を形成する。
それぞれの半導体層の幅は１５ｎｍ、隣接する半導体層どうしの間（半導体層間）の間隙１１０（第１間隔５１）の幅は１５ｎｍ、半導体層対どうしの間（半導体層対間）の間隙１１１（第２間隔５２）の幅は４３ｎｍである。このメモリセル（セル）の一括加工によって、周辺回路部のＳＴＩ（Shallow Trench Isolation）となるアイソレーション溝も形成される。
続いて、ＴＥＯＳ（Tetra Ethoxy Silane）／Ｏ３膜またはＳＯＧ（Spin On Glass）膜等の絶縁膜１１２で、周辺回路部のアイソレーション溝、並びに、半導体層間の間隙１１０、及び、半導体層対間の間隙１１１を埋め込む。
次に、ＣＭＰで絶縁膜１１２を平坦化する。
【００５３】
次に、図６（ａ）に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、周辺回路部及び第１層の半導体層のセレクトゲート部の、シリコン窒化膜１０８、シリコン酸化膜１０７、ｎ型多結晶シリコン膜１０６、シリコン酸化膜１０５を除去する。そして、リソグラフィ技術及び反応性イオンエッチング技術により、第２層のセレクトゲート部の、シリコン窒化膜１０８及びシリコン酸化膜１０７を除去する。
続いて、セレクトゲートのゲート酸化膜となるシリコン酸化膜１１３、セレクトゲートのゲート電極となるｎ型多結晶シリコン膜１１４を形成する。
続いて、リソグラフィ技術及び反応性イオンエッチング技術により、周辺回路部の、ｎ型多結晶シリコン膜１１４及びシリコン酸化膜１１３に、ｎ型多結晶シリコン膜１０４に達する貫通孔を形成する。続いて、ｎ型多結晶シリコン膜１１５を形成する。
これにより、周辺回路部において、ｎ型多結晶シリコン膜１１５とｎ型多結晶シリコン膜１０４とが接続された構造を形成することができた。
【００５４】
次に、図６（ｂ）に表したように、公知のトランジスタ形成技術に従って、セレクトゲート及び周辺回路部のｎ型多結晶シリコン膜１１５、シリコン酸化膜１１３、ｎ型多結晶シリコン膜１０４を加工して周辺回路のゲート電極１１６を形成し、サイドウォール酸化膜１１７、拡散層（図示しない）を形成し、層間絶縁膜１１８を埋め込んで平坦化する。
【００５５】
次に、図７（ａ）に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、隣接する半導体層対どうしの間（半導体層対間）の間隙１１１内の絶縁膜１１２をエッチングバックする。
続いて、ＨＦ／ＮＨ３ガスにより、ｎ型多結晶シリコン膜１０４、１０６の側壁をクリーニングし、ＭＯＮＯＳセルを構成する、シリコン熱酸化膜（厚さ４ｎｍ）／電荷蓄積層（厚さ５ｎｍ）／電荷ブロック膜（厚さ１１ｎｍ）からなる積層絶縁膜１１９を形成する。以上で、半導体層を形成するｎ型多結晶シリコン膜の幅は１３ｎｍとなり、電荷ブロック膜間の間隙は７ｎｍとなる。なお、例えば、電荷蓄積層にはシリコン窒化膜を用い、電荷ブロック膜にはアルミナ膜を用いる。
続いて、ゲート電極となるＣＶＤ成膜ＷＳｉ膜１２０を、基板全面に形成する。
【００５６】
次に、リソグラフィ技術及び反応性イオンエッチングにより、ＣＶＤ成膜ＷＳｉ膜１２０を加工してセルのゲート電極を形成する。
この際、前記積層絶縁膜１１９を一括加工し、積層されたセル間の電荷蓄積層を分離する。すなわち、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化で、絶縁膜１１２、シリコン熱酸化膜１０３、シリコン酸化膜１０５、シリコン酸化膜１０７を介して、積層絶縁膜１１９中の電荷蓄積層であるシリコン窒化膜を酸化することで、電荷蓄積層を積層されたセル間で分離する。
【００５７】
すなわち、図７（ｂ）に表したように、酸化前にはシリコン熱酸化膜１０３、シリコン酸化膜１０５、シリコン酸化膜１０７の側壁上には、電荷蓄積層１２１及び電荷ブロック膜１２２が連続して存在する。
しかし、図７（ｃ）に表したように、ラジカル酸化により電荷蓄積層１２１のみを選択的に酸化し、シリコン熱酸窒化膜１２３を形成して、積層されたセルごとに電荷蓄積層１２１を分離することが可能である。
以上により、図８（ａ）に表したように、積層されたＵＴ−ＳＯＩ型のＭＯＮＯＳセルが形成された。
【００５８】
次に、基板全面に層間絶縁膜１２４を形成し、コンタクトプラグ１２５で周辺回路及び積層された半導体層からの引き出しを形成し、配線１２６によって各素子を接続する。
【００５９】
以下、多層配線工程によってフラッシュメモリの回路を形成することになるが、説明は省略する。
【００６０】
これにより、図８（ｂ）に例示した本実施例に係る不揮発性半導体記憶装置２０が作製される。
図８（ｂ）において、層間絶縁膜１２７、１２８、１２９、１３０が積層され、コンタクトプラグ１３１、１３２、１３３によって、配線１３４、１３５、１３６が接続される。
【００６１】
本実施例の不揮発性半導体記憶装置２０の構造では、各セルのトランジスタはＵＴＳＯＩ構造となり、ショートチャネル効果に強く、チャネルの支配力が強いことから、セル当たり２ビット（すなわち４値）やセル当たり３ビット（すなわち８値）のような、多値記憶が容易であるという利点がある。さらに、それと共に、対をなす半導体層間の電荷蓄積層は半導体層自体によってシールドされ、そして、隣接する半導体層対間の電荷蓄積層は、コントロールゲート電極によってシールドされるので、隣接セルの書き込み消去動作に伴ってセルのしきい値が変動するセル間干渉を抑制できるという利点がある。
【００６２】
しかも、本実施例の不揮発性半導体記憶装置２０では、通常の単層のメモリの２倍の記憶密度が達成される。このとき、不揮発性半導体記憶装置２０では、半導体層が基板上に積層されることになるが、半導体層（ビット線）及びゲート電極（ワード線）の加工は、通常の積層しないメモリと同じ１回ずつのリソグラフィ工程で加工が可能である。
【００６３】
このように、本実施例の不揮発性半導体記憶装置２０は、微細化を行わなくてもセルの集積度向上が可能であり、しかもＥＵＶ（Extreme Ultra Violet、極端紫外光）や液浸ＡｒＦ等の最先端のリソグラフィ工程を必要としないという利点がある。
【００６４】
本実施例の不揮発性半導体記憶装置２０のセルの投影面積は１９３６ｎｍ２となり、例えば、特許文献１の技術で製作した場合のセルに比べて２６％程度の面積となる。
【００６５】
さらに、２層の積層構造であるために、実効的なセル面積は１９３６／２＝９６８ｎｍ２となるが、これと同様の実効的セル面積を、特許文献１の技術で実現するには、８層の積層構造にする必要がり、本実施例の不揮発性半導体記憶装置の４倍の数の積層が必要である。
【００６６】
一般に、積層構造での歩留まりは、各層の歩留まりの積になるため、本実施例の不揮発性半導体記憶装置２０は、従来技術に比べて高歩留まりを達成できる可能性があることがわかる。
【００６７】
なお、本実施例の不揮発性半導体記憶装置２０の場合、多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行ったが、これに代えて、単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うことも可能である。
なお、単結晶シリコン膜の形成方法としては、基板の一部をシードとして高温でエピタキシャルシリコン膜を成膜する方法を用いることができる。また、非晶質シリコン膜を成膜してから、基板の一部をシードとしてLateral Epitaxial Growthを実施する方法を用いることができる。さらには、エピタキシャルシリコンゲルマニウム膜／エピタキシャルシリコン膜積層膜を形成後、エピタキシャルシリコンゲルマニウム膜を選択エッチングして、その空隙を熱酸化することによって形成することも可能である。
【００６８】
（第２の実施例）
本発明の第２の実施例に係る不揮発性半導体記憶装置２１は、デザインルールが１０ｎｍ世代に相当する５層積層メモリであり、半導体層５０となる各単結晶シリコン層は、エピタキシャルシリコンとエピタキシャルシリコンゲルマニウムを順次積層して成長させ、シリコンゲルマニウム膜を選択エッチングで除去してできた空隙を熱酸化することによって単結晶シリコン膜／酸化膜の積層膜を形成する例である。
【００６９】
そして、第１の実施例においては、電荷蓄積層は、ゲート電極の加工時に反応性イオンエッチング及び電荷蓄積層の熱酸化により分離したが、本実施例では、積層された半導体層５０どうしの間の絶縁膜を３層構造とすることで、セル間の電荷蓄積層６０の積層方向の長さを、積層されたセルどうしの間の距離に比べて長くすることで、電荷の移動を抑制する。すなわち、本実施例の不揮発性半導体記憶装置２１は、図４（ｂ）に模式的に例示した構造を有している。
【００７０】
以下、本実施例に係る不揮発性半導体記憶装置２１の製造方法について説明する。
このとき、基板４０の主面４１に対して垂直方向に積層する半導体層５０の積層数がいかに増えても、基本的に周辺回路及びセレクトゲート部の形成方法は同じであり、煩雑さを避けるため、以下ではセル部分のみについて記述する。また、半導体層５０がビット線であり、ゲート電極７０がワード線である場合として説明する。
【００７１】
図９は、本発明の第２の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
同図（ａ）は最初の工程の図であり、同図（ｂ）は同図（ａ）に続く図である。
そして、図１０は、図９に続く図であり、図１１は、図１０に続く図である。
なお、これらの図は、ビット線（半導体層）方向の断面図、すなわち、ビット線が延在する方向に垂直な平面で切断したときの図である。
【００７２】
まず、図９（ａ）に表したように、半導体基板２０１のセル部分の上に、エピタキシャルシリコンゲルマニウム膜２０２を厚さ３０ｎｍで形成し、さらに、厚さ４０ｎｍのエピタキシャルシリコン膜２０３と、厚さ３０ｎｍのエピタキシャルシリコンゲルマニウム膜２０４と、を交互に、１０層積層して形成する。
次に、シリコン窒化膜２０５を厚さ１００ｎｍで形成し、リソグラフィ技術及び反応性イオンエッチングを用いてセル領域のシリコン窒化膜及び上記多層エピタキシャル膜を一括加工する。次に、露出した多層エピタキシャル膜の端面に、各層の支えとなるＣＶＤシリコン酸化膜２０６を厚さ２００ｎｍで形成する。
【００７３】
次に、図９（ｂ）に表したように、シリコン窒化膜及び上記多層エピタキシャル膜を一括加工して、スリット状の貫通孔(図示しない）を形成し、前記貫通孔からエピタキシャルシリコンゲルマニウム膜を選択ウエットエッチングにより除去する。
【００７４】
次に、図１０（ａ）に表したように、熱酸化により、前記エピタキシャルシリコン膜２０３を酸化して、シリコン熱酸化膜２０７を厚さ１０ｎｍで形成する。次に、基板全面にＳＯＧを塗布して、前記シリコン熱酸化膜２０７どうしの間の空隙に、ＳＯＧ膜２０８を埋め込む。
【００７５】
次に、図１０（ｂ）に表したように、第１の実施例と同様に、リソグラフィ技術と反応性イオンエッチング技術により、半導体層を加工する。
ここで、セル部のリソグラフィにおいては、側壁転写技術を用いて、４Ｆ＝８８ｎｍ周期で繰り返される半導体層対２０９を形成する。それぞれの半導体層の基板に平行方向の幅は１５ｎｍ、半導体層どうしの間（半導体層間）の間隙２１０（第１間隔５１）は１５ｎｍ、隣接する半導体層対どうしの間（半導体層対間）の間隙２１１（第２間隔５２）は４３ｎｍである。このセルの一括加工によって、周辺回路部のＳＴＩとなるアイソレーション溝（図示しない）も形成される。
続いてＴＥＯＳ／Ｏ３膜またはＳＯＧ膜等の絶縁膜２１２で、半導体層間の間隙２１０及び半導体層対間の間隙２１１を埋め込み、ＣＭＰで絶縁膜２１２を平坦化する。次に、リソグラフィ技術及び反応性イオンエッチング技術により、隣接する半導体層対間の間隙２１１の絶縁膜２１２を除去する。
【００７６】
続いて、図１１（ａ）に表したように、ＨＦ系のウエットエッチングによりエピタキシャルシリコン膜２０３の側壁をクリーニングすると共に、前記ＳＯＧ膜２０８がリセスした（後退した）形状になるようにエッチングする。このとき、シリコン熱酸化膜２０７は、ＳＯＧ膜２０８に比して緻密であり、ウエットエッチング速度も低いので、積層された半導体層対間（第２間隔５２）の側の絶縁膜は、図１１（ａ）に例示したようにテーパ形状となる。
【００７７】
次に、図１１（ｂ）に表したように、ＭＯＮＯＳセルを構成するシリコン熱酸化膜（厚さ４ｎｍ）／電荷蓄積層（厚さ５ｎｍ）／電荷ブロック膜（厚さ１１ｎｍ）からなる積層絶縁膜２１３を形成する。以上で半導体層を形成するｎ型多結晶シリコン膜の幅は１３ｎｍとなり、電荷ブロック膜間の間隙は７ｎｍとなる。続いて、ゲート電極となるＣＶＤ成膜ＴｉＮ膜２１４を基板全面に形成する。
【００７８】
次に、リソグラフィ技術及び反応性イオンエッチングにより、ＣＶＤ成膜ＴｉＮ膜２１４を加工してセルのゲート電極を形成する。この際に前記積層絶縁膜２１３を一括加工し隣接セル間の電荷蓄積層を分離する。
以上で、積層されたＳＧＴ型のＭＯＮＯＳセルが形成される。
以下は、層間絶縁膜を形成してゲート電極間を埋め込み、多層配線を形成することになるが説明は省略する。
【００７９】
本実施例に係る不揮発性半導体記憶装置２１の構造でも、各セルのトランジスタはＵＴＳＯＩ構造となり、ショートチャネル効果に強く、チャネルの支配力が強いために、セル当たり２ビットやセル当たり３ビットのような多値記憶が容易であるという利点がある。
【００８０】
本実施例に係る不揮発性半導体記憶装置２１では、第１の実施例とは異なり、積層された半導体層間では電荷蓄積層を分離はしていないが、積層された半導体層どうしの間の距離に比べて、電荷蓄積層の積層方向の長さを長くすることで、隣接セル間での電荷の移動を抑制できるので、第１の実施例と同様に、記憶された電荷の保持特性が優れているという利点がある。
【００８１】
本実施例に係る不揮発性半導体記憶装置２１においては、実効的なセル面積は、５層積層であるため、１９３６／５＝３８７ｎｍ２となるが、これと同様の実効的セル面積を、例えば特許文献１の技術で実現するには、１９層の積層が必要である。
積層構造での歩留まりは各層の歩留まりの積になるため、本実施例に係る不揮発性半導体記憶装置２１では、従来技術に比べて高歩留まりを達成できる可能性があることがわかる。
【００８２】
なお、上記の各実施例において、半導体層となるシリコン膜の形成方法、ＭＯＮＯＳの膜構造及び加工方法などは、第１、第２の実施例に記載された構造や方法の組み合わせに限定されるものでなく、本発明の主旨を損なわない限り、任意の組み合わせが可能である。
【００８３】
さらに、例えば、レーザアニール法やＮｉ触媒法で結晶化させた多結晶シリコン膜及び単結晶シリコン膜を、チャネルシリコンとして用いることも可能である。
また、ＭＯＮＯＳ構造における電荷ブロック膜（第２絶縁膜）としては、Ａｌ２Ｏ３以外にも、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２等の金属酸化膜、及び、これら金属酸化膜を複数種組み合わせた膜を用いることが可能である。
【００８４】
また、ＭＯＮＯＳ構造における電極膜としても、第１、第２の実施例に記載した以外にも、ＴａＮ、Ｗ、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＮｉＰｔＳｉ、ＰｔＳｉ、Ｐｔ、Ｒｕ、ＲｕＯ２等も用いることも可能である。
【００８５】
図１２は、本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
同図は、デザインルールＦ＝６ｎｍ世代までの微細化のロードマップを表している。
【００８６】
すなわち、従来の技術によるフラッシュメモリにおいてデザインルールを変えたときのメモリセルのセル面積を、本実施形態の不揮発性半導体記憶装置で実現するときの積層数を例示している。そして、本実施形態の不揮発性半導体記憶装置においては、デザインルールＦが２２ｎｍと４３ｎｍの時の結果を例示している。同図の横軸はデザインルールＦを表し、縦軸は、積層数を表している。
【００８７】
このとき、基本的に、ＭＯＮＯＳ膜の膜厚の制約から、本実施形態に係る不揮発性半導体記憶装置においては、半導体層５０の基板４０の主面４１に対して平行な方向の最小加工寸法は２２ｎｍ程度が、微細化の限界と考えられる。
そこで、同図のデザインルールＦが２２ｎｍの場合に着目すると、本実施形態に係る不揮発性半導体記憶装置により、１０層以下の積層によって、従来の単層のＮＡＮＤフラッシュメモリにおける８ｎｍ世代相当の実効的セル面積の不揮発性半導体記憶装置が実現できることがわかる。
【００８８】
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体層５０と、半導体層５０に対向して設けられたゲート電極７０と、半導体層５０とゲート電極７０との間に設けられた電荷蓄積層６０と、半導体層５０と電荷蓄積層６０との間に設けられた第１絶縁膜６１と、電荷蓄積層６０とゲート電極７０との間に設けられた第２絶縁膜６２と、を有する不揮発性半導体記憶装置の製造方法である。そして、上記の半導体層５０とゲート電極７０と電荷蓄積層６０の形成方法に特徴があるので、その部分について詳しく説明する。
【００８９】
図１３は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１３に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板４０の主面４１の上に、半導体層５０となる半導体層膜５９、及び、絶縁層５５となる絶縁層膜５５ａを積層して形成する（ステップＳ１１０）。半導体層膜５９には、例えば、第１、第２の実施例で説明した、ｎ形多結晶シリコン膜やエピタキシャルシリコン膜等を用いることができる。また、絶縁層膜５５ａとしては、例えば、第１、第２の実施例で説明したシリコン酸化膜や、シリコン熱酸化膜とＳＯＧ膜との積層膜等を用いることができる。
【００９０】
そして、半導体層膜５９及び絶縁層膜５５ａを、基板４０の主面４１に平行な第１の方向に延在し、不揮発性半導体記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、半導体層５０及び絶縁層５５を含む積層体どうしの間隔を、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように加工する（ステップＳ１２０）。これには、図３で説明した方法を用いることができる。
【００９１】
そして、半導体層５０及び絶縁層５５を含む積層体の第２間隔５２の側の側面に、第１絶縁膜６１となる膜、電荷蓄積層６０となる電荷蓄積層膜、第２絶縁膜６２となる膜、を形成し、さらに前記第２絶縁膜となる膜の上と前記積層体の主面の上に、ゲート電極７０となるゲート電極膜を形成する（ステップＳ１３０）。これには、第１、第２の実施形態で説明した各種の材料を用いることができる。
【００９２】
そして、前記ゲート電極膜を、基板４０の主面４１に平行で、前記第１の方向に対して非平行な第２の方向（例えばＹ軸方向）に延在する帯状に加工する（ステップＳ１４０）。
【００９３】
これにより、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置の製造方法が提供できる。
【００９４】
なお、上記のステップＳ１２０とステップＳ１３０との間に、加工されて形成された半導体層５０及び絶縁層５５の第１間隔５１の側の間隙に絶縁膜を埋め込む工程を設けることができる。
【００９５】
（第３の実施の形態）
図１４は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１４に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法においては、既に、図１３で説明したステップＳ１４０の後に、前記の電荷蓄積層膜を、積層された半導体層５０の第２間隔５２の側の側面（主面４１に対して垂直な面５０ｖ）ごとに分離する（ステップＳ１５０）。または、前記第３の工程の前に、積層された半導体層５０の第２間隔５２の側の側面（主面４１に対して垂直な面５０ｖ）よりも、これに隣接する絶縁層５５の第２間隔５２の側の側面（主面４１に対して垂直な面５５ｖ）を後退させる（第２間隔５２からみて第１間隔５１の側に後退させる）（ステップＳ１２５）。なお、上記のステップＳ１２５とステップＳ１５０とは、いずれかが実施されれば良い。
【００９６】
すなわち、ゲート電極７０を形成する工程の後に、電荷蓄積層６０を、積層されたメモリセルごとに分離する、または、電荷蓄積層の積層方向の長さが、積層されたメモリセル間の距離に比べて長くなるように、半導体層５０どうし間の絶縁層５５をリセスする。
【００９７】
これには、第１の実施例、または、第２の実施例で説明した方法を用いることができる。例えば、電荷蓄積層膜６９を、積層された半導体層５０の側面（第２間隔５２の側の主面４１に対して垂直な面５０ｖ）ごとに分離する工程は、第１の実施例で説明したように、積層された絶縁層５５を介した酸化によって、電荷蓄積層膜６９を選択的に酸化する方法を用いることができる。
【００９８】
これにより、電荷蓄積層６０をメモリセルごとに実質的に分割することができ、電荷蓄積層６０における電荷が拡散して、電荷を書き込んだセルから、書き込んでいないセルや他の膜中に移動することによる、電荷保持特性の劣化を抑制することができる。
【００９９】
以上説明した本発明の実施形態が、上記の実施例よりも多層で積層されたメモリに対しても適用可能であることは明らかであり、本発明の実施形態を用いることで、今後もメモリの継続的な集積度向上を図ることができるようになるので、様々な応用分野がさらに広がっていくことが期待される。
【０１００】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０１】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を例示する模式図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるデザインルールを例示する模式的平面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の要部を例示する工程順模式断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部の構造を例示する模式的断面図である。
【図５】本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図６】図５に続く図である。
【図７】図６に続く図である。
【図８】図７に続く図である。
【図９】本発明の第２の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１０】図９に続く図である。
【図１１】図１０に続く図である。
【図１２】本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１４】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【符号の説明】
【０１０４】
１０、１１、２０、２１ 不揮発性半導体記憶装置
４０ 基板
４１ 主面
５０、５０ａ、５０ｂ、５０ｃ 半導体層
５０ｖ 面
５１ 第１間隔
５２ 第２間隔
５３ 半導体層対
５５ 絶縁層
５５ａ 絶縁層膜
５５ｖ 面
５６ 絶縁膜
５８ 積層体
５９ 半導体層膜
６０ 電荷蓄積層
６１ 第１絶縁膜
６２ 第２絶縁膜
７０、７０ａ、７０ｂ、７０ｃ ゲート電極
７０ｖ 面
７８ 突出部
８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ メモリセル
８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ 占有面
８５ ＣＶＤ成膜シリコン酸化膜
８６ シリコン窒化膜
８７ レジストマスクパターン
８９ アモルファスシリコン膜
１０１、２０１ 半導体基板
１０２ ゲート酸化膜
１０３、２０７ シリコン熱酸化膜
１０４、１０６、１１４、１１５ ｎ型多結晶シリコン膜
１０５、１０７、１１３ シリコン酸化膜
１０６ ｎ型多結晶シリコン膜
１０８、２０５ シリコン窒化膜
１０９、２０９ 半導体層対
１１０、２１０ 半導体層間の間隙（第１間隙）
１１１、２１１ 半導体層対間の間隙（第２間隙）
１１２、２１２ 絶縁膜
１１６ ゲート電極
１１７ サイドウォール酸化膜
１１８、１２４、１２７、１２８、１２９、１３０ 層間絶縁膜
１１９、２１３ 積層絶縁膜
１２０ ＣＶＤ成膜ＷＳｉ膜
１２１ 電荷蓄積層
１２２ 電荷ブロック層
１２３ シリコン熱酸窒化膜
１２５、１３１、１３２、１３３ コンタクトプラグ
１２６、１３４、１３５、１３６ 配線
２０２、２０４ エピタキシャルシリコンゲルマニウム膜
２０３ エピタキシャルシリコン膜
２０６ ＣＶＤ成膜シリコン酸化膜
２０８ ＳＯＧ膜
２１４ ＣＶＤ成膜ＴｉＮ膜
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。特にＮＡＮＤ型フラッシュメモリは、最小加工寸法（デザインルール）をＦとしたきにセル面積が４Ｆ２と小さく、そのシンプルな構造ゆえに急速な微細化が進められている。しかしながら、ＮＡＮＤ型フラッシュメモリは、今後のリソグラフィの微細化技術の限界、素子の微細化によるショートチャネル効果やナローチャネル効果の悪影響に起因した信頼性の劣化と高速化の限界、素子の微細化に伴う素子特性のばらつきの悪化の問題があり、今後のさらなる高集積化は困難であると予想される。
【０００３】
これに対し、特許文献１には、柱状半導体の周りに絶縁膜と電荷蓄積層を設け、多数の記録層を積層する不揮発性半導体記憶装置に関する技術が開示されているが、この構造の場合、電荷蓄積層を選択するゲート電極を基板に平行な平面内で縞状に加工する必要があるため、通常のＮＡＮＤフラッシュメモリのセル面積が４Ｆ２（Ｆはデザインルール）であるのに対して、セル面積が６Ｆ２となる。また、特許文献１の構造の場合、ゲート電極を形成した後にシリコンプラグを形成する際の製造プロセスの制約から、微細化が制約される。そして、ゲート電極形成後にシリコンプラグを形成することは、ゲート電極に用いる材料を制約し、低抵抗化が困難であるため、ゲート電極が厚くなり、また、電極の空乏化防止のために隣接セル間のスペースを拡大する必要があり、これによっても微細化が制約される。さらに、ＮＡＮＤフラッシュメモリと動作機構が異なるので、従来のＮＡＮＤフラッシュメモリの周辺回路構成が使えず、周辺回路の再設計が必要となる。
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基板と、前記基板の主面の上に並設され、それぞれが前記基板の主面に対して平行な第１の方向に延在した複数の積層体と、前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在したゲート電極と、を備え、前記複数の積層体のそれぞれは、絶縁層を介して積層された複数の半導体層を有し、前記複数の積層体は、隣接する積層体の間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように並設され、前記第２間隔は、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期間隔で設けられ、前記ゲート電極は、前記第２間隔を有する前記積層体同士の間隙に侵入した突出部を有し、前記半導体層の側面と、前記突出部と、の間に設けられた電荷蓄積層と、前記半導体層の前記側面と、前記電荷蓄積層と、の間に設けられた第１絶縁膜と、前記電荷蓄積層と、前記突出部と、の間に設けられた第２絶縁膜と、をさらに備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００６】
本発明の別の一態様によれば、半導体層と、前記半導体層に対向して設けられたゲート電極と、前記半導体層と前記ゲート電極との間に設けられた電荷蓄積層と、前記半導体層と前記電荷蓄積層との間に設けられた第１絶縁膜と、前記電荷蓄積層と前記ゲート電極との間に設けられた第２絶縁膜と、を有する不揮発性半導体記憶装置の製造方法であって、基板の主面の上に、前記半導体層となる半導体層膜、及び、絶縁層となる絶縁層膜を、積層して形成する第１の工程と、前記半導体層膜及び前記絶縁層膜を、前記基板の主面に平行な第１の方向に延在し、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記半導体層及び前記絶縁層を含む積層体どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように加工する第２の工程と、前記積層体の前記第２間隔の側の側面に、前記第１絶縁膜となる膜、前記電荷蓄積層となる膜、前記第２絶縁膜となる膜、を形成し、さらに前記第２絶縁膜となる膜の上と前記積層体の主面の上に前記ゲート電極となるゲート電極膜を形成する第３の工程と、前記ゲート電極膜を、前記基板の前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在する帯状に加工する第４の工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を例示する模式図である。
すなわち、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線断面図である。
図１に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１０は、
半導体層５０と、半導体層５０に対向して設けられたゲート電極７０と、半導体層５０とゲート電極７０との間に設けられた電荷蓄積層６０と、半導体層５０と電荷蓄積層６０との間に設けられた第１絶縁膜（図示しない）と、電荷蓄積層６０とゲート電極７０との間に設けられた第２絶縁膜（図示しない）と、を有する不揮発性半導体記憶装置である。すなわち、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有するメモリである。
【００１０】
そして、半導体層５０は、基板４０の主面４１に平行な第１の方向（例えばＸ軸方向）に延在し、基板４０の上に絶縁層５５を介して複数積層され、主面４１に平行な面内で隣接する間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に配列するように複数設けられている。
【００１１】
そして、第２間隔５２は、不揮発性半導体記憶装置１０のデザインルールＦの４倍の周期Ｌ４で配列している。デザインルールＦに関しては後述する。
【００１２】
このような形状は、デザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、半導体層５０の間隔を、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に配列するように形成できる。この側壁を利用した第１間隔５１及び第２間隔５２の形成方法に関しては後述する。
【００１３】
一方、ゲート電極７０は、主面４１に平行で、第１の方向（Ｘ軸方向）に対して非平行な第２の方向（例えばＹ軸方向）に延在して設けられ、半導体層５０の第２間隔５２の側にその一部が侵入して突出部７８となる。ゲート電極７０は、単一の周期、すなわち、距離Ｌ７で配列している。例えば、距離Ｌ７は、デザインルールＦの２倍とすることができる。
【００１４】
そして、電荷蓄積層６０は、半導体層５０の第２間隔５２の側の主面４１に対して垂直な面５０ｖと、ゲート電極７０の主面４１に対して垂直な面７０ｖと、の間に設けられる。
【００１５】
なお、同図に表したように、基板４０の主面４１に垂直な方向をＺ軸とし、Ｚ軸に対して垂直な軸をＸ軸とし、Ｚ軸とＹ軸とに垂直な方向をＹ軸とする。
そして、この例では、積層された半導体層５０が、Ｘ軸方向に複数、帯状に延在している。そして、半導体層５０どうしの間隔が、狭い部分（第１間隔５１）と広い部分（第２間隔５２）とを有している。そして、半導体層５０に交差して、ゲート電極７０が延在し、半導体層５０の側面と、ゲート電極７０の側面と、の間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜が設けられている。すなわち、不揮発性半導体記憶装置１０のメモリセル（セル）となる電荷蓄積層６０は、基板４０の主面４１に垂直な方向と、平行な方向と、の両方の方向に積層される。
【００１６】
すなわち、本実施形態に係る不揮発性半導体記憶装置１０は、基板４０と、基板４０の主面４１の上に並設され、それぞれが基板４０の主面４１に対して平行な第１の方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向に対して非平行な第２の方向に延在したゲート電極７０と、を備える。複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設される。第２間隔５２は、不揮発性半導体記憶装置１０のデザインルールＦの４倍の周期間隔で設けられる。ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有する。そして、不揮発性半導体記憶装置１０は、半導体層５０の側面５０ｖと、突出部７８と、の間に設けられた電荷蓄積層６０と、半導体層５０の側面５０ｖと、電荷蓄積層６０と、の間に設けられた第１絶縁膜（図示しない）と、電荷蓄積層６０と、突出部７８と、の間に設けられた第２絶縁膜（図示しない）と、をさらに備える。
この構造を有する本実施形態に係る不揮発性半導体記憶装置１０によって、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない不揮発性半導体記憶装置が得られる。
【００１７】
なお、図１では、半導体層５０及びゲート電極７０とは、それぞれ６本ずつ描かれているが、本発明はこれに限らず、半導体層５０とゲート電極７０の本数は任意である。また、半導体層５０は、絶縁層５５を介して２層積層されているが、半導体層５０の積層数は任意である。
【００１８】
なお、上記において、半導体層５０が、広い間隔と狭い間隔とで周期的に配列することで、広い間隔（第２間隔）側に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を設けることが容易となる。
例えば、半導体層５０が、単一の間隔で設けられる場合は、その間隔の間に、上記の第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を設けるスペースを確保して素子を微細化することは困難である。例えば、一般に半導体製造工程における最小加工寸法を基にして、不揮発性半導体記憶装置のデザインルールＦが定められる。そして、不揮発性半導体記憶装置において、集積密度を上げようとした時にはＦを縮小する。このとき、デザインルールＦの幅の間隙に、第１絶縁膜、電荷蓄積層６０、第２絶縁膜、突出部７８、第２絶縁膜、電荷蓄積層６０、第１絶縁層を設けなければならないので、Ｆの微細化は非常に困難になる。
【００１９】
これに対し、本実施形態に係る不揮発性半導体記憶装置１０においては、半導体層５０どうしの間隔が、狭い第１間隔５１と、広い第２間隔５２と、となるように設けるので、これにより、第２間隔５２はデザインルールＦよりも長くすることができ、その広い第２間隔の側の間隙に、上記の第１絶縁膜、電荷蓄積層６０、第２絶縁膜、突出部７８、第２絶縁膜、電荷蓄積層６０、第１絶縁膜を設けるスペースを確保することが比較的容易になる。
【００２０】
図１に表したように、半導体層５０どうしの間隔は、距離ｔ１の部分（第１間隔５１）と、距離ｔ１よりも長い距離ｔ２（第２間隔５２）の部分とが交互に配列している。なお、半導体層５０の幅、すなわち幅ｔ３は実質的に一定とすることができる。
また、半導体層５０は、狭ピッチＬ１と広ピッチＬ２で配列している。ここで、狭ピッチＬ１＝距離ｔ１＋幅ｔ３であり、広ピッチＬ２＝距離ｔ２＋幅ｔ３である。そして、距離ｔ１の間隔で配列した一対の半導体層５０を、半導体層対５３ということにすると、半導体層対５３は、対ピッチＬ３で配列している。この時、対ピッチＬ３＝狭ピッチＬ１＋広ピッチＬ２＝距離ｔ１＋距離ｔ２＋２×幅ｔ３である。そして、第２間隔５２のピッチＬ４は、対ピッチＬ３と等しい。
【００２１】
そして、不揮発性半導体記憶装置１０のデザインルールをＦとすると、第１間隔（距離ｔ１）を、４Ｆの周期で設けることができる。そして、第２間隔（距離ｔ２）を、４Ｆの周期（Ｌ４）で設けることができる。そして、半導体層対５３を、４Ｆの周期で設けることができる。すなわち、上記の対ピッチＬ３を４Ｆとすることができる。
この時、半導体層対５３を形成する一対の半導体層５０どうしの間隔、すなわち、距離ｔ１は、Ｆよりも短く設定される。そして、隣接する半導体層対５３どうしの間隔、すなわち、距離ｔ２はＦよりも長く設定される。
ただし、本実施形態に係る不揮発性半導体記憶装置１０は、これに限らず、半導体層対５３が４Ｆ周期で設けられ、距離ｔ２がＦよりも長く設定され、その距離ｔ２の間隔を有する半導体層対５３どうしの間、すなわち、第２間隔５２の側に電荷蓄積層６０が配置されれば良い。
【００２２】
なお、第２の方向に延在するゲート電極７０も、半導体層５０と同様に、ゲート電極７０どうしの間の間隔が、狭い部分と広い部分とを有するように形成することもできる。これにより、例えば、広い間隔の側に、ゲート電極７０と周辺回路との接続部を設け、接続を容易化することもできる。以下では、ゲート電極７０は、単一な周期で設けられる場合として説明する。すなわち、距離Ｌ７が２Ｆである例である。
【００２３】
ここで、本実施形態に係る不揮発性半導体記憶装置１０におけるデザインルールＦについて説明する。以下の説明では、Ｘ軸方向及びＹ軸方向の両方で同じデザインルールが用いられるものとして説明する。
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるデザインルールを例示する模式的平面図である。
図２に表したように、本実施形態に係る不揮発性半導体記憶装置１０において、半導体層５０は、狭い第１間隔５１（ｔ１）で並んだ２つの半導体層５０からなる半導体層対５３が、対ピッチＬ３、すなわち、４Ｆの周期で並んでいる。一方、ゲート電極７０は、２Ｆ周期で並んでいる。
【００２４】
図２に表したように、１つのメモリセル８０ａは、１つの半導体層５０ａと１つのゲート電極７０ａとが交差する部分に対応する。１つの半導体層５０ａの側面と、１つのゲート電極７０ａの側面と、の間に設けられた電荷蓄積層を有するメモリセル８０ａを着目する。このメモリセル８０ａが占有する占有面８１ａの面積を面積Ｓとする。この時、図２に例示したように、着目している１つのメモリセル８０ａに隣接して４つのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅがある。そして、これらのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅも、メモリセル８０ａと同じ面積Ｓの占有面８１ｂ、８１ｃ、８１ｄ、８１ｅを有するとする。
【００２５】
この時、メモリセル８０ａの占有面８１ａと、隣接するメモリセルの占有面とのＸ軸方向に沿った境界は、例えば、メモリセル８０ａを有する半導体層５０ａと隣接する半導体層５０ｂとの間の中心線、及び、半導体層５０ａと隣接する別の半導体層５０ｃとの間の中心線とすることができる。
同様に、メモリセル８０ａの占有面８１ａと、隣接するメモリセルの占有面とのＹ軸方向に沿った境界は、例えば、メモリセル８０ａを有するゲート電極７０ａと隣接するゲート電極７０ｂとの間の中心線、及び、ゲート電極７０ａと隣接する別のゲート電極７０ｃとの間の中心線とすることができる。
これら４つの中心線で囲まれた領域が、メモリセル８０ａの占有面８１ａとすることができる。
【００２６】
そして、不揮発性半導体記憶装置１０においては、半導体層対５３の周期が４Ｆで、ゲート電極７０の周期が２Ｆであるので、４×Ｓ＝（４Ｆ）２となり、すなわち、Ｓ＝４Ｆ２となる。従って、不揮発性半導体記憶装置１０におけるデザインルールＦは、基板４０の主面４１に平行な面内における、１つのメモリセルが占有する面積をＳとして、Ｆ＝（Ｓ／４）１／２とすることができる。
【００２７】
次に、このように、互いの間隔が狭い部分と広い部分を有する半導体層５０及び絶縁層５５の作製方法の概略について説明する。なお、説明を簡単にするために、半導体層５０及び絶縁層５５がそれぞれ２層のみである場合を例示する。そして、以下では、Ｆが２５ｎｍの場合として説明する。
【００２８】
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の要部を例示する工程順模式断面図である。
まず図３（ａ）に表したように、基板４０の上に、半導体層５０となる半導体層膜５９及び絶縁層５５となる絶縁層膜５５ａを交互に２層、ハードマスクとなるＣＶＤ成膜シリコン酸化膜８５、及び、シリコン窒化膜８６を形成し、リソグラフィ技術で、ピッチがＬ３（＝４Ｆ、すなわち１００ｎｍ）で、幅Ｗ１が例えば３０ｎｍのレジストマスクパターン８７を形成する。
【００２９】
そして、図３（ｂ）に表したように、シリコン窒化膜８６をホット燐酸処理し、シリコン窒化膜８６をスリミング（外形を縮小）し、幅Ｗ２を例えば１５ｎｍに加工する。
【００３０】
次に、図３（ｃ）に表したように、基板４０全面に、アモルファスシリコン膜８９を２０ｎｍの厚さで形成した後、反応性イオンエッチング技術により前記シリコン窒化膜８６の側壁にのみ、アモルファスシリコン膜８９を残存させる。
【００３１】
次に、図３（ｄ）に表したように、シリコン窒化膜８６をホット燐酸処理で除去し、アモルファスシリコン膜８９をマスクとして、ＣＶＤ成膜シリコン酸化膜８５を加工する。
【００３２】
次に、図５（ｅ）に表したように、アモルファスシリコン膜８９を除去し、ＣＶＤ成膜シリコン酸化膜８５によるハードマスクを形成し、このハードマスクを用いて２層の半導体層膜５９及び絶縁層膜５５ａを加工する。
【００３３】
このような方法、すなわち、ダブルパターニング技術により、半導体層５０及び絶縁層５５を、互いの間隔が狭い部分と広い部分とを有するように形成することができる。そして、半導体層５０の半導体層対５３は、４Ｆの周期、すなわち、対ピッチＬ３で配列する。そして、半導体層対５３を形成する一対の半導体層５０どうしの間隔（距離ｔ１）は、Ｆよりも短くなる（加工の変換差を無視するとこの場合１５ｎｍ）。そして、半導体層５０の幅（幅ｔ３）は、加工の変換差を無視すると２０ｎｍとなり、そして、隣接する半導体層対５３どうしの間隔（距離ｔ２）はＦよりも長くなる（加工の変換差を無視すると４５ｎｍ）。
【００３４】
なお、上記においては、説明を簡単にするために、半導体層５０となる半導体層膜５９、及び、絶縁層５５となる絶縁層膜５５ａが交互に２層積層された構造の場合を例示したが、半導体層５０及び絶縁層５５の積層数は任意である。また、ゲート電極７０も、必要に応じて上記のダブルパターニング技術を用いて、狭い間隔と広い間隔とが周期的に配列した構造としても良い。
【００３５】
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部の構造を例示する模式的断面図である。
すなわち、同図は、本実施形態に係る不揮発性半導体記憶装置における、第１絶縁膜、電荷蓄積層、及び、第２絶縁膜の構造の２つの例を表している。なお、同図は、図１（ａ）のＡ−Ａ’線に相当する断面を拡大して例示している。
【００３６】
図４（ａ）に表したように、半導体層５０の第２間隔５２の側の、主面４１に対して垂直な面５０ｖ（側面）と、ゲート電極７０の、主面４１に対して垂直な面７０ｖ（側面）と、の間に、電荷蓄積層６０が設けられている。また、半導体層５０と電荷蓄積層６０との間に、第１絶縁膜６１が設けられている。そして、電荷蓄積層６０とゲート電極７０との間に第２絶縁膜６２が設けられている。第１絶縁膜６１は、トンネル絶縁膜として機能することができる、また、第２絶縁膜６２は、ブロック絶縁膜として機能することができる。なお、第１間隔５１の側の半導体層５０どうしの間には、絶縁膜５６が設けられている。
【００３７】
そして、図４（ａ）に例示した不揮発性半導体記憶装置１０の場合は、電荷蓄積層６０は、積層された半導体層５０の、第２間隔５２の側の、主面４１に対して垂直な面５０ｖ（側面）ごとに分離されている。これにより、電荷蓄積層６０における電荷が拡散して、電荷を書き込んだセルから、書き込んでいないセルや他の膜中に移動することによる、電荷保持特性の劣化を抑制することができる。
【００３８】
また、図４（ｂ）に表したように、本実施形態の別の不揮発性半導体記憶装置１１においては、電荷蓄積層６０は、積層された半導体層５０の第２間隔５２の側の主面４１に対して垂直な面５０ｖ（側面）、及び、積層された絶縁層５５の第２間隔５２の側の主面４１に対して垂直な面５５ｖ（側面）、に沿って連続して設けられている。そして、積層された半導体層５０の第２間隔５２の側の主面４１に対して垂直な面５０ｖ（側面）よりも、積層された絶縁層５５の第２間隔５２の側の主面４１に対して垂直な面５５ｖ（側面）が、第２間隔５２からみて第１間隔５１の側に後退して設けられている。すなわち、電荷蓄積層６０は、積層された半導体層５０の側面とからこれに隣接する絶縁層５５の側面に亘って連続して設けられ、半導体層５０の側面よりも絶縁層５５の側面が後退している。
【００３９】
すなわち、電荷蓄積層６０は、基板４０の主面４１に対して垂直方向に積層されたメモリセルどうしの間の最短距離に比べて、半導体層５０及び絶縁層５５の側面に沿って延在する電荷蓄積層６０の長さ（主面４１に対して垂直方向に延在する長さ）が長くなるように、形成されている。
これにより、電荷蓄積層６０における電荷が拡散して、電荷を書き込んだセルから、書き込んでいないセルや他の膜中に移動することによる、電荷保持特性の劣化を抑制することができる。
【００４０】
このように、不揮発性半導体記憶装置１０、１１によれば、保持特性が良好な不揮発性半導体記憶装置が提供できる。
【００４１】
以上説明した本実施形態に係る不揮発性半導体記憶装置１０、１１によれば、メモリセルを、基板に垂直方向及び水平方向の両方の方向に積層することで、単位面積当たりのビット容量を向上することができる。すなわち微細化を行わなくても集積度の向上が可能になる。
【００４２】
さらに、各メモリセルにおけるトランジスタは、絶縁膜上のシリコンチャネルを有するＳＯＩ（Silicon on Insulator）の構造であり、ゲート電極のチャネルに対する支配力が強いので、ショートチャネル効果に対して強く、多値化が容易である。特に、本実施形態においては、ＵＴ−ＳＯＩ(Ultra-Thin Silicon On Insulator）構造になるため、ショートチャネル効果に対して強いトランジスタが実現できるので、チャネルの支配力が特に強いことから、セル当たり２ビット（すなわち４値）やセル当たり３ビット（すなわち８値）のような、多値記憶が容易になる利点がある。
【００４３】
さらに、４Ｆ周期で半導体層対５３を形成することで、ＭＯＮＯＳ構造の積層膜を形成するために必要なスペースを確保することができる。
そして、第１間隔５１の側の電荷蓄積層６０どうしは、半導体層５０によってシールドされ、そして、第２間隔５２の側の電荷蓄積層６０どうしは、ゲート電極７０によってシールドされるので、隣接メモリセルの書き込み消去動作に伴ってメモリセルのしきい値が変動するセル間干渉を抑制できるという利点がある。
【００４４】
そして、例えば特許文献１の技術によるよりも微細化が容易であり、積層数を減らすことが可能である。さらに、特許文献１の技術と異なり、ＮＡＮＤチェーンが、基板４０の主面に平行方向に形成されるので、周辺回路を従来のＮＡＮＤフラッシュメモリと同様の構成とすることができる。
【００４５】
このように、本実施形態に係る不揮発性半導体記憶装置によれば、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置及びその製造方法が提供できる。
【００４６】
（第１の実施例）
本発明の第１の実施例に係る不揮発性半導体記憶装置２０は、２２ｎｍのデザインルールのメモリセルを、２層積層することにより、従来の平面セル構造における１５ｎｍのデザインルールの不揮発性半導体記憶装置に相当するセル面積９６８ｎｍ２を実現するフラッシュメモリである。
そして、基板４０と１層目の半導体層５０とを分離する絶縁層が、周辺高電圧回路のゲート絶縁膜と共用され、半導体層５０のシリコンチャネルとして、多結晶シリコンが用いられるものである。また、電荷蓄積層６０は、図３（ａ）に例示した構造、すなわち、積層された半導体層５０の、第２間隔５２の側の主面４１に対して垂直な面５０ｖごとに分離されている構造である。また、半導体層５０がビット線であり、ゲート電極７０がワード線である場合として説明する。
【００４７】
以下、本実施例に係る不揮発性半導体記憶装置２０の製造方法について説明する。
図５は、本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
同図（ａ）は最初の工程の図であり、同図（ｂ）は同図（ａ）に続く図である。
そして、図６は、図５に続く図であり、図７は、図６に続く図であり、図８は、図７に続く図である。
【００４８】
図５、図６、図７（ａ）及び図８において、左側の図は、ワード線（ゲート電極）方向の断面図、すなわち、ワード線が延在する方向に垂直な平面で切断したときの断面図であり、右側の図は、ビット線（半導体層）方向の断面図、すなわち、ビット線が延在する方向に垂直な平面で切断したときの図である。また、図７（ｂ）、（ｃ）は、要部を拡大して例示したビット線方向の断面図である。また、図５（ｂ）、図６、図７（ａ）及び図８の左側の図は、それぞれの右側の図のＡ−Ａ’線断面図である。
【００４９】
まず、図５（ａ）に表したように、半導体基板１０１の上のセル部及び周辺高電圧回路部を、リソグラフィ技術及び反応性イオンエッチング技術により、３０ｎｍの距離でリセスする（後退させる）。なお、これは、高電圧回路部と低電圧回路部とのゲート酸化膜厚に起因する段差を解消するために、通常のフラッシュメモリでも行われる工程である。
【００５０】
続いて、高電圧回路部のゲート酸化膜、及び、セルの層間絶縁膜、となるシリコン熱酸化膜を３５ｎｍの厚さで形成する。次に、周辺低電圧回路部トランジスタを構成するゲート酸化膜１０２を８ｎｍの厚さで形成する。これにより、高電圧回路部のゲート酸化膜、及び、セルの層間絶縁膜となるシリコン熱酸化膜１０３は、４０ｎｍの膜厚となる。
【００５１】
次に、周辺回路のゲート電極の一部、及び、第１層目の半導体層となるｎ型多結晶シリコン膜１０４を３０ｎｍの厚さで、１層目と２層目の半導体層の間の絶縁層となるシリコン酸化膜１０５を厚さ４０ｎｍで、２層目の半導体層となるｎ型多結晶シリコン膜１０６を厚さ３０ｎｍで、シリコン酸化膜１０７を厚さ２０ｎｍで、ＣＭＰ（Chemical Mechanical Polishing）のストッパーとなるシリコン窒化膜１０８を厚さ５０ｎｍで、形成する。
【００５２】
次に、図５（ｂ）に表したように、リソグラフィ技術及び反応性イオンエッチング技術により半導体層を加工する。ここで、セル部のリソグラフィにおいては、側壁転写技術を用いて、４Ｆ＝８８ｎｍの周期で繰り返される半導体層対１０９を形成する。
それぞれの半導体層の幅は１５ｎｍ、隣接する半導体層どうしの間（半導体層間）の間隙１１０（第１間隔５１）の幅は１５ｎｍ、半導体層対どうしの間（半導体層対間）の間隙１１１（第２間隔５２）の幅は４３ｎｍである。このメモリセル（セル）の一括加工によって、周辺回路部のＳＴＩ（Shallow Trench Isolation）となるアイソレーション溝も形成される。
続いて、ＴＥＯＳ（Tetra Ethoxy Silane）／Ｏ３膜またはＳＯＧ（Spin On Glass）膜等の絶縁膜１１２で、周辺回路部のアイソレーション溝、並びに、半導体層間の間隙１１０、及び、半導体層対間の間隙１１１を埋め込む。
次に、ＣＭＰで絶縁膜１１２を平坦化する。
【００５３】
次に、図６（ａ）に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、周辺回路部及び第１層の半導体層のセレクトゲート部の、シリコン窒化膜１０８、シリコン酸化膜１０７、ｎ型多結晶シリコン膜１０６、シリコン酸化膜１０５を除去する。そして、リソグラフィ技術及び反応性イオンエッチング技術により、第２層のセレクトゲート部の、シリコン窒化膜１０８及びシリコン酸化膜１０７を除去する。
続いて、セレクトゲートのゲート酸化膜となるシリコン酸化膜１１３、セレクトゲートのゲート電極となるｎ型多結晶シリコン膜１１４を形成する。
続いて、リソグラフィ技術及び反応性イオンエッチング技術により、周辺回路部の、ｎ型多結晶シリコン膜１１４及びシリコン酸化膜１１３に、ｎ型多結晶シリコン膜１０４に達する貫通孔を形成する。続いて、ｎ型多結晶シリコン膜１１５を形成する。
これにより、周辺回路部において、ｎ型多結晶シリコン膜１１５とｎ型多結晶シリコン膜１０４とが接続された構造を形成することができた。
【００５４】
次に、図６（ｂ）に表したように、公知のトランジスタ形成技術に従って、セレクトゲート及び周辺回路部のｎ型多結晶シリコン膜１１５、シリコン酸化膜１１３、ｎ型多結晶シリコン膜１０４を加工して周辺回路のゲート電極１１６を形成し、サイドウォール酸化膜１１７、拡散層（図示しない）を形成し、層間絶縁膜１１８を埋め込んで平坦化する。
【００５５】
次に、図７（ａ）に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、隣接する半導体層対どうしの間（半導体層対間）の間隙１１１内の絶縁膜１１２をエッチングバックする。
続いて、ＨＦ／ＮＨ３ガスにより、ｎ型多結晶シリコン膜１０４、１０６の側壁をクリーニングし、ＭＯＮＯＳセルを構成する、シリコン熱酸化膜（厚さ４ｎｍ）／電荷蓄積層（厚さ５ｎｍ）／電荷ブロック膜（厚さ１１ｎｍ）からなる積層絶縁膜１１９を形成する。以上で、半導体層を形成するｎ型多結晶シリコン膜の幅は１３ｎｍとなり、電荷ブロック膜間の間隙は７ｎｍとなる。なお、例えば、電荷蓄積層にはシリコン窒化膜を用い、電荷ブロック膜にはアルミナ膜を用いる。
続いて、ゲート電極となるＣＶＤ成膜ＷＳｉ膜１２０を、基板全面に形成する。
【００５６】
次に、リソグラフィ技術及び反応性イオンエッチングにより、ＣＶＤ成膜ＷＳｉ膜１２０を加工してセルのゲート電極を形成する。
この際、前記積層絶縁膜１１９を一括加工し、積層されたセル間の電荷蓄積層を分離する。すなわち、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化で、絶縁膜１１２、シリコン熱酸化膜１０３、シリコン酸化膜１０５、シリコン酸化膜１０７を介して、積層絶縁膜１１９中の電荷蓄積層であるシリコン窒化膜を酸化することで、電荷蓄積層を積層されたセル間で分離する。
【００５７】
すなわち、図７（ｂ）に表したように、酸化前にはシリコン熱酸化膜１０３、シリコン酸化膜１０５、シリコン酸化膜１０７の側壁上には、電荷蓄積層１２１及び電荷ブロック膜１２２が連続して存在する。
しかし、図７（ｃ）に表したように、ラジカル酸化により電荷蓄積層１２１のみを選択的に酸化し、シリコン熱酸窒化膜１２３を形成して、積層されたセルごとに電荷蓄積層１２１を分離することが可能である。
以上により、図８（ａ）に表したように、積層されたＵＴ−ＳＯＩ型のＭＯＮＯＳセルが形成された。
【００５８】
次に、基板全面に層間絶縁膜１２４を形成し、コンタクトプラグ１２５で周辺回路及び積層された半導体層からの引き出しを形成し、配線１２６によって各素子を接続する。
【００５９】
以下、多層配線工程によってフラッシュメモリの回路を形成することになるが、説明は省略する。
【００６０】
これにより、図８（ｂ）に例示した本実施例に係る不揮発性半導体記憶装置２０が作製される。
図８（ｂ）において、層間絶縁膜１２７、１２８、１２９、１３０が積層され、コンタクトプラグ１３１、１３２、１３３によって、配線１３４、１３５、１３６が接続される。
【００６１】
本実施例の不揮発性半導体記憶装置２０の構造では、各セルのトランジスタはＵＴＳＯＩ構造となり、ショートチャネル効果に強く、チャネルの支配力が強いことから、セル当たり２ビット（すなわち４値）やセル当たり３ビット（すなわち８値）のような、多値記憶が容易であるという利点がある。さらに、それと共に、対をなす半導体層間の電荷蓄積層は半導体層自体によってシールドされ、そして、隣接する半導体層対間の電荷蓄積層は、コントロールゲート電極によってシールドされるので、隣接セルの書き込み消去動作に伴ってセルのしきい値が変動するセル間干渉を抑制できるという利点がある。
【００６２】
しかも、本実施例の不揮発性半導体記憶装置２０では、通常の単層のメモリの２倍の記憶密度が達成される。このとき、不揮発性半導体記憶装置２０では、半導体層が基板上に積層されることになるが、半導体層（ビット線）及びゲート電極（ワード線）の加工は、通常の積層しないメモリと同じ１回ずつのリソグラフィ工程で加工が可能である。
【００６３】
このように、本実施例の不揮発性半導体記憶装置２０は、微細化を行わなくてもセルの集積度向上が可能であり、しかもＥＵＶ（Extreme Ultra Violet、極端紫外光）や液浸ＡｒＦ等の最先端のリソグラフィ工程を必要としないという利点がある。
【００６４】
本実施例の不揮発性半導体記憶装置２０のセルの投影面積は１９３６ｎｍ２となり、例えば、特許文献１の技術で製作した場合のセルに比べて２６％程度の面積となる。
【００６５】
さらに、２層の積層構造であるために、実効的なセル面積は１９３６／２＝９６８ｎｍ２となるが、これと同様の実効的セル面積を、特許文献１の技術で実現するには、８層の積層構造にする必要がり、本実施例の不揮発性半導体記憶装置の４倍の数の積層が必要である。
【００６６】
一般に、積層構造での歩留まりは、各層の歩留まりの積になるため、本実施例の不揮発性半導体記憶装置２０は、従来技術に比べて高歩留まりを達成できる可能性があることがわかる。
【００６７】
なお、本実施例の不揮発性半導体記憶装置２０の場合、多結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行ったが、これに代えて、単結晶シリコン膜とシリコン酸化膜とを積層して一括加工を行うことも可能である。
なお、単結晶シリコン膜の形成方法としては、基板の一部をシードとして高温でエピタキシャルシリコン膜を成膜する方法を用いることができる。また、非晶質シリコン膜を成膜してから、基板の一部をシードとしてLateral Epitaxial Growthを実施する方法を用いることができる。さらには、エピタキシャルシリコンゲルマニウム膜／エピタキシャルシリコン膜積層膜を形成後、エピタキシャルシリコンゲルマニウム膜を選択エッチングして、その空隙を熱酸化することによって形成することも可能である。
【００６８】
（第２の実施例）
本発明の第２の実施例に係る不揮発性半導体記憶装置２１は、デザインルールが１０ｎｍ世代に相当する５層積層メモリであり、半導体層５０となる各単結晶シリコン層は、エピタキシャルシリコンとエピタキシャルシリコンゲルマニウムを順次積層して成長させ、シリコンゲルマニウム膜を選択エッチングで除去してできた空隙を熱酸化することによって単結晶シリコン膜／酸化膜の積層膜を形成する例である。
【００６９】
そして、第１の実施例においては、電荷蓄積層は、ゲート電極の加工時に反応性イオンエッチング及び電荷蓄積層の熱酸化により分離したが、本実施例では、積層された半導体層５０どうしの間の絶縁膜を３層構造とすることで、セル間の電荷蓄積層６０の積層方向の長さを、積層されたセルどうしの間の距離に比べて長くすることで、電荷の移動を抑制する。すなわち、本実施例の不揮発性半導体記憶装置２１は、図４（ｂ）に模式的に例示した構造を有している。
【００７０】
以下、本実施例に係る不揮発性半導体記憶装置２１の製造方法について説明する。
このとき、基板４０の主面４１に対して垂直方向に積層する半導体層５０の積層数がいかに増えても、基本的に周辺回路及びセレクトゲート部の形成方法は同じであり、煩雑さを避けるため、以下ではセル部分のみについて記述する。また、半導体層５０がビット線であり、ゲート電極７０がワード線である場合として説明する。
【００７１】
図９は、本発明の第２の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
同図（ａ）は最初の工程の図であり、同図（ｂ）は同図（ａ）に続く図である。
そして、図１０は、図９に続く図であり、図１１は、図１０に続く図である。
なお、これらの図は、ビット線（半導体層）方向の断面図、すなわち、ビット線が延在する方向に垂直な平面で切断したときの図である。
【００７２】
まず、図９（ａ）に表したように、半導体基板２０１のセル部分の上に、エピタキシャルシリコンゲルマニウム膜２０２を厚さ３０ｎｍで形成し、さらに、厚さ４０ｎｍのエピタキシャルシリコン膜２０３と、厚さ３０ｎｍのエピタキシャルシリコンゲルマニウム膜２０４と、を交互に、１０層積層して形成する。
次に、シリコン窒化膜２０５を厚さ１００ｎｍで形成し、リソグラフィ技術及び反応性イオンエッチングを用いてセル領域のシリコン窒化膜及び上記多層エピタキシャル膜を一括加工する。次に、露出した多層エピタキシャル膜の端面に、各層の支えとなるＣＶＤシリコン酸化膜２０６を厚さ２００ｎｍで形成する。
【００７３】
次に、図９（ｂ）に表したように、シリコン窒化膜及び上記多層エピタキシャル膜を一括加工して、スリット状の貫通孔(図示しない）を形成し、前記貫通孔からエピタキシャルシリコンゲルマニウム膜を選択ウエットエッチングにより除去する。
【００７４】
次に、図１０（ａ）に表したように、熱酸化により、前記エピタキシャルシリコン膜２０３を酸化して、シリコン熱酸化膜２０７を厚さ１０ｎｍで形成する。次に、基板全面にＳＯＧを塗布して、前記シリコン熱酸化膜２０７どうしの間の空隙に、ＳＯＧ膜２０８を埋め込む。
【００７５】
次に、図１０（ｂ）に表したように、第１の実施例と同様に、リソグラフィ技術と反応性イオンエッチング技術により、半導体層を加工する。
ここで、セル部のリソグラフィにおいては、側壁転写技術を用いて、４Ｆ＝８８ｎｍ周期で繰り返される半導体層対２０９を形成する。それぞれの半導体層の基板に平行方向の幅は１５ｎｍ、半導体層どうしの間（半導体層間）の間隙２１０（第１間隔５１）は１５ｎｍ、隣接する半導体層対どうしの間（半導体層対間）の間隙２１１（第２間隔５２）は４３ｎｍである。このセルの一括加工によって、周辺回路部のＳＴＩとなるアイソレーション溝（図示しない）も形成される。
続いてＴＥＯＳ／Ｏ３膜またはＳＯＧ膜等の絶縁膜２１２で、半導体層間の間隙２１０及び半導体層対間の間隙２１１を埋め込み、ＣＭＰで絶縁膜２１２を平坦化する。次に、リソグラフィ技術及び反応性イオンエッチング技術により、隣接する半導体層対間の間隙２１１の絶縁膜２１２を除去する。
【００７６】
続いて、図１１（ａ）に表したように、ＨＦ系のウエットエッチングによりエピタキシャルシリコン膜２０３の側壁をクリーニングすると共に、前記ＳＯＧ膜２０８がリセスした（後退した）形状になるようにエッチングする。このとき、シリコン熱酸化膜２０７は、ＳＯＧ膜２０８に比して緻密であり、ウエットエッチング速度も低いので、積層された半導体層対間（第２間隔５２）の側の絶縁膜は、図１１（ａ）に例示したようにテーパ形状となる。
【００７７】
次に、図１１（ｂ）に表したように、ＭＯＮＯＳセルを構成するシリコン熱酸化膜（厚さ４ｎｍ）／電荷蓄積層（厚さ５ｎｍ）／電荷ブロック膜（厚さ１１ｎｍ）からなる積層絶縁膜２１３を形成する。以上で半導体層を形成するｎ型多結晶シリコン膜の幅は１３ｎｍとなり、電荷ブロック膜間の間隙は７ｎｍとなる。続いて、ゲート電極となるＣＶＤ成膜ＴｉＮ膜２１４を基板全面に形成する。
【００７８】
次に、リソグラフィ技術及び反応性イオンエッチングにより、ＣＶＤ成膜ＴｉＮ膜２１４を加工してセルのゲート電極を形成する。この際に前記積層絶縁膜２１３を一括加工し隣接セル間の電荷蓄積層を分離する。
以上で、積層されたＳＧＴ型のＭＯＮＯＳセルが形成される。
以下は、層間絶縁膜を形成してゲート電極間を埋め込み、多層配線を形成することになるが説明は省略する。
【００７９】
本実施例に係る不揮発性半導体記憶装置２１の構造でも、各セルのトランジスタはＵＴＳＯＩ構造となり、ショートチャネル効果に強く、チャネルの支配力が強いために、セル当たり２ビットやセル当たり３ビットのような多値記憶が容易であるという利点がある。
【００８０】
本実施例に係る不揮発性半導体記憶装置２１では、第１の実施例とは異なり、積層された半導体層間では電荷蓄積層を分離はしていないが、積層された半導体層どうしの間の距離に比べて、電荷蓄積層の積層方向の長さを長くすることで、隣接セル間での電荷の移動を抑制できるので、第１の実施例と同様に、記憶された電荷の保持特性が優れているという利点がある。
【００８１】
本実施例に係る不揮発性半導体記憶装置２１においては、実効的なセル面積は、５層積層であるため、１９３６／５＝３８７ｎｍ２となるが、これと同様の実効的セル面積を、例えば特許文献１の技術で実現するには、１９層の積層が必要である。
積層構造での歩留まりは各層の歩留まりの積になるため、本実施例に係る不揮発性半導体記憶装置２１では、従来技術に比べて高歩留まりを達成できる可能性があることがわかる。
【００８２】
なお、上記の各実施例において、半導体層となるシリコン膜の形成方法、ＭＯＮＯＳの膜構造及び加工方法などは、第１、第２の実施例に記載された構造や方法の組み合わせに限定されるものでなく、本発明の主旨を損なわない限り、任意の組み合わせが可能である。
【００８３】
さらに、例えば、レーザアニール法やＮｉ触媒法で結晶化させた多結晶シリコン膜及び単結晶シリコン膜を、チャネルシリコンとして用いることも可能である。
また、ＭＯＮＯＳ構造における電荷ブロック膜（第２絶縁膜）としては、Ａｌ２Ｏ３以外にも、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２等の金属酸化膜、及び、これら金属酸化膜を複数種組み合わせた膜を用いることが可能である。
【００８４】
また、ＭＯＮＯＳ構造における電極膜としても、第１、第２の実施例に記載した以外にも、ＴａＮ、Ｗ、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＮｉＰｔＳｉ、ＰｔＳｉ、Ｐｔ、Ｒｕ、ＲｕＯ２等も用いることも可能である。
【００８５】
図１２は、本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
同図は、デザインルールＦ＝６ｎｍ世代までの微細化のロードマップを表している。
【００８６】
すなわち、従来の技術によるフラッシュメモリにおいてデザインルールを変えたときのメモリセルのセル面積を、本実施形態の不揮発性半導体記憶装置で実現するときの積層数を例示している。そして、本実施形態の不揮発性半導体記憶装置においては、デザインルールＦが２２ｎｍと４３ｎｍの時の結果を例示している。同図の横軸はデザインルールＦを表し、縦軸は、積層数を表している。
【００８７】
このとき、基本的に、ＭＯＮＯＳ膜の膜厚の制約から、本実施形態に係る不揮発性半導体記憶装置においては、半導体層５０の基板４０の主面４１に対して平行な方向の最小加工寸法は２２ｎｍ程度が、微細化の限界と考えられる。
そこで、同図のデザインルールＦが２２ｎｍの場合に着目すると、本実施形態に係る不揮発性半導体記憶装置により、１０層以下の積層によって、従来の単層のＮＡＮＤフラッシュメモリにおける８ｎｍ世代相当の実効的セル面積の不揮発性半導体記憶装置が実現できることがわかる。
【００８８】
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体層５０と、半導体層５０に対向して設けられたゲート電極７０と、半導体層５０とゲート電極７０との間に設けられた電荷蓄積層６０と、半導体層５０と電荷蓄積層６０との間に設けられた第１絶縁膜６１と、電荷蓄積層６０とゲート電極７０との間に設けられた第２絶縁膜６２と、を有する不揮発性半導体記憶装置の製造方法である。そして、上記の半導体層５０とゲート電極７０と電荷蓄積層６０の形成方法に特徴があるので、その部分について詳しく説明する。
【００８９】
図１３は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１３に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、基板４０の主面４１の上に、半導体層５０となる半導体層膜５９、及び、絶縁層５５となる絶縁層膜５５ａを積層して形成する（ステップＳ１１０）。半導体層膜５９には、例えば、第１、第２の実施例で説明した、ｎ形多結晶シリコン膜やエピタキシャルシリコン膜等を用いることができる。また、絶縁層膜５５ａとしては、例えば、第１、第２の実施例で説明したシリコン酸化膜や、シリコン熱酸化膜とＳＯＧ膜との積層膜等を用いることができる。
【００９０】
そして、半導体層膜５９及び絶縁層膜５５ａを、基板４０の主面４１に平行な第１の方向に延在し、不揮発性半導体記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、半導体層５０及び絶縁層５５を含む積層体どうしの間隔を、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように加工する（ステップＳ１２０）。これには、図３で説明した方法を用いることができる。
【００９１】
そして、半導体層５０及び絶縁層５５を含む積層体の第２間隔５２の側の側面に、第１絶縁膜６１となる膜、電荷蓄積層６０となる電荷蓄積層膜、第２絶縁膜６２となる膜、を形成し、さらに前記第２絶縁膜となる膜の上と前記積層体の主面の上に、ゲート電極７０となるゲート電極膜を形成する（ステップＳ１３０）。これには、第１、第２の実施形態で説明した各種の材料を用いることができる。
【００９２】
そして、前記ゲート電極膜を、基板４０の主面４１に平行で、前記第１の方向に対して非平行な第２の方向（例えばＹ軸方向）に延在する帯状に加工する（ステップＳ１４０）。
【００９３】
これにより、微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、新規な構成の不揮発性半導体記憶装置の製造方法が提供できる。
【００９４】
なお、上記のステップＳ１２０とステップＳ１３０との間に、加工されて形成された半導体層５０及び絶縁層５５の第１間隔５１の側の間隙に絶縁膜を埋め込む工程を設けることができる。
【００９５】
（第３の実施の形態）
図１４は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１４に表したように、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法においては、既に、図１３で説明したステップＳ１４０の後に、前記の電荷蓄積層膜を、積層された半導体層５０の第２間隔５２の側の側面（主面４１に対して垂直な面５０ｖ）ごとに分離する（ステップＳ１５０）。または、前記第３の工程の前に、積層された半導体層５０の第２間隔５２の側の側面（主面４１に対して垂直な面５０ｖ）よりも、これに隣接する絶縁層５５の第２間隔５２の側の側面（主面４１に対して垂直な面５５ｖ）を後退させる（第２間隔５２からみて第１間隔５１の側に後退させる）（ステップＳ１２５）。なお、上記のステップＳ１２５とステップＳ１５０とは、いずれかが実施されれば良い。
【００９６】
すなわち、ゲート電極７０を形成する工程の後に、電荷蓄積層６０を、積層されたメモリセルごとに分離する、または、電荷蓄積層の積層方向の長さが、積層されたメモリセル間の距離に比べて長くなるように、半導体層５０どうし間の絶縁層５５をリセスする。
【００９７】
これには、第１の実施例、または、第２の実施例で説明した方法を用いることができる。例えば、電荷蓄積層膜６９を、積層された半導体層５０の側面（第２間隔５２の側の主面４１に対して垂直な面５０ｖ）ごとに分離する工程は、第１の実施例で説明したように、積層された絶縁層５５を介した酸化によって、電荷蓄積層膜６９を選択的に酸化する方法を用いることができる。
【００９８】
これにより、電荷蓄積層６０をメモリセルごとに実質的に分割することができ、電荷蓄積層６０における電荷が拡散して、電荷を書き込んだセルから、書き込んでいないセルや他の膜中に移動することによる、電荷保持特性の劣化を抑制することができる。
【００９９】
以上説明した本発明の実施形態が、上記の実施例よりも多層で積層されたメモリに対しても適用可能であることは明らかであり、本発明の実施形態を用いることで、今後もメモリの継続的な集積度向上を図ることができるようになるので、様々な応用分野がさらに広がっていくことが期待される。
【０１００】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１０１】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１０２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を例示する模式図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるデザインルールを例示する模式的平面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の要部を例示する工程順模式断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の要部の構造を例示する模式的断面図である。
【図５】本発明の第１の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図６】図５に続く図である。
【図７】図６に続く図である。
【図８】図７に続く図である。
【図９】本発明の第２の実施例に係る不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１０】図９に続く図である。
【図１１】図１０に続く図である。
【図１２】本発明の実施形態に係る不揮発性半導体記憶装置の特性を例示するグラフ図である。
【図１３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１４】本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【符号の説明】
【０１０４】
１０、１１、２０、２１ 不揮発性半導体記憶装置
４０ 基板
４１ 主面
５０、５０ａ、５０ｂ、５０ｃ 半導体層
５０ｖ 面
５１ 第１間隔
５２ 第２間隔
５３ 半導体層対
５５ 絶縁層
５５ａ 絶縁層膜
５５ｖ 面
５６ 絶縁膜
５８ 積層体
５９ 半導体層膜
６０ 電荷蓄積層
６１ 第１絶縁膜
６２ 第２絶縁膜
７０、７０ａ、７０ｂ、７０ｃ ゲート電極
７０ｖ 面
７８ 突出部
８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ メモリセル
８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ 占有面
８５ ＣＶＤ成膜シリコン酸化膜
８６ シリコン窒化膜
８７ レジストマスクパターン
８９ アモルファスシリコン膜
１０１、２０１ 半導体基板
１０２ ゲート酸化膜
１０３、２０７ シリコン熱酸化膜
１０４、１０６、１１４、１１５ ｎ型多結晶シリコン膜
１０５、１０７、１１３ シリコン酸化膜
１０６ ｎ型多結晶シリコン膜
１０８、２０５ シリコン窒化膜
１０９、２０９ 半導体層対
１１０、２１０ 半導体層間の間隙（第１間隙）
１１１、２１１ 半導体層対間の間隙（第２間隙）
１１２、２１２ 絶縁膜
１１６ ゲート電極
１１７ サイドウォール酸化膜
１１８、１２４、１２７、１２８、１２９、１３０ 層間絶縁膜
１１９、２１３ 積層絶縁膜
１２０ ＣＶＤ成膜ＷＳｉ膜
１２１ 電荷蓄積層
１２２ 電荷ブロック層
１２３ シリコン熱酸窒化膜
１２５、１３１、１３２、１３３ コンタクトプラグ
１２６、１３４、１３５、１３６ 配線
２０２、２０４ エピタキシャルシリコンゲルマニウム膜
２０３ エピタキシャルシリコン膜
２０６ ＣＶＤ成膜シリコン酸化膜
２０８ ＳＯＧ膜
２１４ ＣＶＤ成膜ＴｉＮ膜
【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面の上に並設され、それぞれが前記基板の主面に対して平行な第１の方向に延在した複数の積層体と、
前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在したゲート電極と、
を備え、
前記複数の積層体のそれぞれは、絶縁層を介して積層された複数の半導体層を有し、
前記複数の積層体は、隣接する積層体の間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように並設され、
前記第２間隔は、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期間隔で設けられ、
前記ゲート電極は、前記第２間隔を有する前記積層体同士の間隙に侵入した突出部を有し、
前記半導体層の側面と、前記突出部と、の間に設けられた電荷蓄積層と、
前記半導体層の前記側面と、前記電荷蓄積層と、の間に設けられた第１絶縁膜と、
前記電荷蓄積層と、前記突出部と、の間に設けられた第２絶縁膜と、
をさらに備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電荷蓄積層は、
前記積層された前記半導体層の前記側面ごとに分離され、
または、
前記積層された前記半導体層の前記側面とからこれに隣接する前記絶縁層の側面に亘って連続して設けられ、前記半導体層の前記側面よりも前記絶縁層の前記側面が後退していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体層と、
前記半導体層に対向して設けられたゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた電荷蓄積層と、
前記半導体層と前記電荷蓄積層との間に設けられた第１絶縁膜と、
前記電荷蓄積層と前記ゲート電極との間に設けられた第２絶縁膜と、
を有する不揮発性半導体記憶装置の製造方法であって、
基板の主面の上に、前記半導体層となる半導体層膜、及び、絶縁層となる絶縁層膜を、積層して形成する第１の工程と、
前記半導体層膜及び前記絶縁層膜を、前記基板の主面に平行な第１の方向に延在し、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記半導体層及び前記絶縁層を含む積層体どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように加工する第２の工程と、
前記積層体の前記第２間隔の側の側面に、前記第１絶縁膜となる膜、前記電荷蓄積層となる膜、前記第２絶縁膜となる膜、を形成し、さらに前記第２絶縁膜となる膜の上と前記積層体の主面の上に前記ゲート電極となるゲート電極膜を形成する第３の工程と、
前記ゲート電極膜を、前記基板の前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在する帯状に加工する第４の工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第４の工程の後に、前記電荷蓄積層膜を、前記積層された前記半導体層の前記第２間隔の側の側面ごとに分離する、
または、
前記第３の工程の前に、前記積層された前記半導体層の前記第２間隔の側の前記側面よりも、これに隣接する前記絶縁層の前記第２間隔の側の側面を後退させる、
ことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第４の工程の後に行う、前記電荷蓄積層膜を分離する工程は、
前記積層された前記絶縁層を介した酸化によって、前記電荷蓄積層膜を選択的に酸化する工程を含むことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
基板と、
前記基板の主面の上に並設され、それぞれが前記基板の主面に対して平行な第１の方向に延在した複数の積層体と、
前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在したゲート電極と、
を備え、
前記複数の積層体のそれぞれは、絶縁層を介して積層された複数の半導体層を有し、
前記複数の積層体は、隣接する積層体の間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように並設され、
前記第２間隔は、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期間隔で設けられ、
前記ゲート電極は、前記第２間隔を有する前記積層体同士の間隙に侵入した突出部を有し、
前記半導体層の側面と、前記突出部と、の間に設けられた電荷蓄積層と、
前記半導体層の前記側面と、前記電荷蓄積層と、の間に設けられた第１絶縁膜と、
前記電荷蓄積層と、前記突出部と、の間に設けられた第２絶縁膜と、
をさらに備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電荷蓄積層は、
前記積層された前記半導体層の前記側面ごとに分離され、
または、
前記積層された前記半導体層の前記側面とからこれに隣接する前記絶縁層の側面に亘って連続して設けられ、前記半導体層の前記側面よりも前記絶縁層の前記側面が後退していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体層と、
前記半導体層に対向して設けられたゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた電荷蓄積層と、
前記半導体層と前記電荷蓄積層との間に設けられた第１絶縁膜と、
前記電荷蓄積層と前記ゲート電極との間に設けられた第２絶縁膜と、
を有する不揮発性半導体記憶装置の製造方法であって、
基板の主面の上に、前記半導体層となる半導体層膜、及び、絶縁層となる絶縁層膜を、積層して形成する第１の工程と、
前記半導体層膜及び前記絶縁層膜を、前記基板の主面に平行な第１の方向に延在し、前記不揮発性半導体記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記半導体層及び前記絶縁層を含む積層体どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に設けられるように加工する第２の工程と、
前記積層体の前記第２間隔の側の側面に、前記第１絶縁膜となる膜、前記電荷蓄積層となる膜、前記第２絶縁膜となる膜、を形成し、さらに前記第２絶縁膜となる膜の上と前記積層体の主面の上に前記ゲート電極となるゲート電極膜を形成する第３の工程と、
前記ゲート電極膜を、前記基板の前記主面に平行で、前記第１の方向に対して非平行な第２の方向に延在する帯状に加工する第４の工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第４の工程の後に、前記電荷蓄積層膜を、前記積層された前記半導体層の前記第２間隔の側の側面ごとに分離する、
または、
前記第３の工程の前に、前記積層された前記半導体層の前記第２間隔の側の前記側面よりも、これに隣接する前記絶縁層の前記第２間隔の側の側面を後退させる、
ことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第４の工程の後に行う、前記電荷蓄積層膜を分離する工程は、
前記積層された前記絶縁層を介した酸化によって、前記電荷蓄積層膜を選択的に酸化する工程を含むことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−２９５６９４（Ｐ２００９−２９５６９４Ａ）
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願番号】特願２００８−１４６１８８（Ｐ２００８−１４６１８８）
【出願日】平成２０年６月３日（２００８．６．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願日】平成２０年６月３日（２００８．６．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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