半導体装置の製造方法
【課題】導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にシリコン酸化物を含む絶縁層１７とシリコンを含む導電層ＷＬとの積層体を形成する工程と、絶縁層１７及び導電層ＷＬを貫通するホール５０を積層体に形成する工程とを備え、ホール５０の形成工程は、積層体上にシリコン酸化物を含む第１のマスク層４１を形成する工程と、第１のマスク層４１をマスクにして導電層ＷＬをエッチングする工程と、第１のマスク層４１上に絶縁層１７よりもシリコン含有量が多い第２のマスク層４２を形成し第２のマスク層４２をマスクにして、絶縁層１７をエッチングする工程とを有する。
【解決手段】半導体装置の製造方法は、基板上にシリコン酸化物を含む絶縁層１７とシリコンを含む導電層ＷＬとの積層体を形成する工程と、絶縁層１７及び導電層ＷＬを貫通するホール５０を積層体に形成する工程とを備え、ホール５０の形成工程は、積層体上にシリコン酸化物を含む第１のマスク層４１を形成する工程と、第１のマスク層４１をマスクにして導電層ＷＬをエッチングする工程と、第１のマスク層４１上に絶縁層１７よりもシリコン含有量が多い第２のマスク層４２を形成し第２のマスク層４２をマスクにして、絶縁層１７をエッチングする工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるワード電極として機能する導電層と、絶縁層とを交互に複数積層した積層構造に、最上層から最下層まで貫通するホールを形成し、そのホールの内壁に電荷蓄積層を形成した後、ホール内にシリコンを柱状に埋め込むことでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
複数の導電層と複数の絶縁層との積層構造に貫通ホールを形成するにあたっては、導電層と絶縁層とを交互に加工（エッチング）する必要がある。そのとき、導電層については導電層に対してエッチング選択比を有するマスク層を形成して導電層用の加工装置で加工し、絶縁層については絶縁層に対してエッチング選択比を有するマスク層を形成して絶縁層用の加工装置で加工するという方法が考えられる。しかし、将来的に、導電層と絶縁層との積層数が多層化していくと予想され、その場合に導電層と絶縁層とをそれぞれ別の加工装置を用いて交互に加工することはコスト面で多大な負担になることから、できればホール形成は同一チャンバー内で一括に行いたい。
【０００４】
ホールの一括形成を行うにあたって、例えばシリコン酸化物系のマスク層を用いる場合、シリコン系の導電層に対しては十分なエッチング選択比を有するが、同じシリコン酸化物系の絶縁層をエッチングするときにはマスク層も絶縁層と同程度エッチングされてしまう。それをあらかじめ見込んでマスク層を厚く形成することが考えられるが、導電層と絶縁層との積層数がより多層化していった場合には、絶縁層の層数増大にあわせてマスク層のエッチング量も多くなり、その分マスク層を厚くしなければならない。しかし、マスク層の厚さの増大はマスク層に形成するパターン開口の高アスペクト比化をまねき、マスク層自体の加工が困難となることが懸念される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基板上にシリコン酸化物を含む絶縁層とシリコンを含む導電層との積層体を形成する工程と、前記絶縁層及び前記導電層を貫通するホールを前記積層体に形成する工程と、を備え、前記ホールの形成工程は、前記積層体上に、シリコン酸化物を含む第１のマスク層を形成する工程と、前記第１のマスク層をマスクにして前記導電層をエッチングする工程と、前記第１のマスク層上に前記絶縁層よりもシリコン含有量が多い第２のマスク層を形成し前記第２のマスク層をマスクにして、前記絶縁層をエッチングする工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する模式斜視図。
【図２】同メモリセルアレイにおける１本のメモリストリングの模式斜視図。
【図３】図１におけるＹＺ方向の要部模式断面図。
【図４】図３における要部の拡大断面図。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す模式図。
【図６】図５に続く工程を示す模式図。
【図７】図６に続く工程を示す模式図。
【図８】図７に続く工程を示す模式図。
【図９】図８に続く工程を示す模式図。
【発明を実施するための形態】
【００１０】
本発明の実施形態に係る半導体装置は、複数のメモリセルが３次元配列されたメモリセルアレイと、そのメモリセルアレイの周辺に形成された周辺回路とを有する。
【００１１】
図１は、そのメモリセルアレイの構成を例示する模式斜視図である。
図２は、複数のメモリセルが、ワード電極層として機能する複数の導電層の積層方向に直列接続されて構成される１本（１列）のメモリストリングの模式斜視図である。
図３は、図１におけるＹＺ方向の要部模式断面図である。
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１２】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向、すなわち導電層ＷＬの積層方向をＺ方向とする。
【００１３】
図３に示すように、基板（例えばシリコン基板）１１上にセルソース１２が設けられている。セルソース１２は不純物が添加され導電性を有するシリコン層である。セルソース１２の上には絶縁層１３を介して下部選択ゲートＬＳＧが設けられ、下部選択ゲートＬＳＧの上には絶縁層１４が設けられている。絶縁層１３、１４はシリコン酸化物やシリコン窒化物を含む層であり、下部選択ゲートＬＳＧは不純物が添加され導電性を有するシリコン層である。
【００１４】
絶縁層１４の上には、複数の絶縁層１７と複数の導電層ＷＬとが交互に積層された積層体が設けられている。導電層ＷＬの層数は任意であるが、本実施形態においては例えば４層の場合を例示する。絶縁層１７はシリコン酸化物を含み、例えばＴＥＯＳ（tetraethoxysilane）（Ｓｉ（ＯＣ２Ｈ５）４）を含む。導電層ＷＬは不純物が添加され導電性を有するシリコン層である。
【００１５】
最上層の導電層ＷＬ上にはバリア層（例えばＳｉＮ層）２４が設けられ、バリア層２４上には絶縁層２５を介して上部選択ゲートＵＳＧが設けられ、上部選択ゲートＵＳＧの上には絶縁層２７が設けられている。絶縁層２５、２７はシリコン酸化物やシリコン窒化物を含む層であり、上部選択ゲートＵＳＧは不純物が添加され導電性を有するシリコン層である。
【００１６】
図１に示すように、導電層ＷＬ、下部選択ゲートＬＳＧおよびセルソース１２は、ＸＹ平面に対して平行な板状に形成されている。上部選択ゲートＵＳＧは、Ｘ方向に延びる複数本の配線状の導電部材となっている。なお、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。
【００１７】
前述した基板１１上の積層体には、Ｚ方向に延びる複数本のホールが形成されている。それらホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１８】
各ホールの内部には、柱状の半導体層として、下層側から順にシリコンピラー１５、１９、３２が埋め込まれている。シリコンピラー１５は下部選択ゲートＬＳＧを貫通し、シリコンピラー１９は複数の導電層ＷＬを貫通し、シリコンピラー３２は上部選択ゲートＵＳＧを貫通している。シリコンピラー１５、１９、３２は、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラー１５、１９、３２の形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。シリコンピラー１５の下端はセルソース１２に接続されている。シリコンピラー１９の下端はシリコンピラー１５に接続され、上端はシリコンピラー３２に接続されている。
【００１９】
上部選択ゲートＵＳＧ上の絶縁層２７の上には図３に示すように絶縁層２９が設けられ、その絶縁層２９上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー３２の直上域を通過するように配列されており、絶縁層２９を貫通して設けられた導電性接続部３０を介して、シリコンピラー３２の上端に接続されている。
【００２０】
図１に示すように、上部選択ゲートＵＳＧは導電性接続部６５を介して上部選択ゲート配線ＵＳＬと接続されている。セルソース１２、下部選択ゲートＬＳＧおよび複数の導電層ＷＬが積層された積層体の端部は階段状に加工され、その部分で、セルソース１２は導電性接続部６１を介してセルソース配線ＣＳＬに接続され、下部選択ゲートＬＳＧは導電性接続部６２を介して下部選択ゲート配線ＬＳＬに接続され、各導電層ＷＬは導電性接続部６３を介してワード線ＷＬＬに接続されている。
【００２１】
図３に示すように、導電層ＷＬと絶縁層１７との積層体に形成されたホールの内周壁には、例えばシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。図４に、その部分の拡大断面を示す。
【００２２】
絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンピラー１９が設けられ、第２の絶縁膜２３はシリコンピラー１９に接している。第１の絶縁膜２１は導電層ＷＬに接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。
【００２３】
導電層ＷＬと絶縁層１７との積層体に設けられたシリコンピラー１９はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積層２２はシリコンピラー１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー１９と各導電層ＷＬとの交差部分に、チャネルの周囲をゲート電極が囲んだ構造のメモリセルが形成されている。
【００２４】
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンピラー１９から電荷が注入される際、または電荷蓄積層２２に蓄積された電荷がシリコンピラー１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００２５】
図２に示すように、１本のシリコンピラー１９の周囲には、導電層ＷＬの層数と同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００２６】
再び図３を参照すると、下部選択ゲートＬＳＧ及びその上下の絶縁層１３、１４からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜１６が筒状に形成され、この内側にシリコンピラー１５が埋め込まれている。これにより、その積層体内には、シリコンピラー１５をチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。
【００２７】
また、上部選択ゲートＵＳＧ及びその上下の絶縁層２５、２７からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜３３が筒状に形成され、この内側にシリコンピラー３２が埋め込まれている。これにより、その積層体内には、シリコンピラー３２をチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。
【００２８】
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンピラー３２の上端部に電位を与えるドライバ回路、セルソース配線ＣＳＬ及びセルソース１２を介してシリコンピラー１５の下端部に電位を与えるドライバ回路、上部選択ゲート配線ＵＳＬを介して上部選択ゲートＵＳＧに電位を与えるドライバ回路、下部選択ゲート配線ＬＳＬを介して下部選択ゲートＬＳＧに電位を与えるドライバ回路、ワード線ＷＬＬを介して各電極層ＷＬに電位を与えるドライバ回路などを含む。
【００２９】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３０】
ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線ＷＬＬすなわち導電層ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンピラー１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
【００３１】
次に、図５〜図９を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００３２】
まず、図５（ａ）に示すように、基板１１上にセルソース１２を形成した後、そのセルソース１２上に絶縁層１３を介して下部選択ゲートＬＳＧとなるシリコン層を形成し、さらにその上に絶縁層１４を形成する。このようにして得られた積層体にセルソース１２まで到達する貫通ホールをＲＩＥ（Reactive Ion Etching）で形成した後、その貫通ホールの側壁にゲート絶縁膜１６を形成し、さらにその後シリコンピラー１５を埋め込む。これにより、下部選択トランジスタＬＳＴが形成される。
【００３３】
次に、絶縁層１４上に絶縁層１７と導電層ＷＬとを交互に複数積層し、さらに最上層にバリア層２４を形成する。次に、それら積層体上に、図５（ｂ）に示すように第１のマスク層４１を形成する。
【００３４】
第１のマスク層４１は、バリア層２４上に形成される第１のシリコン酸化物層４１ａと、この第１のシリコン酸化物層４１ａ上に形成される第２のシリコン酸化物層４１ｂとを有する。例えば、第１のシリコン酸化物層４１ａは、ＴＥＯＳ（tetraethoxysilane）（Ｓｉ（ＯＣ２Ｈ５）４）を含む層であり、第２のシリコン酸化物層４１ｂは、ボロン（Ｂ）を含むＳｉＯ２であるＢＳＧ（Boron-Silicate Glass）を含む層である。
【００３５】
第１のマスク層４１及びバリア層２４は、図６（ａ）に示すようにパターニングされる。すなわち、第１のマスク層４１及びバリア層２４には、図示しないレジストマスクを用いてＲＩＥが行われ、複数のホール５０が形成される。複数のホール５０の平面レイアウトはメモリストリングの平面レイアウトに対応しており、例えばマトリクス状である。
【００３６】
以下、本明細書において、ｎ（ｎは自然数）層目の導電層ＷＬとは、複数の導電層ＷＬのうちで上から数えてｎ層目のものを表す。ｎ層目の絶縁層１７についても同様に、複数の絶縁層１７のうちで上から数えてｎ層目のものを表す。
【００３７】
ホール５０の形成により、ホール５０の底部には１層目の導電層ＷＬの表面が露出する。その状態で１層目の導電層ＷＬのＲＩＥを行い、図６（ｂ）に示すように、１層目の導電層ＷＬに、上方のホール５０につながると共に膜厚方向を貫通し下層の１層目の絶縁層１７に達するホールを形成する。
【００３８】
具体的には、前述した積層体が形成されたウェーハがチャンバー内のウェーハ保持部に例えば静電チャックされて保持され、そのチャンバー内を所望のガスの所望の減圧雰囲気にした状態で、チャンバー内のガスを励起してプラズマを発生させる。例えば、本実施形態では、チャンバー外に設けられたＴＣＰ（Transformer Coupled Plasma）電極に高周波電力を与えることによって電磁波を発生させ、その電磁波をチャンバー内に導入することでチャンバー内のガスを励起してプラズマ化させる。
【００３９】
例えば、チャンバー内に、ＳｉＣｌ４ガスを１０（ｓｃｃｍ）、ＨＢｒガスを１５０（ｓｃｃｍ）、Ｏ２ガスを１０（ｓｃｃｍ）、ＣＦ４ガスを１０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を３０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には４８０（Ｗ）の高周波電力を印加する。また、ウェーハ保持部も電極として機能し、このウェーハ保持部には６００（Ｗ）の高周波電力を印加する。さらに、ウェーハは、ウェーハ保持部に設けられたヒータ等の温度制御機構により６０℃に温度制御される。
【００４０】
以上のような条件で、第１のマスク層４１をマスクにして１層目の導電層ＷＬに対してＲＩＥが行われる。このとき、シリコン層である導電層ＷＬは、シリコン酸化物系の第１のマスク層４１に対して十分なエッチング選択比を有するため、第１のマスク層４１のエッチング量を抑えることができる。第１のマスク層４１に対する導電層ＷＬのエッチング選択比がＸである場合、第１のマスク層４１のエッチング量は導電層ＷＬの１／Ｘで済む。
【００４１】
次に、図７（ａ）に示すように、第１のマスク層４１上に第２のマスク層４２を形成する。これは例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法で、第１のマスク層４１の表面上に第２のマスク層４２を堆積させる。
【００４２】
第２のマスク層４２の形成は、上記導電層ＷＬのエッチング時と同じチャンバー内にて、導入するガス種、電極に印加する電力などの条件を変えて続けて行われる。具体的には、チャンバー内に、ＳｉＣｌ４ガスを２０（ｓｃｃｍ）、Ｈ２ガスを２０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を１０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には７５０（Ｗ）の高周波電力を印加する。ウェーハ保持部には高周波電力を印加しない。また、ウェーハは６０℃に温度制御される。このような条件で５秒間成膜が行われると、堆積物はホール５０の底部には殆ど供給されることなく、専ら第１のマスク層４１の表面上に第２のマスク層４２が形成される。
【００４３】
次に、第２のマスク層４２をマスクにして、１層目の絶縁層１７をエッチングする。この絶縁層１７のエッチングも、上記同じチャンバー内にて、導入するガス種、電極に印加する電力などの条件を変えて続けて行われる。
【００４４】
例えば、チャンバー内に、ＣＨＦ３ガスを１００（ｓｃｃｍ）、Ｈｅガスを２００（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を８（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には６００（Ｗ）の高周波電力を印加する。ウェーハ保持部には３００（Ｗ）の高周波電力を印加する。ウェーハは６０℃に温度制御される。
【００４５】
このＲＩＥにより、図７（ｂ）に示すように、１層目の絶縁層１７を貫通するホールが形成される。第２のマスク層４２は、シリコン酸化物系の絶縁層１７よりもシリコン含有量が多くシリコンリッチな層であり、絶縁層１７は第２のマスク層４２に対して十分なエッチング選択比を有するため、第２のマスク層４２のエッチング量を抑えることができ、結果としてその下の第１のマスク層４１のエッチング量も抑えることができる。
【００４６】
続いて、同じチャンバー内で２層目の導電層ＷＬのＲＩＥが行われる。このときの条件は１層目の導電層ＷＬのＲＩＥと同様であり、チャンバー内に、ＳｉＣｌ４ガスを１０（ｓｃｃｍ）、ＨＢｒガスを１５０（ｓｃｃｍ）、Ｏ２ガスを１０（ｓｃｃｍ）、ＣＦ４ガスを１０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を３０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には４８０（Ｗ）の高周波電力を印加する。ウェーハ保持部には６００（Ｗ）の高周波電力を印加する。ウェーハは６０℃に温度制御される。このＲＩＥにより、図８（ａ）に示すように、２層目の導電層ＷＬを貫通するホールが形成される。
【００４７】
このとき、第２のマスク層４２と導電層ＷＬとは同じシリコン系の材料であり、第２のマスク層４２も導電層ＷＬと同程度エッチングされる。第２のマスク層４２は、導電層ＷＬ一層分の厚さ以下の厚さで形成され、したがって導電層ＷＬのＲＩＥ時に第２のマスク層４２はすべてあるいは大部分が除去されてしまう。しかし、導電層ＷＬは第１のマスク層４１に対しては十分なエッチング選択比を有するため、その第１のマスク層４１をマスクにして２層目の導電層ＷＬを貫通するホールの形成を行うことができる。そして、このとき、第１のマスク層４１のエッチング量は抑えることができる。すなわち、一度形成した第１のマスク層４１は、各導電層ＷＬをＲＩＥするときのマスク層として共通して利用することができる。
【００４８】
次の２層目の絶縁層１７のＲＩＥを行うにあたっては、前工程で形成した第２のマスク層４２は上記２層目の導電層ＷＬのＲＩＥによりすべてあるいは大部分が除去されてしまっているので、再度、図８（ｂ）に示すように、第１のマスク層４１上に第２のマスク層４２を形成する。
【００４９】
これは、前述した第２のマスク層４２の形成と同様な条件でのプラズマＣＶＤ法で成膜される。また、２層目の導電層ＷＬのＲＩＥの後、続けて同じチャンバー内で第２のマスク層４２の形成が行われる。
【００５０】
例えば、チャンバー内に、ＳｉＣｌ４ガスを２０（ｓｃｃｍ）、Ｈ２ガスを２０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を１０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には７５０（Ｗ）の高周波電力を印加する。ウェーハ保持部には高周波電力を印加しない。また、ウェーハは６０℃に温度制御される。
【００５１】
このように第１のマスク層４１上に再び第２のマスク層４２を形成してから、それをマスクにして、図９（ａ）に示すように、２層目の絶縁層１７をエッチングする。この絶縁層１７のエッチングも、上記同じチャンバー内にて、導入するガス種、電極に印加する電力などの条件を変えて続けて行われる。
【００５２】
例えば、チャンバー内に、ＣＨＦ３ガスを１００（ｓｃｃｍ）、Ｈｅガスを２００（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を８（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には６００（Ｗ）の高周波電力を印加する。ウェーハ保持部には３００（Ｗ）の高周波電力を印加する。ウェーハは６０℃に温度制御される。
【００５３】
このＲＩＥにより、２層目の絶縁層１７を貫通するホールが形成される。このときも、第２のマスク層４２は、シリコン酸化物系の絶縁層１７よりもシリコン含有量が多くシリコンリッチな層であり、絶縁層１７は第２のマスク層４２に対して十分なエッチング選択比を有するため、第２のマスク層４２のエッチング量を抑えることができ、結果としてその下の第１のマスク層４１のエッチング量も抑えることができる。
【００５４】
前述した導電層ＷＬのＲＩＥと、第２のマスク層４２を形成してからの絶縁層１７のＲＩＥを３層目以降についても交互に繰り返すことで、図９（ｂ）に示すように、複数の導電層ＷＬ及び複数の絶縁層１７を貫通するメモリホール５１が形成される。
【００５５】
各導電層ＷＬのＲＩＥ、第２のマスク層４２の形成、各絶縁層１７のＲＩＥを繰り返す一連の工程は、各工程ごとに導入するガス種や電極に印加する電力等の処理条件を切り替えつつ、同一チャンバー内で一括して行われる。したがって、各工程ごとにウェーハのチャンバー間移動をさせる必要がなく、効率的な処理が行える。
【００５６】
そして、本実施形態では、各導電層ＷＬは第１のマスク層４１をマスクにしてＲＩＥされ、シリコン層である導電層ＷＬはシリコン酸化物系の第１のマスク層４１に対して十分なエッチング選択比を有するため、第１のマスク層４１のエッチング量を抑えることができる。
【００５７】
一方、各絶縁層１７は、そのＲＩＥの前に第１のマスク層４１上に形成される第２のマスク層４２をマスクにしてＲＩＥされ、シリコン酸化物系の絶縁層１７はこれよりもシリコンリッチな第２のマスク層４２に対して十分なエッチング選択比を有するため、第２のマスク層４２のエッチング量を抑えることができ、結果としてその下の第１のマスク層４１のエッチング量を抑えることができる。
【００５８】
第１のマスク層４１は、前述の一連の工程を通じて共通のマスク層として機能し、各導電層ＷＬのＲＩＥ時にも、各絶縁層１７のＲＩＥ時にも、第１のマスク層４１のエッチング量を抑えることができるので、それほど厚く形成しなくてよい。この結果、特に導電層ＷＬと絶縁層１７との積層数が多層化した場合においても、第１のマスク層４１をそれほど厚くせずに済み、その第１のマスク層４１にパターンとして形成すべきホール５０のアスペクト比の増大を抑えて、第１のマスク層４１に精度良いパターニングを行える。
【００５９】
第１のマスク層４１は、一度形成した後は、上記メモリホール５１の形成が終了するまで残され、各層のＲＩＥ時に少しずつエッチングされて薄くなっていく。第１のマスク層４１に対する導電層ＷＬのエッチング選択比がＸである場合、各導電層ＷＬのＲＩＥ時に第１のマスク層４１も導電層ＷＬのエッチング量の（１／Ｘ）の量エッチングされて薄くなる。したがって、最下層の導電層ＷＬのＲＩＥ時にも第１のマスク層４１が残っているように、且つその最下層の導電層ＷＬのＲＩＥ中に第１のマスク層４１がなくなってしまわないように、第１のマスク層４１は比較的厚めに形成しておく。
【００６０】
これに対して、絶縁層１７のＲＩＥ前にその都度形成する第２のマスク層４２は各回ごとの成膜時間短縮の観点から第１のマスク層４１よりは薄く形成する。第２のマスク層４２に対する絶縁層１７のエッチング選択比がＹである場合、各絶縁層１７のＲＩＥ時に第２のマスク層４２も絶縁層１７のエッチング量の（１／Ｙ）の量エッチングされ薄くなる。また、各絶縁層１７のＲＩＥ中に第２のマスク層４２がなくなってしまった場合、第１のマスク層４１が露出し、絶縁層１７と同じシリコン酸化物系であるので、第１のマスク層４１は絶縁層１７と同程度のレートでエッチングされていく。しかし、絶縁層１７は、すでに第２のマスク層４２が存在したときからエッチングされており、残りのエッチング量はわずかであると想定されるので、絶縁層１７のＲＩＥ時における第１のマスク層４１のエッチング量も少なく抑えることができる。
【００６１】
したがって、本実施形態では、導電層ＷＬ及び絶縁層１７の積層数が多層化した場合でもマスク層のアスペクト比の増大を抑えつつ、互いに材質の異なる導電層ＷＬと絶縁層１７とが交互に積層された積層体に一括して貫通ホール（メモリホール５１）を形成することが可能になる。
【００６２】
本実施形態において、第２のマスク層４２の形成にあたっては、ＳｉＣｌ４ガスに対する添加ガスとしてフルオロカーボン系のガスやＮ２ガスを導入してもよく、この場合ＳｉＣ系、あるいはＳｉＮ系の層が成膜されることとなり、例えば以下の条件で形成することができる。
【００６３】
チャンバー内に、ＳｉＣｌ４ガスを５（ｓｃｃｍ）、ＨＢｒガスを１５０（ｓｃｃｍ）、Ｏ２ガスを１０（ｓｃｃｍ）、ＣＦ４ガスを５（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を３０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には４８０（Ｗ）の高周波電力を印加し、ウェーハ保持部には高周波電力を印加しない。ウェーハは６０℃に温度制御する。このような条件で２５秒間成膜を行い、第２のマスク層４２を形成する。
【００６４】
第２のマスク層４２は、ＴＥＯＳやＢＳＧ等のシリコン酸化物系の層よりもシリコンリッチな層であり、その成膜時における原料ガスはシリコン（Ｓｉ）を含む。このシリコンを含む原料ガスとしてＳｉＣｌ４ガスを使ったところ、前述したメモリホール５１の一括形成を良好に行えた。
【００６５】
ただし、ＳｉＣｌ４ガスを使った場合、プラズマ化により生成したＣｌラジカルによって特に上層側の導電層ＷＬがサイドエッチングされる傾向があり、メモリホールの上層側の径が大きくなりがちである。メモリホールにおける上層側と下層側で径が大きく異なると、上層側のメモリセルと下層側のメモリセルとで特性のばらつきが生じることが懸念される。
【００６６】
そこで、第２のマスク層４２の形成時における原料ガスとしてＳｉＣｌ４ガスを使った場合には、さらに水素（Ｈ）を含むガス（例えばＨ２ガス、ＨＢｒガス）も用いることが望ましい。すなわち、ＨがＣｌと結合することでＣｌラジカルの存在量を低減させて、第２のマスク層４２形成時における導電層ＷＬのエッチングを抑えることができる。
【００６７】
また、第２のマスク層４２の形成時には、ウェーハ保持部は接地させて電力を印加しないことが望ましい。これは、ウェーハ保持部に高周波電力を印加することでウェーハとプラズマとの間にバイアス電界が生じ、その電界によってイオン等がウェーハに向けて加速されて導電層ＷＬや絶縁層１７を不所望にエッチングしてしまうおそれがあるためである。
【００６８】
以上説明したメモリホール５１は、下層の下部選択トランジスタＬＳＴのシリコンピラー１５直上に、そのシリコンピラー１５にまで達して形成される。
【００６９】
そして、第１のマスク層４１及び残っている場合には第２のマスク層４２を除去した後、メモリホール５１の側壁に、前述した電荷蓄積層２２を含む絶縁膜２０を形成し、さらにその後シリコンピラー１９を埋め込むことで、図３に示す構造が得られる。すなわち、シリコンピラー１９と各導電層ＷＬとの交差部分にメモリセルが形成される。
【００７０】
次に、バリア層２４上に、絶縁層２５、上部選択ゲートＵＳＧとなるシリコン層、絶縁層２７を順に形成した後、それらの積層体に、下層のメモリセルのシリコンピラー１９の上端にまで到達する貫通ホールをＲＩＥで形成し、その貫通ホールの側壁にゲート絶縁膜３３を形成し、さらに貫通ホール内にシリコンピラー３２を埋め込む。これにより、上部選択トランジスタＵＳＴが形成される。さらに、その後ビット線ＢＬなどの配線形成工程が続けられ、図１に示すような半導体記憶装置が得られる。
【００７１】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７２】
シリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、貫通ホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層とシリコンピラーとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００７３】
１１…基板、１５，１９，３２…シリコンピラー、１７…絶縁層、２２…電荷蓄積層、４１…第１のマスク層、４１ａ…第１のシリコン酸化物層、４１ｂ…第２のシリコン酸化物層、４２…第２のマスク層、５１…メモリホール、ＷＬ…導電層、ＬＳＧ…下部選択ゲート、ＬＳＴ…下部選択トランジスタ、ＵＳＧ…上部選択ゲート、ＵＳＴ…上部選択トランジスタ、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＳ…メモリストリング
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリデバイスにおけるワード電極として機能する導電層と、絶縁層とを交互に複数積層した積層構造に、最上層から最下層まで貫通するホールを形成し、そのホールの内壁に電荷蓄積層を形成した後、ホール内にシリコンを柱状に埋め込むことでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
複数の導電層と複数の絶縁層との積層構造に貫通ホールを形成するにあたっては、導電層と絶縁層とを交互に加工（エッチング）する必要がある。そのとき、導電層については導電層に対してエッチング選択比を有するマスク層を形成して導電層用の加工装置で加工し、絶縁層については絶縁層に対してエッチング選択比を有するマスク層を形成して絶縁層用の加工装置で加工するという方法が考えられる。しかし、将来的に、導電層と絶縁層との積層数が多層化していくと予想され、その場合に導電層と絶縁層とをそれぞれ別の加工装置を用いて交互に加工することはコスト面で多大な負担になることから、できればホール形成は同一チャンバー内で一括に行いたい。
【０００４】
ホールの一括形成を行うにあたって、例えばシリコン酸化物系のマスク層を用いる場合、シリコン系の導電層に対しては十分なエッチング選択比を有するが、同じシリコン酸化物系の絶縁層をエッチングするときにはマスク層も絶縁層と同程度エッチングされてしまう。それをあらかじめ見込んでマスク層を厚く形成することが考えられるが、導電層と絶縁層との積層数がより多層化していった場合には、絶縁層の層数増大にあわせてマスク層のエッチング量も多くなり、その分マスク層を厚くしなければならない。しかし、マスク層の厚さの増大はマスク層に形成するパターン開口の高アスペクト比化をまねき、マスク層自体の加工が困難となることが懸念される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、基板上にシリコン酸化物を含む絶縁層とシリコンを含む導電層との積層体を形成する工程と、前記絶縁層及び前記導電層を貫通するホールを前記積層体に形成する工程と、を備え、前記ホールの形成工程は、前記積層体上に、シリコン酸化物を含む第１のマスク層を形成する工程と、前記第１のマスク層をマスクにして前記導電層をエッチングする工程と、前記第１のマスク層上に前記絶縁層よりもシリコン含有量が多い第２のマスク層を形成し前記第２のマスク層をマスクにして、前記絶縁層をエッチングする工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、導電層と絶縁層とが積層された構造に貫通ホールを一括して形成可能な半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を例示する模式斜視図。
【図２】同メモリセルアレイにおける１本のメモリストリングの模式斜視図。
【図３】図１におけるＹＺ方向の要部模式断面図。
【図４】図３における要部の拡大断面図。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す模式図。
【図６】図５に続く工程を示す模式図。
【図７】図６に続く工程を示す模式図。
【図８】図７に続く工程を示す模式図。
【図９】図８に続く工程を示す模式図。
【発明を実施するための形態】
【００１０】
本発明の実施形態に係る半導体装置は、複数のメモリセルが３次元配列されたメモリセルアレイと、そのメモリセルアレイの周辺に形成された周辺回路とを有する。
【００１１】
図１は、そのメモリセルアレイの構成を例示する模式斜視図である。
図２は、複数のメモリセルが、ワード電極層として機能する複数の導電層の積層方向に直列接続されて構成される１本（１列）のメモリストリングの模式斜視図である。
図３は、図１におけるＹＺ方向の要部模式断面図である。
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１２】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向、すなわち導電層ＷＬの積層方向をＺ方向とする。
【００１３】
図３に示すように、基板（例えばシリコン基板）１１上にセルソース１２が設けられている。セルソース１２は不純物が添加され導電性を有するシリコン層である。セルソース１２の上には絶縁層１３を介して下部選択ゲートＬＳＧが設けられ、下部選択ゲートＬＳＧの上には絶縁層１４が設けられている。絶縁層１３、１４はシリコン酸化物やシリコン窒化物を含む層であり、下部選択ゲートＬＳＧは不純物が添加され導電性を有するシリコン層である。
【００１４】
絶縁層１４の上には、複数の絶縁層１７と複数の導電層ＷＬとが交互に積層された積層体が設けられている。導電層ＷＬの層数は任意であるが、本実施形態においては例えば４層の場合を例示する。絶縁層１７はシリコン酸化物を含み、例えばＴＥＯＳ（tetraethoxysilane）（Ｓｉ（ＯＣ２Ｈ５）４）を含む。導電層ＷＬは不純物が添加され導電性を有するシリコン層である。
【００１５】
最上層の導電層ＷＬ上にはバリア層（例えばＳｉＮ層）２４が設けられ、バリア層２４上には絶縁層２５を介して上部選択ゲートＵＳＧが設けられ、上部選択ゲートＵＳＧの上には絶縁層２７が設けられている。絶縁層２５、２７はシリコン酸化物やシリコン窒化物を含む層であり、上部選択ゲートＵＳＧは不純物が添加され導電性を有するシリコン層である。
【００１６】
図１に示すように、導電層ＷＬ、下部選択ゲートＬＳＧおよびセルソース１２は、ＸＹ平面に対して平行な板状に形成されている。上部選択ゲートＵＳＧは、Ｘ方向に延びる複数本の配線状の導電部材となっている。なお、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。
【００１７】
前述した基板１１上の積層体には、Ｚ方向に延びる複数本のホールが形成されている。それらホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１８】
各ホールの内部には、柱状の半導体層として、下層側から順にシリコンピラー１５、１９、３２が埋め込まれている。シリコンピラー１５は下部選択ゲートＬＳＧを貫通し、シリコンピラー１９は複数の導電層ＷＬを貫通し、シリコンピラー３２は上部選択ゲートＵＳＧを貫通している。シリコンピラー１５、１９、３２は、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラー１５、１９、３２の形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。シリコンピラー１５の下端はセルソース１２に接続されている。シリコンピラー１９の下端はシリコンピラー１５に接続され、上端はシリコンピラー３２に接続されている。
【００１９】
上部選択ゲートＵＳＧ上の絶縁層２７の上には図３に示すように絶縁層２９が設けられ、その絶縁層２９上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー３２の直上域を通過するように配列されており、絶縁層２９を貫通して設けられた導電性接続部３０を介して、シリコンピラー３２の上端に接続されている。
【００２０】
図１に示すように、上部選択ゲートＵＳＧは導電性接続部６５を介して上部選択ゲート配線ＵＳＬと接続されている。セルソース１２、下部選択ゲートＬＳＧおよび複数の導電層ＷＬが積層された積層体の端部は階段状に加工され、その部分で、セルソース１２は導電性接続部６１を介してセルソース配線ＣＳＬに接続され、下部選択ゲートＬＳＧは導電性接続部６２を介して下部選択ゲート配線ＬＳＬに接続され、各導電層ＷＬは導電性接続部６３を介してワード線ＷＬＬに接続されている。
【００２１】
図３に示すように、導電層ＷＬと絶縁層１７との積層体に形成されたホールの内周壁には、例えばシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。図４に、その部分の拡大断面を示す。
【００２２】
絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンピラー１９が設けられ、第２の絶縁膜２３はシリコンピラー１９に接している。第１の絶縁膜２１は導電層ＷＬに接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。
【００２３】
導電層ＷＬと絶縁層１７との積層体に設けられたシリコンピラー１９はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積層２２はシリコンピラー１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー１９と各導電層ＷＬとの交差部分に、チャネルの周囲をゲート電極が囲んだ構造のメモリセルが形成されている。
【００２４】
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンピラー１９から電荷が注入される際、または電荷蓄積層２２に蓄積された電荷がシリコンピラー１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００２５】
図２に示すように、１本のシリコンピラー１９の周囲には、導電層ＷＬの層数と同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００２６】
再び図３を参照すると、下部選択ゲートＬＳＧ及びその上下の絶縁層１３、１４からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜１６が筒状に形成され、この内側にシリコンピラー１５が埋め込まれている。これにより、その積層体内には、シリコンピラー１５をチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。
【００２７】
また、上部選択ゲートＵＳＧ及びその上下の絶縁層２５、２７からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜３３が筒状に形成され、この内側にシリコンピラー３２が埋め込まれている。これにより、その積層体内には、シリコンピラー３２をチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。
【００２８】
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンピラー３２の上端部に電位を与えるドライバ回路、セルソース配線ＣＳＬ及びセルソース１２を介してシリコンピラー１５の下端部に電位を与えるドライバ回路、上部選択ゲート配線ＵＳＬを介して上部選択ゲートＵＳＧに電位を与えるドライバ回路、下部選択ゲート配線ＬＳＬを介して下部選択ゲートＬＳＧに電位を与えるドライバ回路、ワード線ＷＬＬを介して各電極層ＷＬに電位を与えるドライバ回路などを含む。
【００２９】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３０】
ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線ＷＬＬすなわち導電層ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンピラー１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
【００３１】
次に、図５〜図９を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００３２】
まず、図５（ａ）に示すように、基板１１上にセルソース１２を形成した後、そのセルソース１２上に絶縁層１３を介して下部選択ゲートＬＳＧとなるシリコン層を形成し、さらにその上に絶縁層１４を形成する。このようにして得られた積層体にセルソース１２まで到達する貫通ホールをＲＩＥ（Reactive Ion Etching）で形成した後、その貫通ホールの側壁にゲート絶縁膜１６を形成し、さらにその後シリコンピラー１５を埋め込む。これにより、下部選択トランジスタＬＳＴが形成される。
【００３３】
次に、絶縁層１４上に絶縁層１７と導電層ＷＬとを交互に複数積層し、さらに最上層にバリア層２４を形成する。次に、それら積層体上に、図５（ｂ）に示すように第１のマスク層４１を形成する。
【００３４】
第１のマスク層４１は、バリア層２４上に形成される第１のシリコン酸化物層４１ａと、この第１のシリコン酸化物層４１ａ上に形成される第２のシリコン酸化物層４１ｂとを有する。例えば、第１のシリコン酸化物層４１ａは、ＴＥＯＳ（tetraethoxysilane）（Ｓｉ（ＯＣ２Ｈ５）４）を含む層であり、第２のシリコン酸化物層４１ｂは、ボロン（Ｂ）を含むＳｉＯ２であるＢＳＧ（Boron-Silicate Glass）を含む層である。
【００３５】
第１のマスク層４１及びバリア層２４は、図６（ａ）に示すようにパターニングされる。すなわち、第１のマスク層４１及びバリア層２４には、図示しないレジストマスクを用いてＲＩＥが行われ、複数のホール５０が形成される。複数のホール５０の平面レイアウトはメモリストリングの平面レイアウトに対応しており、例えばマトリクス状である。
【００３６】
以下、本明細書において、ｎ（ｎは自然数）層目の導電層ＷＬとは、複数の導電層ＷＬのうちで上から数えてｎ層目のものを表す。ｎ層目の絶縁層１７についても同様に、複数の絶縁層１７のうちで上から数えてｎ層目のものを表す。
【００３７】
ホール５０の形成により、ホール５０の底部には１層目の導電層ＷＬの表面が露出する。その状態で１層目の導電層ＷＬのＲＩＥを行い、図６（ｂ）に示すように、１層目の導電層ＷＬに、上方のホール５０につながると共に膜厚方向を貫通し下層の１層目の絶縁層１７に達するホールを形成する。
【００３８】
具体的には、前述した積層体が形成されたウェーハがチャンバー内のウェーハ保持部に例えば静電チャックされて保持され、そのチャンバー内を所望のガスの所望の減圧雰囲気にした状態で、チャンバー内のガスを励起してプラズマを発生させる。例えば、本実施形態では、チャンバー外に設けられたＴＣＰ（Transformer Coupled Plasma）電極に高周波電力を与えることによって電磁波を発生させ、その電磁波をチャンバー内に導入することでチャンバー内のガスを励起してプラズマ化させる。
【００３９】
例えば、チャンバー内に、ＳｉＣｌ４ガスを１０（ｓｃｃｍ）、ＨＢｒガスを１５０（ｓｃｃｍ）、Ｏ２ガスを１０（ｓｃｃｍ）、ＣＦ４ガスを１０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を３０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には４８０（Ｗ）の高周波電力を印加する。また、ウェーハ保持部も電極として機能し、このウェーハ保持部には６００（Ｗ）の高周波電力を印加する。さらに、ウェーハは、ウェーハ保持部に設けられたヒータ等の温度制御機構により６０℃に温度制御される。
【００４０】
以上のような条件で、第１のマスク層４１をマスクにして１層目の導電層ＷＬに対してＲＩＥが行われる。このとき、シリコン層である導電層ＷＬは、シリコン酸化物系の第１のマスク層４１に対して十分なエッチング選択比を有するため、第１のマスク層４１のエッチング量を抑えることができる。第１のマスク層４１に対する導電層ＷＬのエッチング選択比がＸである場合、第１のマスク層４１のエッチング量は導電層ＷＬの１／Ｘで済む。
【００４１】
次に、図７（ａ）に示すように、第１のマスク層４１上に第２のマスク層４２を形成する。これは例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法で、第１のマスク層４１の表面上に第２のマスク層４２を堆積させる。
【００４２】
第２のマスク層４２の形成は、上記導電層ＷＬのエッチング時と同じチャンバー内にて、導入するガス種、電極に印加する電力などの条件を変えて続けて行われる。具体的には、チャンバー内に、ＳｉＣｌ４ガスを２０（ｓｃｃｍ）、Ｈ２ガスを２０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を１０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には７５０（Ｗ）の高周波電力を印加する。ウェーハ保持部には高周波電力を印加しない。また、ウェーハは６０℃に温度制御される。このような条件で５秒間成膜が行われると、堆積物はホール５０の底部には殆ど供給されることなく、専ら第１のマスク層４１の表面上に第２のマスク層４２が形成される。
【００４３】
次に、第２のマスク層４２をマスクにして、１層目の絶縁層１７をエッチングする。この絶縁層１７のエッチングも、上記同じチャンバー内にて、導入するガス種、電極に印加する電力などの条件を変えて続けて行われる。
【００４４】
例えば、チャンバー内に、ＣＨＦ３ガスを１００（ｓｃｃｍ）、Ｈｅガスを２００（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を８（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には６００（Ｗ）の高周波電力を印加する。ウェーハ保持部には３００（Ｗ）の高周波電力を印加する。ウェーハは６０℃に温度制御される。
【００４５】
このＲＩＥにより、図７（ｂ）に示すように、１層目の絶縁層１７を貫通するホールが形成される。第２のマスク層４２は、シリコン酸化物系の絶縁層１７よりもシリコン含有量が多くシリコンリッチな層であり、絶縁層１７は第２のマスク層４２に対して十分なエッチング選択比を有するため、第２のマスク層４２のエッチング量を抑えることができ、結果としてその下の第１のマスク層４１のエッチング量も抑えることができる。
【００４６】
続いて、同じチャンバー内で２層目の導電層ＷＬのＲＩＥが行われる。このときの条件は１層目の導電層ＷＬのＲＩＥと同様であり、チャンバー内に、ＳｉＣｌ４ガスを１０（ｓｃｃｍ）、ＨＢｒガスを１５０（ｓｃｃｍ）、Ｏ２ガスを１０（ｓｃｃｍ）、ＣＦ４ガスを１０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を３０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には４８０（Ｗ）の高周波電力を印加する。ウェーハ保持部には６００（Ｗ）の高周波電力を印加する。ウェーハは６０℃に温度制御される。このＲＩＥにより、図８（ａ）に示すように、２層目の導電層ＷＬを貫通するホールが形成される。
【００４７】
このとき、第２のマスク層４２と導電層ＷＬとは同じシリコン系の材料であり、第２のマスク層４２も導電層ＷＬと同程度エッチングされる。第２のマスク層４２は、導電層ＷＬ一層分の厚さ以下の厚さで形成され、したがって導電層ＷＬのＲＩＥ時に第２のマスク層４２はすべてあるいは大部分が除去されてしまう。しかし、導電層ＷＬは第１のマスク層４１に対しては十分なエッチング選択比を有するため、その第１のマスク層４１をマスクにして２層目の導電層ＷＬを貫通するホールの形成を行うことができる。そして、このとき、第１のマスク層４１のエッチング量は抑えることができる。すなわち、一度形成した第１のマスク層４１は、各導電層ＷＬをＲＩＥするときのマスク層として共通して利用することができる。
【００４８】
次の２層目の絶縁層１７のＲＩＥを行うにあたっては、前工程で形成した第２のマスク層４２は上記２層目の導電層ＷＬのＲＩＥによりすべてあるいは大部分が除去されてしまっているので、再度、図８（ｂ）に示すように、第１のマスク層４１上に第２のマスク層４２を形成する。
【００４９】
これは、前述した第２のマスク層４２の形成と同様な条件でのプラズマＣＶＤ法で成膜される。また、２層目の導電層ＷＬのＲＩＥの後、続けて同じチャンバー内で第２のマスク層４２の形成が行われる。
【００５０】
例えば、チャンバー内に、ＳｉＣｌ４ガスを２０（ｓｃｃｍ）、Ｈ２ガスを２０（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を１０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には７５０（Ｗ）の高周波電力を印加する。ウェーハ保持部には高周波電力を印加しない。また、ウェーハは６０℃に温度制御される。
【００５１】
このように第１のマスク層４１上に再び第２のマスク層４２を形成してから、それをマスクにして、図９（ａ）に示すように、２層目の絶縁層１７をエッチングする。この絶縁層１７のエッチングも、上記同じチャンバー内にて、導入するガス種、電極に印加する電力などの条件を変えて続けて行われる。
【００５２】
例えば、チャンバー内に、ＣＨＦ３ガスを１００（ｓｃｃｍ）、Ｈｅガスを２００（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を８（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には６００（Ｗ）の高周波電力を印加する。ウェーハ保持部には３００（Ｗ）の高周波電力を印加する。ウェーハは６０℃に温度制御される。
【００５３】
このＲＩＥにより、２層目の絶縁層１７を貫通するホールが形成される。このときも、第２のマスク層４２は、シリコン酸化物系の絶縁層１７よりもシリコン含有量が多くシリコンリッチな層であり、絶縁層１７は第２のマスク層４２に対して十分なエッチング選択比を有するため、第２のマスク層４２のエッチング量を抑えることができ、結果としてその下の第１のマスク層４１のエッチング量も抑えることができる。
【００５４】
前述した導電層ＷＬのＲＩＥと、第２のマスク層４２を形成してからの絶縁層１７のＲＩＥを３層目以降についても交互に繰り返すことで、図９（ｂ）に示すように、複数の導電層ＷＬ及び複数の絶縁層１７を貫通するメモリホール５１が形成される。
【００５５】
各導電層ＷＬのＲＩＥ、第２のマスク層４２の形成、各絶縁層１７のＲＩＥを繰り返す一連の工程は、各工程ごとに導入するガス種や電極に印加する電力等の処理条件を切り替えつつ、同一チャンバー内で一括して行われる。したがって、各工程ごとにウェーハのチャンバー間移動をさせる必要がなく、効率的な処理が行える。
【００５６】
そして、本実施形態では、各導電層ＷＬは第１のマスク層４１をマスクにしてＲＩＥされ、シリコン層である導電層ＷＬはシリコン酸化物系の第１のマスク層４１に対して十分なエッチング選択比を有するため、第１のマスク層４１のエッチング量を抑えることができる。
【００５７】
一方、各絶縁層１７は、そのＲＩＥの前に第１のマスク層４１上に形成される第２のマスク層４２をマスクにしてＲＩＥされ、シリコン酸化物系の絶縁層１７はこれよりもシリコンリッチな第２のマスク層４２に対して十分なエッチング選択比を有するため、第２のマスク層４２のエッチング量を抑えることができ、結果としてその下の第１のマスク層４１のエッチング量を抑えることができる。
【００５８】
第１のマスク層４１は、前述の一連の工程を通じて共通のマスク層として機能し、各導電層ＷＬのＲＩＥ時にも、各絶縁層１７のＲＩＥ時にも、第１のマスク層４１のエッチング量を抑えることができるので、それほど厚く形成しなくてよい。この結果、特に導電層ＷＬと絶縁層１７との積層数が多層化した場合においても、第１のマスク層４１をそれほど厚くせずに済み、その第１のマスク層４１にパターンとして形成すべきホール５０のアスペクト比の増大を抑えて、第１のマスク層４１に精度良いパターニングを行える。
【００５９】
第１のマスク層４１は、一度形成した後は、上記メモリホール５１の形成が終了するまで残され、各層のＲＩＥ時に少しずつエッチングされて薄くなっていく。第１のマスク層４１に対する導電層ＷＬのエッチング選択比がＸである場合、各導電層ＷＬのＲＩＥ時に第１のマスク層４１も導電層ＷＬのエッチング量の（１／Ｘ）の量エッチングされて薄くなる。したがって、最下層の導電層ＷＬのＲＩＥ時にも第１のマスク層４１が残っているように、且つその最下層の導電層ＷＬのＲＩＥ中に第１のマスク層４１がなくなってしまわないように、第１のマスク層４１は比較的厚めに形成しておく。
【００６０】
これに対して、絶縁層１７のＲＩＥ前にその都度形成する第２のマスク層４２は各回ごとの成膜時間短縮の観点から第１のマスク層４１よりは薄く形成する。第２のマスク層４２に対する絶縁層１７のエッチング選択比がＹである場合、各絶縁層１７のＲＩＥ時に第２のマスク層４２も絶縁層１７のエッチング量の（１／Ｙ）の量エッチングされ薄くなる。また、各絶縁層１７のＲＩＥ中に第２のマスク層４２がなくなってしまった場合、第１のマスク層４１が露出し、絶縁層１７と同じシリコン酸化物系であるので、第１のマスク層４１は絶縁層１７と同程度のレートでエッチングされていく。しかし、絶縁層１７は、すでに第２のマスク層４２が存在したときからエッチングされており、残りのエッチング量はわずかであると想定されるので、絶縁層１７のＲＩＥ時における第１のマスク層４１のエッチング量も少なく抑えることができる。
【００６１】
したがって、本実施形態では、導電層ＷＬ及び絶縁層１７の積層数が多層化した場合でもマスク層のアスペクト比の増大を抑えつつ、互いに材質の異なる導電層ＷＬと絶縁層１７とが交互に積層された積層体に一括して貫通ホール（メモリホール５１）を形成することが可能になる。
【００６２】
本実施形態において、第２のマスク層４２の形成にあたっては、ＳｉＣｌ４ガスに対する添加ガスとしてフルオロカーボン系のガスやＮ２ガスを導入してもよく、この場合ＳｉＣ系、あるいはＳｉＮ系の層が成膜されることとなり、例えば以下の条件で形成することができる。
【００６３】
チャンバー内に、ＳｉＣｌ４ガスを５（ｓｃｃｍ）、ＨＢｒガスを１５０（ｓｃｃｍ）、Ｏ２ガスを１０（ｓｃｃｍ）、ＣＦ４ガスを５（ｓｃｃｍ）の流量で導入し、それらガスによるチャンバー内圧力を３０（ｍＴｏｒｒ）に維持する。ＴＣＰ電極には４８０（Ｗ）の高周波電力を印加し、ウェーハ保持部には高周波電力を印加しない。ウェーハは６０℃に温度制御する。このような条件で２５秒間成膜を行い、第２のマスク層４２を形成する。
【００６４】
第２のマスク層４２は、ＴＥＯＳやＢＳＧ等のシリコン酸化物系の層よりもシリコンリッチな層であり、その成膜時における原料ガスはシリコン（Ｓｉ）を含む。このシリコンを含む原料ガスとしてＳｉＣｌ４ガスを使ったところ、前述したメモリホール５１の一括形成を良好に行えた。
【００６５】
ただし、ＳｉＣｌ４ガスを使った場合、プラズマ化により生成したＣｌラジカルによって特に上層側の導電層ＷＬがサイドエッチングされる傾向があり、メモリホールの上層側の径が大きくなりがちである。メモリホールにおける上層側と下層側で径が大きく異なると、上層側のメモリセルと下層側のメモリセルとで特性のばらつきが生じることが懸念される。
【００６６】
そこで、第２のマスク層４２の形成時における原料ガスとしてＳｉＣｌ４ガスを使った場合には、さらに水素（Ｈ）を含むガス（例えばＨ２ガス、ＨＢｒガス）も用いることが望ましい。すなわち、ＨがＣｌと結合することでＣｌラジカルの存在量を低減させて、第２のマスク層４２形成時における導電層ＷＬのエッチングを抑えることができる。
【００６７】
また、第２のマスク層４２の形成時には、ウェーハ保持部は接地させて電力を印加しないことが望ましい。これは、ウェーハ保持部に高周波電力を印加することでウェーハとプラズマとの間にバイアス電界が生じ、その電界によってイオン等がウェーハに向けて加速されて導電層ＷＬや絶縁層１７を不所望にエッチングしてしまうおそれがあるためである。
【００６８】
以上説明したメモリホール５１は、下層の下部選択トランジスタＬＳＴのシリコンピラー１５直上に、そのシリコンピラー１５にまで達して形成される。
【００６９】
そして、第１のマスク層４１及び残っている場合には第２のマスク層４２を除去した後、メモリホール５１の側壁に、前述した電荷蓄積層２２を含む絶縁膜２０を形成し、さらにその後シリコンピラー１９を埋め込むことで、図３に示す構造が得られる。すなわち、シリコンピラー１９と各導電層ＷＬとの交差部分にメモリセルが形成される。
【００７０】
次に、バリア層２４上に、絶縁層２５、上部選択ゲートＵＳＧとなるシリコン層、絶縁層２７を順に形成した後、それらの積層体に、下層のメモリセルのシリコンピラー１９の上端にまで到達する貫通ホールをＲＩＥで形成し、その貫通ホールの側壁にゲート絶縁膜３３を形成し、さらに貫通ホール内にシリコンピラー３２を埋め込む。これにより、上部選択トランジスタＵＳＴが形成される。さらに、その後ビット線ＢＬなどの配線形成工程が続けられ、図１に示すような半導体記憶装置が得られる。
【００７１】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７２】
シリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、貫通ホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層とシリコンピラーとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００７３】
１１…基板、１５，１９，３２…シリコンピラー、１７…絶縁層、２２…電荷蓄積層、４１…第１のマスク層、４１ａ…第１のシリコン酸化物層、４１ｂ…第２のシリコン酸化物層、４２…第２のマスク層、５１…メモリホール、ＷＬ…導電層、ＬＳＧ…下部選択ゲート、ＬＳＴ…下部選択トランジスタ、ＵＳＧ…上部選択ゲート、ＵＳＴ…上部選択トランジスタ、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＳ…メモリストリング
【特許請求の範囲】
【請求項１】
基板上にシリコン酸化物を含む絶縁層とシリコンを含む導電層との積層体を形成する工程と、前記絶縁層及び前記導電層を貫通するホールを前記積層体に形成する工程と、を備え、
前記ホールの形成工程は、
前記積層体上に、シリコン酸化物を含む第１のマスク層を形成する工程と、
前記第１のマスク層をマスクにして前記導電層をエッチングする工程と、
前記第１のマスク層上に前記絶縁層よりもシリコン含有量が多い第２のマスク層を形成し前記第２のマスク層をマスクにして、前記絶縁層をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁層と前記導電層とを交互に複数積層することで前記積層体を形成し、
前記絶縁層及び前記導電層のエッチング前に前記積層体上に形成した前記第１のマスク層を共通に用いて各々の前記導電層をエッチングする工程と、前記第１のマスク層上に前記第２のマスク層を形成してから各々の前記絶縁層をエッチングする工程とを交互に繰り返すことで、前記積層体に前記ホールを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のマスク層を前記第２のマスク層よりも厚くすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２のマスク層を、ＳｉＣｌ４を含む原料ガスを用いた化学気相成長法で形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記原料ガスは、さらに水素（Ｈ）を含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１】
基板上にシリコン酸化物を含む絶縁層とシリコンを含む導電層との積層体を形成する工程と、前記絶縁層及び前記導電層を貫通するホールを前記積層体に形成する工程と、を備え、
前記ホールの形成工程は、
前記積層体上に、シリコン酸化物を含む第１のマスク層を形成する工程と、
前記第１のマスク層をマスクにして前記導電層をエッチングする工程と、
前記第１のマスク層上に前記絶縁層よりもシリコン含有量が多い第２のマスク層を形成し前記第２のマスク層をマスクにして、前記絶縁層をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁層と前記導電層とを交互に複数積層することで前記積層体を形成し、
前記絶縁層及び前記導電層のエッチング前に前記積層体上に形成した前記第１のマスク層を共通に用いて各々の前記導電層をエッチングする工程と、前記第１のマスク層上に前記第２のマスク層を形成してから各々の前記絶縁層をエッチングする工程とを交互に繰り返すことで、前記積層体に前記ホールを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のマスク層を前記第２のマスク層よりも厚くすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２のマスク層を、ＳｉＣｌ４を含む原料ガスを用いた化学気相成長法で形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記原料ガスは、さらに水素（Ｈ）を含むことを特徴とする請求項４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１７７６５２（Ｐ２０１０−１７７６５２Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２００９−２１９６０（Ｐ２００９−２１９６０）
【出願日】平成２１年２月２日（２００９．２．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２１年２月２日（２００９．２．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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