半導体装置およびその製造方法
【課題】 不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる技術を提供する。
【解決手段】 プラグ16を形成した絶縁膜14上にシリコンリッチな酸化膜よりなる層間絶縁膜17およびTEOS膜よりなる層間絶縁膜18を形成する。そして、層間絶縁膜17および層間絶縁膜18を貫通する溝19を設け、この溝19内へ埋め込むように配線20aを形成する。すなわち、第1配線層を層間絶縁膜17および層間絶縁膜18に埋め込んだ埋め込み配線とする。さらに、第1配線層を構成する配線20a〜20cと同層の層間絶縁膜17として水や水素などの不純物を捕獲する性質を有するシリコンリッチな酸化膜とする。
【解決手段】 プラグ16を形成した絶縁膜14上にシリコンリッチな酸化膜よりなる層間絶縁膜17およびTEOS膜よりなる層間絶縁膜18を形成する。そして、層間絶縁膜17および層間絶縁膜18を貫通する溝19を設け、この溝19内へ埋め込むように配線20aを形成する。すなわち、第1配線層を層間絶縁膜17および層間絶縁膜18に埋め込んだ埋め込み配線とする。さらに、第1配線層を構成する配線20a〜20cと同層の層間絶縁膜17として水や水素などの不純物を捕獲する性質を有するシリコンリッチな酸化膜とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、デトラップ・リテンション特性を改善する必要のある不揮発性メモリおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【0002】
特開2005−26659号公報(特許文献1)には、以下に示す技術が記載されている。すなわち、ビットラインコンタクトプラグが設けられた半導体基板上にバリア膜、層間絶縁膜および金属ハードマスク膜を順次形成する。そして、金属ハードマスク膜をパターニングし、ビットラインコンタクトプラグと対応するビットライン領域を開放する金属ハードマスク膜パターンを形成する。その後、金属ハードマスク膜パターンをエッチングマスクとするエッチング工程によって層間絶縁膜およびバリア膜をエッチングしてビットライン用トレンチを形成する。続いて、ビットライン用トレンチが埋め込まれるようにビットライン用金属膜を形成した後、平坦化工程を行い、層間絶縁膜上のビットライン用金属膜および金属ハードマスク膜パターンを除去する。このようにして、ビットライン用金属膜よりなるビットラインとこのビットラインを埋め込むバリア膜および層間絶縁膜を形成することができる。ここで、バリア膜は、層間絶縁膜にビットライン用トレンチを形成する際のエッチングストッパとしての役割を有するとしている。
【特許文献1】特開2005−26659号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
半導体記憶装置として、電源を切っても記憶内容を保持し続ける不揮発性メモリがある。この不揮発性メモリには、例えばEPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)やフラッシュメモリなどの種類がある。不揮発性メモリは、例えば、半導体基板上に不揮発性メモリ素子が形成され、この不揮発性メモリ素子上に多層にわたる配線が形成されている。多層にわたる配線の一例として、第1配線層がタングステン膜から形成され、第2配線層および第3配線層がアルミニウム膜から形成されているものがある。
【0004】
多層配線構造では、配線層間に層間絶縁膜を形成するが、例えば層間絶縁膜上に配線層を形成すると、配線層の厚さの分だけ段差が生じることになる。したがって、例えば第1配線層上には、第1配線層の厚さで生じた段差を埋め込んでなくすため、まず、埋め込み特性に優れた高密度プラズマCVD法で形成した酸化シリコン膜(HDP−CVD膜という)を形成する。そして、HDP−CVD膜上に平坦性の良好なTEOSを原料とした酸化シリコン膜(TEOS膜という)を形成している。つまり、配線層間に形成される層間絶縁膜は、HDP−CVD膜とTEOS膜の2層構造となっている。この2層構造は、第1配線層と第2配線層との間の層間絶縁膜だけでなく、第2配線層と第3配線層との間の層間絶縁膜や第3配線層上の層間絶縁膜にも使用される。
【0005】
しかし、HDP−CVD膜中には、水(H2O)、水素(H2)などの不純物が多数含まれており、これらの不純物が半導体基板に加えられる熱処理などによって不揮発性メモリ素子のゲート絶縁膜に浸入する。すると、ゲート絶縁膜がダメージを受け、不揮発性メモリ素子のしきい値電圧が変動してしまう問題点がある。すなわち、HDP−CVD膜中に存在する不純物に起因して不揮発性メモリ素子のデトラップ・リテンション特性が劣化してしまう。ここで、デトラップ・リテンション特性の劣化とは、不揮発性メモリ素子のしきい値が変動してしまうことをいう。特に、不揮発性メモリでは、しきい値変動の許容範囲が狭くなっているので、HDP−CVD膜中の不純物に起因したしきい値変動は誤動作を招きやすい。
【0006】
そこで、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止するために、水や水素などの不純物をトラップする膜を不揮発性メモリ素子とHDP−CVD膜との間に挿入することが行なわれている。すなわち、水や水素などの不純物をトラップする性質を有するシリコンリッチな酸化膜(SiO、SiON、SiOCなど)を不揮発性メモリ素子とHDP−CVD膜の間に挿入して不純物が不揮発性メモリ素子のゲート絶縁膜に浸入しないようにしている。ここで、シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜に比べて、シリコン原子に対する酸素原子の割合が低い膜をいい、シリコン原子に対する酸素原子の割合が1.9未満である酸化シリコン膜、酸窒化シリコン(SiON)膜や炭素含有酸化シリコン(SiOC)膜などが含まれる。
【0007】
シリコンリッチな酸化膜を不揮発性メモリ素子とHDP−CVD膜の間に挿入する方法として、第1に、第1配線層を形成した直後にシリコンリッチな酸化膜を形成することが考えられる。つまり、第1配線層とHDP−CVD酸化膜の間にシリコンリッチな酸化膜を形成することが考えられる。しかし、微細化によって第1配線層である配線間の距離が狭くなってきているので、第1配線層を形成する配線間の埋め込みマージンが不足する。すなわち、配線間に形成されているスペースをHDP−CVD膜で埋め込むが、HDP−CVD膜を形成する前に、配線上にシリコンリッチな酸化膜を形成すると、配線間に形成されているスペースのアスペクト比が大きくなり、HDP−CVD膜でも充分に埋め込むことができなくなる問題点が発生する。配線間に形成されているスペースを充分に埋め込むことができないと、層間絶縁膜に、いわゆる「す」が発生してしまう。層間絶縁膜に「す」が発生すると、この層間絶縁膜上に形成される金属膜が、「す」の内部に残留し、配線間のショート不良を引き起こす原因ともなる。このことから、第1配線層を形成した後にシリコンリッチな酸化膜を形成する場合、デトラップ・リテンション特性の劣化を防止する効果を有するだけの膜厚のシリコンリッチな酸化膜を成膜することは困難になるという問題点がある。
【0008】
第2に、シリコンリッチな酸化膜を第1配線層の直下に成膜することが考えられる。この場合、第1配線層の下層に形成されている層間絶縁膜の最上層にシリコンリッチな酸化膜を形成することになる。しかし、第1配線層の直下に形成される層間絶縁膜には、コンタクトホールが形成される。さらに、この層間絶縁膜上にエッチング技術を使用して第1配線層を形成する。したがって、コンタクトホール形成時および第1配線層形成時にシリコンリッチな酸化膜に削れが生じるため、シリコンリッチな酸化膜の削れ量を見込んで厚く形成する必要がある。ところが、シリコンリッチな酸化膜を厚く形成すると、コンタクトホールを形成する際、シリコンリッチな酸化膜はエッチングしにくいため、コンタクトホールを完全に形成する前にマスクとなるレジスト膜がなくなってしまうおそれがある。すると、コンタクトホールの形状不良を引き起こす問題点が発生する。つまり、シリコンリッチな酸化膜を厚く形成すると、コンタクトホールの形成マージンが不足する。
【0009】
本発明の目的は、上述した問題点を生じさせることなく、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明による半導体装置は、半導体素子および複数の配線層を有する半導体装置であって、(a)第1層間絶縁膜と、(b)前記第1層間絶縁膜上に形成された第2層間絶縁膜と、(c)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝と、(d)前記溝に埋め込まれた配線とを備える。そして、前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とするものである。
【0013】
また、本発明による半導体装置の製造方法は、半導体素子および複数の配線層を有する半導体装置の製造方法であって、(a)第1層間絶縁膜を形成する工程と、(b)前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、(c)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝を形成する工程とを備える。さらに、(d)前記溝内を含む前記第2層間絶縁膜上に導体膜を形成する工程と、(e)前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程とを備える。そして、前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とするものである。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0015】
層間絶縁膜に埋め込み配線を形成し、この埋め込み配線を形成した層間絶縁膜の一部をシリコンリッチな酸化膜で形成したので、副作用なく不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【0016】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0017】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0018】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0019】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0020】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0021】
(実施の形態1)
図1は、本実施の形態1における半導体装置の構成を示した断面図である。本実施の形態1における半導体装置では、不揮発性メモリ素子および多層配線が形成されている。図1において、シリコン単結晶よりなる半導体基板1の主面には、例えばSTI(Shallow Trench Isolation)構造よりなる素子分離領域2が形成されており、素子分離領域2で分離された領域にはメモリセル形成領域および周辺回路形成領域が形成されている。半導体基板1のメモリセル形成領域にはp型ウェル3が形成されており、メモリセル形成領域の外側に形成されている周辺回路形成領域には、p型ウェル4が形成されている。
【0022】
メモリセル形成領域において、p型ウェル3上には不揮発性メモリ素子が形成されている。不揮発性メモリ素子は、p型ウェル3上にゲート絶縁膜5を有しており、このゲート絶縁膜5上に電荷を蓄積する浮遊ゲート電極6を有している。ゲート絶縁膜5は、例えば酸化シリコン膜より形成され、浮遊ゲート電極6はポリシリコン膜より形成されている。浮遊ゲート電極6上には、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層したONO膜7が形成され、ONO膜7上にコントロールゲート電極8が形成されている。コントロールゲート電極8は、例えばポリシリコン膜から形成されている。
【0023】
コントロールゲート電極8に整合したp型ウェル3内にはn型半導体領域10が形成されている。このn型半導体領域10は、不揮発性メモリ素子のソース領域あるいはドレイン領域となるものである。ソース領域となるn型半導体領域10上には、プラグ15が形成されており、プラグ15を介してソース線(図示せず)に接続されている。また、ドレイン領域となるn型半導体領域10上には、プラグ16が形成されており、プラグ16を介してビット線となる配線20aに接続されている。
【0024】
このように、不揮発性メモリ素子は、主にソース領域およびドレイン領域となる一対のn型半導体領域10と、これらの間に形成されたチャネル形成領域(p型ウェル3)を有している。そして、チャネル形成領域上にゲート絶縁膜5、浮遊ゲート電極6、ONO膜7およびコントロールゲート電極8を順次積層形成した構成をしている。
【0025】
ここで、不揮発性メモリ素子の書き込み動作、読み出し動作および消去動作について簡単に説明する。まず、書き込み動作について説明する。不揮発性メモリ素子にデータを書き込むには、不揮発性メモリ素子のコントロールゲート電極8に、例えば9Vの電圧を印加し、不揮発性メモリ素子のドレイン領域に、例えば4Vの電圧を印加する。そして、p型ウェル3に、例えば3Vの電圧を印加し、不揮発性メモリ素子のソース領域を、例えば、0V(接地電位)に維持する。この結果、ソース領域とドレイン領域の間に形成されるチャネルにホットエレクトロンが発生する。このホットエレクトロンはエネルギーが高いので、チャネル上に形成されているゲート絶縁膜5をトンネルして、浮遊ゲート電極6内に注入される。これにより、不揮発性メモリ素子に書き込みが行なわれる。
【0026】
次に、読み出し動作について説明する。不揮発性メモリ素子のデータを読み出すには、不揮発性メモリ素子のコントロールゲート電極8に、例えば2.7Vの電圧を印加し、不揮発性メモリ素子のドレイン領域に、例えば0.8Vの電圧を印加する。そして、p型ウェル3および不揮発性メモリ素子のソース領域を、例えば0Vに維持する。この際、不揮発性メモリ素子のソース領域とドレイン領域の間に電流が流れるか否かで、不揮発性メモリ素子に記憶されているデータ(「1」もしくは「0」)を読み出す。不揮発性メモリ素子の浮遊ゲート電極6に電子が注入されていない場合、不揮発性メモリ素子のしきい値電圧は小さくなるので、ソース領域とドレイン領域との間のチャネル領域に電流が流れる。このため、例えば、電流が流れるので不揮発性メモリ素子に「0」のデータが記憶されていることがわかる。一方、浮遊ゲート電極6に電子が注入されている場合、不揮発性メモリ素子のしきい値電圧は大きくなるので、チャネル領域に電流が流れない。このため、例えば、電流が流れないので不揮発性メモリ素子に「1」のデータが記憶されていることがわかる。このように、不揮発性メモリ素子では、浮遊ゲート電極6に電子が注入されているか否かによってしきい値電圧が変化することを利用してデータを記憶している。ここで、水や水素などの不純物が不揮発性メモリ素子のゲート絶縁膜5に浸入すると、不揮発性メモリ素子のしきい値電圧が変動する現象が生じる。すると、浮遊ゲート電極6に電子が注入されていないにもかかわらず、不純物の影響でしきい値電圧が上昇し電流が流れなくなるおそれがある。すると、本来不揮発性メモリ素子に「0」が記憶されているにもかかわらず、しきい値が上昇して電流が流れないので、あたかも不揮発性メモリ素子に「1」が記憶されているような誤動作を生じるおそれがある。水や水素などの不純物の影響で不揮発性メモリ素子のしきい値電圧が変動する現象は、デトラップ・リテンション特性の劣化として表現される。不揮発性メモリ素子では、特に誤動作を防止して信頼性を向上させるため、デトラップ・リテンション特性の劣化を防止する必要があることがわかる。
【0027】
次に、消去動作について説明する。不揮発性メモリ素子に書き込まれたデータを消去するには、不揮発性メモリ素子のコントロールゲート電極8に、例えば10.5Vの電圧を印加し、p型ウェル3および不揮発性メモリ素子のドレイン領域に、例えば10.5Vの電圧を印加する。そして、不揮発性メモリ素子のソース領域をフローティング状態(開放状態、open状態)に維持する。すると、トンネル現象により、浮遊ゲート電極6に注入されている電荷がゲート絶縁膜5を介してチャネル領域に移動し、電子の放出が行なわれる。これにより、浮遊ゲート電極6に注入されている電子の放出が行なわれ、不揮発性メモリ素子に記憶されているデータ「1」の消去を行なうことができる。
【0028】
次に、メモリセル形成領域の外周部には、コントロールゲート電極8と同層で形成されたダミー電極9が形成されている。このダミー電極9は、不揮発性メモリ素子形成時に生じる異物の影響を低減し、また、メモリセル形成領域と周辺回路形成領域との段差を少なくするなどのために形成される。
【0029】
このダミー電極9の下層には、不揮発性メモリ素子と同様にONO膜7、浮遊ゲート電極6およびゲート絶縁膜5が形成されているが、不揮発性メモリ素子としては機能しないようになっている。
【0030】
一方、周辺回路形成領域には、p型ウェル4が形成され、このp型ウェル4上にメモリセル選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成されている。メモリセル選択用MISFETは、メモリセル形成領域に形成された複数の不揮発性メモリ素子の中から、動作させる不揮発性メモリ素子を選択する機能を有している。このメモリセル選択用MISFETは、p型ウェル4上にゲート絶縁膜11を有し、このゲート絶縁膜11上にコントロールゲート電極8と同層で形成されたゲート電極12を有している。ゲート絶縁膜11は、例えば酸化シリコン膜から形成され、ゲート電極12は、例えばポリシリコン膜から形成されている。また、ゲート電極12に整合して、p型ウェル4内には、ソース領域あるいはドレイン領域となるn型半導体領域13が形成されている。そして、ソース領域あるいはドレイン領域となるn型半導体領域13には、プラグ16が電気的に接続され、プラグ16はそれぞれ配線20b、20cに電気的に接続されている。
【0031】
次に、配線層の構造について説明する。図1に示すように、不揮発性メモリ素子およびメモリセル選択用MISFETの上部には例えば酸化シリコン膜よりなる絶縁膜14が形成されており、この絶縁膜14にプラグ15およびプラグ16が形成されている。プラグ16を形成した絶縁膜14には、第1配線層を形成する配線20a〜20cが形成されている。この配線20a〜20cは、埋め込み配線となっている。すなわち、絶縁膜14上には、層間絶縁膜(第1層間絶縁膜)17と層間絶縁膜(第2層間絶縁膜)18が形成されており、この層間絶縁膜17および層間絶縁膜18には、貫通する溝19が形成されている。そして、この溝19を埋め込むように配線20a〜20cが形成されている。
【0032】
ここで、層間絶縁膜17は、シリコンリッチな酸化膜から形成されている。シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜に比べて、シリコン原子に対する酸素原子の割合が低い膜をいい、シリコン原子に対する酸素原子の割合が1.9未満である酸化シリコン膜、酸窒化シリコン(SiON)膜や炭素含有酸化シリコン(SiOC)膜などが含まれる。言い換えれば、シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であるということもできる。
【0033】
このようにシリコンリッチな酸化膜から構成される層間絶縁膜17は、後述するHDP−CVD膜24やHDP−CVD膜27に含まれる水や水素などの不純物を層間絶縁膜17の下層に形成されている不揮発性メモリ素子のゲート絶縁膜5やメモリセル選択用MISFETのゲート絶縁膜11に浸入させない機能を有している。つまり、シリコンリッチな酸化膜は、ゲート絶縁膜5、11にダメージを与える水や水素などの不純物を捕獲(トラップ)する性質を有しているので、HDP−CVD膜24、27で生じる不純物をゲート絶縁膜5、11に到達する前に除去することができる。したがって、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。詳しく言えば、水や水素などの不純物がゲート絶縁膜5、11に浸入してしきい値電圧の変動を起こさせることを抑制することができる。
【0034】
シリコンリッチな酸化膜から形成されている層間絶縁膜17上には、層間絶縁膜18が形成されている。層間絶縁膜18は、TEOS膜から形成されている。TEOS膜は通常の酸化シリコン膜であり、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜である。TEOS膜は、表面の平坦性が良好な膜である。このことから、層間絶縁膜17は、層間絶縁膜18に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【0035】
本実施の形態1の一つの特徴は、層間絶縁膜18上に配線20a〜20cを形成するのではなく、層間絶縁膜17および層間絶縁膜18に埋め込むように配線20a〜20cを形成した点にある。すなわち、絶縁膜14上に形成される配線20a〜20cを通常の配線構造とするのではなく、層間絶縁膜17および層間絶縁膜18を埋め込む埋め込み配線とした点に一つの特徴がある。このように第1配線層を構成する配線20a〜20cを埋め込み配線とすることにより、層間絶縁膜17によるデトラップ・リテンション特性の劣化を防止しつつ、課題で述べた問題を解決することができるのである。
【0036】
つまり、課題で述べたように、埋め込み配線を用いない場合には、一つの方法として絶縁膜14上に埋め込み配線ではない配線を形成する。そして、配線上にシリコンリッチな酸化膜を形成した後、配線による段差を埋め込むためHDP−CVD膜を形成する。このとき、配線とHDP−CVD膜との間にシリコンリッチな酸化膜を形成しているので、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。しかし、シリコンリッチな酸化膜を形成することで、第1配線層を構成する配線間のスペースにおけるアスペクト比が高くなり、HDP−CVD膜でも充分に埋め込むことができない問題が発生する。これに対し、本実施の形態1では、埋め込み配線を用いることにより、シリコンリッチな酸化膜である層間絶縁膜17と同層に配線20a〜20cを形成することができる。したがって、シリコンリッチな酸化膜を形成したために、第1配線層を構成する配線間のスペースにおけるアスペクト比の上昇という問題は発生しない。さらに、配線20a〜20cは層間絶縁膜17および層間絶縁膜18に埋め込むように形成されているので、層間絶縁膜18の表面は平坦である。このため、配線20a〜20c上にHDP−CVD膜を成膜する必要がなく、不純物の発生源を第1配線層の直上に設けなくてもよい効果が得られる。
【0037】
また、課題で述べた他の方法として、第1配線層の直下にシリコンリッチな酸化膜を形成することが考えられる。しかし、この方法では、課題で述べたように、第1配線層の直下に形成するコンタクトホールの形状不良を引き起こす問題点がある。これは、第1配線層の直下に形成されるシリコンリッチな酸化膜がコンタクトホールの形成などにより削れが発生するため、削れ量を見込んで厚く形成することに起因する。しかし、本実施の形態1によれば、絶縁膜14にプラグ16を形成した後、絶縁膜14上にシリコンリッチな酸化膜である層間絶縁膜17を形成している。したがって、層間絶縁膜17によって絶縁膜14に形成するプラグ16の形状不良を引き起こすことはない。さらに、層間絶縁膜17上には、TEOS膜よりなる層間絶縁膜18が形成されている。このため、層間絶縁膜17および層間絶縁膜18にエッチングにより溝19を形成する際でも、シリコンリッチな酸化膜よりなる層間絶縁膜17が常に層間絶縁膜18によって保護されているので、削れを見込んで厚く形成する必要はない。つまり、本実施の形態1によれば、シリコンリッチな酸化膜をデトラップ・リテンション特性の劣化を防止するのに必要最小限の膜厚で成膜すればよいことになる。デトラップ・リテンション特性の劣化を防止するのに必要最小限の膜厚とは、例えば100nm以上300nm以下である。また、デトラップ・リテンション特性の劣化を防止するには、例えばシリコンリッチな酸化シリコン膜の場合、シリコン原子に対する酸素原子の割合が1.5以上1.9未満の膜を使用することが望ましい。
【0038】
以上述べたように、本実施の形態1では、第1配線層を構成する配線20a〜20cを、シリコンリッチな酸化膜よりなる層間絶縁膜17と層間絶縁膜18に埋め込むように形成したので、課題で説明した問題点を発生させることなく、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【0039】
絶縁膜14に形成されるプラグ15およびプラグ16は、例えばチタン/窒化チタン膜よりなるバリアメタル膜と、タングステン膜の積層膜から形成される。同様に、第1配線層を構成する配線20a〜20cもチタン/窒化チタン膜およびタングステン膜の積層膜から構成される。
【0040】
次に、配線20a〜20cを埋め込んだ層間絶縁膜18上には、例えばTEOS膜よりなる層間絶縁膜21が形成されており、この層間絶縁膜21にプラグ22が形成されている。そして、プラグ22を形成した層間絶縁膜21上には、第2配線層となる配線23が形成されている。この配線23は、第1配線層を構成する配線20a〜20cと異なり、埋め込み配線ではない構造で形成されている。したがって、層間絶縁膜21上には配線23が形成されている領域と配線23が形成されていない領域で段差が生じていることになる。配線23は、例えばチタン/窒化チタン膜、アルミニウム膜およびチタン/窒化チタン膜の積層膜から形成されている。
【0041】
配線23による段差を埋め込むため、配線23上を含む層間絶縁膜21上には、HDP−CVD膜24が形成されている。HDP−CVD膜24は、埋め込み特性に優れた高密度プラズマCVD法で形成した酸化シリコン膜である。高密度プラズマCVD法とは、原料のイオン密度が1012〜1013/cm3であるプラズマCVD法である。この高密度プラズマCVD法で成膜したHDP−CVD膜24は、段差を埋め込む埋め込み特性に優れた膜であるので、配線23による段差、すなわち、配線23間のスペースを良好に埋め込むことができる。一方、HDP−CVD膜は、水や水素などの不純物を多量に含んだ膜であるので、何らの対策もしないと、HDP−CVD膜24中に存在する不純物が下層に形成されているゲート絶縁膜5などに浸入し、しきい値電圧の変動を生じさせる問題点がある。しかし、本実施の形態1では、HDP−CVD膜24と不揮発性メモリ素子のゲート絶縁膜5との間の第1配線層に不純物を捕獲するシリコンリッチな酸化膜を形成しているので、ゲート絶縁膜5への不純物の浸入を防止することができ、不純物によるしきい値電圧の変動を抑制することができる。
【0042】
HDP−CVD膜24上には、例えば平坦性に優れたTEOS膜よりなる層間絶縁膜25が形成されており、この層間絶縁膜25上に第3配線層を構成する配線26が形成されている。この配線26は、第1配線層を構成する配線20a〜20cと異なり、埋め込み配線ではない構造で形成されている。つまり、配線26は、配線23と同様の構成をしており、例えばチタン/窒化チタン膜、アルミニウム膜およびチタン/窒化チタン膜の積層膜から形成されている。
【0043】
配線26上を含む層間絶縁膜25上には、配線26による段差を埋め込むため、HDP−CVD膜27が形成されており、このHDP−CVD膜27上には、例えばTEOS膜よりなる層間絶縁膜28が形成されている。なお、この層以上の層の構成は同様であるので省略する。
【0044】
次に、本実施の形態1における半導体装置の別の効果について説明する。図2は、図1の一部に対応した領域を示す断面図である。図2において、絶縁膜14上にはシリコンリッチな酸化膜よりなる層間絶縁膜17が形成されており、この層間絶縁膜17上にTEOS膜よりなる層間絶縁膜18が形成されている。そして、層間絶縁膜17および層間絶縁膜18には溝19が形成されており、この溝19に埋め込むように配線20a〜20cが形成されている。
【0045】
配線20a〜20cを埋め込んだ層間絶縁膜18上には、層間絶縁膜21が形成されており、この層間絶縁膜21にプラグ22が形成されている。ここで、プラグ22は本来配線20a上に包含されるように形成されるが、図2では、位置ずれを起こしてプラグ22の一部が配線20aからはみ出している様子を示している。このようにプラグ22となる孔が配線20a上から位置ずれを起こした場合、孔は下層の半導体基板にまで達してしまう。すると、プラグ22によって半導体基板と配線とがショートしてしまう不具合が発生する。
【0046】
しかし、本実施の形態1では、絶縁膜14上にシリコンリッチな酸化膜からなる層間絶縁膜17が形成されている。層間絶縁膜21と層間絶縁膜18は同じ種類のTEOS膜から形成されているので、位置ずれを起こした場合、層間絶縁膜21だけでなく層間絶縁膜18もエッチングされてしまう。ところが、層間絶縁膜18の下層に形成されている層間絶縁膜17は、シリコンリッチな酸化膜から形成されている。TEOS膜とシリコンリッチな酸化膜では、シリコンの含有率が異なるため、エッチングされる度合が異なる。すなわち、シリコンリッチな酸化膜よりなる層間絶縁膜17は、TEOS膜よりなる層間絶縁膜18のエッチングストッパとしての役割を有する。このため、プラグ22を形成するための孔が位置ずれを起こしたとしても、エッチングは層間絶縁膜17で停止することになる。したがって、プラグ22によって半導体基板と配線が導通することはなく、半導体基板と配線とのショート不良を防止することができる。
【0047】
次に、本実施の形態1における半導体装置の製造方法について図面を参照しながら説明する。なお、以下に示す図面においては、図1に示した不揮発性メモリ素子などの構造については省略し、絶縁膜14上の構成について説明する。つまり、本発明の特徴部分である配線層を製造する工程について説明する。
【0048】
まず、図3に示すように、絶縁膜14にプラグ16を形成する。絶縁膜14にプラグ16を形成するには、絶縁膜14を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜14にコンタクトホールを形成する。そして、形成したコンタクトホール内を含む絶縁膜14上にチタン/窒化チタン膜およびタングステン膜を成膜する。続いて、例えばCMP(Chemical Mechanical Polishing)法を使用して絶縁膜14の表面に形成されている不要なチタン/窒化チタン膜およびタングステン膜を除去する。これにより、コンタクトホール内にチタン/窒化チタン膜およびタングステン膜を埋め込んだプラグ16を形成することができる。
【0049】
次に、図4に示すように、プラグ16を形成した絶縁膜14上にシリコンリッチな酸化膜よりなる層間絶縁膜17を形成する。シリコンリッチな酸化膜はプラズマCVD法を用いて形成することができる。ここで使用するプラズマCVD法は、イオン密度が1012〜1013/cm3である高密度プラズマCVD法よりイオン密度の低いプラズマCVD法が用いられる。このプラズマCVD法によれば、高密度プラズマCVD法のように水や水素などの不純物を含有しない膜を形成することができる。本工程で使用するプラズマCVD法の成膜条件は、原料としてシランガス(SiH4)やN2Oなどが用いられ、圧力は数Torr(133.32Pa)である。これは、シリコンリッチな酸化膜がシリコンリッチな酸化シリコン膜である場合の条件である。シリコンリッチな酸化膜として、デトラップ・リテンション特性の劣化を防止するのに必要な膜厚である約100nm〜300nmを形成することが望ましいが、これ以上の膜厚を成膜してもよい。
【0050】
続いて、層間絶縁膜17上にTEOS膜よりなる層間絶縁膜18を形成する。TEOS膜は、シリコンリッチな酸化膜を形成したときと同様に、高密度プラズマCVD法よりもイオン密度の低いプラズマCVD法が用いられる。このため、水や水素などの不純物のないTEOS膜を形成することができる。本工程で使用するプラズマCVD法の成膜条件は、原料としてTEOS(Tetra Ethyl Ortho Silicate)、O2、Heなどが用いられ、圧力は数Torr(133.32Pa)である。
【0051】
次に、図5に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜17および層間絶縁膜18を貫通する溝19を形成する。溝19はの底部には、プラグ16の表面が露出している。このとき、層間絶縁膜18を構成するTEOS膜と、層間絶縁膜17を構成するシリコンリッチな酸化膜のシリコン含有量の違いを利用することで、シリコンリッチな酸化膜がTEOS膜をエッチングする際のエッチングストッパとして機能するようにできる。このため、溝19の深さ制御が容易になる利点がある。
【0052】
続いて、図6に示すように、溝19内を含む層間絶縁膜18上にチタン/窒化チタン膜19aを形成する。このチタン/窒化チタン膜19aは、バリアメタル膜としての機能を有し、例えばスパッタリング法を使用して形成することができる。その後、溝19内を埋め込むように、タングステン膜19bを形成する。タングステン膜19bは、例えばCVD法を用いて形成することができる。
【0053】
次に、図7に示すように、層間絶縁膜18上の不要なチタン/窒化チタン膜19aおよびタングステン膜19bを、例えばCMP法で除去することにより、第1配線層を構成する配線20a〜20cを形成することができる。すなわち、溝19に、チタン/窒化チタン膜19aおよびタングステン膜19bを埋め込んだ埋め込み配線を形成することができる。
【0054】
続いて、図8に示すように、層間絶縁膜17および層間絶縁膜18に埋め込んだ配線20a〜20c上を含む層間絶縁膜18上に、例えばTEOS膜よりなる層間絶縁膜21を形成する。本実施の形態1では、第1配線層を構成する配線20a〜20cを埋め込み配線としているので、その表面は平坦化されている。したがって、デトラップ・リテンション特性の劣化をもたらすHDP−CVD膜を層間絶縁膜18上に形成する必要はなくなる。すなわち、層間絶縁膜18上には、HDP−CVD膜を形成せずに、直接、TEOS膜よりなる層間絶縁膜21を形成することができる。本実施の形態1では、HDP−CVD膜中に含まれる水や水素などを捕獲する性質を有するシリコンリッチな酸化膜を形成しているので、デトラップ・リテンション特性の劣化を防止することができる。さらに、第1配線層上にHDP−CVD膜を形成しなくてもよくなるため、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を抑制することができ、本実施の形態1における半導体装置の信頼性向上を図ることができる。このように、第1配線層を埋め込み配線とすることで、第1配線層の直上にHDP−CVD膜を形成しなくてもよい効果も得られる。
【0055】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜21に孔21aを形成する。孔21aの底部では、配線20aが露出する。ここで、図9に示すように、孔21aを形成する位置が本来形成されるべき場所からずれたとする。層間絶縁膜21はTEOS膜から形成されており、また、層間絶縁膜18もTEOS膜から形成されている。このため、孔21aが位置ずれを起こした場合、層間絶縁膜18もエッチングされてしまう。しかし、層間絶縁膜18の下層に形成されている層間絶縁膜17は、TEOS膜とはシリコンの含有量が異なるシリコンリッチな酸化膜から形成されている。したがって、位置ずれを起こした孔21aのエッチングは、層間絶縁膜17で停止することになる。つまり、TEOS膜をエッチングする条件において、シリコンリッチな酸化膜はエッチングされにくいため、エッチングストッパとして機能する。これにより、孔21aの形成位置がずれたとしても、孔21aが半導体基板にまで達することがなく配線と半導体基板がショートする不良を防止することができる。
【0056】
以下では、孔21aの位置ずれがないものとして説明する。図8に続く図10に示すように、孔21aを含む層間絶縁膜21上にチタン/窒化チタン膜およびタングステン膜を積層して形成する。そして、層間絶縁膜21上の不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去する一方、孔21a内にチタン/窒化チタン膜およびタングステン膜を残すことによりプラグ22を形成する。
【0057】
続いて、図11に示すように、プラグ22を形成した層間絶縁膜21上に、順次、チタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を積層する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。このパターニングにより、第2配線層を構成する配線23を形成する。この配線23は、層間絶縁膜21に埋め込まれた埋め込み配線ではなく、層間絶縁膜21上に形成された通常の配線構造をしている。このため、層間絶縁膜21上では、配線23が形成された領域が高くなっており、段差が形成されている。この段差を埋め込むため、図12に示すように、配線23を形成した層間絶縁膜21上に、段差の埋め込み特性に優れたHDP−CVD膜24を形成する。HDP−CVD膜24は、イオン密度が1012〜1013/cm3である高密度プラズマCVD法を用いて形成される。その成膜条件は、原料としてシランガス、O2、Arなどが用いられ、圧力は数mTorr(0.133Pa)である。このHDP−CVD膜24によれば、配線23による段差を良好に埋め込むことができるが、水や水素などの不純物が多量に含まれている。しかし、本実施の形態1では、第2配線層よりも下層の第1配線層に不純物を捕獲するシリコンリッチな酸化膜が形成されているので、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【0058】
次に、HDP−CVD膜24上に、例えばTEOS膜からなる層間絶縁膜25を形成する。そして、図13に示すように、層間絶縁膜25上に、順次、チタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。これにより、第3配線層を構成する配線26を形成することができる。
【0059】
続いて、図14に示すように、配線26を形成した層間絶縁膜25上にHDP−CVD膜27を形成し、このHDP−CVD膜27上に、例えばTEOS膜よりなる層間絶縁膜28を形成する。その後は同様にして、多層配線構造を形成する。このようにして、本実施の形態1における半導体装置を製造することができる。
【0060】
(実施の形態2)
前記実施の形態1では、第1配線層を構成する配線を埋め込み配線とする例について説明したが、本実施の形態2では、第1配線層および第2配線層を構成する配線を埋め込み配線とする例について説明する。
【0061】
図15は本実施の形態2における半導体装置の配線構造を示した断面図である。図15において、絶縁膜14より下層の構成は図1と同様であるため省略している。
【0062】
図15において、プラグ16を形成した絶縁膜14上には、層間絶縁膜17および層間絶縁膜18が積層して形成されている。ここで、層間絶縁膜17はシリコンリッチな酸化膜から形成され、層間絶縁膜18はTEOS膜から形成されている。そして、層間絶縁膜17および層間絶縁膜18には、これらの膜を貫通する溝19が形成されており、この溝19に埋め込むように配線20a〜20cが形成されている。このように第1配線層を構成する配線20a〜20cが前記実施の形態1と同様に埋め込み配線で形成されているので、前記実施の形態1と同様の効果を得ることができる。前記実施の形態1において、配線20a〜20cは、チタン/窒化チタン膜とタングステン膜の積層膜から形成されるとしていたが、本実施の形態2のように、配線20a〜20cをチタン/窒化チタン膜と銅膜の積層膜から形成するようにしてもよい。
【0063】
配線20a〜20cを埋め込んだ層間絶縁膜18上には、配線20a〜20cを構成する銅の拡散を防止するため、バリア絶縁膜となる窒化シリコン膜29が形成されている。そして、この窒化シリコン膜29上には、例えば、TEOS膜よりなる層間絶縁膜30が形成されている。
【0064】
この層間絶縁膜30には溝31が形成されており、この溝31の底部には配線20aの表面が露出している。溝31内にはプラグおよび配線32が形成されており、下層に形成されている配線20aと電気的に接続されている。第2配線層を構成する配線32も埋め込み配線として形成されており、層間絶縁膜30に形成された溝31に埋め込まれている。配線32は、例えば、チタン/窒化チタン膜および銅膜の積層膜から形成されている。
【0065】
配線32を埋め込んだ層間絶縁膜30上には、銅の拡散を防止する窒化シリコン膜33が形成されており、この窒化シリコン膜33上に、例えばTEOS膜からなる層間絶縁膜34が形成されている。層間絶縁膜34上には第3配線層を構成する配線35が形成されている。配線35は埋め込み配線としてではなく通常の配線として形成されており、例えばチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜の積層膜から形成されている。
【0066】
配線35は、埋め込み配線でないため、層間絶縁膜34上の配線35が形成されている領域と配線35が形成されていない領域で段差が生じていることになる。したがって、段差を埋め込むため、配線35を形成した層間絶縁膜34上にはHDP−CVD膜36が形成されている。そして、HDP−CVD膜36上には、例えばTEOS膜からなる層間絶縁膜37が形成されている。
【0067】
本実施の形態2によれば、第1配線層を構成する配線20a〜20cだけでなく、第2配線層を構成する配線32も埋め込み配線となっている。このため、第2配線層を構成する配線32による段差はなく、配線32を埋め込んだ層間絶縁膜30の表面は平坦である。したがって、第2配線層を構成する配線32上にHDP−CVD膜を形成する必要がない。前記実施の形態1では、第2配線層および第3配線層は埋め込み配線ではなかったので、それぞれの配線層上にHDP−CVD膜を形成する必要があった。これに対し、本実施の形態2では第2配線層も埋め込み配線としているので、第2配線層上にHDP−CVD膜を形成する必要がなくなる。このことから、本実施の形態2では、埋め込み配線ではない第3配線層上にだけHDP−CVD膜を形成すればよいことになる。すなわち、前記実施の形態1に比べて、HDP−CVD膜の数を低減することができるので、HDP−CVD膜中に存在する不純物に起因したデトラップ・リテンション特性の劣化をさらに抑制することができる。
【0068】
本実施の形態2における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【0069】
図3から図7までの工程は前記実施の形態1と同様である。ただし、配線20a〜20cを構成する材料としてチタン/窒化チタン膜と銅膜の積層膜を用いている。続いて、図16に示すように、配線20a〜20cを埋め込んだ層間絶縁膜18上に窒化シリコン膜29を形成する。窒化シリコン膜29は、配線20a〜20cを構成する銅が外部へ拡散することを防止する機能を有しており、例えばCVD法で形成することができる。
【0070】
次に、図17に示すように、配線20a〜20cを埋め込んだ層間絶縁膜18上は平坦であるので、HDP−CVD膜を成膜する必要はなく、窒化シリコン膜29上に、例えばTEOS膜よりなる層間絶縁膜30を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜30に溝31を形成する。
【0071】
続いて、溝31内を含む層間絶縁膜30上にチタン/窒化チタン膜および銅膜を積層して形成する。そして、層間絶縁膜30上に形成されている不要なチタン/窒化チタン膜および銅膜をCMP法で除去することにより、溝31内にだけチタン/窒化チタン膜および銅膜を埋め込み、図18に示すプラグおよび配線32を形成する。この配線32は、第2配線層を構成する配線となる。
【0072】
ここで、第2配線層を構成する配線32は、埋め込み配線となっているので、配線32を埋め込んだ層間絶縁膜30の表面は平坦になっている。したがって、配線32を埋め込んだ層間絶縁膜30上にHDP−CVD膜を形成する必要はなく、図19に示すように、窒化シリコン膜33を形成した後、例えばTEOS膜からなる層間絶縁膜34を形成する。そして、層間絶縁膜34上に、チタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。このパターニングにより、第3配線層を構成する配線35を形成することができる。
【0073】
次に、図15に示すように、配線35による段差を埋め込むためHDP−CVD膜36を形成し、このHDP−CVD膜36上に、例えばTEOS膜よりなる層間絶縁膜37を形成する。以下の工程は同様なので省略する。このようにして、本実施の形態2における半導体装置を形成することができる。
【0074】
なお、本実施の形態2においても、シリコンリッチな酸化膜からなる層間絶縁膜17が溝31を形成する際のエッチングストッパとしての役割を有するので、溝31の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【0075】
(実施の形態3)
前記実施の形態1では第1配線層を構成する配線20aと同層で形成された層間絶縁膜17をシリコンリッチな酸化膜とする例について説明した。本実施の形態3では、シリコンリッチな酸化膜を複数の層に分けて形成する例について説明する。
【0076】
図20は、本実施の形態3における半導体装置の配線構造を示した断面図である。図20に示すように、本実施の形態3では、シリコンリッチな酸化膜が層間絶縁膜(第1層間絶縁膜)17aと層間絶縁膜(第3層間絶縁膜)17bに形成されている。すなわち、第1配線層を構成する配線20aと同層の層間絶縁膜17aをシリコンリッチな酸化膜としているとともに、第1配線層の上部にシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成している。このように構成することによっても、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【0077】
ここで、第1配線層の上部にもシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成している。第1配線層は埋め込み配線で形成しているので、第1配線層を埋め込んだ層間絶縁膜(第2層間絶縁膜)18の表面は平坦である。すなわち、層間絶縁膜18の表面は第1配線層による段差は生じていない。したがって、第1配線層を埋め込んだ層間絶縁膜18上に層間絶縁膜17bを形成しても問題ない。
【0078】
層間絶縁膜17a、17bはシリコンリッチな酸化膜から形成されている。一方、層間絶縁膜18は通常の酸化シリコン膜から形成されており、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜である。したがって、層間絶縁膜17a、17bは、層間絶縁膜18に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【0079】
本実施の形態3のようにシリコンリッチな酸化膜を複数の層に分ける場合は、以下に示す利点がある。半導体装置の微細化に伴い、配線層の薄膜化も進んでいる。この場合、配線20aを埋め込む層間絶縁膜17aおよび層間絶縁膜18の薄膜化が要求される。したがって、シリコンリッチな酸化膜よりなる層間絶縁膜17aの膜厚だけでは、デトラップ・リテンション特性の劣化を防止するだけの膜厚を確保することが困難になる。このとき、層間絶縁膜17aの他に、配線20a上にシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成することによって、デトラップ・リテンション特性の劣化を防止するだけの膜厚を確保することができる。すなわち、層間絶縁膜17aと層間絶縁膜17bの合わせた膜厚がデトラップ・リテンション特性の劣化を防止できる必要最小限以上の膜厚になれば、半導体装置の信頼性を向上させることができるのである。本実施の形態3によれば、埋め込み配線からなる第1配線層の膜厚を薄膜化するとともに、デトラップ・リテンション特性の劣化を防止できる効果が得られる。例えば、層間絶縁膜17aと層間絶縁膜17bとの合わせた膜厚を、100nm以上300nmにすることによって、デトラップ・リテンション特性の劣化を防止することができる。
【0080】
次に、本実施の形態3における半導体装置の製造方法について、前記実施の形態1と異なる点を簡単に説明する。まず、図3から図7までの工程は前記実施の形態1と同様である。ただし、図20に示す層間絶縁膜17aの膜厚を層間絶縁膜17に比べて薄く形成する。これにより、第1配線層の薄膜化が可能となる。
【0081】
続いて、図20に示すように、配線20a〜20cを埋め込んだ層間絶縁膜18上にシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成する。層間絶縁膜17bも層間絶縁膜17aと同様に、高密度プラズマCVD法よりもイオン濃度の低いプラズマCVD法によって形成することができる。層間絶縁膜17aと層間絶縁膜17bを合わせた膜厚は、例えば100nm以上300nm以下になるように形成される。以下の工程は、前記実施の形態1と同様なので、説明を省略する。このようにして、本実施の形態3における半導体装置を製造することができる。
【0082】
なお、本実施の形態3においても、シリコンリッチな酸化膜からなる層間絶縁膜17bがプラグ22を形成する際のエッチングストッパとしての役割を有するので、プラグ22の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【0083】
(実施の形態4)
前記実施の形態1では、第1配線層を構成する配線20aと同層で形成された層間絶縁膜17をシリコンリッチな酸化膜で形成する例について説明した。本実施の形態4では、埋め込み配線である第1配線層の上部にシリコンリッチな酸化膜を形成する例について説明する。
【0084】
図21は、本実施の形態4における半導体装置の配線構造を示す断面図である。図21に示すように、プラグ16を形成した絶縁膜14上に、例えばTEOS膜よりなる層間絶縁膜(第4層間絶縁膜)18が形成されている。そして、この層間絶縁膜18には溝19が形成されており、この溝19を埋め込むように配線20a〜20cが形成されている。
配線20a〜20cを埋め込んだ層間絶縁膜18上にシリコンリッチな酸化膜よりなる層間絶縁膜(第5層間絶縁膜)17が形成されている。この層間絶縁膜17を設けることにより、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。すなわち、前記実施の形態1では、配線20a〜20cと同層に層間絶縁膜17を形成したが、本実施の形態4では配線20a〜20cを埋め込んだ層間絶縁膜18上に層間絶縁膜17を形成している。このように形成しても、HDP−CVD膜24、27に含まれる不純物を不揮発性メモリ素子に到達する前に捕獲できるので、デトラップ・リテンション特性の劣化を防止することができる。
【0085】
ここで、第1配線層を構成する配線20a〜20cは埋め込み配線で形成しているので、第1配線層を埋め込んだ層間絶縁膜18の表面は平坦である。すなわち、層間絶縁膜18の表面は第1配線層による段差は生じていない。したがって、第1配線層を埋め込んだ層間絶縁膜18上に層間絶縁膜17を形成しても問題ない。
【0086】
層間絶縁膜17はシリコンリッチな酸化膜から形成されている。一方、層間絶縁膜18は通常の酸化シリコン膜から形成されており、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜である。したがって、層間絶縁膜17は、層間絶縁膜18に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【0087】
次に、本実施の形態4における半導体装置の製造方法について、前記実施の形態1と異なる点を簡単に説明する。
【0088】
本実施の形態4では、図21に示すように、プラグ16を形成した絶縁膜14上に、例えばTEOS膜よりなる層間絶縁膜18を形成する。そして、層間絶縁膜18に溝19を形成した後、この溝19に埋め込むように配線20a〜20cを形成する。その後、配線20a〜20cを埋め込んだ層間絶縁膜18上に、層間絶縁膜17を形成する。この層間絶縁膜17は、シリコンリッチな酸化膜から形成される。この後の工程は前記実施の形態1と同様なので説明を省略する。このようして、本実施の形態4における半導体装置を製造することができる。
【0089】
なお、本実施の形態4においても、シリコンリッチな酸化膜からなる層間絶縁膜17がプラグ22を形成する際のエッチングストッパとしての役割を有するので、プラグ22の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【0090】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0091】
前記実施の形態では、不揮発性メモリ素子を形成した半導体装置に本発明を適用する例について説明したが、ゲート絶縁膜に不純物が浸入することによるしきい値電圧の変動は通常のMISFETでも生じる問題なので、通常のMISFETを形成した半導体装置に本発明を適用することもできる。
【産業上の利用可能性】
【0092】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【0093】
【図1】本発明の実施の形態1における半導体装置の構成を示した断面図である。
【図2】プラグの位置ずれが生じた場合の様子を示した断面図である。
【図3】実施の形態1における半導体装置の製造工程を示した断面図である。
【図4】図3に続く半導体装置の製造工程を示した断面図である。
【図5】図4に続く半導体装置の製造工程を示した断面図である。
【図6】図5に続く半導体装置の製造工程を示した断面図である。
【図7】図6に続く半導体装置の製造工程を示した断面図である。
【図8】図7に続く半導体装置の製造工程を示した断面図である。
【図9】孔の位置ずれが生じた場合の様子を示した断面図である。
【図10】図8に続く半導体装置の製造工程を示した断面図である。
【図11】図10に続く半導体装置の製造工程を示した断面図である。
【図12】図11に続く半導体装置の製造工程を示した断面図である。
【図13】図12に続く半導体装置の製造工程を示した断面図である。
【図14】図13に続く半導体装置の製造工程を示した断面図である。
【図15】実施の形態2における半導体装置の配線構造を示した断面図である。
【図16】実施の形態2における半導体装置の製造工程を示した断面図である。
【図17】図16に続く半導体装置の製造工程を示した断面図である。
【図18】図17に続く半導体装置の製造工程を示した断面図である。
【図19】図18に続く半導体装置の製造工程を示した断面図である。
【図20】実施の形態3における半導体装置の配線構造を示した断面図である。
【図21】実施の形態4における半導体装置の配線構造を示した断面図である。
【符号の説明】
【0094】
1 半導体基板
2 素子分離領域
3 p型ウェル
4 p型ウェル
5 ゲート絶縁膜
6 浮遊ゲート電極
7 ONO膜
8 コントロールゲート電極
9 ダミー電極
10 n型半導体領域
11 ゲート絶縁膜
12 ゲート電極
13 n型半導体領域
14 絶縁膜
15 プラグ
16 プラグ
17 層間絶縁膜
17a 層間絶縁膜
17b 層間絶縁膜
18 層間絶縁膜
19 溝
19a チタン/窒化チタン膜
19b タングステン膜
20a〜20c 配線
21 層間絶縁膜
21a 孔
22 プラグ
23 配線
24 HDP−CVD膜
25 層間絶縁膜
26 配線
27 HDP−CVD膜
28 層間絶縁膜
29 窒化シリコン膜
30 層間絶縁膜
31 溝
32 配線
33 窒化シリコン膜
34 層間絶縁膜
35 配線
36 HDP−CVD膜
37 層間絶縁膜
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、デトラップ・リテンション特性を改善する必要のある不揮発性メモリおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【0002】
特開2005−26659号公報(特許文献1)には、以下に示す技術が記載されている。すなわち、ビットラインコンタクトプラグが設けられた半導体基板上にバリア膜、層間絶縁膜および金属ハードマスク膜を順次形成する。そして、金属ハードマスク膜をパターニングし、ビットラインコンタクトプラグと対応するビットライン領域を開放する金属ハードマスク膜パターンを形成する。その後、金属ハードマスク膜パターンをエッチングマスクとするエッチング工程によって層間絶縁膜およびバリア膜をエッチングしてビットライン用トレンチを形成する。続いて、ビットライン用トレンチが埋め込まれるようにビットライン用金属膜を形成した後、平坦化工程を行い、層間絶縁膜上のビットライン用金属膜および金属ハードマスク膜パターンを除去する。このようにして、ビットライン用金属膜よりなるビットラインとこのビットラインを埋め込むバリア膜および層間絶縁膜を形成することができる。ここで、バリア膜は、層間絶縁膜にビットライン用トレンチを形成する際のエッチングストッパとしての役割を有するとしている。
【特許文献1】特開2005−26659号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
半導体記憶装置として、電源を切っても記憶内容を保持し続ける不揮発性メモリがある。この不揮発性メモリには、例えばEPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)やフラッシュメモリなどの種類がある。不揮発性メモリは、例えば、半導体基板上に不揮発性メモリ素子が形成され、この不揮発性メモリ素子上に多層にわたる配線が形成されている。多層にわたる配線の一例として、第1配線層がタングステン膜から形成され、第2配線層および第3配線層がアルミニウム膜から形成されているものがある。
【0004】
多層配線構造では、配線層間に層間絶縁膜を形成するが、例えば層間絶縁膜上に配線層を形成すると、配線層の厚さの分だけ段差が生じることになる。したがって、例えば第1配線層上には、第1配線層の厚さで生じた段差を埋め込んでなくすため、まず、埋め込み特性に優れた高密度プラズマCVD法で形成した酸化シリコン膜(HDP−CVD膜という)を形成する。そして、HDP−CVD膜上に平坦性の良好なTEOSを原料とした酸化シリコン膜(TEOS膜という)を形成している。つまり、配線層間に形成される層間絶縁膜は、HDP−CVD膜とTEOS膜の2層構造となっている。この2層構造は、第1配線層と第2配線層との間の層間絶縁膜だけでなく、第2配線層と第3配線層との間の層間絶縁膜や第3配線層上の層間絶縁膜にも使用される。
【0005】
しかし、HDP−CVD膜中には、水(H2O)、水素(H2)などの不純物が多数含まれており、これらの不純物が半導体基板に加えられる熱処理などによって不揮発性メモリ素子のゲート絶縁膜に浸入する。すると、ゲート絶縁膜がダメージを受け、不揮発性メモリ素子のしきい値電圧が変動してしまう問題点がある。すなわち、HDP−CVD膜中に存在する不純物に起因して不揮発性メモリ素子のデトラップ・リテンション特性が劣化してしまう。ここで、デトラップ・リテンション特性の劣化とは、不揮発性メモリ素子のしきい値が変動してしまうことをいう。特に、不揮発性メモリでは、しきい値変動の許容範囲が狭くなっているので、HDP−CVD膜中の不純物に起因したしきい値変動は誤動作を招きやすい。
【0006】
そこで、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止するために、水や水素などの不純物をトラップする膜を不揮発性メモリ素子とHDP−CVD膜との間に挿入することが行なわれている。すなわち、水や水素などの不純物をトラップする性質を有するシリコンリッチな酸化膜(SiO、SiON、SiOCなど)を不揮発性メモリ素子とHDP−CVD膜の間に挿入して不純物が不揮発性メモリ素子のゲート絶縁膜に浸入しないようにしている。ここで、シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜に比べて、シリコン原子に対する酸素原子の割合が低い膜をいい、シリコン原子に対する酸素原子の割合が1.9未満である酸化シリコン膜、酸窒化シリコン(SiON)膜や炭素含有酸化シリコン(SiOC)膜などが含まれる。
【0007】
シリコンリッチな酸化膜を不揮発性メモリ素子とHDP−CVD膜の間に挿入する方法として、第1に、第1配線層を形成した直後にシリコンリッチな酸化膜を形成することが考えられる。つまり、第1配線層とHDP−CVD酸化膜の間にシリコンリッチな酸化膜を形成することが考えられる。しかし、微細化によって第1配線層である配線間の距離が狭くなってきているので、第1配線層を形成する配線間の埋め込みマージンが不足する。すなわち、配線間に形成されているスペースをHDP−CVD膜で埋め込むが、HDP−CVD膜を形成する前に、配線上にシリコンリッチな酸化膜を形成すると、配線間に形成されているスペースのアスペクト比が大きくなり、HDP−CVD膜でも充分に埋め込むことができなくなる問題点が発生する。配線間に形成されているスペースを充分に埋め込むことができないと、層間絶縁膜に、いわゆる「す」が発生してしまう。層間絶縁膜に「す」が発生すると、この層間絶縁膜上に形成される金属膜が、「す」の内部に残留し、配線間のショート不良を引き起こす原因ともなる。このことから、第1配線層を形成した後にシリコンリッチな酸化膜を形成する場合、デトラップ・リテンション特性の劣化を防止する効果を有するだけの膜厚のシリコンリッチな酸化膜を成膜することは困難になるという問題点がある。
【0008】
第2に、シリコンリッチな酸化膜を第1配線層の直下に成膜することが考えられる。この場合、第1配線層の下層に形成されている層間絶縁膜の最上層にシリコンリッチな酸化膜を形成することになる。しかし、第1配線層の直下に形成される層間絶縁膜には、コンタクトホールが形成される。さらに、この層間絶縁膜上にエッチング技術を使用して第1配線層を形成する。したがって、コンタクトホール形成時および第1配線層形成時にシリコンリッチな酸化膜に削れが生じるため、シリコンリッチな酸化膜の削れ量を見込んで厚く形成する必要がある。ところが、シリコンリッチな酸化膜を厚く形成すると、コンタクトホールを形成する際、シリコンリッチな酸化膜はエッチングしにくいため、コンタクトホールを完全に形成する前にマスクとなるレジスト膜がなくなってしまうおそれがある。すると、コンタクトホールの形状不良を引き起こす問題点が発生する。つまり、シリコンリッチな酸化膜を厚く形成すると、コンタクトホールの形成マージンが不足する。
【0009】
本発明の目的は、上述した問題点を生じさせることなく、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明による半導体装置は、半導体素子および複数の配線層を有する半導体装置であって、(a)第1層間絶縁膜と、(b)前記第1層間絶縁膜上に形成された第2層間絶縁膜と、(c)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝と、(d)前記溝に埋め込まれた配線とを備える。そして、前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とするものである。
【0013】
また、本発明による半導体装置の製造方法は、半導体素子および複数の配線層を有する半導体装置の製造方法であって、(a)第1層間絶縁膜を形成する工程と、(b)前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、(c)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝を形成する工程とを備える。さらに、(d)前記溝内を含む前記第2層間絶縁膜上に導体膜を形成する工程と、(e)前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程とを備える。そして、前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とするものである。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0015】
層間絶縁膜に埋め込み配線を形成し、この埋め込み配線を形成した層間絶縁膜の一部をシリコンリッチな酸化膜で形成したので、副作用なく不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【0016】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0017】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0018】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0019】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0020】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0021】
(実施の形態1)
図1は、本実施の形態1における半導体装置の構成を示した断面図である。本実施の形態1における半導体装置では、不揮発性メモリ素子および多層配線が形成されている。図1において、シリコン単結晶よりなる半導体基板1の主面には、例えばSTI(Shallow Trench Isolation)構造よりなる素子分離領域2が形成されており、素子分離領域2で分離された領域にはメモリセル形成領域および周辺回路形成領域が形成されている。半導体基板1のメモリセル形成領域にはp型ウェル3が形成されており、メモリセル形成領域の外側に形成されている周辺回路形成領域には、p型ウェル4が形成されている。
【0022】
メモリセル形成領域において、p型ウェル3上には不揮発性メモリ素子が形成されている。不揮発性メモリ素子は、p型ウェル3上にゲート絶縁膜5を有しており、このゲート絶縁膜5上に電荷を蓄積する浮遊ゲート電極6を有している。ゲート絶縁膜5は、例えば酸化シリコン膜より形成され、浮遊ゲート電極6はポリシリコン膜より形成されている。浮遊ゲート電極6上には、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層したONO膜7が形成され、ONO膜7上にコントロールゲート電極8が形成されている。コントロールゲート電極8は、例えばポリシリコン膜から形成されている。
【0023】
コントロールゲート電極8に整合したp型ウェル3内にはn型半導体領域10が形成されている。このn型半導体領域10は、不揮発性メモリ素子のソース領域あるいはドレイン領域となるものである。ソース領域となるn型半導体領域10上には、プラグ15が形成されており、プラグ15を介してソース線(図示せず)に接続されている。また、ドレイン領域となるn型半導体領域10上には、プラグ16が形成されており、プラグ16を介してビット線となる配線20aに接続されている。
【0024】
このように、不揮発性メモリ素子は、主にソース領域およびドレイン領域となる一対のn型半導体領域10と、これらの間に形成されたチャネル形成領域(p型ウェル3)を有している。そして、チャネル形成領域上にゲート絶縁膜5、浮遊ゲート電極6、ONO膜7およびコントロールゲート電極8を順次積層形成した構成をしている。
【0025】
ここで、不揮発性メモリ素子の書き込み動作、読み出し動作および消去動作について簡単に説明する。まず、書き込み動作について説明する。不揮発性メモリ素子にデータを書き込むには、不揮発性メモリ素子のコントロールゲート電極8に、例えば9Vの電圧を印加し、不揮発性メモリ素子のドレイン領域に、例えば4Vの電圧を印加する。そして、p型ウェル3に、例えば3Vの電圧を印加し、不揮発性メモリ素子のソース領域を、例えば、0V(接地電位)に維持する。この結果、ソース領域とドレイン領域の間に形成されるチャネルにホットエレクトロンが発生する。このホットエレクトロンはエネルギーが高いので、チャネル上に形成されているゲート絶縁膜5をトンネルして、浮遊ゲート電極6内に注入される。これにより、不揮発性メモリ素子に書き込みが行なわれる。
【0026】
次に、読み出し動作について説明する。不揮発性メモリ素子のデータを読み出すには、不揮発性メモリ素子のコントロールゲート電極8に、例えば2.7Vの電圧を印加し、不揮発性メモリ素子のドレイン領域に、例えば0.8Vの電圧を印加する。そして、p型ウェル3および不揮発性メモリ素子のソース領域を、例えば0Vに維持する。この際、不揮発性メモリ素子のソース領域とドレイン領域の間に電流が流れるか否かで、不揮発性メモリ素子に記憶されているデータ(「1」もしくは「0」)を読み出す。不揮発性メモリ素子の浮遊ゲート電極6に電子が注入されていない場合、不揮発性メモリ素子のしきい値電圧は小さくなるので、ソース領域とドレイン領域との間のチャネル領域に電流が流れる。このため、例えば、電流が流れるので不揮発性メモリ素子に「0」のデータが記憶されていることがわかる。一方、浮遊ゲート電極6に電子が注入されている場合、不揮発性メモリ素子のしきい値電圧は大きくなるので、チャネル領域に電流が流れない。このため、例えば、電流が流れないので不揮発性メモリ素子に「1」のデータが記憶されていることがわかる。このように、不揮発性メモリ素子では、浮遊ゲート電極6に電子が注入されているか否かによってしきい値電圧が変化することを利用してデータを記憶している。ここで、水や水素などの不純物が不揮発性メモリ素子のゲート絶縁膜5に浸入すると、不揮発性メモリ素子のしきい値電圧が変動する現象が生じる。すると、浮遊ゲート電極6に電子が注入されていないにもかかわらず、不純物の影響でしきい値電圧が上昇し電流が流れなくなるおそれがある。すると、本来不揮発性メモリ素子に「0」が記憶されているにもかかわらず、しきい値が上昇して電流が流れないので、あたかも不揮発性メモリ素子に「1」が記憶されているような誤動作を生じるおそれがある。水や水素などの不純物の影響で不揮発性メモリ素子のしきい値電圧が変動する現象は、デトラップ・リテンション特性の劣化として表現される。不揮発性メモリ素子では、特に誤動作を防止して信頼性を向上させるため、デトラップ・リテンション特性の劣化を防止する必要があることがわかる。
【0027】
次に、消去動作について説明する。不揮発性メモリ素子に書き込まれたデータを消去するには、不揮発性メモリ素子のコントロールゲート電極8に、例えば10.5Vの電圧を印加し、p型ウェル3および不揮発性メモリ素子のドレイン領域に、例えば10.5Vの電圧を印加する。そして、不揮発性メモリ素子のソース領域をフローティング状態(開放状態、open状態)に維持する。すると、トンネル現象により、浮遊ゲート電極6に注入されている電荷がゲート絶縁膜5を介してチャネル領域に移動し、電子の放出が行なわれる。これにより、浮遊ゲート電極6に注入されている電子の放出が行なわれ、不揮発性メモリ素子に記憶されているデータ「1」の消去を行なうことができる。
【0028】
次に、メモリセル形成領域の外周部には、コントロールゲート電極8と同層で形成されたダミー電極9が形成されている。このダミー電極9は、不揮発性メモリ素子形成時に生じる異物の影響を低減し、また、メモリセル形成領域と周辺回路形成領域との段差を少なくするなどのために形成される。
【0029】
このダミー電極9の下層には、不揮発性メモリ素子と同様にONO膜7、浮遊ゲート電極6およびゲート絶縁膜5が形成されているが、不揮発性メモリ素子としては機能しないようになっている。
【0030】
一方、周辺回路形成領域には、p型ウェル4が形成され、このp型ウェル4上にメモリセル選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成されている。メモリセル選択用MISFETは、メモリセル形成領域に形成された複数の不揮発性メモリ素子の中から、動作させる不揮発性メモリ素子を選択する機能を有している。このメモリセル選択用MISFETは、p型ウェル4上にゲート絶縁膜11を有し、このゲート絶縁膜11上にコントロールゲート電極8と同層で形成されたゲート電極12を有している。ゲート絶縁膜11は、例えば酸化シリコン膜から形成され、ゲート電極12は、例えばポリシリコン膜から形成されている。また、ゲート電極12に整合して、p型ウェル4内には、ソース領域あるいはドレイン領域となるn型半導体領域13が形成されている。そして、ソース領域あるいはドレイン領域となるn型半導体領域13には、プラグ16が電気的に接続され、プラグ16はそれぞれ配線20b、20cに電気的に接続されている。
【0031】
次に、配線層の構造について説明する。図1に示すように、不揮発性メモリ素子およびメモリセル選択用MISFETの上部には例えば酸化シリコン膜よりなる絶縁膜14が形成されており、この絶縁膜14にプラグ15およびプラグ16が形成されている。プラグ16を形成した絶縁膜14には、第1配線層を形成する配線20a〜20cが形成されている。この配線20a〜20cは、埋め込み配線となっている。すなわち、絶縁膜14上には、層間絶縁膜(第1層間絶縁膜)17と層間絶縁膜(第2層間絶縁膜)18が形成されており、この層間絶縁膜17および層間絶縁膜18には、貫通する溝19が形成されている。そして、この溝19を埋め込むように配線20a〜20cが形成されている。
【0032】
ここで、層間絶縁膜17は、シリコンリッチな酸化膜から形成されている。シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜に比べて、シリコン原子に対する酸素原子の割合が低い膜をいい、シリコン原子に対する酸素原子の割合が1.9未満である酸化シリコン膜、酸窒化シリコン(SiON)膜や炭素含有酸化シリコン(SiOC)膜などが含まれる。言い換えれば、シリコンリッチな酸化膜とは、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であるということもできる。
【0033】
このようにシリコンリッチな酸化膜から構成される層間絶縁膜17は、後述するHDP−CVD膜24やHDP−CVD膜27に含まれる水や水素などの不純物を層間絶縁膜17の下層に形成されている不揮発性メモリ素子のゲート絶縁膜5やメモリセル選択用MISFETのゲート絶縁膜11に浸入させない機能を有している。つまり、シリコンリッチな酸化膜は、ゲート絶縁膜5、11にダメージを与える水や水素などの不純物を捕獲(トラップ)する性質を有しているので、HDP−CVD膜24、27で生じる不純物をゲート絶縁膜5、11に到達する前に除去することができる。したがって、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。詳しく言えば、水や水素などの不純物がゲート絶縁膜5、11に浸入してしきい値電圧の変動を起こさせることを抑制することができる。
【0034】
シリコンリッチな酸化膜から形成されている層間絶縁膜17上には、層間絶縁膜18が形成されている。層間絶縁膜18は、TEOS膜から形成されている。TEOS膜は通常の酸化シリコン膜であり、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜である。TEOS膜は、表面の平坦性が良好な膜である。このことから、層間絶縁膜17は、層間絶縁膜18に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【0035】
本実施の形態1の一つの特徴は、層間絶縁膜18上に配線20a〜20cを形成するのではなく、層間絶縁膜17および層間絶縁膜18に埋め込むように配線20a〜20cを形成した点にある。すなわち、絶縁膜14上に形成される配線20a〜20cを通常の配線構造とするのではなく、層間絶縁膜17および層間絶縁膜18を埋め込む埋め込み配線とした点に一つの特徴がある。このように第1配線層を構成する配線20a〜20cを埋め込み配線とすることにより、層間絶縁膜17によるデトラップ・リテンション特性の劣化を防止しつつ、課題で述べた問題を解決することができるのである。
【0036】
つまり、課題で述べたように、埋め込み配線を用いない場合には、一つの方法として絶縁膜14上に埋め込み配線ではない配線を形成する。そして、配線上にシリコンリッチな酸化膜を形成した後、配線による段差を埋め込むためHDP−CVD膜を形成する。このとき、配線とHDP−CVD膜との間にシリコンリッチな酸化膜を形成しているので、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。しかし、シリコンリッチな酸化膜を形成することで、第1配線層を構成する配線間のスペースにおけるアスペクト比が高くなり、HDP−CVD膜でも充分に埋め込むことができない問題が発生する。これに対し、本実施の形態1では、埋め込み配線を用いることにより、シリコンリッチな酸化膜である層間絶縁膜17と同層に配線20a〜20cを形成することができる。したがって、シリコンリッチな酸化膜を形成したために、第1配線層を構成する配線間のスペースにおけるアスペクト比の上昇という問題は発生しない。さらに、配線20a〜20cは層間絶縁膜17および層間絶縁膜18に埋め込むように形成されているので、層間絶縁膜18の表面は平坦である。このため、配線20a〜20c上にHDP−CVD膜を成膜する必要がなく、不純物の発生源を第1配線層の直上に設けなくてもよい効果が得られる。
【0037】
また、課題で述べた他の方法として、第1配線層の直下にシリコンリッチな酸化膜を形成することが考えられる。しかし、この方法では、課題で述べたように、第1配線層の直下に形成するコンタクトホールの形状不良を引き起こす問題点がある。これは、第1配線層の直下に形成されるシリコンリッチな酸化膜がコンタクトホールの形成などにより削れが発生するため、削れ量を見込んで厚く形成することに起因する。しかし、本実施の形態1によれば、絶縁膜14にプラグ16を形成した後、絶縁膜14上にシリコンリッチな酸化膜である層間絶縁膜17を形成している。したがって、層間絶縁膜17によって絶縁膜14に形成するプラグ16の形状不良を引き起こすことはない。さらに、層間絶縁膜17上には、TEOS膜よりなる層間絶縁膜18が形成されている。このため、層間絶縁膜17および層間絶縁膜18にエッチングにより溝19を形成する際でも、シリコンリッチな酸化膜よりなる層間絶縁膜17が常に層間絶縁膜18によって保護されているので、削れを見込んで厚く形成する必要はない。つまり、本実施の形態1によれば、シリコンリッチな酸化膜をデトラップ・リテンション特性の劣化を防止するのに必要最小限の膜厚で成膜すればよいことになる。デトラップ・リテンション特性の劣化を防止するのに必要最小限の膜厚とは、例えば100nm以上300nm以下である。また、デトラップ・リテンション特性の劣化を防止するには、例えばシリコンリッチな酸化シリコン膜の場合、シリコン原子に対する酸素原子の割合が1.5以上1.9未満の膜を使用することが望ましい。
【0038】
以上述べたように、本実施の形態1では、第1配線層を構成する配線20a〜20cを、シリコンリッチな酸化膜よりなる層間絶縁膜17と層間絶縁膜18に埋め込むように形成したので、課題で説明した問題点を発生させることなく、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【0039】
絶縁膜14に形成されるプラグ15およびプラグ16は、例えばチタン/窒化チタン膜よりなるバリアメタル膜と、タングステン膜の積層膜から形成される。同様に、第1配線層を構成する配線20a〜20cもチタン/窒化チタン膜およびタングステン膜の積層膜から構成される。
【0040】
次に、配線20a〜20cを埋め込んだ層間絶縁膜18上には、例えばTEOS膜よりなる層間絶縁膜21が形成されており、この層間絶縁膜21にプラグ22が形成されている。そして、プラグ22を形成した層間絶縁膜21上には、第2配線層となる配線23が形成されている。この配線23は、第1配線層を構成する配線20a〜20cと異なり、埋め込み配線ではない構造で形成されている。したがって、層間絶縁膜21上には配線23が形成されている領域と配線23が形成されていない領域で段差が生じていることになる。配線23は、例えばチタン/窒化チタン膜、アルミニウム膜およびチタン/窒化チタン膜の積層膜から形成されている。
【0041】
配線23による段差を埋め込むため、配線23上を含む層間絶縁膜21上には、HDP−CVD膜24が形成されている。HDP−CVD膜24は、埋め込み特性に優れた高密度プラズマCVD法で形成した酸化シリコン膜である。高密度プラズマCVD法とは、原料のイオン密度が1012〜1013/cm3であるプラズマCVD法である。この高密度プラズマCVD法で成膜したHDP−CVD膜24は、段差を埋め込む埋め込み特性に優れた膜であるので、配線23による段差、すなわち、配線23間のスペースを良好に埋め込むことができる。一方、HDP−CVD膜は、水や水素などの不純物を多量に含んだ膜であるので、何らの対策もしないと、HDP−CVD膜24中に存在する不純物が下層に形成されているゲート絶縁膜5などに浸入し、しきい値電圧の変動を生じさせる問題点がある。しかし、本実施の形態1では、HDP−CVD膜24と不揮発性メモリ素子のゲート絶縁膜5との間の第1配線層に不純物を捕獲するシリコンリッチな酸化膜を形成しているので、ゲート絶縁膜5への不純物の浸入を防止することができ、不純物によるしきい値電圧の変動を抑制することができる。
【0042】
HDP−CVD膜24上には、例えば平坦性に優れたTEOS膜よりなる層間絶縁膜25が形成されており、この層間絶縁膜25上に第3配線層を構成する配線26が形成されている。この配線26は、第1配線層を構成する配線20a〜20cと異なり、埋め込み配線ではない構造で形成されている。つまり、配線26は、配線23と同様の構成をしており、例えばチタン/窒化チタン膜、アルミニウム膜およびチタン/窒化チタン膜の積層膜から形成されている。
【0043】
配線26上を含む層間絶縁膜25上には、配線26による段差を埋め込むため、HDP−CVD膜27が形成されており、このHDP−CVD膜27上には、例えばTEOS膜よりなる層間絶縁膜28が形成されている。なお、この層以上の層の構成は同様であるので省略する。
【0044】
次に、本実施の形態1における半導体装置の別の効果について説明する。図2は、図1の一部に対応した領域を示す断面図である。図2において、絶縁膜14上にはシリコンリッチな酸化膜よりなる層間絶縁膜17が形成されており、この層間絶縁膜17上にTEOS膜よりなる層間絶縁膜18が形成されている。そして、層間絶縁膜17および層間絶縁膜18には溝19が形成されており、この溝19に埋め込むように配線20a〜20cが形成されている。
【0045】
配線20a〜20cを埋め込んだ層間絶縁膜18上には、層間絶縁膜21が形成されており、この層間絶縁膜21にプラグ22が形成されている。ここで、プラグ22は本来配線20a上に包含されるように形成されるが、図2では、位置ずれを起こしてプラグ22の一部が配線20aからはみ出している様子を示している。このようにプラグ22となる孔が配線20a上から位置ずれを起こした場合、孔は下層の半導体基板にまで達してしまう。すると、プラグ22によって半導体基板と配線とがショートしてしまう不具合が発生する。
【0046】
しかし、本実施の形態1では、絶縁膜14上にシリコンリッチな酸化膜からなる層間絶縁膜17が形成されている。層間絶縁膜21と層間絶縁膜18は同じ種類のTEOS膜から形成されているので、位置ずれを起こした場合、層間絶縁膜21だけでなく層間絶縁膜18もエッチングされてしまう。ところが、層間絶縁膜18の下層に形成されている層間絶縁膜17は、シリコンリッチな酸化膜から形成されている。TEOS膜とシリコンリッチな酸化膜では、シリコンの含有率が異なるため、エッチングされる度合が異なる。すなわち、シリコンリッチな酸化膜よりなる層間絶縁膜17は、TEOS膜よりなる層間絶縁膜18のエッチングストッパとしての役割を有する。このため、プラグ22を形成するための孔が位置ずれを起こしたとしても、エッチングは層間絶縁膜17で停止することになる。したがって、プラグ22によって半導体基板と配線が導通することはなく、半導体基板と配線とのショート不良を防止することができる。
【0047】
次に、本実施の形態1における半導体装置の製造方法について図面を参照しながら説明する。なお、以下に示す図面においては、図1に示した不揮発性メモリ素子などの構造については省略し、絶縁膜14上の構成について説明する。つまり、本発明の特徴部分である配線層を製造する工程について説明する。
【0048】
まず、図3に示すように、絶縁膜14にプラグ16を形成する。絶縁膜14にプラグ16を形成するには、絶縁膜14を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して絶縁膜14にコンタクトホールを形成する。そして、形成したコンタクトホール内を含む絶縁膜14上にチタン/窒化チタン膜およびタングステン膜を成膜する。続いて、例えばCMP(Chemical Mechanical Polishing)法を使用して絶縁膜14の表面に形成されている不要なチタン/窒化チタン膜およびタングステン膜を除去する。これにより、コンタクトホール内にチタン/窒化チタン膜およびタングステン膜を埋め込んだプラグ16を形成することができる。
【0049】
次に、図4に示すように、プラグ16を形成した絶縁膜14上にシリコンリッチな酸化膜よりなる層間絶縁膜17を形成する。シリコンリッチな酸化膜はプラズマCVD法を用いて形成することができる。ここで使用するプラズマCVD法は、イオン密度が1012〜1013/cm3である高密度プラズマCVD法よりイオン密度の低いプラズマCVD法が用いられる。このプラズマCVD法によれば、高密度プラズマCVD法のように水や水素などの不純物を含有しない膜を形成することができる。本工程で使用するプラズマCVD法の成膜条件は、原料としてシランガス(SiH4)やN2Oなどが用いられ、圧力は数Torr(133.32Pa)である。これは、シリコンリッチな酸化膜がシリコンリッチな酸化シリコン膜である場合の条件である。シリコンリッチな酸化膜として、デトラップ・リテンション特性の劣化を防止するのに必要な膜厚である約100nm〜300nmを形成することが望ましいが、これ以上の膜厚を成膜してもよい。
【0050】
続いて、層間絶縁膜17上にTEOS膜よりなる層間絶縁膜18を形成する。TEOS膜は、シリコンリッチな酸化膜を形成したときと同様に、高密度プラズマCVD法よりもイオン密度の低いプラズマCVD法が用いられる。このため、水や水素などの不純物のないTEOS膜を形成することができる。本工程で使用するプラズマCVD法の成膜条件は、原料としてTEOS(Tetra Ethyl Ortho Silicate)、O2、Heなどが用いられ、圧力は数Torr(133.32Pa)である。
【0051】
次に、図5に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜17および層間絶縁膜18を貫通する溝19を形成する。溝19はの底部には、プラグ16の表面が露出している。このとき、層間絶縁膜18を構成するTEOS膜と、層間絶縁膜17を構成するシリコンリッチな酸化膜のシリコン含有量の違いを利用することで、シリコンリッチな酸化膜がTEOS膜をエッチングする際のエッチングストッパとして機能するようにできる。このため、溝19の深さ制御が容易になる利点がある。
【0052】
続いて、図6に示すように、溝19内を含む層間絶縁膜18上にチタン/窒化チタン膜19aを形成する。このチタン/窒化チタン膜19aは、バリアメタル膜としての機能を有し、例えばスパッタリング法を使用して形成することができる。その後、溝19内を埋め込むように、タングステン膜19bを形成する。タングステン膜19bは、例えばCVD法を用いて形成することができる。
【0053】
次に、図7に示すように、層間絶縁膜18上の不要なチタン/窒化チタン膜19aおよびタングステン膜19bを、例えばCMP法で除去することにより、第1配線層を構成する配線20a〜20cを形成することができる。すなわち、溝19に、チタン/窒化チタン膜19aおよびタングステン膜19bを埋め込んだ埋め込み配線を形成することができる。
【0054】
続いて、図8に示すように、層間絶縁膜17および層間絶縁膜18に埋め込んだ配線20a〜20c上を含む層間絶縁膜18上に、例えばTEOS膜よりなる層間絶縁膜21を形成する。本実施の形態1では、第1配線層を構成する配線20a〜20cを埋め込み配線としているので、その表面は平坦化されている。したがって、デトラップ・リテンション特性の劣化をもたらすHDP−CVD膜を層間絶縁膜18上に形成する必要はなくなる。すなわち、層間絶縁膜18上には、HDP−CVD膜を形成せずに、直接、TEOS膜よりなる層間絶縁膜21を形成することができる。本実施の形態1では、HDP−CVD膜中に含まれる水や水素などを捕獲する性質を有するシリコンリッチな酸化膜を形成しているので、デトラップ・リテンション特性の劣化を防止することができる。さらに、第1配線層上にHDP−CVD膜を形成しなくてもよくなるため、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を抑制することができ、本実施の形態1における半導体装置の信頼性向上を図ることができる。このように、第1配線層を埋め込み配線とすることで、第1配線層の直上にHDP−CVD膜を形成しなくてもよい効果も得られる。
【0055】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜21に孔21aを形成する。孔21aの底部では、配線20aが露出する。ここで、図9に示すように、孔21aを形成する位置が本来形成されるべき場所からずれたとする。層間絶縁膜21はTEOS膜から形成されており、また、層間絶縁膜18もTEOS膜から形成されている。このため、孔21aが位置ずれを起こした場合、層間絶縁膜18もエッチングされてしまう。しかし、層間絶縁膜18の下層に形成されている層間絶縁膜17は、TEOS膜とはシリコンの含有量が異なるシリコンリッチな酸化膜から形成されている。したがって、位置ずれを起こした孔21aのエッチングは、層間絶縁膜17で停止することになる。つまり、TEOS膜をエッチングする条件において、シリコンリッチな酸化膜はエッチングされにくいため、エッチングストッパとして機能する。これにより、孔21aの形成位置がずれたとしても、孔21aが半導体基板にまで達することがなく配線と半導体基板がショートする不良を防止することができる。
【0056】
以下では、孔21aの位置ずれがないものとして説明する。図8に続く図10に示すように、孔21aを含む層間絶縁膜21上にチタン/窒化チタン膜およびタングステン膜を積層して形成する。そして、層間絶縁膜21上の不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法で除去する一方、孔21a内にチタン/窒化チタン膜およびタングステン膜を残すことによりプラグ22を形成する。
【0057】
続いて、図11に示すように、プラグ22を形成した層間絶縁膜21上に、順次、チタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を積層する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。このパターニングにより、第2配線層を構成する配線23を形成する。この配線23は、層間絶縁膜21に埋め込まれた埋め込み配線ではなく、層間絶縁膜21上に形成された通常の配線構造をしている。このため、層間絶縁膜21上では、配線23が形成された領域が高くなっており、段差が形成されている。この段差を埋め込むため、図12に示すように、配線23を形成した層間絶縁膜21上に、段差の埋め込み特性に優れたHDP−CVD膜24を形成する。HDP−CVD膜24は、イオン密度が1012〜1013/cm3である高密度プラズマCVD法を用いて形成される。その成膜条件は、原料としてシランガス、O2、Arなどが用いられ、圧力は数mTorr(0.133Pa)である。このHDP−CVD膜24によれば、配線23による段差を良好に埋め込むことができるが、水や水素などの不純物が多量に含まれている。しかし、本実施の形態1では、第2配線層よりも下層の第1配線層に不純物を捕獲するシリコンリッチな酸化膜が形成されているので、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【0058】
次に、HDP−CVD膜24上に、例えばTEOS膜からなる層間絶縁膜25を形成する。そして、図13に示すように、層間絶縁膜25上に、順次、チタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。これにより、第3配線層を構成する配線26を形成することができる。
【0059】
続いて、図14に示すように、配線26を形成した層間絶縁膜25上にHDP−CVD膜27を形成し、このHDP−CVD膜27上に、例えばTEOS膜よりなる層間絶縁膜28を形成する。その後は同様にして、多層配線構造を形成する。このようにして、本実施の形態1における半導体装置を製造することができる。
【0060】
(実施の形態2)
前記実施の形態1では、第1配線層を構成する配線を埋め込み配線とする例について説明したが、本実施の形態2では、第1配線層および第2配線層を構成する配線を埋め込み配線とする例について説明する。
【0061】
図15は本実施の形態2における半導体装置の配線構造を示した断面図である。図15において、絶縁膜14より下層の構成は図1と同様であるため省略している。
【0062】
図15において、プラグ16を形成した絶縁膜14上には、層間絶縁膜17および層間絶縁膜18が積層して形成されている。ここで、層間絶縁膜17はシリコンリッチな酸化膜から形成され、層間絶縁膜18はTEOS膜から形成されている。そして、層間絶縁膜17および層間絶縁膜18には、これらの膜を貫通する溝19が形成されており、この溝19に埋め込むように配線20a〜20cが形成されている。このように第1配線層を構成する配線20a〜20cが前記実施の形態1と同様に埋め込み配線で形成されているので、前記実施の形態1と同様の効果を得ることができる。前記実施の形態1において、配線20a〜20cは、チタン/窒化チタン膜とタングステン膜の積層膜から形成されるとしていたが、本実施の形態2のように、配線20a〜20cをチタン/窒化チタン膜と銅膜の積層膜から形成するようにしてもよい。
【0063】
配線20a〜20cを埋め込んだ層間絶縁膜18上には、配線20a〜20cを構成する銅の拡散を防止するため、バリア絶縁膜となる窒化シリコン膜29が形成されている。そして、この窒化シリコン膜29上には、例えば、TEOS膜よりなる層間絶縁膜30が形成されている。
【0064】
この層間絶縁膜30には溝31が形成されており、この溝31の底部には配線20aの表面が露出している。溝31内にはプラグおよび配線32が形成されており、下層に形成されている配線20aと電気的に接続されている。第2配線層を構成する配線32も埋め込み配線として形成されており、層間絶縁膜30に形成された溝31に埋め込まれている。配線32は、例えば、チタン/窒化チタン膜および銅膜の積層膜から形成されている。
【0065】
配線32を埋め込んだ層間絶縁膜30上には、銅の拡散を防止する窒化シリコン膜33が形成されており、この窒化シリコン膜33上に、例えばTEOS膜からなる層間絶縁膜34が形成されている。層間絶縁膜34上には第3配線層を構成する配線35が形成されている。配線35は埋め込み配線としてではなく通常の配線として形成されており、例えばチタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜の積層膜から形成されている。
【0066】
配線35は、埋め込み配線でないため、層間絶縁膜34上の配線35が形成されている領域と配線35が形成されていない領域で段差が生じていることになる。したがって、段差を埋め込むため、配線35を形成した層間絶縁膜34上にはHDP−CVD膜36が形成されている。そして、HDP−CVD膜36上には、例えばTEOS膜からなる層間絶縁膜37が形成されている。
【0067】
本実施の形態2によれば、第1配線層を構成する配線20a〜20cだけでなく、第2配線層を構成する配線32も埋め込み配線となっている。このため、第2配線層を構成する配線32による段差はなく、配線32を埋め込んだ層間絶縁膜30の表面は平坦である。したがって、第2配線層を構成する配線32上にHDP−CVD膜を形成する必要がない。前記実施の形態1では、第2配線層および第3配線層は埋め込み配線ではなかったので、それぞれの配線層上にHDP−CVD膜を形成する必要があった。これに対し、本実施の形態2では第2配線層も埋め込み配線としているので、第2配線層上にHDP−CVD膜を形成する必要がなくなる。このことから、本実施の形態2では、埋め込み配線ではない第3配線層上にだけHDP−CVD膜を形成すればよいことになる。すなわち、前記実施の形態1に比べて、HDP−CVD膜の数を低減することができるので、HDP−CVD膜中に存在する不純物に起因したデトラップ・リテンション特性の劣化をさらに抑制することができる。
【0068】
本実施の形態2における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【0069】
図3から図7までの工程は前記実施の形態1と同様である。ただし、配線20a〜20cを構成する材料としてチタン/窒化チタン膜と銅膜の積層膜を用いている。続いて、図16に示すように、配線20a〜20cを埋め込んだ層間絶縁膜18上に窒化シリコン膜29を形成する。窒化シリコン膜29は、配線20a〜20cを構成する銅が外部へ拡散することを防止する機能を有しており、例えばCVD法で形成することができる。
【0070】
次に、図17に示すように、配線20a〜20cを埋め込んだ層間絶縁膜18上は平坦であるので、HDP−CVD膜を成膜する必要はなく、窒化シリコン膜29上に、例えばTEOS膜よりなる層間絶縁膜30を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜30に溝31を形成する。
【0071】
続いて、溝31内を含む層間絶縁膜30上にチタン/窒化チタン膜および銅膜を積層して形成する。そして、層間絶縁膜30上に形成されている不要なチタン/窒化チタン膜および銅膜をCMP法で除去することにより、溝31内にだけチタン/窒化チタン膜および銅膜を埋め込み、図18に示すプラグおよび配線32を形成する。この配線32は、第2配線層を構成する配線となる。
【0072】
ここで、第2配線層を構成する配線32は、埋め込み配線となっているので、配線32を埋め込んだ層間絶縁膜30の表面は平坦になっている。したがって、配線32を埋め込んだ層間絶縁膜30上にHDP−CVD膜を形成する必要はなく、図19に示すように、窒化シリコン膜33を形成した後、例えばTEOS膜からなる層間絶縁膜34を形成する。そして、層間絶縁膜34上に、チタン/窒化チタン膜、アルミニウム膜、チタン/窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの積層膜をパターニングする。このパターニングにより、第3配線層を構成する配線35を形成することができる。
【0073】
次に、図15に示すように、配線35による段差を埋め込むためHDP−CVD膜36を形成し、このHDP−CVD膜36上に、例えばTEOS膜よりなる層間絶縁膜37を形成する。以下の工程は同様なので省略する。このようにして、本実施の形態2における半導体装置を形成することができる。
【0074】
なお、本実施の形態2においても、シリコンリッチな酸化膜からなる層間絶縁膜17が溝31を形成する際のエッチングストッパとしての役割を有するので、溝31の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【0075】
(実施の形態3)
前記実施の形態1では第1配線層を構成する配線20aと同層で形成された層間絶縁膜17をシリコンリッチな酸化膜とする例について説明した。本実施の形態3では、シリコンリッチな酸化膜を複数の層に分けて形成する例について説明する。
【0076】
図20は、本実施の形態3における半導体装置の配線構造を示した断面図である。図20に示すように、本実施の形態3では、シリコンリッチな酸化膜が層間絶縁膜(第1層間絶縁膜)17aと層間絶縁膜(第3層間絶縁膜)17bに形成されている。すなわち、第1配線層を構成する配線20aと同層の層間絶縁膜17aをシリコンリッチな酸化膜としているとともに、第1配線層の上部にシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成している。このように構成することによっても、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。
【0077】
ここで、第1配線層の上部にもシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成している。第1配線層は埋め込み配線で形成しているので、第1配線層を埋め込んだ層間絶縁膜(第2層間絶縁膜)18の表面は平坦である。すなわち、層間絶縁膜18の表面は第1配線層による段差は生じていない。したがって、第1配線層を埋め込んだ層間絶縁膜18上に層間絶縁膜17bを形成しても問題ない。
【0078】
層間絶縁膜17a、17bはシリコンリッチな酸化膜から形成されている。一方、層間絶縁膜18は通常の酸化シリコン膜から形成されており、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜である。したがって、層間絶縁膜17a、17bは、層間絶縁膜18に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【0079】
本実施の形態3のようにシリコンリッチな酸化膜を複数の層に分ける場合は、以下に示す利点がある。半導体装置の微細化に伴い、配線層の薄膜化も進んでいる。この場合、配線20aを埋め込む層間絶縁膜17aおよび層間絶縁膜18の薄膜化が要求される。したがって、シリコンリッチな酸化膜よりなる層間絶縁膜17aの膜厚だけでは、デトラップ・リテンション特性の劣化を防止するだけの膜厚を確保することが困難になる。このとき、層間絶縁膜17aの他に、配線20a上にシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成することによって、デトラップ・リテンション特性の劣化を防止するだけの膜厚を確保することができる。すなわち、層間絶縁膜17aと層間絶縁膜17bの合わせた膜厚がデトラップ・リテンション特性の劣化を防止できる必要最小限以上の膜厚になれば、半導体装置の信頼性を向上させることができるのである。本実施の形態3によれば、埋め込み配線からなる第1配線層の膜厚を薄膜化するとともに、デトラップ・リテンション特性の劣化を防止できる効果が得られる。例えば、層間絶縁膜17aと層間絶縁膜17bとの合わせた膜厚を、100nm以上300nmにすることによって、デトラップ・リテンション特性の劣化を防止することができる。
【0080】
次に、本実施の形態3における半導体装置の製造方法について、前記実施の形態1と異なる点を簡単に説明する。まず、図3から図7までの工程は前記実施の形態1と同様である。ただし、図20に示す層間絶縁膜17aの膜厚を層間絶縁膜17に比べて薄く形成する。これにより、第1配線層の薄膜化が可能となる。
【0081】
続いて、図20に示すように、配線20a〜20cを埋め込んだ層間絶縁膜18上にシリコンリッチな酸化膜よりなる層間絶縁膜17bを形成する。層間絶縁膜17bも層間絶縁膜17aと同様に、高密度プラズマCVD法よりもイオン濃度の低いプラズマCVD法によって形成することができる。層間絶縁膜17aと層間絶縁膜17bを合わせた膜厚は、例えば100nm以上300nm以下になるように形成される。以下の工程は、前記実施の形態1と同様なので、説明を省略する。このようにして、本実施の形態3における半導体装置を製造することができる。
【0082】
なお、本実施の形態3においても、シリコンリッチな酸化膜からなる層間絶縁膜17bがプラグ22を形成する際のエッチングストッパとしての役割を有するので、プラグ22の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【0083】
(実施の形態4)
前記実施の形態1では、第1配線層を構成する配線20aと同層で形成された層間絶縁膜17をシリコンリッチな酸化膜で形成する例について説明した。本実施の形態4では、埋め込み配線である第1配線層の上部にシリコンリッチな酸化膜を形成する例について説明する。
【0084】
図21は、本実施の形態4における半導体装置の配線構造を示す断面図である。図21に示すように、プラグ16を形成した絶縁膜14上に、例えばTEOS膜よりなる層間絶縁膜(第4層間絶縁膜)18が形成されている。そして、この層間絶縁膜18には溝19が形成されており、この溝19を埋め込むように配線20a〜20cが形成されている。
配線20a〜20cを埋め込んだ層間絶縁膜18上にシリコンリッチな酸化膜よりなる層間絶縁膜(第5層間絶縁膜)17が形成されている。この層間絶縁膜17を設けることにより、不揮発性メモリ素子のデトラップ・リテンション特性の劣化を防止することができる。すなわち、前記実施の形態1では、配線20a〜20cと同層に層間絶縁膜17を形成したが、本実施の形態4では配線20a〜20cを埋め込んだ層間絶縁膜18上に層間絶縁膜17を形成している。このように形成しても、HDP−CVD膜24、27に含まれる不純物を不揮発性メモリ素子に到達する前に捕獲できるので、デトラップ・リテンション特性の劣化を防止することができる。
【0085】
ここで、第1配線層を構成する配線20a〜20cは埋め込み配線で形成しているので、第1配線層を埋め込んだ層間絶縁膜18の表面は平坦である。すなわち、層間絶縁膜18の表面は第1配線層による段差は生じていない。したがって、第1配線層を埋め込んだ層間絶縁膜18上に層間絶縁膜17を形成しても問題ない。
【0086】
層間絶縁膜17はシリコンリッチな酸化膜から形成されている。一方、層間絶縁膜18は通常の酸化シリコン膜から形成されており、シリコン原子に対する酸素原子の割合が1.9〜2.0である酸化シリコン膜である。したがって、層間絶縁膜17は、層間絶縁膜18に比べて酸素原子に対するシリコン原子の割合が大きい膜から構成されていることがわかる。
【0087】
次に、本実施の形態4における半導体装置の製造方法について、前記実施の形態1と異なる点を簡単に説明する。
【0088】
本実施の形態4では、図21に示すように、プラグ16を形成した絶縁膜14上に、例えばTEOS膜よりなる層間絶縁膜18を形成する。そして、層間絶縁膜18に溝19を形成した後、この溝19に埋め込むように配線20a〜20cを形成する。その後、配線20a〜20cを埋め込んだ層間絶縁膜18上に、層間絶縁膜17を形成する。この層間絶縁膜17は、シリコンリッチな酸化膜から形成される。この後の工程は前記実施の形態1と同様なので説明を省略する。このようして、本実施の形態4における半導体装置を製造することができる。
【0089】
なお、本実施の形態4においても、シリコンリッチな酸化膜からなる層間絶縁膜17がプラグ22を形成する際のエッチングストッパとしての役割を有するので、プラグ22の突き抜けによる配線と半導体基板との間のショート不良を容易に防止することができる。
【0090】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0091】
前記実施の形態では、不揮発性メモリ素子を形成した半導体装置に本発明を適用する例について説明したが、ゲート絶縁膜に不純物が浸入することによるしきい値電圧の変動は通常のMISFETでも生じる問題なので、通常のMISFETを形成した半導体装置に本発明を適用することもできる。
【産業上の利用可能性】
【0092】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【0093】
【図1】本発明の実施の形態1における半導体装置の構成を示した断面図である。
【図2】プラグの位置ずれが生じた場合の様子を示した断面図である。
【図3】実施の形態1における半導体装置の製造工程を示した断面図である。
【図4】図3に続く半導体装置の製造工程を示した断面図である。
【図5】図4に続く半導体装置の製造工程を示した断面図である。
【図6】図5に続く半導体装置の製造工程を示した断面図である。
【図7】図6に続く半導体装置の製造工程を示した断面図である。
【図8】図7に続く半導体装置の製造工程を示した断面図である。
【図9】孔の位置ずれが生じた場合の様子を示した断面図である。
【図10】図8に続く半導体装置の製造工程を示した断面図である。
【図11】図10に続く半導体装置の製造工程を示した断面図である。
【図12】図11に続く半導体装置の製造工程を示した断面図である。
【図13】図12に続く半導体装置の製造工程を示した断面図である。
【図14】図13に続く半導体装置の製造工程を示した断面図である。
【図15】実施の形態2における半導体装置の配線構造を示した断面図である。
【図16】実施の形態2における半導体装置の製造工程を示した断面図である。
【図17】図16に続く半導体装置の製造工程を示した断面図である。
【図18】図17に続く半導体装置の製造工程を示した断面図である。
【図19】図18に続く半導体装置の製造工程を示した断面図である。
【図20】実施の形態3における半導体装置の配線構造を示した断面図である。
【図21】実施の形態4における半導体装置の配線構造を示した断面図である。
【符号の説明】
【0094】
1 半導体基板
2 素子分離領域
3 p型ウェル
4 p型ウェル
5 ゲート絶縁膜
6 浮遊ゲート電極
7 ONO膜
8 コントロールゲート電極
9 ダミー電極
10 n型半導体領域
11 ゲート絶縁膜
12 ゲート電極
13 n型半導体領域
14 絶縁膜
15 プラグ
16 プラグ
17 層間絶縁膜
17a 層間絶縁膜
17b 層間絶縁膜
18 層間絶縁膜
19 溝
19a チタン/窒化チタン膜
19b タングステン膜
20a〜20c 配線
21 層間絶縁膜
21a 孔
22 プラグ
23 配線
24 HDP−CVD膜
25 層間絶縁膜
26 配線
27 HDP−CVD膜
28 層間絶縁膜
29 窒化シリコン膜
30 層間絶縁膜
31 溝
32 配線
33 窒化シリコン膜
34 層間絶縁膜
35 配線
36 HDP−CVD膜
37 層間絶縁膜
【特許請求の範囲】
【請求項1】
半導体素子および複数の配線層を有する半導体装置であって、
(a)前記半導体素子上に形成された第1層間絶縁膜と、
(b)前記第1層間絶縁膜上に形成された第2層間絶縁膜と、
(c)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝と、
(d)前記溝に埋め込まれた配線とを備え、
前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置。
【請求項2】
前記第1層間絶縁膜および前記第2層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1層間絶縁膜は、シリコン原子に対する酸素原子の割合が1.5以上1.9未満であることを特徴とする請求項2記載の半導体装置。
【請求項4】
前記第1層間絶縁膜の膜厚は、100nm以上300nm以下であることを特徴とする請求項2記載の半導体装置。
【請求項5】
前記第1層間絶縁膜は、シランガスを原料として生成された酸化シリコン膜であり、前記第2層間絶縁膜は、TEOSを原料として生成された酸化シリコン膜であることを特徴とする請求項2記載の半導体装置。
【請求項6】
前記第1層間絶縁膜および前記第2層間絶縁膜は、高密度プラズマ化学気相成長法よりもイオン密度の低いプラズマ化学気相成長法により形成されていることを特徴とする請求項1記載の半導体装置。
【請求項7】
さらに、前記配線を埋め込んだ前記第2層間絶縁膜上に形成された第3層間絶縁膜を備え、
前記第3層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする請求項1記載の半導体装置。
【請求項8】
前記第1層間絶縁膜、前記第2層間絶縁膜および前記第3層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項7記載の半導体装置。
【請求項9】
前記第1層間絶縁膜と前記第3層間絶縁膜とを合わせた膜厚は、100nm以上300nm以下であることを特徴とする請求項8記載の半導体装置。
【請求項10】
前記半導体素子は、不揮発性メモリ素子であることを特徴とする請求項1記載の半導体装置。
【請求項11】
前記配線は、タングステン膜または銅膜より形成されていることを特徴とする請求項1記載の半導体装置。
【請求項12】
半導体素子および複数の配線層を有する半導体装置であって、
(a)第4層間絶縁膜と、
(b)前記第4層間絶縁膜を貫通する溝と、
(c)前記溝に埋め込まれた配線と、
(d)前記配線を埋め込んだ第4層間絶縁膜上に形成された第5層間絶縁膜とを備え、
前記第5層間絶縁膜は、前記第4層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置。
【請求項13】
前記第4層間絶縁膜および前記第5層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項12記載の半導体装置。
【請求項14】
半導体素子および複数の配線層を有する半導体装置の製造方法であって、
(a)半導体基板上に前記半導体素子を形成する工程と、
(b)前記半導体素子上に第1層間絶縁膜を形成する工程と、
(c)前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、
(d)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝を形成する工程と、
(e)前記溝内を含む前記第2層間絶縁膜上に導体膜を形成する工程と、
(f)前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程とを備え、
前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置の製造方法。
【請求項15】
前記第1層間絶縁膜および前記第2層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項14記載の半導体装置の製造方法。
【請求項16】
前記第1層間絶縁膜は、シランガスを原料として生成された酸化シリコン膜であり、前記第2層間絶縁膜は、TEOSを原料として生成された酸化シリコン膜であることを特徴とする請求項15記載の半導体装置の製造方法。
【請求項17】
前記第1層間絶縁膜および前記第2層間絶縁膜は、高密度プラズマ化学気相成長法よりもイオン密度の低いプラズマ化学気相成長法により形成することを特徴とする請求項14記載の半導体装置の製造方法。
【請求項18】
さらに、
(g)前記配線を埋め込んだ前記第2層間絶縁膜上に第3層間絶縁膜を形成する工程を備え、
前記第3層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする請求項14記載の半導体装置の製造方法。
【請求項19】
半導体素子および複数の配線層を有する半導体装置の製造方法であって、
(a)第4層間絶縁膜を形成する工程と、
(b)前記第4層間絶縁膜を貫通する溝を形成する工程と、
(c)前記溝内を含む前記第4層間絶縁膜上に導体膜を形成する工程と、
(d)前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程と、
(e)前記配線を埋め込んだ前記第4層間絶縁膜上に第5層間絶縁膜を形成する工程とを備え、
前記第5層間絶縁膜は、前記第4層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置の製造方法。
【請求項20】
前記第4層間絶縁膜および前記第5層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項19記載の半導体装置の製造方法。
【請求項1】
半導体素子および複数の配線層を有する半導体装置であって、
(a)前記半導体素子上に形成された第1層間絶縁膜と、
(b)前記第1層間絶縁膜上に形成された第2層間絶縁膜と、
(c)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝と、
(d)前記溝に埋め込まれた配線とを備え、
前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置。
【請求項2】
前記第1層間絶縁膜および前記第2層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1層間絶縁膜は、シリコン原子に対する酸素原子の割合が1.5以上1.9未満であることを特徴とする請求項2記載の半導体装置。
【請求項4】
前記第1層間絶縁膜の膜厚は、100nm以上300nm以下であることを特徴とする請求項2記載の半導体装置。
【請求項5】
前記第1層間絶縁膜は、シランガスを原料として生成された酸化シリコン膜であり、前記第2層間絶縁膜は、TEOSを原料として生成された酸化シリコン膜であることを特徴とする請求項2記載の半導体装置。
【請求項6】
前記第1層間絶縁膜および前記第2層間絶縁膜は、高密度プラズマ化学気相成長法よりもイオン密度の低いプラズマ化学気相成長法により形成されていることを特徴とする請求項1記載の半導体装置。
【請求項7】
さらに、前記配線を埋め込んだ前記第2層間絶縁膜上に形成された第3層間絶縁膜を備え、
前記第3層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする請求項1記載の半導体装置。
【請求項8】
前記第1層間絶縁膜、前記第2層間絶縁膜および前記第3層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項7記載の半導体装置。
【請求項9】
前記第1層間絶縁膜と前記第3層間絶縁膜とを合わせた膜厚は、100nm以上300nm以下であることを特徴とする請求項8記載の半導体装置。
【請求項10】
前記半導体素子は、不揮発性メモリ素子であることを特徴とする請求項1記載の半導体装置。
【請求項11】
前記配線は、タングステン膜または銅膜より形成されていることを特徴とする請求項1記載の半導体装置。
【請求項12】
半導体素子および複数の配線層を有する半導体装置であって、
(a)第4層間絶縁膜と、
(b)前記第4層間絶縁膜を貫通する溝と、
(c)前記溝に埋め込まれた配線と、
(d)前記配線を埋め込んだ第4層間絶縁膜上に形成された第5層間絶縁膜とを備え、
前記第5層間絶縁膜は、前記第4層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置。
【請求項13】
前記第4層間絶縁膜および前記第5層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項12記載の半導体装置。
【請求項14】
半導体素子および複数の配線層を有する半導体装置の製造方法であって、
(a)半導体基板上に前記半導体素子を形成する工程と、
(b)前記半導体素子上に第1層間絶縁膜を形成する工程と、
(c)前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程と、
(d)前記第1層間絶縁膜および前記第2層間絶縁膜を貫通する溝を形成する工程と、
(e)前記溝内を含む前記第2層間絶縁膜上に導体膜を形成する工程と、
(f)前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程とを備え、
前記第1層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置の製造方法。
【請求項15】
前記第1層間絶縁膜および前記第2層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項14記載の半導体装置の製造方法。
【請求項16】
前記第1層間絶縁膜は、シランガスを原料として生成された酸化シリコン膜であり、前記第2層間絶縁膜は、TEOSを原料として生成された酸化シリコン膜であることを特徴とする請求項15記載の半導体装置の製造方法。
【請求項17】
前記第1層間絶縁膜および前記第2層間絶縁膜は、高密度プラズマ化学気相成長法よりもイオン密度の低いプラズマ化学気相成長法により形成することを特徴とする請求項14記載の半導体装置の製造方法。
【請求項18】
さらに、
(g)前記配線を埋め込んだ前記第2層間絶縁膜上に第3層間絶縁膜を形成する工程を備え、
前記第3層間絶縁膜は、前記第2層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする請求項14記載の半導体装置の製造方法。
【請求項19】
半導体素子および複数の配線層を有する半導体装置の製造方法であって、
(a)第4層間絶縁膜を形成する工程と、
(b)前記第4層間絶縁膜を貫通する溝を形成する工程と、
(c)前記溝内を含む前記第4層間絶縁膜上に導体膜を形成する工程と、
(d)前記溝以外に形成された前記導体膜を除去することにより、前記溝に埋め込まれた前記導体膜よりなる配線を形成する工程と、
(e)前記配線を埋め込んだ前記第4層間絶縁膜上に第5層間絶縁膜を形成する工程とを備え、
前記第5層間絶縁膜は、前記第4層間絶縁膜を構成する酸素原子およびシリコン原子を含む膜に比べて、酸素原子に対するシリコン原子の割合が大きい膜であることを特徴とする半導体装置の製造方法。
【請求項20】
前記第4層間絶縁膜および前記第5層間絶縁膜は、酸化シリコン膜であることを特徴とする請求項19記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2007−88018(P2007−88018A)
【公開日】平成19年4月5日(2007.4.5)
【国際特許分類】
【出願番号】特願2005−271745(P2005−271745)
【出願日】平成17年9月20日(2005.9.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年4月5日(2007.4.5)
【国際特許分類】
【出願日】平成17年9月20日(2005.9.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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