【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】強誘電体キャパシタを用いた信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１表面部に形成された不純物拡散層１０２と、半導体基板１０１上に形成された層間絶縁膜１０７と、層間絶縁膜１０７を貫通し、上面が層間絶縁膜１０７の上面より高く、層間絶縁膜１０７の上面より高い領域が凸状に形成され、不純物拡散層１０２と接触するコンタクトプラグ１１１と、コンタクトプラグ１１１上及び層間絶縁膜１０７の所定領域上に形成されたキャパシタ下部電極膜１１４と、キャパシタ下部電極膜１１４上に形成された強誘電体膜１１６と、強誘電体膜１１６上に形成されたキャパシタ上部電極膜１１７と、を備える。下部電極１１４ｂ中にグレインはほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止され、コンタクトプラグの酸化が抑制される。 （もっと読む）

【課題】動作信頼性を向上させる半導体記憶装置を提供すること。
【解決手段】電荷蓄積層２５と制御ゲート２７とを含み、閾値に応じて２値以上のデータを保持可能な複数のメモリセルと、前記メモリセルのゲート２７または電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部２とを具備する。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】減圧されるチャンバ６２と、チャンバ６２内において、露出するレジスト膜４９を有する半導体基板１を複数支持する基板ホルダ６４と、基板ホルダ６４の配置領域の外側に設けられ、チャンバ６２内に酸素ガスを供給する供給孔７２が複数箇所に形成されたガス供給管７１と、チャンバ６２内の流体を吸い込む排気孔が設けられた排気管７４と、レジスト膜４９をアッシングさせるための酸素ガスを活性化する高周波電源６６と、を有する。 （もっと読む）

【課題】均一な結晶性を有する強誘電体膜を形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、プラチナ、パラジウム、ロジウム又はオスミウムである貴金属を含む貴金属膜である第１の導電膜４４を形成する工程と、第１の導電膜上に、膜厚が０．１ｎｍ以上、３ｎｍ以下であり、貴金属の酸化物を含む非晶質の第２の導電膜４５を形成する工程と、スパッタリング法又はゾル・ゲル法により、第２の導電膜上に強誘電体膜５０を直接形成する工程と、熱処理を行うことにより、強誘電体膜を結晶化する工程と、強誘電体膜上に第３の導電膜を形成する工程と、パターニングすることにより、第１の導電膜と第２の導電膜とを含む下部電極と、強誘電体膜を含むキャパシタ誘電体膜と、第３の導電膜を含む上部電極とを有するキャパシタを形成する工程とを有している。 （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）

【課題】従来の半導体装置では、周辺回路素子領域に配置した補償容量素子により信号遅延が生じる問題があった。
【解決手段】本発明にかかる半導体装置は、メモリセルが配置される第１の領域と、機能回路が配置される第２の領域１０と、第１の領域に形成されるセルコンデンサと、第２の領域１０に形成される補償容量素子（３６〜３８）と、を備え、補償容量素子（３６〜３８）は、セルコンデンサと同一の下部電極３６と、容量絶縁膜３７と、上部電極３８とからなり、機能回路のトランジスタのドレイン拡散層４４、４６又はゲート電極３２の上方を除いて、第２の領域１０の上層を覆うように形成される。 （もっと読む）

【課題】トレードオフの関係にある繰り返し動作回数と低電圧動作特性とを同時に満足させることの可能な記憶素子を提供する。
【解決手段】下部電極３と上部電極６の間に高抵抗層４とイオン源層５とを備える。高抵抗層４は、Ｔｅを含む酸化物から構成されている。Ｔｅ以外の他の元素、例えばＡｌや、Ｚｒ，Ｔａ，Ｈｆ，Ｓｉ，Ｇｅ，Ｎｉ，Ｃｏ，ＣｕおよびＡｕのいずれかを添加してもよい。ＴｅにＡｌを添加し、更にＣｕおよびＺｒを加えたものとする場合、高抵抗層４の組成比は、酸素を除いて、３０≦Ｔｅ≦１００原子％、０≦Ａｌ≦７０原子％、および０≦Ｃｕ＋Ｚｒ≦３６原子％の範囲で調整することが望ましい。イオン源層５は、少なくとも一種の金属元素と、Ｔｅ，ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とから構成される。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】シリコン基板１上に強誘電体キャパシタ３７を形成する際、下部電極膜２５の上に、アモルファス又は微結晶の酸化導電膜２６を形成する。酸化導電膜２６を熱処理により結晶化した後、強誘電体膜２７の初期層２７Ａの形成時に酸化導電膜２６を還元することにより、結晶粒が小さく且つ配向が整った第２の導電膜２６Ａを形成する。強誘電体膜２７は、ＭＯＣＶＤ法により形成し、その初期層２７Ａは第２の導電膜２６Ａの結晶配向に倣って成長する。これにより、強誘電体膜２７の表面モフォロジが良好になる。 （もっと読む）

【課題】占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。周辺領域Ａｒ２において、所定位置からカラム方向の（４ｍ−３）番目（ｍは正の整数）及び（４ｍ−２）番目に位置する第１メタル２７は、そのロウ方向の一端側にコンタクト接続部２７ｂを有する。周辺領域において、所定位置からカラム方向の（４ｍ−１）番目及び４ｍ番目に位置する第１メタル２７は、そのロウ方向の他端側にコンタクト接続部２７ａを有する。 （もっと読む）

【課題】強誘電体メモリとその製造方法において、デバイスの信頼性を向上させること。
【解決手段】シリコン基板３０と、シリコン基板３０に形成されたトランジスタTR₁〜TR₃と、トランジスタTR₁〜TR₃を覆い、コンタクトホール４５ａが形成された層間絶縁膜４５と、コンタクトホール４５ａ内に形成され、トランジスタTR₁〜TR₃と電気的に接続されたコンタクトプラグ５０と、コンタクトプラグ５０の上に形成された強誘電体キャパシタQとを有し、コンタクトプラグ５０は、第１のグルー膜４２、第１のメタル膜４３、及び第２のメタル膜４８をこの順に形成してなる強誘電体メモリによる。 （もっと読む）

【課題】コンタクトプラグの断面積及び層毎のコンタクト接続部の面積を縮小することができる積層構造を有する半導体記憶装置と、その製造方法を提供する。
【解決手段】半導体基板と、この半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数積層してなるセルアレイブロックと、複数の前記セルアレイ層の複数の第１の配線間、複数の第２の配線間、前記第１若しくは第２の配線及び前記半導体基板間、又は前記第１若しくは第２の配線及び他の金属配線間を接続する前記セルアレイ層の積層方向に延びる複数のコンタクトプラグとを備え、所定の前記セルアレイ層の第１又は第２の配線は、前記コンタクトプラグの両側面と接触するコンタクト接続部が形成されている （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】動作信頼性を向上させる半導体記憶装置を提供すること。
【解決手段】基板１０上にゲート膜を介在して形成された蓄積層と、前記蓄積層上に形成された第１絶縁膜１６と、前記第１絶縁膜１６上に形成された制御ゲート１７とを含むゲート電極と、ソース及びドレインとして機能する不純物拡散層１３とを備えた複数のメモリセルと、前記ゲート電極１７の側面上に形成され、少なくとも前記第１絶縁膜の側面を被覆するように、且つ前記第１絶縁膜と前記制御ゲートとの間に形成されたバリア膜１８、１９と、前記基板１０上に形成され、隣接する前記メモリセルの前記ゲート電極１７間を埋設する第２絶縁膜２１とを具備し、前記バリア膜は、前記メモリセルのアニール時に前記第１絶縁膜１６への前記第２絶縁膜２１及び前記制御ゲート１７を構成する原子が拡散することを防止する材料を用いて形成される。 （もっと読む）

【課題】プレート線と各メモリセルブロックとの間の配線およびビット線の配線の設計を容易化し、微細化に適した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、並列接続されたセルトランジスタおよび強誘電体キャパシタがセルを成し、セルが直列接続されて第１から第８のセルブロックを成し、該セルブロックは、同一のワード線に接続され、該セルブロックの一端はブロック選択トランジスタを介してビット線に接続され、該セルブロックの他端は互いに異なるプレート線に接続され、動作時において、第１から第４のビット線のうちの１本のビット線、および、第５から第８のビット線のうち１本のビット線が選択的にセンスアンプに接続され、ビット線とプレート線との間に直列接続されるメモリセル数は、第１から第４のメモリセルブロックにおいて各々異なり、尚且つ、第５から第８のメモリセルブロックにおいて各々異なる。 （もっと読む）

【課題】異なる特性を有するリセスチャネル型のトランジスタを同一工程で同時に形成する。
【解決手段】ハードマスク７１〜７３を用いて半導体基板２をエッチングし、ハードマスク７１〜７３の側面にサイドウォール絶縁膜３８を形成し、ハードマスク７１，７２の側面に形成されたサイドウォール絶縁膜３８を選択的に除去し、ハードマスク７１〜７３とサイドウォール絶縁膜３８を用いて半導体基板２をさらにエッチングし、ハードマスク７１〜７３に覆われていた半導体基板２の一部にそれぞれゲートトレンチ１２，２２，３２を同時に形成する工程と、ゲートトレンチ１２，２２，３２の内部にゲート電極１３，２３，３３を形成する工程と備える。これにより、フィン状領域２１ｆ，３１ｆの高さが異なる複数のリセスチャネル型トランジスタを同時に形成することができる。 （もっと読む）

【課題】メモリセルの結晶性の向上を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】シリコン基板上に形成され、２つの選択ゲートトランジスタ間に直列に複数個接続されたメモリセルを備えた、ＮＡＮＤ型フラッシュメモリであって、上面に垂直な方向が第１の結晶面方位＜００１＞方向であるシリコン基板と、シリコン基板上に形成され、第１の溝が第２の結晶面方位＜１００＞または＜０１０＞方向に沿って延びかつシリコン基板の上面を露出させるように貫通して形成された、埋め込み絶縁膜と、第１の溝内および埋め込み絶縁膜上に固相エピタキシャル成長により形成されシリコン基板と同じ面方位を有する結晶状のシリコン膜と、シリコン膜上に形成されたトンネル絶縁膜上に形成されメモリセルを構成する電荷蓄積層と、を備える。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法を提供する。
【解決手段】要素メモリ層を複数積層した不揮発性記憶装置において、要素メモリ層のそれぞれは、複数の第１配線５０と、第２配線７０と、第１配線５０と第２配線７０との間に設けられ、記録層を含む積層構造体６０と、を有し、第１及び第２配線の少なくともいずれか一方は、配線どうしの間隔が狭い部分と広い部分とを有する。これら配線どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、配線どうしの間隔が広い部分に配線に接続された接続部（第１接続部５２、第２接続部７２）が設けられている。記録層には、例えば、抵抗変化材料や相変化メモリ材料を用いることができる。積層構造体６０は、バリア層やヒータ層、各種の整流素子を含むことができる。 （もっと読む）

【課題】動作信頼性を向上させるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板中１０の第１活性領域上に第１ゲート絶縁膜１４を介在して形成され、電荷を蓄積する第１絶縁膜１５と、第１絶縁膜１５上に、第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、第２絶縁膜１６上に形成された第１金属膜１８と、第１金属膜１８上にシリサイド膜で形成された制御ゲート電極１７と、ソース及びドレインとして機能する不純物拡散層１３とを備えたメモリセルトランジスタＭＴと、半導体基板中１０の第２活性領域上に第２ゲート絶縁膜３３を介在して形成された第１導電膜３５と、第１導電膜３５上に形成された第２金属膜１９と、第２金属膜１９上にシリサイド膜で形成された第２導電膜１７とを含む積層ゲートを備えたＭＯＳトランジスタとを具備する。 （もっと読む）