【課題】導電膜を含む層の加工によって密の配線と疎の配線とが混在して形成された配線層で、所望の配線間の領域にのみ空隙を形成することができる電子部品の製造方法を提供する。
【解決手段】実施形態によれば、電子部品の製造方法は、まず、密の配線と疎の配線とを含む配線パターンとなるように、基板１上の導電性材料膜を含む加工対象を加工する。ついで、密の配線の形成領域にのみ配線間を埋め込む犠牲膜１１１を形成した後、基板１上に絶縁膜１１２を形成する。絶縁膜１１２上にレジスト１１３を塗布し、密の配線の形成領域上の一部と疎の配線の形成領域とが露出するようにレジスト１１３のパターニングを行った後、レジスト１１３をマスクとして絶縁膜１１２をエッチングする。さらに、密の配線の形成領域上の一部を通して、犠牲膜１１１を除去する。そして、疎の配線の形成領域で隣接する配線間を埋め込むように基板１上に埋込絶縁膜１１４を形成する。 （もっと読む）

【課題】低電流動作に優れると共に良好な保持特性を有する記憶素子および記憶装置を提供する。
【解決手段】下部電極１０、記憶層２０および上部電極３０をこの順に積層した記憶素子１において、記憶層２０はテルルを（Ｔｅ）を最も多く含む層を有する抵抗変化層２２と、アルミニウム（Ａｌ）を２７．７原子％以上４７．４原子％以下の範囲内で含有するイオン源層２１とを有する。これにより、消去時に抵抗変化層２２中に析出した金属元素がイオン源層２１へ溶解しやすくなると共に、書き込みおよび消去後の抵抗状態が維持される。 （もっと読む）

【課題】信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置の製造方法を提供する。
【解決手段】ゲート配線１６ａを形成するのと同時に形成された位置合わせマーク１６ｆに対して位置合わせして、コンタクトホールの第１の部分パターン６１ａ_１をゲート配線の一部と重なり合うようにフォトレジスト膜に露光する工程と、活性領域１１ｂを形成するのと同時に形成された位置合わせマーク１１ｆに対して位置合わせして、コンタクトホールの第２の部分パターン６１ａ_２を活性領域の一部と重なり合うようにフォトレジスト膜に露光する工程と、フォトレジスト膜を現像し、第１の部分パターンと第２の部分パターンとが露光された箇所に開口部を形成する工程と、フォトレジスト膜をマスクとして絶縁膜をエッチングし、ゲート配線とソース／ドレイン拡散層２０とに達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】高集積化を図ることができる半導体記憶装置の製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、基板上に第１膜と第２膜とを交互に積層して第１積層体を形成する工程と、前記第１積層体上に第３膜と第４膜とを交互に積層して第２積層体を形成する工程と、前記第１膜のエッチング速度よりも前記第３膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第２積層体及び前記第１積層体を貫く貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体部材を形成する工程と、を備える。そして、前記第１膜と前記第２膜とを相互に異なる材料によって形成し、前記第３膜と前記第４膜とを相互に異なる材料によって形成し、前記第１膜と前記第３膜とを相互に異なる材料によって形成する。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路を提供する。
【解決手段】一時記憶回路は複数の記憶素子を有し、複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号によってオン状態を選択された第１のトランジスタを介して、データに対応する信号電位を第２のトランジスタのゲートに入力し、ゲートに入力される制御信号によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持し、第２のトランジスタのソース及びドレインの一方を第１の電位としたとき、第２のトランジスタのソースとドレイン間の状態を検出することによってデータを読み出す。 （もっと読む）

【課題】電源電圧の供給が停止した後もデータ保持可能な記憶素子を提供する。消費電力の低減可能な信号処理回路を提供する。
【解決手段】クロック信号に同期してデータを保持する記憶素子において、酸化物半導体層にチャネルが形成されるトランジスタ及び容量素子を用いることより、電源電圧の供給が停止した間もデータ保持ができる。ここで、電源電圧の供給を停止する前に、クロック信号のレベルを一定に保った状態で当該トランジスタをオフ状態とすることにより、データを正確に容量素子に保持させることができる。また、このような記憶素子を、ＣＰＵ、メモリ、及び周辺制御装置のそれぞれに用いることによって、ＣＰＵを用いたシステム全体で、電源電圧の供給停止を可能とし、当該システム全体の消費電力を削減することができる。 （もっと読む）

【課題】容量素子の容量の増大が実現される半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、半導体基板１内の記憶回路領域に形成されており、多層配線層内に設けられた凹部４０内に埋め込まれた少なくとも１以上の容量素子１９および周辺回路を有する記憶回路２００と、平面視において、半導体基板１内の記憶回路領域とは異なる領域である論理回路領域に形成された論理回路１００と、当該凹部４０内において、下部電極１４、容量絶縁膜１５、及び上部電極１６から構成される前記容量素子１９上に積層している上部接続配線１８と、容量素子１９が埋め込まれている配線層のうち最上層に設けられた論理回路１００を構成する配線８ｂの上面に接するように設けられたキャップ層６ｃと、を備え、上部接続配線１８の上面３０とキャップ膜６ｃの上面３４とが、同一面を構成している。 （もっと読む）

【課題】トランジスタの素子領域の端部に形成される寄生トランジスタの影響を軽減することができる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０内に形成された素子領域１０Ａと、素子領域１０Ａ上に形成された第１のゲート絶縁膜１４と、第１のゲート絶縁膜１４上に形成された第１のゲート電極１５と、第１のゲート電極１５上に形成され、開口を有するゲート間絶縁膜１６と、ゲート間絶縁膜１６上に形成され、開口を介して第１のゲート電極１５と接する第２のゲート電極１２と、素子領域１０Ａ、第１のゲート絶縁膜１４および第１のゲート電極１５によって形成された積層構造を囲む素子分離領域１１とを備える。素子領域１０Ａの側面、第１のゲート絶縁膜１４の側面及び第１のゲート電極１５の側面と、素子分離領域１１との間には空隙１８Ａが形成されている。 （もっと読む）

【課題】強誘電体膜を薄膜化して低電圧の動作を可能にしつつ、飽和反転電荷量を増大ささせる。
【解決手段】半導体装置は、下部電極４１と、強誘電体膜３６と、上部電極３５とから形成されるキャパシタ４２を有する。強誘電体膜３６は、ＰＺＴから形成され、膜厚方向の中央部分のＴｉの含有量が他の領域の比べて多くなっている。Ｔｉの分布は、膜厚方向の中央から上下の電極３５，４１に向けて減少するような分布である。さらに、Ｓｒなどのドーパント元素の含有量が、下部電極４１との界面で最も多く、上部電極３５に向けて減少する分布を有する。 （もっと読む）

【課題】所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の上方に形成された強誘電体キャパシタ６２は、下部電極４８と、強誘電体特性を備えた誘電体膜（強誘電体膜）５０と、上部電極６０とを有する。上部電極５０は、Ｉｒ等の導電材料を添加して導電性を付与した強誘電体材料により形成された導電体酸化物膜５２を備え、この導電体酸化物膜５２が誘電体膜５０に接している。これにより、誘電体膜５０と上部電極膜６０との間に常誘電体層が発生することが抑制され、所望の特性を維持しつつ誘電体膜５０のより一層の薄膜化が可能になる。 （もっと読む）

【課題】動作速度の向上と面積の縮小を図る。
【解決手段】半導体記憶装置は、半導体基板１００と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部Ａと、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔１０６内に形成されて前記半導体基板に接続された単結晶半導体層１０９と、前記単結晶半導体層上に形成された回路部Ｂと、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもＧｅ濃度が高い。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能（不揮発性）で、且つ、書き込み回数にも制限が無い、新たな構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。なお、複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持を行う。 （もっと読む）

【課題】ＣＭＯＳプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。 （もっと読む）

【課題】製造工程のリワーク率および製品の不良率を低下させることが可能な、半導体デバイスの製造方法を提供する。
【解決手段】半導体基板上の第１の被加工膜に第１のパターンを形成する工程と、第１のパターンにおける所定の方向の寸法である第１の距離を測定する第１の測定工程と、第１のパターン上に第２の被加工膜を形成する工程と、第２の被加工膜上に形成したフォトレジストに第２のパターンを形成する工程と、第２のパターンにおける所定の方向の寸法である第２の距離を測定する第２の測定工程と、を有し、第２のパターンの良否判定が、第１の距離と、第１の距離および第２の距離から求まる算出値とのうち、少なくとも一方によって決定されるものである。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）