一時記憶回路、記憶装置、信号処理回路

【課題】トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路を提供する。
【解決手段】一時記憶回路は複数の記憶素子を有し、複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号によってオン状態を選択された第１のトランジスタを介して、データに対応する信号電位を第２のトランジスタのゲートに入力し、ゲートに入力される制御信号によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持し、第２のトランジスタのソース及びドレインの一方を第１の電位としたとき、第２のトランジスタのソースとドレイン間の状態を検出することによってデータを読み出す。

【発明の詳細な説明】
【技術分野】
【０００１】
電源電圧の供給を停止しても記憶している論理状態（データ）が消えない不揮発性の記憶素子を用いた半導体装置に関する。特に、不揮発性の記憶素子を用いたページバッファ等の一時記憶回路に関する。当該一時記憶回路を有する記憶装置に関する。また、当該記憶装置を用いた信号処理回路に関する。更に当該記憶装置や当該信号処理回路を用いた電子機器に関する。
【背景技術】
【０００２】
ページバッファを備えたメモリ（記憶装置）において、ページバッファは、メモリを構成するメモリセルアレイの少なくとも１ブロック分（例えば、同一のワード線に電気的に接続された複数のメモリセル分）に対応するデータを一時的に保持する機能を有する。メモリに入力されたデータをページバッファに保持した後、ページバッファに保持されたデータをメモリセルアレイの１ブロックに書き込む。また、メモリセルアレイの１ブロックに保持されたデータを読み出してページバッファに保持した後、ページバッファに保持されたデータを読み出す。または、ページバッファに保持されたデータをメモリセルアレイの１ブロックに再び書き込む。または、ページバッファに保持されたデータをメモリセルアレイの別の１ブロックに書き込むことができる。
【０００３】
特許文献１に記載のページバッファは、ラッチ回路と、ラッチ回路へのデータの入力を選択するスイッチとして機能するトランジスタと、ラッチ回路からのデータの出力を選択するスイッチとして機能するトランジスタと、の組を複数有する。ラッチ回路は、２つのインバータでなるフリップフロップによって構成されている（特許文献１中、図１等参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７６８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に示すようなページバッファでは、回路を構成するトランジスタの数が多い。例えば、インバータは２つのトランジスタで構成されるとすると、ラッチ回路は少なくとも４つのトランジスタで構成される。また、ラッチ回路へのデータ入力及びラッチ回路からのデータ出力を選択するスイッチとして、少なくとも２つのトランジスタが必要である。そのため、ページバッファを構成する複数の記憶素子それぞれは、少なくとも６つのトランジスタが必要である。そのため、ページバッファの回路面積が大きく、回路の集積が困難である。
【０００６】
また、特許文献１に示すようなページバッファでは、ページバッファを構成する複数の記憶素子それぞれは、電源電圧が供給されているときのみデータを保持する、揮発性の記憶素子である。そのため、ページバッファにおいてデータの入出力が無い間も、電源電圧が必要となる。
【０００７】
そこで、トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路（例えば、ページバッファ）を提供することを課題の一つとする。
【０００８】
また、トランジスタの数を少なくした構成であって、且つ電源電圧の供給を停止しても記憶しているデータが消えない記憶素子を用いた一時記憶回路（例えば、ページバッファ）を提供することを課題の一つとする。
【０００９】
更に、電源電圧の供給を停止しても記憶しているデータが消えない記憶素子を用いたメモリセルアレイと、上記一時記憶回路（例えば、ページバッファ）と、を有する記憶装置を提供することを課題の一つとする。
【課題を解決するための手段】
【００１０】
（一時記憶回路の構成の一態様）
本発明の一時記憶回路の構成の一態様は、以下のとおりである。
【００１１】
なお、一時記憶回路とは、記憶装置においてメモリセルアレイとは別に設けられ、メモリセルアレイの少なくとも１ブロック分（例えば、同一のワード線に電気的に接続された複数のメモリセル分）に対応するデータを一時的に保持する機能を有する回路のことを示すものとする。一時記憶回路は、例えば、ページバッファである。また、一時記憶回路として、データラッチ回路もその範疇に含める。
【００１２】
（一時記憶回路の構成１）
複数の記憶素子を有し、複数の記憶素子それぞれは、以下の（記憶素子の構成１）とする。
【００１３】
（記憶素子の構成１）
第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、第１のトランジスタのゲートは第１の配線と電気的に接続され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第４の配線と電気的に接続される。
【００１４】
上記（記憶素子の構成１）において、更に容量素子を有してもよい。容量素子の一対の電極のうちの一方は、第２のトランジスタのゲートと電気的に接続された構成とすることができる。また、容量素子の一対の電極のうちの他方は、第５の配線と電気的に接続された構成とすることができる。
【００１５】
上記（記憶素子の構成１）を別の表現で表すと以下のとおりになる。
【００１６】
第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状態を選択された第１のトランジスタを介して、データに対応する信号電位（第２の配線に入力される信号電位）を第２のトランジスタのゲートに入力する。その後、ゲートに入力される制御信号（第１の配線に入力される制御信号）によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持する。そして、第２のトランジスタのソース及びドレインの一方（第３の配線）を所定の電位（第１の電位、例えば、低電源電位）としたとき、当該信号電位に応じて、第２のトランジスタのソースとドレイン間の状態が異なる。ここで、トランジスタのソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。なお、導通状態においてオン抵抗の抵抗値が異なる複数の状態があってもよい。第２のトランジスタのソースとドレイン間の状態を検出することによって、記憶素子に保持されたデータを読み出す。
【００１７】
なお、（記憶素子の構成１）において、更に容量素子を有する場合、第５の配線の電位を制御することによって、記憶素子に保持されたデータに関わらず、第２のトランジスタをオン状態、つまり、トランジスタのソースとドレイン間を導通状態とすることもできる。また、第５の配線の電位を制御することによって、記憶素子に保持されたデータに関わらず、第２のトランジスタをオフ状態、つまり、トランジスタのソースとドレイン間を非導通状態とすることもできる。
【００１８】
上記（一時記憶回路の構成１）とは別の構成の一時記憶回路を、（一時記憶回路の構成２）として以下に示す。
【００１９】
（一時記憶回路の構成２）
複数の記憶素子を有し、複数の記憶素子それぞれは、以下の（記憶素子の構成２）とする。
【００２０】
（記憶素子の構成２）
トランジスタと、容量素子とを有し、トランジスタはチャネルが酸化物半導体層に形成され、トランジスタのゲートは第１の配線と電気的に接続され、トランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方と電気的に接続される。
【００２１】
上記（記憶素子の構成２）において、容量素子の一対の電極のうちの他方は、第３の配線と電気的に接続された構成とすることができる。第３の配線は、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。
【００２２】
上記（記憶素子の構成２）を別の表現で表すと以下のとおりになる。
【００２３】
トランジスタと、容量素子とを有し、トランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状態を選択されたトランジスタを介して、データに対応する信号電位（第２の配線に入力される信号電位）を容量素子の一対の電極のうちの一方に入力する。その後、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってトランジスタをオフ状態とすることによって、容量素子に当該信号電位を保持する。そして、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってトランジスタをオン状態として、第２の配線から容量素子の一対の電極のうちの一方に保持されていた電位を検出することによって、記憶素子に保持されたデータを読み出す。
【００２４】
以上が、一時記憶回路の構成の一態様である。
【００２５】
（記憶装置）
なお、本発明の記憶装置の一態様は、上記一時記憶回路と読み出し回路とを有する構成とすることができる。
【００２６】
一時記憶回路が有する記憶素子として上記（記憶素子の構成１）を適用した場合の読み出し回路の一態様は、以下の（読み出し回路の構成１）とすることができる。
【００２７】
（読み出し回路の構成１）
読み出し回路は、複数の読み出し素子を有し、複数の読み出し素子それぞれは、第６の配線と、負荷と、スイッチと、センスアンプとを有する構成とすることができる。なお、複数の読み出し素子において、第６の配線は共有することもできる。
【００２８】
読み出し素子が動作する際、第６の配線には、一定の電位（例えば、第１の電位とは異なる第２の電位、例えば高電源電位）が入力される。第４の配線は、オン状態となったスイッチ及び負荷を順に介して第６の配線と電気的に接続される。こうして、第２のトランジスタのソースとドレイン間の状態に応じて、負荷とスイッチとの接続部分（以下、ノードＭという）の電位が定まる。言い換えると、第２のトランジスタのソースとドレイン間が非導通状態の場合には、ノードＭと第３の配線との電気的接続は切断されるため、第６の配線の電位（第２の電位）（またはそれに近い電位）がノードＭの電位となる。一方、第２のトランジスタのソースとドレイン間が導通状態の場合には、第２のトランジスタのソースとドレイン間のオン抵抗の抵抗値をＲｔとし、負荷の抵抗値をＲ０とすると、第３の配線の電位（第１の電位）と第６の配線の電位（第２の電位）との電位差がＲｔとＲ０で抵抗分割され、ノードＭの電位が定まる。
【００２９】
そして、ノードＭの電位をセンスアンプに入力し、増幅することによって、記憶素子に保持されたデータを読み出す。例えば、センスアンプはオペアンプを用いて構成することができる。このとき、オペアンプの非反転入力端子にノードＭの電位を入力し、オペアンプの反転入力端子には参照電位が入力される構成とすることができる。オペアンプは、ノードＭの電位と参照電位とを比較し、ハイレベル電位またはローレベル電位を出力、つまり信号「１」または信号「０」を出力する。この出力信号は、記憶素子に保持されたデータに対応する信号であるため、当該信号から記憶素子に保持されたデータを読み出すことができる。なお、センスアンプの出力信号をインバータ等の演算回路に入力し、センスアンプの出力信号の反転信号を読み出し素子の出力としてもよい。
【００３０】
一時記憶回路が有する記憶素子として上記（記憶素子の構成２）を適用した場合の読み出し回路の一態様は、以下の（読み出し回路の構成２）とすることができる。
【００３１】
（読み出し回路の構成２）
読み出し回路は、複数の読み出し素子を有し、複数の読み出し素子それぞれは、センスアンプを有する構成とすることができる。
【００３２】
ゲートに入力される制御信号（第１の配線に入力される制御信号）によってトランジスタをオン状態とすると、容量素子の一対の電極のうちの一方の電位は第２の配線に出力される。そして、第２の配線の電位をセンスアンプに入力し、増幅することによって、記憶素子に保持されたデータを読み出す。例えば、センスアンプはオペアンプを用いて構成することができる。このとき、オペアンプの非反転入力端子に第２の配線の電位を入力し、オペアンプの反転入力端子には参照電位が入力される構成とすることができる。オペアンプは、第２の配線の電位と参照電位とを比較し、ハイレベル電位またはローレベル電位を出力、つまり信号「１」または信号「０」を出力する。この出力信号は、記憶素子に保持されたデータに対応する信号であるため、当該信号から記憶素子に保持されたデータを読み出すことができる。なお、センスアンプの出力信号をインバータ等の演算回路に入力し、センスアンプの出力信号の反転信号を読み出し素子の出力としてもよい。
【００３３】
（メモリセルアレイ及びその駆動回路を含む記憶装置の一態様）
本発明の記憶装置の一態様は、上記一時記憶回路（（記憶素子の構成１）を複数有するもの、または（記憶素子の構成２）を複数有するもの）と、上記一時記憶回路からデータを読み出す上記読み出し回路（以下、第１の読み出し回路と呼ぶ）の他に更に、複数の記憶素子を有するメモリセルアレイと、メモリセルアレイからデータを読み出す第２の読み出し回路と、ｘデコーダと、ｙデコーダと、とを有する構成とすることができる。なお、一時記憶回路、第１の読み出し回路、第２の読み出し回路、ｘデコーダ、及びｙデコーダは、メモリセルアレイの駆動回路と呼ぶこともできる。
【００３４】
記憶装置に入力されたデータは、一時記憶回路に保持される。第１の読み出し回路によって一時記憶回路から読み出されたデータは、メモリセルアレイに含まれるメモリセルのうち、ｘデコーダ及びｙデコーダによって指定されたメモリセルに書き込まれる構成とすることができる。ここで、ｘデコーダ及びｙデコーダによって複数のメモリセルを同時に指定することができる。以下、同時に指定される複数のメモリセルをブロックと呼ぶことにする。
【００３５】
また、メモリセルアレイに含まれるメモリセルのうち、ｘデコーダ及びｙデコーダによって指定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路によって読み出され、読み出されたデータが一時記憶回路に保持される。そして、一時記憶回路に保持されたデータを、第１の読み出し回路によって読み出し、記憶装置から出力することができる。
【００３６】
メモリセルアレイに含まれるメモリセルのうち、ｘデコーダ及びｙデコーダによって指定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路によって読み出され、読み出されたデータが一時記憶回路に保持される。そして、一時記憶回路に保持されたデータを、第１の読み出し回路によって読み出し、ｘデコーダ及びｙデコーダによって指定された別のメモリセル（または別のブロック）に書き込むことができる。こうして、メモリセルアレイ内で、データをコピーすることができる。
【００３７】
メモリセルアレイに含まれるメモリセルのうち、ｘデコーダ及びｙデコーダによって指定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路によって読み出され、読み出されたデータが一時記憶回路に保持される。そして、一時記憶回路に保持されたデータを、第１の読み出し回路によって読み出し、ｘデコーダ及びｙデコーダによって指定された同じメモリセル（または同じブロック）に書き込むことができる。こうして、メモリセルアレイ内で、データを再書き込み（リフレッシュ）することができる。
【００３８】
ここで、メモリセルアレイが有する複数の記憶素子それぞれは、上記（記憶素子の構成１）や（記憶素子の構成２）とすることができる。メモリセルアレイが有する複数の記憶素子を（記憶素子の構成１）とした場合には、第２の読み出し回路として（読み出し回路の構成１）を適用することができる。メモリセルアレイが有する複数の記憶素子を、（記憶素子の構成２）とした場合には、第２の読み出し回路として（読み出し回路の構成２）を適用することができる。
【００３９】
メモリセルアレイが有する複数の記憶素子を（記憶素子の構成１）とし、一時記憶回路が有する複数の記憶素子を（記憶素子の構成１）とした場合には、第１の読み出し回路及び第２の読み出し回路を共有し、共有する読み出し回路として（読み出し回路の構成１）を適用することができる。メモリセルアレイが有する複数の記憶素子を（記憶素子の構成２）とし、一時記憶回路が有する複数の記憶素子を（記憶素子の構成２）とした場合には、第１の読み出し回路及び第２の読み出し回路を共有し、共有する読み出し回路として（読み出し回路の構成２）を適用することができる。
【００４０】
（信号処理回路の構成）
本発明の信号処理回路の一態様は、当該記憶装置を用いた信号処理回路とすることができる。
【００４１】
さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取り（入出力）を行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止するようにしても良い。
【００４２】
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）は、本発明の信号処理回路の範疇に含まれる。
【発明の効果】
【００４３】
トランジスタを２つ、若しくはトランジスタを２つと容量素子（記憶素子の構成１）、またはトランジスタを１つと容量素子（記憶素子の構成２）で構成することができる記憶素子を用いた一時記憶回路（例えば、ページバッファ）を提供することができる。こうして、一時記憶回路の回路面積を小さくすることができる。
【００４４】
また、酸化物半導体層にチャネルが形成されるトランジスタ（（記憶素子の構成１）における第１のトランジスタ、（記憶素子の構成２）におけるトランジスタ）はオフ電流が著しく小さい。そのため、（記憶素子の構成１）において、記憶素子に電源電圧が供給されない間も、第２のトランジスタのゲートの電位は長時間にわたって保持される。よって、電源電圧の供給を停止した後も記憶素子はデータを保持することができる。また、（記憶素子の構成２）において、記憶素子に電源電圧が供給されない間も、容量素子の一対の電極のうちの一方の電位は長時間にわたって保持される。よって、電源電圧の供給を停止した後も記憶素子はデータを保持することができる。
【００４５】
こうして、回路面積が小さく、且つ電源電圧の供給を停止しても記憶しているデータが消えない記憶素子を用いた一時記憶回路（例えば、ページバッファ）を提供することができる。
【００４６】
更に、電源電圧の供給を停止しても記憶しているデータが消えない記憶素子を用いたメモリセルアレイと、上記一時記憶回路（例えば、ページバッファ）と、を有する記憶装置を提供することができる。
【００４７】
また、記憶装置において、一時記憶回路のデータを読み取る読み出し回路と、メモリセルアレイのデータを読み取る読み出し回路とを共有することによって、記憶装置を更に小型化することができる。一方、一時記憶回路のデータを読み取る読み出し回路と、メモリセルアレイのデータを読み取る読み出し回路とを個別に設けることによって、一時記憶回路からのデータの読み出しと、メモリセルアレイからのデータの読み出しとを並行して行うこともできる。
【００４８】
このような記憶装置を信号処理回路に用いることで、電源電圧の供給停止によるデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【図面の簡単な説明】
【００４９】
【図１】記憶素子の構成及び一時記憶回路の構成を示す図。
【図２】読み出し素子の構成及び読み出し回路の構成を示す図。
【図３】記憶装置の構成を示す図。
【図４】メモリセルアレイの構成を示す図。
【図５】メモリセルアレイの構成及び記憶素子の構成を示す図。
【図６】記憶素子の作製工程を示す図。
【図７】記憶素子の作製工程を示す図。
【図８】記憶素子の作製工程を示す図。
【図９】記憶素子の構成を示す断面図。
【図１０】酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。
【図１１】記憶装置の構成を示す断面図。
【図１２】記憶装置の構成を示す断面図。
【図１３】携帯用の電子機器のブロック図。
【図１４】メモリ回路のブロック図。
【図１５】電子書籍のブロック図。
【図１６】信号処理回路のブロック図。
【図１７】メモリセルアレイの構成を示す図。
【図１８】記憶素子の構成及びメモリセルアレイの構成を示す図。
【発明を実施するための形態】
【００５０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００５１】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００５２】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００５３】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００５４】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００５５】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００５６】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００５７】
（実施の形態１）
本発明の一時記憶回路の一態様について説明する。
【００５８】
（一時記憶回路１００Ａの構成）
図１（Ｄ）に本発明の一時記憶回路の一態様を示す。図１（Ｄ）において、一時記憶回路１００Ａは、ｎ（ｎは２以上の自然数）個の記憶素子（１００ａ−１乃至１００ａ−ｎ）を有し、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）それぞれは、図１（Ａ）に示す記憶素子１００ａとすることができる。一時記憶回路１００Ａは、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）の端子Ｄを入力端子（ＩＮ１乃至ＩＮｎ）とし、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）の端子Ｂを出力端子（ＯＵＴ１乃至ＯＵＴｎ）とする構成とすることができる。
【００５９】
なお、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）それぞれにおいて、端子Ｂと端子Ｄを電気的に接続し、入力端子（ＩＮ１乃至ＩＮｎ）兼、出力端子（ＯＵＴ１乃至ＯＵＴｎ）とすることもできる。
【００６０】
なお、図１（Ｄ）に示す一時記憶回路１００Ａでは、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）の端子Ｗは電気的に接続され、同じ制御信号ＷＳが入力される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）の一部の端子Ｗに入力される制御信号と、それ以外の端子Ｗに入力される制御信号とは異なっていてもよい。
【００６１】
なお、図１（Ｄ）に示す一時記憶回路１００Ａでは、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）の端子Ｓは電気的に接続され、同じ電位（または制御信号）ＶＳが入力される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）の一部の端子Ｓに入力される電位（または制御信号）と、それ以外の端子Ｓに入力される電位（または制御信号）とは異なっていてもよい。
【００６２】
更に、一時記憶回路は、図１（Ｄ）に示す一時記憶回路１００Ａを複数有する構成であってもよい。
【００６３】
一時記憶回路１００Ａは、入力端子（ＩＮ１乃至ＩＮｎ）それぞれに入力されたデータに対応する信号電位を、ｎ個の記憶素子（１００ａ−１乃至１００ａ−ｎ）それぞれに保持し、保持されたデータを出力端子（ＯＵＴ１乃至ＯＵＴｎ）から読み出すことができる。
【００６４】
以下、一時記憶回路１００Ａの有する記憶素子１００ａの構成及び駆動方法の一態様について説明する。
【００６５】
（記憶素子１００ａの構成）
図１（Ａ）に示す記憶素子１００ａは、トランジスタ１０１と、トランジスタ１０２とを有する。トランジスタ１０１はチャネルが酸化物半導体層に形成される。トランジスタ１０１のゲートは端子Ｗと電気的に接続される。トランジスタ１０１のソース及びドレインの一方は端子Ｄと電気的に接続される。トランジスタ１０１のソース及びドレインの他方は、トランジスタ１０２のゲートと電気的に接続される。トランジスタ１０２のソース及びドレインの一方は、端子Ｓと電気的に接続される。トランジスタ１０２のソース及びドレインの他方は、端子Ｂと電気的に接続される。各端子（端子Ｗ、端子Ｂ、端子Ｓ、端子Ｄ）は、配線や電極と電気的に接続される。なお図１（Ａ）において、トランジスタ１０１は酸化物半導体層にチャネルが形成されるトランジスタであることを示すためにＯＳの符号を付す。
【００６６】
（記憶素子１００ａの駆動方法）
図１（Ａ）に示した記憶素子１００ａの駆動方法について説明する。
【００６７】
まず、記憶素子１００ａにデータを書き込む動作について説明する。ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってオン状態を選択されたトランジスタ１０１を介して、データに対応する信号電位（端子Ｄに入力される信号電位）をトランジスタ１０２のゲートに入力する。その後、ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０１をオフ状態とすることによって、トランジスタ１０２のゲートに当該信号電位を保持する。こうして、記憶素子１００ａにデータを書き込むことができる。
【００６８】
ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０１はオフ電流が著しく小さい。そのため、記憶素子１００ａにおいて、記憶素子１００ａに電源電圧が供給されない間も、トランジスタ１０２のゲートの電位は長時間にわたって保持される。よって、電源電圧の供給を停止した後も記憶素子１００ａはデータを保持することができる。
【００６９】
次いで、記憶素子１００ａからデータを読み出す動作について説明する。トランジスタ１０２のソース及びドレインの一方（端子Ｓ）を所定の電位（第１の電位、例えば、低電源電位）としたとき、トランジスタ１０２のゲートに保持された信号電位に応じて、トランジスタ１０２のソースとドレイン間の状態が異なる。ここで、トランジスタ１０２のソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。なお、導通状態において、オン抵抗の抵抗値が異なる複数の状態があってもよい。トランジスタ１０２のソースとドレイン間の状態を検出することによって、記憶素子１００ａに保持されたデータを読み出す。
【００７０】
以上が、記憶素子１００ａの駆動方法についての説明である。一時記憶回路１００Ａの有する複数の記憶素子１００ａそれぞれにおいて、上記のようにデータの書き込み及び読み出しを行うことによって、一時記憶回路１００Ａは複数のデータの書き込み及び読み出しを行うことができる。
【００７１】
（一時記憶回路１００Ｂの構成）
本発明の一時記憶回路の一態様であって図１（Ｄ）とは異なる一態様を、図１（Ｅ）に示す。図１（Ｅ）において、一時記憶回路１００Ｂは、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）を有し、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）それぞれは、図１（Ｂ）に示す記憶素子１００ｂとすることができる。一時記憶回路１００Ｂは、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の端子Ｄを入力端子（ＩＮ１乃至ＩＮｎ）とし、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の端子Ｂを出力端子（ＯＵＴ１乃至ＯＵＴｎ）とする構成とすることができる。
【００７２】
なお、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）それぞれにおいて、端子Ｂと端子Ｄを電気的に接続し、入力端子（ＩＮ１乃至ＩＮｎ）兼、出力端子（ＯＵＴ１乃至ＯＵＴｎ）とすることもできる。
【００７３】
なお、図１（Ｅ）に示す一時記憶回路１００Ｂでは、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の端子Ｗは電気的に接続され、同じ制御信号ＷＳが入力される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の一部の端子Ｗに入力される制御信号と、それ以外の端子Ｗに入力される制御信号とは異なっていてもよい。
【００７４】
なお、図１（Ｅ）に示す一時記憶回路１００Ｂでは、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の端子Ｓは電気的に接続され、同じ電位（または制御信号）ＶＳが入力される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の一部の端子Ｓに入力される電位（または制御信号）と、それ以外の端子Ｓに入力される電位（または制御信号）とは異なっていてもよい。
【００７５】
なお、図１（Ｅ）に示す一時記憶回路１００Ｂでは、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の端子Ｃは電気的に接続され、同じ電位（または制御信号）ＣＳが入力される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）の一部の端子Ｃに入力される電位（または制御信号）と、それ以外の端子Ｃに入力される電位（または制御信号）とは異なっていてもよい。
【００７６】
更に、一時記憶回路は、図１（Ｅ）に示す一時記憶回路１００Ｂを複数有する構成であってもよい。
【００７７】
一時記憶回路１００Ｂは、入力端子（ＩＮ１乃至ＩＮｎ）それぞれに入力されたデータに対応する信号電位を、ｎ個の記憶素子（１００ｂ−１乃至１００ｂ−ｎ）それぞれに保持し、保持されたデータを出力端子（ＯＵＴ１乃至ＯＵＴｎ）から読み出すことができる。
【００７８】
以下、一時記憶回路１００Ｂの有する記憶素子１００ｂの構成及び駆動方法の一態様について説明する。
【００７９】
（記憶素子１００ｂの構成）
図１（Ｂ）に示す記憶素子１００ｂは、図１（Ａ）に示した記憶素子１００ａの構成要素の他に、更に容量素子１０３を有する。容量素子１０３の一対の電極のうちの一方は、トランジスタ１０１のゲートと電気的に接続される。また、容量素子１０３の一対の電極のうちの他方は、端子Ｃと電気的に接続される。端子Ｃは、配線や電極と電気的に接続される。
【００８０】
（記憶素子１００ｂの駆動方法）
図１（Ｂ）に示した記憶素子１００ｂの駆動方法は、図１（Ａ）に示した記憶素子１００ａの駆動方法と同様である。なお、図１（Ｂ）に示した記憶素子１００ｂでは、端子Ｃに入力される電位（または制御信号）を制御することによって、記憶素子１００ｂに保持されたデータに関わらず、トランジスタ１０２をオン状態、つまり、トランジスタ１０２のソースとドレイン間を導通状態とすることができる。また、端子Ｃに入力される電位（または制御信号）を制御することによって、記憶素子１００ｂに保持されたデータに関わらず、トランジスタ１０２をオフ状態、つまり、トランジスタ１０２のソースとドレイン間を非導通状態とすることができる。
【００８１】
以上が、記憶素子１００ｂの駆動方法についての説明である。一時記憶回路１００Ｂの有する複数の記憶素子１００ｂそれぞれにおいて、上記のようにデータの書き込み及び読み出しを行うことによって、一時記憶回路１００Ｂは複数のデータの書き込み及び読み出しを行うことができる。
【００８２】
（一時記憶回路１００Ｃの構成）
本発明の一時記憶回路の一態様であって図１（Ｄ）や図１（Ｅ）とは異なる一態様を、図１（Ｆ）に示す。図１（Ｆ）において、一時記憶回路１００Ｃは、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）を有し、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）それぞれは、図１（Ｃ）に示す記憶素子１００ｃとすることができる。一時記憶回路１００Ｃは、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の端子Ｂを入力端子（ＩＮ１乃至ＩＮｎ）兼、出力端子（ＯＵＴ１乃至ＯＵＴｎ）とする構成とすることができる。
【００８３】
なお、図１（Ｆ）に示す一時記憶回路１００Ｃでは、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の端子Ｗは電気的に接続され、同じ制御信号ＷＳが入力される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の一部の端子Ｗに入力される制御信号と、それ以外の端子Ｗに入力される制御信号とは異なっていてもよい。
【００８４】
なお、図１（Ｆ）に示す一時記憶回路１００Ｃでは、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の端子Ｃは電気的に接続され、同じ電位ＶＳが入力される構成を示したがこれに限定されない。ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）の一部の端子Ｃに入力される電位と、それ以外の端子Ｃに入力される電位とは異なっていてもよい。
【００８５】
更に、一時記憶回路は、図１（Ｆ）に示す一時記憶回路１００Ｃを複数有する構成であってもよい。
【００８６】
一時記憶回路１００Ｃは、入力端子（ＩＮ１乃至ＩＮｎ）それぞれに入力されたデータに対応する信号電位を、ｎ個の記憶素子（１００ｃ−１乃至１００ｃ−ｎ）それぞれに保持し、保持されたデータを出力端子（ＯＵＴ１乃至ＯＵＴｎ）から読み出すことができる。
【００８７】
以下、一時記憶回路１００Ｃの有する記憶素子１００ｃの構成及び駆動方法の一態様について説明する。
【００８８】
（記憶素子１００ｃの構成）
図１（Ｃ）に示す記憶素子１００ｃは、トランジスタ１０４と、容量素子１０５とを有する。トランジスタ１０４はチャネルが酸化物半導体層に形成され、トランジスタ１０４のゲートは端子Ｗと電気的に接続される。トランジスタ１０４のソース及びドレインの一方は端子Ｂと電気的に接続される。トランジスタ１０４のソース及びドレインの他方は、容量素子１０５の一対の電極のうちの一方と電気的に接続される。容量素子１０５の一対の電極のうちの他方は、端子Ｃと電気的に接続された構成とすることができる。各端子（端子Ｗ、端子Ｂ、端子Ｃ）は、配線や電極と電気的に接続される。端子Ｃは、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。なお図１（Ｃ）において、トランジスタ１０４は酸化物半導体層にチャネルが形成されるトランジスタであることを示すためにＯＳの符号を付す。
【００８９】
（記憶素子１００ｃの駆動方法）
まず、記憶素子１００ｃにデータを書き込む動作について説明する。ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってオン状態を選択されたトランジスタ１０４を介して、データに対応する信号電位（端子Ｂに入力される信号電位）を容量素子１０５の一対の電極のうちの一方に入力する。その後、ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０４をオフ状態とすることによって、容量素子１０５に当該信号電位を保持する。こうして、記憶素子１００ｃにデータを書き込むことができる。
【００９０】
ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０４はオフ電流が著しく小さい。そのため、記憶素子１００ｃにおいて、記憶素子１００ｃに電源電圧が供給されない間も、容量素子１０５の一対の電極のうちの一方の電位は長時間にわたって保持される。よって、電源電圧の供給を停止した後も記憶素子１００ｃはデータを保持することができる。
【００９１】
次いで、記憶素子１００ｃからデータを読み出す動作について説明する。ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０４をオン状態として、端子Ｂから容量素子１０５の一対の電極のうちの一方に保持されていた電位を検出することによって、記憶素子１００ｃに保持されたデータを読み出す。
【００９２】
以上が、記憶素子１００ｃの駆動方法についての説明である。一時記憶回路１００Ｃの有する複数の記憶素子１００ｃそれぞれにおいて、上記のようにデータの書き込み及び読み出しを行うことによって、一時記憶回路１００Ｃは複数のデータの書き込み及び読み出しを行うことができる。
【００９３】
（一時記憶回路の構成のバリエーション）
以下、一時記憶回路の構成のバリエーションについて説明する。
【００９４】
一時記憶回路１００Ａ、一時記憶回路１００Ｂ、一時記憶回路１００Ｃや、これら一時記憶回路が有する記憶素子は、ダイオード、抵抗素子、インダクタ、演算回路（演算素子）、スイッチを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
【００９５】
例えば、記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃの代わりに、図５（Ｂ）に示すような記憶素子１００ｄを用いても良い。記憶素子１００ｄでは、図１（Ａ）に示した記憶素子１００ａの構成に加えて、ダイオード１４２を有する。トランジスタ１０２のソース及びドレインの他方は、ダイオード１４２を介して端子Ｂと電気的に接続される。
【００９６】
例えば、記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃの代わりに、図５（Ｃ）に示すような記憶素子１００ｅを用いても良い。記憶素子１００ｅでは、図１（Ａ）に示した記憶素子１００ａの構成に加えて、スイッチ１４０を有する。スイッチ１４０は、例えばトランジスタ１４１によって構成することができる。トランジスタ１４１のゲートは端子Ｘに電気的に接続され、トランジスタ１０２のソース及びドレインの他方は、トランジスタ１４１を介して端子Ｂと電気的に接続される。
【００９７】
記憶素子１００ａ及び記憶素子１００ｂにおけるトランジスタ１０１、並びに記憶素子１００ｃにおけるトランジスタ１０４は、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることができる。一方のゲートに制御信号（ＷＳ）を入力し、他方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号（ＷＳ）を入力してもよい。他方のゲートに入力する信号によって、トランジスタ１０１及びトランジスタ１０４のしきい値電圧等を制御することが可能である。また、トランジスタ１０１及びトランジスタ１０４のオフ電流を更に低減することも可能である。トランジスタ１０１及びトランジスタ１０４のオン電流を増大させることも可能である。
【００９８】
例えば、記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃの代わりに、図５（Ｄ）に示すような記憶素子１００ｆを用いても良い。記憶素子１００ｆでは、図１（Ａ）に示した記憶素子１００ａの構成において、トランジスタ１０１を酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとした例である。図５（Ｄ）において、トランジスタ１０１の一方のゲートは端子Ｗと電気的に接続され、他方のゲートは、端子Ｗとは別の端子ＷＢと電気的に接続される構成を模式的に示している。
【００９９】
トランジスタ１０２は、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、トランジスタ１０２を、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。
【０１００】
ここで、シリコン層またはシリコン基板にチャネルが形成されるトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタよりもスイッチング速度が速く、オン電流が大きいという特徴がある。そのため、シリコン層またはシリコン基板にチャネルが形成されるトランジスタと、チャネルが酸化物半導体層に形成されるトランジスタとを組み合わせて用いた回路では、当該回路の動作速度を高めつつ、リーク電流を抑制することができる。例えば、記憶素子１００ａ及び記憶素子１００ｂにおいて、チャネルが酸化物半導体層に形成されるトランジスタ１０１と、シリコン層またはシリコン基板にチャネルが形成されるトランジスタ１０２と、を組み合わせて用いることによって、記憶素子１００ａ及び記憶素子１００ｂの動作速度を高めつつ、消費電力を低減することが可能である。
【０１０１】
以上が一時記憶回路の構成のバリエーションについての説明である。
【０１０２】
上述のとおり、トランジスタを２つ、若しくはトランジスタを２つと容量素子、またはトランジスタを１つと容量素子で構成することができる記憶素子を用いた一時記憶回路を提供することができる。こうして、一時記憶回路の回路面積を小さくすることができる。電源電圧の供給を停止した後も、一時記憶回路が有する複数の記憶素子それぞれはデータを保持することができる。こうして、回路面積が小さく、且つ電源電圧の供給を停止しても記憶しているデータが消えない記憶素子を用いた一時記憶回路を提供することができる。
【０１０３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０４】
（実施の形態２）
本実施の形態では、実施の形態１で示した一時記憶回路（一時記憶回路１００Ａ、一時記憶回路１００Ｂ、一時記憶回路１００Ｃ）に保持されたデータを読み出すための読み出し回路の一態様について説明する。
【０１０５】
本発明の記憶装置の一態様は、一時記憶回路と読み出し回路とを有する構成とすることができる。
【０１０６】
（読み出し回路１１０Ａの構成）
一時記憶回路１００Ａ及び一時記憶回路１００Ｂに保持されたデータは、図２（Ｃ）に示す読み出し回路１１０Ａによって読み出すことができる。読み出し回路１１０Ａは、ｎ個の読み出し素子（１１０ａ−１乃至１１０ａ−ｎ）を有し、ｎ個の読み出し素子（１１０ａ−１乃至１１０ａ−ｎ）それぞれは、図２（Ａ）に示す読み出し素子１１０ａとすることができる。
【０１０７】
更に、読み出し回路は、図２（Ｃ）に示す読み出し回路１１０Ａを複数有する構成であってもよい。
【０１０８】
読み出し回路１１０Ａの入力端子（ＩＮ１乃至ＩＮｎ）それぞれには、一時記憶回路１００Ａまたは一時記憶回路１００Ｂの出力端子（ＯＵＴ１乃至ＯＵＴｎ）が電気的に接続される。そして、読み出し回路１１０Ａは、一時記憶回路１００Ａまたは一時記憶回路１００Ｂに保持されたデータを読み出し、読み出し回路１１０Ａの出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力する。読み出し回路１１０Ａの出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力されたデータは、複数の記憶素子によって構成されるメモリセルアレイ２００に入力される。
【０１０９】
以下、読み出し回路１１０Ａの有する読み出し素子１１０ａの構成及び駆動方法の一態様について説明する。
【０１１０】
（読み出し素子１１０ａの構成）
図２（Ａ）に示す読み出し素子１１０ａは、端子Ｖと、負荷１２１と、スイッチ１２３と、センスアンプ１１１とを有する構成とすることができる。負荷１２１としては、例えばトランジスタ１２２を用いることができる。トランジスタ１２２は、ゲートとソース及びドレインの一方とが電気的に接続されている。センスアンプ１１１としては、オペアンプ１１２を用いることができる。なお、スイッチ１２３としては、トランジスタを用いることができる。端子Ｖは、配線や電極と電気的に接続される。
【０１１１】
なお、負荷１２１の代わりに、スイッチを用いてもよい。また当該スイッチとしてトランジスタを用いてもよい。
【０１１２】
読み出し素子１１０ａにおいて、端子Ｖと入力端子ＩＮの間に、負荷１２１と、スイッチ１２３がこの順に直列に電気的に接続されている。負荷１２１と、スイッチ１２３の接続部分（ノードＭ：図２（Ａ）中、Ｍで表記）は、センスアンプ１１１の入力端子ｉｎと電気的に接続される。センスアンプ１１１の入力端子ｉｎに入力された電位は、オペアンプ１１２の非反転入力端子（＋）に入力される。オペアンプ１１２の反転入力端子（−）には、参照電位Ｖｒが入力される。センスアンプ１１１の出力端子ｏｕｔから出力された信号は、読み出し素子１１０ａの出力端子ＯＵＴから出力される信号となる。
【０１１３】
（読み出し素子１１０ａの駆動方法）
図２（Ａ）に示した読み出し素子１１０ａの駆動方法について説明する。
【０１１４】
読み出し素子１１０ａが動作する際、端子Ｖには一定の電位（記憶素子１００ａや記憶素子１００ｂにおけるトランジスタ１０２のソース及びドレインの一方（端子Ｓ）に与えられる第１の電位とは異なる第２の電位、例えば高電源電位）が与えられる。読み出し素子１１０ａの入力端子ＩＮは、オン状態となったスイッチ１２３及び負荷１２１を順に介して端子Ｖと電気的に接続される。ここで、読み出し素子１１０ａの入力端子ＩＮは、一時記憶回路（一時記憶回路１００Ａや一時記憶回路１００Ｂ）の出力端子（ＯＵＴ１乃至ＯＵＴｎ）のいずれかと電気的に接続されており、一時記憶回路（一時記憶回路１００Ａや一時記憶回路１００Ｂ）の出力端子（ＯＵＴ１乃至ＯＵＴｎ）は、当該一時記憶回路が有する複数の記憶素子（記憶素子１００ａや記憶素子１００ｂ）の端子Ｂと電気的に接続されている。そのため、読み出し素子１１０ａの入力端子ＩＮに端子Ｂが電気的に接続された記憶素子（記憶素子１００ａや記憶素子１００ｂ）のトランジスタ１０２のソースとドレイン間の状態に応じて、ノードＭの電位が定まる。言い換えると、トランジスタ１０２のソースとドレイン間が非導通状態の場合には、ノードＭと第１の電位が与えられる端子Ｓとの電気的接続は切断されるため、端子Ｖの電位（第１の電位とは異なる第２の電位）（またはそれに近い電位）がノードＭの電位となる。一方、トランジスタ１０２のソースとドレイン間が導通状態の場合には、トランジスタ１０２のソースとドレイン間のオン抵抗の抵抗値をＲｔとし、負荷１２１の抵抗値をＲ０とすると、端子Ｓの電位（第１の電位）と端子Ｖの電位（第２の電位）との電位差がＲｔとＲ０で抵抗分割され、ノードＭの電位が定まる。
【０１１５】
そして、ノードＭの電位をセンスアンプ１１１の入力端子ｉｎに入力する。センスアンプ１１１の入力端子ｉｎに入力された電位は、オペアンプ１１２の非反転入力端子（＋）に入力される。オペアンプ１１２は、ノードＭの電位と参照電位Ｖｒとを比較し、ハイレベル電位またはローレベル電位を出力、つまり信号「１」または信号「０」を出力する。この出力信号は、読み出し素子１１０ａの入力端子ＩＮに端子Ｂが電気的に接続された記憶素子（記憶素子１００ａや記憶素子１００ｂ）に保持されたデータに対応する信号であるため、当該信号から当該記憶素子に保持されたデータを読み出すことができる。なお、センスアンプ１１１の出力信号をインバータ等の演算回路に入力し、センスアンプ１１１の出力信号の反転信号を読み出し素子１１０ａの出力としてもよい。
【０１１６】
読み出し素子１１０ａの駆動方法について、具体的に、記憶素子（記憶素子１００ａや記憶素子１００ｂ）が有するトランジスタ１０２がｎチャネル型トランジスタであり、当該記憶素子に入力されるデータが「１」のとき、当該記憶素子に入力される電位はハイレベル電位（ＶＨ）であり、当該記憶素子に入力されるデータが「０」のとき、当該記憶素子に入力される電位はローレベル電位（ＶＬ）であり、負荷１２１の抵抗値Ｒ０はトランジスタ１０２のソースとドレイン間のオン抵抗の抵抗値Ｒｔよりも十分に大きく設定されている場合の一例を説明する。この記憶素子からデータを読み出すとき、例えば、記憶素子の端子Ｓに与えられる第１の電位を接地電位（ＧＮＤ）、読み出し素子１１０ａの端子Ｖに与えられる第２の電位を高電源電位（ＶＤＤ）、オペアンプ１１２の反転入力端子（−）に入力される参照電位ＶｒをＧＮＤとＶＤＤの間の電位とする。参照電位Ｖｒは、例えばＧＮＤとＶＤＤの中間の電位とすることができる。ここで、記憶素子にデータ「１」が入力され保持されているとき、トランジスタ１０２はオン状態となる。即ち、トランジスタ１０２のソースとドレイン間は導通状態となる。ここで、スイッチ１２３がオン状態となると、ノードＭの電位は第１の電位である接地電位（ＧＮＤ）に近い値となる。この電位をセンスアンプ１１１に入力すると、参照電位Ｖｒよりも小さいため、センスアンプ１１１の出力信号は「０」となる。一方、記憶素子にデータ「０」が入力され保持されているとき、トランジスタ１０２はオフ状態となる。即ち、トランジスタ１０２のソースとドレイン間は非導通状態となる。そのため、スイッチ１２３がオン状態となると、ノードＭの電位は第２の電位である高電源電位（ＶＤＤ）となる。この電位をセンスアンプ１１１に入力すると、参照電位Ｖｒよりも大きいため、センスアンプ１１１の出力信号は「１」となる。このように、記憶素子に保持されていたデータをその反転信号として読み出すことができる。なお、センスアンプ１１１の出力信号をインバータ等の演算回路に入力し、センスアンプ１１１の出力信号の反転信号を読み出し素子の出力としてもよい。
【０１１７】
以上が、読み出し素子１１０ａの駆動方法についての説明である。読み出し回路１１０Ａの有する複数の読み出し素子１１０ａそれぞれにおいて、上記のようにデータの読み出しを行う。こうして、読み出し回路１１０Ａは、一時記憶回路１００Ａや一時記憶回路１００Ｂに保持された複数のデータの読み出しを行うことができる。
【０１１８】
（読み出し回路１１０Ｂの構成）
一時記憶回路１００Ｃに保持されたデータは、図２（Ｄ）に示す読み出し回路１１０Ｂによって読み出すことができる。読み出し回路１１０Ｂは、ｎ個の読み出し素子（１１０ｂ−１乃至１１０ｂ−ｎ）を有し、ｎ個の読み出し素子（１１０ｂ−１乃至１１０ｂ−ｎ）それぞれは、図２（Ｂ）に示す読み出し素子１１０ｂとすることができる。
【０１１９】
更に、読み出し回路は、図２（Ｄ）に示す読み出し回路１１０Ｂを複数有する構成であってもよい。
【０１２０】
読み出し回路１１０Ｂの入力端子（ＩＮ１乃至ＩＮｎ）それぞれには、一時記憶回路１００Ｃの出力端子（ＯＵＴ１乃至ＯＵＴｎ）が電気的に接続される。そして、読み出し回路１１０Ｂは、一時記憶回路１００Ｃに保持されたデータを読み出し、読み出し回路１１０Ｂの出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力する。読み出し回路１１０Ｂの出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力されたデータは、複数の記憶素子によって構成されるメモリセルアレイ２００に入力される。
【０１２１】
以下、読み出し回路１１０Ｂの有する読み出し素子１１０ｂの構成及び駆動方法の一態様について説明する。
【０１２２】
（読み出し素子１１０ｂの構成）
図２（Ｂ）に示す読み出し素子１１０ｂは、センスアンプ１１１を有する構成とすることができる。センスアンプ１１１としては、オペアンプ１１２を用いることができる。
【０１２３】
読み出し素子１１０ｂの入力端子ＩＮは、センスアンプ１１１の入力端子ｉｎと電気的に接続される。センスアンプ１１１の入力端子ｉｎに入力された電位は、オペアンプ１１２の非反転入力端子（＋）に入力される。オペアンプ１１２の反転入力端子（−）には、参照電位Ｖｒが入力される。センスアンプ１１１の出力端子ｏｕｔから出力された信号は、読み出し素子１１０ｂの出力端子ＯＵＴから出力される信号となる。
【０１２４】
（読み出し素子１１０ｂの駆動方法）
図２（Ｂ）に示した読み出し素子１１０ｂの駆動方法について説明する。
【０１２５】
読み出し素子１１０ｂの入力端子ＩＮに入力された信号は、センスアンプ１１１の入力端子ｉｎに入力されて、オペアンプ１１２の非反転入力端子（＋）に入力される。オペアンプ１１２は、入力端子ｉｎに入力された電位と参照電位Ｖｒとを比較し、ハイレベル電位またはローレベル電位を出力、つまり信号「１」または信号「０」を出力する。この出力信号は、読み出し素子１１０ｂの入力端子ＩＮに端子Ｂが電気的に接続された記憶素子（記憶素子１００ｃ）に保持されたデータに対応する信号であるため、当該信号から当該記憶素子に保持されたデータを読み出すことができる。なお、センスアンプ１１１の出力信号をインバータ等の演算回路に入力し、センスアンプ１１１の出力信号の反転信号を読み出し素子１１０ｂの出力としてもよい。
【０１２６】
以上が、読み出し素子１１０ｂの駆動方法についての説明である。読み出し回路１１０Ｂの有する複数の読み出し素子１１０ｂそれぞれにおいて、上記のようにデータの読み出しを行う。こうして、読み出し回路１１０Ｂは、一時記憶回路１００Ｃに保持された複数のデータの読み出しを行うことができる。
【０１２７】
（読み出し回路の構成のバリエーション）
以下、読み出し回路の構成のバリエーションについて説明する。
【０１２８】
読み出し回路１１０Ａ、読み出し回路１１０Ｂや、これら読み出し回路が有する読み出し素子は、ダイオード、抵抗素子、インダクタ、演算回路（演算素子）、スイッチを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
【０１２９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１３０】
（実施の形態３）
本実施の形態では、記憶装置が有するメモリセルアレイの構成の一態様について説明する。
【０１３１】
（メモリセルアレイの構成１）
メモリセルアレイの一態様を図４（Ａ）に示す。図４（Ａ）において、メモリセルアレイ２００はｍ×ｎ（ｍは２以上の自然数、ｎは２以上の自然数）個の記憶素子（記憶素子１００ｂ（ｉ，ｊ）：ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。ｍ×ｎ個の記憶素子（記憶素子１００ｂ（ｉ，ｊ））それぞれは、図１（Ｂ）に示した記憶素子１００ｂとすることができる。メモリセルアレイ２００に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
【０１３２】
図４（Ａ）において、同じ列に並んだ記憶素子において、端子Ｂに電気的に接続される配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｂに電気的に接続される配線（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶこともできる。
【０１３３】
図４（Ａ）において、同じ列に並んだ記憶素子において、端子Ｄに電気的に接続される配線（ＤＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｄに電気的に接続される配線（ＤＬ１）を共有している。
【０１３４】
図４（Ａ）において、同じ列に並んだ記憶素子において、端子Ｓに電気的に接続される配線（ＳＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｓに電気的に接続される配線（ＳＬ１）を共有している。なお、端子Ｓに電気的に接続される配線（ＳＬｊ）は、メモリセルアレイに含まれる全ての記憶素子において共有することもできる。
【０１３５】
図４（Ａ）において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｗに電気的に接続される配線（ＷＬ１）を共有している。配線（ＷＬｉ）は第１のワード線と呼ぶこともできる。
【０１３６】
図４（Ａ）において、同じ行に並んだ記憶素子において、端子Ｃに電気的に接続される配線（ＣＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｃに電気的に接続される配線（ＣＬ１）を共有している。配線（ＣＬｉ）は第２のワード線と呼ぶこともできる。
【０１３７】
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）、複数の配線（ＤＬｊ）、複数の配線（ＳＬｊ）を設けてもよいし、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）、複数の配線（ＣＬｉ）を設けてもよい。
【０１３８】
また、各配線は共有することもできる。配線を共有することによって、メモリセルアレイ２００の微細化及び高集積化を実現することができる。例えば、配線（ＢＬｊ）と配線（ＤＬｊ）を共有することができる。この構成を図１７に示す。図１７に示したメモリセルアレイ２００では、記憶素子１００ｂ（ｉ，ｊ）の端子Ｄ及び端子Ｂは、同じ配線（ＢＬｊ）に電気的に接続されている。配線（ＢＬｊ）をビット線と呼ぶこともできる。
【０１３９】
図４（Ａ）や図１７に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの書き込みが行われる。また、配線（ＣＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの読み出しが行われる。具体的には、配線（ＣＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子において、データを読み出す対象の記憶素子以外のトランジスタ１０２を（保持されたデータに関わらず）オフ状態とする。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施の形態で説明した一時記憶回路１００Ｂのデータの書き込み及び読み出しと同様であるため説明は省略する。
【０１４０】
また、メモリセルアレイ２００の有する記憶素子１００ｂ（ｉ，ｊ）として、図１（Ｂ）で示した記憶素子１００ｂを用いる場合には、メモリセルアレイ２００からデータを読み出す読み出し回路として、図２（Ｃ）で示した読み出し回路１１０Ａと同様の構成の読み出し回路を用いることができる。ここで、メモリセルアレイ２００からデータを読み出す読み出し回路の入力端子（ＩＮ）は、メモリセルアレイ２００の配線（ＢＬｊ）が電気的に接続される。
【０１４１】
（メモリセルアレイの構成２）
メモリセルアレイの別の一態様を図４（Ｂ）に示す。図４（Ｂ）において、メモリセルアレイ２００はｍ×ｎ個の記憶素子（記憶素子１００ｃ（ｉ，ｊ））を有する。ｍ×ｎ個の記憶素子（記憶素子１００ｃ（ｉ，ｊ））それぞれは、図１（Ｃ）に示した記憶素子１００ｃとすることができる。
【０１４２】
図４（Ｂ）において、同じ列に並んだ記憶素子において、端子Ｂに電気的に接続される配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｃ（１，１）乃至記憶素子１００ｃ（ｍ，１））において、端子Ｂに電気的に接続される配線（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶこともできる。
【０１４３】
図４（Ｂ）において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｃ（１，１）乃至記憶素子１００ｃ（１，ｎ））において、端子Ｗに電気的に接続される配線（ＷＬ１）を共有している。配線（ＷＬｉ）はワード線と呼ぶこともできる。
【０１４４】
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）を設けてもよいし、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）を設けてもよい。また、ｍ×ｎ個の記憶素子（記憶素子１００ｃ（ｉ，ｊ））において、端子Ｃは同じ電極や配線と電気的に接続されていても良いし、異なる電極や配線と電気的に接続されていてもよい。
【０１４５】
図４（Ｂ）に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｃ（ｉ，ｊ））において選択的に、データの書き込み及び読み出しが行われる。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施の形態で説明した一時記憶回路１００Ｃのデータの書き込み及び読み出しと同様であるため説明は省略する。
【０１４６】
また、メモリセルアレイ２００の有する記憶素子１００ｃ（ｉ，ｊ）として、図１（Ｃ）に示した記憶素子１００ｃを用いる場合には、メモリセルアレイ２００からデータを読み出す読み出し回路として、図２（Ｄ）で示した読み出し回路１１０Ｂと同様の構成の読み出し回路を用いることができる。ここで、メモリセルアレイ２００からデータを読み出す読み出し回路の入力端子（ＩＮ）は、メモリセルアレイ２００の配線（ＢＬｊ）が電気的に接続される。
【０１４７】
（メモリセルアレイの構成３）
メモリセルアレイの別の一態様を図５（Ａ）に示す。図５（Ａ）において、メモリセルアレイ２００はｍ×ｎ個の記憶素子（記憶素子１００ｂ（ｉ，ｊ））を有する。ｍ×ｎ個の記憶素子（記憶素子１００ｂ（ｉ，ｊ））それぞれは、図１（Ｂ）に示した記憶素子１００ｂとすることができる。なお、メモリセルアレイは、図５（Ａ）に示したメモリセルアレイ２００を複数有していてもよい。
【０１４８】
図５（Ａ）に示す構成では、メモリセルアレイ２００中の同じ列に配置される複数の記憶素子において、隣接する記憶素子のうち一方の記憶素子の端子Ｓが他方の記憶素子の端子Ｂと電気的に接続される。つまり、メモリセルアレイ２００中の同じ列に配置される複数の記憶素子において、トランジスタ１０２を直列に電気的に接続した構成となる。このとき、直列に接続された複数のトランジスタ１０２のうち、一端のトランジスタ１０２のソース及びドレインの一方に配線（ＳＬｊ）が電気的に接続され、他端のトランジスタ１０２のソース及びドレインの他方に配線（ＢＬｊ）が電気的に接続される構成とすることができる。ここで、直列に接続された複数のトランジスタ１０２のうち、端部以外のトランジスタ１０２のソース及びドレインの一方は、同じ列に配置された他の記憶素子のトランジスタ１０２を介して配線（ＳＬｊ）と電気的に接続される。また、直列に接続された複数のトランジスタ１０２のうち、端部以外のトランジスタ１０２のソース及びドレインの他方は、同じ列に配置された他の記憶素子のトランジスタ１０２を介して配線（ＢＬｊ）と電気的に接続される。
【０１４９】
図５（Ａ）において、トランジスタ１０２が直列に電気的に接続された複数の記憶素子を、記憶素子群２００＿ｊで示す。なお、図５（Ａ）では、記憶素子群２００＿ｊが１行分設けられた構成のメモリセルアレイ２００を例示したがこれに限定されない。メモリセルアレイ２００には、記憶素子群２００＿ｊがマトリクス状に設けられていてもよい。
【０１５０】
図５（Ａ）において、同じ列に並んだ記憶素子において配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、配線（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶこともできる。
【０１５１】
図５（Ａ）において、同じ列に並んだ記憶素子において、端子Ｄに電気的に接続される配線（ＤＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｄに電気的に接続される配線（ＤＬ１）を共有している。
【０１５２】
図５（Ａ）において、同じ列に並んだ記憶素子において配線（ＳＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、配線（ＳＬ１）を共有している。
【０１５３】
図５（Ａ）において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｗに電気的に接続される配線（ＷＬ１）を共有している。配線（ＷＬｉ）は第１のワード線と呼ぶこともできる。
【０１５４】
図５（Ａ）において、同じ行に並んだ記憶素子において、端子Ｃに電気的に接続される配線（ＣＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｃに電気的に接続される配線（ＣＬ１）を共有している。配線（ＣＬｉ）は第２のワード線と呼ぶこともできる。
【０１５５】
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）、複数の配線（ＤＬｊ）、複数の配線（ＳＬｊ）を設けてもよいし、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）、複数の配線（ＣＬｉ）を設けてもよい。
【０１５６】
また、各配線は共有することもできる。配線を共有することによって、メモリセルアレイ２００の微細化及び高集積化を実現することができる。例えば、配線（ＢＬｊ）と配線（ＤＬｊ）を共有することができる。この構成を図１８（Ｂ）に示す。図１８（Ｂ）に示したメモリセルアレイ２００では、記憶素子群２００＿ｊの両端の一方に位置する記憶素子（記憶素子１００ｂ（１，ｊ））において、端子Ｄは配線（ＢＬｊ）に電気的に接続され、端子Ｂはスイッチとして機能するトランジスタ１８１を介して配線（ＢＬｊ）に電気的に接続されている。記憶素子群２００＿ｊの両端の他方に位置する記憶素子（記憶素子１００ｂ（ｍ，ｊ））において、端子Ｓはスイッチとして機能するトランジスタ１８２を介して配線（ＳＬｊ）に電気的に接続されている。なお、トランジスタ１８２を省略し、記憶素子群２００＿ｊの両端の他方に位置する記憶素子（記憶素子１００ｂ（ｍ，ｊ））において、端子Ｓが直接、配線（ＳＬｊ）に電気的に接続されていてもよい。記憶素子群２００＿ｊの両端以外の記憶素子では、隣接する記憶素子のうち一方の記憶素子の端子Ｆが他方の記憶素子の端子Ｄと電気的に接続される。ここで、端子Ｆは、図１８（Ａ）に示すとおり、トランジスタ１０２のゲートと電気的に接続されるノードに設けられた端子である。よって、図１８（Ｂ）に示す構成では、記憶素子群２００＿ｊに含まれるトランジスタ１０１が直列に電気的に接続された構成であるとみなすこともできる。ここで、配線（ＢＬｊ）をビット線と呼ぶこともできる。
【０１５７】
図５（Ａ）に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの書き込みが行われる。また、配線（ＣＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの読み出しが行われる。具体的には、配線（ＣＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子において、データを読み出す対象の記憶素子以外のトランジスタ１０２を（保持されたデータに関わらず）オン状態とする。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施の形態で説明した一時記憶回路１００Ｂのデータの書き込み及び読み出しと同様であるため説明は省略する。
【０１５８】
図１８（Ｂ）に示すメモリセルアレイ２００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの書き込みが行われる。具体的には、配線（ＳＬｊ）に近い側に配置された記憶素子から順にデータの書き込みが行われる。書き込み対象の記憶素子及び当該記憶素子よりも配線（ＢＬｊ）に近い側に設けられた全ての記憶素子のトランジスタ１０１を、配線（ＷＬｉ）に入力される信号によってオン状態とする。また、書き込み対象の記憶素子よりも配線（ＳＬｊ）に近い側に配置された全ての記憶素子のトランジスタ１０１を、配線（ＷＬｉ）に入力される信号によってオフ状態とする。こうして、書き込み対象の記憶素子に配線（ＢＬｊ）からデータに対応する信号電位を入力する。なお、データを書き込む間は、トランジスタ１８１及びトランジスタ１８２はオフ状態である。また、配線（ＣＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの読み出しが行われる。具体的には、配線（ＣＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子において、データを読み出す対象の記憶素子以外のトランジスタ１０２を（保持されたデータに関わらず）オン状態とする。なお、データを読み出す間は、トランジスタ１８１及びトランジスタ１８２はオン状態である。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施の形態で説明した一時記憶回路１００Ｂのデータの書き込み及び読み出しと同様であるため説明は省略する。
【０１５９】
また、メモリセルアレイ２００の有する記憶素子１００ｂ（ｉ，ｊ）として、図１（Ｂ）や図１８（Ａ）に示した記憶素子１００ｂを用いる場合には、メモリセルアレイ２００からデータを読み出す読み出し回路として、図２（Ｃ）で示した読み出し回路１１０Ａと同様の構成の読み出し回路を用いることができる。ここで、メモリセルアレイ２００からデータを読み出す読み出し回路の入力端子（ＩＮ）は、メモリセルアレイ２００の配線（ＢＬｊ）が電気的に接続される。
【０１６０】
（メモリセルアレイの構成のバリエーション）
以下、メモリセルアレイの構成のバリエーションについて説明する。
【０１６１】
メモリセルアレイ２００や、これらメモリセルアレイが有する記憶素子は、ダイオード、抵抗素子、インダクタ、演算回路（演算素子）、スイッチを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
【０１６２】
例えば、メモリセルアレイ２００が有する複数の記憶素子として、図５（Ｂ）に示すような記憶素子１００ｄを用いても良い。記憶素子１００ｄでは、図１（Ａ）に示した記憶素子１００ａの構成に加えて、ダイオード１４２を有する。トランジスタ１０２のソース及びドレインの他方は、ダイオード１４２を介して端子Ｂと電気的に接続される。
【０１６３】
例えば、メモリセルアレイ２００が有する複数の記憶素子として、図５（Ｃ）に示すような記憶素子１００ｅを用いても良い。記憶素子１００ｅでは、図１（Ａ）に示した記憶素子１００ａの構成に加えて、スイッチ１４０を有する。スイッチ１４０は、例えばトランジスタ１４１によって構成することができる。トランジスタ１４１のゲートは端子Ｘに電気的に接続され、トランジスタ１０２のソース及びドレインの他方は、トランジスタ１４１を介して端子Ｂと電気的に接続される。記憶素子１００ｅを用いたメモリセルアレイ２００では、図５（Ａ）に示した様な、トランジスタ１０２が直列に電気的に接続される構成であっても、端子Ｘに入力される制御信号によって、特定の行の記憶素子において選択的にデータの読み出しを行うことができる。
【０１６４】
例えば、メモリセルアレイ２００が有する複数の記憶素子として、図５（Ｄ）に示すような記憶素子１００ｆを用いても良い。記憶素子１００ｆでは、図１（Ａ）に示した記憶素子１００ａの構成において、トランジスタ１０１を酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとした例である。図５（Ｄ）において、トランジスタ１０１の一方のゲートは端子Ｗと電気的に接続され、他方のゲートには、端子Ｗとは別の端子ＷＢと電気的に接続される構成を模式的に示している。
【０１６５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１６６】
（実施の形態４）
本実施の形態では、実施の形態１で示した一時記憶回路と、実施の形態２で示した、一時記憶回路からデータを読み出す読み出し回路（以下、第１の読み出し回路と呼ぶ）と、実施の形態３で示した、複数の記憶素子を有するメモリセルアレイ２００との他に更に、メモリセルアレイ２００からデータを読み出す第２の読み出し回路と、ｘデコーダと、ｙデコーダと、とを有する構成の記憶装置について説明する。
【０１６７】
図３（Ａ）に記憶装置の一態様を示す。図３（Ａ）において、記憶装置２２２は、一時記憶回路１０００、第１の読み出し回路１１００と、メモリセルアレイ２００と、第２の読み出し回路１１１０と、ｘデコーダ２０２と、ｙデコーダ２０１と、とを有する。
【０１６８】
一時記憶回路１０００としては、実施の形態１で示した一時記憶回路を用いることができる。第１の読み出し回路１１００としては、実施の形態２で示した読み出し回路を用いることができる。メモリセルアレイ２００としては、実施の形態３で示したメモリセルアレイを用いることができる。第２の読み出し回路１１１０としては、実施の形態２で示した読み出し回路と同様の読み出し回路を用いることができる。ｘデコーダ２０２及びｙデコーダ２０１としては、公知の構成のデコーダを用いることができる。なお、ｘデコーダ２０２、ｙデコーダ２０１は、コラムデコーダ、ローデコーダと呼ぶこともできる。
【０１６９】
一時記憶回路１０００として、一時記憶回路１００Ａまたは一時記憶回路１００Ｂを用いる場合には、第１の読み出し回路１１００として読み出し回路１１０Ａを用いることができる。一時記憶回路１０００として、一時記憶回路１００Ｃを用いる場合には、第１の読み出し回路１１００として読み出し回路１１０Ｂを用いることができる。メモリセルアレイ２００が有する複数の記憶素子として、記憶素子１００ｂを用いた場合には、第２の読み出し回路１１１０として読み出し回路１１０Ａを用いることができる。メモリセルアレイ２００が有する複数の記憶素子として、記憶素子１００ｃを用いた場合には、第２の読み出し回路１１１０として読み出し回路１１０Ｂを用いることができる。
【０１７０】
なお、メモリセルアレイ２００が有する記憶素子と、一時記憶回路１０００が有する記憶素子とが同じ構成の場合には、第１の読み出し回路１１００と第２の読み出し回路１１１０とを共有することができる。図３（Ｂ）は、第１の読み出し回路１１００と第２の読み出し回路１１１０とを共有し、読み出し回路１１１１とした例である。
【０１７１】
（記憶装置の駆動方法）
次いで、記憶装置の駆動方法の一態様について説明する。
【０１７２】
（図３（Ａ）に示す記憶装置２２２の駆動方法）
記憶装置２２２にデータが入力されると、当該データは一時記憶回路１０００に入力され（図３（Ａ）中、Ｆ１の矢印参照）、一時記憶回路１０００において保持される。その後、第１の読み出し回路１１００によって一時記憶回路１０００からデータが読み出され（図３（Ａ）中、Ｆ２の矢印参照）、メモリセルアレイ２００に含まれる複数の記憶素子（メモリセル）のうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセルに書き込まれる（図３（Ａ）中、Ｆ３の矢印参照）。ここで、ｘデコーダ２０２及びｙデコーダ２０１によって複数のメモリセルを同時に指定することができる。以下、同時に指定される複数のメモリセルをブロックと呼ぶことにする。
【０１７３】
また、メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路１１１０によって読み出され（図３（Ａ）中、Ｆ４の矢印参照）、読み出されたデータは一時記憶回路１０００に入力され（図３（Ａ）中、Ｆ５の矢印参照）、保持される。そして、一時記憶回路１０００に保持されたデータを、第１の読み出し回路１１００によって読み出し（図３（Ａ）中、Ｆ２の矢印参照）、記憶装置から出力する（図３（Ａ）中、Ｆ６の矢印参照）。
【０１７４】
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路１１１０によって読み出され（図３（Ａ）中、Ｆ４の矢印参照）、読み出されたデータが一時記憶回路１０００に入力され（図３（Ａ）中、Ｆ５の矢印参照）、保持される。そして、一時記憶回路１０００に保持されたデータを、第１の読み出し回路１１００によって読み出し（図３（Ａ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデコーダ２０１によって指定された別のメモリセル（または別のブロック）に書き込む（図３（Ａ）中、Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データをコピーすることができる。
【０１７５】
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、第２の読み出し回路１１１０によって読み出され（図３（Ａ）中、Ｆ４の矢印参照）、読み出されたデータが一時記憶回路１０００に入力され（図３（Ａ）中、Ｆ５の矢印参照）、保持される。そして、一時記憶回路１０００に保持されたデータを、第１の読み出し回路１１００によって読み出し（図３（Ａ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデコーダ２０１によって指定された同じメモリセル（または同じブロック）に書き込む（図３（Ａ）中、Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データを再書き込み（リフレッシュ）することができる。
【０１７６】
以上が、図３（Ａ）に示す記憶装置２２２の駆動方法の一態様である。なお、第２の読み出し回路１１１０によってメモリセルアレイ２００から読み出したデータを、一時記憶回路１０００に入力することなく、外部に出力してもよい。
【０１７７】
（図３（Ｂ）に示す記憶装置２２２の駆動方法）
記憶装置２２２にデータが入力されると、当該データは一時記憶回路１０００に入力され（図３（Ｂ）中、Ｆ１の矢印参照）、一時記憶回路１０００において保持される。その後、読み出し回路１１１１によって一時記憶回路１０００からデータが読み出され（図３（Ｂ）中、Ｆ２の矢印参照）、メモリセルアレイ２００に含まれる複数の記憶素子（メモリセル）のうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセルに書き込まれる（図３（Ｂ）中、Ｆ３の矢印参照）。ここで、ｘデコーダ２０２及びｙデコーダ２０１によって複数のメモリセルを同時に指定することができる。以下、同時に指定される複数のメモリセルをブロックと呼ぶことにする。
【０１７８】
また、メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、読み出し回路１１１１によって読み出される（図３（Ｂ）中、Ｆ４の矢印参照）、読み出されたデータは一時記憶回路１０００に入力され（図３（Ｂ）中、Ｆ５の矢印参照）、保持される。そして、一時記憶回路１０００に保持されたデータを、読み出し回路１１１１によって読み出し（図３（Ｂ）中、Ｆ２の矢印参照）、記憶装置から出力する（図３（Ｂ）中、Ｆ６の矢印参照）。
【０１７９】
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、読み出し回路１１１１によって読み出され（図３（Ｂ）中、Ｆ４の矢印参照）、読み出されたデータが一時記憶回路１０００に入力され（図３（Ｂ）中、Ｆ５の矢印参照）、保持される。そして、一時記憶回路１０００に保持されたデータを、読み出し回路１１１１によって読み出し（図３（Ｂ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデコーダ２０１によって指定された別のメモリセル（または別のブロック）に書き込む（図３（Ｂ）中、Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データをコピーすることができる。
【０１８０】
メモリセルアレイ２００に含まれるメモリセルのうち、ｘデコーダ２０２及びｙデコーダ２０１によって指定されたメモリセル（またはブロック）に記憶されたデータは、読み出し回路１１１１によって読み出され（図３（Ｂ）中、Ｆ４の矢印参照）、読み出されたデータが一時記憶回路１０００に入力され（図３（Ｂ）中、Ｆ５の矢印参照）、保持される。そして、一時記憶回路１０００に保持されたデータを、読み出し回路１１１１によって読み出し（図３（Ｂ）中、Ｆ２の矢印参照）、ｘデコーダ２０２及びｙデコーダ２０１によって指定された同じメモリセル（または同じブロック）に書き込む（図３（Ｂ）中、Ｆ３の矢印参照）。こうして、メモリセルアレイ２００内で、データを再書き込み（リフレッシュ）することができる。
【０１８１】
以上が、図３（Ｂ）に示す記憶装置２２２の駆動方法の一態様である。なお、メモリセルアレイ２００から読み出し回路１１１１によって読み出したデータを、一時記憶回路１０００に入力することなく、外部に出力してもよい。
【０１８２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１８３】
（実施の形態５）
本実施の形態では、実施の形態４で示した記憶装置を用いた信号処理回路の構成について説明する。
【０１８４】
図１６に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置（レジスタ、メインメモリ等）とを少なくとも有する。具体的に、図１６に示す信号処理回路１５０は、演算回路１５１、演算回路１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５、制御装置１５６、電源制御回路１５７を有する。
【０１８５】
演算回路１５１、演算回路１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、レジスタ１５３は、演算回路１５１における演算処理の際に、データを一時的に保持する記憶装置である。レジスタ１５４は、演算回路１５２における演算処理の際に、データを一時的に保持する記憶装置である。
【０１８６】
また、メインメモリ１５５は、制御装置１５６が実行するプログラムをデータとして記憶する、或いは演算回路１５１、演算回路１５２からのデータを記憶することができる。
【０１８７】
制御装置１５６は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５の動作を統括的に制御する回路である。なお、図１６では、制御装置１５６が信号処理回路１５０の一部である構成を示しているが、制御装置１５６は信号処理回路１５０の外部に設けられていても良い。
【０１８８】
実施の形態１で示した一時記憶回路や、実施の形態４で示した記憶装置をメインメモリ１５５に用いることで、メインメモリ１５５への電源電圧の供給を停止しても、データを保持することができる。よって、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１８９】
また、メインメモリ１５５への電源電圧の供給が停止されるのに合わせて、メインメモリ１５５とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良い。
【０１９０】
また、電源制御回路１５７は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路１５７に設けられていても良いし、演算回路１５１、演算回路１５２、メインメモリ１５５、制御装置１５６のそれぞれに設けられていても良い。後者の場合、電源制御回路１５７は、必ずしも本発明の信号処理回路に設ける必要はない。
【０１９１】
なお、メインメモリ１５５と、演算回路１５１、演算回路１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、実施の形態１で示した一時記憶回路や、実施の形態４で示した記憶装置を用いることで、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１９２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１９３】
（実施の形態６）
図１（Ｂ）に示した記憶素子１００ｂの作製方法について説明する。トランジスタ１０２は、チャネルがシリコンに形成されるトランジスタである場合を例に挙げる。本実施の形態では、トランジスタ１０２と、チャネルが酸化物半導体層に形成されるトランジスタ１０１と、容量素子１０３とを例に挙げて、記憶素子１００ｂの作製方法について説明する。
【０１９４】
なお、記憶素子１００ａにおけるトランジスタ１０１及びトランジスタ１０２は、記憶素子１００ｂにおけるトランジスタ１０１及びトランジスタ１０２と同様に作製することができる。記憶素子１００ｃにおけるトランジスタ１０４及び容量素子１０５は、記憶素子１００ｂにおけるトランジスタ１０１及び容量素子１０３と同様に作製することができる。
【０１９５】
更に、一時記憶回路が有するその他のトランジスタや容量素子も、記憶素子１００ｂにおけるトランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製することができる。また、読み出し回路が有するトランジスタや容量素子も、記憶素子１００ｂにおけるトランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製することができる。メモリセルアレイが有するトランジスタや容量素子も、記憶素子１００ｂにおけるトランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製することができる。
【０１９６】
まず、図６（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１９７】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１９８】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１０２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１９９】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
【０２００】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０２０１】
次に、図６（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体膜７０２の一部に添加することで、不純物領域７０４を形成する。
【０２０２】
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ_２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ_２Ｏ）とシラン（ＳｉＨ_４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
【０２０３】
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０２０４】
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
【０２０５】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０２０６】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０２０７】
次いで、マスク７０５を除去した後、図６（Ｃ）に示すように、ゲート絶縁膜７０３の一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を形成した後、ゲート電極７０７及び導電膜７０８を形成する。
【０２０８】
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。導電膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０２０９】
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積層された複数の導電膜で形成されていても良い。
【０２１０】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０２１１】
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０２１２】
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０２１３】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０２１４】
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０２１５】
次に、図６（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、半導体膜７０２に形成される。
【０２１６】
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０２１７】
次いで、図７（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０２１８】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０２１９】
次いで、図７（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の表面を露出させる。なお、後に形成されるトランジスタ１０１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０２２０】
以上の工程により、トランジスタ１０２を形成することができる。
【０２２１】
次いで、トランジスタ１０１の作製方法について説明する。まず、図７（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０２２２】
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０２２３】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０２２４】
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含ませてもよい。
【０２２５】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【０２２６】
また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０２２７】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０２２８】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０２２９】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０２３０】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０２３１】
また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０２３２】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０２３３】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０２３４】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２３５】
ドライエッチング法としては、平行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法や、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０２３６】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０２３７】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２３８】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０２３９】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０２４０】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２４１】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０２４２】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２４３】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２４４】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０^１８／ｃｍ^３以下、より好ましくは１×１０^１７／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。
【０２４５】
なお、酸化物半導体層は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。例えば、酸化物半導体層として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を（ＣＡＡＣ：ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。
【０２４６】
ＣＡＡＣを含む酸化物を用いた酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０２４７】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。
【０２４８】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２４９】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２５０】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２５１】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２５２】
次いで、図８（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
【０２５３】
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
【０２５４】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０２５５】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０２５６】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０２５７】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０２５８】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０２５９】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ_２）、塩化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０２６０】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２６１】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０２６２】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０２６３】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２６４】
次いで、Ｎ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２６５】
なお、プラズマ処理を行った後、図８（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０２６６】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
【０２６７】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２６８】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２６９】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２７０】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０２７１】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０２７２】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２７３】
以上の工程により、トランジスタ１０１が形成される。
【０２７４】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１０３に相当する。
【０２７５】
また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０２７６】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２７７】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２７８】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２７９】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０２８０】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２８１】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２８２】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２８３】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０２８４】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２８５】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２８６】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０２８７】
次に、図８（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２８８】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２８９】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０２９０】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２９１】
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２９２】
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２９３】
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２９４】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶素子１００ｂを作製することができる。
【０２９５】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図８（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０２９６】
図９に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ１０１の断面図を示す。図９に示すトランジスタ１０１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０２９７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２９８】
（実施の形態７）
本実施の形態では、実施の形態６とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
【０２９９】
図１０（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
【０３００】
図１０（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０３０１】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの５族原子などを用いることができる。
【０３０２】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。
【０３０３】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０３０４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３０５】
また、酸化物半導体層９０３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９０３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０３０６】
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０３０７】
図１０（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
【０３０８】
図１０（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０３０９】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０３１０】
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０３１１】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。
【０３１２】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０３１３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３１４】
また、酸化物半導体層９１３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９１３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０３１５】
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０３１６】
図１０（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
【０３１７】
図１０（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０３１８】
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０３１９】
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０３２０】
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０^１８／ｃｍ^３以上５×１０^１９／ｃｍ^３未満であることが望ましい。
【０３２１】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０３２２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３２３】
また、酸化物半導体層９２３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９２３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
【０３２４】
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
【０３２５】
図１０（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
【０３２６】
図１０（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０３２７】
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０３２８】
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０３２９】
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０^１８／ｃｍ^３以上５×１０^１９／ｃｍ^３未満であることが望ましい。
【０３３０】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０３３１】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０^２０／ｃｍ^３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３３２】
また、酸化物半導体層９４３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９４３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
【０３３３】
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０３３４】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．Ｊｅｏｎｅｔａｌ． ”１８０ｎｍＧａｔｅＬｅｎｇｔｈＡｍｏｒｐｈｏｕｓＩｎＧａＺｎＯＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒｆｏｒＨｉｇｈＤｅｎｓｉｔｙＩｍａｇｅＳｅｎｓｏｒＡｐｐｌｉｃａｔｉｏｎ”，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，ｐ．５０４，２０１０．）。
【０３３５】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０３３６】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０３３７】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０３３８】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０３３９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３４０】
（実施の形態８）
本実施の形態では、記憶装置の構造の一形態について説明する。
【０３４１】
図１１及び図１２は、記憶装置の断面図である。図１１及び図１２に示す記憶装置は上部に、多層に形成された複数の記憶素子を有し、下部に論理回路３００４を有する。複数の記憶素子のうち、記憶素子３１７０ａと、記憶素子３１７０ｂを代表で示す。記憶素子３１７０ａ及び記憶素子３１７０ｂとしては、例えば、上記に実施の形態において説明した記憶素子１００ａ、記憶素子１００ｂ、記憶素子１００ｃ等と同様の構成とすることもできる。
【０３４２】
なお、記憶素子３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。記憶素子３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
【０３４３】
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
【０３４４】
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
【０３４５】
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
【０３４６】
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
【０３４７】
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
【０３４８】
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素子間の電気的接続や、論理回路３００４と記憶素子との電気的接続等を行うことができる。
【０３４９】
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
【０３５０】
例えば、図１１に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
【０３５１】
図１１では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。また、図１２に示すように、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａも配線３１００ｂも介さず行われてもよい。図１２では、電極３３０３は、電極３５０３によって、電極３００３ｂと電気的に接続されている。電極３００３ｂは、トランジスタ３１７１ａのソースまたはドレインと電気的に接続される。こうして、電極３３０３とトランジスタ３１７１ａとの電気的接続をとることができる。
【０３５２】
なお、図１１及び図１２では、２つの記憶素子（記憶素子３１７０ａと、記憶素子３１７０ｂ）が積層された構成を例として示したが、積層する記憶素子の数はこれに限定されない。
【０３５３】
また、図１１及び図１２では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０３５４】
また、図１１及び図１２では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０３５５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０３５６】
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。
【０３５７】
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０３５８】
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０３５９】
図１３は、携帯用の電子機器のブロック図である。図１３に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。また、一般的にメモリ回路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路４３２に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
【０３６０】
図１４に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装置４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４４１を有している。
【０３６１】
まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケーションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶装置４４２に記憶される。そして、スイッチ４４４を介して出力された画像データは、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３が、画像データを用いて画像の表示を行う。
【０３６２】
静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディスプレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。新たな画像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッチ４４５を介して定期的に画像データが読み出される。
【０３６３】
記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディスプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。
【０３６４】
この画像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶されるまで、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像データの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。
【０３６５】
記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶装置が有するメモリ領域を、分割して使用してもよい。これらの記憶装置に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
【０３６６】
図１５は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。上記実施の形態で示した信号処理回路をマイクロプロセッサ４５３に採用することで、消費電力を低減することが可能になる。また、上記実施の形態で示した記憶装置をメモリ回路４５７に採用することで、消費電力を低減することが可能になる。
【０３６７】
例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路４５７は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４５４に上記データをコピーしておいても良い。
【０３６８】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３６９】
１０１トランジスタ
１０２トランジスタ
１０３容量素子
１０４トランジスタ
１０５容量素子
１１１センスアンプ
１１２オペアンプ
１２１負荷
１２２トランジスタ
１２３スイッチ
１４０スイッチ
１４１トランジスタ
１４２ダイオード
１５０信号処理回路
１５１演算回路
１５２演算回路
１５３レジスタ
１５４レジスタ
１５５メインメモリ
１５６制御装置
１５７電源制御回路
１８１トランジスタ
１８２トランジスタ
２００メモリセルアレイ
２０１ｙデコーダ
２０２ｘデコーダ
２２２記憶装置
４２１ＲＦ回路
４２２アナログベースバンド回路
４２３デジタルベースバンド回路
４２４バッテリー
４２５電源回路
４２６アプリケーションプロセッサ
４２７ＣＰＵ
４２８ＤＳＰ
４２９インターフェース
４３０フラッシュメモリ
４３１ディスプレイコントローラ
４３２メモリ回路
４３３ディスプレイ
４３４表示部
４３５ソースドライバ
４３６ゲートドライバ
４３７音声回路
４３８キーボード
４３９タッチセンサ
４４１メモリコントローラ
４４２記憶装置
４４３記憶装置
４４４スイッチ
４４５スイッチ
４５１バッテリー
４５２電源回路
４５３マイクロプロセッサ
４５４フラッシュメモリ
４５５音声回路
４５６キーボード
４５７メモリ回路
４５８タッチパネル
４５９ディスプレイ
４６０ディスプレイコントローラ
７００基板
７０１絶縁膜
７０２半導体膜
７０３ゲート絶縁膜
７０４不純物領域
７０５マスク
７０６開口部
７０７ゲート電極
７０８導電膜
７０９不純物領域
７１０チャネル形成領域
７１１不純物領域
７１２絶縁膜
７１３絶縁膜
７１６酸化物半導体層
７１９導電膜
７２０導電膜
７２１ゲート絶縁膜
７２２ゲート電極
７２３導電膜
７２４絶縁膜
７２５開口部
７２６配線
７２７絶縁膜
９０１トランジスタ
９０２絶縁膜
９０３酸化物半導体層
９０４ソース電極
９０５ドレイン電極
９０６ゲート絶縁膜
９０７ゲート電極
９０８高濃度領域
９０９チャネル形成領域
９１１トランジスタ
９１２絶縁膜
９１３酸化物半導体層
９１４ソース電極
９１５ドレイン電極
９１６ゲート絶縁膜
９１７ゲート電極
９１８高濃度領域
９１９チャネル形成領域
９２１トランジスタ
９２２絶縁膜
９２３酸化物半導体層
９２４ソース電極
９２５ドレイン電極
９２６ゲート絶縁膜
９２７ゲート電極
９２８高濃度領域
９２９低濃度領域
９３０サイドウォール
９３１チャネル形成領域
９４１トランジスタ
９４２絶縁膜
９４３酸化物半導体層
９４４ソース電極
９４５ドレイン電極
９４６ゲート絶縁膜
９４７ゲート電極
９４８高濃度領域
９４９低濃度領域
９５０サイドウォール
９５１チャネル形成領域
１０００一時記憶回路
１００Ａ一時記憶回路
１００Ｂ一時記憶回路
１００Ｃ一時記憶回路
１００ａ記憶素子
１００ｂ記憶素子
１００ｃ記憶素子
１００ｄ記憶素子
１００ｅ記憶素子
１００ｆ記憶素子
１１００第１の読み出し回路
１１０Ａ読み出し回路
１１０Ｂ読み出し回路
１１０ａ読み出し素子
１１０ｂ読み出し素子
１１１０第２の読み出し回路
１１１１読み出し回路
３０００基板
３００１トランジスタ
３００４論理回路
３１０６素子分離絶縁膜
３３０３電極
３５０３電極
３５０５電極
３００３ａ電極
３００３ｂ電極
３００３ｃ電極
３１００ａ配線
３１００ｂ配線
３１００ｃ配線
３１００ｄ配線
３１４０ａ絶縁膜
３１４０ｂ絶縁膜
３１４１ａ絶縁膜
３１４１ｂ絶縁膜
３１４２ａ絶縁膜
３１４２ｂ絶縁膜
３１７０ａ記憶素子
３１７０ｂ記憶素子
３１７１ａトランジスタ
３１７１ｂトランジスタ
３５０１ａ電極
３５０１ｂ電極
３５０１ｃ電極
３５０２ａ電極
３５０２ｂ電極
３５０２ｃ電極
３５０３ａ電極
３５０３ｂ電極

【特許請求の範囲】
【請求項１】
複数の記憶素子を有し、
前記複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタはチャネルが酸化物半導体層に形成され、
前記第１のトランジスタのゲートは第１の配線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、第４の配線と電気的に接続されることを特徴とする一時記憶回路。
【請求項２】
複数の記憶素子を有し、
前記複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、
前記第１のトランジスタはチャネルが酸化物半導体層に形成され、
ゲートに入力される制御信号によってオン状態を選択された前記第１のトランジスタを介して、データに対応する信号電位を前記第２のトランジスタのゲートに入力し、
ゲートに入力される前記制御信号によって前記第１のトランジスタをオフ状態とすることによって、前記第２のトランジスタのゲートに当該信号電位を保持し、
前記第２のトランジスタのソース及びドレインの一方を第１の電位としたとき、前記第２のトランジスタのソースとドレイン間の状態を検出することによって前記データを読み出すことを特徴とする一時記憶回路。
【請求項３】
請求項１または請求項２において、
容量素子を有し、
前記容量素子の一対の電極のうちの一方は、前記第２のトランジスタのゲートと電気的に接続されることを特徴とする一時記憶回路。
【請求項４】
複数の記憶素子を有し、
前記複数の記憶素子それぞれは、トランジスタと、容量素子とを有し、
前記トランジスタはチャネルが酸化物半導体層に形成され、
前記トランジスタのゲートは第１の配線と電気的に接続され、
前記トランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、
前記トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方と電気的に接続されることを特徴とする一時記憶回路。
【請求項５】
複数の記憶素子を有し、
前記複数の記憶素子それぞれは、トランジスタと、容量素子とを有し、
前記トランジスタはチャネルが酸化物半導体層に形成され、
ゲートに入力される制御信号によってオン状態を選択された前記トランジスタを介して、データに対応する信号電位を前記容量素子の一対の電極のうちの一方に入力し、
ゲートに入力される前記制御信号によって前記トランジスタをオフ状態とすることによって、前記容量素子に当該信号電位を保持し、
ゲートに入力される前記制御信号によって前記トランジスタをオン状態として、前記トランジスタを介して前記容量素子の一対の電極のうちの一方に保持されていた電位を検出することによって前記データを読み出すことを特徴とする一時記憶回路。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の前記一時記憶回路と、前記一時記憶回路からデータを読み出す読み出し回路とを有することを特徴とする記憶装置。
【請求項７】
請求項１乃至請求項５のいずれか一に記載の前記一時記憶回路と、前記一時記憶回路からデータを読み出す第１の読み出し回路と、メモリセルアレイと、前記メモリセルアレイからデータを読み出す第２の読み出し回路と、ｘデコーダと、ｙデコーダとを有することを特徴とする記憶装置。
【請求項８】
請求項１乃至請求項５のいずれか一に記載の前記一時記憶回路と、メモリセルアレイと、前記一時記憶回路及び前記メモリセルアレイからデータを読み出す読み出し回路と、ｘデコーダと、ｙデコーダとを有することを特徴とする記憶装置。
【請求項９】
請求項６乃至請求項８のいずれか一に記載の前記記憶装置を用いたことを特徴とする信号処理回路。
【請求項１０】
請求項６乃至請求項８のいずれか一に記載の前記記憶装置と、前記記憶装置とデータのやり取りを行う演算回路とを有することを特徴とする信号処理回路。

【図１】