半導体記憶装置及びその製造方法
【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、不揮発性半導体記憶装置として、ＮＡＮＤ型の記憶装置が使用されている。ＮＡＮＤ型の記憶装置においては、シリコン基板の上層部分を複数本のライン状の部分に区画し、このライン状の部分をアクティブエリアとして使用する。そして、各アクティブエリアに複数のメモリセルを形成し、複数のメモリセルの両側に一対の選択ゲート電極を設けている。また、シリコン基板の上方にビット線及びソース線を設け、一対の選択ゲート電極の両側に接続する。このとき、少なくともビット線は、コンタクトを介してアクティブエリアに接続されている。
【０００３】
ところが、ＮＡＮＤ型の記憶装置の微細化が進むと、隣り合うコンタクト同士のショートマージンが低下するという問題がある。例えば、製造プロセスのばらつきにより、コンタクト径が過剰に拡大すると、隣り合うアクティブエリアに接続された２本のコンタクト同士が短絡してしまう虞がある。このため、上方から見て、コンタクトを千鳥状に配列する技術が提案されている。
【０００４】
しかしながら、コンタクトを千鳥状に配列することによって、コンタクト同士のショートマージンは改善できるものの、コンタクトとアクティブエリアとの間のショートマージンを改善することはできない。すなわち、アクティブエリア同士の間隔を縮小化すると、あるアクティブエリアに接続されたコンタクトと、このアクティブエリアの隣に配置されたアクティブエリアとが短絡する虞が生じる。このため、ＮＡＮＤ型記憶装置の微細化を図ると製品の歩留まりが低下してしまう。
【０００５】
なお、コンタクトの形成位置を高精度に制御すれば、必要とされるショートマージンは小さくなるが、リソグラフィの高精度化には限界がある。また、コンタクトを細くすることにより、ショートマージンを確保することも考えられるが、コンタクトを細くすると、コンタクト抵抗が増大してセル電流が低下すると共に、コンタクトホールを形成する際の難度が増加するため、オープン不良が増加する可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−５４９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。
【０００９】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記第１方向に対して直交する第２方向に延びる開口部が形成されたマスクを用いて前記半導体基板をエッチングすることにより、各前記アクティブエリアの上面に凹部を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、コンタクトホールを形成する工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。コンタクトホールは、隣り合う２本の前記アクティブエリアの直上域であって前記第１方向における位置が相互に異なる領域に配置された前記層間絶縁膜中に、前記凹部の側面に到達し底面には到達しないように形成する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体記憶装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】図１に示すＢ−Ｂ’線による断面図である。
【図４】第２の実施形態に係る半導体記憶装置を例示する平面図である。
【図５】第３の実施形態に係る半導体記憶装置を例示する平面図である。
【図６】（ａ）は第４の実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【図７】第５の実施形態に係る半導体記憶装置を例示する平面図である。
【図８】第６の実施形態に係る半導体記憶装置を例示する平面図である。
【図９】図８に示すＤ−Ｄ’線による断面図である。
【図１０】図８に示すＥ−Ｅ’線による断面図である。
【図１１】図８に示すＦ−Ｆ’線による断面図である。
【図１２】第６の実施形態に係る半導体記憶装置を例示する回路図である。
【図１３】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１４】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１５】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１６】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１７】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１８】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１９】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２０】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２１】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２２】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２３】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２４】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２５】（ａ）及び（ｂ）は、第７の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図２６】（ａ）及び（ｂ）は、第８の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図２７】（ａ）〜（ｃ）は、第９の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
第１の実施形態は、ＮＡＮＤ型の不揮発性半導体記憶装置におけるアクティブエリアとコンタクトの位置関係を説明する実施形態である。半導体記憶装置の詳細な構成及び製造方法は、後述する第６の実施形態において詳しく説明する。
【００１２】
図１は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、図１に示すＢ−Ｂ’線による断面図である。
なお、図１〜図３においては、図を簡略化するために導電部分のみを示し、絶縁部分は省略している。後述する図４〜図７についても同様である。
【００１３】
図１に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）は、ＮＡＮＤ型フラッシュメモリである。装置１においては、シリコン基板が設けられており、このシリコン基板の上層部分に一方向に延びる複数本のＳＴＩ（shallow trench isolation：素子分離絶縁体、図示せず）が形成されている。そして、これらのＳＴＩによって、シリコン基板の上層部分が複数本のアクティブエリアＡＡに区画されている。
【００１４】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。すなわち、シリコン基板の上面に平行な方向のうち、ＳＴＩ及びアクティブエリアＡＡが延びる方向をＹ方向とし、ＳＴＩ及びアクティブエリアの配列方向、すなわち、アクティブエリアの幅方向をＸ方向とし、シリコン基板の上面に対して垂直な方向をＺ方向とする。
【００１５】
装置１においては、シリコン基板上に、Ｘ方向に延びる制御ゲート電極（図示せず）が複数本設けられている。そして、Ｚ方向から見て、アクティブエリアＡＡと制御ゲート電極が重なる部分毎に、各１個の浮遊ゲート電極（図示せず）が設けられている。浮遊ゲート電極は、アクティブエリアＡＡと制御ゲート電極との間に配置されている。これにより、アクティブエリアＡＡと制御ゲート電極との最近接部分毎に、メモリセルが構成されている。また、アクティブエリアＡＡに沿って一列に配列された複数のメモリセルにより、メモリストリングが構成されている。
【００１６】
シリコン基板の上方であって、複数本の制御ゲート電極からなる群の両側には、一対の選択ゲート電極ＳＧが設けられている。これにより、アクティブエリアＡＡと選択ゲート電極ＳＧの最近接部分には、選択トランジスタが構成されている。
【００１７】
図１〜図３に示すように、アクティブエリアＡＡの直上域には、Ｙ方向に延びるビット線（図示せず）が設けられている。ビット線はビット線コンタクトＣＢによってアクティブエリアＡＡに接続されている。すなわち、各ビット線コンタクトＣＢの下端部はアクティブエリアＡＡに接続されており、上端部はビット線に接続されている。なお、設計では、ビット線コンタクトＣＢの中心軸はアクティブエリアＡＡの中心線上に位置させるが、実際に装置１を製造する際には、製造プロセスのばらつきにより、ビット線コンタクトＣＢの中心軸がアクティブエリアＡＡの中心線上からずれてしまう場合がある。
【００１８】
装置１においては、アクティブエリアＡＡの上面６に、それぞれ、凹部７が形成されている。なお、説明の便宜上、上面６には凹部７は含まれないものとする。凹部７は、アクティブエリアＡＡのＹ方向における一部の領域に、アクティブエリアＡＡの幅方向（Ｘ方向）の全体にわたって形成されている。すなわち、凹部７は、底面７ａと、底面７ａから見てＹ方向両側に位置し、Ｙ方向において対向する２つの側面７ｂによって構成されており、底面７ａのＸ方向両側には層間絶縁膜（図示せず）が配置されている。側面７ｂは、Ｙ方向における凹部７の上端部の長さが底面７ａの長さよりも長くなるように、垂直面（ＸＺ平面）に対して傾斜している。
【００１９】
各アクティブエリアＡＡにおいて、凹部７は１ヶ所に形成されている。Ｙ方向において、全てのアクティブエリアＡＡに形成された凹部７の位置は相互に同一である。また、アクティブエリアＡＡのＸ方向に向いた側面８と凹部７の底面７ａとの間の角部７ｃの曲率半径ｒａは、側面８と上面６との間の角部６ａの曲率半径ｒｂよりも大きい。すなわち、角部７ｃは角部６ａよりも丸まっている。
【００２０】
そして、ビット線コンタクトＣＢは凹部７の側面７ｂに接し、底面７ａには接していない。ビット線コンタクトＣＢは、アクティブエリアＡＡの上面６に接していてもよく、接していなくてもよい。また、ビット線コンタクトＣＢの中心軸を延長した直線ＣＢＬは、凹部７の底面７ａと交差している。すなわち、ビット線コンタクトＣＢの中心軸は、側面７ｂの直上域ではなく、底面７ａの直上域に位置している。更に、隣り合うアクティブエリアＡＡにそれぞれ接続された２本のビット線コンタクトＣＢのうち、一方のビット線コンタクトＣＢは、凹部７のＹ方向において離隔した２つの側面７ｂのうちの一方に接しており、他方のビット線コンタクトＣＢは、２つの側面７ｂのうちの他方に接している。これにより、この２本のビット線コンタクトＣＢのＹ方向における位置は相互に異なっており、Ｚ方向から見て、ビット線コンタクトＣＢは千鳥状に配置されている。なお、図２及び図３において、ハッチングを付した領域は断面を示しており、これらの断面は同一平面上に位置している。これに対して、ハッチングを付していない領域は側面を示しており、ハッチングを付した領域よりも紙面奥側に位置している。例えば、ハッチングを付していないビット線コンタクトＣＢは、ハッチングを付したビット線コンタクトＣＢよりも紙面奥側に位置している。
【００２１】
ビット線コンタクトＣＢは、Ｚ方向に延び、例えば、Ｙ方向における長さがＸ方向における長さよりも長い。また、例えば、ビット線コンタクトＣＢにおいては、Ｙ方向中央部におけるＸ方向の長さが、Ｙ方向両端部におけるＸ方向の長さよりも長い。更に、ビット線コンタクトＣＢの下端部は先細りとなっており、下方に向かうほど細くなっている。このため、ビット線コンタクトＣＢとアクティブエリアＡＡとの接触面の下端を含むＸＹ断面におけるビット線コンタクトＣＢのＸ方向における長さは、接触面の上端を含むＸＹ断面におけるビット線コンタクトＣＢのＸ方向における長さよりも短い。ビット線コンタクトＣＢの形状は、例えば、下端部が下端に向かうほど細くなった略楕円柱状である。
【００２２】
シリコン基板上には、Ｘ方向に延びるソース線（図示せず）が設けられており、アクティブエリアＡＡに接続されている。ビット線及びソース線は、アクティブエリアＡＡにおけるメモリストリングを挟む位置であって、一対の選択ゲート電極ＳＧの外側に接続されている。すなわち、ビット線コンタクトＣＢは、アクティブエリアＡＡのうち、相互に異なるメモリストリングに属する２本の選択ゲート電極ＳＧの間に位置する部分に接続されている。これにより、メモリストリングはビット線とソース線との間に接続され、メモリストリングの両端には選択トランジスタが設けられている。
【００２３】
次に、本実施形態の作用効果について説明する。
上述の如く、本実施形態に係る装置１においては、ビット線コンタクトＣＢが、アクティブエリアＡＡの上面６に形成された凹部７の側面７ｂに接し、底面７ａには接していない。これにより、図３に示すように、ＸＺ平面において、あるビット線コンタクトＣＢと、このビット線コンタクトＣＢが接続されたアクティブエリアＡＡの隣のアクティブエリアＡＡとの間の距離ａは、アクティブエリアＡＡに凹部７が形成されていない場合の距離ｂよりも長くなる。また、ビット線コンタクトＣＢの下端部は先細りの形状であり、ビット線コンタクトＣＢとアクティブエリアＡＡとの接触面の下端を含むＸＹ断面におけるＸ方向の長さは、この接触面の上端を含むＸＹ断面におけるＸ方向の長さよりも短い。これによっても、ＸＺ平面において、距離ａは距離ｂよりも長くなる。
【００２４】
一方、図１に示すように、ビット線コンタクトＣＢにおいては、Ｙ方向中央部におけるＸ方向の長さが、Ｙ方向両端部におけるＸ方向の長さよりも長い。これにより、ＸＹ平面においても、あるビット線コンタクトＣＢと、このビット線コンタクトが接続されたアクティブエリアＡＡの隣のアクティブエリアＡＡとの間の距離ｃは、アクティブエリアＡＡに凹部７が形成されていない場合の距離ｄよりも長くなる。
【００２５】
このように、ＸＺ平面においても、ＸＹ平面においても、凹部７を形成することにより、ビット線コンタクトＣＢと隣のアクティブエリアＡＡとの距離は大きくなる。すなわち、ａ＞ｂであり、ｃ＞ｄである。このため、本実施形態において、あるビット線コンタクトＣＢと、このビット線コンタクトＣＢが接続されたアクティブエリアＡＡの隣のアクティブエリアＡＡとの間の最短距離（以下、「ＡＡ−ＣＢ最短距離」ともいう）は、凹部７が形成されていない場合のＡＡ−ＣＢ最短距離よりも長くなる。これにより、アクティブエリアＡＡ間の距離及びビット線コンタクトＣＢの太さを一定に維持したまま、アクティブエリアＡＡとビット線コンタクトＣＢとの間のショートマージンを大きくすることができる。換言すれば、一定のショートマージン及びコンタクトの導電性を確保しつつ、装置１の高集積化を図ることができる。
【００２６】
一例を挙げると、アクティブエリアＡＡの幅は１０〜２０ｎｍであり、凹部７の深さは５０ｎｍであり、ビット線コンタクトＣＢの下端とアクティブエリアＡＡの凹部７の底面７ａとの間の距離は１０〜２０ｎｍであり、ビット線コンタクトＣＢの下端部以外の部分の直径は１０〜３０ｎｍである。この場合、上述のＸＺ平面における距離ａは３５〜４５ｎｍ程度であり、距離ｂは５〜１０ｎｍ程度であり、ＸＹ平面における距離ｃは８〜１３ｎｍ程度であり、距離ｄは５〜１０ｎｍ程度である。そして、本実施形態におけるＡＡ−ＣＢ最短距離は８〜１３ｎｍ程度であり、凹部７が形成されていない場合のＡＡ−ＣＢ最短距離は５〜１０ｎｍ程度である。
【００２７】
また、本実施形態においては、ビット線コンタクトＣＢの形状が例えば楕円柱状であり、ビット線コンタクトＣＢのＹ方向における長さが、Ｘ方向における長さよりも長い。これにより、ビット線コンタクトＣＢと凹部７の側面７ｂとを確実に接触させつつ、ＡＡ−ＣＢ最短距離を長くすることができる。
【００２８】
更に、本実施形態においては、ビット線コンタクトＣＢの中心軸を延長した直線ＣＢＬが、凹部７の底面７ａと交差している。これにより、直線ＣＢＬのＸ方向側には、隣のアクティブエリアＡＡの凹部７の底面７ａが位置することになる。この結果、ビット線コンタクトＣＢの形状が略円柱形状又は略楕円柱形状のように、Ｙ方向中央部においてＸ方向に最も張り出している形状である場合には、ＡＡ−ＣＢ最短距離をより一層長くすることができる。
【００２９】
更にまた、本実施形態においては、隣り合う２本のビット線コンタクトＣＢのうちの一方のビット線コンタクトＣＢは、凹部７の一方側の側面７ｂに接しており、他方のビット線コンタクトＣＢは、凹部７の他方側の側面７ｂに接している。これにより、Ｚ方向から見て、ビット線コンタクトＣＢを千鳥状に配列させることができ、ビット線コンタクトＣＢ間の距離を大きくすることができる。この結果、ビット線コンタクトＣＢ同士のショートマージンを確保することが容易になる。
【００３０】
更にまた、本実施形態においては、角部７ｃの曲率半径ｒａが角部６ａの曲率半径ｒｂよりも大きい。これにより、上述の距離ａをより一層大きくすることができる。一例を挙げると、曲率半径ｒａは５ｎｍ程度であり、曲率半径ｒｂは１ｎｍ程度である。
【００３１】
次に、第２の実施形態について説明する。
図４は、本実施形態に係る半導体記憶装置を例示する平面図である。
なお、図４においては、アクティブエリアの凹部近傍のみを模式的に示している。
図４に示すように、本実施形態に係る半導体記憶装置２においては、Ｚ方向から見て、凹部７の側面７ｂが凹部７の内部に向かって凸に湾曲している。すなわち、側面７ｂにおける幅方向（Ｘ方向）の中央部は、両端部よりも、凹部７の内部に向かって張り出している。
【００３２】
これにより、図４に示すように、ＸＹ平面における距離ｃ１を、前述の第１の実施形態における距離ｃよりも大きくすることができる。この結果、本実施形態においては、前述の第１の実施形態と比較して、ＡＡ−ＣＢ最短距離がより一層長くなり、アクティブエリアＡＡとビット線コンタクトＣＢとの間のショートマージンをより一層大きくすることができる。また、側面７ｂが湾曲していることにより、ビット線コンタクトＣＢと側面７ｂとの接触面積が大きくなる。これにより、ビット線コンタクトＣＢとアクティブエリアＡＡとの間の抵抗（以下、単に「コンタクト抵抗」ともいう）を低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３３】
次に、第３の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を例示する平面図である。
なお、図５においては、アクティブエリアの凹部近傍のみを模式的に示している。
図５に示すように、本実施形態に係る半導体記憶装置３においては、アクティブエリアＡＡの凹部７の側面７ｂにおけるＸ方向の中央部に、凹部７の内部に向けて突出した突出部９が形成されている。突出部９の幅、すなわち、Ｘ方向の長さは、アクティブエリアＡＡ全体の幅よりも細い。
【００３４】
これにより、図５に示すように、突出部９をビット線コンタクトＣＢに食い込ませて、コンタクト抵抗をより一層低減することができる。また、ＸＹ平面における距離ｃ２を、前述の第１の実施形態における距離ｃよりも大きくすることができる。この結果、本実施形態においては、前述の第１の実施形態と比較して、ＡＡ−ＣＢ最短距離がより長くなり、ショートマージンをより一層大きくすることができる。なお、ビット線コンタクトＣＢは、突出部９に加えて、凹部７の側面７ｂにおける突出部９以外の部分にも接していてもよい。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３５】
次に、第４の実施形態について説明する。
図６（ａ）は本実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
なお、図６（ａ）及び（ｂ）においては、アクティブエリアの凹部近傍のみを模式的に示している。また、図６（ｂ）において、ハッチングを付していないビット線コンタクトＣＢは、ハッチングを付したビット線コンタクトＣＢよりも紙面奥側に位置している。
【００３６】
図６（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置４においては、各アクティブエリアＡＡにおいて、Ｙ方向において相互に離隔した２ヶ所の領域に凹部７が形成されている。そして、隣り合う２本のアクティブエリアＡＡに接続された２本のビット線コンタクトＣＢは、Ｙ方向における位置が相互に異なる凹部７に接触している。また、各ビット線コンタクトＣＢは、凹部７の２つの側面７ｂの双方に接している。なお、前述の第１の実施形態と同様に、ビット線コンタクトＣＢは凹部７の底面７ａには接していない。
【００３７】
本実施形態によれば、ビット線コンタクトＣＢを千鳥状に配置してビット線コンタクトＣＢ間の距離を確保しつつ、各ビット線コンタクトＣＢを２つの側面７ｂに接触させて、コンタクト抵抗を低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３８】
なお、各アクティブエリアＡＡにおいて、Ｙ方向において相互に離隔した３ヶ所以上の領域に凹部７を形成してもよい。これにより、連続して配置された３本以上のアクティブエリアＡＡを基本単位として、Ｙ方向におけるビット線コンタクトＣＢの位置を周期的に変化させることができ、ビット線コンタクトＣＢ間の距離をより大きくすることができる。
【００３９】
次に、第５の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置を例示する平面図である。
なお、図７においては、アクティブエリアの凹部近傍のみを模式的に示している。
図７に示すように、本実施形態に係る半導体記憶装置５においては、Ｚ方向から見て、ビット線コンタクトＣＢの形状が略菱形である。また、ビット線コンタクトＣＢのＹ方向における長さは、Ｘ方向における長さよりも長い。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。本実施形態によっても、前述の第１の実施形態と同様な作用効果を得ることができる。
【００４０】
次に、第６の実施形態について説明する。
本実施形態は、前述の第１の実施形態をより具体的に示す実施形態である。
本実施形態に係る半導体記憶装置は、例えば、ＮＡＮＤフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）である。
図８は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図９は、図８に示すＤ−Ｄ’線による断面図であり、
図１０は、図８に示すＥ−Ｅ’線による断面図であり、
図１１は、図８に示すＦ−Ｆ’線による断面図であり、
図１２は、本実施形態に係る半導体記憶装置を例示する回路図である。
なお、図８においては、Ｚ方向から見たビット線コンタクトＣＢの形状を円形に描いているが、前述の第１の実施形態と同様に、Ｙ方向を長径方向とする楕円形等であってもよい。後述する図１３〜図２４についても同様である。
【００４１】
図８〜図１１に示すように、本実施形態に係る半導体記憶装置１０１（以下、単に「装置１０１」ともいう）においては、導電形がｐ形のシリコン基板１１が設けられており、シリコン基板１１中にはｎ形ウェル（図示せず）が形成されており、ｎ形ウェルの上部にはｐ形ウェル（図示せず）が形成されている。上方（Ｚ方向）から見て、ｐ形ウェルはｎ形ウェルの内部に配置されている。そして、ｐ形ウェルの内部には、複数のメモリストリング領域ＲｍｓがＹ方向に沿って相互に離隔して設定されており、メモリストリング領域Ｒｍｓ間の領域は、１つおきに、ビット線コンタクト領域Ｒｂｃ又はソース線コンタクト領域Ｒｓｃとなっている。また、ｐ形ウェルの上層部分には、複数のメモリストリング領域Ｒｍｓを繋ぐように、Ｙ方向に延びる複数本のＳＴＩ（素子分離絶縁体）１３が形成されており、シリコン基板１１の上層部分はＳＴＩ１３によって複数本のアクティブエリアＡＡに区画されている。
【００４２】
メモリストリング領域Ｒｍｓにおいては、シリコン基板１１上にシリコン酸化物からなるトンネル絶縁膜１４が形成されており、その上には、Ｘ方向に延びる複数本の積層体２１が形成されている。また、この複数本の積層体２１からなる組の両側には、Ｘ方向に延びる積層体２２がそれぞれ１本ずつ形成されている。積層体２１及び２２は、複数本のアクティブエリアＡＡを跨ぐように配置されている。更に、シリコン基板１１の最上層部分における積層体２１及び２２の直下域を除く領域には、例えばヒ素（Ａｓ）が導入されたｎ形拡散層２３が形成されている。
【００４３】
各積層体２１においては、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなる浮遊ゲート電極ＦＧが設けられている。浮遊ゲート電極ＦＧはアクティブエリアＡＡ毎にＸ方向に沿って分断されている。また、積層体２１においては、浮遊ゲート電極ＦＧを覆うように絶縁膜１７が設けられており、その上には、導電性材料からなる制御ゲート電極ＣＧが設けられ、ワード線ＷＬを構成している。絶縁膜１７の材料としては、例えば、酸化シリコン、窒化シリコン、ランタンアルミネート、ランタンシリケート、ランタンアルミシリケート、酸化アルミニウム、ハフニウムアルミネート、ハフニウムシリケート、酸化亜鉛、酸化タンタル、酸化ストロンチウム、窒化シリコン、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、酸化ジルコニウム及び酸化ビスマスからなる群から選択された１種の絶縁材料、若しくは複数種類の絶縁材料からなる混合物が挙げられる。又は、絶縁膜１７は、これらの絶縁材料からなる層を複数層積層した複合膜であってもよい。また、制御ゲート電極ＣＧの材料としては、例えば、不純物が導入されたポリシリコン、タングステン、チタン、チタン窒化物、タンタル又はタンタル窒化物等の導電性材料である。制御ゲート電極ＣＧをポリシリコンによって形成する場合には、制御ゲート電極ＣＧはＸ方向に延びるライン状に設けられている。制御ゲート電極ＣＧの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層３２が形成されている。
【００４４】
一方、各積層体２２においては、Ｘ方向に延びる選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧは、アクティブエリアＡＡの直上域において、浮遊ゲート電極ＦＧを形成する導電性材料と制御ゲート電極ＣＧを形成する導電性材料とが絶縁膜１７の開口部１５を介して一体化して形成されている。また、選択ゲート電極ＳＧがポリシリコンによって形成されている場合には、選択ゲート電極ＳＧの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層３２が形成されている。
【００４５】
ビット線コンタクト領域Ｒｂｃにおいては、アクティブエリアＡＡ及びＳＴＩ１３の上面に、凹部７が形成されている。凹部７は、Ｘ方向に沿って配列されたそれぞれ複数本のアクティブエリアＡＡ及びＳＴＩ１３にわたって、Ｘ方向に延びている。これにより、凹部７の底面７ａは、アクティブエリアＡＡの上面６よりも下方に位置している。また、アクティブエリアＡＡ間において、Ｙ方向における凹部７の位置は相互に同一である。凹部７の一対の側面７ｂは、Ｙ方向において相互に対向しており、上方に向かうように、垂直面（ＸＺ平面）に対して傾斜している。更に、アクティブエリアＡＡの最上層部分には、不純物拡散領域として、例えばヒ素が導入されたｎ＋型拡散層２８が形成されている。
【００４６】
ソース線コンタクト領域Ｒｓｃにおいても、アクティブエリアＡＡの最上層部分には、例えばヒ素が導入されてｎ＋型拡散層２８が形成されている。また、シリコン基板１１上には、導電性材料、例えばタングステンからなるソース線ＳＬが形成されている。ソース線ＳＬは、複数本のアクティブエリアＡＡを跨ぎ、これらのアクティブエリアＡＡに接触し、共通接続されている。
【００４７】
そして、メモリストリング領域Ｒｍｓ、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃの全面において、シリコン基板１１上には、積層体２１及び２２を覆うように、例えばシリコン酸化物からなる層間絶縁膜３３が設けられている。層間絶縁膜３３内におけるアクティブエリアＡＡの直上域の一部には、ビット線コンタクトＣＢが埋め込まれている。ビット線コンタクトＣＢは、例えば、タングステン等の金属によって形成されている。ビット線コンタクトＣＢの表面にはバリア膜が形成されていてもよい。バリア膜は、例えば、チタンナイトライドによって形成されている。各ビット線コンタクトＣＢの下端は凹部７の側面７ｂに接しており、底面７ａには接していない。これは、例えば、ＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）写真によって確認することができる。また、隣り合う２本のアクティブエリアＡＡに接続された２本のビット線コンタクトＣＢは、Ｙ方向における位置が相互に異なる側面７ｂに接している。これにより、上方から見て、ビット線コンタクトＣＢは千鳥状に配置されている。
【００４８】
層間絶縁膜３３上であって、アクティブエリアＡＡの直上域を含む領域には、Ｙ方向に延びるビット線ＢＬが設けられている。各ビット線ＢＬは各ビット線コンタクトＣＢの上端に接続されている。層間絶縁膜３３上には、ビット線ＢＬを埋め込むように、例えばシリコン酸化膜からなる層間絶縁膜３５が設けられている。なお、図８においては、図示の便宜上、層間絶縁膜３５、層間絶縁膜３３及びトンネル絶縁膜１４は、図示が省略されている。
【００４９】
装置１０１においては、ビット線コンタクト領域Ｒｂｃにおいて、ビット線ＢＬがビット線コンタクトＣＢを介してアクティブエリアＡＡのｎ＋型拡散層２８に接続されている。一方、ソース線コンタクト領域Ｒｓｃにおいては、ソース線ＳＬが直接アクティブエリアＡＡのｎ＋型拡散層２８に接続されている。また、メモリストリング領域Ｒｍｓにおいては、制御ゲート電極ＣＧとアクティブエリアＡＡとの最近接部分毎に、メモリセルトランジスタＭＴが構成される。更に、選択ゲート電極ＳＧとアクティブエリアＡＡとの最近接部分には、選択トランジスタＳＴが構成される。
【００５０】
これにより、図１２に示すように、ビット線ＢＬとソース線ＳＬとの間には、アクティブエリアＡＡ毎に、複数のメモリセルトランジスタＭＴが直列に接続され、その両側に選択トランジスタＳＴが接続されたメモリストリングＭＳが構成される。そして、複数本のメモリストリングＭＳにより、メモリセルアレイＭＣＡが構成される。
【００５１】
次に、本実施形態に係る半導体記憶装置１０１の製造方法について説明する。
図１３〜図２４は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＤ−Ｄ’線による工程断面図であり、各図の（ｃ）は（ａ）に示すＥ−Ｅ’線による工程断面図である。
なお、図１３〜図２４においては、ビット線コンタクト領域Ｒｂｃとこれに隣接するメモリストリング領域Ｒｍｓの一部のみを示している。
【００５２】
先ず、図１３（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。例えば、シリコン基板１１はｐ形のシリコンウェーハの一部である。シリコン基板１１においては、複数のメモリストリング領域ＲｍｓがＹ方向に沿って相互に離隔して設定されている。メモリストリング領域Ｒｍｓ間の領域は、１つおきにビット線コンタクト領域Ｒｂｃ又はソース線コンタクト領域Ｒｓｃ（図８参照）となっている。
【００５３】
シリコン基板１１中にｎ形ウェル（図示せず）を形成する。次に、ｎ形ウェルの上部にｐ形ウェル（図示せず）を形成する。上述のメモリストリング領域Ｒｍｓ、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃは、１つのｐ形ウェルの内側に配置される。次に、例えばシリコン酸化物を堆積させて、トンネル絶縁膜１４を形成する。トンネル絶縁膜１４は、通常は絶縁性であるが装置１０１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。次に、トンネル絶縁膜１４上に、導電性材料、例えば、不純物を含有したポリシリコン膜を堆積させる。次に、シリコン基板１１を選択的にエッチングし、Ｙ方向に延びるライン状のトレンチ１２を複数本形成する。各トレンチ１２は、複数のメモリストリング領域Ｒｍｓ並びにその間のビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃを通過するように形成する。
【００５４】
次に、トレンチ１２の内部に絶縁材料としてシリコン酸化物を埋め込んで、ＳＴＩ１３を形成する。シリコン基板１１の上層部分におけるＳＴＩ１３間の部分が、アクティブアリアＡＡとなる。すなわち、シリコン基板１１の上層部分は、ＳＴＩ１３によって、ｐ形の単結晶シリコンからなり、Ｙ方向に延び、相互に離隔した複数本のアクティブエリアＡＡに区画される。
【００５５】
次に、ポリシリコン膜を覆うように、例えば、ＯＮＯ膜からなる絶縁膜１７を堆積させる。次に、ポリシリコン膜を堆積させ、その後、絶縁膜１７における選択ゲート電極ＳＧ（図８参照）が形成される予定の領域に、開口部１５を形成する。次に、ポリシリコン膜及びシリコン窒化膜をこの順に積層する。このとき、後で堆積させたポリシリコン膜は開口部１５内にも埋め込まれ、先に堆積させたポリシリコン膜に接触する。次に、リソグラフィ技術により、シリコン窒化膜をＸ方向に延びる複数本のライン状に加工し、ストッパ膜１６とする。
【００５６】
次に、ストッパ膜１６をマスクとしてドライエッチングを施し、上述のポリシリコン膜、絶縁膜１７及びポリシリコン膜を選択的に除去する。このとき、トンネル絶縁膜１４はエッチングしない。このとき、メモリストリング領域Ｒｍｓにおいて、上側のポリシリコン膜が分断されて、Ｘ方向に延びる制御ゲート電極ＣＧとなる。また、下側のポリシリコン膜が分断されて、Ｘ方向及びＹ方向にマトリクス状に配列された浮遊ゲート電極ＦＧとなる。
【００５７】
これにより、メモリストリング領域ＲｍｓのＹ方向両端部以外の領域においては、トンネル絶縁膜１４上に、積層体２１が複数本形成される。各積層体２１は複数本のアクティブエリアＡＡを跨いでＸ方向に延びている。各積層体２１においては、ポリシリコンからなりＸ方向に沿って分断された浮遊ゲート電極ＦＧを絶縁膜１７が埋め込み、その上にポリシリコンからなる制御ゲート電極ＣＧ及びストッパ膜１６が設けられている。また、メモリストリング領域ＲｍｓのＹ方向両端部、すなわち、Ｙ方向に沿って配列された複数本の積層体２１からなる組の両側には、一対の積層体２２が形成される。積層体２２の基本的な層構造は積層体２１と同様であるが、浮遊ゲート電極ＦＧを形成するポリシリコン膜と制御ゲート電極ＣＧを形成するポリシリコン膜とが開口部１５を介して接続されており、全体として選択ゲート電極ＳＧとなっている。また、積層体２２の幅は積層体２１の幅よりも大きい。更に、ビット線コンタクト領域Ｒｂｃにおいては、浮遊ゲート電極ＦＧ、絶縁膜１７、制御ゲート電極ＣＧ及びストッパ膜１６がエッチングにより取り除かれている。
【００５８】
次に、積層体２１及び２２をマスクとして、シリコン基板１１に対して例えばヒ素（Ａｓ）等の不純物をイオン注入する。これにより、シリコン基板１１の最上層部分における積層体２１及び２２の直下域を除く領域に、ｎ形拡散層２３が形成される。
【００５９】
次に、図１４（ａ）〜（ｃ）に示すように、全面に絶縁材料、例えばシリコン酸化物を堆積させて、シリコン酸化膜２４を形成する。メモリストリング領域Ｒｍｓにおいては、シリコン酸化膜２４は積層体２１の相互間、及び、積層体２１と積層体２２との間に埋め込まれ、積層体２２のビット線コンタクト領域Ｒｂｃ側及びソース線コンタクト領域Ｒｓｃ側の側面上にも形成される。ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいては、シリコン酸化膜２４はトンネル絶縁膜１４の上面上に形成される。
【００６０】
次に、図１５（ａ）〜（ｃ）に示すように、異方性エッチング、例えば、ＲＩＥ（reactive ion etching：反応性イオンエッチング）を施す。これにより、メモリストリング領域Ｒｍｓにおいては積層体２１及び２２の上面上からシリコン酸化膜２４が除去される。シリコン酸化膜２４は、積層体２１及び２２の相互間に残留する。また、シリコン酸化膜２４は、積層体２２のビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに面した側面上にも残留して、スペーサとなる。
【００６１】
また、このＲＩＥにより、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいては、シリコン基板１１上からシリコン酸化膜２４及びトンネル絶縁膜１４が除去され、アクティブエリアＡＡ及びＳＴＩ１３が露出する。このとき、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいて、シリコン酸化物からなるＳＴＩ１３はシリコンからなるアクティブエリアＡＡよりも大きなエッチング速度でエッチングされるため、ＳＴＩ１３の上面はアクティブエリアＡＡの上面よりもやや下方に位置する。また、アクティブエリアＡＡの上面６と側面８との間の角部６ａが丸まる。これにより、この角部６ａの曲率半径はｒｂ（図３参照）となる。なお、図示の便宜上、図１５（ｃ）においては、ＳＴＩ１３及びアクティブエリアＡＡの上面は平坦に描かれている。以後の図においても同様である。
【００６２】
次に、図１６（ａ）〜（ｃ）に示すように、シリコン基板１１の一部、並びに積層体２１及び２２の全体を覆うように、レジストマスク２５を形成する。レジストマスク２５におけるビット線コンタクト領域ＲｂｃのＹ方向中央部には、Ｘ方向に延びる帯状の開口部２５ａを形成する。すなわち、レジストマスク２５は、メモリストリング領域Ｒｍｓの全体、ソース線コンタクト領域Ｒｓｃの全体、及びビット線コンタクト領域ＲｂｃのＹ方向両端部を覆い、ビット線コンタクト領域ＲｂｃのＹ方向中央部を露出させるように形成する。
【００６３】
次に、図１７（ａ）〜（ｃ）に示すように、例えばＲＩＥにより、レジストマスク２５をマスクとして異方性エッチングを行う。これにより、開口部２５ａの直下域において、アクティブエリアＡＡ及びＳＴＩ１３が掘り込まれる。この結果、ビット線コンタクト領域Ｒｂｃにおいて、シリコン基板１１の上面に凹部７が形成される。凹部７は、交互に配列されたアクティブエリアＡＡ及びＳＴＩ１３を横切って、Ｘ方向に延びる。また、このＲＩＥにより、アクティブエリアＡＡにおける凹部７の底面７ａと側面８と間の角部７ｃがさらに丸まる。これにより、角部７ｃの曲率半径ｒａは、レジストマスク２５によって覆われている角部６ａの曲率半径ｒｂよりも大きくなる。その後、レジストマスク２５（図１７（ｂ）参照）を除去する。
【００６４】
次に、図１８（ａ）〜（ｃ）に示すように、全面にシリコン酸化物を堆積させる。このシリコン酸化物は、メモリストリング領域Ｒｍｓに残留していたシリコン酸化膜２４と一体化して、シリコン酸化膜２７となる。シリコン酸化膜２７は、ビット線コンタクト領域Ｒｂｃにおいて露出しているシリコン基板１１を保護するために形成する。
【００６５】
次に、図１９（ａ）〜（ｃ）に示すように、シリコン酸化膜２７越しに、ヒ素（Ａｓ）をイオン注入する。これにより、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域ＲｓｃにおけるアクティブエリアＡＡの最上層部分に、ｎ＋型拡散層２８が形成される。その後、ソース線コンタクト領域Ｒｓｃにソース線ＳＬを形成し、ｎ＋型拡散層２８に接続する。
【００６６】
次に、図２０（ａ）〜（ｃ）に示すように、全面にシリコン窒化膜２９を形成する。シリコン窒化膜２９は、不純物の拡散を防止すると共に、後の工程においてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施す際にストッパとして機能する。シリコン窒化膜２９のうち、メモリストリング領域Ｒｍｓに形成された部分は、積層体２１及び２２を覆うようにほぼ平坦に形成され、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに形成された部分は、メモリストリング領域Ｒｍｓに形成された部分に対して凹む。また、シリコン窒化膜２９のうち、ビット線コンタクト領域Ｒｂｃにおいて凹部７を覆う部分は、凹部７の形状を反映して凹む。
【００６７】
次に、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。その後、シリコン窒化膜２９をストッパとしてＣＭＰを施し、メモリストリング領域Ｒｍｓにおいて、シリコン窒化膜２９上に堆積された絶縁材料を除去する。これにより、図２１（ａ）〜（ｃ）に示すように、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに層間絶縁部材３０を埋め込む。
【００６８】
次に、図２２（ａ）〜（ｃ）に示すように、全面に対してエッチングを施す。このエッチングは、積層体２１の制御ゲート電極ＣＧ及び積層体２２の選択ゲート電極ＳＧの上面が露出するまで行う。これにより、層間絶縁部材３０、シリコン窒化膜２９及びシリコン酸化膜２７のうち、積層体２１及び２２の上面よりも上方に位置する部分が除去される。次に、シリサイド化処理を施し、制御ゲート電極ＣＧの上部及び選択ゲート電極ＳＧの上部にシリサイド層３２を形成する。シリサイド層３２は、例えば、コバルトシリサイド又はタングステンシリサイドにより形成する。
【００６９】
次に、図２３（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。この絶縁材料は、シリコン酸化膜２７及び層間絶縁部材３０と一体化して、層間絶縁膜３３となる。なお、シリコン窒化膜２９の一部は層間絶縁膜３３内に残留するが、図８〜図１０においては図示を省略している。
【００７０】
次に、図２４（ａ）〜（ｃ）に示すように、層間絶縁膜３３に複数のコンタクトホール３４を形成する。コンタクトホール３４は、アクティブエリアＡＡ直上域に形成する。このとき、隣り合う２本のアクティブエリアＡＡの直上域においては、一方のアクティブエリアＡＡについては、凹部７の２つの側面７ｂのうち、Ｙ方向の一方側の側面７ｂの直上域にコンタクトホール３４を形成し、他方のアクティブエリアＡＡについては、凹部７の２つの側面７ｂのうち、Ｙ方向の他方側の側面７ｂの直上域にコンタクトホール３４を形成する。すなわち、隣り合う２本のアクティブエリアＡＡの直上域においては、Ｙ方向における位置が相互に異なる領域にコンタクトホール３４を形成する。これにより、Ｚ方向から見て、複数本のコンタクトホール３４を千鳥状に配列させる。
【００７１】
また、各コンタクトホール３４は、凹部７の側面７ｂには到達させるが、底面７ａには到達させない。更に、コンタクトホール３４の中心軸を延長させた直線が底面７ａと交差するようにする。コンタクトホール３４を形成する際には、コンタクトホール３４にシリコン窒化膜２９を貫通させることにより、シリコン窒化膜２９をエッチングストッパ膜として利用することができる。
【００７２】
次に、図９〜図１１に示すように、コンタクトホール３４内に導電材料、例えば、タングステンを埋め込み、ビット線コンタクトＣＢを形成する。次に、層間絶縁膜３３上に複数本のビット線ＢＬを形成する。ビット線ＢＬは、アクティブエリアＡＡの直上域にＹ方向に延びるように形成し、ビット線コンタクトＣＢに接続させる。次に、層間絶縁膜３３上に、ビット線ＢＬを埋め込むようにシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜３５を形成する。その後、シリコンウェーハをダイシングしてシリコン基板１１に切り分ける。このようにして、本実施形態に係る半導体記憶装置１０１が製造される。
【００７３】
本実施形態においても、前述の第１の実施形態と同様に、ビット線コンタクト領域Ｒｂｃにおいて、アクティブエリアＡＡの上面６に凹部７を形成し、ビット線コンタクトＣＢを凹部７の側面７ｂに接触させ、底面７ａには接触させないことにより、アクティブエリアＡＡとビット線コンタクトＣＢとの間の最短距離を長くすることができる。これにより、アクティブエリアＡＡの配列周期を短くしても、ビット線コンタクトＣＢを細くすることなく、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のショートマージンを確保することができる。また、ビット線コンタクトＣＢを大径化することができるため、コンタクト抵抗を低減することができる。更に、リソグラフィ工程での合わせマージンを確保でき、ビット線コンタクトＣＢの径の縮小も抑えられるため、加工難度を低減させることができる。この結果、装置１０１の歩留まりが改善する。
【００７４】
また、本実施形態においては、図１７（ａ）〜（ｃ）に示す工程において、レジストマスク２５をマスクとしてエッチングを施すことにより、アクティブエリアＡＡに凹部７を形成しているが、このとき、レジストマスク２５には、１ヶ所のビット線コンタクト領域毎に１本の帯状の開口部２５ａだけを形成すればよい。このため、レジストマスク２５のフォトリソグラフィが容易である。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００７５】
次に、第７の実施形態について説明する。
本実施形態は、前述の第２の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。
図２５（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
先ず、前述の第６の実施形態と同様に、図１３〜図１７に示す工程を実施し、アクティブエリアＡＡの上面に凹部７を形成する。その後、レジストマスク２５を除去する。
【００７６】
次に、図２５（ａ）に示すように、レジストマスク４１を形成する。レジストマスク４１には、Ｘ方向に延びる帯状の開口部４１ａを形成する。このとき、Ｚ方向から見て、レジストマスク４１の開口部４１ａはレジストマスク２５の開口部２５ａ（図１７（ａ）参照）よりも太く形成し、開口部２５ａが位置していた領域が開口部４１ａの内部に含まれるようにする。これにより、アクティブエリアＡＡにおける凹部７の全体及び凹部７に接する部分４２が、開口部４１ａ内において露出する。露出されている部分４２は、凹部７のＹ方向両側に配置される。このとき、各部分４２のＹ方向における長さは、アクティブエリアＡＡの幅以下とする。
【００７７】
次に、図２５（ｂ）に示すように、レジストマスク４１をマスクとして、ＳＴＩ１３に対して選択的に等方性エッチングを施してＳＴＩ１３を後退させた後、アクティブエリアＡＡに対して選択的に等方性エッチングを施す。このとき、部分４２はＸ方向及びＹ方向の双方からエッチングされるため、角部が丸まる。これにより、側面７ｂが凸状に湾曲した曲面となり、側面７ｂにおけるＸ方向中央部が、側面７ｂにおけるＸ方向両端部よりも凹部７の内部に向けて突出する。なお、ＳＴＩ１３の露出部分もある程度エッチングされて変形するが、図２５（ｂ）においては図示を省略している。
【００７８】
その後、レジストマスク４１を除去する。以後の工程は、前述の第６の実施形態と同様である。すなわち、図１８〜図２４、及び図８〜図１１に示す工程を施す。これにより、本実施形態に係る半導体記憶装置が製造される。
【００７９】
次に、第８の実施形態について説明する。
本実施形態は、前述の第３の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。
図２６（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
先ず、前述の第６の実施形態と同様に、図１３〜図１７に示す工程を実施し、アクティブエリアＡＡの上面に凹部７を形成する。その後、レジストマスク２５を除去する。
【００８０】
次に、図２６（ａ）に示すように、レジストマスク４６を形成する。レジストマスク４６には、Ｘ方向に延びる帯状の開口部４６ａを形成する。このとき、Ｚ方向から見て、レジストマスク４６の開口部４６ａは、前述の第７の実施形態におけるレジストマスク４１の開口部４１ａ（図２５（ａ）参照）よりも更に太くし、開口部４１ａが位置していた領域が開口部４６ａの内部に含まれるようにする。従って、図１７に示す工程において、レジストマスク２５の開口部２５ａが位置していた領域も開口部４６ａの内部に含まれる。これにより、アクティブエリアＡＡ及びＳＴＩ１３における凹部７の全体及び凹部７に接する部分４７が、開口部４６ａ内において露出する。このとき、露出されている部分４７のＹ方向における長さを、アクティブエリアＡＡの幅よりも長くする。
【００８１】
次に、図２６（ｂ）に示すように、レジストマスク４６をマスクとして、エッチングを施す。このとき、部分４７は、Ｘ方向及びＹ方向の双方からエッチングされるため、角部が丸まる。また、部分４７におけるＸ方向に向いた側面は、主としてＸ方向からエッチングされるため、部分４７の幅、すなわち、Ｘ方向における長さが小さくなる。これにより、凹部７の側面７ｂにおけるＸ方向中央部に、凹部７の内部に向かって突出し、その幅がアクティブエリアＡＡの幅よりも小さい突出部９が形成される。なお、ＳＴＩ１３の露出部分もある程度エッチングされて変形するが、図２６（ｂ）においては図示を省略している。
【００８２】
その後、レジストマスク４６を除去する。以後の工程は、前述の第６の実施形態と同様である。すなわち、図１８〜図２４、及び図８〜図１１に示す工程を施す。これにより、本実施形態に係る半導体記憶装置が製造される。
【００８３】
但し、第７及び第８の実施形態に係る半導体記憶装置の構成は、レジストマスク４１によるエッチングプロセスを採用することなく、レジストマスク２５をマスクとした異方性エッチングにより凹部７を形成した後、レジストマスク２５を残したまま、ＳＴＩ１３を選択的に等方性エッチングすることにより後退させ、その後、アクティブエリアＡＡを選択的に等方性エッチングすることによっても実現可能である。
【００８４】
次に、第９の実施形態について説明する。
本実施形態は、前述の第４の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。
図２７は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、（ａ）は工程平面図であり、（ｂ）は（ａ）に示すＤ−Ｄ’線による工程断面図であり、（ｃ）は（ａ）示すＥ−Ｅ’線による工程断面図である。
【００８５】
先ず、前述の第６の実施形態と同様に、図１３〜図１５に示す工程を実施する。
次に、図２７（ａ）〜（ｃ）に示すように、レジストマスク２５を形成する。このとき、前述の第６の実施形態においては、各ビット線コンタクト領域Ｒｂｃにおいて、Ｘ方向に延びる帯状の開口部２５ａを１ヶ所形成したが、本実施形態においては、各ビット線コンタクト領域Ｒｂｃにおいて、開口部２５ａをＹ方向において相互に異なる２ヵ所に形成する。また、各開口部２５ａの幅は、前述の第６の実施形態よりも細くする。次に、レジストマスク２５をマスクとして異方性エッチングを施す。これにより、各ビット線コンタクト領域Ｒｂｃにおいて、各アクティブエリアＡＡの上面における相互に離隔した２ヶ所の領域に、凹部７を形成する。
【００８６】
次に、前述の第６の実施形態と同様に、図１８〜図２３に示す工程を実施する。
次に、図２４（ａ）に示すように、層間絶縁膜３３にコンタクトホール３４を千鳥状に形成する。このとき、隣り合う２本のアクティブエリアＡＡに到達させる２本のコンタクトホール３４は、Ｙ方向における位置が相互に異なる凹部７の直上域に形成する。そして、各コンタクトホール３４は、各凹部７の２つの側面７ｂの双方に到達させ、底面７ａには到達させない。
以後の工程は、前述の第６の実施形態と同様である。これにより、本実施形態に係る半導体記憶装置が製造される。
【００８７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００８８】
例えば、前述の各実施形態においては、凹部７の側面７ｂが上方を向くように傾斜している例を示したが、本発明はこれには限定されず、側面７ｂは垂直であってもよく、逆テーパー状、すなわち、下方を向くように傾斜していてもよい。また、Ｚ方向から見たビット線コンタクトＣＢの形状は楕円形及び菱形には限定されない。更に、前述の各実施形態は、相互に組み合わせて実施することができる。
【００８９】
以上説明した実施形態によれば、コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を実現することができる。
【符号の説明】
【００９０】
１、２、３、４、５、１０１：半導体記憶装置
６：上面
６ａ：角部
７：凹部
７ａ：底面
７ｂ：側面
７ｃ：角部
８：側面
９：突出部
１１：シリコン基板
１２：トレンチ
１３：ＳＴＩ
１４：トンネル絶縁膜
１５：開口部
１６：ストッパ膜
１７：絶縁膜
２１、２２：積層体
２３：ｎ型拡散層
２４：シリコン酸化膜
２５：レジストマスク
２５ａ：開口部
２７：シリコン酸化膜
２８：ｎ＋型拡散層
２９：シリコン窒化膜
３０：層間絶縁部材
３２：シリサイド層
３３：層間絶縁膜
３４：コンタクトホール
３５：層間絶縁膜
４１：レジストマスク
４１ａ：開口部
４２：部分
４６：レジストマスク
４６ａ：開口部
４７：部分
ａ、ｂ、ｃ、ｃ１、ｃ２、ｄ：距離
ＡＡ：アクティブエリア
ＢＬ：ビット線
ＣＢ：ビット線コンタクト
ＣＢＬ：直線
ＣＧ：制御ゲート電極
ＦＧ：浮遊ゲート電極
ＭＣＡ：メモリセルアレイ
ＭＳ：メモリストリング
ＭＴ：メモリセルトランジスタ
ｒａ、ｒｂ：曲率半径
Ｒｂｃ：ビット線コンタクト領域
Ｒｍｓ：メモリストリング領域
Ｒｓｃ：ソース線コンタクト領域
ＳＧ：選択ゲート電極
ＳＬ：ソース線
ＳＴ：選択トランジスタ
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、不揮発性半導体記憶装置として、ＮＡＮＤ型の記憶装置が使用されている。ＮＡＮＤ型の記憶装置においては、シリコン基板の上層部分を複数本のライン状の部分に区画し、このライン状の部分をアクティブエリアとして使用する。そして、各アクティブエリアに複数のメモリセルを形成し、複数のメモリセルの両側に一対の選択ゲート電極を設けている。また、シリコン基板の上方にビット線及びソース線を設け、一対の選択ゲート電極の両側に接続する。このとき、少なくともビット線は、コンタクトを介してアクティブエリアに接続されている。
【０００３】
ところが、ＮＡＮＤ型の記憶装置の微細化が進むと、隣り合うコンタクト同士のショートマージンが低下するという問題がある。例えば、製造プロセスのばらつきにより、コンタクト径が過剰に拡大すると、隣り合うアクティブエリアに接続された２本のコンタクト同士が短絡してしまう虞がある。このため、上方から見て、コンタクトを千鳥状に配列する技術が提案されている。
【０００４】
しかしながら、コンタクトを千鳥状に配列することによって、コンタクト同士のショートマージンは改善できるものの、コンタクトとアクティブエリアとの間のショートマージンを改善することはできない。すなわち、アクティブエリア同士の間隔を縮小化すると、あるアクティブエリアに接続されたコンタクトと、このアクティブエリアの隣に配置されたアクティブエリアとが短絡する虞が生じる。このため、ＮＡＮＤ型記憶装置の微細化を図ると製品の歩留まりが低下してしまう。
【０００５】
なお、コンタクトの形成位置を高精度に制御すれば、必要とされるショートマージンは小さくなるが、リソグラフィの高精度化には限界がある。また、コンタクトを細くすることにより、ショートマージンを確保することも考えられるが、コンタクトを細くすると、コンタクト抵抗が増大してセル電流が低下すると共に、コンタクトホールを形成する際の難度が増加するため、オープン不良が増加する可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−５４９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。
【０００９】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記第１方向に対して直交する第２方向に延びる開口部が形成されたマスクを用いて前記半導体基板をエッチングすることにより、各前記アクティブエリアの上面に凹部を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、コンタクトホールを形成する工程と、前記コンタクトホール内に導電材料を埋め込む工程と、を備える。コンタクトホールは、隣り合う２本の前記アクティブエリアの直上域であって前記第１方向における位置が相互に異なる領域に配置された前記層間絶縁膜中に、前記凹部の側面に到達し底面には到達しないように形成する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体記憶装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】図１に示すＢ−Ｂ’線による断面図である。
【図４】第２の実施形態に係る半導体記憶装置を例示する平面図である。
【図５】第３の実施形態に係る半導体記憶装置を例示する平面図である。
【図６】（ａ）は第４の実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【図７】第５の実施形態に係る半導体記憶装置を例示する平面図である。
【図８】第６の実施形態に係る半導体記憶装置を例示する平面図である。
【図９】図８に示すＤ−Ｄ’線による断面図である。
【図１０】図８に示すＥ−Ｅ’線による断面図である。
【図１１】図８に示すＦ−Ｆ’線による断面図である。
【図１２】第６の実施形態に係る半導体記憶装置を例示する回路図である。
【図１３】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１４】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１５】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１６】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１７】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１８】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１９】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２０】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２１】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２２】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２３】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２４】（ａ）〜（ｃ）は、第６の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図２５】（ａ）及び（ｂ）は、第７の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図２６】（ａ）及び（ｂ）は、第８の実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
【図２７】（ａ）〜（ｃ）は、第９の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
第１の実施形態は、ＮＡＮＤ型の不揮発性半導体記憶装置におけるアクティブエリアとコンタクトの位置関係を説明する実施形態である。半導体記憶装置の詳細な構成及び製造方法は、後述する第６の実施形態において詳しく説明する。
【００１２】
図１は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、図１に示すＢ−Ｂ’線による断面図である。
なお、図１〜図３においては、図を簡略化するために導電部分のみを示し、絶縁部分は省略している。後述する図４〜図７についても同様である。
【００１３】
図１に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）は、ＮＡＮＤ型フラッシュメモリである。装置１においては、シリコン基板が設けられており、このシリコン基板の上層部分に一方向に延びる複数本のＳＴＩ（shallow trench isolation：素子分離絶縁体、図示せず）が形成されている。そして、これらのＳＴＩによって、シリコン基板の上層部分が複数本のアクティブエリアＡＡに区画されている。
【００１４】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。すなわち、シリコン基板の上面に平行な方向のうち、ＳＴＩ及びアクティブエリアＡＡが延びる方向をＹ方向とし、ＳＴＩ及びアクティブエリアの配列方向、すなわち、アクティブエリアの幅方向をＸ方向とし、シリコン基板の上面に対して垂直な方向をＺ方向とする。
【００１５】
装置１においては、シリコン基板上に、Ｘ方向に延びる制御ゲート電極（図示せず）が複数本設けられている。そして、Ｚ方向から見て、アクティブエリアＡＡと制御ゲート電極が重なる部分毎に、各１個の浮遊ゲート電極（図示せず）が設けられている。浮遊ゲート電極は、アクティブエリアＡＡと制御ゲート電極との間に配置されている。これにより、アクティブエリアＡＡと制御ゲート電極との最近接部分毎に、メモリセルが構成されている。また、アクティブエリアＡＡに沿って一列に配列された複数のメモリセルにより、メモリストリングが構成されている。
【００１６】
シリコン基板の上方であって、複数本の制御ゲート電極からなる群の両側には、一対の選択ゲート電極ＳＧが設けられている。これにより、アクティブエリアＡＡと選択ゲート電極ＳＧの最近接部分には、選択トランジスタが構成されている。
【００１７】
図１〜図３に示すように、アクティブエリアＡＡの直上域には、Ｙ方向に延びるビット線（図示せず）が設けられている。ビット線はビット線コンタクトＣＢによってアクティブエリアＡＡに接続されている。すなわち、各ビット線コンタクトＣＢの下端部はアクティブエリアＡＡに接続されており、上端部はビット線に接続されている。なお、設計では、ビット線コンタクトＣＢの中心軸はアクティブエリアＡＡの中心線上に位置させるが、実際に装置１を製造する際には、製造プロセスのばらつきにより、ビット線コンタクトＣＢの中心軸がアクティブエリアＡＡの中心線上からずれてしまう場合がある。
【００１８】
装置１においては、アクティブエリアＡＡの上面６に、それぞれ、凹部７が形成されている。なお、説明の便宜上、上面６には凹部７は含まれないものとする。凹部７は、アクティブエリアＡＡのＹ方向における一部の領域に、アクティブエリアＡＡの幅方向（Ｘ方向）の全体にわたって形成されている。すなわち、凹部７は、底面７ａと、底面７ａから見てＹ方向両側に位置し、Ｙ方向において対向する２つの側面７ｂによって構成されており、底面７ａのＸ方向両側には層間絶縁膜（図示せず）が配置されている。側面７ｂは、Ｙ方向における凹部７の上端部の長さが底面７ａの長さよりも長くなるように、垂直面（ＸＺ平面）に対して傾斜している。
【００１９】
各アクティブエリアＡＡにおいて、凹部７は１ヶ所に形成されている。Ｙ方向において、全てのアクティブエリアＡＡに形成された凹部７の位置は相互に同一である。また、アクティブエリアＡＡのＸ方向に向いた側面８と凹部７の底面７ａとの間の角部７ｃの曲率半径ｒａは、側面８と上面６との間の角部６ａの曲率半径ｒｂよりも大きい。すなわち、角部７ｃは角部６ａよりも丸まっている。
【００２０】
そして、ビット線コンタクトＣＢは凹部７の側面７ｂに接し、底面７ａには接していない。ビット線コンタクトＣＢは、アクティブエリアＡＡの上面６に接していてもよく、接していなくてもよい。また、ビット線コンタクトＣＢの中心軸を延長した直線ＣＢＬは、凹部７の底面７ａと交差している。すなわち、ビット線コンタクトＣＢの中心軸は、側面７ｂの直上域ではなく、底面７ａの直上域に位置している。更に、隣り合うアクティブエリアＡＡにそれぞれ接続された２本のビット線コンタクトＣＢのうち、一方のビット線コンタクトＣＢは、凹部７のＹ方向において離隔した２つの側面７ｂのうちの一方に接しており、他方のビット線コンタクトＣＢは、２つの側面７ｂのうちの他方に接している。これにより、この２本のビット線コンタクトＣＢのＹ方向における位置は相互に異なっており、Ｚ方向から見て、ビット線コンタクトＣＢは千鳥状に配置されている。なお、図２及び図３において、ハッチングを付した領域は断面を示しており、これらの断面は同一平面上に位置している。これに対して、ハッチングを付していない領域は側面を示しており、ハッチングを付した領域よりも紙面奥側に位置している。例えば、ハッチングを付していないビット線コンタクトＣＢは、ハッチングを付したビット線コンタクトＣＢよりも紙面奥側に位置している。
【００２１】
ビット線コンタクトＣＢは、Ｚ方向に延び、例えば、Ｙ方向における長さがＸ方向における長さよりも長い。また、例えば、ビット線コンタクトＣＢにおいては、Ｙ方向中央部におけるＸ方向の長さが、Ｙ方向両端部におけるＸ方向の長さよりも長い。更に、ビット線コンタクトＣＢの下端部は先細りとなっており、下方に向かうほど細くなっている。このため、ビット線コンタクトＣＢとアクティブエリアＡＡとの接触面の下端を含むＸＹ断面におけるビット線コンタクトＣＢのＸ方向における長さは、接触面の上端を含むＸＹ断面におけるビット線コンタクトＣＢのＸ方向における長さよりも短い。ビット線コンタクトＣＢの形状は、例えば、下端部が下端に向かうほど細くなった略楕円柱状である。
【００２２】
シリコン基板上には、Ｘ方向に延びるソース線（図示せず）が設けられており、アクティブエリアＡＡに接続されている。ビット線及びソース線は、アクティブエリアＡＡにおけるメモリストリングを挟む位置であって、一対の選択ゲート電極ＳＧの外側に接続されている。すなわち、ビット線コンタクトＣＢは、アクティブエリアＡＡのうち、相互に異なるメモリストリングに属する２本の選択ゲート電極ＳＧの間に位置する部分に接続されている。これにより、メモリストリングはビット線とソース線との間に接続され、メモリストリングの両端には選択トランジスタが設けられている。
【００２３】
次に、本実施形態の作用効果について説明する。
上述の如く、本実施形態に係る装置１においては、ビット線コンタクトＣＢが、アクティブエリアＡＡの上面６に形成された凹部７の側面７ｂに接し、底面７ａには接していない。これにより、図３に示すように、ＸＺ平面において、あるビット線コンタクトＣＢと、このビット線コンタクトＣＢが接続されたアクティブエリアＡＡの隣のアクティブエリアＡＡとの間の距離ａは、アクティブエリアＡＡに凹部７が形成されていない場合の距離ｂよりも長くなる。また、ビット線コンタクトＣＢの下端部は先細りの形状であり、ビット線コンタクトＣＢとアクティブエリアＡＡとの接触面の下端を含むＸＹ断面におけるＸ方向の長さは、この接触面の上端を含むＸＹ断面におけるＸ方向の長さよりも短い。これによっても、ＸＺ平面において、距離ａは距離ｂよりも長くなる。
【００２４】
一方、図１に示すように、ビット線コンタクトＣＢにおいては、Ｙ方向中央部におけるＸ方向の長さが、Ｙ方向両端部におけるＸ方向の長さよりも長い。これにより、ＸＹ平面においても、あるビット線コンタクトＣＢと、このビット線コンタクトが接続されたアクティブエリアＡＡの隣のアクティブエリアＡＡとの間の距離ｃは、アクティブエリアＡＡに凹部７が形成されていない場合の距離ｄよりも長くなる。
【００２５】
このように、ＸＺ平面においても、ＸＹ平面においても、凹部７を形成することにより、ビット線コンタクトＣＢと隣のアクティブエリアＡＡとの距離は大きくなる。すなわち、ａ＞ｂであり、ｃ＞ｄである。このため、本実施形態において、あるビット線コンタクトＣＢと、このビット線コンタクトＣＢが接続されたアクティブエリアＡＡの隣のアクティブエリアＡＡとの間の最短距離（以下、「ＡＡ−ＣＢ最短距離」ともいう）は、凹部７が形成されていない場合のＡＡ−ＣＢ最短距離よりも長くなる。これにより、アクティブエリアＡＡ間の距離及びビット線コンタクトＣＢの太さを一定に維持したまま、アクティブエリアＡＡとビット線コンタクトＣＢとの間のショートマージンを大きくすることができる。換言すれば、一定のショートマージン及びコンタクトの導電性を確保しつつ、装置１の高集積化を図ることができる。
【００２６】
一例を挙げると、アクティブエリアＡＡの幅は１０〜２０ｎｍであり、凹部７の深さは５０ｎｍであり、ビット線コンタクトＣＢの下端とアクティブエリアＡＡの凹部７の底面７ａとの間の距離は１０〜２０ｎｍであり、ビット線コンタクトＣＢの下端部以外の部分の直径は１０〜３０ｎｍである。この場合、上述のＸＺ平面における距離ａは３５〜４５ｎｍ程度であり、距離ｂは５〜１０ｎｍ程度であり、ＸＹ平面における距離ｃは８〜１３ｎｍ程度であり、距離ｄは５〜１０ｎｍ程度である。そして、本実施形態におけるＡＡ−ＣＢ最短距離は８〜１３ｎｍ程度であり、凹部７が形成されていない場合のＡＡ−ＣＢ最短距離は５〜１０ｎｍ程度である。
【００２７】
また、本実施形態においては、ビット線コンタクトＣＢの形状が例えば楕円柱状であり、ビット線コンタクトＣＢのＹ方向における長さが、Ｘ方向における長さよりも長い。これにより、ビット線コンタクトＣＢと凹部７の側面７ｂとを確実に接触させつつ、ＡＡ−ＣＢ最短距離を長くすることができる。
【００２８】
更に、本実施形態においては、ビット線コンタクトＣＢの中心軸を延長した直線ＣＢＬが、凹部７の底面７ａと交差している。これにより、直線ＣＢＬのＸ方向側には、隣のアクティブエリアＡＡの凹部７の底面７ａが位置することになる。この結果、ビット線コンタクトＣＢの形状が略円柱形状又は略楕円柱形状のように、Ｙ方向中央部においてＸ方向に最も張り出している形状である場合には、ＡＡ−ＣＢ最短距離をより一層長くすることができる。
【００２９】
更にまた、本実施形態においては、隣り合う２本のビット線コンタクトＣＢのうちの一方のビット線コンタクトＣＢは、凹部７の一方側の側面７ｂに接しており、他方のビット線コンタクトＣＢは、凹部７の他方側の側面７ｂに接している。これにより、Ｚ方向から見て、ビット線コンタクトＣＢを千鳥状に配列させることができ、ビット線コンタクトＣＢ間の距離を大きくすることができる。この結果、ビット線コンタクトＣＢ同士のショートマージンを確保することが容易になる。
【００３０】
更にまた、本実施形態においては、角部７ｃの曲率半径ｒａが角部６ａの曲率半径ｒｂよりも大きい。これにより、上述の距離ａをより一層大きくすることができる。一例を挙げると、曲率半径ｒａは５ｎｍ程度であり、曲率半径ｒｂは１ｎｍ程度である。
【００３１】
次に、第２の実施形態について説明する。
図４は、本実施形態に係る半導体記憶装置を例示する平面図である。
なお、図４においては、アクティブエリアの凹部近傍のみを模式的に示している。
図４に示すように、本実施形態に係る半導体記憶装置２においては、Ｚ方向から見て、凹部７の側面７ｂが凹部７の内部に向かって凸に湾曲している。すなわち、側面７ｂにおける幅方向（Ｘ方向）の中央部は、両端部よりも、凹部７の内部に向かって張り出している。
【００３２】
これにより、図４に示すように、ＸＹ平面における距離ｃ１を、前述の第１の実施形態における距離ｃよりも大きくすることができる。この結果、本実施形態においては、前述の第１の実施形態と比較して、ＡＡ−ＣＢ最短距離がより一層長くなり、アクティブエリアＡＡとビット線コンタクトＣＢとの間のショートマージンをより一層大きくすることができる。また、側面７ｂが湾曲していることにより、ビット線コンタクトＣＢと側面７ｂとの接触面積が大きくなる。これにより、ビット線コンタクトＣＢとアクティブエリアＡＡとの間の抵抗（以下、単に「コンタクト抵抗」ともいう）を低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３３】
次に、第３の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を例示する平面図である。
なお、図５においては、アクティブエリアの凹部近傍のみを模式的に示している。
図５に示すように、本実施形態に係る半導体記憶装置３においては、アクティブエリアＡＡの凹部７の側面７ｂにおけるＸ方向の中央部に、凹部７の内部に向けて突出した突出部９が形成されている。突出部９の幅、すなわち、Ｘ方向の長さは、アクティブエリアＡＡ全体の幅よりも細い。
【００３４】
これにより、図５に示すように、突出部９をビット線コンタクトＣＢに食い込ませて、コンタクト抵抗をより一層低減することができる。また、ＸＹ平面における距離ｃ２を、前述の第１の実施形態における距離ｃよりも大きくすることができる。この結果、本実施形態においては、前述の第１の実施形態と比較して、ＡＡ−ＣＢ最短距離がより長くなり、ショートマージンをより一層大きくすることができる。なお、ビット線コンタクトＣＢは、突出部９に加えて、凹部７の側面７ｂにおける突出部９以外の部分にも接していてもよい。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３５】
次に、第４の実施形態について説明する。
図６（ａ）は本実施形態に係る半導体記憶装置を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
なお、図６（ａ）及び（ｂ）においては、アクティブエリアの凹部近傍のみを模式的に示している。また、図６（ｂ）において、ハッチングを付していないビット線コンタクトＣＢは、ハッチングを付したビット線コンタクトＣＢよりも紙面奥側に位置している。
【００３６】
図６（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置４においては、各アクティブエリアＡＡにおいて、Ｙ方向において相互に離隔した２ヶ所の領域に凹部７が形成されている。そして、隣り合う２本のアクティブエリアＡＡに接続された２本のビット線コンタクトＣＢは、Ｙ方向における位置が相互に異なる凹部７に接触している。また、各ビット線コンタクトＣＢは、凹部７の２つの側面７ｂの双方に接している。なお、前述の第１の実施形態と同様に、ビット線コンタクトＣＢは凹部７の底面７ａには接していない。
【００３７】
本実施形態によれば、ビット線コンタクトＣＢを千鳥状に配置してビット線コンタクトＣＢ間の距離を確保しつつ、各ビット線コンタクトＣＢを２つの側面７ｂに接触させて、コンタクト抵抗を低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３８】
なお、各アクティブエリアＡＡにおいて、Ｙ方向において相互に離隔した３ヶ所以上の領域に凹部７を形成してもよい。これにより、連続して配置された３本以上のアクティブエリアＡＡを基本単位として、Ｙ方向におけるビット線コンタクトＣＢの位置を周期的に変化させることができ、ビット線コンタクトＣＢ間の距離をより大きくすることができる。
【００３９】
次に、第５の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置を例示する平面図である。
なお、図７においては、アクティブエリアの凹部近傍のみを模式的に示している。
図７に示すように、本実施形態に係る半導体記憶装置５においては、Ｚ方向から見て、ビット線コンタクトＣＢの形状が略菱形である。また、ビット線コンタクトＣＢのＹ方向における長さは、Ｘ方向における長さよりも長い。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。本実施形態によっても、前述の第１の実施形態と同様な作用効果を得ることができる。
【００４０】
次に、第６の実施形態について説明する。
本実施形態は、前述の第１の実施形態をより具体的に示す実施形態である。
本実施形態に係る半導体記憶装置は、例えば、ＮＡＮＤフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）である。
図８は、本実施形態に係る半導体記憶装置を例示する平面図であり、
図９は、図８に示すＤ−Ｄ’線による断面図であり、
図１０は、図８に示すＥ−Ｅ’線による断面図であり、
図１１は、図８に示すＦ−Ｆ’線による断面図であり、
図１２は、本実施形態に係る半導体記憶装置を例示する回路図である。
なお、図８においては、Ｚ方向から見たビット線コンタクトＣＢの形状を円形に描いているが、前述の第１の実施形態と同様に、Ｙ方向を長径方向とする楕円形等であってもよい。後述する図１３〜図２４についても同様である。
【００４１】
図８〜図１１に示すように、本実施形態に係る半導体記憶装置１０１（以下、単に「装置１０１」ともいう）においては、導電形がｐ形のシリコン基板１１が設けられており、シリコン基板１１中にはｎ形ウェル（図示せず）が形成されており、ｎ形ウェルの上部にはｐ形ウェル（図示せず）が形成されている。上方（Ｚ方向）から見て、ｐ形ウェルはｎ形ウェルの内部に配置されている。そして、ｐ形ウェルの内部には、複数のメモリストリング領域ＲｍｓがＹ方向に沿って相互に離隔して設定されており、メモリストリング領域Ｒｍｓ間の領域は、１つおきに、ビット線コンタクト領域Ｒｂｃ又はソース線コンタクト領域Ｒｓｃとなっている。また、ｐ形ウェルの上層部分には、複数のメモリストリング領域Ｒｍｓを繋ぐように、Ｙ方向に延びる複数本のＳＴＩ（素子分離絶縁体）１３が形成されており、シリコン基板１１の上層部分はＳＴＩ１３によって複数本のアクティブエリアＡＡに区画されている。
【００４２】
メモリストリング領域Ｒｍｓにおいては、シリコン基板１１上にシリコン酸化物からなるトンネル絶縁膜１４が形成されており、その上には、Ｘ方向に延びる複数本の積層体２１が形成されている。また、この複数本の積層体２１からなる組の両側には、Ｘ方向に延びる積層体２２がそれぞれ１本ずつ形成されている。積層体２１及び２２は、複数本のアクティブエリアＡＡを跨ぐように配置されている。更に、シリコン基板１１の最上層部分における積層体２１及び２２の直下域を除く領域には、例えばヒ素（Ａｓ）が導入されたｎ形拡散層２３が形成されている。
【００４３】
各積層体２１においては、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなる浮遊ゲート電極ＦＧが設けられている。浮遊ゲート電極ＦＧはアクティブエリアＡＡ毎にＸ方向に沿って分断されている。また、積層体２１においては、浮遊ゲート電極ＦＧを覆うように絶縁膜１７が設けられており、その上には、導電性材料からなる制御ゲート電極ＣＧが設けられ、ワード線ＷＬを構成している。絶縁膜１７の材料としては、例えば、酸化シリコン、窒化シリコン、ランタンアルミネート、ランタンシリケート、ランタンアルミシリケート、酸化アルミニウム、ハフニウムアルミネート、ハフニウムシリケート、酸化亜鉛、酸化タンタル、酸化ストロンチウム、窒化シリコン、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、酸化ジルコニウム及び酸化ビスマスからなる群から選択された１種の絶縁材料、若しくは複数種類の絶縁材料からなる混合物が挙げられる。又は、絶縁膜１７は、これらの絶縁材料からなる層を複数層積層した複合膜であってもよい。また、制御ゲート電極ＣＧの材料としては、例えば、不純物が導入されたポリシリコン、タングステン、チタン、チタン窒化物、タンタル又はタンタル窒化物等の導電性材料である。制御ゲート電極ＣＧをポリシリコンによって形成する場合には、制御ゲート電極ＣＧはＸ方向に延びるライン状に設けられている。制御ゲート電極ＣＧの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層３２が形成されている。
【００４４】
一方、各積層体２２においては、Ｘ方向に延びる選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧは、アクティブエリアＡＡの直上域において、浮遊ゲート電極ＦＧを形成する導電性材料と制御ゲート電極ＣＧを形成する導電性材料とが絶縁膜１７の開口部１５を介して一体化して形成されている。また、選択ゲート電極ＳＧがポリシリコンによって形成されている場合には、選択ゲート電極ＳＧの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層３２が形成されている。
【００４５】
ビット線コンタクト領域Ｒｂｃにおいては、アクティブエリアＡＡ及びＳＴＩ１３の上面に、凹部７が形成されている。凹部７は、Ｘ方向に沿って配列されたそれぞれ複数本のアクティブエリアＡＡ及びＳＴＩ１３にわたって、Ｘ方向に延びている。これにより、凹部７の底面７ａは、アクティブエリアＡＡの上面６よりも下方に位置している。また、アクティブエリアＡＡ間において、Ｙ方向における凹部７の位置は相互に同一である。凹部７の一対の側面７ｂは、Ｙ方向において相互に対向しており、上方に向かうように、垂直面（ＸＺ平面）に対して傾斜している。更に、アクティブエリアＡＡの最上層部分には、不純物拡散領域として、例えばヒ素が導入されたｎ＋型拡散層２８が形成されている。
【００４６】
ソース線コンタクト領域Ｒｓｃにおいても、アクティブエリアＡＡの最上層部分には、例えばヒ素が導入されてｎ＋型拡散層２８が形成されている。また、シリコン基板１１上には、導電性材料、例えばタングステンからなるソース線ＳＬが形成されている。ソース線ＳＬは、複数本のアクティブエリアＡＡを跨ぎ、これらのアクティブエリアＡＡに接触し、共通接続されている。
【００４７】
そして、メモリストリング領域Ｒｍｓ、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃの全面において、シリコン基板１１上には、積層体２１及び２２を覆うように、例えばシリコン酸化物からなる層間絶縁膜３３が設けられている。層間絶縁膜３３内におけるアクティブエリアＡＡの直上域の一部には、ビット線コンタクトＣＢが埋め込まれている。ビット線コンタクトＣＢは、例えば、タングステン等の金属によって形成されている。ビット線コンタクトＣＢの表面にはバリア膜が形成されていてもよい。バリア膜は、例えば、チタンナイトライドによって形成されている。各ビット線コンタクトＣＢの下端は凹部７の側面７ｂに接しており、底面７ａには接していない。これは、例えば、ＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）写真によって確認することができる。また、隣り合う２本のアクティブエリアＡＡに接続された２本のビット線コンタクトＣＢは、Ｙ方向における位置が相互に異なる側面７ｂに接している。これにより、上方から見て、ビット線コンタクトＣＢは千鳥状に配置されている。
【００４８】
層間絶縁膜３３上であって、アクティブエリアＡＡの直上域を含む領域には、Ｙ方向に延びるビット線ＢＬが設けられている。各ビット線ＢＬは各ビット線コンタクトＣＢの上端に接続されている。層間絶縁膜３３上には、ビット線ＢＬを埋め込むように、例えばシリコン酸化膜からなる層間絶縁膜３５が設けられている。なお、図８においては、図示の便宜上、層間絶縁膜３５、層間絶縁膜３３及びトンネル絶縁膜１４は、図示が省略されている。
【００４９】
装置１０１においては、ビット線コンタクト領域Ｒｂｃにおいて、ビット線ＢＬがビット線コンタクトＣＢを介してアクティブエリアＡＡのｎ＋型拡散層２８に接続されている。一方、ソース線コンタクト領域Ｒｓｃにおいては、ソース線ＳＬが直接アクティブエリアＡＡのｎ＋型拡散層２８に接続されている。また、メモリストリング領域Ｒｍｓにおいては、制御ゲート電極ＣＧとアクティブエリアＡＡとの最近接部分毎に、メモリセルトランジスタＭＴが構成される。更に、選択ゲート電極ＳＧとアクティブエリアＡＡとの最近接部分には、選択トランジスタＳＴが構成される。
【００５０】
これにより、図１２に示すように、ビット線ＢＬとソース線ＳＬとの間には、アクティブエリアＡＡ毎に、複数のメモリセルトランジスタＭＴが直列に接続され、その両側に選択トランジスタＳＴが接続されたメモリストリングＭＳが構成される。そして、複数本のメモリストリングＭＳにより、メモリセルアレイＭＣＡが構成される。
【００５１】
次に、本実施形態に係る半導体記憶装置１０１の製造方法について説明する。
図１３〜図２４は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＤ−Ｄ’線による工程断面図であり、各図の（ｃ）は（ａ）に示すＥ−Ｅ’線による工程断面図である。
なお、図１３〜図２４においては、ビット線コンタクト領域Ｒｂｃとこれに隣接するメモリストリング領域Ｒｍｓの一部のみを示している。
【００５２】
先ず、図１３（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。例えば、シリコン基板１１はｐ形のシリコンウェーハの一部である。シリコン基板１１においては、複数のメモリストリング領域ＲｍｓがＹ方向に沿って相互に離隔して設定されている。メモリストリング領域Ｒｍｓ間の領域は、１つおきにビット線コンタクト領域Ｒｂｃ又はソース線コンタクト領域Ｒｓｃ（図８参照）となっている。
【００５３】
シリコン基板１１中にｎ形ウェル（図示せず）を形成する。次に、ｎ形ウェルの上部にｐ形ウェル（図示せず）を形成する。上述のメモリストリング領域Ｒｍｓ、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃは、１つのｐ形ウェルの内側に配置される。次に、例えばシリコン酸化物を堆積させて、トンネル絶縁膜１４を形成する。トンネル絶縁膜１４は、通常は絶縁性であるが装置１０１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。次に、トンネル絶縁膜１４上に、導電性材料、例えば、不純物を含有したポリシリコン膜を堆積させる。次に、シリコン基板１１を選択的にエッチングし、Ｙ方向に延びるライン状のトレンチ１２を複数本形成する。各トレンチ１２は、複数のメモリストリング領域Ｒｍｓ並びにその間のビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃを通過するように形成する。
【００５４】
次に、トレンチ１２の内部に絶縁材料としてシリコン酸化物を埋め込んで、ＳＴＩ１３を形成する。シリコン基板１１の上層部分におけるＳＴＩ１３間の部分が、アクティブアリアＡＡとなる。すなわち、シリコン基板１１の上層部分は、ＳＴＩ１３によって、ｐ形の単結晶シリコンからなり、Ｙ方向に延び、相互に離隔した複数本のアクティブエリアＡＡに区画される。
【００５５】
次に、ポリシリコン膜を覆うように、例えば、ＯＮＯ膜からなる絶縁膜１７を堆積させる。次に、ポリシリコン膜を堆積させ、その後、絶縁膜１７における選択ゲート電極ＳＧ（図８参照）が形成される予定の領域に、開口部１５を形成する。次に、ポリシリコン膜及びシリコン窒化膜をこの順に積層する。このとき、後で堆積させたポリシリコン膜は開口部１５内にも埋め込まれ、先に堆積させたポリシリコン膜に接触する。次に、リソグラフィ技術により、シリコン窒化膜をＸ方向に延びる複数本のライン状に加工し、ストッパ膜１６とする。
【００５６】
次に、ストッパ膜１６をマスクとしてドライエッチングを施し、上述のポリシリコン膜、絶縁膜１７及びポリシリコン膜を選択的に除去する。このとき、トンネル絶縁膜１４はエッチングしない。このとき、メモリストリング領域Ｒｍｓにおいて、上側のポリシリコン膜が分断されて、Ｘ方向に延びる制御ゲート電極ＣＧとなる。また、下側のポリシリコン膜が分断されて、Ｘ方向及びＹ方向にマトリクス状に配列された浮遊ゲート電極ＦＧとなる。
【００５７】
これにより、メモリストリング領域ＲｍｓのＹ方向両端部以外の領域においては、トンネル絶縁膜１４上に、積層体２１が複数本形成される。各積層体２１は複数本のアクティブエリアＡＡを跨いでＸ方向に延びている。各積層体２１においては、ポリシリコンからなりＸ方向に沿って分断された浮遊ゲート電極ＦＧを絶縁膜１７が埋め込み、その上にポリシリコンからなる制御ゲート電極ＣＧ及びストッパ膜１６が設けられている。また、メモリストリング領域ＲｍｓのＹ方向両端部、すなわち、Ｙ方向に沿って配列された複数本の積層体２１からなる組の両側には、一対の積層体２２が形成される。積層体２２の基本的な層構造は積層体２１と同様であるが、浮遊ゲート電極ＦＧを形成するポリシリコン膜と制御ゲート電極ＣＧを形成するポリシリコン膜とが開口部１５を介して接続されており、全体として選択ゲート電極ＳＧとなっている。また、積層体２２の幅は積層体２１の幅よりも大きい。更に、ビット線コンタクト領域Ｒｂｃにおいては、浮遊ゲート電極ＦＧ、絶縁膜１７、制御ゲート電極ＣＧ及びストッパ膜１６がエッチングにより取り除かれている。
【００５８】
次に、積層体２１及び２２をマスクとして、シリコン基板１１に対して例えばヒ素（Ａｓ）等の不純物をイオン注入する。これにより、シリコン基板１１の最上層部分における積層体２１及び２２の直下域を除く領域に、ｎ形拡散層２３が形成される。
【００５９】
次に、図１４（ａ）〜（ｃ）に示すように、全面に絶縁材料、例えばシリコン酸化物を堆積させて、シリコン酸化膜２４を形成する。メモリストリング領域Ｒｍｓにおいては、シリコン酸化膜２４は積層体２１の相互間、及び、積層体２１と積層体２２との間に埋め込まれ、積層体２２のビット線コンタクト領域Ｒｂｃ側及びソース線コンタクト領域Ｒｓｃ側の側面上にも形成される。ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいては、シリコン酸化膜２４はトンネル絶縁膜１４の上面上に形成される。
【００６０】
次に、図１５（ａ）〜（ｃ）に示すように、異方性エッチング、例えば、ＲＩＥ（reactive ion etching：反応性イオンエッチング）を施す。これにより、メモリストリング領域Ｒｍｓにおいては積層体２１及び２２の上面上からシリコン酸化膜２４が除去される。シリコン酸化膜２４は、積層体２１及び２２の相互間に残留する。また、シリコン酸化膜２４は、積層体２２のビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに面した側面上にも残留して、スペーサとなる。
【００６１】
また、このＲＩＥにより、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいては、シリコン基板１１上からシリコン酸化膜２４及びトンネル絶縁膜１４が除去され、アクティブエリアＡＡ及びＳＴＩ１３が露出する。このとき、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいて、シリコン酸化物からなるＳＴＩ１３はシリコンからなるアクティブエリアＡＡよりも大きなエッチング速度でエッチングされるため、ＳＴＩ１３の上面はアクティブエリアＡＡの上面よりもやや下方に位置する。また、アクティブエリアＡＡの上面６と側面８との間の角部６ａが丸まる。これにより、この角部６ａの曲率半径はｒｂ（図３参照）となる。なお、図示の便宜上、図１５（ｃ）においては、ＳＴＩ１３及びアクティブエリアＡＡの上面は平坦に描かれている。以後の図においても同様である。
【００６２】
次に、図１６（ａ）〜（ｃ）に示すように、シリコン基板１１の一部、並びに積層体２１及び２２の全体を覆うように、レジストマスク２５を形成する。レジストマスク２５におけるビット線コンタクト領域ＲｂｃのＹ方向中央部には、Ｘ方向に延びる帯状の開口部２５ａを形成する。すなわち、レジストマスク２５は、メモリストリング領域Ｒｍｓの全体、ソース線コンタクト領域Ｒｓｃの全体、及びビット線コンタクト領域ＲｂｃのＹ方向両端部を覆い、ビット線コンタクト領域ＲｂｃのＹ方向中央部を露出させるように形成する。
【００６３】
次に、図１７（ａ）〜（ｃ）に示すように、例えばＲＩＥにより、レジストマスク２５をマスクとして異方性エッチングを行う。これにより、開口部２５ａの直下域において、アクティブエリアＡＡ及びＳＴＩ１３が掘り込まれる。この結果、ビット線コンタクト領域Ｒｂｃにおいて、シリコン基板１１の上面に凹部７が形成される。凹部７は、交互に配列されたアクティブエリアＡＡ及びＳＴＩ１３を横切って、Ｘ方向に延びる。また、このＲＩＥにより、アクティブエリアＡＡにおける凹部７の底面７ａと側面８と間の角部７ｃがさらに丸まる。これにより、角部７ｃの曲率半径ｒａは、レジストマスク２５によって覆われている角部６ａの曲率半径ｒｂよりも大きくなる。その後、レジストマスク２５（図１７（ｂ）参照）を除去する。
【００６４】
次に、図１８（ａ）〜（ｃ）に示すように、全面にシリコン酸化物を堆積させる。このシリコン酸化物は、メモリストリング領域Ｒｍｓに残留していたシリコン酸化膜２４と一体化して、シリコン酸化膜２７となる。シリコン酸化膜２７は、ビット線コンタクト領域Ｒｂｃにおいて露出しているシリコン基板１１を保護するために形成する。
【００６５】
次に、図１９（ａ）〜（ｃ）に示すように、シリコン酸化膜２７越しに、ヒ素（Ａｓ）をイオン注入する。これにより、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域ＲｓｃにおけるアクティブエリアＡＡの最上層部分に、ｎ＋型拡散層２８が形成される。その後、ソース線コンタクト領域Ｒｓｃにソース線ＳＬを形成し、ｎ＋型拡散層２８に接続する。
【００６６】
次に、図２０（ａ）〜（ｃ）に示すように、全面にシリコン窒化膜２９を形成する。シリコン窒化膜２９は、不純物の拡散を防止すると共に、後の工程においてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施す際にストッパとして機能する。シリコン窒化膜２９のうち、メモリストリング領域Ｒｍｓに形成された部分は、積層体２１及び２２を覆うようにほぼ平坦に形成され、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに形成された部分は、メモリストリング領域Ｒｍｓに形成された部分に対して凹む。また、シリコン窒化膜２９のうち、ビット線コンタクト領域Ｒｂｃにおいて凹部７を覆う部分は、凹部７の形状を反映して凹む。
【００６７】
次に、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。その後、シリコン窒化膜２９をストッパとしてＣＭＰを施し、メモリストリング領域Ｒｍｓにおいて、シリコン窒化膜２９上に堆積された絶縁材料を除去する。これにより、図２１（ａ）〜（ｃ）に示すように、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに層間絶縁部材３０を埋め込む。
【００６８】
次に、図２２（ａ）〜（ｃ）に示すように、全面に対してエッチングを施す。このエッチングは、積層体２１の制御ゲート電極ＣＧ及び積層体２２の選択ゲート電極ＳＧの上面が露出するまで行う。これにより、層間絶縁部材３０、シリコン窒化膜２９及びシリコン酸化膜２７のうち、積層体２１及び２２の上面よりも上方に位置する部分が除去される。次に、シリサイド化処理を施し、制御ゲート電極ＣＧの上部及び選択ゲート電極ＳＧの上部にシリサイド層３２を形成する。シリサイド層３２は、例えば、コバルトシリサイド又はタングステンシリサイドにより形成する。
【００６９】
次に、図２３（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。この絶縁材料は、シリコン酸化膜２７及び層間絶縁部材３０と一体化して、層間絶縁膜３３となる。なお、シリコン窒化膜２９の一部は層間絶縁膜３３内に残留するが、図８〜図１０においては図示を省略している。
【００７０】
次に、図２４（ａ）〜（ｃ）に示すように、層間絶縁膜３３に複数のコンタクトホール３４を形成する。コンタクトホール３４は、アクティブエリアＡＡ直上域に形成する。このとき、隣り合う２本のアクティブエリアＡＡの直上域においては、一方のアクティブエリアＡＡについては、凹部７の２つの側面７ｂのうち、Ｙ方向の一方側の側面７ｂの直上域にコンタクトホール３４を形成し、他方のアクティブエリアＡＡについては、凹部７の２つの側面７ｂのうち、Ｙ方向の他方側の側面７ｂの直上域にコンタクトホール３４を形成する。すなわち、隣り合う２本のアクティブエリアＡＡの直上域においては、Ｙ方向における位置が相互に異なる領域にコンタクトホール３４を形成する。これにより、Ｚ方向から見て、複数本のコンタクトホール３４を千鳥状に配列させる。
【００７１】
また、各コンタクトホール３４は、凹部７の側面７ｂには到達させるが、底面７ａには到達させない。更に、コンタクトホール３４の中心軸を延長させた直線が底面７ａと交差するようにする。コンタクトホール３４を形成する際には、コンタクトホール３４にシリコン窒化膜２９を貫通させることにより、シリコン窒化膜２９をエッチングストッパ膜として利用することができる。
【００７２】
次に、図９〜図１１に示すように、コンタクトホール３４内に導電材料、例えば、タングステンを埋め込み、ビット線コンタクトＣＢを形成する。次に、層間絶縁膜３３上に複数本のビット線ＢＬを形成する。ビット線ＢＬは、アクティブエリアＡＡの直上域にＹ方向に延びるように形成し、ビット線コンタクトＣＢに接続させる。次に、層間絶縁膜３３上に、ビット線ＢＬを埋め込むようにシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜３５を形成する。その後、シリコンウェーハをダイシングしてシリコン基板１１に切り分ける。このようにして、本実施形態に係る半導体記憶装置１０１が製造される。
【００７３】
本実施形態においても、前述の第１の実施形態と同様に、ビット線コンタクト領域Ｒｂｃにおいて、アクティブエリアＡＡの上面６に凹部７を形成し、ビット線コンタクトＣＢを凹部７の側面７ｂに接触させ、底面７ａには接触させないことにより、アクティブエリアＡＡとビット線コンタクトＣＢとの間の最短距離を長くすることができる。これにより、アクティブエリアＡＡの配列周期を短くしても、ビット線コンタクトＣＢを細くすることなく、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のショートマージンを確保することができる。また、ビット線コンタクトＣＢを大径化することができるため、コンタクト抵抗を低減することができる。更に、リソグラフィ工程での合わせマージンを確保でき、ビット線コンタクトＣＢの径の縮小も抑えられるため、加工難度を低減させることができる。この結果、装置１０１の歩留まりが改善する。
【００７４】
また、本実施形態においては、図１７（ａ）〜（ｃ）に示す工程において、レジストマスク２５をマスクとしてエッチングを施すことにより、アクティブエリアＡＡに凹部７を形成しているが、このとき、レジストマスク２５には、１ヶ所のビット線コンタクト領域毎に１本の帯状の開口部２５ａだけを形成すればよい。このため、レジストマスク２５のフォトリソグラフィが容易である。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００７５】
次に、第７の実施形態について説明する。
本実施形態は、前述の第２の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。
図２５（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
先ず、前述の第６の実施形態と同様に、図１３〜図１７に示す工程を実施し、アクティブエリアＡＡの上面に凹部７を形成する。その後、レジストマスク２５を除去する。
【００７６】
次に、図２５（ａ）に示すように、レジストマスク４１を形成する。レジストマスク４１には、Ｘ方向に延びる帯状の開口部４１ａを形成する。このとき、Ｚ方向から見て、レジストマスク４１の開口部４１ａはレジストマスク２５の開口部２５ａ（図１７（ａ）参照）よりも太く形成し、開口部２５ａが位置していた領域が開口部４１ａの内部に含まれるようにする。これにより、アクティブエリアＡＡにおける凹部７の全体及び凹部７に接する部分４２が、開口部４１ａ内において露出する。露出されている部分４２は、凹部７のＹ方向両側に配置される。このとき、各部分４２のＹ方向における長さは、アクティブエリアＡＡの幅以下とする。
【００７７】
次に、図２５（ｂ）に示すように、レジストマスク４１をマスクとして、ＳＴＩ１３に対して選択的に等方性エッチングを施してＳＴＩ１３を後退させた後、アクティブエリアＡＡに対して選択的に等方性エッチングを施す。このとき、部分４２はＸ方向及びＹ方向の双方からエッチングされるため、角部が丸まる。これにより、側面７ｂが凸状に湾曲した曲面となり、側面７ｂにおけるＸ方向中央部が、側面７ｂにおけるＸ方向両端部よりも凹部７の内部に向けて突出する。なお、ＳＴＩ１３の露出部分もある程度エッチングされて変形するが、図２５（ｂ）においては図示を省略している。
【００７８】
その後、レジストマスク４１を除去する。以後の工程は、前述の第６の実施形態と同様である。すなわち、図１８〜図２４、及び図８〜図１１に示す工程を施す。これにより、本実施形態に係る半導体記憶装置が製造される。
【００７９】
次に、第８の実施形態について説明する。
本実施形態は、前述の第３の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。
図２６（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程平面図である。
先ず、前述の第６の実施形態と同様に、図１３〜図１７に示す工程を実施し、アクティブエリアＡＡの上面に凹部７を形成する。その後、レジストマスク２５を除去する。
【００８０】
次に、図２６（ａ）に示すように、レジストマスク４６を形成する。レジストマスク４６には、Ｘ方向に延びる帯状の開口部４６ａを形成する。このとき、Ｚ方向から見て、レジストマスク４６の開口部４６ａは、前述の第７の実施形態におけるレジストマスク４１の開口部４１ａ（図２５（ａ）参照）よりも更に太くし、開口部４１ａが位置していた領域が開口部４６ａの内部に含まれるようにする。従って、図１７に示す工程において、レジストマスク２５の開口部２５ａが位置していた領域も開口部４６ａの内部に含まれる。これにより、アクティブエリアＡＡ及びＳＴＩ１３における凹部７の全体及び凹部７に接する部分４７が、開口部４６ａ内において露出する。このとき、露出されている部分４７のＹ方向における長さを、アクティブエリアＡＡの幅よりも長くする。
【００８１】
次に、図２６（ｂ）に示すように、レジストマスク４６をマスクとして、エッチングを施す。このとき、部分４７は、Ｘ方向及びＹ方向の双方からエッチングされるため、角部が丸まる。また、部分４７におけるＸ方向に向いた側面は、主としてＸ方向からエッチングされるため、部分４７の幅、すなわち、Ｘ方向における長さが小さくなる。これにより、凹部７の側面７ｂにおけるＸ方向中央部に、凹部７の内部に向かって突出し、その幅がアクティブエリアＡＡの幅よりも小さい突出部９が形成される。なお、ＳＴＩ１３の露出部分もある程度エッチングされて変形するが、図２６（ｂ）においては図示を省略している。
【００８２】
その後、レジストマスク４６を除去する。以後の工程は、前述の第６の実施形態と同様である。すなわち、図１８〜図２４、及び図８〜図１１に示す工程を施す。これにより、本実施形態に係る半導体記憶装置が製造される。
【００８３】
但し、第７及び第８の実施形態に係る半導体記憶装置の構成は、レジストマスク４１によるエッチングプロセスを採用することなく、レジストマスク２５をマスクとした異方性エッチングにより凹部７を形成した後、レジストマスク２５を残したまま、ＳＴＩ１３を選択的に等方性エッチングすることにより後退させ、その後、アクティブエリアＡＡを選択的に等方性エッチングすることによっても実現可能である。
【００８４】
次に、第９の実施形態について説明する。
本実施形態は、前述の第４の実施形態に係る半導体記憶装置の製造方法を具体的に示す実施形態である。
図２７は、本実施形態に係る半導体記憶装置の製造方法を例示する図であり、（ａ）は工程平面図であり、（ｂ）は（ａ）に示すＤ−Ｄ’線による工程断面図であり、（ｃ）は（ａ）示すＥ−Ｅ’線による工程断面図である。
【００８５】
先ず、前述の第６の実施形態と同様に、図１３〜図１５に示す工程を実施する。
次に、図２７（ａ）〜（ｃ）に示すように、レジストマスク２５を形成する。このとき、前述の第６の実施形態においては、各ビット線コンタクト領域Ｒｂｃにおいて、Ｘ方向に延びる帯状の開口部２５ａを１ヶ所形成したが、本実施形態においては、各ビット線コンタクト領域Ｒｂｃにおいて、開口部２５ａをＹ方向において相互に異なる２ヵ所に形成する。また、各開口部２５ａの幅は、前述の第６の実施形態よりも細くする。次に、レジストマスク２５をマスクとして異方性エッチングを施す。これにより、各ビット線コンタクト領域Ｒｂｃにおいて、各アクティブエリアＡＡの上面における相互に離隔した２ヶ所の領域に、凹部７を形成する。
【００８６】
次に、前述の第６の実施形態と同様に、図１８〜図２３に示す工程を実施する。
次に、図２４（ａ）に示すように、層間絶縁膜３３にコンタクトホール３４を千鳥状に形成する。このとき、隣り合う２本のアクティブエリアＡＡに到達させる２本のコンタクトホール３４は、Ｙ方向における位置が相互に異なる凹部７の直上域に形成する。そして、各コンタクトホール３４は、各凹部７の２つの側面７ｂの双方に到達させ、底面７ａには到達させない。
以後の工程は、前述の第６の実施形態と同様である。これにより、本実施形態に係る半導体記憶装置が製造される。
【００８７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【００８８】
例えば、前述の各実施形態においては、凹部７の側面７ｂが上方を向くように傾斜している例を示したが、本発明はこれには限定されず、側面７ｂは垂直であってもよく、逆テーパー状、すなわち、下方を向くように傾斜していてもよい。また、Ｚ方向から見たビット線コンタクトＣＢの形状は楕円形及び菱形には限定されない。更に、前述の各実施形態は、相互に組み合わせて実施することができる。
【００８９】
以上説明した実施形態によれば、コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を実現することができる。
【符号の説明】
【００９０】
１、２、３、４、５、１０１：半導体記憶装置
６：上面
６ａ：角部
７：凹部
７ａ：底面
７ｂ：側面
７ｃ：角部
８：側面
９：突出部
１１：シリコン基板
１２：トレンチ
１３：ＳＴＩ
１４：トンネル絶縁膜
１５：開口部
１６：ストッパ膜
１７：絶縁膜
２１、２２：積層体
２３：ｎ型拡散層
２４：シリコン酸化膜
２５：レジストマスク
２５ａ：開口部
２７：シリコン酸化膜
２８：ｎ＋型拡散層
２９：シリコン窒化膜
３０：層間絶縁部材
３２：シリサイド層
３３：層間絶縁膜
３４：コンタクトホール
３５：層間絶縁膜
４１：レジストマスク
４１ａ：開口部
４２：部分
４６：レジストマスク
４６ａ：開口部
４７：部分
ａ、ｂ、ｃ、ｃ１、ｃ２、ｄ：距離
ＡＡ：アクティブエリア
ＢＬ：ビット線
ＣＢ：ビット線コンタクト
ＣＢＬ：直線
ＣＧ：制御ゲート電極
ＦＧ：浮遊ゲート電極
ＭＣＡ：メモリセルアレイ
ＭＳ：メモリストリング
ＭＴ：メモリセルトランジスタ
ｒａ、ｒｂ：曲率半径
Ｒｂｃ：ビット線コンタクト領域
Ｒｍｓ：メモリストリング領域
Ｒｓｃ：ソース線コンタクト領域
ＳＧ：選択ゲート電極
ＳＬ：ソース線
ＳＴ：選択トランジスタ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
前記アクティブエリアに接続されたコンタクトと、
を備え、
各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されており、
前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なり、
前記コンタクトは前記凹部の側面に接し、底面には接していないことを特徴とする半導体記憶装置。
【請求項２】
前記コンタクトの前記第１方向における長さは、前記コンタクトの前記第２方向における長さよりも長いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記コンタクトの前記第１方向中央部における前記第２方向の長さは、前記コンタクトの前記第１方向両端部における前記第２方向の長さよりも長いことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記コンタクトの中心軸を延長した直線は、前記凹部の底面と交差することを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１方向及び前記第２方向に平行であり、前記コンタクトと前記アクティブエリアの接触面の下端を含む平面における前記コンタクトの前記第２方向における長さは、前記第１方向及び前記第２方向に平行であり、前記コンタクトと前記アクティブエリアの接触面の上端を含む平面における前記コンタクトの前記第２方向における長さよりも短いことを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
各前記アクティブエリアにおいて、前記凹部の数は１つであり、
前記２本のコンタクトのうちの一方は、前記凹部の前記第１方向において対向する２つの側面のうちの一方に接しており、
前記２本のコンタクトのうちの他方は、前記２つの側面のうちの他方に接していることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
各前記アクティブエリアにおいて、前記凹部の数は複数であり、
前記コンタクトは、前記凹部の前記第１方向において対向する２つの側面の双方に接していることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記アクティブエリアの前記第２方向に向いた側面と前記凹部の底面との間の角部の曲率半径は、前記アクティブエリアの前記第２方向に向いた側面と前記アクティブエリアの上面との間の角部の曲率半径よりも大きいことを特徴とする請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記凹部の側面は、前記凹部の内部に向かって凸になるように湾曲していることを特徴とする請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記凹部の側面における前記第２方向の中央部には、前記凹部の内部に向けて突出した突出部が形成されており、前記突出部の幅は、前記アクティブエリアの幅よりも小さいことを特徴とする請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１１】
半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、
前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、
前記第１方向に対して直交する第２方向に延びる開口部が形成されたマスクを用いて前記半導体基板をエッチングすることにより、各前記アクティブエリアの上面に凹部を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
隣り合う２本の前記アクティブエリアの直上域であって前記第１方向における位置が相互に異なる領域に配置された前記層間絶縁膜中に、前記凹部の側面に到達し底面には到達しないように、コンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込む工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記アクティブエリアの上面における前記凹部に接する部分を露出させるマスクを用いて、前記アクティブエリアをエッチングする工程をさらに備えたことを特徴とする請求項１１記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
前記アクティブエリアに接続されたコンタクトと、
を備え、
各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されており、
前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なり、
前記コンタクトは前記凹部の側面に接し、底面には接していないことを特徴とする半導体記憶装置。
【請求項２】
前記コンタクトの前記第１方向における長さは、前記コンタクトの前記第２方向における長さよりも長いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記コンタクトの前記第１方向中央部における前記第２方向の長さは、前記コンタクトの前記第１方向両端部における前記第２方向の長さよりも長いことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記コンタクトの中心軸を延長した直線は、前記凹部の底面と交差することを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１方向及び前記第２方向に平行であり、前記コンタクトと前記アクティブエリアの接触面の下端を含む平面における前記コンタクトの前記第２方向における長さは、前記第１方向及び前記第２方向に平行であり、前記コンタクトと前記アクティブエリアの接触面の上端を含む平面における前記コンタクトの前記第２方向における長さよりも短いことを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
各前記アクティブエリアにおいて、前記凹部の数は１つであり、
前記２本のコンタクトのうちの一方は、前記凹部の前記第１方向において対向する２つの側面のうちの一方に接しており、
前記２本のコンタクトのうちの他方は、前記２つの側面のうちの他方に接していることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
各前記アクティブエリアにおいて、前記凹部の数は複数であり、
前記コンタクトは、前記凹部の前記第１方向において対向する２つの側面の双方に接していることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記アクティブエリアの前記第２方向に向いた側面と前記凹部の底面との間の角部の曲率半径は、前記アクティブエリアの前記第２方向に向いた側面と前記アクティブエリアの上面との間の角部の曲率半径よりも大きいことを特徴とする請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記凹部の側面は、前記凹部の内部に向かって凸になるように湾曲していることを特徴とする請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記凹部の側面における前記第２方向の中央部には、前記凹部の内部に向けて突出した突出部が形成されており、前記突出部の幅は、前記アクティブエリアの幅よりも小さいことを特徴とする請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１１】
半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、
前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、
前記第１方向に対して直交する第２方向に延びる開口部が形成されたマスクを用いて前記半導体基板をエッチングすることにより、各前記アクティブエリアの上面に凹部を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
隣り合う２本の前記アクティブエリアの直上域であって前記第１方向における位置が相互に異なる領域に配置された前記層間絶縁膜中に、前記凹部の側面に到達し底面には到達しないように、コンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込む工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記アクティブエリアの上面における前記凹部に接する部分を露出させるマスクを用いて、前記アクティブエリアをエッチングする工程をさらに備えたことを特徴とする請求項１１記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１２−１７４９８２（Ｐ２０１２−１７４９８２Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３７２２３（Ｐ２０１１−３７２２３）
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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