【課題】フローティング構造を有するＭＯＳ型トランジスタにおいて、バイポーラ動作時の増幅率を向上できる半導体装置を提供する。
【解決手段】本発明の半導体装置１は、基板１００上に形成された素子分離領域３によって互いに区分された複数の活性領域２と、それぞれの前記活性領域２内に形成された、ソース拡散層１４９ｂ又はドレイン拡散層１４９ａとなる二つの不純物拡散層と、前記不純物拡散層同士の間においてゲート絶縁膜１２５を介して前記活性領域２に接し、かつ、ゲート長方向に互いに絶縁膜１３６を介して隣接するように配置された第一のゲート電極１１０および第二のゲート電極１２０と、を採用する。 （もっと読む）

【課題】アスペクト比の高い下部電極は、エッチングにより倒壊が生じやすいという問題があった。
【解決手段】複数の筒状の第一の下部電極９上に、前記第一の下部電極９の上端に接合するとともに前記第一の下部電極９同士を連結する第一梁１０ａを形成する工程の後に、前記第一の下部電極９同士の間の空間を残しつつ、前記第一梁１０を覆うように第二の層間絶縁膜１１を形成した後に、前記第二の層間絶縁膜１１を貫通する複数の筒状の第二の下部電極１２を形成する工程と、前記第二の層間絶縁膜１１上に、前記第二の下部電極１２の上端に接合するとともに複数の前記第二の下部電極１２を連結する第二梁１３ａを形成する工程と前記第二の層間絶縁膜１１する工程と、を少なくとも一以上繰り返すことを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォール（ＳＷ）幅を形成する方法を提供する。
【解決手段】基板上にゲート絶縁膜及びゲート電極材料の積層工程、第１領域にゲート長の長い第１ゲート電極の形成工程、全面に第１絶縁膜の形成工程、第２領域に第１絶縁膜を含むゲート長の短い第２ゲート電極の形成工程、全面に第２絶縁膜の形成する工程、第２ゲート電極側壁に第２絶縁膜からなる第２ＳＷ形成工程、第１ゲート電極側壁に第１及び第２絶縁膜からなる第１ＳＷ形成工程、少なくとも第１領域の露出した基板上に選択エピ層の形成工程、選択エピ層を介して基板にイオン注入し、ＥＳＤ構造を形成する工程を備える製造方法。 （もっと読む）

【課題】層間絶縁膜に形成するホールに寸法バラツキ・形状変形が生じて、寸法及び形状が均一な下部電極を形成することが困難であるという課題があった。
【解決手段】半導体基板１上に複数のパッド５を形成する工程と、パッド５を覆うように絶縁膜を形成する工程と、絶縁膜にパッド５を露出させるホールを形成する工程と、ホールの内面を覆うように電極９を形成する工程と、絶縁膜の半導体基板１と反対側の面をエッチングして電極９の先端側を突出させる工程と、絶縁膜を覆うようにカーボン膜１４を形成してから、カーボン膜１４をパターニングして、電極９の先端側に接するカーボン支持膜１４Ａを形成する工程と、絶縁膜を除去して、電極９の外壁面９ｂを露出させる工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】優れた特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に設けられた素子形成領域１０ｂと、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、を備えたメモリセルトランジスタと、メモリセルトランジスタに隣接して形成された素子分離領域１３と、を具備し、メモリセルトランジスタのチャネル幅方向に平行な断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。 （もっと読む）

【課題】スタックされるプラグ同士の接続を良好に行う。
【解決手段】半導体基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜に第１のホールを形成し、第１のホール内にバリア膜を形成し、第１のホール内に導電材を充填して第１のプラグを形成し、第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜に第１のプラグに達する第２のホールを形成し、第２のホール内で前記バリア膜上端部を選択エッチングし、第２のホール内に、第１のプラグに接続する第２のプラグを形成する、半導体装置の製造方法。 （もっと読む）

【課題】良好な特性の半導体装置を良好な歩留りで製造可能な方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ウエハー１０Ａのチップ領域Ａ１とベベル領域Ａ３とにメタル膜４１ｂ、４２ｂ、５１を形成する工程と、チップ領域Ａ１以外の領域に形成され、且つ、少なくともベベル領域Ａ３に形成されたメタル膜５１を除去する工程と、除去する工程の後に、チップ領域Ａ１に形成されたメタル膜４２ｂの上方に強誘電体キャパシタを形成する工程と、を含む。強誘電体キャパシタを形成する工程中において、または、強誘電体キャパシタを形成する工程の後において、酸素雰囲気で熱処理する工程を備える。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】層間絶縁膜を貫通するように形成した下部電極の外壁を露出する際、湿式エッチングに用いる薬液が下部電極の下層に浸透し、浸透した薬液により半導体装置がダメージを受けやすいという課題があった。
【解決手段】層間絶縁膜２上に、湿式エッチングに耐性を備えたエッチング防止膜５、第一の絶縁膜６、該第一の絶縁膜６より前記湿式エッチングの速度が大きい第二の絶縁膜７をこの順で設ける成膜工程と、エッチング防止膜５、第一の絶縁膜６および第二の絶縁膜７を貫通する開口部８を形成する開口工程と、開口部８にキャパシタの下部電極１０を設ける下部電極形成工程と、第二の絶縁膜７を前記湿式エッチングで除去し下部電極１０を露出する除去工程とを有することを特徴とする。 （もっと読む）

【課題】本発明は多層配線構造を有する半導体装置の製造方法に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。
【解決手段】トランジスタのソースドレイン領域の上層にシリコン酸化膜７を形成する。一端面がソースドレイン領域６に導通し、他端面がシリコン酸化膜７の表面に露出するように、シリコン酸化膜７の内部に導電性のパッド１０を設ける。シリコン酸化膜７およびパッド１０の上層にシリコン酸化膜１１を形成する。一端面がパッド１０に接触し、他端面が配線層１４と導通するようにシリコン酸化膜１１の内部にプラグとして機能する導電層を設ける。シリコン酸化膜７の表面と、パッド１０の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド１０に比して小さく、かつ、パッド１０の中央部近傍に接触するように形成する。 （もっと読む）

【課題】本発明は複数のメモリセルを含むメモリセル領域を備える半導体装置に関し、メモリセルブロックに含まれる全てのメモリセルに安定した特性を付与することを目的とする。
【解決手段】半導体装置の複数の層に、半導体装置の機能上必要なパターンである機能パターン１００と、機能上は不必要なダミーパターン１０２とを形成する。シリコン基板８０と機能パターン１００との間、あるいは機能パターン１００相互間には、所望の配線構成を形成するためプラグ１０４が形成されている。一方、各層のダミーパターン１０２間には、ダミーパターン１０２を所定電位の端子に導通させるためのダミープラグ１０６が形成されている。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】ビット線とシリコンピラーとを接続するための開口部の形成を容易化する。
【解決手段】半導体記憶装置１０は、マトリクス状に配置され、それぞれの側壁にゲート絶縁膜１２を介してゲート電極１３が形成され、かつそれぞれの上端が記憶素子と電気的に接続される多数のシリコンピラー１１と、各シリコンピラー１１の間を互いに直交する方向に配線されたビット線ＢＬ及びワード線ＷＬとを備える。ビット線ＢＬは、両側のシリコンピラー１１の下端と、１行おきに電気的に接続し、ワード線ＷＬは、両側のシリコンピラー側壁にそれぞれ形成されたゲート電極１３と、１列おきに電気的に接続する。 （もっと読む）

【課題】動作信頼性が高く、高速なダイレクトヴェリファイ動作を実現する。
【解決手段】可変セル抵抗ＲcellとアクセストランジスタＡＴをプレート線ＰＬとビット線ＢＬとの間に直列接続させているメモリセルＭＣと、駆動制御部と、センスラッチ回路７１と、インヒビット制御のためのヴェリファイパスラッチ７４およびトランスファゲート回路ＴＧ１と、を有する。センスラッチ回路７１は、駆動制御部がダイレクトヴェリファイ動作を制御することによるＢＬ電位変化を、例えばセンスビット補線（／ＳＢＬ）の電位を基準に電圧センスする。その電圧センス結果をヴェリファイパスラッチ７４が保持し、その保持結果に基づいてトランスファゲート回路ＴＧ１をオフすることで、追加の書き込みまたは消去パルスの印加によってセンスノード（センスビット線ＳＢＬ）が電気的に変動することを禁止（インヒビット）する。 （もっと読む）

【課題】導電性酸素バリア膜をドライエッチングする際に、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を防止する。
【解決手段】半導体基板１０１の上に酸素バリア膜２０１及び第２の層間膜２０２を順次形成し、第２の層間膜２０２に、酸素バリア膜２０１を露出するキャパシタ用開口部２１５を形成し、その底面上及び側壁上を含み、第２の層間膜２０２の上に第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成する。次に、キャパシタ用開口部２１５を埋め込むと共に、その上方においてキャパシタ用開口部２１５の径よりも大きい径を持つレジストマスク２０６を形成し、これを用いて、第２の導電膜２０５、容量絶縁膜２０４、第１の導電膜２０３及び第２の層間膜２０２をエッチングする。次に、キャパシタ用開口部２１５の周辺の上に残存する第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を除去する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の生産性を向上させる。
【解決手段】シリコン基板１を覆う層間絶縁膜ＩＬと、複数のメモリセルとを有する半導体装置であって、複数のメモリセルは、層間絶縁膜ＩＬ内に配置された記憶素子部ｍｒ１と、記憶素子部ｍｒ１に電気的に接続するようにして配置された下部電極ＢＥおよび上部電極ＴＥとを有する。下部電極ＢＥと上部電極ＴＥとは層間絶縁膜ＩＬ内において互いに交差するようにして配置され、その交差部に挟まれるようにして記憶素子部ｍｒ１が配置されている。記憶素子部ｍｒ１は、磁気抵抗メモリ、相変化メモリ、または、抵抗変化メモリからなる。 （もっと読む）

【課題】コストを抑えた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。さらに、不揮発性半導体記憶装置は、第１位置に設けられたビット線ＢＬ０ｉの側部に接し、第１位置よりも上方の第２位置に設けられたビット線ＢＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ１〜ＣＬ３と、第１位置と第２位置の間の第３位置に設けられたワード線ＷＬ０ｉの側部に接し、第２位置よりも上方の第４位置に設けられたワード線ＷＬ１ｉまで積層方向に延びるコンタクトプラグＣＬ５、ＣＬ６とを備える。 （もっと読む）

【課題】柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１層と、前記第１層の主面の上に設けられた第２層と、前記主面を貫通し、前記第１層と前記第２層とに延在する導電性の柱状構造体と、前記主面の前記第２層の側において前記柱状構造体の側壁に付設された側部と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】強誘電体キャパシタの疲労特性の不揃いを抑制できる半導体装置を提供することにある。
【解決手段】半導体基板１の上方に形成され、金属を有するキャパシタの下部電極１８ｂと、下部電極１８ｂの上に形成されるキャパシタＱの誘電体膜と、誘電体膜上に形成され、能動素子に電気的に接続されるキャパシタＱの上部電極と、キャパシタＱを覆う絶縁膜と、下部電極のコンタクト領域２５ｃの上に形成されるホールを有する半導体装置であって、ホールと上部電極１９ｂの距離はホール直径又はホール面積との関係において決定される。 （もっと読む）

【課題】GIDLが抑制できるメモリセルトランジスタと選択トランジスタからなるフラッシュＥＥＰＲＯＭを製造する。
【解決手段】半導体基板の表面に対して斜め方向且つメモリセルトランジスタＣＴ及び選択トランジスタＳＴのゲート長方向に対して平行する方向に不純物を導入し、水平方向に所定角度回転させた半導体基板の表面に対して斜め方向且つメモリセルトランジスタ及び選択トランジスタのゲート長方向に対して交差する方向に不純物を導入して、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の基板表面における不純物濃度が、メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるようにメモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成する。 （もっと読む）